JP4578391B2

JP4578391B2 - 信号強度検出回路

Info

Publication number: JP4578391B2
Application number: JP2005340119A
Authority: JP
Inventors: 利幸落合
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-11-25
Filing date: 2005-11-25
Publication date: 2010-11-10
Anticipated expiration: 2025-11-25
Also published as: JP2007150533A

Description

本発明は、無線通信用の集積回路（以下「IC」という。）等に内蔵される受信側の信号強度検出回路（Received Signal Strength Indicator、以下「RSSI回路」という。）に関するものである。

従来、無線通信用ICに内蔵されるRSSI回路に関する技術としては、例えば、次のような文献に記載されるものがあった。

IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL. 35,No. 10,OCTOBER 2000 pp. 1474 - 1480 "A 2-V 10.7-MHz CMOS Limiting Amplifire/RSSI" 特開２０００−１５１３１８号公報

図４は、非特許文献１の１４７５頁の図１に記載された従来の無線受信回路を示す構成図、及び、図５は、同頁の図２に記載された無線受信回路内のRSSI回路を示す構成図である。

図４に示す無線受信回路では、無線周波数信号（以下「RF信号」という。）がアンテナ１で受信されて帯域制限フィルタ２で帯域制限され、低雑音の増幅器（以下「アンプ」という。）３で増幅された後、帯域制限フィルタ４−１で帯域制限される。帯域制限された受信信号は、局部発振器５の出力信号とミクサ６で混合されて、例えば１０．７MHzの中間周波数信号（以下「IF信号」という。）が取り出され、チャネル選択フィルタ４−２でチャネル選択される。チャネル選択されたIF信号は、信号を一定の振幅制限内で増幅する振幅制限アンプ１０によって所望の信号レベルになるように増幅され、復調回路８で復調され、ベースバンド信号処理回路９で所定の処理が行われてベースバンドデータDAが出力される。

又、図４におけるRSSI回路２０は、振幅制限アンプ１０の信号を利用して受信強度を検出する回路で、このRSSI回路２０の検出信号により、低雑音アンプ３のゲイン（利得）が調整されて受信強度が一定値に維持されると共に、ベースバンド信号処理回路９にて所定の処理に利用される。

ここで、RSSI回路２０の動作を説明するため、振幅制限アンプ１０とRSSI回路２０の箇所（図４中の破線部）を抜き出し詳細に示したものが図５となる。以下、この図５を用いて動作を説明する。

図５は、回路全体として疑似ログ（log)アンプとして動作する回路であり、振幅制限アンプ１０及びRSSI回路２０により構成されている。振幅制限アンプ１０では、各々同一のゲインを持った複数段（例えば、７段）のアンプ１１−１〜１１−７が直列接続され、最終段のアンプ１１−７の出力信号の高周波成分がフィルタ１２で除去されてオフセット減算器１３へ帰還される。この帰還信号が、オフセット減算器１３で入力IF信号から減算されてこの入力IF信号のオフセット分が除去され、初段のアンプ１１−１に入力される。そして、各段のアンプ１１−１〜１１−７で順次増幅され、最終段のアンプ１１−７の出力信号が差動アンプ１４により差動増幅され、IF信号が出力される。

RSSI回路２０は、入力IF信号と振幅制限アンプ１０内の各段のアンプ１１−１〜１１−７の出力波形とをそれぞれ振幅検波する複数（例えば、８個）のディテクタ（検波器）２１−１〜２１−８と、これらのディテクタ２１−１〜２１−８の出力信号を加算する加算手段２２（例えば、ディテクタ２１−１〜２１−８が電流出力のためにこれらのディテクタ出力を単純結線することによりアナログ加算を実現）と、この加算手段２２の出力信号を積分するための抵抗２３ａ及びキャパシタ２３ｂからなるローパスフィルタ（以下「LPF」という。）２３とにより構成されている。LPF２３は、加算手段２２の出力信号がIF周波数の成分を有した脈流であるため、その平滑化のために設けられており、そのカットオフ周波数は一般的にIF周波数に比べ十分低い値になるように、抵抗２３ａとキャパシタ２３ｂとにより設定されている。

特許文献１には、無線携帯端末における周辺レベル検出装置の技術が記載されている。この周辺レベル検出装置では、RF信号を受信してこのRF信号に起因する受信信号を出力すると共に周辺レベル信号を出力する受信部と、RF信号入力に同期しているか否かを判定する同期判定部と、受信部からの周辺レベル信号を受けるLPFからなる時定数可変型周辺レベル検出部とを備えている。そして、周辺レベル検出部が、同期判定部でRF入力に同期していないと判定されると、LPFからなる周辺レベル検出部の時定数を、同期判定部でRF信号入力に同期していると判定された場合の周辺レベル検出部の時定数よりも大きくする。このように、無線携帯端末が、受信RF信号に位相同期していない場合、RSSI時定数を位相同期している時のそれよりも大きく切り替えることにより、サンプルタイミングのずれによる測定誤差を小さくして、移動局の位相同期状態によらずRSSI値検出を安定に行えて、精度を向上させることを可能にしている。

しかしながら、従来のRSSI回路２０では、次の（ａ）〜（ｄ）のような課題があった。

（ａ）周波数変調（例えば、周波数シフトキーイング（FSK））された変調信号を受信する無線通信用ICに、従来の図５の構成のRSSI回路２０を採用した場合には、その受信系回路内に配置された帯域制限フィルタ２，４−１やチャネル選択フィルタ４−２の中心周波数の「ずれ」や「ばらつき」、或いは、通過帯域内の周波数特性の影響や受信系全系の周波数特性の影響によって、ベースバンドデータDAの変化に応じてIF信号レベルが変動してしまい、これによって信号強度変化とは無関係にRSSI回路２０のRSSI出力レベルが変動してしまうと言う問題点があった。

（ｂ）前記（ａ）の問題点を回避するためには、変調速度を考慮してLPF２３のカットオフ周波数をより低く設定する必要があるが、複数の変調速度に対応した無線通信用ICであれば、低い変調速度に合わせたカットオフ周波数に設定しなければならず、高い変調速度の信号受信時にはRSSI出力の応答が遅れてしまうと言う問題点が発生する。

（ｃ） LPF２３に使われている抵抗２３ａとキャパシタ２３ｂは、通常IC内部に形成されたポリシリコン抵抗や拡散抵抗と、メタル配線を使った並行平板キャパシタやMOSキャパシタとを利用しているため、不用意に低い力ットオフ周波数（大きな抵抗値と容量値）に設定することは広いチップ面積を必要とすることになり、チップコストの増加をもたらしてしまうと言う問題点があった。

（ｄ）前記（ａ）〜（ｃ）の問題点を解決するために、特許文献１に記載された周辺レベル検出部におけるLPFの時定数を可変にする技術を利用することが考えられる。しかし、非特許文献１及び特許文献１の技術は、変調速度の異なる信号を取り扱うものではないことから、複数の変調信号を取り扱うような場合には、好適なLPFの時定数を設定することが難しく、前記の問題点を解決出来なかった。

本発明は、このような従来の課題を解決し、RSSI回路を実現し、ひいては高性能な無線通信用IC等を提供することを目的とする。

本発明の信号強度検出回路は、RF信号を複数の増幅段により増幅して出力する振幅制限アンプと、前記各増幅段の出力信号をそれぞれ検波する複数のディテクタと、前記複数のディテクタの出力信号を加算する加算手段と、変調速度に応じて切り替えられる複数の時定数を有し、前記切り替えられた時定数により前記加算手段の出力信号を積分するLPFとを備えている。

請求項１〜３に係る発明によれば、外部から設定された変調速度（或いは変調周波数）に対応して、選択信号に連動してLPFの時定数を切り替えることが可能になる。そのため、それぞれの時定数を変調速度に応じた最適な値に設定しておけば、安定且つ応答性の良いRSSI出力が得られ、これにより高性能な無線通信用IC等を提供することが可能となる。

請求項４、５に係る発明によれば、データ保持手段のプリセット値によって変調速度毎に任意の抵抗及びキャパシタの組み合わせを選択できるため、各々の変調速度において最適な値の時定数を設定することが可能になる。これにより、安定且つ応答性の良いRSSI出力が得られ、高性能な無線通信用IC等を提供することが可能となる。

RSSI回路は、IF信号を複数の増幅段により増幅して出力する振幅制限アンプと、前記各増幅段の出力信号をそれぞれ検波する複数のディテクタと、前記複数のディテクタの出力信号を加算する加算手段と、変調速度（或いは変調周波数）に応じて切り替えられる複数の時定数を有し、前記切り替えられた時定数により前記加算手段の出力信号を積分するLPFとを備えている。

（実施例１の構成）
図１は、本発明の実施例１のRSSI回路を示す構成図であり、従来の図５中の要素と共通の要素には共通の符号が付されている。

このRSSI回路は、無線通信用ICに内蔵され、従来の図５に示すものと同様の振幅制限アンプ１０と、RSSI部３０とにより構成されている。

振幅制限アンプ１０では、従来の図５に示されているように、各々同一のゲインを持った複数段（例えば、７段）のアンプ１１−１〜１１−７が直列接続され、最終段のアンプ１１−７の出力信号の高周波成分がフィルタ１２で除去されてオフセット減算器１３へ帰還される。この帰還信号が、オフセット減算器１３で入力IF信号から減算されてこの入力IF信号のオフセット分が除去され、初段のアンプ１１−１に入力される。そして、各段のアンプ１１−１〜１１−７で順次増幅され、最終段のアンプ１１−７の出力信号が差動アンプ１４により差動増幅され、IF信号が出力されるようになっている。

RSSI部３０は、従来と同様に入力IF信号と振幅制限アンプ１０内の各段のアンプ１１−１〜１１−７の出力波形とをそれぞれ振幅検波する複数（例えば、８個）のディテクタ２１−１〜２１−８と、これらのディテクタ２１−１〜２１−８の出力信号を加算する加算手段２２（例えば、ディテクタ出力を単純結線することによりアナログ加算を実現）と、LPF制御用のコントロール回路４０と、このコントロール回路４０により時定数が設定され、加算手段２２の出力信号を積分するための従来のものとは異なる時定数可変型LPF５０とにより構成されている。

コントロール回路４０は、ｎ種類の変調速度（即ち、変調周波数）の設定可能な無線通信用ICの外部から設定される変調速度（変調周波数）に対応して、LPF５０へ出力するための時定数設定用の選択信号S1〜Snのいずれか１つをイネーブル（例えば、電源電圧レベルの信号、つまり、ハイ（“Ｈ”）レベルの信号）にするための回路である。

LPF５０は、加算手段２２の出力信号がIF周波数の成分を有した脈流であるため、その平滑化のために設けられており、加算手段２２とグランドGNDとの間に接続された抵抗５１と、この抵抗５１に対してそれぞれ並列に接続されたキャパシタ５２−１〜５２−ｎ及びスイッチ手段（例えば、Nチャネル型MOSトランジスタ、以下「NMOS」という。）５３−１〜５３−ｎからなる複数（ｎ)の直列回路とにより構成されている。各NMOS５３−１〜５３−ｎは、このゲート端子に与えられる各選択信号S1〜Snのイネーブル（“Ｈ”レベルの信号）によってオン状態になるトランジスタである。キャパシタ５２−１〜５２−ｎは、それぞれ異なる容量値を有するものである。

（実施例１の動作）
振幅制限アンプ１０の動作は、従来の図５と同様に、最終段のアンプ１１−７の出力信号の高周波成分がフィルタ１２で除去されてオフセット減算器１３へ帰還され、この帰還信号がオフセット減算器１３で入力IF信号から減算されてこの入力IF信号のオフセット分が除去され、初段のアンプ１１−１に入力される。そして、各段のアンプ１１−１〜１１−７で順次増幅され、最終段のアンプ１１−７の出力信号が差動アンプ１４により差動増幅され、IF信号が出力される。

入力IF信号と振幅制限アンプ１０内の各段のアンプ１１−１〜１１−７の出力波形とは、これらに対応する各ディテクタ２１−１〜２１−８により振幅が検波され、これらのディテクタ２１−１〜２１−８の出力電流が加算手段２２により加算される。加算された電流は、LPF５０で平滑され、RSSI電流として出力される。

LPF５０では、コントロール回路４０から出力される選択信号S1〜Snの１つがイネーブル（“Ｈ”レベルの信号）になることで、これに対応したNMOS（例えば、５３−１）がオンし、抵抗５１及びキャパシタ５２−１の積で決まる時定数により、加算手段２２により加算された電流が平滑されることになる。

（実施例１の効果）
本実施例１によれば、IC外部から設定された変調速度（変調周波数）に対応して、コントロール回路４０から出力される選択信号S1〜Snのいずれかをイネーブル（“Ｈ”レベルの信号）とすることでLPF５０の時定数を切り替えることが可能になる。そのため、選択されるキャパシタと抵抗５１とによるそれぞれの時定数を変調速度（変調周波数）に応じた最適な値に設定しておけば、安定且つ応答性の良いRSSI出力が得られ、これにより高性能な無線通信用IC等を提供することが可能となる。

（実施例２の構成）
図２は、本発明の実施例２のRSSI回路の要部を示す構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２のRSSI部３０Ａでは、時定数可変型LPF５０の時定数を設定するための実施例１のコントロール回路４０に代えて、コントロール回路４１、これにより制御されるデータ保持手段（例えば、レジスタ群）４２及びセレクタ４３が設けられている。

コントロール回路４１は、ｍ種類の変調速度（即ち、変調周波数）の設定可能な無線通信用ICの外部から設定される変調速度（変調周波数）に対応して、レジスタ群４２をアクセス制御すると共に、このレジスタ群４２の出力側に接続されたセレクタ４３を切り替えるための変調速度選択信号Ｓ４２を出力する回路である。レジスタ群４２は、ｍ個のレジスタ４２−１〜４２−ｍを有している。
各レジスタ４２−１〜４２−ｍは、NMOS５３−１〜５３−nの数に対応してｎビット（bits)のフリップフロップ（FF）によりそれぞれ構成され、変調速度毎に最適なデータＳ４１が事前にコントロール回路４１によってプリセットされる。

セレクタ４３は、コントロール回路４１からの変調速度選択信号Ｓ４２により切り替えられ、各ｎビットのレジスタ４２−１〜４２−ｍの出力信号の１つを選択して、NMOS５３−１〜５３−nの１つをオン状態にするための回路である。例えば、レジスタ４２−１が選択される変調速度選択信号Ｓ４２がコントロール回路４１から出力されると、そのレジスタ４２−１のｎ本の出力信号は、セレクタ４３を経由してそのまま選択信号 S1〜Snの形でNMOS５３−１〜５３−nのゲート端子へ出力される。

なお、変調速度選択信号Ｓ４２としては、ｍ種類の変調速度が表現できる形であれば、デコードされた信号、或いは、変調速度と１対１のｍ本の信号等のいずれであっても良い。その他の構成は、実施例１と同様である。

（実施例２の動作）
実施例１と同様に、ディテクタ２１−１〜２１−８の出力電流が加算手段２２により加算され、この加算された電流が、LPF５０で平滑されてRSSI電流として出力される。

無線通信用ICの外部から設定される変調速度（変調周波数）に対応して、コントロール回路４１から変調速度選択信号Ｓ４２が出力され、セレクタ４３が切り替えられる。すると、各ｎビットのレジスタ４２−１〜４２−ｍの出力信号の１つ（例えば、レジスタ４２−１の出力信号）がセレクタ４３で選択され、このセレクタ４３から出力される選択信号S1がイネーブル（“Ｈ”）になり、NMOS５３−１がオン状態になる。これにより、抵抗５１及びキャパシタ５２−１の積で決まる時定数により、加算手段２２により加算された電流が平滑されることになる。

（実施例２の効果）
本実施例２によれば、次の（１）〜（４）のような効果がある。

（１）例えば、キャパシタ５２−１〜５２−ｎの容量値C1〜Cnを、
Cn=２＊Cn-1 （但し、n＞2）
の式を満足するような設定にしておくことにより、選択信号S1〜Snの組み合わせによって容量値C1〜Cnを最小値（C1）から最大値（２＊Cn−C1）までC1刻みで変更できることになる。一方、選択信号S1〜Snの組み合わせは、コントロール回路４１によりレジスタ群４２に書き込まれたデータＳ４１を読み出すことによって制御される。そのため、IC外部から入力される変調速度毎に最適な容量値C1〜Cnになるような設定を予めレジスタ群４２にプリセットしておくことによって、コントロール回路４１から出力される変調速度選択信号S42に連動してLPF５０の時定数を切り替えることが可能になる。

即ち、レジスタ４２−１〜４２−ｍのプリセット値によって変調速度毎に任意のキャパシタ５２−１〜５２−ｎの組み合わせを選択できるため、各々の変調速度において最適な値の容量値（積分時定数）を設定することが可能になる。

（２）レジスタ４２−１〜４２−ｍのデータの内容をIC内部の他の制御信号やIC外部からの制御信号等の手段により書き替えることで、IC製造後にも必要に応じて時定数を調整するが可能になる。これにより、RSSI部３０Ａ内のLPF５０の時定数を変調速度に応じた最適な値に設定できるため、安定且つ応答性の良いRSSI出力が得られ、高性能な無線通信用IC等を提供することが可能となる。

（実施例３の構成）
図３は、本発明の実施例３のRSSI回路の要部を示す構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例３のRSSI部３０Ｂでは、図１の容量値を変えるLPF５０に代えて、抵抗値を変えるLPF５０Ｂを設けている。このLPF５０Ｂは、加算手段２２とグランドGNDとの間に直列に接続されたn個の抵抗５１−１〜５１−nと、この各抵抗５１−１〜５１−nにそれぞれ並列に接続されたn個のNMOS５３−１〜５３−nと、加算手段２２とグランドGNDとの間に接続されたキャパシタ５２とにより構成されている。各NMOS５３−１〜５３−nは、この各ゲート端子に与えられるコントロール回路４０からの選択信号S1〜Snによりオン／オフ動作する。その他の構成は、実施例１と同様である。

（実施例３の動作・効果）
本実施例３によれば、IC外部から設定された変調速度（変調周波数）に対応して、コントロール回路４０から出力される選択信号S1〜SnによりNMOS５３−１〜５３−nがオンしてこのNMOSが短絡され、LPF５０Ｂ内の抵抗５１−１〜５１−nの合成抵抗値が変化するので、時定数を切り替えることが可能になり、実施例１と同様の効果が得られる。又、ICでは、各抵抗５１−１〜５１−nの形成面積に比べてキャパシタ５２の形成面積が大きくなるが、本実施例３では、キャパシタ５２が１個であるため、図１の回路に比べて回路形成面積を縮小出来る。

なお、本発明は、実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の(i)〜(iv)のようなものがある。

（i） LPF５０，５０Ｂの時定数を切り替える方法としては、キャパシタと抵抗を同時に切り替える等の他の構成にしても良い。又、図２において、レジスタ群４２にプリセットされた複数の組み合わせのデータを、信号強度検出時に変更可能とする手段を設けても良い。

（ii） LPF５０，５０Ｂの時定数を切り替えるためのスイッチ手段としては、Pチャネル型MOSトランジスタ、バイポーラトランジスタ等の他のスイッチ素子を用いても良い。

（iii） RSSI部３０，３０Ａ，３０Ｂを図示以外の構成に変更したり、振幅制限アンプ１０を図示以外の構成に変更したり、或いは振幅制限アンプ１０を他の回路に置き換える等の変形も可能である。

（iv）実施例２のように、複数のキャパシタを組み合わせて選択可能とする場合には、複数のキャパシタを同じ容量値のものとし、選択信号による選択により並列に接続されるキャパシタの個数によってLPFを構成するキャパシタとしての容量を変えるようにすることも出来る。

本発明の実施例１のRSSI回路を示す構成図である。本発明の実施例２のRSSI回路の要部を示す構成図である。本発明の実施例３のRSSI回路の要部を示す構成図である。従来の無線受信回路を示す構成図である。図４のRSSI回路を示す構成図である。

符号の説明

１０振幅制限アンプ
２１−１〜２１−８ディテクタ
２２加算手段
３０，３０Ａ，３０Ｂ RSSI部
４０，４１コントロール回路
４２レジスタ群
４３セレクタ
５０，５０Ｂ LPF
５１，５１−１〜５１−ｎ抵抗
５２，５２−１〜５２−ｎキャパシタ
５３−１〜５３−ｎ NMOS

Claims

無線周波数信号を複数の増幅段により増幅して出力する振幅制限増幅器と、
前記各増幅段の出力信号をそれぞれ検波する複数のディテクタと、
前記複数のディテクタの出力信号を加算する加算手段と、
変調速度に応じて切り替えられる複数の時定数を有し、前記切り替えられた時定数により前記加算手段の出力信号を積分するローパスフィルタと、
を備えたことを特徴とする信号強度検出回路。
前記ローパスフィルタは、
抵抗とキャパシタの複数の組み合わせで構成され、前記複数の組み合わせが、前記変調速度に応じて切り替えられることを特徴とする請求項１記載の信号強度検出回路。
前記ローパスフィルタは、
１つ又は複数の抵抗と１つ又は複数のキャパシタとの複数の組み合わせで構成され、前記複数の組み合わせが、前記変調速度に応じた選択信号により切り替えられることを特徴とする請求項１記載の信号強度検出回路。
前記複数の組み合わせのデータは、予めデータ保持手段にプリセットされ、前記変調速度に応じた前記選択信号により、前記プリセットされた前記複数の組み合わせのデータが選択されて前記時定数が切り替えられることを特徴とする請求項２又は３記載の信号強度検出回路。
前記データ保持手段にプリセットされた前記複数の組み合わせのデータを、信号強度検出時に変更可能とする手段を有することを特徴とする請求項４記載の信号強度検出回路。