JP4571255B2

JP4571255B2 - Control device

Info

Publication number: JP4571255B2
Application number: JP29951499A
Authority: JP
Inventors: 大明山中
Original assignee: Toshiba Corp; Toshiba TEC Corp
Current assignee: Toshiba Corp; Toshiba TEC Corp
Priority date: 1999-10-21
Filing date: 1999-10-21
Publication date: 2010-10-27
Anticipated expiration: 2019-10-21
Also published as: JP2001117816A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばＤＲＡＭなどのような所定の制御対象に対して制御信号を与えることで当該制御対象の動作を制御する例えばＤＲＡＭコントローラなどの制御装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭコントローラは例えばＡＳＩＣ（Application Specific Integrated Circuit）を用いて構成される。
【０００３】
ところでＤＲＡＭは、その種類によってアドレスのマトリクスや容量が異なるために、必要とする制御信号がそれぞれ異なる。
【０００４】
このため従来は、制御対象とするＤＲＡＭに応じたインタフェース構成を持つ専用のＤＲＡＭコントローラを設計し、用いる必要があった。
【０００５】
【発明が解決しようとする課題】
このため従来は、ＤＲＡＭコントローラでは、有しているインタフェースに適合した１種類のみのＤＲＡＭのみしか制御できず、他の種類のＤＲＡＭで代替することは不可能であった。
【０００６】
なお、複数種類のＤＲＡＭのそれぞれに対応するインタフェースを並列的に設けておけば、複数のＤＲＡＭを任意に接続することが可能となるが、インタフェースのピン数が増大し、サイズやコストの上昇を来すことになってしまう。
【０００７】
なおこのような不具合はＤＲＡＭコントローラに限らず、制御信号を任意の制御対象へと与えてその制御対象を制御する制御装置であれば、同様のことが言える。
【０００８】
本発明はこのような事情を考慮してなされたものであり、その目的とするところは、インタフェースにおけるピン数の増大を抑えた上で、任意に接続される複数種類の制御対象をそれぞれ制御することが可能な制御装置を提供することにある。
【０００９】
【課題を解決するための手段】
以上の目的を達成するために本発明は、例えばそれぞれ１６Ｍビットおよび６４Ｍビットの容量を有したＤＲＡＭなどのようにそれぞれ異なる複数種類の制御対象を任意に接続可能で、接続された制御対象に所定の制御信号を与えることで当該制御対象の動作を制御する例えばＤＲＡＭコントローラなどの制御装置において、前記複数種類の制御対象のそれぞれに対応して設けられ、対応する制御対象に与える制御信号を生成して出力する例えばデコーダなどの複数の制御信号生成手段と、前記複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数の出力端子を有し、前記複数の制御信号生成手段がそれぞれ出力する全ての制御信号のうちの一部の制御信号を外部からの指示に応じて選択し、その選択した制御信号を前記複数の出力端子のうちで各制御信号に対して予め対応付けられた出力端子より出力する例えばセレクタなどの選択手段とを備えた。
【００１０】
このような手段を講じたことにより、複数種類の制御対象のそれぞれに対応して設けられ、対応する制御対象に与える制御信号を生成して出力する複数の制御信号生成手段がそれぞれ出力する全ての制御信号のうちの一部の制御信号が外部からの指示に応じて選択手段により選択される。そしてこのように選択された制御信号は、この選択手段が有する、前記複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数の出力端子のうちで各制御信号に対して予め対応付けられた出力端子より出力される。従って、出力端子の複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数に抑えつつも、これらの出力端子から、複数の制御信号生成手段がそれぞれ出力する制御信号のうちの必要な制御信号が選択されて出力され、この制御信号により任意の制御対象を制御することが可能となる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態につき説明する。
【００１２】
図１は本実施形態に係る制御装置を適用して構成されたＤＲＡＭコントローラの要部構成を示すブロック図である。
【００１３】
この図において、破線で囲み、かつ符号１を付して示してあるものが本実施形態のＤＲＡＭコントローラである。そしてこのＤＲＡＭコントローラ１は、例えば単一のゲートアレイを用いて１チップに構成される。
【００１４】
さてＤＲＡＭコントローラ１は、デコーダ１１，１２およびセレクタ１３を有している。
【００１５】
デコーダ１１は、６４Ｍビットの容量を持つＤＲＡＭ（以下、６４ＭＤＲＡＭと称する）を１つまたは２つ同時に制御するための各種制御信号を、外部から１６ビットパラレルで与えられるデータD0-D15およびCASCNT端子の状態に応じて生成し出力する。なおこのデコーダ１１が出力する制御信号は、DA0-DA9，DA10，DA11，LA10，LA11の各アドレス信号、RASK信号、WEX信号、1st 64M DRAM CASHX信号、1st 64M DRAM CASLX信号、2nd 64M DRAM CASHX信号、2nd 64M DRAM CASLX信号、DRAM RD信号および245バッファGイネーブル信号の２２本である。
【００１６】
デコーダ１２は、１６Ｍビットの容量を持つＤＲＡＭ（以下、１６ＭＤＲＡＭと称する）を１つ乃至５つ同時に制御するための各種制御信号を、外部から１６ビットパラレルで与えられるデータD0-D15およびCASCNT信号などの状態に応じて生成し出力する。なおこのデコーダ１２が出力する制御信号は、DA0-DA9の各アドレス信号、RASK信号、WEX信号、CAS0HX信号、CAS0LX信号、CAS1HX信号、CAS1LX信号、CAS2HX信号、CAS2LX信号、CAS3HX信号、CAS3LX信号、CAS4HX信号およびCAS4LX信号の２２本である。
【００１７】
セレクタ１３には、デコーダ１１が出力する２２本の制御信号と、デコーダ１２が出力する２２本の制御信号とがそれぞれ入力されている。またセレクタ１３には、その状態が外部から設定されるBANKAD端子およびSEL64端子がそれぞれ接続されている。さらにセレクタ１３は、T0〜T23の２３本の出力端子を有している。そしてセレクタ１３は、BANKAD端子およびSEL64端子の状態に応じて、デコーダ１１およびデコーダ１２が出力する総計４４本の制御信号のうちの所定の制御信号を選択し、所定の出力端子へと出力する。
【００１８】
図２はセレクタ１３における制御信号の選択および選択した制御信号の出力端子との関係を示す図である。すなわちセレクタ１３は、この図に示した関係に応じて制御信号の選択と出力とを行う。
【００１９】
かくして以上のように構成されたＤＲＡＭコントローラ１によれば、図３乃至図５に示すような３つの形態でＤＲＡＭの制御を行うことが可能である。
【００２０】
（１６ＭＤＲＡＭのみを使用する形態）
図３は、１６ＭＤＲＡＭのみが１個乃至５個接続され、これらの１６ＭＤＲＡＭを制御する形態の一例を示す図である。なおこの図では、２個の１６ＭＤＲＡＭ２，３が接続されている状態を示している。
【００２１】
このケースでは、１６ＭＤＲＡＭ２，３をアクセスするＣＰＵ４に接続された１６ビットパラレルのデータD0-D15が、レベル変換回路５を介してＤＲＡＭコントローラ１および１６ＭＤＲＡＭ２，３に接続される。なおレベル変換回路５は、データD0-D15の信号レベルを５Ｖ−３．３Ｖ間で変換する。
【００２２】
１６ＭＤＲＡＭ２，３のそれぞれのDA0-DA9の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T0-T9がそれぞれ接続される。
【００２３】
１６ＭＤＲＡＭ２，３のそれぞれのRASK信号の入力端子には、ＤＲＡＭコントローラ１の端子T10がそれぞれ接続される。
【００２４】
１６ＭＤＲＡＭ２，３のそれぞれのWEX信号の入力端子には、ＤＲＡＭコントローラ１の端子T11がそれぞれ接続される。
【００２５】
１６ＭＤＲＡＭ２のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T12，T13が接続される。
【００２６】
１６ＭＤＲＡＭ３のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T14，T15が接続される。
【００２７】
そしてこのようにＤＲＡＭコントローラ１に１６ＭＤＲＡＭのみの制御を行わせる場合には、BANCAD端子がＨレベル固定、かつSEL64端子がＬレベル固定とされる。
【００２８】
かくしてこの状態では、ＤＲＡＭコントローラ１の端子T0-T9からは、DA0-DA9の各信号が出力されるので、このDA0-DA9の各信号が１６ＭＤＲＡＭ２，３のそれぞれのDA0-DA9の各信号の入力端子に正しく入力される。
【００２９】
ＤＲＡＭコントローラ１の端子T10，T11からは、RASK信号およびWEX信号がそれぞれ出力されるので、このRASK信号およびWEX信号が１６ＭＤＲＡＭ２，３のそれぞれのRASK信号の入力端子およびWEX信号の入力端子に正しく入力される。
【００３０】
ＤＲＡＭコントローラ１の端子T12，T13からは、第１の１６ＭＤＲＡＭ（ここでは１６ＭＤＲＡＭ２）向けのCASHX信号およびCASLX信号であるCAS0HX信号およびCAS0LX信号がそれぞれ出力されるので、このCAS0HX信号およびCAS0LX信号が第１の１６ＭＤＲＡＭである１６ＭＤＲＡＭ２のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００３１】
ＤＲＡＭコントローラ１の端子T14，T15からは、第２の１６ＭＤＲＡＭ（ここでは１６ＭＤＲＡＭ３）向けのCASHX信号およびCASLX信号であるCAS1HX信号およびCAS1LX信号がそれぞれ出力されるので、このCAS1HX信号およびCAS1LX信号が第２の１６ＭＤＲＡＭである１６ＭＤＲＡＭ３のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００３２】
かくして、１６ＭＤＲＡＭ２，３は、ＤＲＡＭコントローラ１から出力される各種制御信号を正しく受けることが可能であり、ＤＲＡＭコントローラ１の制御の下に動作することが可能である。
【００３３】
（６４ＭＤＲＡＭと１６ＭＤＲＡＭとを混在使用する形態）
図４は、６４ＭＤＲＡＭと１６ＭＤＲＡＭとが１個ずつ接続され、この６４ＭＤＲＡＭおよび１６ＭＤＲＡＭを制御する形態の一例を示す図である。なお図３と同一部分には同一符号を付し、その詳細な説明は省略する。
【００３４】
このケースでは、６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３をアクセスするＣＰＵ４に接続された１６ビットパラレルのデータD0-D15が、レベル変換回路５を介してＤＲＡＭコントローラ１、６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３に接続される。
【００３５】
６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３のそれぞれのDA0-DA9の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T0-T9がそれぞれ接続される。
【００３６】
６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３のそれぞれのRASK信号の入力端子には、ＤＲＡＭコントローラ１の端子T10がそれぞれ接続される。
【００３７】
６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３のそれぞれのWEX信号の入力端子には、ＤＲＡＭコントローラ１の端子T11がそれぞれ接続される。
【００３８】
６４ＭＤＲＡＭ６のDA10，DA11の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T18，T19がそれぞれ接続される。
【００３９】
６４ＭＤＲＡＭ６のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T12，T13が接続される。
【００４０】
６４ＭＤＲＡＭ６のDRAM ED信号およびイネーブル信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T22，T23が接続される。
【００４１】
１６ＭＤＲＡＭ３のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T14，T15が接続される。
【００４２】
そしてこのようにＤＲＡＭコントローラ１に６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３の双方の制御を行わせる場合には、BANCAD端子がＨレベル固定、かつSEL64端子がＨレベル固定とされる。
【００４３】
かくしてこの状態では、ＤＲＡＭコントローラ１の端子T0-T9からは、DA0-DA9の各信号が出力されるので、このDA0-DA9の各信号が６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３のそれぞれのDA0-DA9の各信号の入力端子に正しく入力される。
【００４４】
ＤＲＡＭコントローラ１の端子T10，T11からは、RASK信号およびWEX信号がそれぞれ出力されるので、このRASK信号およびWEX信号が６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３のそれぞれのRASK信号の入力端子およびWEX信号の入力端子に正しく入力される。
【００４５】
ＤＲＡＭコントローラ１の端子T12，T13からは、第１の６４ＭＤＲＡＭ（ここでは６４ＭＤＲＡＭ６）向けのCASHX信号およびCASLX信号である1st 64M DRAM CASHX信号および1st 64M DRAM CASLX信号がそれぞれ出力されるので、この1st 64M DRAM CASHX信号および1st 64M DRAM CASLX信号が６４ＭＤＲＡＭ６のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００４６】
ＤＲＡＭコントローラ１の端子T14，T15からは、１６ＭＤＲＡＭ３向けにデコーダ１２から出力されるCAS1HX信号およびCAS1LX信号が、16M DRAM CASHX信号および16M DRAM CASLX信号としてそれぞれ出力されるので、この16M DRAM CASHX信号および16M DRAM CASLX信号が１６ＭＤＲＡＭ３のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００４７】
ＤＲＡＭコントローラ１の端子T18，T19からは、第１の６４ＭＤＲＡＭ（ここでは６４ＭＤＲＡＭ６）向けの第１１および第１２のDA信号であるDA10およびDA11の各信号が出力されるので、このDA10およびDA11の各信号が６４ＭＤＲＡＭ６のDA10およびDA11の各信号の入力端子に正しく入力される。
【００４８】
さらに、ＤＲＡＭコントローラ１の端子T22，T23からは、DRAM RD信号および245バッファGイネーブル信号がそれぞれ出力されるので、このDRAM RD信号および245バッファGイネーブル信号が６４ＭＤＲＡＭ６のDRAM RD信号およびイネーブル信号の入力端子に正しく入力される。
【００４９】
かくして、６４ＭＤＲＡＭ６および１６ＭＤＲＡＭ３は、ＤＲＡＭコントローラ１から出力される各種制御信号を正しく受けることが可能であり、ＤＲＡＭコントローラ１の制御の下に動作することが可能である。
【００５０】
（６４ＭＤＲＡＭのみを使用する形態）
図５は、２つの６４ＭＤＲＡＭが接続され、この２つの６４ＭＤＲＡＭを制御する形態の一例を示す図である。なお図３および図４と同一部分には同一符号を付し、その詳細な説明は省略する。
【００５１】
このケースでは、６４ＭＤＲＡＭ６，７をアクセスするＣＰＵ４に接続された１６ビットパラレルのデータD0-D15が、レベル変換回路５を介してＤＲＡＭコントローラ１および６４ＭＤＲＡＭ６，７に接続される。
【００５２】
６４ＭＤＲＡＭ６，７のそれぞれのDA0-DA9の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T0-T9がそれぞれ接続される。
【００５３】
６４ＭＤＲＡＭ６，７のそれぞれのRASK信号の入力端子には、ＤＲＡＭコントローラ１の端子T10がそれぞれ接続される。
【００５４】
６４ＭＤＲＡＭ６，７のそれぞれのWEX信号の入力端子には、ＤＲＡＭコントローラ１の端子T11がそれぞれ接続される。
【００５５】
６４ＭＤＲＡＭ６のDA10，DA11の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T18，T19がそれぞれ接続される。
【００５６】
６４ＭＤＲＡＭ６のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T12，T13が接続される。
【００５７】
６４ＭＤＲＡＭ７のDA10，DA11の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T20，T21がそれぞれ接続される。
【００５８】
６４ＭＤＲＡＭ７のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T14，T15が接続される。
【００５９】
６４ＭＤＲＡＭ６，７のDRAM ED信号およびイネーブル信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T22，T23が接続される。
【００６０】
そしてこのようにＤＲＡＭコントローラ１に６４ＭＤＲＡＭ６，７の制御を行わせる場合には、BANCAD端子に所定のバンク信号が入力され、かつSEL64端子がＨレベル固定とされる。
【００６１】
かくしてこの状態では、ＤＲＡＭコントローラ１の端子T0-T9からは、DA0-DA9の各信号が出力されるので、このDA0-DA9の各信号が６４ＭＤＲＡＭ６，７のそれぞれのDA0-DA9の各信号の入力端子に正しく入力される。
【００６２】
ＤＲＡＭコントローラ１の端子T10，T11からは、RASK信号およびWEX信号がそれぞれ出力されるので、このRASK信号およびWEX信号が６４ＭＤＲＡＭ６，７のそれぞれのRASK信号の入力端子およびWEX信号の入力端子に正しく入力される。
【００６３】
ＤＲＡＭコントローラ１の端子T12，T13からは、第１の６４ＭＤＲＡＭ（ここでは６４ＭＤＲＡＭ６）向けのCASHX信号およびCASLX信号である1st 64M DRAM CASHX信号および1st 64M DRAM CASLX信号がそれぞれ出力されるので、この1st 64M DRAM CASHX信号および1st 64M DRAM CASLX信号が６４ＭＤＲＡＭ６のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００６４】
ＤＲＡＭコントローラ１の端子T14，T15からは、第２の６４ＭＤＲＡＭ（ここでは６４ＭＤＲＡＭ７）向けのCASHX信号およびCASLX信号である2nd 64M DRAM CASHX信号および2nd 64M DRAM CASLX信号がそれぞれ出力されるので、この2nd 64M DRAM CASHX信号および2nd 64M DRAM CASLX信号が６４ＭＤＲＡＭ７のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００６５】
ＤＲＡＭコントローラ１の端子T18，T19からは、第１の６４ＭＤＲＡＭ（ここでは６４ＭＤＲＡＭ６）向けの第１１および第１２のDA信号であるDA10およびDA11の各信号が出力されるので、このDA10およびDA11の各信号が６４ＭＤＲＡＭ６のDA10およびDA11の各信号の入力端子に正しく入力される。
【００６６】
ＤＲＡＭコントローラ１の端子T20，T21からは、第２の６４ＭＤＲＡＭ（ここでは６４ＭＤＲＡＭ７）向けの第１１および第１２のDA信号であるLA10およびLA11の各信号が出力されるので、このLA10およびLA11の各信号が６４ＭＤＲＡＭ７のDA10およびDA11の各信号の入力端子に正しく入力される。
【００６７】
さらに、ＤＲＡＭコントローラ１の端子T22，T23からは、DRAM RD信号および245バッファGイネーブル信号がそれぞれ出力されるので、このDRAM RD信号および245バッファGイネーブル信号が６４ＭＤＲＡＭ６，７のDRAM RD信号およびイネーブル信号の入力端子に正しく入力される。
【００６８】
かくして、６４ＭＤＲＡＭ６，７は、ＤＲＡＭコントローラ１から出力される各種制御信号を正しく受けることが可能であり、ＤＲＡＭコントローラ１の制御の下に動作することが可能である。
【００６９】
以上のように本実施形態によれば、６４ＭＤＲＡＭおよび１６ＭＤＲＡＭという、２種類のＤＲＡＭを制御可能であり、適宜ＤＲＡＭを選択して使用することが可能である。従って、汎用性が著しく向上し、非常に便利となる。
【００７０】
しかも本実施形態によれば、内部でデコーダ１１およびデコーダ１２のそれぞれで生成される６４ＭＤＲＡＭ用の２２本の制御信号および１６ＭＤＲＡＭ用の２２本の制御信号をＤＲＡＭの接続状況に応じて任意に選択し、かつ同時に出力する必要のない制御信号を出力するために共通の端子を使用するようにしている。このため、出力端子の数は２３本と、デコーダ１１およびデコーダ１２が個々に出力する制御信号の数よりも多くはなっているものの、デコーダ１１およびデコーダ１２のそれぞれで生成される制御信号の総数である４４本よりも大幅に少なくなっており、サイズやコストの増大は抑えることが可能である。
【００７１】
なお、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、本発明に係る制御装置をＤＲＡＭコントローラに適用しているが、制御対象はＤＲＡＭには限定されず、任意の制御対象を制御する広範な制御装置に本発明の適用が可能である。
【００７２】
また上記実施形態では、制御対象を６４ＭＤＲＡＭおよび１６ＭＤＲＡＭとしているが、他の容量のＤＲＡＭを制御対象とすることにしても良いし、あるいは容量が同じで、タイプの異なる複数種類のＤＲＡＭを制御対象としても良い。
【００７３】
また上記実施形態では、制御信号生成手段としてのデコーダを２つのみ有するものとしているが、３つ以上の制御信号生成手段を備えるようにしても良い。
【００７４】
また上記実施形態では、６４ＭＤＲＡＭを使用する際には端子T16，T17を未使用としているが、この端子T16，T17にDRAM RD信号および245バッファGイネーブル信号を出力するようにすれば、端子T22，T23を省略することができ、出力端子の数をデコーダ１１およびデコーダ１２が個々に出力する制御信号の数と同数にすることができ、出力端子数を最小限に抑えることが可能である。
【００７５】
このほか、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
【００７６】
【発明の効果】
本発明によれば、それぞれ異なる複数種類の制御対象を任意に接続可能で、接続された制御対象に所定の制御信号を与えることで当該制御対象の動作を制御する制御装置において、前記複数種類の制御対象のそれぞれに対応して設けられ、対応する制御対象に与える制御信号を生成して出力する複数の制御信号生成手段と、前記複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数の出力端子を有し、前記複数の制御信号生成手段がそれぞれ出力する全ての制御信号のうちの一部の制御信号を外部からの指示に応じて選択し、その選択した制御信号を前記複数の出力端子のうちで各制御信号に対して予め対応付けられた出力端子より出力する選択手段とを備えたので、出力端子の複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数に抑えつつも、これらの出力端子から、複数の制御信号生成手段がそれぞれ出力する制御信号のうちの必要な制御信号が選択されて出力され、この制御信号により任意の制御対象を制御することが可能となり、この結果、インタフェースにおけるピン数の増大を抑えた上で、任意に接続される複数種類の制御対象をそれぞれ制御することが可能な制御装置を提供可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る制御装置を適用して構成されたＤＲＡＭコントローラの要部構成を示すブロック図。
【図２】図１中のセレクタ１３における制御信号の選択および選択した制御信号の出力端子との関係を示す図。
【図３】１６ＭＤＲＡＭのみが１個乃至５個接続され、これらの１６ＭＤＲＡＭを制御する形態の一例を示す図。
【図４】６４ＭＤＲＡＭと１６ＭＤＲＡＭとが１個ずつ接続され、この６４ＭＤＲＡＭおよび１６ＭＤＲＡＭを制御する形態の一例を示す図。
【図５】２つの６４ＭＤＲＡＭが接続され、この２つの６４ＭＤＲＡＭを制御する形態の一例を示す図。
【符号の説明】
１…ＤＲＡＭコントローラ
１１，１２…デコーダ
１３…セレクタ
T0〜T23…端子
２，３…１６ＭＤＲＡＭ
４…ＣＰＵ
５…レベル変換回路
６，７…６４ＭＤＲＡＭ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a control device such as a DRAM controller that controls the operation of a control target by giving a control signal to a predetermined control target such as a DRAM.
[0002]
[Prior art]
The DRAM controller is configured using, for example, an ASIC (Application Specific Integrated Circuit).
[0003]
By the way, since DRAMs have different address matrices and capacities depending on the type, DRAMs require different control signals.
[0004]
Therefore, conventionally, it has been necessary to design and use a dedicated DRAM controller having an interface configuration corresponding to the DRAM to be controlled.
[0005]
[Problems to be solved by the invention]
For this reason, conventionally, a DRAM controller can control only one type of DRAM suitable for the interface it has, and cannot be replaced with another type of DRAM.
[0006]
If an interface corresponding to each of a plurality of types of DRAMs is provided in parallel, a plurality of DRAMs can be connected arbitrarily, but the number of pins of the interface increases, resulting in an increase in size and cost. Will come.
[0007]
Such a problem is not limited to the DRAM controller, and the same can be said for any control device that applies a control signal to an arbitrary control target to control the control target.
[0008]
The present invention has been made in view of such circumstances, and an object of the present invention is to control a plurality of types of control objects that are arbitrarily connected, while suppressing an increase in the number of pins in the interface. It is an object of the present invention to provide a control device that can perform the above-described operation.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention can arbitrarily connect a plurality of different types of control objects such as a DRAM having a capacity of 16 Mbit and 64 Mbit, respectively. For example, in a control device such as a DRAM controller that controls the operation of the control target by providing the control signal, a control signal is provided corresponding to each of the plurality of types of control target and generated for the corresponding control target. For example, a plurality of control signal generation means such as decoders, and a number of output terminals smaller than the number of all control signals output by the plurality of control signal generation means, the plurality of control signal generation means some of the control signals of all the control signals to be output respectively selected in response to an instruction from outside, the double and the selected control signal And a selection means such as, for example, the selector outputs from the associated in advance with the output terminal to each control signal of the output terminal.
[0010]
By taking such a means, all the control signal generating means that are provided corresponding to each of the plurality of types of control objects and that generate and output the control signals to be given to the corresponding control objects are all output . Some of the control signals are selected by the selection means in response to an instruction from the outside. The control signal selected in this way is preliminarily assigned to each control signal among the number of output terminals of the selection means, which is smaller than the number of all control signals output from the plurality of control signal generation means. Output from the associated output terminal. Therefore, while the number of control signals generated by the plurality of control signal generation units is limited to a number smaller than the number of all the control signals output from the output terminals, Necessary control signals are selected and output, and an arbitrary control target can be controlled by the control signals.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0012]
FIG. 1 is a block diagram showing a main configuration of a DRAM controller configured by applying the control device according to the present embodiment.
[0013]
In this figure, what is surrounded by a broken line and indicated by reference numeral 1 is the DRAM controller of this embodiment. The DRAM controller 1 is configured on one chip using, for example, a single gate array.
[0014]
The DRAM controller 1 has decoders 11 and 12 and a selector 13.
[0015]
The decoder 11 has data D0-D15 and CASCNT terminals which are externally supplied with various control signals for controlling one or two DRAMs having a capacity of 64 Mbits (hereinafter referred to as 64M DRAMs) in 16-bit parallel. Generate and output according to the state of. The control signals output by the decoder 11 are DA0-DA9, DA10, DA11, LA10, LA11 address signals, RASK signal, WEX signal, 1st 64M DRAM CASHX signal, 1st 64M DRAM CASLX signal, 2nd 64M DRAM CASHX signal. , 2nd 64M DRAM CASLX signal, DRAM RD signal and 245 buffer G enable signal.
[0016]
The decoder 12 provides data D0-D15 and CASCNT signals which are externally given in various 16-bit parallel control signals for controlling one to five DRAMs having a 16-Mbit capacity (hereinafter referred to as 16M DRAMs). Generate and output according to the state. The control signals output by the decoder 12 are DA0-DA9 address signals, RASK signal, WEX signal, CAS0HX signal, CAS0LX signal, CAS1HX signal, CAS1LX signal, CAS2HX signal, CAS2LX signal, CAS3HX signal, CAS3LX signal, CAS4HX. 22 of the signal and CAS4LX signal.
[0017]
The selector 13 receives 22 control signals output from the decoder 11 and 22 control signals output from the decoder 12. The selector 13 is connected to a BANKAD terminal and a SEL64 terminal whose state is set from the outside. Further, the selector 13 has 23 output terminals T0 to T23. The selector 13 selects a predetermined control signal from the total of 44 control signals output from the decoder 11 and the decoder 12 according to the state of the BANKAD terminal and the SEL64 terminal, and outputs the selected control signal to a predetermined output terminal.
[0018]
FIG. 2 is a diagram showing the selection of the control signal in the selector 13 and the relationship with the output terminal of the selected control signal. That is, the selector 13 selects and outputs a control signal according to the relationship shown in this figure.
[0019]
Thus, according to the DRAM controller 1 configured as described above, it is possible to control the DRAM in three forms as shown in FIGS.
[0020]
(Mode using only 16M DRAM)
FIG. 3 is a diagram showing an example of a mode in which only one to five 16M DRAMs are connected and these 16M DRAMs are controlled. In this figure, two 16M DRAMs 2 and 3 are connected.
[0021]
In this case, 16-bit parallel data D0 to D15 connected to the CPU 4 accessing the 16M DRAMs 2 and 3 are connected to the DRAM controller 1 and the 16M DRAMs 2 and 3 through the level conversion circuit 5. The level conversion circuit 5 converts the signal level of the data D0-D15 between 5V-3.3V.
[0022]
Terminals T0 to T9 of the DRAM controller 1 are connected to input terminals of respective signals DA0 to DA9 of the 16M DRAMs 2 and 3, respectively.
[0023]
The terminal T10 of the DRAM controller 1 is connected to the input terminals of the respective RASK signals of the 16M DRAMs 2 and 3, respectively.
[0024]
A terminal T11 of the DRAM controller 1 is connected to each WEX signal input terminal of the 16M DRAMs 2 and 3, respectively.
[0025]
The terminals T12 and T13 of the DRAM controller 1 are connected to the input terminals of the CASHX signal and CASLX signal of the 16M DRAM 2, respectively.
[0026]
The terminals T14 and T15 of the DRAM controller 1 are connected to the input terminals of the CASHX signal and CASLX signal of the 16M DRAM 3, respectively.
[0027]
When the DRAM controller 1 controls only the 16M DRAM as described above, the BANCAD terminal is fixed at the H level and the SEL64 terminal is fixed at the L level.
[0028]
In this state, the DA0-DA9 signals are output from the terminals T0-T9 of the DRAM controller 1, so that the DA0-DA9 signals correspond to the respective DA0-DA9 signals of the 16M DRAMs 2, 3. Inputs correctly to the input terminal.
[0029]
Since the RASK signal and the WEX signal are respectively output from the terminals T10 and T11 of the DRAM controller 1, the RASK signal and the WEX signal are correctly input to the respective RASK signal input terminals and the WEX signal input terminals of the 16M DRAMs 2 and 3, respectively. Entered.
[0030]
The CAS0HX signal and CAS0LX signal, which are the CASHX signal and CASLX signal for the first 16M DRAM (here, 16M DRAM2), are output from the terminals T12 and T13 of the DRAM controller 1, respectively. The first 16M DRAM, 16M DRAM2, is correctly input to the input terminals of the CASHX signal and CASLX signal.
[0031]
The CAS1HX signal and CAS1LX signal, which are the CASHX signal and CASLX signal for the second 16M DRAM (here, 16M DRAM3), are output from the terminals T14 and T15 of the DRAM controller 1, respectively. The data is correctly input to the input terminals of the CASHX signal and CASLX signal of the 16M DRAM3 which is the second 16M DRAM.
[0032]
Thus, the 16M DRAMs 2 and 3 can correctly receive various control signals output from the DRAM controller 1 and can operate under the control of the DRAM controller 1.
[0033]
(64M DRAM and 16M DRAM are used together)
FIG. 4 is a diagram showing an example of a mode in which 64M DRAM and 16M DRAM are connected one by one and the 64M DRAM and 16M DRAM are controlled. The same parts as those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0034]
In this case, 16-bit parallel data D0 to D15 connected to the CPU 4 accessing the 64M DRAM 6 and 16M DRAM 3 are connected to the DRAM controller 1, 64M DRAM 6 and 16M DRAM 3 via the level conversion circuit 5.
[0035]
Terminals T0 to T9 of the DRAM controller 1 are connected to input terminals of respective signals DA0 to DA9 of the 64M DRAM 6 and the 16M DRAM 3, respectively.
[0036]
The terminals T10 of the DRAM controller 1 are connected to the input terminals of the RASK signals of the 64M DRAM 6 and 16M DRAM 3, respectively.
[0037]
A terminal T11 of the DRAM controller 1 is connected to an input terminal of each WEX signal of the 64M DRAM 6 and the 16M DRAM 3, respectively.
[0038]
The terminals T18 and T19 of the DRAM controller 1 are connected to the input terminals of the DA10 and DA11 signals of the 64M DRAM 6, respectively.
[0039]
The terminals T12 and T13 of the DRAM controller 1 are connected to the input terminals of the CASHX signal and CASLX signal of the 64M DRAM 6, respectively.
[0040]
The terminals T22 and T23 of the DRAM controller 1 are connected to the DRAM ED signal and enable signal input terminals of the 64M DRAM 6, respectively.
[0041]
The terminals T14 and T15 of the DRAM controller 1 are connected to the input terminals of the CASHX signal and CASLX signal of the 16M DRAM 3, respectively.
[0042]
When the DRAM controller 1 controls both the 64M DRAM 6 and the 16M DRAM 3 as described above, the BANCAD terminal is fixed at the H level and the SEL64 terminal is fixed at the H level.
[0043]
Thus, in this state, since each signal of DA0-DA9 is output from the terminals T0-T9 of the DRAM controller 1, each signal of DA0-DA9 is each signal of DA0-DA9 of 64M DRAM6 and 16M DRAM3. Is correctly input to the input terminal.
[0044]
Since the RASK signal and the WEX signal are respectively output from the terminals T10 and T11 of the DRAM controller 1, the RASK signal and the WEX signal are respectively input to the input terminals of the RASK signal and the input terminal of the WEX signal of the 64M DRAM6 and 16M DRAM3. Input correctly.
[0045]
Since the 1st 64M DRAM CASHX signal and the 1st 64M DRAM CASLX signal, which are the CASHX signal and CASLX signal for the first 64M DRAM (here, 64M DRAM6), are output from the terminals T12 and T13 of the DRAM controller 1, respectively. The 1st 64M DRAM CASHX signal and the 1st 64M DRAM CASLX signal are correctly input to the input terminals of the CASHX signal and CASLX signal of the 64M DRAM 6.
[0046]
From the terminals T14 and T15 of the DRAM controller 1, the CAS1HX signal and the CAS1LX signal output from the decoder 12 for the 16M DRAM3 are output as the 16M DRAM CASHX signal and the 16M DRAM CASLX signal, respectively. The 16M DRAM CASLX signal is correctly input to the input terminal of the CASHX signal and CASLX signal of 16M DRAM3.
[0047]
From the terminals T18 and T19 of the DRAM controller 1, DA10 and DA11 signals, which are the eleventh and twelfth DA signals for the first 64M DRAM (here, 64M DRAM6), are output. Are correctly input to the input terminals of the DA10 and DA11 signals of the 64M DRAM6.
[0048]
Further, since the DRAM RD signal and the 245 buffer G enable signal are output from the terminals T22 and T23 of the DRAM controller 1, respectively, the DRAM RD signal and the 245 buffer G enable signal are output from the DRAM RD signal and the enable signal of the 64M DRAM 6, respectively. Inputs correctly to the input terminal.
[0049]
Thus, the 64M DRAM 6 and the 16M DRAM 3 can correctly receive various control signals output from the DRAM controller 1 and can operate under the control of the DRAM controller 1.
[0050]
(Mode using only 64M DRAM)
FIG. 5 is a diagram showing an example of a configuration in which two 64M DRAMs are connected and the two 64M DRAMs are controlled. 3 and 4 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0051]
In this case, 16-bit parallel data D0 to D15 connected to the CPU 4 that accesses the 64M DRAMs 6 and 7 are connected to the DRAM controller 1 and the 64M DRAMs 6 and 7 via the level conversion circuit 5.
[0052]
The terminals T0 to T9 of the DRAM controller 1 are connected to the input terminals of the signals DA0 to DA9 of the 64M DRAMs 6 and 7, respectively.
[0053]
Terminals T10 of the DRAM controller 1 are connected to the input terminals of the respective RASK signals of the 64M DRAMs 6 and 7, respectively.
[0054]
The terminal T11 of the DRAM controller 1 is connected to the input terminals of the WEX signals of the 64M DRAMs 6 and 7, respectively.
[0055]
The terminals T18 and T19 of the DRAM controller 1 are connected to the input terminals of the DA10 and DA11 signals of the 64M DRAM 6, respectively.
[0056]
The terminals T12 and T13 of the DRAM controller 1 are connected to the input terminals of the CASHX signal and CASLX signal of the 64M DRAM 6, respectively.
[0057]
The terminals T20 and T21 of the DRAM controller 1 are connected to the input terminals of the DA10 and DA11 signals of the 64M DRAM 7, respectively.
[0058]
The terminals T14 and T15 of the DRAM controller 1 are connected to the input terminals of the CASHX signal and CASLX signal of the 64M DRAM 7, respectively.
[0059]
The terminals T22 and T23 of the DRAM controller 1 are connected to the DRAM ED signal and enable signal input terminals of the 64M DRAMs 6 and 7, respectively.
[0060]
When the DRAM controller 1 controls the 64M DRAMs 6 and 7 as described above, a predetermined bank signal is input to the BANCAD terminal and the SEL64 terminal is fixed at the H level.
[0061]
In this state, the DA0-DA9 signals are output from the terminals T0-T9 of the DRAM controller 1, so that the DA0-DA9 signals correspond to the respective DA0-DA9 signals of the 64M DRAMs 6, 7. Inputs correctly to the input terminal.
[0062]
Since the RASK signal and the WEX signal are respectively output from the terminals T10 and T11 of the DRAM controller 1, the RASK signal and the WEX signal are correctly input to the respective RASK signal input terminals and WEX signal input terminals of the 64M DRAMs 6 and 7, respectively. Entered.
[0063]
Since the 1st 64M DRAM CASHX signal and the 1st 64M DRAM CASLX signal, which are the CASHX signal and CASLX signal for the first 64M DRAM (here, 64M DRAM6), are output from the terminals T12 and T13 of the DRAM controller 1, respectively. The 1st 64M DRAM CASHX signal and the 1st 64M DRAM CASLX signal are correctly input to the input terminals of the CASHX signal and CASLX signal of the 64M DRAM 6.
[0064]
From the terminals T14 and T15 of the DRAM controller 1, the 2nd 64M DRAM CASHX signal and the 2nd 64M DRAM CASLX signal, which are the CASHX signal and CASLX signal for the second 64M DRAM (here, 64M DRAM7), are output. The 2nd 64M DRAM CASHX signal and the 2nd 64M DRAM CASLX signal are correctly input to the input terminals of the CASHX signal and CASLX signal of the 64M DRAM 7.
[0065]
From the terminals T18 and T19 of the DRAM controller 1, DA10 and DA11 signals, which are the eleventh and twelfth DA signals for the first 64M DRAM (here, 64M DRAM6), are output. Are correctly input to the input terminals of the DA10 and DA11 signals of the 64M DRAM6.
[0066]
From the terminals T20 and T21 of the DRAM controller 1, the LA10 and LA11 signals, which are the eleventh and twelfth DA signals for the second 64M DRAM (here, 64M DRAM7), are output. Are correctly input to the input terminals of the DA10 and DA11 signals of the 64M DRAM7.
[0067]
Further, since the DRAM RD signal and the 245 buffer G enable signal are respectively output from the terminals T22 and T23 of the DRAM controller 1, the DRAM RD signal and the 245 buffer G enable signal are used as the DRAM RD signal and the enable signal of the 64M DRAMs 6 and 7, respectively. The signal is input correctly to the input terminal.
[0068]
Thus, the 64M DRAMs 6 and 7 can correctly receive various control signals output from the DRAM controller 1 and can operate under the control of the DRAM controller 1.
[0069]
As described above, according to this embodiment, two types of DRAMs, 64M DRAM and 16M DRAM, can be controlled, and a DRAM can be selected and used as appropriate. Therefore, versatility is remarkably improved and it becomes very convenient.
[0070]
Moreover, according to the present embodiment, 22 control signals for 64M DRAM and 22 control signals for 16M DRAM, which are internally generated by the decoder 11 and the decoder 12, respectively, can be arbitrarily set according to the connection status of the DRAM. A common terminal is used to select and output control signals that need not be output simultaneously. Therefore, although the number of output terminals is 23, which is larger than the number of control signals output individually by the decoder 11 and the decoder 12, the total number of control signals generated by the decoder 11 and the decoder 12 respectively. The number is significantly less than 44 and the increase in size and cost can be suppressed.
[0071]
The present invention is not limited to the above embodiment. For example, in the above embodiment, the control device according to the present invention is applied to the DRAM controller, but the control target is not limited to the DRAM, and the present invention can be applied to a wide range of control devices that control any control target. It is.
[0072]
In the above embodiment, the control target is 64M DRAM and 16M DRAM, but other capacity DRAMs may be controlled, or a plurality of different types of DRAMs having the same capacity may be controlled. It is good as a target.
[0073]
In the above embodiment, only two decoders as control signal generation means are provided. However, three or more control signal generation means may be provided.
[0074]
In the above embodiment, when the 64M DRAM is used, the terminals T16 and T17 are unused. However, if the DRAM RD signal and the 245 buffer G enable signal are output to the terminals T16 and T17, the terminal T22 is used. , T23 can be omitted, and the number of output terminals can be made equal to the number of control signals individually output by the decoder 11 and the decoder 12, and the number of output terminals can be minimized.
[0075]
In addition, various modifications can be made without departing from the scope of the present invention.
[0076]
【The invention's effect】
According to the present invention, in a control device that can arbitrarily connect a plurality of different types of control objects, and control the operation of the control object by giving a predetermined control signal to the connected control objects, A plurality of control signal generating means that are provided corresponding to each of the control objects and that generate and output control signals to be given to the corresponding control objects, and the number of all control signals output by the plurality of control signal generation means A plurality of control signal generators , selecting a part of all the control signals output by the plurality of control signal generating means according to an instruction from the outside, and selecting the selected control signal Selecting means for outputting from the output terminal previously associated with each control signal among the plurality of output terminals, so that all control signals output by the plurality of control signal generating means of the output terminal are provided. While controlling to a number smaller than the number of signals, a necessary control signal is selected and output from these output terminals from among the control signals output by each of the plurality of control signal generation means, and this control signal allows arbitrary output. It is possible to control the control target, and as a result, it is possible to provide a control device that can control each of a plurality of types of control targets that are arbitrarily connected while suppressing an increase in the number of pins in the interface. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main configuration of a DRAM controller configured by applying a control device according to an embodiment of the present invention.
FIG. 2 is a diagram showing a selection of a control signal in a selector 13 in FIG. 1 and a relationship with an output terminal of the selected control signal.
FIG. 3 is a diagram showing an example of a mode in which only one to five 16M DRAMs are connected and these 16M DRAMs are controlled.
FIG. 4 is a diagram showing an example of a mode in which 64M DRAM and 16M DRAM are connected one by one and the 64M DRAM and 16M DRAM are controlled.
FIG. 5 is a diagram showing an example of a mode in which two 64M DRAMs are connected and the two 64M DRAMs are controlled.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... DRAM controller 11, 12 ... Decoder 13 ... Selector
T0 to T23 ... Terminals 2, 3 ... 16M DRAM
4 ... CPU
5 ... Level conversion circuits 6, 7 ... 64M DRAM

Claims

In a control device that can arbitrarily connect a plurality of different types of control targets, and controls the operation of the control target by giving a predetermined control signal to the connected control targets,
A plurality of control signal generation means provided corresponding to each of the plurality of types of control objects, and generating and outputting control signals to be given to the corresponding control objects;
An output terminal number smaller than the number of all the control signals of the plurality of control signal generating means outputs, some of the control signals of all the control signals of the plurality of control signal generating means outputs, respectively characterized in that the selected according to an external instruction, equipped with a selection means for outputting from the output terminal previously associated to each control signal of the selected control signal to said plurality of output terminals Control device.