JPH08137789A - Bus output method - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に属するマ
イクロプロセッサ、又はマイクロコンピュータのバス出
力方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus output method for a microprocessor or a microcomputer belonging to a semiconductor device.
【０００２】[0002]
【従来の技術、及び発明が解決しようとする課題】従来
より、ワンチップマイクロコンピュータには、メモリを
外づけで使用する動作モードが存在する。この場合、ア
ドレス信号、データ信号やリード・ライトなどの制御信
号をバスに出力する必要がある。上記各信号のバス出力
方法には、大きく分けて２通りのバス出力方法が存在す
る。バス出力方法の１つは、図１（ａ）に示すように、
アドレスバスとデータバスとを同一のピンに割り当て、
時分割で処理を行うものである。図１（ａ）において、
マイクロコンピュータ（又はマイクロプロセッサ）１に
は、バス２１を介して外づけ回路３が接続されている。
マイクロコンピュータ１は、メモリ２に対して、読取信
号ｉＷＲ，書込信号ｉＲＤを出力する。なお、上記信号
ＷＲ及びＲＤの前に付されているｉは、反転信号である
ことを表す。以下、同様である。外づけ回路３には、上
記バス２１の他に、アドレスラッチ用のタイミング信号
ＡＬＥと、アドレスとデータとを時分割で出力する際に
用いるタイミング信号Ｅとが入力されている。各信号の
タイムチャートを図２（ａ）に示す。外づけ回路３は、
タイミング信号Ｅが、”Ｈ”になるタイミングでアドレ
ス信号をバス２２に出力する。また、タイミング信号Ｅ
が、”Ｌ”になるタイミングでデータ信号をバス２３に
出力する。上記バス出力方法では、アドレス信号とデー
タ信号を時分割で使用するため、アドレス信号及びデー
タ信号を出力する際に要求されるピンの数が削減され、
その分Ｉ／Ｏピンを多く配置できるといった利点を有す
る。しかし、コンピュータ１の外部にアドレス信号とデ
ータ信号とを分離する外づけ回路３が必要になり、コス
ト高となる。2. Description of the Related Art Conventionally, a one-chip microcomputer has an operation mode in which a memory is externally used. In this case, it is necessary to output address signals, data signals, and control signals such as read / write signals to the bus. There are roughly two types of bus output methods for the above-described signal bus outputs. One of the bus output methods is as shown in FIG.
Assign the address bus and data bus to the same pin,
The processing is performed by time division. In FIG. 1 (a),
An external circuit 3 is connected to the microcomputer (or microprocessor) 1 via a bus 21.
The microcomputer 1 outputs a read signal iWR and a write signal iRD to the memory 2. The i added before the signals WR and RD represents an inverted signal. The same applies hereinafter. In addition to the bus 21, the external circuit 3 is supplied with a timing signal ALE for address latch and a timing signal E used when outputting address and data in a time division manner. A time chart of each signal is shown in FIG. The external circuit 3 is
The address signal is output to the bus 22 at the timing when the timing signal E becomes "H". Also, the timing signal E
Outputs a data signal to the bus 23 at the timing of becoming "L". In the bus output method, since the address signal and the data signal are used in a time division manner, the number of pins required when outputting the address signal and the data signal is reduced,
This has an advantage that many I / O pins can be arranged. However, the external circuit 3 for separating the address signal and the data signal is required outside the computer 1, which increases the cost.
【０００３】もう１つのバス出力方法としては、図１
（ｂ）に示すように、アドレスバスとデータバスとを別
々のピンに割り当てる方法がある。この場合、マイクロ
コンピュータ（又はマイクロプロセッサ）４は、図２
（ｂ）のタイムチャートに示すように、内部のタイミン
グ信号Ｅが、”Ｈ”になるタイミングでアドレスをバス
２４に出力する。また、タイミング信号Ｅが、”Ｌ”に
なるタイミングでデータをバス２５に出力する。上記バ
ス出力方法では、上記バス出力方法と異なり、接続され
るメモリ５にアドレス信号及びデータ信号を分離して入
力するための外づけ回路が不要になるが、その分ピン数
を多く必要とする欠点がある。また、周辺装置として使
用されるゲートアレイ、特定用途の周辺装置では、アド
レス信号及びデータ信号の送受信に必要とするＩ／Ｏピ
ンの数をできるだけ少なくするために、時分割バスを採
用することが多い。図１（ｃ）に示すように、アドレス
バスとデータバスとを別々のピンに割り当てるコンピュ
ータ６に特定用途の周辺装置７が接続される場合、分離
しているアドレスバス２６及びデータバス２７とを１つ
のバス２８にまとめるための外づけ回路８が必要にな
る。Another bus output method is shown in FIG.
As shown in (b), there is a method of assigning an address bus and a data bus to different pins. In this case, the microcomputer (or microprocessor) 4 is configured as shown in FIG.
As shown in the time chart of (b), the address is output to the bus 24 at the timing when the internal timing signal E becomes "H". The data is output to the bus 25 at the timing when the timing signal E becomes "L". Unlike the bus output method, the bus output method does not require an external circuit for separately inputting an address signal and a data signal to the connected memory 5, but requires a large number of pins accordingly. There are drawbacks. Further, in a gate array used as a peripheral device or a peripheral device for a specific purpose, a time division bus may be adopted in order to reduce the number of I / O pins required for transmitting / receiving address signals and data signals as much as possible. Many. As shown in FIG. 1C, when the peripheral device 7 for a specific purpose is connected to the computer 6 that assigns the address bus and the data bus to different pins, the separated address bus 26 and data bus 27 are An external circuit 8 is needed to combine them into one bus 28.
【０００４】本発明の目的は、アドレスバス及びデータ
バス接続用に独立したピン群を備える周辺装置と、アド
レス信号及びデータ信号を時分割方式で受け取る時分割
バス接続用のピン群のみを備える周辺装置とを同時に接
続することのできるバス出力方法を提供することであ
る。An object of the present invention is to provide a peripheral device having independent pin groups for connecting an address bus and a data bus, and a peripheral device having only a pin group for connecting a time division bus for receiving address signals and data signals in a time division manner. It is to provide a bus output method capable of simultaneously connecting with a device.
【０００５】[0005]
【課題を解決するための手段】本発明の第１のバス出力
方法は、ＣＰＵに接続される内部バスからのアドレス信
号及びデータ信号を、外部の素子に出力するためのＩ／
Ｏポートを備え、上記Ｉ／Ｏポートに外部の第１バスを
接続するための第１ピン群と、外部の第２バスを接続す
る第２ピン群とを備え、第１バス及び第２バス接続用の
第３及び第４ピン群を備える第１外部素子に対しては、
第１バスを介してアドレス信号を出力すると共に、第２
バスを介してデータ信号を入出力し、アドレス信号及び
データ信号を時分割方式で受け取る第５ピン群を備える
第２外部素子に対しては、第１バスを第５ピン群に接続
し、第１バスよりアドレス信号及びデータ信号を時分割
方式で出力する１チップマイクロコンピュータにおい
て、第１外部素子に対して、アドレス信号及びデータ信
号を出力する際、第１ピン群の所定の複数のピンからア
ドレス信号の各ビットデータを出力すると共に、アドレ
ス信号の各ビットデータを出力する第１ピン群に対応す
る第２ピン群の所定の複数のピンから、第１ピン群から
出力されるアドレス信号に対応するデータ信号の各ビッ
トデータを出力し、第２外部素子に対して、アドレス信
号及びデータ信号を時分割方式で出力する際であって、
アドレス信号を出力する場合には、第１ピン群の所定の
複数のピンからアドレス信号の各ビットデータを出力
し、データ信号を出力する場合には、上記アドレス信号
の各ビットデータと予め定めた１対１の関係を有するデ
ータ信号の各ビットデータを、上記所定の複数のピンか
ら出力することを特徴とする。A first bus output method of the present invention is an I / I for outputting an address signal and a data signal from an internal bus connected to a CPU to an external element.
An O port, a first pin group for connecting an external first bus to the I / O port, and a second pin group for connecting an external second bus. For the first external element having the third and fourth pin groups for connection,
The address signal is output via the first bus and the second signal is output.
For a second external device having a fifth pin group that inputs and outputs a data signal via a bus and receives an address signal and a data signal in a time division manner, the first bus is connected to the fifth pin group, In a one-chip microcomputer that outputs an address signal and a data signal from one bus in a time division manner, when outputting an address signal and a data signal to a first external element, a plurality of predetermined pins of a first pin group are used. The address signals output from the first pin group are output from the plurality of predetermined pins of the second pin group corresponding to the first pin group that outputs each bit data of the address signal while outputting each bit data of the address signal. When outputting each bit data of the corresponding data signal and outputting the address signal and the data signal to the second external element in a time division manner,
When outputting the address signal, each bit data of the address signal is output from a predetermined plurality of pins of the first pin group, and when outputting the data signal, each bit data of the address signal is predetermined. Each bit data of the data signal having a one-to-one relationship is output from the predetermined plurality of pins.
【０００６】また、本発明の第２のバス出力方法は、Ｃ
ＰＵに接続される内部バスからのアドレス信号及びデー
タ信号を、外部の素子に出力するためのＩ／Ｏポートを
備え、上記Ｉ／Ｏポートに外部の第１バスを接続するた
めの第１ピン群と、外部の第２バスを接続する第２ピン
群とを備え、第１バス及び第２バス接続用の第３及び第
４ピン群を備える外部素子に対して第１バスを介してア
ドレス信号を出力すると共に、第２バスを介してデータ
信号を入出力する１チップマイクロコンピュータにおい
て、外部素子に対して、アドレス信号及びデータ信号を
出力する際、第１ピン群の所定の複数のピンからアドレ
ス信号の各ビットデータを出力すると共に、アドレス信
号の各ビットデータを出力する第１ピン群に対応する第
２ピン群の所定の複数のピンから、第１ピン群から出力
されるアドレス信号に対応するデータ信号の各ビットデ
ータを出力することを特徴とする。A second bus output method of the present invention is C
An I / O port for outputting an address signal and a data signal from the internal bus connected to the PU to an external element, and a first pin for connecting the external first bus to the I / O port Group and a second pin group for connecting an external second bus, and addressing an external element via the first bus to a first bus and a third and fourth pin group for connecting the second bus In a one-chip microcomputer that outputs a signal and inputs / outputs a data signal via the second bus, when outputting an address signal and a data signal to an external element, a predetermined plurality of pins of the first pin group Address bit data of the address signal output from the first pin group from a plurality of predetermined pins of the second pin group corresponding to the first pin group outputting the bit data of the address signal. And outputting each bit data of the corresponding data signals.
【０００７】また、本発明の第３のバス出力方法は、Ｃ
ＰＵに接続される内部バスからのアドレス信号及びデー
タ信号を、外部の素子に出力するためのＩ／Ｏポートを
備え、上記Ｉ／Ｏポートに外部の第１バスを接続するた
めの第１ピン群を備え、アドレス信号及びデータ信号を
時分割方式で受け取る第２ピン群を備える外部素子に対
しては、第１バスを第２ピン群に接続し、第１バスより
アドレス信号及びデータ信号を時分割方式で出力する１
チップマイクロコンピュータにおいて、外部素子に対し
て、アドレス信号及びデータ信号を時分割方式で出力す
る際であって、アドレス信号を出力する場合には、第１
ピン群の所定の複数のピンからアドレス信号の各ビット
データを出力し、データ信号を出力する場合には、上記
アドレス信号の各ビットデータと予め定めた１対１の関
係を有するデータ信号の各ビットデータを、上記所定の
複数のピンから出力することを特徴とする。A third bus output method of the present invention is C
An I / O port for outputting an address signal and a data signal from the internal bus connected to the PU to an external element, and a first pin for connecting the external first bus to the I / O port For an external device having a second pin group for receiving the address signal and the data signal in a time division manner, the first bus is connected to the second pin group, and the address signal and the data signal are received from the first bus. Output by time division method 1
In a chip microcomputer, when outputting an address signal and a data signal to an external element in a time division manner and outputting the address signal, the first
When outputting each bit data of the address signal from a predetermined plurality of pins of the pin group and outputting the data signal, each bit data of the address signal has a predetermined one-to-one relationship with each of the data signals. It is characterized in that bit data is output from the predetermined plurality of pins.
【０００８】[0008]
【作用】本発明の第１のバス出力方法では、ＣＰＵに接
続される内部バスからのアドレス信号及びデータ信号
を、外部の素子に出力するためのＩ／Ｏポートを備え、
上記Ｉ／Ｏポートに外部の第１バスを接続するための第
１ピン群と、外部の第２バスを接続する第２ピン群とを
備え、第１バス及び第２バス接続用の第３及び第４ピン
群を備える第１外部素子に対しては、第１バスを介して
アドレス信号を出力すると共に、第２バスを介してデー
タ信号を入出力し、アドレス信号及びデータ信号を時分
割方式で受け取る第５ピン群を備える第２外部素子に対
しては、第１バスを第５ピン群に接続し、第１バスより
アドレス信号及びデータ信号を時分割方式で出力する１
チップマイクロコンピュータにおいて、第１外部素子に
対して、アドレス信号及びデータ信号を出力する際、第
１ピン群の所定の複数のピンからアドレス信号の各ビッ
トデータを出力すると共に、アドレス信号の各ビットデ
ータを出力する第１ピン群に対応する第２ピン群の所定
の複数のピンから、第１ピン群から出力されるアドレス
信号に対応するデータ信号の各ビットデータを出力し、
第２外部素子に対して、アドレス信号及びデータ信号を
時分割方式で出力する際であって、アドレス信号を出力
する場合には、第１ピン群の所定の複数のピンからアド
レス信号の各ビットデータを出力し、データ信号を出力
する場合には、上記アドレス信号の各ビットデータと予
め定めた１対１の関係を有するデータ信号の各ビットデ
ータを、上記所定の複数のピンから出力する。According to the first bus output method of the present invention, an I / O port for outputting an address signal and a data signal from the internal bus connected to the CPU to an external element is provided,
A third group for connecting the first bus and the second bus is provided with a first pin group for connecting an external first bus to the I / O port and a second pin group for connecting an external second bus. And to the first external element having the fourth pin group, the address signal is output via the first bus and the data signal is input / output via the second bus to time-divide the address signal and the data signal. For the second external element having the fifth pin group which is received by the method, the first bus is connected to the fifth pin group, and the address signal and the data signal are output from the first bus in a time division method.
In the chip microcomputer, when outputting the address signal and the data signal to the first external element, each bit data of the address signal is output from each of a plurality of predetermined pins of the first pin group, and each bit of the address signal is output. Each bit data of the data signal corresponding to the address signal output from the first pin group is output from a plurality of predetermined pins of the second pin group corresponding to the first pin group that outputs data,
When outputting the address signal and the data signal to the second external element in a time division manner, and when outputting the address signal, each bit of the address signal is output from a predetermined plurality of pins of the first pin group. When outputting data and outputting a data signal, each bit data of the data signal having a predetermined one-to-one relationship with each bit data of the address signal is output from the predetermined plurality of pins.
【０００９】例えば、第１バス及び第２バスが８ビット
であり、第１外部素子が８ビットメモリであり、第１外
部素子に対して、アドレス信号及びデータ信号を出力す
る際、第１ピン群からは、内部バスより出力されるアド
レス信号の０〜７ビット目のデータを第１外部素子用の
アドレス信号として出力する。第２ピン群からは、内部
バスより出力されるデータ信号の０〜７ビット目のデー
タを第１外部素子用のデータ信号として出力する。ま
た、第１バス及び第２バスが１６ビットであり、第１外
部素子が８ビットメモリの場合、第１ピン群からは、内
部バスより出力されるアドレス信号の０ビット目のデー
タをアドレス信号として出力せず、第１外部素子内部の
チップセレクト信号として入力し、１〜８ビット目のデ
ータを第１外部素子用のアドレス信号として第１ピン群
から出力する。第２ピン群からは、内部バスより出力さ
れるデータ信号の０〜７ビット目のデータを第１外部素
子用のデータ信号として出力する。For example, the first bus and the second bus are 8 bits, the first external element is an 8-bit memory, and when outputting an address signal and a data signal to the first external element, the first pin The group outputs the 0th to 7th bits of the address signal output from the internal bus as the address signal for the first external element. From the second pin group, the 0th to 7th bits of the data signal output from the internal bus are output as the data signal for the first external element. When the first bus and the second bus are 16 bits and the first external element is an 8-bit memory, the 0th bit of the address signal output from the internal bus is the address signal from the first pin group. It is input as a chip select signal inside the first external element, and the data of the 1st to 8th bits is output from the first pin group as an address signal for the first external element. From the second pin group, the 0th to 7th bits of the data signal output from the internal bus are output as the data signal for the first external element.
【００１０】更に、第１バス及び第２バスが８ビットで
あり、第２外部素子が８ビット周辺装置であり、当該第
２外部素子に対して、アドレス信号及びデータ信号を時
分割方式で出力する際であって、アドレス信号を出力す
る場合には、第１ピン群から内部バスより出力されるア
ドレス信号の０〜７ビット目のデータを第２外部素子用
のアドレス信号として出力する。また、データ信号を出
力する場合には、第１ピン群から内部バスより出力され
るデータ信号の０〜７ビット目のデータを第２外部素子
用のデータ信号として出力する。また、第１バス及び第
２バスが１６ビットであり、第２外部素子が８ビット周
辺装置であり、当該第２外部素子に対して、アドレス信
号及びデータ信号を時分割方式で出力する際であって、
アドレス信号を出力する場合には、第１ピン群からは、
内部バスより出力されるアドレス信号の０ビット目のデ
ータをアドレス信号として出力せず、第１外部素子内部
のチップセレクト信号として入力し、１〜８ビット目の
データを第２外部素子用のアドレス信号として第１ピン
群から出力する。データ信号を出力する場合、第１ピン
群からは、内部バスより出力されるデータ信号の０〜７
ビット目のデータをデータ信号として出力する。Further, the first bus and the second bus are 8 bits, the second external element is an 8-bit peripheral device, and the address signal and the data signal are output to the second external element in a time division manner. When outputting the address signal, the 0th to 7th bit data of the address signal output from the first pin group from the internal bus is output as the address signal for the second external element. When outputting the data signal, the 0th to 7th bits of the data signal output from the internal bus from the first pin group are output as the data signal for the second external element. In addition, when the first bus and the second bus are 16 bits, the second external element is an 8-bit peripheral device, and the address signal and the data signal are output to the second external element in a time division manner, There
When outputting the address signal, from the first pin group,
The 0th bit data of the address signal output from the internal bus is not output as the address signal but is input as the chip select signal inside the first external element, and the 1st to 8th bit data is the address for the second external element. The signal is output from the first pin group as a signal. When outputting a data signal, the first pin group outputs 0 to 7 of the data signals output from the internal bus.
The bit data is output as a data signal.
【００１１】また、本発明の第２のバス出力方法では、
ＣＰＵに接続される内部バスからのアドレス信号及びデ
ータ信号を、外部の素子に出力するためのＩ／Ｏポート
を備え、上記Ｉ／Ｏポートに外部の第１バスを接続する
ための第１ピン群と、外部の第２バスを接続する第２ピ
ン群とを備え、第１バス及び第２バス接続用の第３及び
第４ピン群を備える外部素子に対して第１バスを介して
アドレス信号を出力すると共に、第２バスを介してデー
タ信号を入出力する１チップマイクロコンピュータにお
いて、外部素子に対して、アドレス信号及びデータ信号
を出力する際、第１ピン群の所定の複数のピンからアド
レス信号の各ビットデータを出力すると共に、アドレス
信号の各ビットデータを出力する第１ピン群に対応する
第２ピン群の所定の複数のピンから、第１ピン群から出
力されるアドレス信号に対応するデータ信号の各ビット
データを出力するAccording to the second bus output method of the present invention,
An I / O port for outputting an address signal and a data signal from an internal bus connected to the CPU to an external element, and a first pin for connecting the external first bus to the I / O port Group and a second pin group for connecting an external second bus, and addressing an external element via the first bus to a first bus and a third and fourth pin group for connecting the second bus In a one-chip microcomputer that outputs a signal and inputs / outputs a data signal via the second bus, when outputting an address signal and a data signal to an external element, a predetermined plurality of pins of the first pin group Address data output from the first pin group from the plurality of predetermined pins of the second pin group corresponding to the first pin group outputting the bit data of the address signal. Outputs each bit data of the corresponding data signals to No.
【００１２】例えば、第１バス及び第２バスが８ビット
であり、外部素子が８ビットメモリであり、当該外部素
子に対して、アドレス信号及びデータ信号を出力する
際、第１ピン群からは、内部バスより出力されるアドレ
ス信号の０〜７ビット目のデータを外部素子用のアドレ
ス信号として出力する。第２ピン群からは、内部バスよ
り出力されるデータ信号の０〜７ビット目のデータを外
部素子用のデータ信号として出力する。また、第１バス
及び第２バスが１６ビットであり、外部素子が８ビット
メモリの場合、第１ピン群からは、内部バスより出力さ
れるアドレス信号の０ビット目のデータを外部素子用の
アドレス信号として出力せず、外部素子内部のチップセ
レクト信号として入力し、１〜８ビット目のデータを外
部素子用のアドレス信号として第１ピン群から出力す
る。第２ピン群からは、内部バスより出力されるデータ
信号の０〜７ビット目のデータを外部素子用のデータ信
号として出力する。For example, the first bus and the second bus are 8 bits, the external element is an 8-bit memory, and when outputting an address signal and a data signal to the external element, the first pin group outputs , 0th to 7th bits of the address signal output from the internal bus are output as the address signal for the external element. From the second pin group, the 0th to 7th bits of the data signal output from the internal bus are output as a data signal for an external element. When the first bus and the second bus are 16 bits and the external element is an 8-bit memory, the 0th bit data of the address signal output from the internal bus is used for the external element from the first pin group. It is not output as an address signal but is input as a chip select signal inside the external element, and the 1st to 8th bit data is output from the first pin group as an address signal for the external element. From the second pin group, the 0th to 7th bits of the data signal output from the internal bus are output as a data signal for an external element.
【００１３】また、本発明の第３のバス出力方法では、
ＣＰＵに接続される内部バスからのアドレス信号及びデ
ータ信号を、外部の素子に出力するためのＩ／Ｏポート
を備え、上記Ｉ／Ｏポートに外部の第１バスを接続する
ための第１ピン群を備え、アドレス信号及びデータ信号
を時分割方式で受け取る第２ピン群を備える外部素子に
対しては、第１バスを第２ピン群に接続し、第１バスよ
りアドレス信号及びデータ信号を時分割方式で出力する
１チップマイクロコンピュータにおいて、外部素子に対
して、アドレス信号及びデータ信号を時分割方式で出力
する際であって、アドレス信号を出力する場合には、第
１ピン群の所定の複数のピンからアドレス信号の各ビッ
トデータを出力し、データ信号を出力する場合には、上
記アドレス信号の各ビットデータと予め定めた１対１の
関係を有するデータ信号の各ビットデータを、上記所定
の複数のピンから出力する。According to the third bus output method of the present invention,
An I / O port for outputting an address signal and a data signal from an internal bus connected to the CPU to an external element, and a first pin for connecting the external first bus to the I / O port For an external device having a second pin group for receiving the address signal and the data signal in a time division manner, the first bus is connected to the second pin group, and the address signal and the data signal are received from the first bus. When outputting an address signal and a data signal to an external element in a time division manner in a one-chip microcomputer that outputs in a time division manner, and when outputting the address signal, a predetermined pin group of the first pin group is used. When each bit data of the address signal is output from a plurality of pins of and the data signal is output, a data having a predetermined one-to-one relationship with each bit data of the address signal is output. Each bit data signal, and outputs from the predetermined plurality of pins.
【００１４】例えば、第１バス及び第２バスが８ビット
であり、外部素子が８ビット周辺装置であり、当該外部
素子に対して、アドレス信号及びデータ信号を時分割方
式で出力する際であって、アドレス信号を出力する場合
には、第１ピン群から内部バスより出力されるアドレス
信号の０〜７ビット目のデータを外部素子用のアドレス
信号として出力する。また、データ信号を出力する場合
には、第１ピン群から内部バスより出力されるデータ信
号の０〜７ビット目のデータを外部素子用のデータ信号
として出力する。また、第１バス及び第２バスが１６ビ
ットであり、外部素子が８ビット周辺装置であり、当該
外部素子に対して、アドレス信号及びデータ信号を時分
割方式で出力する際であって、アドレス信号を出力する
場合には、第１ピン群からは、内部バスより出力される
アドレス信号の０ビット目のデータを外部素子用のアド
レス信号として出力せず、第１外部素子内部のチップセ
レクト信号として入力し、１〜８ビット目のデータを外
部素子用のアドレス信号として第１ピン群から出力す
る。データ信号を出力する場合、第１ピン群からは、内
部バスより出力されるデータ信号の０〜７ビット目のデ
ータを外部素子用のデータ信号として出力する。For example, when the first bus and the second bus are 8 bits, the external element is an 8-bit peripheral device, and the address signal and the data signal are output to the external element in a time division manner. When outputting the address signal, the 0th to 7th bits of the address signal output from the first pin group from the internal bus are output as the address signal for the external element. When outputting a data signal, the 0th to 7th bits of the data signal output from the internal bus from the first pin group are output as the data signal for the external element. In addition, when the first bus and the second bus are 16 bits, the external element is an 8-bit peripheral device, and when the address signal and the data signal are output to the external element in a time division manner, When outputting the signal, the first pin group does not output the 0th bit data of the address signal output from the internal bus as the address signal for the external element, but the chip select signal inside the first external element. And outputs the 1st to 8th bits of data as an address signal for the external element from the first pin group. When outputting a data signal, the first pin group outputs the 0th to 7th bits of the data signal output from the internal bus as a data signal for an external element.
【００１５】[0015]
【実施例】以下、添付の図面を用いて本発明のバス出力
方法について説明する。本発明のバス出力方法は、アド
レスバスとデータバスとを別々のピン群に接続するコン
ピュータであって、アドレスバス及びデータバスを別々
のピン群で受け取る外部メモリと、アドレス信号及びデ
ータ信号を時分割バスにより受け取るピン群を備える特
定用途の周辺装置とを、特別な外づけ回路を使用せずに
同時に接続することができるようにするものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS The bus output method of the present invention will be described below with reference to the accompanying drawings. The bus output method of the present invention is a computer for connecting an address bus and a data bus to different pin groups, and an external memory for receiving the address bus and the data bus by different pin groups, and an address signal and a data signal. It is possible to simultaneously connect a special-purpose peripheral device having a group of pins to be received by a divided bus, without using a special external circuit.
【００１６】図３は、本発明のバス出力方法を採用する
コンピュータ１０と、当該コンピュータ１０に接続され
る拡張用メモリ１１及び特定用途の周辺装置１２を示す
図である。コンピュータ１０は、１６ビットバスが接続
可能な１６ピンからなるピン群１３及び１４を備える。
コンピュータ１０は、後に説明するように、ピン群１３
に接続されるバスにアドレス信号のみを出力するモード
と、アドレス信号とデータ信号とを時分割方式により出
力するモードとを切り替えることができる。メモリ１１
は、アドレスバス接続用のピン群１５とデータバス接続
用のピン群１６とを備える。ピン群１５及び１６は、そ
れぞれバス２９及び３０を介して、ピン群１３及び１４
と接続される。また、周辺装置１２は、アドレス信号及
びデータ信号を時分割方式で入出力する時分割バス接続
用のピン群１７を備える。ピン群１７は、バス２９を介
して、ピン群１３と接続される。FIG. 3 is a diagram showing a computer 10 adopting the bus output method of the present invention, an expansion memory 11 and a peripheral device 12 for a specific purpose, which are connected to the computer 10. The computer 10 includes pin groups 13 and 14 each including 16 pins to which a 16-bit bus can be connected.
The computer 10 uses the pin group 13 as described later.
It is possible to switch between a mode in which only the address signal is output to the bus connected to and a mode in which the address signal and the data signal are output in a time division manner. Memory 11
Includes a pin group 15 for address bus connection and a pin group 16 for data bus connection. The pin groups 15 and 16 are connected to the pin groups 13 and 14 via the buses 29 and 30, respectively.
Connected to The peripheral device 12 also includes a pin group 17 for time division bus connection, which inputs and outputs address signals and data signals in a time division manner. The pin group 17 is connected to the pin group 13 via the bus 29.
【００１７】コンピュータ１０は、メモリ１１をアクセ
スする場合、ピン群１３からバス２９を介してアドレス
信号をピン群１５に出力すると共に、ピン群１４からバ
ス３０を介してデータ信号をピン群１６に出力する。こ
の場合、図２（ｂ）に示すタイムチャートのように、ピ
ン群１３からは、コンピュータ内部でアドレス信号及び
データ信号の入出力用のタイミング信号Ｅが１サイクル
する毎に、アドレス信号Ａが出力される。ピン群１４か
らは、内部のタイミング信号Ｅが”Ｌ”になるタイミン
グで上記アドレス信号Ａに対応したデータ信号Ｄが出力
される。また、コンピュータ１０は、周辺装置１２をア
クセスする場合、ピン群１３からバス２９を介して、ピ
ン群１７にアドレス信号Ａ及びデータ信号Ｄを時分割方
式で出力する。この場合、図２（ａ）に示すタイムチャ
ートのように、ピン群１３からは内部のタイミング信号
Ｅが”Ｈ”になるタイミングでアドレス信号Ａが出力さ
れると共に、タイミング信号Ｅが”Ｌ”になるタイミン
グで上記アドレス信号Ａに対応するデータ信号Ｄを出力
する。When accessing the memory 11, the computer 10 outputs an address signal from the pin group 13 to the pin group 15 via the bus 29 and a data signal from the pin group 14 to the pin group 16 via the bus 30. Output. In this case, as shown in the time chart of FIG. 2B, the address signal A is output from the pin group 13 every time the timing signal E for input / output of the address signal and the data signal is cycled inside the computer. To be done. The pin group 14 outputs the data signal D corresponding to the address signal A at the timing when the internal timing signal E becomes "L". When accessing the peripheral device 12, the computer 10 outputs the address signal A and the data signal D to the pin group 17 through the bus 29 from the pin group 13 in a time division manner. In this case, as shown in the time chart of FIG. 2A, the address signal A is output from the pin group 13 at the timing when the internal timing signal E becomes “H”, and the timing signal E becomes “L”. Then, the data signal D corresponding to the address signal A is output.
【００１８】更に、本発明のバス出力方法では、コンピ
ュータ１０が備えるアドレスバス及びデータバス接続用
の各ピン群が備えるピン数よりも、接続されるメモリ１
１や周辺装置１２の使用するビット数が少ない場合、ピ
ン群１３及び１４から出力する各ビットデータの内の所
定のデータを選択し、当該データを受け取るメモリ１１
若しくは周辺装置のアドレス信号及びデータ信号として
入力する。従って、コンピュータ１０が備えるアドレス
バス及びデータバス接続用の各ピン群が備えるピンの数
は、１６に限定されず、これ以上備えるものであっても
良い。本実施例では、接続されるメモリ１１及び周辺装
置１２が８ビットデータを使用する場合であって、コン
ピュータ１０と、メモリ１１及び周辺装置１２とを接続
するバスが８ピンの場合と１６ピンの場合とで、アドレ
ス信号Ａ及びデータ信号Ｄの出力タイミングを変更す
る。以下、コンピュータ１０のピン群１３及び１４に接
続されるバスが８ビットバスの場合と、１６ビットバス
の場合におけるアドレス信号Ａ及びデータ信号Ｄの出力
タイミングについて詳細に説明する。Further, in the bus output method of the present invention, the memory 1 to be connected is more than the number of pins included in each pin group for connecting the address bus and the data bus included in the computer 10.
If the number of bits used by 1 or the peripheral device 12 is small, the memory 11 that receives predetermined data by selecting predetermined data from the respective bit data output from the pin groups 13 and 14
Alternatively, it is input as an address signal and a data signal of the peripheral device. Therefore, the number of pins included in each pin group for connecting the address bus and the data bus included in the computer 10 is not limited to 16, and more pins may be included. In the present embodiment, when the connected memory 11 and peripheral device 12 use 8-bit data, the bus connecting the computer 10 and the memory 11 and peripheral device 12 has 8 pins and 16 pins. The output timing of the address signal A and the data signal D is changed depending on the case. The output timing of the address signal A and the data signal D when the bus connected to the pin groups 13 and 14 of the computer 10 is an 8-bit bus and when the bus is a 16-bit bus will be described in detail below.
【００１９】（１）ピン群１３及び１４に８ビットバス
が接続される場合 コンピュータ１０のピン群１３及び１４に８ビットバス
が接続される場合、接続されるメモリ１１及び周辺装置
１２の必要とするピンの数は等しくなる。図８（ａ）の
タイミングチャートは、タイミング信号Ｅの１サイクル
期間中に、ピン群１３から出力されるタイミング信号の
各ビットデータＡ０〜Ａ７と、ピン群１４の各ピンから
出力されるデータ信号の各ビットデータＤ０〜Ｄ７との
対応を示す。図示するように、コンピュータ１０は、メ
モリ１１をアクセスする場合、ピン群１３及び１４か
ら、アドレス信号及びデータ信号の各ビットデータを、
それぞれ対応しながら出力する。また、コンピュータ１
０が周辺装置１２をアクセスする場合には、コンピュー
タ１０は、図８（ｂ）に示すように、タイミング信号Ｅ
が”Ｈ”になるタイミングでアドレス信号の各ビットデ
ータＡ０，Ａ１，…，Ａ６，Ａ７を、ピン群１３から出
力すると共に、タイミング信号Ｅが”Ｌ”になるタイミ
ングでデータ信号の各ビットデータＤ０，Ｄ１，…，Ｄ
６，Ｄ７を、ピン群１３から出力する。(1) When the 8-bit bus is connected to the pin groups 13 and 14, when the 8-bit bus is connected to the pin groups 13 and 14 of the computer 10, the memory 11 and the peripheral device 12 to be connected are required. The number of pins used is the same. The timing chart of FIG. 8A shows each bit data A0 to A7 of the timing signal output from the pin group 13 and the data signal output from each pin of the pin group 14 during one cycle period of the timing signal E. The correspondence with each bit data D0 to D7 is shown. As shown in the figure, when accessing the memory 11, the computer 10 outputs each bit data of the address signal and the data signal from the pin groups 13 and 14,
Output while responding to each. Also, computer 1
When 0 accesses the peripheral device 12, the computer 10 sends the timing signal E as shown in FIG.
Each bit data A0, A1, ..., A6, A7 of the address signal is output from the pin group 13 at the timing when "H" is set, and each bit data of the data signal is output at the timing when the timing signal E becomes "L". D0, D1, ..., D
6, D7 are output from the pin group 13.
【００２０】（２）ピン群１３及び１４に１６ビットバ
スが接続される場合 図４は、コンピュータ１０のピン群１３及び１４に１６
ビットバスが接続される場合の当該コンピュータ１０
と、メモリ１１の備える下位８ビットデータ用のメモリ
チップ１６、及び、上位８ビット用のメモリチップ１７
との接続を示す図である。コンピュータ１０のピン群１
３が出力する０ビット目のデータＡ０は、メモリチップ
１６のチップセレクト信号として端子ＣＳ１に入力され
る。メモリチップ１７の端子ＣＳ２には、コンピュータ
１０からＢＨＥ信号がチップセレクト信号として入力さ
れる。メモリチップ１６は、０ビット目のデータＡ０
が”Ｈ”の場合にアクティブとなる。一方、メモリチッ
プ１７は、ＢＨＥ信号が”Ｈ”の場合にアクティブとな
る。例えば、メモリチップ１６が選択された場合、当該
メモリチップ１６の備えるアドレス信号用の８つのピン
Ａ０〜Ａ７に対して、ピン群１３から出力される１ビッ
ト〜８ビット目までのデータＡ１〜Ａ８がアドレス信号
として入力される。また、メモリチップ１６のデータ信
号用の８つのピンＤ０〜Ｄ７に対しては、ピン群１４か
ら出力される０ビット〜７ビット目までのデータＤ０〜
Ｄ７がデータ信号として入力される。(2) When a 16-bit bus is connected to the pin groups 13 and 14 In FIG.
The computer 10 when a bit bus is connected
And a memory chip 16 for lower 8-bit data and a memory chip 17 for higher 8-bit included in the memory 11.
It is a figure which shows the connection with. Pin group 1 of computer 10
The 0th bit data A0 output by 3 is input to the terminal CS1 as a chip select signal of the memory chip 16. The BHE signal from the computer 10 is input to the terminal CS2 of the memory chip 17 as a chip select signal. The memory chip 16 uses the 0th bit data A0.
Is active when is "H". On the other hand, the memory chip 17 becomes active when the BHE signal is "H". For example, when the memory chip 16 is selected, the first to eighth bits of data A1 to A8 output from the pin group 13 are output to the eight address signal pins A0 to A7 of the memory chip 16. Is input as an address signal. Further, with respect to the eight pins D0 to D7 for data signals of the memory chip 16, the data D0 to 0th bit to the 7th bit output from the pin group 14 are output.
D7 is input as a data signal.
【００２１】図９（ａ）のタイミングチャートは、タイ
ミング信号Ｅの１サイクル期間中に、ピン群１３の各ピ
ンから出力される信号Ａ０〜Ａ８と、ピン群１４の各ピ
ンから出力される信号Ｄ０〜Ｄ７との対応を示す。ピン
群１３から出力される０ビット目のデータＡ０は、メモ
リチップ１６の備える端子ＣＳ１に入力される。コンピ
ュータ１０は、ピン群１３から各ビットデータＡ１，Ａ
２，…，Ａ７，Ａ８をアドレス信号として出力すると共
に、ピン群１４から各ビットデータＤ０，Ｄ２，…，Ｄ
６，Ｄ７をデータ信号として出力する。The timing chart of FIG. 9A shows signals A0 to A8 output from the pins of the pin group 13 and signals output from the pins of the pin group 14 during one cycle of the timing signal E. The correspondence with D0 to D7 is shown. The 0th bit data A0 output from the pin group 13 is input to the terminal CS1 included in the memory chip 16. The computer 10 receives the bit data A1, A from the pin group 13
2, ..., A7, A8 are output as address signals, and each bit data D0, D2 ,.
6, D7 are output as data signals.
【００２２】また、コンピュータ１０が周辺装置１２を
アクセスする場合、アドレス信号及びデータ信号は、時
分割方式で送られるが、ピン群１３から出力される０ビ
ット目のデータＡ０は、周辺装置１２が備えるアドレス
信号用の８つのピンには入力されない。メモリ１１の場
合と同様に、アドレス信号の０ビット目のデータは、接
続される周辺装置内のチップセレクト信号として使用さ
れるからである。従って、周辺装置１２には、タイミン
グ信号Ｅが”Ｈ”となったときに、ピン群１３から出力
される１ビット〜８ビット目のデータＡ１，Ａ２，…，
Ａ７，Ａ８がアドレス信号として、さらに、タイミング
信号Ｅが”Ｌ”となったときには、ピン群１３の０ビッ
ト〜７ビット目のデータＤ１，Ｄ２，…，Ｄ６，Ｄ７を
データ信号として、周辺装置１２が備えるアドレス／デ
ータ信号用の８つのピンに入力する。When the computer 10 accesses the peripheral device 12, the address signal and the data signal are sent in a time division manner, but the 0th bit data A0 output from the pin group 13 is stored in the peripheral device 12. It is not input to the eight pins for the address signal provided. This is because, as in the case of the memory 11, the 0th bit data of the address signal is used as a chip select signal in the connected peripheral device. Therefore, when the timing signal E becomes "H", the peripheral device 12 outputs the data A1, A2, ..., Of the 1st to 8th bits output from the pin group 13.
When A7 and A8 are used as address signals, and when the timing signal E becomes "L", the 0th bit to 7th bit data D1, D2, ..., D6, D7 of the pin group 13 are used as data signals and the peripheral device is used. Input to 8 pins for address / data signals provided in 12.
【００２３】なお、周辺装置１２は、ピン群１３から出
力されるデータの組み合わせは任意に変更してもよい。
例えば、図１０のタイミングチャートに示すように、タ
イミング信号Ｅが”Ｈ”になるタイミングで出力される
ピン群１３の１ビット〜８ビット目までのデータＡ１，
Ａ２，…，Ａ８がアドレス信号として、タイミング信号
Ｅが”Ｌ”になるタイミングでピン群１３の１ビット〜
８ビット目にデータＤ１，Ｄ２，…，Ｄ７，Ｄ０をデー
タ信号として周辺装置１２が備えるアドレス／データ信
号用の８つのピンに入力される。このように、本発明の
バス出力方法では、接続されるメモリ１１又は、周辺装
置１２が備えるアドレス信号及びデータ信号用の８つの
ピンに、１６ピンからなるピン群１３及び１４から出力
される各ビットデータを所定の組み合わせで出力するこ
とを特徴とする。The peripheral device 12 may arbitrarily change the combination of data output from the pin group 13.
For example, as shown in the timing chart of FIG. 10, the data A1 from the 1st bit to the 8th bit of the pin group 13 output at the timing when the timing signal E becomes “H”.
A2, ..., A8 are used as address signals, and 1 bit of the pin group 13 at the timing when the timing signal E becomes “L”
Data D1, D2, ..., D7, D0 are input as data signals at the 8th bit to eight pins for address / data signals provided in the peripheral device 12. As described above, according to the bus output method of the present invention, the eight pins for address signals and data signals provided in the connected memory 11 or the peripheral device 12 are output from the pin groups 13 and 14 each including 16 pins. It is characterized in that bit data is output in a predetermined combination.
【００２４】図５は、本発明のバス出力方法を採用する
コンピュータ１０の内部構成図である。コンピュータ１
０は、ＣＰＵ５５と、ＲＯＭ５３と、ＲＡＭ５４と、バ
ス出力方法を切り替えるＩ／Ｏポート１００とが内部バ
ス（アドレスバス及びデータバス）を介して接続されて
構成される。Ｉ／Ｏポート１００は、図３に示したよう
に、メモリ１１及び周辺装置１２にアドレス信号及びデ
ータ信号を出力するピン群１３及び１４を備える。ＣＰ
Ｕ５５には、コンピュータ１０のピン群１３及び１４に
接続されるバスのビット数を設定するＢＹＴＥ信号が外
部より入力される。ピン群１３及び１４に８ビットバス
が接続される場合、ＢＹＴＥ信号は、”Ｈ”に設定され
る。ピン群１３及び１４に１６ビットバスが接続される
場合、ＢＹＴＥ信号は、”Ｌ”に設定される。FIG. 5 is an internal block diagram of a computer 10 which employs the bus output method of the present invention. Computer 1
0 is configured by connecting a CPU 55, a ROM 53, a RAM 54, and an I / O port 100 that switches a bus output method via an internal bus (address bus and data bus). As shown in FIG. 3, the I / O port 100 includes pin groups 13 and 14 for outputting address signals and data signals to the memory 11 and the peripheral device 12. CP
A BYTE signal that sets the number of bits of the bus connected to the pin groups 13 and 14 of the computer 10 is externally input to U55. When the 8-bit bus is connected to the pin groups 13 and 14, the BYTE signal is set to "H". When the 16-bit bus is connected to the pin groups 13 and 14, the BYTE signal is set to "L".
【００２５】図６は、Ｉ／Ｏポート１００の備えるピン
群１３の１ビット目のデータ入出力用ピンを構成する入
出力回路１５０である。入出力回路１５０は、８ビット
バスが接続される場合には、図８（ａ）及び（ｂ）のタ
イミングチャートに示すように、アドレス信号の１ビッ
ト目のデータＡ１と、データ信号の１ビット目のデータ
Ｄ１とを対応して出力する。また、１６ビットバスが接
続される場合には、アドレス信号の１ビット目のデータ
Ａ１と、データ信号の０ビット目のデータＤ０とを対応
して出力する。FIG. 6 shows an input / output circuit 150 which constitutes the first bit data input / output pin of the pin group 13 of the I / O port 100. When an 8-bit bus is connected to the input / output circuit 150, as shown in the timing charts of FIGS. 8A and 8B, the first bit data A1 of the address signal and the first bit of the data signal The eye data D1 is output correspondingly. When a 16-bit bus is connected, the first bit data A1 of the address signal and the 0th bit data D0 of the data signal are correspondingly output.
【００２６】入出力回路１５０は、反転回路１０１、Ｎ
ＡＮＤ回路１０２、ＮＯＲ回路１０３、Ｐチャンネルト
ランジスタ１０４、Ｎチャンネルトランジスタ１０５、
３ステートバッファ１０６及び１０７、ＴＧ（トランス
ミッションゲート）１０９、ＴＧ１１０及びＴＧ１１
１、制御信号発生回路１０８からなる。制御信号発生部
１０８には、コンピュータ１０内部のタイミング信号Ｅ
と、チップセレクト信号ＣＳと、接続されるバスのビッ
ト数を設定するＢＹＴＥ信号と、読取信号ｉＲと、書込
信号ｉＷとが入力される。なお、上記信号Ｒ及びＷの前
に付されているｉは、反転信号であることを表す。チッ
プセレクト信号ＣＳは、コンピュータが、外部メモリ１
１をアクセスする際に”Ｌ”、周辺装置１２をアクセス
する際に”Ｈ”となる信号である。制御信号ａ，ｂ，
ｃ，ｄ，ｅ，ｆは、制御信号発生回路１０８から出力さ
れる。ＴＧ１０９には、内部アドレスバスを介して入出
力されるアドレス信号の１ビットデータＡ１が入力され
る。ＴＧ１１０には、内部データバスを介してデータ信
号の０ビット目のデータＤ０が入力される。ＴＧ１１１
には、内部データバスを介して１ビット目のデータＤ１
が入力される。ＴＧ１０９，ＴＧ１１０，ＴＧ１１１
は、入力される制御信号ｂ，ｃ，ｄの値が”Ｈ”になる
タイミングで接続されるゲートである。ＮＡＮＤ回路１
０２、ＮＯＲ回路１０３、Ｐチャンネルトランジスタ１
０４、Ｎチャンネルトランジスタ１０５は、制御信号発
生回路１０８から入力される制御信号ａが”Ｈ”の場合
に、ＴＧ１０９，ＴＧ１１０，ＴＧ１１１の何れかを通
過してくる信号をピン１５１に出力する出力回路として
機能する。The input / output circuit 150 includes an inverting circuit 101, N
AND circuit 102, NOR circuit 103, P-channel transistor 104, N-channel transistor 105,
Three-state buffers 106 and 107, TG (transmission gate) 109, TG110 and TG11
1. The control signal generating circuit 108. The control signal generator 108 includes a timing signal E inside the computer 10.
The chip select signal CS, the BYTE signal that sets the number of bits of the connected bus, the read signal iR, and the write signal iW are input. The i added before the signals R and W represents an inverted signal. The chip select signal CS is sent to the external memory 1 by the computer.
This signal is "L" when accessing 1 and "H" when accessing the peripheral device 12. Control signals a, b,
c, d, e, f are output from the control signal generation circuit 108. The 1-bit data A1 of an address signal input / output via the internal address bus is input to the TG 109. The 0th bit data D0 of the data signal is input to the TG 110 via the internal data bus. TG111
The first bit of data D1 via the internal data bus.
Is entered. TG109, TG110, TG111
Is a gate connected at a timing when the values of the input control signals b, c and d become "H". NAND circuit 1
02, NOR circuit 103, P-channel transistor 1
04, the N-channel transistor 105 is an output circuit for outputting a signal passing through any of TG109, TG110, and TG111 to the pin 151 when the control signal a input from the control signal generation circuit 108 is "H". Function as.
【００２７】図７（ａ）〜（ｄ）は、信号発生回路１０
８の各制御信号ａ，ｂ，ｃ，ｄ，ｅ，ｆの発生回路を示
す。制御信号ａは、図７（ａ）に示すように、タイミン
グ信号Ｅの反転信号と、チップセレクト信号ＣＳと、コ
ンピュータ内部の読み取り信号ｉＲの反転信号の否論理
積をＮＡＮＤゲート２００により求めることで設定され
る。制御信号ｂは、図７（ｂ）に示すように、タイミン
グ信号Ｅの反転信号と、チップセレクト信号ＣＳとの否
論理積をＮＡＮＤゲート２０１により求めることで設定
される。制御信号ｃは、図７（ｃ）に示されるように、
タイミング信号Ｅの反転信号と、チップセレクト信号Ｃ
Ｓと、ＢＹＴＥ信号との論理積をＡＮＤゲート２０２に
より求めることで設定され、制御信号ｅは、制御信号ｃ
と、読取信号ｉＲの反転信号との論理積をＡＮＤゲート
２０３により求めることで設定される。制御信号ｄは、
図７（ｄ）に示されるように、タイミング信号Ｅと、チ
ップセレクト信号ＣＳと、ＢＹＴＥ信号の反転信号との
論理積をＡＮＤゲート２０４により求めることで設定さ
れ、制御信号ｆは、制御信号ｄと、読取信号ｉＲの反転
信号との論理積をＡＮＤゲート２０５により求めること
で設定される。FIGS. 7A to 7D show the signal generating circuit 10.
8 shows a circuit for generating respective control signals a, b, c, d, e, f of 8. As shown in FIG. 7A, the control signal a is obtained by the NAND gate 200 calculating the logical AND of the inverted signal of the timing signal E, the chip select signal CS, and the inverted signal of the read signal iR inside the computer. Is set. As shown in FIG. 7B, the control signal b is set by obtaining the logical AND of the inverted signal of the timing signal E and the chip select signal CS by the NAND gate 201. The control signal c is, as shown in FIG.
Inverted signal of timing signal E and chip select signal C
It is set by obtaining the logical product of S and the BYTE signal by the AND gate 202, and the control signal e is the control signal c.
And the inverted signal of the read signal iR are obtained by the AND gate 203 and set. The control signal d is
As shown in FIG. 7D, the AND signal is set by obtaining the logical product of the timing signal E, the chip select signal CS, and the inverted signal of the BYTE signal, and the control signal f is set as the control signal f. And the inverted signal of the read signal iR are obtained by the AND gate 205.
【００２８】次に、入出力回路１５０の動作をコンピュ
ータ１０のピン群に８ビットバスが接続される場合と、
１６ビットバスが接続される場合とで、メモリ１１をア
クセスする場合と、周辺装置１２をアクセスする場合と
の４つに分けて説明する。次の「表１」は、コンピュー
タ１０内部のタイミング信号Ｅと、チップセレクト信号
ＣＳと、ピン群の幅を設定するＢＹＴＥ信号と、読取信
号ｉＲと、書込信号ｉＷの値に対応して、コンピュータ
１０が出力する各制御信号ａ〜ｆの信号レベルを示す。Next, the operation of the input / output circuit 150 will be described when the 8-bit bus is connected to the pin group of the computer 10.
The case where the 16-bit bus is connected, the case where the memory 11 is accessed, and the case where the peripheral device 12 is accessed will be separately described. The following "Table 1" shows the timing signal E inside the computer 10, the chip select signal CS, the BYTE signal for setting the width of the pin group, the read signal iR, and the value of the write signal iW. The signal levels of the control signals a to f output by the computer 10 are shown.
【００２９】[0029]
【表１】 [Table 1]
【００３０】まず、ＢＹＴＥ信号が”Ｈ”であり、コン
ピュータ１０のピン群１４に８ビットバスが接続されて
いる場合について説明する（図８（ａ）及び（ｂ）のタ
イムチャートを参照）。コンピュータ１０内部のチップ
セレクト信号ＣＳが”Ｌ”のとき、すなわち時分割方式
の対象とならないメモリ１１をアクセスする場合、制御
回路１００は、内部アドレスバスからのアドレス信号の
１ビット目のデータＡ１をピン１５１に出力する。制御
信号発生部１０８は、”Ｈ”の制御信号ａ及びｂ、”
Ｌ”の制御信号ｃ，ｄ，ｅ，ｆを出力する。制御信号ｂ
が”Ｈ”、制御信号ｃが”Ｌ”、制御信号ｄが”Ｌ”で
あるため、ＴＧ１０９が接続され、ＴＧ１１０及びＴＧ
１１１は遮断される。制御信号ａが”Ｈ”であるため、
ＮＡＮＤ回路１０２、ＮＯＲ回路１０３、Ｐチャンネル
トランジスタ１０４及びＮチャンネルトランジスタ１０
５で構成される出力回路がオンされ、内部のアドレスバ
スからのアドレス信号の１ビット目のデータＡ１をピン
１５１に出力する。なお、制御信号ｅ、ｆが”Ｌ”であ
るため、３ステートバッファ６、７はオフにされ、内部
データバスとの接続は切断されている。First, the case where the BYTE signal is "H" and the 8-bit bus is connected to the pin group 14 of the computer 10 will be described (see the time charts of FIGS. 8A and 8B). When the chip select signal CS in the computer 10 is "L", that is, when the memory 11 which is not the target of the time division method is accessed, the control circuit 100 outputs the first bit data A1 of the address signal from the internal address bus. Output to pin 151. The control signal generator 108 controls the control signals a and b of “H”,
L "control signals c, d, e, f are output. Control signal b
Is "H", the control signal c is "L", and the control signal d is "L", the TG109 is connected to the TG110 and the TG.
111 is shut off. Since the control signal a is "H",
NAND circuit 102, NOR circuit 103, P-channel transistor 104 and N-channel transistor 10
The output circuit constituted by 5 is turned on and outputs the first bit data A1 of the address signal from the internal address bus to the pin 151. Since the control signals e and f are "L", the 3-state buffers 6 and 7 are turned off and the connection with the internal data bus is cut off.
【００３１】次にチップセレクト信号ＣＳが”Ｈ”のと
き、即ち、コンピュータ１０が、時分割方式の対象とな
る周辺装置１２をアクセスする場合について説明する。
この場合、タイミング信号Ｅが”Ｈ”のときと”Ｌ”の
ときで制御が異なる。タイミング信号Ｅが”Ｈ”のと
き、入出力回路１５０は、内部アドレスバスからのアド
レス信号の１ビット目のデータＡ１をピン１５１に出力
する。制御信号発生回路１０８は、”Ｈ”の制御信号ａ
及びｂ、”Ｌ”の制御信号ｃ，ｄ，ｅ，ｆを出力する。
制御信号ｂが”Ｈ”、制御信号ｃが”Ｌ”、制御信号ｄ
が”Ｌ”であるため、ＴＧ１０９が接続され、ＴＧ１１
０及びＴＧ１１１は遮断される。制御信号ａが”Ｈ”で
あるため、ＮＡＮＤ回路１０２、ＮＯＲ回路１０３、Ｐ
チャンネルトランジスタ１０４及びＮチャンネルトラン
ジスタ１０５で構成される出力回路がオンされ、内部ア
ドレスバスからのアドレス信号の１ビット目のデータＡ
１をピン１５１に出力する。なお、制御信号ｅ、ｆが”
Ｌ”であるため、３ステートバッファ１０６及び１０７
はオフにされ、内部データバスとの接続は切断されてい
る。Next, the case where the chip select signal CS is "H", that is, the computer 10 accesses the peripheral device 12 which is the target of the time division system will be described.
In this case, control is different when the timing signal E is "H" and "L". When the timing signal E is “H”, the input / output circuit 150 outputs the first bit data A1 of the address signal from the internal address bus to the pin 151. The control signal generation circuit 108 controls the "H" control signal a.
And b, "L" control signals c, d, e, f are output.
Control signal b is "H", control signal c is "L", control signal d
Is “L”, TG109 is connected and TG11
0 and TG111 are shut off. Since the control signal a is "H", the NAND circuit 102, the NOR circuit 103, P
The output circuit composed of the channel transistor 104 and the N-channel transistor 105 is turned on, and the first bit data A of the address signal from the internal address bus is output.
1 is output to pin 151. The control signals e and f are "
Since it is L ″, the 3-state buffers 106 and 107
Is turned off and the connection to the internal data bus is broken.
【００３２】タイミング信号Ｅが”Ｌ”の場合であっ
て、内部の読取信号Ｒが”Ｈ”のとき、即ち、周辺装置
１２からのデータ信号をＣＰＵ５５が読み込む場合（図
５参照）、入出力回路１５０は、ピン１５１から入力さ
れるデータ信号を内部データバスを介してＣＰＵ５５の
データ信号用の１ビット目のピンＤ１に入力する。制御
信号発生回路１０８は、”Ｈ”の制御信号ｃ及びｅ、”
Ｌ”の制御信号ａ，ｂ，ｄ，ｆを出力する。制御信号ｂ
が”Ｌ”、制御信号ｃが”Ｈ”、制御信号ｄが”Ｌ”で
あるため、ＴＧ１１０が接続され、ＴＧ１０９及び１１
１は遮断される。制御信号ａが”Ｌ”であるため、ＮＡ
ＮＤ回路１０２、ＮＯＲ回路１０３、Ｐチャンネルトラ
ンジスタ１０４及びＮチャンネルトランジスタ１０５で
構成される出力回路がオフされる。制御信号ｅが”Ｈ”
であるため、３ステートバッファ１０６がオンされ、周
辺装置１２からピン１５１に送られてくる入力されるデ
ータ信号を内部データバスを介してＣＰＵ５５のデータ
信号用の１ビット目のピンＤ１に入力する。Input / output when the timing signal E is "L" and the internal read signal R is "H", that is, when the data signal from the peripheral device 12 is read by the CPU 55 (see FIG. 5). The circuit 150 inputs the data signal input from the pin 151 to the pin D1 of the first bit for the data signal of the CPU 55 via the internal data bus. The control signal generation circuit 108 controls the “H” control signals c and e, “
L "control signals a, b, d, and f are output. Control signal b
Is “L”, the control signal c is “H”, and the control signal d is “L”, the TG 110 is connected and the TGs 109 and 11 are connected.
1 is cut off. Since the control signal a is "L", NA
The output circuit composed of the ND circuit 102, the NOR circuit 103, the P-channel transistor 104 and the N-channel transistor 105 is turned off. Control signal e is "H"
Therefore, the 3-state buffer 106 is turned on, and the input data signal sent from the peripheral device 12 to the pin 151 is input to the pin D1 of the first bit for the data signal of the CPU 55 via the internal data bus. .
【００３３】タイミング信号Ｅが”Ｌ”の場合であっ
て、内部の書込信号Ｗが”Ｈ”のとき、即ち、コンピュ
ータ１０から周辺装置１２へデータを書き込む場合、入
出力回路１５０は、内部データバスからのデータ信号の
１ビット目のデータＤ１をピン１５１に出力する。制御
信号発生回路１０８は、”Ｈ”の制御信号ａ，ｃ、”
Ｌ”の制御信号ｂ，ｄ，ｅ，ｆを出力する。制御信号ｂ
が”Ｌ”、制御信号ｃが”Ｈ”、制御信号ｄは”Ｌ”で
あるため、ＴＧ１１０が接続され、ＴＧ１０９及び１１
１は遮断される。制御信号ａが”Ｈ”であるため、ＮＡ
ＮＤ回路１０２、ＮＯＲ回路１０３、Ｐチャンネルトラ
ンジスタ１０４及びＮチャンネルトランジスタ１０５で
構成される出力回路がオンされ、内部データバスから入
力されるデータ信号の１ビット目のデータＤ１がピン１
５１に出力される。なお、制御信号ｅ、ｆが”Ｌ”であ
るため、３ステートバッファ１０６、１０７はオフにさ
れ、ピン１５１から内部バスへの信号の流れが遮断され
る。When the timing signal E is "L" and the internal write signal W is "H", that is, when data is written from the computer 10 to the peripheral device 12, the input / output circuit 150 is The first bit data D1 of the data signal from the data bus is output to the pin 151. The control signal generation circuit 108 controls the “H” control signals a, c, “
L "control signals b, d, e, and f are output. Control signal b
Is "L", the control signal c is "H", and the control signal d is "L", the TG110 is connected and the TGs 109 and 11 are connected.
1 is cut off. Since the control signal a is "H", NA
The output circuit composed of the ND circuit 102, the NOR circuit 103, the P-channel transistor 104 and the N-channel transistor 105 is turned on, and the first bit data D1 of the data signal input from the internal data bus is the pin 1
It is output to 51. Since the control signals e and f are "L", the 3-state buffers 106 and 107 are turned off, and the signal flow from the pin 151 to the internal bus is cut off.
【００３４】次に、ＢＹＴＥ信号が”Ｌ”であり、コン
ピュータ１０に１６ビットバスが接続されている場合に
ついて説明する（図９（ａ）及び（ｂ）のタイムチャー
トを参照）。チップセレクト信号ＣＳが”Ｌ”のとき、
すなわち時分割方式の対象とならないメモリ１１をアク
セスする場合、入出力回路１５０は、内部アドレスバス
からのアドレス信号の１ビット目のデータＡ１をピン１
５１に出力する。制御信号発生回路１０８は、”Ｈ”の
制御信号ａ及びｂ、”Ｌ”の制御信号ｃ，ｄ，ｅ，ｆを
出力する。制御信号ｂが”Ｈ”、制御信号ｃが”Ｌ”、
制御信号ｄが”Ｌ”であるため、ＴＧ１０９が接続さ
れ、ＴＧ１１０及び１１１は遮断される。制御信号ａ
が”Ｈ”であるため、ＮＡＮＤ回路１０２、ＮＯＲ回路
１０３、Ｐチャンネルトランジスタ１０４及びＮチャン
ネルトランジスタ１０５で構成される出力回路がオンさ
れ、内部アドレスバスからのアドレス信号の１ビット目
のデータＡ１がピン１５１に出力される。なお、制御信
号ｅ、ｆが”Ｌ”であるため、３ステートバッファ１０
６及び１０７はオフにされ、内部データバスとの接続が
切断されている。Next, a case where the BYTE signal is "L" and a 16-bit bus is connected to the computer 10 will be described (see the time charts of FIGS. 9A and 9B). When the chip select signal CS is "L",
That is, when accessing the memory 11 which is not the target of the time division method, the input / output circuit 150 sets the first bit data A1 of the address signal from the internal address bus to the pin 1
Output to 51. The control signal generation circuit 108 outputs "H" control signals a and b, and "L" control signals c, d, e, f. The control signal b is “H”, the control signal c is “L”,
Since the control signal d is "L", the TG 109 is connected and the TGs 110 and 111 are cut off. Control signal a
Is "H", the output circuit composed of the NAND circuit 102, the NOR circuit 103, the P-channel transistor 104 and the N-channel transistor 105 is turned on, and the first bit data A1 of the address signal from the internal address bus is output. It is output to the pin 151. Since the control signals e and f are "L", the 3-state buffer 10
6 and 107 are turned off and the connection with the internal data bus is disconnected.
【００３５】次にチップセレクト信号ＣＳが”Ｈ”のと
き、即ち、コンピュータ１０が、時分割方式の対象とな
る周辺装置１２をアクセスする場合について説明する。
この場合、タイミング信号Ｅが”Ｈ”のときと”Ｌ”の
ときで制御が異なる。タイミング信号Ｅが”Ｈ”のと
き、制御回路１００は、内部アドレスバスからのアドレ
ス信号の１ビット目のデータＡ１をピン１５１に出力す
る。制御信号発生回路１０８は、”Ｈ”の制御信号ａ及
びｂ、”Ｌ”の制御信号ｃ，ｄ，ｅ，ｆを出力する。制
御信号ｂが”Ｈ”、制御信号ｃが”Ｌ”、制御信号ｄ
が”Ｌ”であるため、ＴＧ１０９が接続され、ＴＧ１１
０及び１１２は遮断される。制御信号ａが”Ｈ”である
ため、ＮＡＮＤ回路２、ＮＯＲ回路３、Ｐチャンネルト
ランジスタ１０４及びＮチャンネルトランジスタ１０５
で構成される出力回路がオンされ、内部アドレスバスか
らのアドレス信号の１ビット目のデータＡ１がピン１５
１に出力される。なお、制御信号ｅ、ｆが”Ｌ”である
ため、３ステートバッファ１０６及び１０７はオフにさ
れ、内部データバスとの接続が切断されている。Next, the case where the chip select signal CS is "H", that is, the case where the computer 10 accesses the peripheral device 12 which is the target of the time division system will be described.
In this case, control is different when the timing signal E is "H" and "L". When the timing signal E is “H”, the control circuit 100 outputs the first bit data A1 of the address signal from the internal address bus to the pin 151. The control signal generation circuit 108 outputs "H" control signals a and b, and "L" control signals c, d, e, f. Control signal b is "H", control signal c is "L", control signal d
Is “L”, TG109 is connected and TG11
0 and 112 are blocked. Since the control signal a is “H”, the NAND circuit 2, NOR circuit 3, P-channel transistor 104 and N-channel transistor 105
Is turned on, and the first bit data A1 of the address signal from the internal address bus is transferred to pin 15
It is output to 1. Since the control signals e and f are "L", the 3-state buffers 106 and 107 are turned off and the connection with the internal data bus is cut off.
【００３６】タイミング信号Ｅが”Ｌ”の場合であっ
て、内部の読取信号Ｒが”Ｈ”のとき、即ち、周辺装置
１２からのデータ信号を読み取る場合、即ち、周辺装置
１２からのデータ信号をＣＰＵ５５が読み込む場合（図
５参照）、入出力回路１５０は、ピン１５１から入力さ
れるデータ信号を内部データバスを介してＣＰＵ５５の
データ信号用の０ビット目のピンＤ０に入力する。制御
信号発生回路１０８は、”Ｈ”の制御信号ｄ及びｆ、”
Ｌ”の制御信号ａ，ｂ，ｃ，ｅを出力する。制御信号ｂ
が”Ｌ”、制御信号ｃが”Ｌ”、制御信号ｄが”Ｈ”で
あるため、ＴＧ１１１が接続され、ＴＧ１０９及び１１
０は遮断される。制御信号ａが”Ｌ”であるため、ＮＡ
ＮＤ回路１０２、ＮＯＲ回路１０３、Ｐチャンネルトラ
ンジスタ１０４及びＮチャンネルトランジスタ１０５で
構成される出力回路がオフされる。制御信号ｆが”Ｈ”
であるため、３ステートバッファ１０７がオンされ、周
辺装置１２からピン１５１に送られてくる入力されるデ
ータ信号を内部データバスを介してＣＰＵ５５のデータ
信号用の０ビット目のピンＤ０に入力する。When the timing signal E is "L" and the internal read signal R is "H", that is, when the data signal from the peripheral device 12 is read, that is, the data signal from the peripheral device 12 is read. When the CPU 55 reads (see FIG. 5), the input / output circuit 150 inputs the data signal input from the pin 151 to the 0th bit pin D0 for the data signal of the CPU 55 via the internal data bus. The control signal generation circuit 108 controls the “H” control signals d and f, “
L "control signals a, b, c, e are output. Control signal b
Is “L”, the control signal c is “L”, and the control signal d is “H”, the TG 111 is connected and the TGs 109 and 11 are connected.
0 is cut off. Since the control signal a is "L", NA
The output circuit composed of the ND circuit 102, the NOR circuit 103, the P-channel transistor 104 and the N-channel transistor 105 is turned off. Control signal f is "H"
Therefore, the 3-state buffer 107 is turned on, and the input data signal sent from the peripheral device 12 to the pin 151 is input to the 0th bit pin D0 for the data signal of the CPU 55 via the internal data bus. .
【００３７】タイミング信号Ｅが”Ｌ”の場合であっ
て、内部の書込信号Ｗが”Ｈ”のとき、即ち、コンピュ
ータ１０から周辺装置１２へデータを書き込む場合、入
出力回路１５０は、内部データバスからのデータ信号の
０ビット目のデータＤ０をピン１５１に出力する。制御
信号発生回路１０８は、”Ｈ”の制御信号ａ，ｄ、”
Ｌ”の制御信号ｂ，ｃ，ｅ，ｆを出力する。制御信号ｂ
が”Ｌ”、制御信号ｃが”Ｌ”，ｄは”Ｈ”であるた
め、ＴＧ１１１が接続され、ＴＧ１０９及び１１０は遮
断される。制御信号ａが”Ｈ”であるため、ＮＡＮＤ回
路１０２、ＮＯＲ回路１０３、Ｐチャンネルトランジス
タ１０４及びＮチャンネルトランジスタ１０５で構成さ
れる出力回路がオンされ、内部データバスから入力され
るデータ信号の０ビット目のデータＤ０がピン１５１に
出力される。なお、制御信号ｅ、ｆが”Ｌ”であるた
め、３ステートバッファ１０６、１０７はオフにされ、
ピン１５１から内部バスへの信号の流れが遮断されてい
る。When the timing signal E is "L" and the internal write signal W is "H", that is, when data is written from the computer 10 to the peripheral device 12, the input / output circuit 150 is The 0th bit data D0 of the data signal from the data bus is output to the pin 151. The control signal generation circuit 108 controls the “H” control signals a, d, “
L "control signals b, c, e, f are output. Control signal b
Is "L", the control signal c is "L", and d is "H". Therefore, the TG 111 is connected and the TGs 109 and 110 are cut off. Since the control signal a is "H", the output circuit composed of the NAND circuit 102, the NOR circuit 103, the P-channel transistor 104, and the N-channel transistor 105 is turned on, and 0 bit of the data signal input from the internal data bus is turned on. The eye data D0 is output to the pin 151. Since the control signals e and f are “L”, the 3-state buffers 106 and 107 are turned off,
The signal flow from the pin 151 to the internal bus is blocked.
【００３８】以上の構成の入出力回路１５０を備えるこ
とで、ピン群１３に８ビットバスが接続される場合と、
１６ビットバスが接続される場合とで、ピン１５１から
出力されるアドレス信号のビットデータと、データ信号
との組み合わせをコンピュータ１０の制御により変更す
ることができる。By providing the input / output circuit 150 having the above-described configuration, a case where an 8-bit bus is connected to the pin group 13 and
When the 16-bit bus is connected, the combination of the bit data of the address signal output from the pin 151 and the data signal can be changed by the control of the computer 10.
【００３９】[0039]
【発明の効果】本発明の第１のバス出力方法を採用する
ことで、１チップマイクロコンピュータのＩ／Ｏポート
の備える第１ピン群及び第２ピン群が接続される外部素
子の使用するビット数と同じ、若しくはそれ以上の場合
に、第１バス及び第２バス接続用の第３及び第４ピン群
を備える第１外部素子に対しては、アドレス信号及びデ
ータ信号を出力する際、第１ピン群の所定の複数のピン
からアドレス信号の各ビットデータを出力すると共に、
アドレス信号の各ビットデータを出力する第１ピン群に
対応する第２ピン群の所定の複数のピンから、第１ピン
群から出力されるアドレス信号に対応するデータ信号の
各ビットデータを出力し、更に、アドレス信号及びデー
タ信号を時分割方式で受け取る第５ピン群を備える第２
外部素子に対しては、第１バスを第５ピン群に接続し、
アドレス信号及びデータ信号を時分割方式で出力する際
であって、アドレス信号を出力する場合には、第１ピン
群の所定の複数のピンからアドレス信号の各ビットデー
タを出力し、データ信号を出力する場合には、上記アド
レス信号の各ビットデータと予め定めた１対１の関係を
有するデータ信号の各ビットデータを、上記所定の複数
のピンから出力する、これにより、特別な外づけ回路を
用いずに上記第１外部素子及び第２外部素子を同時に接
続することができる。According to the first bus output method of the present invention, the bits used by the external element to which the first pin group and the second pin group of the I / O port of the one-chip microcomputer are connected. When the number of output signals is the same as or greater than the number, the first external element including the third and fourth pin groups for connecting the first bus and the second bus, when outputting the address signal and the data signal, While outputting each bit data of the address signal from a predetermined plurality of pins of the 1-pin group,
Each bit data of the data signal corresponding to the address signal output from the first pin group is output from a predetermined plurality of pins of the second pin group corresponding to the first pin group that outputs each bit data of the address signal. A second pin group that receives the address signal and the data signal in a time division manner
For external devices, connect the first bus to the fifth pin group,
When outputting the address signal and the data signal in a time division manner and outputting the address signal, each bit data of the address signal is output from a predetermined plurality of pins of the first pin group, and the data signal is output. When outputting, each bit data of the data signal having a predetermined one-to-one relationship with each bit data of the address signal is output from the predetermined plurality of pins, whereby a special external circuit is provided. It is possible to connect the first external element and the second external element at the same time without using.
【００４０】また、本発明の第２のバス出力方法を採用
することで、１チップマイクロコンピュータのＩ／Ｏポ
ートに接続され、第１バス及び第２バス接続用の第３及
び第４ピン群を備える外部素子に対してアドレス信号及
びデータ信号を出力する際、第１ピン群の所定の複数の
ピンからアドレス信号の各ビットデータを出力すると共
に、アドレス信号の各ビットデータを出力する第１ピン
群に対応する第２ピン群の所定の複数のピンから、第１
ピン群から出力されるアドレス信号に対応するデータ信
号の各ビットデータを出力することができる。これによ
り、第１ピン群及び第２ピン群が接続される外部素子の
使用するビット数と同じ、若しくはそれ以上の場合であ
っても、接続される外部素子に対して適切なアドレス信
号及びデータ信号を出力することができる。Also, by adopting the second bus output method of the present invention, the third and fourth pin groups for connecting the first bus and the second bus are connected to the I / O port of the one-chip microcomputer. When outputting an address signal and a data signal to an external element provided with, each bit data of the address signal is output from a predetermined plurality of pins of the first pin group, and each bit data of the address signal is output. From the predetermined plurality of pins of the second pin group corresponding to the pin group, the first
Each bit data of the data signal corresponding to the address signal output from the pin group can be output. As a result, even when the number of bits used by the external element to which the first pin group and the second pin group are connected is equal to or more than that, an appropriate address signal and data for the connected external element can be obtained. A signal can be output.
【００４１】また、本発明の第３のバス出力方法を採用
することで、１チップマイクロコンピュータのＩ／Ｏポ
ートに接続され、アドレス信号及びデータ信号を時分割
方式で受け取る第２ピン群を備える外部素子に対してア
ドレス信号及びデータ信号を時分割方式で出力する際で
あって、アドレス信号を出力する場合には、第１ピン群
の所定の複数のピンからアドレス信号の各ビットデータ
を出力し、データ信号を出力する場合には、上記アドレ
ス信号の各ビットデータと予め定めた１対１の関係を有
するデータ信号の各ビットデータを、上記所定の複数の
ピンから出力することができる。これにより、第１ピン
群が接続される外部素子の使用するビット数と同じ、若
しくはそれ以上の場合であっても、接続される外部素子
に対して適切なアドレス信号及びデータ信号を出力する
ことができる。Further, by adopting the third bus output method of the present invention, a second pin group which is connected to the I / O port of the one-chip microcomputer and receives the address signal and the data signal in a time division system is provided. When outputting an address signal and a data signal to an external element in a time division manner, and outputting the address signal, each bit data of the address signal is output from a predetermined plurality of pins of the first pin group. However, when outputting the data signal, each bit data of the data signal having a predetermined one-to-one relationship with each bit data of the address signal can be output from the predetermined plurality of pins. Thereby, even when the number of bits used by the external element to which the first pin group is connected is equal to or more than that, an appropriate address signal and data signal are output to the external element to be connected. You can
【図１】 従来のマイクロコンピュータにおけるメモリ
などの外部素子との接続例を示す図である。FIG. 1 is a diagram showing a connection example with an external element such as a memory in a conventional microcomputer.
【図２】 図１におけるタイミングチャートである。FIG. 2 is a timing chart in FIG.
【図３】 本発明のバス出力方法を説明するためのコン
ピュータと外部素子との接続を示す図である。FIG. 3 is a diagram showing a connection between a computer and an external element for explaining the bus output method of the present invention.
【図４】 図３におけるコンピュータとメモリとの接続
を示す図である。FIG. 4 is a diagram showing a connection between a computer and a memory in FIG.
【図５】 図３におけるコンピュータの内部構成図であ
る。5 is an internal configuration diagram of the computer in FIG.
【図６】 図５におけるＩ／Ｏポートの入出力回路図で
ある。6 is an input / output circuit diagram of the I / O port in FIG.
【図７】 図６における制御信号発生回路の具体的回路
構成図である。7 is a specific circuit configuration diagram of the control signal generation circuit in FIG.
【図８】 本発明におけるバス出力方法を説明するため
のアドレス信号及びデータ信号の出力タイミングチャー
トである。FIG. 8 is an output timing chart of an address signal and a data signal for explaining a bus output method according to the present invention.
【図９】 本発明におけるバス出力方法を説明するため
のアドレス信号及びデータ信号タイミングチャートであ
る。FIG. 9 is an address signal and data signal timing chart for explaining a bus output method according to the present invention.
【図１０】 本発明におけるバス出力方法の変形例を説
明するためのアドレス信号及びデータ信号タイミングチ
ャートである。FIG. 10 is an address signal and data signal timing chart for explaining a modified example of the bus output method in the present invention.
１０…コンピュータ１１…メモリ１２…周辺装置１３、
１４、１５、１６、１７…ピン群１００…Ｉ／Ｏポート
１５０…入出力回路10 ... Computer 11 ... Memory 12 ... Peripheral device 13,
14, 15, 16, 17 ... Pin group 100 ... I / O port 150 ... Input / output circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笹原 裕司 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 小松 忠彦 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yuji Sasahara 3-1-1 Chuo, Itami City, Hyogo Prefecture Mitsubishi Electric Semiconductor Software Co., Ltd. (72) Tadahiko Komatsu 3-1-1 Chuo, Itami City, Hyogo Prefecture No. 17 Mitsubishi Electric Semiconductor Software Co., Ltd.
Claims (3)
レス信号及びデータ信号を、外部の素子に出力するため
のＩ／Ｏポートを備え、上記Ｉ／Ｏポートに外部の第１
バスを接続するための第１ピン群と、外部の第２バスを
接続する第２ピン群とを備え、第１バス及び第２バス接
続用の第３及び第４ピン群を備える第１外部素子に対し
ては、第１バスを介してアドレス信号を出力すると共
に、第２バスを介してデータ信号を入出力し、アドレス
信号及びデータ信号を時分割方式で受け取る第５ピン群
を備える第２外部素子に対しては、第１バスを第５ピン
群に接続し、第１バスよりアドレス信号及びデータ信号
を時分割方式で出力する１チップマイクロコンピュータ
において、 第１外部素子に対して、アドレス信号及びデータ信号を
出力する際、第１ピン群の所定の複数のピンからアドレ
ス信号の各ビットデータを出力すると共に、アドレス信
号の各ビットデータを出力する第１ピン群に対応する第
２ピン群の所定の複数のピンから、第１ピン群から出力
されるアドレス信号に対応するデータ信号の各ビットデ
ータを出力し、 第２外部素子に対して、アドレス信号及びデータ信号を
時分割方式で出力する際であって、アドレス信号を出力
する場合には、第１ピン群の所定の複数のピンからアド
レス信号の各ビットデータを出力し、データ信号を出力
する場合には、上記アドレス信号の各ビットデータと予
め定めた１対１の関係を有するデータ信号の各ビットデ
ータを、上記所定の複数のピンから出力することを特徴
とするバス出力方法。1. An I / O port for outputting an address signal and a data signal from an internal bus connected to a CPU to an external device, wherein the I / O port has an external first port.
A first external including a first pin group for connecting a bus and a second pin group for connecting an external second bus, and a third and a fourth pin group for connecting the first bus and the second bus A fifth pin group that outputs an address signal to the device via the first bus, inputs / outputs a data signal via the second bus, and receives the address signal and the data signal in a time division manner. For the two external elements, in the one-chip microcomputer that connects the first bus to the fifth pin group and outputs the address signal and the data signal from the first bus in a time division system, When outputting the address signal and the data signal, each bit data of the address signal is output from a predetermined plurality of pins of the first pin group, and the second pin corresponding to the first pin group that outputs each bit data of the address signal. Pin group Output each bit data of the data signal corresponding to the address signal output from the first pin group from the predetermined plurality of pins, and output the address signal and the data signal to the second external element in a time division manner. When outputting the address signal, each bit data of the address signal is output from a predetermined plurality of pins of the first pin group, and when outputting the data signal, each of the address signals is output. A bus output method, wherein each bit data of a data signal having a predetermined one-to-one relationship with bit data is output from the predetermined plurality of pins.
レス信号及びデータ信号を、外部の素子に出力するため
のＩ／Ｏポートを備え、上記Ｉ／Ｏポートに外部の第１
バスを接続するための第１ピン群と、外部の第２バスを
接続する第２ピン群とを備え、第１バス及び第２バス接
続用の第３及び第４ピン群を備える外部素子に対して第
１バスを介してアドレス信号を出力すると共に、第２バ
スを介してデータ信号を入出力する１チップマイクロコ
ンピュータにおいて、 外部素子に対して、アドレス信号及びデータ信号を出力
する際、第１ピン群の所定の複数のピンからアドレス信
号の各ビットデータを出力すると共に、アドレス信号の
各ビットデータを出力する第１ピン群に対応する第２ピ
ン群の所定の複数のピンから、第１ピン群から出力され
るアドレス信号に対応するデータ信号の各ビットデータ
を出力することを特徴とするバス出力方法。2. An I / O port for outputting an address signal and a data signal from an internal bus connected to the CPU to an external device, wherein the I / O port is provided with an external first device.
An external device including a first pin group for connecting a bus and a second pin group for connecting an external second bus, and a third and a fourth pin group for connecting a first bus and a second bus In the one-chip microcomputer that outputs an address signal via the first bus and inputs / outputs a data signal via the second bus, when outputting the address signal and the data signal to the external element, Each bit data of the address signal is output from a predetermined plurality of pins of the 1-pin group, and a predetermined plurality of pins of the second pin group corresponding to the first pin group that outputs each bit data of the address signal are output from the predetermined plurality of pins. A bus output method, wherein each bit data of a data signal corresponding to an address signal output from a 1-pin group is output.
レス信号及びデータ信号を、外部の素子に出力するため
のＩ／Ｏポートを備え、上記Ｉ／Ｏポートに外部の第１
バスを接続するための第１ピン群を備え、アドレス信号
及びデータ信号を時分割方式で受け取る第２ピン群を備
える外部素子に対しては、第１バスを第２ピン群に接続
し、第１バスよりアドレス信号及びデータ信号を時分割
方式で出力する１チップマイクロコンピュータにおい
て、 外部素子に対して、アドレス信号及びデータ信号を時分
割方式で出力する際であって、アドレス信号を出力する
場合には、第１ピン群の所定の複数のピンからアドレス
信号の各ビットデータを出力し、データ信号を出力する
場合には、上記アドレス信号の各ビットデータと予め定
めた１対１の関係を有するデータ信号の各ビットデータ
を、上記所定の複数のピンから出力することを特徴とす
るバス出力方法。3. An I / O port for outputting an address signal and a data signal from an internal bus connected to the CPU to an external device, wherein the I / O port is provided with an external first device.
For an external device that includes a first pin group for connecting a bus and a second pin group that receives an address signal and a data signal in a time division manner, connect the first bus to the second pin group, and In a one-chip microcomputer that outputs address signals and data signals from one bus in a time-division system, when outputting address signals and data signals to an external element in a time-division system and outputting the address signals When outputting each bit data of the address signal from a predetermined plurality of pins of the first pin group and outputting the data signal, a predetermined one-to-one relationship with each bit data of the address signal is given. A bus output method characterized in that each bit data of a data signal that it has is output from the predetermined plurality of pins.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277671A JPH08137789A (en) | 1994-11-11 | 1994-11-11 | Bus output method |
| KR1019950020623A KR0166650B1 (en) | 1994-11-11 | 1995-07-13 | Microcomputer having multiplexible input/output port |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277671A JPH08137789A (en) | 1994-11-11 | 1994-11-11 | Bus output method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08137789A true JPH08137789A (en) | 1996-05-31 |
Family
ID=17586685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6277671A Pending JPH08137789A (en) | 1994-11-11 | 1994-11-11 | Bus output method |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08137789A (en) |
| KR (1) | KR0166650B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403897B1 (en) * | 2000-11-30 | 2003-11-05 | 주식회사 마이다스엔지니어링 | Windows Emulation 80C196(16 bit) Trainer |
-
1994
- 1994-11-11 JP JP6277671A patent/JPH08137789A/en active Pending
-
1995
- 1995-07-13 KR KR1019950020623A patent/KR0166650B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960018938A (en) | 1996-06-17 |
| KR0166650B1 (en) | 1999-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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