JPH06348378A - Register unused bit processing circuit - Google Patents
Register unused bit processing circuitInfo
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- JPH06348378A JPH06348378A JP13191093A JP13191093A JPH06348378A JP H06348378 A JPH06348378 A JP H06348378A JP 13191093 A JP13191093 A JP 13191093A JP 13191093 A JP13191093 A JP 13191093A JP H06348378 A JPH06348378 A JP H06348378A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、レジスタの未使用ビ
ットを一括処理するレジスタ未使用ビット処理回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a register unused bit processing circuit for collectively processing unused bits of a register.
【０００２】[0002]
【従来の技術】近年のコンピュータシステムの多機能化
に伴い、レジスタの増加が生じ、それに伴い未使用ビッ
トも増加し、その処理に大規模な回路が必要となってい
る。このため、不必要に回路を増やさずに処理すること
が要求されている。2. Description of the Related Art With the recent increase in the number of functions of computer systems, the number of registers has increased, the number of unused bits has also increased, and a large-scale circuit is required for the processing. For this reason, it is required to perform processing without unnecessarily increasing the number of circuits.
【０００３】図２は従来のレジスタシステムの構成を示
す回路図である。この図において、２１は入出力ライン
２２，２３がそれぞれ設けられたレジスタである。この
レジスタ２１は複数設けられている。そして、各レジス
タ２１は、Ｄ0からＤ7までの８ビットのバスドライバ２
４を有し、そのバスドライバ２４のイネーブル端子２５
にチップセレクト信号xcs1〜xcs4を受けることにより、
８ビットのデータを出力ライン２３から出力する。FIG. 2 is a circuit diagram showing the configuration of a conventional register system. In this figure, 21 is a register provided with input / output lines 22 and 23, respectively. A plurality of registers 21 are provided. Each register 21 is an 8-bit bus driver 2 from D 0 to D 7.
4 and the enable terminal 25 of the bus driver 24
By receiving chip select signals xcs1 to xcs4 on
8-bit data is output from the output line 23.
【０００４】２６は各レジスタ２１の出力ライン２３か
らのデータをバスライン２７を介して受けるＣＰＵ、２
８はバスライン２７の各ライン毎に設けられたプルアッ
プ抵抗である。破線で囲んで示す２９は各レジスタ２１
の未使用ビットである。Reference numeral 26 denotes a CPU that receives data from the output line 23 of each register 21 via a bus line 27,
Reference numeral 8 is a pull-up resistor provided for each line of the bus line 27. Each register 21 is indicated by 29 surrounded by a broken line.
Is an unused bit.
【０００５】この図に示すように、従来のレジスタシス
テムにおいては、未使用ビットは、各ビット毎にバスド
ライバ２４を用いてローに固定するか、または、プルア
ップ抵抗２８でハイに固定するかの何れかであった。As shown in the figure, in the conventional register system, unused bits are fixed to low by using the bus driver 24 or fixed to high by the pull-up resistor 28 for each bit. It was either.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、これら
の未使用ビット全てについて、各ビット毎にバスドライ
バ２４を用いてローに固定するようにした場合には、不
必要にバスドライバ２４が増えてしまう。また、プルア
ップ抵抗２８でハイに固定するようにした場合には、ア
クティブハイの時、バスライン２７に不都合が生じる。However, if all of these unused bits are fixed low by using the bus driver 24 for each bit, the number of bus drivers 24 will increase unnecessarily. . If the pull-up resistor 28 is fixed to high, the bus line 27 will be inconvenient when active high.
【０００７】この発明は、このような事情を考慮してな
されたもので、複数ある未使用ビット用のバスドライバ
を１つの新しいバスドライバで共通化し、各レジスタの
チップセレクト信号を用いてその新しいバスドライバを
制御することにより、バスドライバを増加させることな
く、未使用ビットをリードした時にローが出力されるよ
うにした、レジスタ未使用ビット処理回路を提供するも
のである。The present invention has been made in consideration of such circumstances, and a plurality of unused bit bus drivers are shared by one new bus driver, and the chip select signal of each register is used for the new bus driver. (EN) A register unused bit processing circuit which controls a bus driver to output a low when an unused bit is read without increasing the number of bus drivers.
【０００８】[0008]
【課題を解決するための手段】この発明は、図１に示す
ように、入出力ライン２，３がそれぞれ設けられた規定
ビット数のバスドライバ４を有し、そのバスドライバ４
のイネーブル端子５にチップセレクト信号xcs1,xcs2,xc
s3,xcs4 を受けることにより、規定ビット数のデータを
出力ライン３から出力する複数のレジスタ１と、各レジ
スタ１の出力ライン３からのデータをバスライン７を介
して受けるＣＰＵ６と、バスライン７に設けられたプル
アップ抵抗８とを備えたレジスタシステムにおいて、未
使用ビットに共通する数のバスドライバ４を各レジスタ
１から除去し、その代わりに、未使用ビットに共通する
数と同数のバスドライバ４を有する単一のレジスタ１２
を新たに設けるとともに、そのレジスタ１２にチップセ
レクト信号xcs2,xcs3,xcs4を入力するオア回路１３を設
け、新たに設けたレジスタ１２の各バスドライバ４の出
力ライン３を、バスライン７の各線に接続するととも
に、それら各バスドライバ４の入力ライン２をグランド
に接続し、未使用ビットを除去したレジスタ１のチップ
セレクト信号xcs2,xcs3,xcs4をオア回路１３に入力し、
オア回路１３からの出力信号を新たに設けたレジスタ１
２のバスドライバ４のイネーブル端子５に入力すること
を特徴とするレジスタ未使用ビット処理回路である。As shown in FIG. 1, the present invention has a bus driver 4 having a specified number of bits, each of which is provided with input / output lines 2 and 3, and the bus driver 4 is provided.
Chip select signals xcs1, xcs2, xc to enable terminal 5 of
By receiving s3, xcs4, a plurality of registers 1 that output data of a specified number of bits from the output line 3, a CPU 6 that receives data from the output line 3 of each register 1 via a bus line 7, and a bus line 7 In the register system including the pull-up resistor 8 provided in the above, the number of bus drivers 4 common to the unused bits is removed from each register 1, and instead, the same number of buses as the number common to the unused bits are used. Single register 12 with driver 4
Is newly provided, and an OR circuit 13 for inputting chip select signals xcs2, xcs3, xcs4 is provided to the register 12, and the output line 3 of each bus driver 4 of the newly provided register 12 is connected to each line of the bus line 7. In addition to the connection, the input line 2 of each of the bus drivers 4 is connected to the ground, and the chip select signals xcs2, xcs3, xcs4 of the register 1 from which unused bits are removed are input to the OR circuit 13,
Register 1 newly provided with an output signal from the OR circuit 13
The register unused bit processing circuit is characterized by inputting to the enable terminal 5 of the second bus driver 4.
【０００９】[0009]
【作用】この発明によれば、各レジスタ１からは、未使
用ビットに共通する数のバスドライバ４を除去し、その
代わりに、未使用ビットに共通する数と同数のバスドラ
イバ４を有する単一のレジスタ１２を新たに設ける。ま
た、そのレジスタ１２に対し、チップセレクト信号xcs
2,xcs3,xcs4を入力するオア回路１３を設ける。According to the present invention, the number of bus drivers 4 common to the unused bits is removed from each register 1 and, instead, a single number of bus drivers 4 having the same number as the unused bits are provided. One register 12 is newly provided. In addition, the chip select signal xcs is sent to the register 12.
An OR circuit 13 for inputting 2, xcs3, xcs4 is provided.
【００１０】そして、新たに設けたレジスタ１２の各バ
スドライバ４の出力ライン３は、バス７の各線に接続
し、入力ライン２はグランドに接続する。また、オア回
路１３には、未使用ビットの除去されたレジスタ１のチ
ップセレクト信号xcs2,xcs3,xcs4を入力し、オアがとら
れた後のオア回路１３からの出力は、新たに設けたレジ
スタ１２のバスドライバ４のイネーブル端子５に入力す
る。The output line 3 of each bus driver 4 of the newly provided register 12 is connected to each line of the bus 7, and the input line 2 is connected to the ground. Further, the chip select signals xcs2, xcs3, xcs4 of the register 1 from which unused bits are removed are input to the OR circuit 13, and the output from the OR circuit 13 after the OR is taken is a newly provided register. 12 to the enable terminal 5 of the bus driver 4.
【００１１】これを具体的に述べれば、例えば図２に示
すように、第２と第３と第４のレジスタ２１について
は、未使用ビットが４ビットずつ存在するので、第２と
第３と第４のレジスタ２１から、それぞれ４ビットずつ
のバスドライバ２４を除去し、その代わりに、図１に示
すように、４ビットのバスドライバ４を有する単一のレ
ジスタ１２を新たに設ける。そして、この４ビットのバ
スドライバ４の出力ライン３はバスライン７の各線に接
続し、入力ライン２はグランドに接続する。More specifically, for example, as shown in FIG. 2, for the second, third, and fourth registers 21, there are four unused bits, so that the second and third registers 21 and 23 are not used. The bus driver 24 of 4 bits each is removed from the fourth register 21, and instead, a single register 12 having the bus driver 4 of 4 bits is newly provided as shown in FIG. The output line 3 of the 4-bit bus driver 4 is connected to each line of the bus line 7, and the input line 2 is connected to the ground.
【００１２】また、オア回路１３には、第２と第３と第
４のレジスタ１にそれぞれ入力される３本のチップセレ
クト信号xcs2,xcs3,xcs4を入力して、そのオアをとり、
そのオアをとった結果の出力信号を新たに設けたレジス
タ１２のイネーブル端子５に入力する。Further, the OR circuit 13 is supplied with three chip select signals xcs2, xcs3, xcs4 which are respectively inputted to the second, third and fourth registers 1 and take the OR,
The output signal resulting from the OR is input to the enable terminal 5 of the newly provided register 12.
【００１３】したがって、上記の例であれば、第２と第
３と第４のレジスタから４個ずつ、合計１２個のバスド
ライバを除去し、その代わりに、４個のバスドライバを
有する単一のレジスタを設けるので、バスドライバの増
加を防止することができる。また、チップセレクト信号
のオアをとっているので、第２、第３、第４のいずれの
レジスタからデータがリードされた時でも、未使用ビッ
ト分については、その新たに設けたレジスタのバスドラ
イバから、常にグランド出力であるローを出力すること
ができる。Therefore, in the above example, a total of 12 bus drivers are removed from the second, third, and fourth registers, four in total, and instead, a single bus driver having four bus drivers is removed. Since the register is provided, it is possible to prevent an increase in bus drivers. Moreover, since the OR of the chip select signal is taken, even when data is read from any of the second, third, and fourth registers, the unused bit portion of the bus driver of the newly provided register Therefore, it is possible to always output low, which is the ground output.
【００１４】[0014]
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the embodiments shown in the drawings. The present invention is not limited to this.
【００１５】図１は本発明の一実施例の構成を示す回路
図である。この図において、１は複数設けられたレジス
タである。第１レジスタ１は、入力ライン２と出力ライ
ン３がそれぞれ設けられたＤ0からＤ7までの８ビットの
数の３ステートバスドライバ４を有している。FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention. In this figure, 1 is a plurality of registers. The first register 1 has a 3-state bus driver 4 of an 8-bit number from D 0 to D 7 provided with an input line 2 and an output line 3, respectively.
【００１６】第２レジスタ１、第３レジスタ１及び第４
レジスタ１は、入力ライン２と出力ライン３がそれぞれ
設けられたＤ0からＤ3までの４ビットの数の３ステート
バスドライバ４を有している。Second register 1, third register 1 and fourth register
The register 1 has a 3-state bus driver 4 of a 4-bit number from D 0 to D 3 provided with an input line 2 and an output line 3, respectively.
【００１７】第１レジスタ１は、３ステートバスドライ
バ４のイネーブル端子５にチップセレクト信号xcs1を受
けることにより、Ｄ0からＤ7までの８ビットの数のデー
タを出力ライン３から出力する。第２レジスタ１、第３
レジスタ１及び第４レジスタ１は、３ステートバスドラ
イバ４のイネーブル端子５に各チップセレクト信号xcs
2,xcs3,xcs4を受けることにより、Ｄ0からＤ3までの４
ビットの数データを出力ライン３から出力する。When the first register 1 receives the chip select signal xcs1 at the enable terminal 5 of the 3-state bus driver 4, the first register 1 outputs 8-bit number data from D 0 to D 7 from the output line 3. Second register 1, third
The register 1 and the fourth register 1 connect the chip select signal xcs to the enable terminal 5 of the 3-state bus driver 4.
By receiving 2, xcs3, xcs4, 4 from D 0 to D 3
The bit number data is output from the output line 3.
【００１８】６は各レジスタ１の出力ライン３からのデ
ータをバスライン７を介して受けるＣＰＵ、８はバスラ
イン７の各線毎に設けられたプルアップ抵抗である。Reference numeral 6 is a CPU that receives data from the output line 3 of each register 1 via the bus line 7, and 8 is a pull-up resistor provided for each line of the bus line 7.
【００１９】バスライン７はアクティブハイの信号であ
る。また、各レジスタ１のチップセレクト信号xcs1,xcs
2,xcs3,xcs4は負論理のチップセレクトであり、アクテ
ィブローの信号である。３ステートイバスドライバ４と
しては、ＬＳ２４４，ＬＳ２４０などが用いられる。Bus line 7 is an active high signal. Also, the chip select signals xcs1, xcs of each register 1
2, xcs3, xcs4 are negative logic chip selects and are active low signals. As the 3-state enable driver 4, LS244, LS240 and the like are used.
【００２０】１１はレジスタ未使用ビット処理回路であ
る。このレジスタ未使用ビット処理回路１１には、入力
ライン２と出力ライン３がそれぞれ設けられたＤ4から
Ｄ7までの４ビットの数の３ステートバスドライバ４を
有する単一のレジスタ１２が配置されている。このレジ
スタ１２は、第２から第４までのレジスタ１のＤ4から
Ｄ7までの３ステートバスドライバ４が未使用であるの
で、これらの未使用ビットに共通するＤ4からＤ7までの
４ビット分の３ステートバスドライバ４を、第２から第
４までのレジスタ１から除去し、その代わりとして設け
たものである。Reference numeral 11 is a register unused bit processing circuit. The register unused bit processing circuit 11, the input line 2 and the output line 3 is a single register 12 is arranged with a fourth number of bits 3-state bus drivers 4 from D 4 respectively provided to D 7 ing. Since the 3-state bus driver 4 of D 4 to D 7 of the 2nd to 4th registers 1 is unused, this register 12 has 4 bits of D 4 to D 7 common to these unused bits. The 3-state bus driver 4 for bits is removed from the second to fourth registers 1 and provided instead.
【００２１】１３はチップセレクト信号xcs2,xcs3,xcs4
を制御して、レジスタ１２に入力する反転入力端子付き
ＮＯＲ回路である。Reference numeral 13 denotes chip select signals xcs2, xcs3, xcs4
Is a NOR circuit with an inverting input terminal for controlling the input to input to the register 12.
【００２２】レジスタ１２の各３ステートバスドライバ
４の出力ライン３は、バスライン７の各線に接続されて
おり、入力ライン２は“０”ボルト（０Ｖ）としてグラ
ンドに接続されている。The output line 3 of each 3-state bus driver 4 of the register 12 is connected to each line of the bus line 7, and the input line 2 is connected to the ground as "0" volt (0V).
【００２３】チップセレクト信号xcs2,xcs3,xcs4は、第
２レジスタ１、第３レジスタ１、第４レジスタ１にそれ
ぞれ入力され、それと同時にＮＯＲ回路１３にも入力さ
れる。ＮＯＲ回路１３では、チップセレクト信号xcs2,x
cs3,xcs4のオア条件をとり、この出力信号をレジスタ１
２の３ステートバスドライバ４のイネーブル端子５に入
力する。The chip select signals xcs2, xcs3, xcs4 are input to the second register 1, the third register 1, and the fourth register 1, respectively, and at the same time, also input to the NOR circuit 13. In the NOR circuit 13, the chip select signals xcs2, x
Take the OR condition of cs3, xcs4, and output this output signal to register 1
Input to the enable terminal 5 of the 2-state 3-state bus driver 4.
【００２４】この発明のレジスタ未使用ビット処理回路
１１を、従来との比較で述べれば、図２の破線で囲んだ
各レジスタ２１の未使用ビット２９の部分を、レジスタ
未使用ビット処理回路１１で処理していることとなる。The register unused bit processing circuit 11 of the present invention will be described in comparison with the prior art. The unused bit 29 portion of each register 21 surrounded by the broken line in FIG. It is being processed.
【００２５】すなわち、Ｄ4からＤ7までの３ステートバ
スドライバ４は、第２，第３，第４レジスタ１に共通し
て未使用なので、これらをまとめてレジスタ１２とし、
レジスタ１２の３ステートバスドライバ４の出力ライン
３を、バスライン７のＤ4からＤ7に対応する線に接続
し、入力ライン２はローに固定するようにしている。That is, since the 3-state bus driver 4 from D 4 to D 7 is unused in common with the second, third and fourth registers 1, these are collectively designated as the register 12.
The output line 3 of the 3-state bus driver 4 of the register 12 is connected to the line corresponding to D 4 to D 7 of the bus line 7, and the input line 2 is fixed to low.
【００２６】第２，第３，第４レジスタ１のチップセレ
クト信号xcs2,xcs3,xcs4は、ＮＯＲ回路１３にも入力
し、そのＮＯＲ回路１３からの出力を、レジスタ１２の
３ステートバスドライバ４のイネーブル端子５に入力す
る。これにより、第２から第４までのレジスタ１からデ
ータがリードされる時には、Ｄ4からＤ7までのビットに
ついては、ＮＯＲ回路１３の制御により常にローが出力
される。The chip select signals xcs2, xcs3, xcs4 of the second, third and fourth registers 1 are also input to the NOR circuit 13, and the output from the NOR circuit 13 is supplied to the 3-state bus driver 4 of the register 12. Input to enable terminal 5. As a result, when data is read from the second to fourth registers 1, the bits D 4 to D 7 are always output low by the control of the NOR circuit 13.
【００２７】このようにして、未使用ビットであるＤ4
からＤ7までの３ステートバスドライバ４をまとめて、
単一のレジスタ１２として配置し、その３ステートバス
ドライバ４をＮＯＲ回路１３で制御することにより、回
路規模を従来よりも縮小することができる。In this way, the unused bit D 4
To 3-state bus driver 4 from D to D 7 ,
By arranging as a single register 12 and controlling the 3-state bus driver 4 by the NOR circuit 13, the circuit scale can be reduced as compared with the conventional one.
【００２８】[0028]
【発明の効果】以上説明した様に、本発明によれば、未
使用ビットのバスドライバをまとめて一括で処理するよ
うにしたので、回路規模を従来よりも削減することが可
能となる。As described above, according to the present invention, since the bus drivers of unused bits are collectively processed, the circuit scale can be reduced as compared with the conventional one.
【図１】本発明の一実施例の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an exemplary embodiment of the present invention.
【図２】従来のレジスタシステムの構成を示す回路図で
ある。FIG. 2 is a circuit diagram showing a configuration of a conventional register system.
１ レジスタ ２ 入力ライン ３ 出力ライン ４ ３ステートバスドライバ ５ イネーブル端子 ６ ＣＰＵ ７ バスライン ８ プルアップ抵抗 １１ レジスタ未使用ビット処理回路 １２ 単一のレジスタ １３ 反転入力端子付きＮＯＲ回路 1 register 2 input line 3 output line 4 3 state bus driver 5 enable terminal 6 CPU 7 bus line 8 pull-up resistor 11 register unused bit processing circuit 12 single register 13 NOR circuit with inverting input terminal
Claims (1)
られた規定ビット数のバスドライバ（４）を有し、その
バスドライバ（４）のイネーブル端子（５）にチップセ
レクト信号（xcs1,xcs2,xcs3,xcs4 ）を受けることによ
り、規定ビット数のデータを出力ライン（３）から出力
する複数のレジスタ（１）と、各レジスタ（１）の出力
ライン（３）からのデータをバスライン（７）を介して
受けるＣＰＵ（６）と、バスライン（７）に設けられた
プルアップ抵抗（８）とを備えたレジスタシステムにお
いて、 未使用ビットに共通する数のバスドライバ（４）を各レ
ジスタ（１）から除去し、その代わりに、未使用ビット
に共通する数と同数のバスドライバ（４）を有する単一
のレジスタ（１２）を新たに設けるとともに、そのレジ
スタ（１２）にチップセレクト信号（xcs2,xcs3,xcs4）
を入力するオア回路（１３）を設け、 新たに設けたレジスタ（１２）の各バスドライバ（４）
の出力ライン（３）を、バスライン（７）の各線に接続
するとともに、それら各バスドライバ（４）の入力ライ
ン（２）をグランドに接続し、未使用ビットを除去した
レジスタ（１）のチップセレクト信号（xcs2,xcs3,xcs
4）をオア回路（１３）に入力し、オア回路（１３）か
らの出力信号を新たに設けたレジスタ（１２）のバスド
ライバ（４）のイネーブル端子（５）に入力することを
特徴とするレジスタ未使用ビット処理回路。1. A bus driver (4) having a prescribed number of bits, each of which is provided with an input / output line (2, 3), and a chip select signal (xcs1, xcs1,) at an enable terminal (5) of the bus driver (4). xcs2, xcs3, xcs4) to output a specified number of bits of data from the output line (3), and the data from the output line (3) of each register (1) to the bus line. In a register system including a CPU (6) received via (7) and a pull-up resistor (8) provided on a bus line (7), a number of bus drivers (4) common to unused bits are provided. Removed from each register (1) and instead provided a new single register (12) with the same number of bus drivers (4) as there are unused bits, and at that register (12). Preselect signal (xcs2, xcs3, xcs4)
An OR circuit (13) for inputting the data is provided, and each bus driver (4) of the newly provided register (12) is provided.
Of the register (1) from which unused bits have been removed by connecting the output line (3) of each register to each line of the bus line (7) and connecting the input line (2) of each bus driver (4) to ground. Chip select signal (xcs2, xcs3, xcs
4) is input to the OR circuit (13), and the output signal from the OR circuit (13) is input to the enable terminal (5) of the bus driver (4) of the newly provided register (12). Register unused bit processing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13191093A JPH06348378A (en) | 1993-06-02 | 1993-06-02 | Register unused bit processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13191093A JPH06348378A (en) | 1993-06-02 | 1993-06-02 | Register unused bit processing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348378A true JPH06348378A (en) | 1994-12-22 |
Family
ID=15069042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13191093A Withdrawn JPH06348378A (en) | 1993-06-02 | 1993-06-02 | Register unused bit processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348378A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798764B1 (en) * | 1996-03-28 | 2004-10-20 | NEC Compound Semiconductor Devices, Ltd. | Hollow package manufacturing apparatus |
| US8214659B2 (en) | 2007-08-20 | 2012-07-03 | Funai Electric Co., Ltd. | Communication device having pull-up voltage supply circuit supplying pull-up voltage via one power supply during standby state and another power supply during power-on state |
-
1993
- 1993-06-02 JP JP13191093A patent/JPH06348378A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798764B1 (en) * | 1996-03-28 | 2004-10-20 | NEC Compound Semiconductor Devices, Ltd. | Hollow package manufacturing apparatus |
| US8214659B2 (en) | 2007-08-20 | 2012-07-03 | Funai Electric Co., Ltd. | Communication device having pull-up voltage supply circuit supplying pull-up voltage via one power supply during standby state and another power supply during power-on state |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |