JP2020046740A - Memory controller - Google Patents
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Abstract
Description
本発明はメモリ制御装置に関する。 The present invention relates to a memory control device.
近年、大規模集積回路(Large Scale Integration:以下、LSI)の多機能化に伴い、LSIに接続されているメモリ(DRAM)にアクセスするマスタの数が増加している。マスタ数の増加に伴い、LSI内でのDRAMに対するアクセスを制御するメモリ制御回路に接続される信号数が多くなり、各マスタの配置や、マスタとメモリ制御回路の間の配線が困難になっている。また、複数のDRAMをLSIに接続することもあり、メモリ制御回路とマスタ間、メモリ制御回路とDRAM間の配線がより一層困難になっている。 2. Description of the Related Art In recent years, the number of masters accessing a memory (DRAM) connected to a large-scale integrated circuit (Large Scale Integration: hereinafter, LSI) has been increasing with the increase in functions of the LSI. With the increase in the number of masters, the number of signals connected to a memory control circuit that controls access to a DRAM in an LSI increases, and the arrangement of each master and the wiring between the master and the memory control circuit become difficult. I have. Further, since a plurality of DRAMs may be connected to the LSI, wiring between the memory control circuit and the master and wiring between the memory control circuit and the DRAM are more difficult.
そのため、多段の調停回路をメモリ制御回路内に設け、メモリ制御回路を階層化する技術が提案されている(特許文献1)。メモリ制御回路を階層化することで、一つのメモリ制御回路に接続されるマスタの数を減らし、回路の配置や回路間の配線を容易にする。 For this reason, a technique has been proposed in which a multi-stage arbitration circuit is provided in a memory control circuit and the memory control circuit is hierarchized (Japanese Patent Application Laid-Open No. H10-163873). By layering the memory control circuits, the number of masters connected to one memory control circuit is reduced, and circuit arrangement and wiring between circuits are facilitated.
しかしながら、特許文献1の技術では、DRAMの数がより多く、マスタ数もより増加し、LSIを駆動する周波数もより高速になってくると、階層化しただけで配線を容易にするには限界があるといった問題があった。 However, in the technique of Patent Document 1, when the number of DRAMs is increased, the number of masters is increased, and the frequency for driving the LSI is also increased, it is not possible to easily perform wiring only by layering. There was a problem that there is.
本発明は、このような問題点に鑑み、メモリ制御回路と各回路ブロックとの配線を容易にすることを目的とする。 The present invention has been made in view of the above problems, and has as its object to facilitate wiring between a memory control circuit and each circuit block.
複数のメモリと、前記複数のメモリにそれぞれ対応し、アクセス要求に応じて前記メモリとのデータ転送を行う複数のメモリ制御手段と、複数のグループに対応した複数のマスタと、それぞれが一つの前記グループに対応し、対応する前記グループにおける複数の前記マスタからのアクセス要求を調停して出力する、複数の第1の調停手段と、前記複数の第1の調停手段からのアクセス要求を調停し、前記アクセス要求によりアクセスする前記メモリに対応した前記メモリ制御手段に、調停した前記アクセス要求を出力する第2の調停手段とを備え、前記第1の調停手段は、前記グループ毎に、前記複数のメモリのうちアクセス可能なメモリを限定し、データの受け渡しが必要な複数の前記グループのマスタが共通の前記メモリにアクセスするように、前記グループ毎にアクセス可能なメモリを限定する。 A plurality of memories, a plurality of memory control means respectively corresponding to the plurality of memories, and performing data transfer with the memory in response to an access request, and a plurality of masters corresponding to a plurality of groups; A plurality of first arbitration means corresponding to a group, arbitrating and outputting access requests from the plurality of masters in the corresponding group, arbitrating access requests from the plurality of first arbitration means, The memory control unit corresponding to the memory accessed by the access request includes a second arbitration unit that outputs the arbitrated access request. The first arbitration unit is configured to: Among the memories, the accessible memory is limited, and masters of a plurality of groups that need to transfer data access a common memory. As such, to limit the memory accessible to each group.
本発明によれば、メモリ制御回路と各回路ブロックとの配線が容易になる。 According to the present invention, wiring between the memory control circuit and each circuit block is facilitated.
以下、図面を参照しながら本発明の好適な実施の形態を説明する。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
(実施例1)
図1は、本発明の実施形態におけるメモリ制御装置を含むメモリ制御部の構成を示す図である。また、図2は、本発明の実施形態における撮像装置の回路構成を示すブロック図である。図2において、撮像装置200は、制御部201、カメラ信号処理部204、信号処理部205、表示部206、符号化部207、復号化部208、記録部209、メモリ制御部210から構成される。
(Example 1)
FIG. 1 is a diagram illustrating a configuration of a memory control unit including a memory control device according to an embodiment of the present invention. FIG. 2 is a block diagram illustrating a circuit configuration of the imaging device according to the embodiment of the present invention. 2, the
制御部201は、CPU、ROM、RAM、EEPROM、CPUバス等を有している。ここでCPUはマイクロコンピュータの形を可とし、各種コマンドの解析、各種設定、撮像装置200の外部との通信等、撮像装置200全体を統括制御する。DRAM211は、撮像装置200が処理を行うためのデータや各処理部が生成するデータの一時的な置き場として使用する。カメラ信号処理部204は、撮像部202から入力された画像データに対して、ホワイトバランス調整、色補正、ガンマ補正、キズ補正等の処理を行い、後述するメモリ制御部210を介してDRAM211へデータを格納する。
The
信号処理部205は、カメラ信号処理部204によりDRAM211に格納されたデータをメモリ制御部210を介して読み出し、AF、AE、顔検出等の処理を行う。その後、メモリ制御部210を介してDRAM211へデータを格納する。表示部206は、信号処理部205によりDRAM211に格納されたデータをメモリ制御部210を介して読み出し、所定のフォーマットに変換して不図示の表示装置に出力する。また、表示部206は、復号化部208によりDRAM211に格納されたデータをメモリ制御部210を介して読み出し、所定のフォーマットに変換して表示装置に表示する。
The
符号化部207は、信号処理部205によりDRAM211に格納されたデータをメモリ制御部210を介して読み出し、MPEGやH.264などの符号化処理を行い、符号化データをメモリ制御部210を介してDRAM211へ格納する。復号化部208は、符号化部207によりDRAM211に格納されたデータ、或いは、記録媒体203から再生されDRAM211に格納されたデータをメモリ制御部210を介して読み出す。そして、読み出したデータに復号化処理を施し、メモリ制御部210を介してDRAM12へ格納する。
The
記録部209は、符号化部207によりDRAM213に格納されたデータを読み出し、所定のフォーマット形式に変換したデータを記録媒体203に出力する。また、記録部209は、記録媒体203にからデータを読み出し、所定のフォーマット形式に変換したデータをメモリ制御部210を介してDRAM211にデータを格納する。メモリ制御部210は、接続された各ブロックからのDRAM211へのアクセス要求に対して、制御部201から設定された優先順位に応じた調停を行い、DRAM211へのデータ入出力を制御する。
The
また、図2において、信号処理回路212は、カメラ信号処理部204、信号処理部205、表示部206、符号化部207、復号化部207、記録部209、制御部201、メモリ制御部210を含む。信号処理回路212は、一つの集積回路チップ(LSIチップ)として構成される。また、DRAM211は、信号処理部212とは異なる、集積回路チップとして構成される。信号処理回路212を構成する集積回路チップにおいては、各機能ブロックに対応するハードウエア回路や、各回路を接続するための配線が配置される。本実施形態では、DRAM211は四つのDRAMチップから構成される。
2, the
次に、図1を用いてメモリ制御部210について説明する。図1は、メモリ制御装置が適用されるメモリ制御部210の構成、及び、図2の撮像装置200の要部の構成を示すブロック図である。図2と同一の機能ブロックについては同一番号を付加している。
Next, the
図1において、メモリ制御部210は、第一の調停部とアクセス制御部を有する調停回路101、102と、第二の調停部を有する調停回路103と、DRAM制御回路104から構成される。また、DRAM105、106、107、108はそれぞれ、同一の容量、構成を有し、それぞれが別のチップとして構成される。
1, the
調停回路101は、第一の調停部を用いて、カメラ信号処理部204、記録部209が有する複数のDMAマスタからのDRAMへのアクセス要求に対して、制御部201から設定された優先順位に応じて調停を行う。そして、調停回路103に調停後のアクセス要求を出力する。調停回路101は、カメラ信号処理部204のDMAマスタがアクセスするDRAMがDRAM105に限定され、記録部209のDMAマスタがアクセスするDRAMがDRAM107に限定されるように、DMAマスタからのアドレスを監視する。そして、必要に応じてアドレス変換し、制御する。このように、調停回路101と調停回路103の間は、アクセスするDRAMが一つに限定されるため制御信号とデータ信号が各一つで接続されることになる。
The
調停回路102は、第一の調停部を用いて、信号処理部205、表示部206、符号化部207、復号化部208の複数のDMAマスタからのDRAMへのアクセス要求に対して、制御部201から設定された優先順位に応じて調停を行う。そして、調停回路103に調停後のアクセス要求を出力する。
The
また、調停回路102は、アクセス制御部によりDMAマスタからのアドレスを監視し、必要に応じてアドレス変換し、制御する。具体的には、信号処理部205のDMAマスタがアクセスするDRAMが105と106に限定され、表示部206のDMAマスタがアクセスするDRAMが106と108に限定されるように制御する。また、符号化部207のDMAマスタがアクセスするDRAMが106と107に限定され、復号化部208のDMAマスタがアクセスするDRAMが107と108に限定されるように制御する。
The
調停回路102と調停回路103の間は、アクセスするDRAMが二つに限定されるため、一つの制御信号と二つのデータ信号で接続されることになる。制御信号は要求信号、要求許可信号、データイネーブル信号といった信号であり、データ信号に対してサイクル数が短く、ライトデータやリードデータをデータ信号が送受信している間などは先行して要求信号を発行できる。そのため、各DMAマスタがアクセスする二つのDRAMへの制御信号を一つに重畳して接続する。一方、データ信号は、バースト転送などサイクル数が長く性能にそのまま効いてくるためDRAM毎に独立して必要であり、二つ接続する。
Since the number of DRAMs to be accessed is limited to two between the
調停回路103は、調停回路101、調停回路102からの各DRAMへのアクセス要求に対して、何れのDRAMへのアクセスかを判断する。そして、DRAM毎に制御部201から設定された優先順位に応じて調停を行い、DRAM制御回路104へアクセス要求を行う。DRAM制御回路104は、調停回路103からのアクセス要求をアクセス先のDRAMに対するコマンドに変換して、DRAMに対するデータの送受信を行う。DRAM105、106、107、108は同一の構成であり、制御するコマンドも同じため、DRAM制御回路104は同じ回路構成をとる。
The
以上説明したように、本実施形態では、カメラ信号処理部204、信号処理部205、表示部206、符号化部207、復号化部208、記録部209の各DMAマスタがアクセスするDRAMを限定する。そのため、調停回路101、102が有するアクセス制御部によって、アクセスされるDRAMを限定することが可能となる。
As described above, in the present embodiment, the DRAMs accessed by the respective DMA masters of the camera
また、他の回路ブロックにデータを受け渡す必要がある場合には、同じデータを処理する複数の回路ブロックのDMAマスタが共通のDRAMにアクセスするように制御する。そのため、すべてのDRAMに対しての制御信号、データ信号を調停回路101、102と調停回路103との間で接続する必要がなくなり、メモリ制御部100の配置や、各マスタとの間の配線が容易になる。
When data needs to be transferred to another circuit block, control is performed so that DMA masters of a plurality of circuit blocks that process the same data access a common DRAM. Therefore, it is not necessary to connect control signals and data signals for all the DRAMs between the
なお、本実施例では、カメラ信号処理部204、信号処理部205、表示部206、符号化部207、復号化部208、記録部209があらかじめ決められたDRAMに対してアクセスする方法を説明したが、これを制御部201から制御する方法でもよい。この場合でもアクセス可能なDRAMの数は変わらないので、本実施例の構成が適応可能である。
In the present embodiment, a method has been described in which the camera
また、本実施例では、各回路ブロックの複数のDMAマスタがアクセスするDRAMが限定されるように制御したが、同じ処理機能に関わるグループの複数のDMAマスタがアクセス可能なDRAMが、グループ毎に限定されるように制御してもよい。例えば、図1においては、信号処理部205の処理機能に関する複数のDMAマスタが一つのグループに含まれる。そして、信号処理部205のグループに含まれる各DMAマスタのアクセス先は、調停回路102によりDRAMが105と106に限定される。
Further, in the present embodiment, the control is performed so that the DRAMs accessed by the plurality of DMA masters of each circuit block are limited. However, the DRAMs accessible by the plurality of DMA masters of the group related to the same processing function are provided for each group. Control may be performed so as to be limited. For example, in FIG. 1, a plurality of DMA masters related to the processing functions of the
また、本実施例ではメモリをDRAMとして説明したが、撮像装置内にあるSRAMや外部に設けたメモリカードなどデータの受け渡しに使用するメモリも本実施例の構成が適応可能である。 In the present embodiment, the memory is described as a DRAM. However, the configuration of the present embodiment can be applied to a memory used for data transfer, such as an SRAM in the imaging apparatus or a memory card provided outside.
(実施例2)
第1の実施例では、第一の調停部を有する調停回路から第二の調停部を有する調停回路間の接続がアクセスするDRAM分のデータ信号を接続する例を説明したが、本実施例では、アクセスするDRAM分より少ないデータ信号を接続する例を説明する。
(Example 2)
In the first embodiment, an example has been described in which the connection between the arbitration circuit having the first arbitration section and the arbitration circuit having the second arbitration section connects the data signal of the DRAM to be accessed. An example in which less data signals are connected than the number of DRAMs to be accessed will be described.
図3は、第2の実施例におけるメモリ制御回路100の構成を示すブロック図である。図3において、メモリ制御部300は、第一の調停部とアクセス制御部を有する調停回路101、102、301と第二の調停部を有する調停回路103とDRAM制御回路104から構成される。
FIG. 3 is a block diagram illustrating a configuration of the memory control circuit 100 according to the second embodiment. 3, the
メモリ制御部300は、カメラ信号処理部204、信号処理部205、表示部206、符号化部207、復号化部208、記録部301からアクセス要求に応じてDRAM105、106、107、108へのデータ送受信を行う。
The
調停回路302は、第一の調停部を用いて、記録部301が有する複数のDMAマスタからのDRAMへのアクセス要求に対して、制御部201から設定された優先順位に応じて調停を行い、調停回路103に調停後のアクセス要求を出力する。また、調停回路302は、アクセス制御部を用いて、記録部209が有する複数のDMAマスタがアクセスするDRAMが106、107、108に限定されるようにDMAマスタからのアドレスを監視し、必要に応じてアドレス変換し、制御する。
The
調停回路101と調停回路301の間は、アクセスするDRAMが一つには固定されない。しかし、記録部301が要求する性能が高くないため、一つの制御信号と一つのデータ信号で接続し、三つのDRAMへの制御信号、データ信号は一つの信号に重畳される。記録部301は、信号処理部205によりDRAM106に格納されたデータと、符号化部207によりDRAM107に格納されたデータと、制御部201によりDRAM108に格納された制御系データを読み出す。そして、読み出したデータを所定のフォーマット形式に変換し、記録媒体203に出力する。
The DRAM to be accessed is not fixed to one between the
以上説明したように、カメラ信号処理部204、信号処理部205、表示部206、符号化部207、復号化部208、記録部301でデータの受け渡しに使用するDRAMを共有する。さらに、高い性能が要求されない記録部301に関しては、調停回路302と調停回路103の間のデータ信号も統一する。即ち、各マスタに要求される性能に応じて、前記メモリへのアクセスデータを重畳するかどうかを決めることで、メモリ制御部100の配置配線が効率的に行うことが可能となる。
As described above, the camera
なお、本発明は、本発明の技術思想の範囲内において、上記実施形態に限定されるものではなく、対象となる回路形態により適時変更されて適応するべきものである。 It should be noted that the present invention is not limited to the above-described embodiment within the scope of the technical idea of the present invention, and should be appropriately changed and applied depending on the target circuit form.
Claims (3)
前記複数のメモリにそれぞれ対応し、アクセス要求に応じて前記メモリとのデータ転送を行う複数のメモリ制御手段と、
複数のグループに対応した複数のマスタと、
それぞれが一つの前記グループに対応し、対応する前記グループにおける複数の前記マスタからのアクセス要求を調停して出力する、複数の第1の調停手段と、
前記複数の第1の調停手段からのアクセス要求を調停し、前記アクセス要求によりアクセスする前記メモリに対応した前記メモリ制御手段に、調停した前記アクセス要求を出力する第2の調停手段とを備え、
前記第1の調停手段は、前記グループ毎に、前記複数のメモリのうちアクセス可能なメモリを限定し、データの受け渡しが必要な複数の前記グループのマスタが共通の前記メモリにアクセスするように、前記グループ毎にアクセス可能なメモリを限定することを特徴とするメモリ制御装置。 Multiple memories,
A plurality of memory control means respectively corresponding to the plurality of memories and performing data transfer with the memory in response to an access request;
Multiple masters corresponding to multiple groups,
A plurality of first arbitration units each corresponding to one of the groups, arbitrating and outputting access requests from a plurality of masters in the corresponding group;
A second arbitration unit for arbitrating access requests from the plurality of first arbitration units and outputting the arbitrated access request to the memory control unit corresponding to the memory accessed by the access request;
The first arbitration means limits, for each group, accessible memories among the plurality of memories, so that masters of the plurality of groups that need to transfer data access a common memory. A memory control device, wherein accessible memory is limited for each group.
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