JP4548044B2

JP4548044B2 - 充放電回路及び充放電方法

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Publication number: JP4548044B2
Application number: JP2004242473A
Authority: JP
Inventors: 真佐美箱田
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2004-08-23
Filing date: 2004-08-23
Publication date: 2010-09-22
Anticipated expiration: 2024-08-23
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Description

本発明は充放電回路及び充放電方法に係り、特に、容量に電荷を充電又は放電するための充放電回路及び充放電方法に関する。

従来、遅延やタイミングを制御するために、キャパシタンスを充放電させ、その充電電圧を検出することにより、パルス信号などを生成していた。

しかるに、単一のキャパシタを充放電させていた場合、キャパシタの充電時に充電電圧オーバーシュートが発生するなどの課題があった。

本発明は上記の点に鑑みてなされたもので、オーバーシュートを低減できる充放電回路及び充放電方法を提供することを目的とする。

本発明は、第１のキャパシタ（Ｃ１）と、第２のキャパシタ（Ｃ２）と、第１のキャパシタ（Ｃ１）と第２のキャパシタ（Ｃ２）との間に設けられ、第１のキャパシタ（Ｃ１）と第２のキャパシタ（Ｃ２）との接続をスイッチングするスイッチ手段（７４）と、スイッチ手段（７４）の両端の電圧を検出する電圧検出手段（７６、Ｒ12、Ｒ13）と、第１のキャパシタの充放電制御を行っており、第１のキャパシタの充電時に、電圧検出手段（７６、Ｒ12、Ｒ13）の検出結果に応じてスイッチング手段（７４）をスイッチング制御する制御手段（７１、７２、７３、７５、Ｒ11、Ｃ11）とを有することを特徴とする。

制御手段（７１、７２、７３、７５、Ｒ11、Ｃ11）は、電圧検出手段（７６、Ｒ12、Ｒ13）の検出結果、スイッチ手段（７４）の両端の電圧の極性に応じてスイッチ手段（７４）をスイッチングすることを特徴とする。

制御手段（７１、７２、７３、７５、Ｒ11、Ｃ11）は、スイッチ手段（７４）をオンして、第１のキャパシタ（Ｃ１）及び第２のキャパシタ（Ｃ２）の両方を略同電位に充電した後、スイッチ手段（７４）をオフし、第１のキャパシタ（Ｃ１）を放電させ、第１のキャパシタ（Ｃ１）を放電させた後、第１のキャパシタ（Ｃ１）の充電を開始し、電圧検出手段（７６、Ｒ12、Ｒ13）の検出結果、第１のキャパシタ（Ｃ１）の充電電位が第２のキャパシタ（Ｃ２）の充電電位より大きくなったときに、スイッチ手段（７４）をオンさせることを特徴とする。

なお、上記参照符号はあくまでも参考であり、これによって特許請求の範囲が限定されるものではない。

本発明によれば、スイッチ手段をオンして、第１のキャパシタ及び第２のキャパシタの両方を略同電位に充電した後、スイッチ手段をオフし、第１のキャパシタを放電させ、第１のキャパシタを放電させた後、第１のキャパシタの充電を開始し、第１のキャパシタの充電電位が第２のキャパシタの充電電位より大きくなったときに、スイッチ手段をオンさせることにより、第１のキャパシタの充電時に充電電圧付近で、第２のキャパシタが並列に接続され、容量が増加することによって、オーバーシュートを低減できるなどの特長を有する。

本実施例では、本発明の充放電回路及び充放電方法を冷陰極蛍光管点灯システムに適用した例について説明する。まず、冷陰極蛍光管点灯システムについて説明する。

〔システム構成〕

図１は本発明の一実施例のブロック構成図を示す。

本実施例の冷陰極蛍光管点灯システム１は、例えば、液晶モニタのバックライトなどとして用いられるシステムであり、冷陰極蛍光管部１１、共振回路部１２、駆動ＩＣ（integrated circuit）１３、保護ＩＣ（integrated circuit）１４、ピークホールド回路１５、基準電圧源１６、キャパシタＣ１、Ｃ２から構成される。

冷陰極蛍光管部１１は、冷陰極蛍光管対２１、２２を並列に配置した構成とされている。冷陰極蛍光管対２１は２本の冷陰極蛍光管３１、３２を並列に配置した構成とされ、冷陰極蛍光管対２２は２本の冷陰極蛍光管４１、４２を並列に配置した構成とされている。

冷陰極蛍光管３１、３２、４１、４２の一端には共振回路１２が接続されている。また、冷陰極蛍光管３１、３２の他端は検出用抵抗Ｒs1、Ｒs2を介して接地され、冷陰極蛍光管４１、４２の他端は検出用抵抗Ｒs3、Ｒs4を介して接地されている。

冷陰極蛍光管３１、３２、４１、４２は共振回路１２とともに、共振回路を構成しており、その両端に所定の周波数、例えば、５０ｋＨｚの電圧が印加されると、駆動電流が流れ、点灯され、それより低い周波数或いは高い周波数、例えば、１００ｋＨｚの電圧が印加されると、消灯する。

共振回路１２には、駆動ＩＣ１３から所定の周波数の駆動信号が供給されている。共振回路１２は、キャパシタ、トランスなどから構成され、それらのキャパシタンス、インダクタンスなどにより、共振回路を構成しており、駆動ＩＣ１３から供給される駆動信号に共振して、冷陰極蛍光管部１１に駆動電力を供給印加している。

〔駆動ＩＣ１３〕

図２は駆動ＩＣ１３のブロック構成図を示す。

駆動ＩＣ１３は、電圧制御発振回路５１、起動回路５２、誤差アンプ５３、電圧制御回路５４から構成される。

電圧制御発振回路５１の制御端子Ｔcntには、起動回路５２、及び、誤差アンプ５３、電圧制御回路５４、並びに、端子Ｔ4が接続されている。電圧制御発振回路５１は、制御端子Ｔcntの印加電圧に応じた周波数の発振出力を出力端子Ｔoscから出力する。

電圧制御発振回路５１の出力端子Ｔoscは、駆動ＩＣ１３の出力端子Ｔ1に接続されており、電圧制御発振回路５１の発振出力は、出力端子Ｔ1から共振回路１２に向けて出力される。

起動回路５２は、電源投入時などに冷陰極蛍光管３１、３２、４１、４２の点灯を速くするように電圧制御発振回路５１の制御電圧を制御する。

誤差アンプ５３の反転入力端子には、端子Ｔ２が接続され、非反転入力端子には端子Ｔ３が接続されている。端子Ｔ２には保護ＩＣ１４から平均値信号が供給され、端子Ｔ３には、基準電圧源から基準電圧が供給されている。誤差アンプ５３は、平均値信号と基準電圧との差に応じた電圧を出力する。誤差アンプ５３の出力は、電圧制御発振回路５１の制御端子Ｔcntに供給されるとともに、端子Ｔ4に供給される。

電圧制御回路５４には、端子Ｔ5が接続されている。端子Ｔ5は、保護ＩＣ１４の端子Ｔ14と接続されており、保護ＩＣ１４から停止信号が供給される。電圧制御回路５４は、保護ＩＣ１４からの停止信号により電圧制御発振回路５１の制御端子Ｔcntをハイレベルに固定する。このとき、電圧制御回路５４は、その出力をハイレベルに固定すると、電源切断などによりリセットがかかるまで出力をハイレベルに維持する。

端子Ｔ4は、保護ＩＣ１４の端子Ｔ15に接続されている。また、端子Ｔ4と端子Ｔ15との接続点と接地との間にはキャパシタＣ１が接続されている。電圧制御発振回路５１は、キャパシタＣ１の充電電圧により制御端子Ｔcntに印加される制御電圧が制御され、発振周波数が制御される。

〔保護ＩＣ１４〕

保護ＩＣ１４は、図１に示すようにＰＷＭ（pulse width modulation）制御部６１、及び、保護回路部６２から構成されている。ＰＷＭ制御部６１は、駆動ＩＣ１３に含まれる電圧制御発振回路５１の発振状態をＰＷＭ制御するための回路である。

〔ＰＷＭ制御部６１〕

図３はＰＷＭ制御部６１のブロック構成図を示す。

ＰＷＭ制御部６１は、三角波生成回路７１、コンパレータ７２、ゲート回路７３、アナログスイッチ７４、放電用スイッチ７５、コンパレータ７６、抵抗Ｒ11、Ｒ12、Ｒ13、キャパシタＣ11から構成されている。

端子Ｔ17には外部から輝度を決定するための設定輝度信号が供給されている。端子Ｔ17に供給された設定輝度信号は、コンパレータ７２の反転入力端子に供給される。コンパレータ７２の非反転入力端子には、三角波生成回路７１から三角波が供給されている。コンパレータ７２は、輝度信号と三角波とを比較して、三角波が輝度信号より大きいときに出力をハイレベルとし、三角波が輝度信号より小さいときにその出力をローレベルとする。コンパレータ７２により、三角波の周波数に応じており、かつ、輝度信号に応じたパルス幅のパルスが生成される。

コンパレータ７２の出力パルスは、抵抗Ｒ11、キャパシタＣ11から構成される遅延回路を介してスイッチ７５に供給されるとともに、ゲート回路７３に供給されている。スイッチ７５は、端子Ｔ15と接地との間に接続されており、コンパレータ７２の出力パルスを抵抗Ｒ11、キャパシタＣ11により決定される時間だけ遅延したパルスによりスイッチングされる。スイッチ７５は、パルスがローレベルのときにオフし、キャパシタＣ１を充電し、ハイレベルのときにオンし、キャパシタＣ1を放電する。

ゲート回路７３は、コンパレータ７２の出力パルスを反転して入力する。また、ゲート回路７３には、コンパレータ７６の出力が供給されている。ゲート回路７３は、コンパレータ７２の反転出力とコンパレータ７６の出力とのＡＮＤ論理を出力する。ゲート回路７３の出力は、アナログスイッチ７４に供給される。

アナログスイッチ７４は、ｐチャネルＭＯＳ電界効果トランジスタＭ１及びｎチャネルＭＯＳ電界効果トランジスタＭ２、並びに、反転回路８１から構成されている。トランジスタＭ１とトランジスタＭ２とはいわゆるＣＭＯＳ（complementary ＭＯＳ；相補型ＭＯＳ）構造のトランスファゲートを構成している。トランジスタＭ２のゲートには、ＡＮＤゲート７３の出力が直接供給され、トラジスタＭ１のゲートには、ＡＮＤゲート７３の出力が反転回路８１を介して供給される。

アナログスイッチ７４は、端子Ｔ15と端子Ｔ16との間に接続されており、ゲート回路７３の出力に応じてスイッチングされる。アナログスイッチ７４は、ゲート回路７３の出力がハイレベルのときにオンし、端子Ｔ15と端子Ｔ16とを短絡し、ゲート回路７３の出力がローレベルのときにオフし、端子Ｔ15と端子Ｔ16とを開放する。

コンパレータ７６の反転入力端子には、端子Ｔ16が接続され、非反転入力端子には、抵抗Ｒ12と抵抗Ｒ13との接続点が接続されている。抵抗Ｒ12は、一端がコンパレータ７６の非反転入力端子に接続され、他端が端子Ｔ15に接続されている。抵抗Ｒ13は、一端がコンパレータ７６の非反転入力端子と抵抗Ｒ12の一端との接続点に接続され、他端には電源電圧Ｖddが印加されている。

コンパレータ７６は、抵抗Ｒ12と抵抗Ｒ13との接続点の電位と端子Ｔ16の電位とを比較し、抵抗Ｒ12と抵抗Ｒ13との接続点の電位が端子Ｔ16の電位より大きければ、出力をハイレベルとし、抵抗Ｒ12と抵抗Ｒ13との接続点の電位が端子Ｔ16の電位より小さければ、出力をローレベルとする。

〔ＰＷＭ制御部６１の動作〕
まず、コンパレータ７２の出力パルスがハイレベルになると、スイッチ７４はオフし、端子Ｔ15と端子Ｔ16とは開放される。これによって、キャパシタＣ１とキャパシタＣ２とが切断された状態となる。

次にスイッチ７５は、抵抗Ｒ11、キャパシタＣ11により遅延されてハイレベルとなる。これによって、スイッチ７５がコンパレータ７２の出力がハイレベルになってから僅かに遅延してからオンする。スイッチ７５がオンすることにより端子Ｔ15に接続されたキャパシタＣ１が放電される。

キャパシタＣ１が放電されると、端子Ｔ15の電位が低下する。次に、三角波生成回路７１から出力される三角波が低下し、コンパレータ７２の出力がローレベルになると、抵抗Ｒ11及びＣ11により僅かに遅延して、スイッチ７５がオフする。スイッチ７５がオフすることにより、キャパシタＣ１が駆動ＩＣ１３の端子Ｔ４の電位により充電される。

キャパシタＣ１が充電されることにより端子Ｔ15の電位が上昇する。端子Ｔ15の電位が上昇することによりコンパレータ７６の非反転入力端子の電位が上昇する。

コンパレータ７６の非反転入力端子の電位が上昇し、端子Ｔ16の電位、すなわち、キャパシタＣ２の充電電圧より上昇すると、コンパレータ７６の出力がハイレベルになる。コンパレータ７６の出力がハイレベルになると、ゲート回路７３の出力がハイレベルになり、アナログスイッチ７４がオンする。アナログスイッチ７４がオンすることにより、キャパシタＣ１とキャパシタＣ２とが接続される。

キャパシタＣ１の充電電圧がキャパシタＣ２の充電電圧に対して所望の電圧Ｖに達したときに、キャパシタＣ１とキャパシタＣ２とが接続され、キャパシタＣ１の充電時のオーバーシュートを防止できる。

図４はキャパシタＣ１の充電電圧の変化を示す図である。

キャパシタＣ１の充電時に時刻ｔ１で、アナログスイッチ７４の両端の電圧に応じてアナログスイッチ７４をオンし、キャパシタＣ１、Ｃ２との接続することにより、図４に示すように充電電圧波形を充電電圧付近で緩やかにすることが可能となる。このため、端子Ｔ４の電位にオーバーシュートが発生することを抑制できる。したがって、端子Ｔ４の電位により発振周波数が制御される電圧制御発振回路５１の発振出力を安定化させることができる。また、本実施例では、アナログスイッチ７４の両端の電位をコンパレータ７６により直接比較しているので、アナログスイッチ７４をオンするタイミングをキャパシタＣ１、Ｃ２の充電電位に応じて設定できる。

なお、本実施例のＰＷＭ制御部６１はアナログスイッチ７４の両端の電圧をコンパレータ７６で直接比較したが、アナログスイッチ７４の両端の電圧を各々コンパレータで比較し、各コンパレータの出力を論理演算した出力によりアナログスイッチ７４を制御するようにしてもよい。

図５はＰＷＭ制御部６１の変形例のブロック構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。

本変形例のＰＷＭ制御部１６１は、検出部１７６の構成が図３とは相違している。本変形例の検出部１７６は、コンパレータ１８１、１８２、基準電圧源１８３、１８４、ＡＮＤゲート１８５から構成されている。コンパレータ１８１は、端子Ｔ15が非反転入力端子に接続され、基準電圧源１８３で生成された基準電圧が反転入力に印加されている。コンパレータ１８１は、端子Ｔ15の電位が基準電圧源１８３で生成された基準電圧より大きければ、出力をハイレベルとし、端子Ｔ15の電位が基準電圧源１８３で生成された基準電圧より小さければ、出力をローレベルとする。コンパレータ１８１の出力は、ＡＮＤゲート１８５に供給される。

コンパレータ１８２は、端子Ｔ16の出力が非反転入力端子に供給され、基準電圧源１８４で生成された基準電圧が反転入力に供給されている。コンパレータ１８２は、端子Ｔ16の電位が基準電圧源１８４で生成された基準電圧より大きければ、出力をハイレベルとし、端子Ｔ16の電位が基準電圧源１８４で生成された基準電圧より小さければ、出力をローレベルとする。コンパレータ１８２の出力はＡＮＤゲート１８５に供給される。

ＡＮＤゲート１８５は、コンパレータ１８１の出力とコンパレータ１８２の出力とのＡＮＤ論理を出力する。ＡＮＤゲート１８５の出力は、ＡＮＤゲート７３に供給される。

本変形例によれば、端子Ｔ15の電位及び端子Ｔ16の電位、すなわち、アナログスイッチ７４の両端の電位がともに所定電位より大きくなると、ＡＮＤゲート７３の出力がハイレベルとなり、アナログスイッチ７４をオンさせることが可能となる。

次に、三角波生成回路７１の三角波が設定輝度信号より大きくなり、コンパレータ７２の出力がハイレベルとなると、ゲート回路７３の出力がローレベルとなり、アナログスイッチ７４がオフする。アナログスイッチ７４がオフすることにより、キャパシタＣ２には、駆動ＩＣ１３の端子Ｔ４の電位が保持される。なお、アナログスイッチ７４がオフした後、僅かに経過した後、スイッチ７５がオンし、キャパシタＣ１が放電される。このとき、アナログスイッチ７４がオフした後であるので、キャパシタＣ２には端子Ｔ４の電位が保持されたままになる。

以上により、コンパレータ７２の出力パルスに応じて駆動ＩＣ１３の端子Ｔ４の電位をパルス状に制御できる。

駆動ＩＣ１３は、端子Ｔ４の電位がパルス状に駆動されることにより、電圧制御発振回路５１の発振周波数を略５０ｋＨｚと略１００ｋＨｚの間で間欠的に変化させることが可能となる。電圧制御発振回路５１の出力発振周波数が５０ｋＨｚになると、共振回路１２が共振して冷陰極蛍光管３１、３２、４１、４２が点灯する。また、電圧制御発振回路５１の出力発振周波数が１００ｋＨｚになると、共振回路１２から冷陰極蛍光管３１、３２、４１、４２への電力の供給が停止され、冷陰極蛍光管３１、３２、４１、４２は消灯する。

以上により、冷陰極蛍光管３１、３２、４１、４２に間欠的に電力が供給されて、輝度が一定に保持される。

ここで、ＰＷＭ制御部６１に用いられるコンパレータ７６について説明する。

〔コンパレータ７６〕
コンパレータ７６は、抵抗Ｒ12と抵抗Ｒ13との接続点の電位と端子Ｔ16の電位とを比較し、抵抗Ｒ12と抵抗Ｒ13との接続点の電位が端子Ｔ16の電位より大きければ、出力をハイレベルとし、抵抗Ｒ12と抵抗Ｒ13との接続点の電位が端子Ｔ16の電位より小さければ、出力をローレベルとする。このコンパレータ７６には、ヒステリシス及びオフセットが付与されており、このコンパレータ７６として本発明のコンパレータが適用される。

ここで、コンパレータ７６について詳細に説明する。

図６はコンパレータ７６の回路構成図を示す。

コンパレータ７６は、第１の入力信号に応じた第１の電流と第２の入力信号に応じた第２の電流とを比較し、その大小関係に応じて出力信号をハイレベル又はローレベルとする比較回路部１２１、及び、比較回路部１２１の出力信号が一方のレベルのときに第１の入力信号に応じた第１の電流を制御し、比較回路１２１の出力信号が他方のレベルのときに第２の入力信号に応じた第２の電流を制御し、入出力信号にヒステリシス特性を与える入力制御回路１２２、並びに、バイアス電源１２３、１２４から構成されている。

〔比較回路部１２１〕
比較回路部１２１は、ｐチャネルＭＯＳ電界効果トランジスタＭ31、Ｍ32、及び、ｎチャネルＭＯＳ電界効果トランジスタＭ33〜Ｍ36から構成される比較回路と、ｐチャネルＭＯＳ電界効果トランジスタＭ37及びｎチャネルＭＯＳ電界効果トランジスタＭ38から構成される出力回路とから構成されている。

トランジスタＭ31、Ｍ32は、カレントミラー回路を構成しており、トランジスタＭ31に流れる電流に応じた電流がトランジスタＭ32に流れる。

トランジスタＭ33のゲートには、バイアス電源１２４からバイアス電圧Ｖbias2が印加されている。トランジスタＭ33は、バイアス電圧Ｖbias2に応じた電流をトランジスタＭ31のドレインから引き込む。トランジスタＭ34のゲートには、バイアス電源１２４からバイアス電圧Ｖbias2が印加されている。トランジスタＭ34は、バイアス電圧Ｖbias2に応じた電流をトランジスタＭ32のドレインから引き込む。

トランジスタＭ35のゲートには、バイアス電源１２３からバイアス電圧Ｖbias1が印加されている。トランジスタＭ35は、バイアス電圧Ｖbias1に応じた電流をトランジスタＭ33のソースから引き込み、接地に逃がす。トランジスタＭ36のゲートには、バイアス電源１２３からバイアス電圧Ｖbias1が印加されている。トランジスタＭ36は、バイアス電圧Ｖbias1に応じた電流をトランジスタＭ34のソースから引き込み、接地に逃がす。

トランジスタＭ33とトランジスタＭ35との接続点には、入力制御回路１２２から第１の電流が供給され、トランジスタＭ34とトランジスタＭ36との接続点には、入力制御回路１２２から第２の電流が供給される。

比較回路部１２１は、第１の電流が第２の電流より大きくなると、トランジスタＭ31のドレイン及びゲート並びにトランジスタＭ32のゲートからの電流の引き込みが小さくなり、かつ、トランジスタＭ34のドレインからの電流の引き込みが大きくなるので、トランジスタＭ37のゲート電圧が低下する。これにより、トランジスタＭ37がオンして出力がハイレベルとなる。

また、比較回路部１２１は、第２の電流が第１の電流より大きくなると、トランジスタＭ31のドレイン及びゲート並びにトランジスタＭ32のゲートからの電流の引き込みが大きくなり、かつ、トランジスタＭ34のドレインからの電流の引き込みが小さくなるので、トランジスタＭ37のゲート電圧が上昇する。これにより、トランジスタＭ37がオフして出力がローレベルとなる。

〔入力制御回路１２２〕
入力制御回路１２２は、電流源１３１、第１の入力制御回路１３２、第２の入力制御回路１３３、第１の入力トランジスタＭ41、第２の入力トランジスタＭ42から構成される。

電流源１３１には、電源電圧Ｖddが印加され、電源電圧Ｖddから駆動電流を生成し、出力する。電流源１３１で生成された電流は、第１の入力トランジスタＭ41のソース及び第２の入力トランジスタＭ42のソースに供給される。

第１の入力トランジスタＭ41は、ｐチャネルＭＯＳ電界効果トランジスタで構成されており、ゲートが端子Ｔ16に接続されている。端子Ｔ16に供給された信号は、第１の入力信号として第１の入力トランジスタＭ41のゲートに供給される。

第２の入力トランジスタＭ42は、ｐチャネルＭＯＳ電界効果トランジスタで構成されており、ゲートが抵抗Ｒ12と抵抗Ｒ13との接続点に接続されている。抵抗Ｒ12と抵抗Ｒ13との接続点の電位は、第２の入力信号として第２の入力トランジスタＭ42のゲートに供給される。

第１の入力トランジスタＭ41は、第１の入力信号に応じた電流を電流源１３１から引き込みドレインから出力する。第１の入力トランジスタＭ41のドレインから出力された電流は、第１の電流として比較回路部１２１に供給される。第２の入力トランジスタＭ42は、第２の入力信号に応じた電流を電流源１３１から引き込みドレインから出力する。第２の入力トランジスタＭ42のドレインから出力された電流は、第２の電流として比較回路部１２１に供給される。

〔第１の入力制御回路１３２〕
第１の入力制御回路１３２は、ｎチャネルＭＯＳ電界効果トランジスタＭ51、Ｍ52、及び、反転回路１４１から構成されており、比較回路部１２１の出力がローレベルのときに、第１の入力トランジスタＭ41から比較回路部１２１に供給される第１の電流が低減するように制御する。

トランジスタＭ51は、ドレインが第１の入力トランジスタＭ41のドレインと比較回路部１２１との接続点に接続されており、ソースがトランジスタＭ52のドレインに接続され、ゲートが反転回路１４１を介して比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点に接続されている。トランジスタＭ52は、ドレインがトランジスタＭ51のソースに接続され、ソースが接地され、ゲートにはバイアス電源１２３からバイアス電圧Ｖbias1が印加されている。

比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点の電位がローレベルになると、反転回路１４１の出力はハイレベルになる。反転回路１４１の出力がハイレベルになると、トランジスタＭ51がオンする。トランジスタＭ51がオンすると、トランジスタＭ52により、第１の入力トランジスタＭ41のドレインと比較回路部１２１との接続点からバイアス電圧Ｖbias1で設定される定電流分だけ電流が引き込まれる。これによって、第１の入力信号に応じた第１の電流が減少する。

また、比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点の電位がハイレベルのときには、反転回路１４１の出力はローレベルになる。反転回路１４１の出力がローレベルのときにはトランジスタＭ51はオフしており、比較回路部１２１には第１の入力信号に応じた第１の電流がそのまま供給される。

〔第２の入力制御回路１３３〕
第２の入力制御回路１３３は、ｎチャネルＭＯＳ電界効果トランジスタＭ61、Ｍ62から構成されており、比較回路部１２１の出力がハイレベルのときに、第２の入力トランジスタＭ42から比較回路部１２１に供給される第２の電流が低減するように制御する。

トランジスタＭ61は、ドレインが第２の入力トランジスタＭ42のドレインと比較回路部１２１との接続点に接続されており、ソースがトランジスタＭ62のドレインに接続され、ゲートが比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点に接続されている。トランジスタＭ62は、ドレインがトランジスタＭ61のソースに接続され、ソースが接地され、ゲートにはバイアス電源１２３からバイアス電圧Ｖbias1が印加されている。

比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点の電位がハイレベルになると、トランジスタＭ61がオンする。トランジスタＭ61がオンすると、トランジスタＭ62により、第２の入力トランジスタＭ42のドレインと比較回路部１２１との接続点からバイアス電圧Ｖbias1で設定される定電流分だけ電流が引き込まれる。これによって、第２の入力信号に応じた第２の電流が減少する。

また、比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点の電位がローレベルのときには、トランジスタＭ61はオフしており、比較回路部１２１には第２の入力信号に応じた第２の電流がそのまま供給される。

〔動作〕
図７はコンパレータ７６の動作説明図を示す。図７（Ａ）は第１の入力及び第２の入力、図７（Ｂ）は第１の電流及び第２の電流、図７（Ｃ）は出力信号の動作波形、図７（Ｄ）は第１の入力制御回路１３２の状態、図７（Ｅ）は第２の入力制御回路１３３の状態を示す。

時刻ｔ0で、第１の入力信号が第２の入力信号より大きい状態では、第１の電流が第２の電流より小さくなり、比較回路部１２１の出力はローレベルとなる。

比較回路部１２１の出力がローレベルの状態では、第１の入力制御回路１３２のトランジスタＭ51がオンし、第１の電流が第１の入力制御回路１３２に引き込まれ、低減する。また、比較回路部１２１の出力がローレベルの状態では、第２の入力制御回路１３３のトランジスタＭ61はオフし、第２の電流はそのまま比較回路部１２１に供給される。この状態では、第１の入力信号が第２の入力信号より一定レベル以上大きくならないと、出力は反転しないことになる。

次に、時刻ｔ1で、第１の入力信号が第２の入力信号より一定レベル以上大きくなると、第１の電流が第２の電流より大きくなり、比較回路部１２１の出力はハイレベルとなる。比較回路部１２１の出力がハイレベルになると、第１の入力制御回路１３２のトランジスタＭ51はオフし、第１の電流はそのまま比較回路部１２１に供給される。また、第２の入力制御回路１３３のトランジスタＭ61はオンし、第２の電流はその一部が第２の入力制御回路１３３に引き込まれ、低減する。この状態では、第１の入力信号が第２の入力信号より一定レベル以上、小さくならないと、出力は反転しないことになる。

次に、時刻ｔ2で第１の入力信号が第２の入力信号より一定レベル以上小さくなると、第１の電流が第２の電流より小さくなり、比較回路部１２１の出力はローレベルとなる。比較回路部１２１の出力がハイレベルになると、第１の入力制御回路１３２のトランジスタＭ51はオンし、第１の電流はその一部が第１の入力制御回路１３２に引き込まれ、低減する。また、第２の入力制御回路１３３のトランジスタＭ61はオフし、第２の電流はそのまま比較回路部１２１に供給される。この状態では、第１の入力信号が第２の入力信号より一定レベル以上、大きくならないと、出力は反転しないことになる。

以上により、入出力特性にヒステリシスを持たせることが可能となる。

このとき、本実施例では、第１の入力及び第２の入力がＭＯＳ電界効果トランジスタから構成される入力トランジスタＭ41及びＭ42のゲートに供給されるため、入力側に電流供給能力が十分でなくてもヒステリシス動作が可能となる。

また、比較回路部１２１を構成するトランジスタＭ35のチャネル長とトランジスタＭ36のチャネル長とを異ならせることにより、トランジスタＭ35とトランジスタＭ36との電流供給能力を異ならせ、入出力信号にオフセットを持たせることができる。なお、トランジスタＭ35のチャネル幅とトランジスタＭ36のチャネル幅を変えることによっても、トランジスタＭ35とトランジスタＭ36との電流供給能力を異ならせ、入出力信号にオフセットを持たせることができる。さらに、チャネル長とチャネル幅の両方を異ならせることによっても同様にトランジスタＭ35とトランジスタＭ36との電流供給能力を異ならせ、入出力信号にオフセットを持たせることができる。

〔保護回路部６２〕

次に保護回路部６２について説明する。

保護回路部６２は、冷陰極蛍光管部１１の印加電圧や供給電流の最大値を検出し、冷陰極蛍光管部１１の異常を検知するための回路である。

図８は保護回路部６２のブロック構成図を示す。

保護回路部６２は、最大値出力回路９１、コンパレータ９２、基準電圧源９３、係数乗算回路９４、コンパレータ９５、９６、９７、基準電圧源９８、ＡＮＤゲート９９、出力回路１００、平均値回路１０１、ダイオードＤ1、Ｄ2から構成される。

最大値出力回路９１には、端子Ｔ12、Ｔ13から検出電圧が入力される。端子Ｔ12には、接地との間にダイオードＤ1が逆方向に接続されている。また、端子Ｔ13には、接地との間にダイオードＤ2が逆方向に接続されている。

ダイオードＤ1、Ｄ2は、保護ＩＣ１３の保護素子として作用している。ダイオードＤ1、Ｄ2により端子Ｔ12、Ｔ13から検出電圧が半波整流される。端子Ｔ12、Ｔ13に供給され、ダイオードＤ1、Ｄ2により半波整流された信号が最大値出力回路９１に供給される。

最大値出力回路９１は、端子Ｔ12から供給される検出電圧又は端子Ｔ13から供給される検出電圧のうち大きい方の検出電圧を選択的に出力する。

最大値出力回路９１から出力された最大値信号は、コンパレータ９２の非反転入力端子及び係数乗算回路９４に供給される。コンパレータ９２の反転入力端子には基準電圧源９３から基準電圧が印加されている。基準電圧源９３で発生される基準電圧は、最大値信号の下限値に設定されている。

コンパレータ９２は最大値出力回路９１からの最大値信号が基準電圧源９３で発生される基準電圧より大きければ、出力をハイレベルとし、最大値出力回路９１からの最大値信号が基準電圧源９３で発生される基準電圧より小さければ、出力をローレベルとする。コンパレータ９２の出力は、ＡＮＤゲート９９に供給される。

また、係数乗算回路９４は、最大値出力回路９１から出力された最大値信号を０．８倍する。すなわち、最大値の８０％の信号を出力する。係数乗算回路９４で０．８倍された信号は、コンパレータ９５、９６の反転入力端子に供給される。

コンパレータ９５の非反転入力端子には、端子Ｔ12に供給される検出信号Ｖ12が供給されている。コンパレータ９５は検出信号Ｖ12が係数乗算回路９４からの最大値の８０％の信号より大きければ、出力をハイレベルとし、検出信号Ｖ12が係数乗算回路９４からの最大値の８０％の信号より小さければ、出力をローレベルとする。

コンパレータ９６の非反転入力端子には、端子Ｔ13に供給される検出信号Ｖ13が供給されている。コンパレータ９６は検出信号Ｖ13が係数乗算回路９４からの最大値の８０％の信号より大きければ、出力をハイレベルとし、検出信号Ｖ13が係数乗算回路９４からの最大値の８０％の信号より小さければ、出力をローレベルとする。コンパレータ９５、９６の出力は、ＡＮＤゲート９９に供給される。

コンパレータ９７の反転入力端子には、端子Ｔ11からホールド回路１５の出力が供給されている。ホールド回路１５は、検出抵抗Ｒs1と検出抵抗Ｒs2との接続点の電圧及び検出抵抗Ｒs3と検出抵抗Ｒs4との接続点の最大電圧をホールドしている。また、コンパレータ９７の反転入力端子には、基準電圧源９８から基準電圧が印加されている。基準電圧源９８で発生される基準電圧は、最大駆動電圧に応じた電圧に設定されている。

コンパレータ９７はホールド回路１５の出力電圧が基準電圧９８からの基準電圧より大きければ、出力をローレベルとし、ホールド回路１５の出力電圧が基準電圧９８からの基準電圧より小さければ、出力をハイレベルとする。コンパレータ９７の出力は、ＡＮＤゲート９９に供給される。

ＡＮＤゲート９９には、コンパレータ９２、９５、９６、９７の出力が供給される。ＡＮＤゲート９９は、コンパレータ９２、９５、９６、９７の出力のＡＮＤ論理を出力する。ＡＮＤゲート９９は、コンパレータ９２、９５、９６、９７の出力がすべてハイレベルのときに出力がハイレベルとなり、コンパレータ９２、９５、９６、９７の出力のうちいずれか一つでもローレベルとなると出力がローレベルとなる。ＡＮＤゲート９９の出力は、出力回路１００に供給される。

出力回路１００は、電流源１１１、コンパレータ１１２、基準電圧源１１３、キャパシタＣ21、トランジスタＭ11、Ｍ12から構成されている。

ＡＮＤゲート９９の出力は、トランジスタＭ11のゲートに供給される。トランジスタＭ11はｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソースが接地され、ドレイン−ソースに並列にキャパシタＣ21が接続された構成とされている。また、トランジスタＭ11のドレインとキャパシタＣ21との接続点には、電流源１１１から充電電流が供給されている。

トランジスタＭ11は、ＡＮＤゲート９９の出力がハイレベルのときにオンし、ＡＮＤゲート９９の出力がローレベルのときにオフする。トランジスタＭ11がオフの状態で電流源１１１からキャパシタＣ21に充電電流が供給され、キャパシタＣ21が充電される。また、トランジスタＭ12がオンすると、キャパシタＣ21に充電された電荷がトランジスタＭ11を通して接地に放電される。このようにキャパシタＣ21は、トランジスタＭ11のオン／オフに応じて充放電される。

キャパシタＣ21の充電電圧は、コンパレータ１１２の反転入力端子に印加されている。コンパレータ１１２の非反転入力端子には、基準電圧源１１３から基準電圧が供給されている。コンパレータ１１２は、キャパシタＣ21の充電電圧が基準電圧源１１３からの基準電圧より大きければ、出力をローレベルとし、キャパシタＣ21の充電電圧が基準電圧源１１３からの基準電圧より小さければ、出力をハイレベルとする。コンパレータ１１２の出力は、トランジスタＭ12のゲートに供給されている。

トランジスタＭ12は、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソースが接地され、ドレインが出力端子Ｔ14に接続されている。トランジスタＭ12は、コンパレータ１１２の出力がハイレベルのときにオンし、ローレベルのときオフする。

〔保護回路部６２の動作〕

通常動作状態においては、コンパレータ９２、９５、９６、９７の出力すべてハイレベルとなり、ＡＮＤゲート９９の出力はハイレベルとなる。ＡＮＤゲート９９の出力がハイレベルのときには、トランジスタＭ11がオンする。トランジスタＭ11がオンすることにより、キャパシタＣ21が放電され、キャパシタＣ21の充電電圧はローレベルとなる。キャパシタの充電電圧がローレベルとなることにより、コンパレータ１１２の出力がハイレベルとなる。コンパレータ１１２の出力がハイレベルになると、トランジスタＭ12がオンし、端子Ｔ14はローレベルとなる。

また、冷陰極蛍光管部１１の接続状態、点灯状態に異常があり、最大出力回路９１の出力が基準電圧、すなわち、最大値信号の下限値より小さくなると、コンパレータ９２の出力がローレベルになる。

コンパレータ９２の出力がローレベルになると、ＡＮＤゲート９９の出力はローレベルとなる。ＡＮＤゲート９９の出力がローレベルのときには、トランジスタＭ11がオフする。トランジスタＭ11がオフすることにより、キャパシタＣ21が電流源１１１により充電される。キャパシタＣ21が充電され、その充電電圧が基準電圧１１３より大きくなると、コンパレータ１１２の出力がローレベルとなる。コンパレータ１１２の出力がローレベルになると、トランジスタＭ12がオフし、端子Ｔ14はハイレベルとなる。端子Ｔ14がハイレベルになることにより、冷陰極蛍光管部１１の異常状態を検知できる。

さらに、冷陰極蛍光管部１１の接続状態、消灯などの異常により、端子Ｔ12又は端子Ｔ13の電圧が係数乗算回路９４の出力、最大値信号の８０％より小さくなると、コンパレータ９５又は９６の出力がローレベルになる。

また、冷陰極蛍光管部１１が過電圧状態となり、端子Ｔ11の電圧が基準電圧源９８で生成される基準電圧より大きくなると、コンパレータ９７の出力がローレベルになる。コンパレータ９７の出力がローレベルになると、ＡＮＤゲート９９の出力はローレベルとなる。ＡＮＤゲート９９の出力がローレベルのときには、トランジスタＭ11がオフする。トランジスタＭ11がオフすることにより、キャパシタＣ21が電流源１１１により充電される。キャパシタＣ21が充電され、その充電電圧が基準電圧１１３より大きくなると、コンパレータ１１２の出力がローレベルとなる。コンパレータ１１２の出力がローレベルになると、トランジスタＭ12がオフし、端子Ｔ14はハイレベルとなる。端子Ｔ14がハイレベルになることにより、冷陰極蛍光管部１１の異常状態を検知できる。端子Ｔ14は、駆動ＩＣ１３の端子Ｔ５に接続されている。

また、平均値回路１０１には、端子Ｔ12、端子Ｔ13から検出信号Ｖ12、Ｖ13が供給されている。平均値回路１０１は、検出信号Ｖ12、Ｖ13の平均値に応じた信号を生成し、端子Ｔ18から出力する。端子Ｔ18は、駆動ＩＣ１３の端子Ｔ２に接続されている。

本発明の一実施例のブロック構成図である。駆動ＩＣ１３のブロック構成図である。ＰＷＭ制御部６１のブロック構成図である。キャパシタＣ１の充電電圧の変化を示す図である。ＰＷＭ制御部６１の変形例のブロック構成図である。コンパレータ７６の回路構成図である。コンパレータ７６の動作説明図である。保護回路部６２のブロック構成図である。

符号の説明

１冷陰極蛍光管点灯システム
１１冷陰極蛍光管部、１２共振回路、１３駆動ＩＣ、１４保護ＩＣ
１５ホールド回路、１６基準電圧源
２１、２２冷陰極蛍光管対、３１、３２、４１、４２冷陰極蛍光管
６１ＰＷＭ制御部、６２保護回路部
Ｃ１、Ｃ２キャパシタ
９１最大値出力回路、９２、９５〜９７、１１２コンパレータ
９４係数乗算回路、９８基準電圧源、９９ＡＮＤゲート、１００出力回路
１０１平均値回路、Ｄ1、Ｄ2 ダイオード
１２１、２２１電流源

Claims

第１のキャパシタと、
第２のキャパシタと、
前記第１のキャパシタと前記第２のキャパシタとの間に設けられ、前記第１のキャパシタと前記第２のキャパシタとの接続をスイッチングするスイッチ手段と、
前記スイッチ手段の両端の電圧を検出する電圧検出手段と、
前記第１のキャパシタの充放電制御を行っており、前記第１のキャパシタの充電時に、前記電圧検出手段の検出結果に応じて前記スイッチング手段をスイッチング制御する制御手段とを有することを特徴とする充放電回路。
前記制御手段は、前記電圧検出手段の検出結果、前記スイッチ手段の両端の電圧の極性に応じて前記スイッチ手段をスイッチングすることを特徴とする請求項１記載の充放電回路。
前記制御手段は、前記スイッチ手段をオンして、前記第１のキャパシタ及び前記第２のキャパシタの両方を略同電位に充電した後、前記スイッチ手段をオフし、前記第１のキャパシタを放電させ、前記第１のキャパシタを放電させた後、前記第１のキャパシタの充電を開始し、前記電圧検出手段の検出結果、前記第１のキャパシタの充電電位が前記第２のキャパシタの充電電位より大きくなったときに、前記スイッチ手段をオンさせることを特徴とする請求項１又は２記載の充放電回路。
第１のキャパシタと、
第２のキャパシタと、
前記第１のキャパシタと前記第２のキャパシタとの間に設けられ、前記第１のキャパシタと前記第２のキャパシタとの接続をスイッチングするスイッチ手段とを有し、
前記スイッチ手段の両端の電圧を検出し、
前記電圧検出手段の検出結果に応じて前記スイッチング手段をスイッチング制御することを特徴とする充放電方法。
前記スイッチ手段の両端の電圧の極性に応じて前記スイッチ手段をスイッチングすることを特徴とする請求項４記載の充放電方法。
前記スイッチ手段をオンして、前記第１のキャパシタ及び前記第２のキャパシタの両方を略同電位に充電した後、前記スイッチ手段をオフし、前記第１のキャパシタを放電させ、前記第１のキャパシタを放電させた後、前記第１のキャパシタの充電を開始し、前記第１のキャパシタの充電電位が前記第２のキャパシタの充電電位より大きくなったときに、前記スイッチ手段をオンさせることを特徴とする請求項４又は５記載の充放電方法。