KR100785663B1

KR100785663B1 - 디스플레이 장치에서의 잔상 제거 방법

Info

Publication number: KR100785663B1
Application number: KR1020060127581A
Authority: KR
Inventors: 쉔 치아-후이
Original assignee: 프라임 뷰 인터내셔널 코오포레이션 리미티드
Priority date: 2005-12-20
Filing date: 2006-12-14
Publication date: 2007-12-14
Also published as: US7592989B2; KR20070065797A; US20070139347A1; JP2007171920A; TW200725562A; TWI300549B

Abstract

디스플레이 장치에서 잔상을 제거하기 위한 게이트 드라이버 회로가 제공된다. 게이트 드라이버 회로는 제1 축전기, 다이오드, 제2 축전기 및 조정회로를 포함한다. 제1 축전기는 입력전압의 고주파수 서지(surge) 및 고주파수 노이즈(noise)를 여과(filters out)한다. 다이오드는 입력전압을 수신하며 전하를 제2 축전기로 전달하여 제2 축전기를 대전(charges up)시킨다. 다이오드는 또한 조정회로에 입력전압을 제공한다. 마지막으로, 조정회로의 전압레벨 전환기가 디스플레이 장치의 로직회로로 출력전압을 송신한다.

디스플레이, 게이트 드라이버 회로, 잔상

Description

디스플레이 장치에서의 잔상 제거 방법{METHOD FOR ELIMINATING RESIDUAL IMAGE IN DISPLAY DEVICE}

첨부된 도면은 발명의 이해를 돕기 위해 본 명세서의 일부로서 포함된다. 도면들은 발명의 실시예들을 도시하며, 설명 부분과 함께 발명의 원리를 해설하는 역할을 한다. 도면에서,

도 1은 박막트랜지스터(thin film transistor, TFT) 액정디스플레이(liquid crystal display, LCD) 장치를 위한 구동 타이밍 시퀀스(driving timing sequence) 다이어그램이다.

도 2는 디스플레이 장치를 구동하기 위한 기존의 게이트 회로를 나타낸 도면이다.

도 3은 디스플레이 장치의 기존 전원차단로직 구동시퀀스(power-off logic-driving sequence)를 나타낸 타임 다이어그램이다.

도 4는 디스플레이 장치의 게이트 드라이버 회로의 기존 아키텍쳐(architecture)를 나타낸 블럭도이다.

도 5는 본 발명의 바람직한 일 실시예에 따른 게이트 드라이버 회로이다.

도 6은 본 발명의 바람직한 일 실시예에 따른 로직 구동원의 중단 시퀀스를 나타낸 타임 다이어그램이다.

도 7은 본 발명의 바람직한 다른 실시예에 따른 로직 구동원의 중단 시퀀스를 나타낸 타임 다이어그램이다.

본 발명은 게이트 드라이버 회로에 관한 것이다. 보다 상세하게는, 본 발명은 디스플레이 장치에서 잔상을 제거하기 위한 게이트 드라이버 회로에 관한 것이다.

도 1은 박막트랜지스터(thin film transistor, TFT) 액정디스플레이(liquid crystal display, LCD) 장치를 위한 구동 타이밍 시퀀스(driving timing sequence) 다이어그램이다. 도 1에 나타난 바와 같이, 기존의 TFT LCD는 디스플레이 패널(display panel)과 백라이트 모듈(back light module)을 포함한다. 현재, TFT LCD를 위한 내부 시동 시퀀스(start-up sequence)에는 타임 시퀀스(time sequence) tN1 동안 (곡선 A로 나타나는 바와 같이) TFT LCD의 주전원(main power source)을 켜는 것이 포함된다. 여기에는 TFT LCD와 픽셀전극(pixel electrode)의 공통전극(common electrode)에 전압을 인가하는 것이 포함된다. 그 다음, 타임 시퀀스 tN2에서는, 영상신호가 (곡선 B에서 나타나는 바와 같이) TFT LCD의 픽셀구조에 입력된다. 그 다음, 타임 시퀀스 tN3에서는, (곡선 C에서 나타나는 바와 같이) 백라 이트 모듈이 켜져 디스플레이 패널에 광원을 제공하며 TFT LCD 상에 영상을 디스플레이한다. 더 나아가, 도 1에 나타난 바와 같이, 기존의 TFT LCD의 내부 중단 시퀀스(shut down sequence)는 일련의 단계들을 포함하는데, 이들은 단순히 시동 시퀀스의 반대이다. 우선, 타임 시퀀스 tF1에서는, 백라이트 모듈이 중단되고, 그 다음 타임 시퀀스 tF2에서 픽셀구조로 공급된 영상신호가 종결(terminates)한다. 그 후, 타임 시퀀스 tF3에서 TFT LCD의 주전원이 꺼진다.

이에 따라, 백라이트 모듈은 중단된 후 시간이 지났지만 영상신호가 종결되기 이전, 즉 tF1 내지 tF2 사이의 시간간격 중에(통상적으로 약 16.7 msec), 픽셀구조 내에 영상신호가 여전히 존재하며 픽셀전극에 잔류 전기전하가 여전히 존재한다. 이러한 잔류 전하는 유효한 출구경로(effective exit path)가 없으므로 일정 기간이 지나면서야 소산될 수 있다. 그러므로 TFT LCD에는 꺼진 이후 타임 시퀀스 tF3부터 한동안 잔상이 존재한다.

도 2는 디스플레이 장치를 구동하기 위한 기존의 게이트 회로를 나타낸다. 도 3은 디스플레이 장치의 기존 전원차단로직 구동시퀀스(power-off logic-driving sequence)를 나타내는 타이밍 다이어그램이다. 도 2 및 도 3에 나타난 바와 같이, 디스플레이 장치의 전원이 켜 있을 때, 유도자(201) 및 축전기(203, 205)는 도 2의 집적조정회로(integrated regulator circuit)(207)와 함께 디스플레이 장치의 로직회로(logic circuit)를 구동하는 데 필요한 소스 파워(source power)(VDD)를 제공한다. 한편, 디스플레이 장치의 로직회로의 로직 상태(VDD 또는 VSS)에 따라, 그리고 게이트 드라이버 내 채널회로(channer circuits)의 레벨 시프터(level shifter) 를 통하여, 게이트로직 구동원(gate logic-driving source)(VGH, VGL)은 로직 상태(VDD 또는 VSS)를 디스플레이 장치 내부의 픽셀구조 내 박막트랜지스터를 키거나 중단시키기 위한 게이트로직 구동원(VGH 또는 VGL)으로 변환한다.

그 다음, 디스플레이 장치가 중단되었을 때(도 3에 점선 I로 표시), 로직 구동원(logic-driving source)(VDD) 및 게이트로직 구동원(VGH, VGL)의 중단은 일치(unanimous)한다. 따라서 디스플레이 장치를 중단한 후, 게이트로직 구동원(VGH, VGL)에는 디스플레이 장치 내부 픽셀구조의 박막트랜지스터를 키거나 끄기 위한 잔류 전기전하가 여전히 남아 있어 잔상을 생성한다.

전술된 문제를 해결하기 위해, 디스플레이 장치의 로직회로에서 필요하는 구동원(VDD, VGH, VGL)의 중단 타이밍 시퀀스를 제어하기 위해 통상적으로 타임 시퀀스 tF3 이후 마이크로프로세서와 함께 세 개의 제어용(controlling) 집적회로(integrated circuits, IC)가 사용된다. 따라서 디스플레이 장치가 중단된 때, 로직 구동원의 중단 시퀀스가 연장되어 디스플레이 장치 내 픽셀구조의 박막트랜지스터 모두가 켜 있는 채로 남아있도록 하고, 이로써 픽셀전극이 신속하게 방전하고 잔상을 제거하게 한다.

그러나 기존의 방법에는 디스플레이 장치의 로직회로 내 구동원(VDD, VGH, VGL)의 중단 타이밍 시퀀스 제어를 위해 별도의 세 개 제어용 IC와 마이크로프로세서가 요구되므로, 생산비용이 상당히 증가된다.

이에 따라, 본 발명에 있어 적어도 하나의 목적은 디스플레이 장치를 중단시키는 결과 발생하는 잔상을 제거할 수 있는 디스플레이 장치용 게이트 드라이버 회로를 제공하는 것이다.

본 발명에서는, 입력전압의 전압레벨 변환이 수행되며, 이 전압은 구동원(VDD)으로서 디스플레이 장치의 로직회로에 인가된다. 본 발명의 게이트 드라이버 회로는 제1 축전기, 다이오드, 제2 축전기 및 조정회로를 포함한다. 제1 축전기는 입력전압의 고주파수 서지(surge) 및 고주파수 노이즈(noise)를 여과(filters out)한다. 다이오드는 입력전압을 수신하며 전하를 제2 축전기로 전달하여 제2 축전기를 대전(charges up)시킨다. 다이오드는 또한 조정회로에 입력전압을 제공한다. 마지막으로, 조정회로의 전압레벨 전환기가 디스플레이 장치의 로직회로로 출력전압을 송신한다.

본 발명에서는, 디스플레이 장치 내의 로직회로를 구동하는 데 필요한 전원(VDD)이 디스플레이 장치가 중단될 때 연장된다. 그러므로 종래의 기법에서와 같이 중단 시퀀스를 제어하는 데 세 개의 제어기 및 마이크로프로세서를 사용할 필요가 없다. 그 결과, 전반적인 생산비용이 절감된다.

전술된 개괄적 설명과 후술되는 상세한 설명 모두는 예시적인 것이며, 청구된 발명을 더 설명하기 위한 것임을 이해할 것이다.

이하, 본 발명의 현재 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 가능한 경우, 동일하거나 대응하는 구성 요소에는 동일한 참조번호가 사용된다.

도 4는 디스플레이 장치의 게이트 드라이버 회로의 기존 아키텍쳐(architecture)를 나타낸 블럭도이다. 도 4에 나타난 바와 같이, 디코더(401)는 복수의 출력단자를 구비한다. 각 출력단자는 전압 시프터(voltage shifter) 및 출력 스테이지(output stage)와 커플되어 있어 다양한 채널회로(channel circuits)가 생성된다. 마지막으로, 채널회로들은 디스플레이 장치에서 각각의 게이트 라인(gate lines) G1 ~ Gm에 커플되어 있다.

디코더(401)는 시프트 레지스터(shift registers)에 의해 제공되는 제어신호 S0 ~ Sn을 수신한다. 제어신호 S0 ~ Sn은 디스플레이 장치에서 구동될 게이트 라인을 지정한다. 예를 들어, 게이트 라인 G1이 구동될 필요가 있는 경우, 디코더(401)는 제어신호 S0 ~ Sn을 디코딩한 후, 전압 시프터(402)에 로직 1(즉, 본 발명에서 제공되는 로직 구동원 VDD)을 출력할 것이다. 한편, 다른 전압 시프터에는 로직 0(즉, 본 발명에서 제공되는 기준전압 VSS)이 출력될 것이다. 그 다음, 입력된 로직 1 신호에 따라, 전압 시프터(402)는 로직 구동원 VDD를 게이트로직 구동원 VGH로 증가시켜 해당 출력 스테이지로 출력할 것이다. 그 결과, 게이트 라인 G1은 로직 1 레벨에 의해 디스플레이 장치 내부의 픽셀구조 내 박막트랜지스터를 키며, 다른 게이트 라인들 G2 ~ Gm은 로직 0 레벨에 의해 박막트랜지스터들을 중단한다.

도 5는 본 발명의 바람직한 일 실시예에 따른 게이트 드라이버 회로이다. 도 5에 나타난 바와 같이, 본 발명의 게이트 드라이버 회로(500)는 축전기(501) 다이오드(503), 제2 축전기(505) 및 조정회로(507)를 포함한다. 제1 축전기(501)는 입력전압 VIN 및 기준 전위 VSS에 커플되어 있다. 다이오드(503)의 음극단자(anode terminal)는 입력전압 VIN을 수신하며, 다이오드(503)의 양극단자(cathode terminal)는 제2 축전기(505)의 양전하단자(positive terminal) 및 조정회로(507)의 입력단자(input terminal)(507)에 각각 커플되어 있다. 더 나아가, 제2 축전기(505)의 양극단자 및 조정회로(507)의 접지단자(ground terminal)는 기준 전위 VSS에 커플되어 있다. 마지막으로, 조정회로(507)의 전압레벨 전환을 통해, 로직 구동원 VDD가 디스플레이 장치의 로직회로에 제공된다.

본 실시예에서는, 제1 축전기(501)가 입력전압 VIN에서 고주파수 서지(surge) 및 고주파수 노이즈를 여과할 것이고, 그 다음 안정된 입력전압 VIN을 제공하여 다이오드(503)가 순방향으로 도통(forward conducting)하게 될 것이다. 또한, 입력전압 VINP(VIN -0.25V)가 조정회로(507)의 입력단자에 제공되며 제2 축전기(505)가 대전(charged)된다. 다음, 조정회로(507)는 입력전압 VINP(VIN -0.25V)의 전압레벨 전환을 수행한다. 마지막으로, 로직 구동원 VDD가 디스플레이 장치의 로직회로에 제공된다.

본 발명의 바람직한 일 실시예에서, 제1 축전기(501)는 세라믹 축전기 또는 탄탈(tantalum) 축전기로서, 캐패시턴스(capacitance)가 약 0.1μF이다. 다이오드(503)는 쇼트키(Schottky) 다이오드일 수 있는데, 쇼트키 다이오드는 더 낮은 순방향 도통 전압, 예를 들면, 0.25V까지 낮은 전압을 갖기 때문이다. 그러므로, 디 스플레이 장치가 중단될 때, 다이오드(503)의 두 단부에서의 전압 차이가 낮아 (VIN -0.25V) 다이오드(505)에서의 역방향 전류(back current)가 적다. 더욱이, 전기전하를 저장하기 위한 제2 축전기(505)의 사용은 조정회로(507)로부터의 로직 구동원 VDD 출력을 일정 시간 지연시킬 수 있다. 본 발명에서는, 제2 축전기(505) 역시 전해질 축전기(electrolytic capacitor)일 수 있다.

또한, 제2 축전기(505)의 캐패시턴스는 디스플레이 장치를 중단한 후 로직 구동원 VDD의 지연기간을 결정할 것이다. 캐패시턴스가 클수록, 로직 구동원 VDD의 타임 시퀀스 D1의 후방 연장(backward extension)이 길 것이다. 반대로, 캐패시턴스가 작을수록, 로직 구동원 VDD의 타임 시퀀스 D2의 후측 연장이 짧을 것이다.

도 6 및 도 7은 본 발명의 바람직한 일 실시예에 따른 제2 축전기에서 두 개의 상이한 캐패시턴스 값에 대한 로직 구동원의 중단 시퀀스를 나타낸 타임 다이어그램이다. 도 5, 도 6, 및 도 7에서 나타난 바와 같이, 도 5의 제2 축전기(505)가 약 330μF의 캐패시턴스를 갖는 경우, 로직 구동원 VDD는 디스플레이 장치를 중단시킨 후 지연 D1을 생성할 것이다. 제2 축전기(505)가 약 10000μF으로 증가된 경우, 로직 구동원 VDD는 디스플레이 장치를 중단시킨 후 지연 D2를 생성할 것이다. 제2 축전기에 대해 두 개의 캐패시턴스 값만이 제공되었으나, 이 기법에 익숙한 자라면 캐패시턴스의 실제 값이 본 발명의 주요 사상 중 하나가 아님을 알 것이다. 오히려, 특정 상황에서의 실제 요구조건에 따라 누구나 제2 축전기의 캐패시턴스를 조절할 수 있다.

요약하자면, 본 발명은 디스플레이 장치를 구동하기에 적합한 게이트 드라이버 회로를 제공한다. 또한, 본 발명은 다이오드와 제2 축전기를 활용하여 디스플레이 장치의 중단 중 로직 구동원 VDD의 타임 시퀀스를 연장한다. 따라서 디스플레이 장치 내부 픽셀구조의 박막트랜지스터들은 더 오래 켜 있게 되어 픽셀전극이 방전되며 남아 있는 잔상이 신속히 제거된다. 본 발명의 또 하나의 장점은, 기존의 기법에서와 같이 추가의 제어용 IC 세 개와 추가의 마이크로프로세서가 요구되지 않는다는 점이다. 그러므로 생산비용이 현저히 절감될 수 있다.

해당 분야에서 통상의 지식을 가진 자라면, 본 발명의 범위 또는 사상에서 벗어나는 일 없이 본 발명의 구조에 다양한 변경 및 변형이 가능함을 이해할 것이다. 전술된 내용과 관련하여, 본 발명의 변경예 및 변형예는 이어지는 청구항 및 그와 동등한 구성의 범위에 속하는 한 본 발명에 속할 것으로 한다.

Claims

입력전압을 출력전압으로 변환하여 로직회로를 구동하는 데 필요한 전원을 제공하며, 디스플레이 장치 내 잔상을 제거하기 위한 게이트 드라이버 회로에 있어서,

상기 입력전압 및 기준 전위와 커플된(coupled) 제1 축전기;

상기 입력전압을 수신하는 음극단자(anode terminal)를 구비하는 다이오드;

상기 다이오드의 양극단자(cathode terminal) 및 상기 기준 전위와 커플된 제2 축전기; 및

상기 다이오드의 상기 양극에 커플되어 상기 로직회로를 위한 상기 출력전압을 생성하는 조정회로(regulator circuit)를 포함하는 게이트 드라이버 회로.
제1 항에 있어서,

상기 제1 축전기는 상기 게이트 드라이버 회로에 의해 생성되는 고주파수 서지(surge) 및 고주파수 노이즈(noise)를 제거하는 데 사용되는 것을 특징으로 하는 게이트 드라이버 회로.
제1 항에 있어서,

상기 다이오드는 쇼트키 다이오드(Schottky diode)인 것을 특징으로 하는 게이트 드라이버 회로.
제1 항에 있어서,

상기 제2 축전기는 전해질 축전기(electrolytic capacitor)인 것을 특징으로 하는 게이트 드라이버 회로.
제1 항에 있어서,

상기 조정회로는 집적조정회로(integrated regulator circuit)인 것을 특징으로 하는 게이트 드라이버 회로.