JP4515549B2

JP4515549B2 - 半導体素子および半導体センサ

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Publication number: JP4515549B2
Application number: JP06707399A
Authority: JP
Inventors: 誠石田; 英邦高尾; 博文福本
Original assignee: Asahi Kasei Corp
Current assignee: Asahi Kasei Corp
Priority date: 1999-03-12
Filing date: 1999-03-12
Publication date: 2010-08-04
Anticipated expiration: 2019-03-12
Also published as: JP2000261001A

Description

【０００１】
【発明の属する技術分野】
本発明は、新規な半導体素子およびこの半導体素子を用いた半導体センサに関するものである。
【０００２】
【従来の技術】
従来、加速度センサなどの半導体センサとしては、図９に示すように、シリコン基板に応力検出部４と集積回路部６とを形成したものが知られている。この加速度センサは、図９に示すように、ガラス基板５に固定されるシリコン基板からなる支持体１と、この支持体１の周囲に配置される方形枠状の重り２と、支持体１と重り２とを接続し重り２を揺動自在に支持する薄肉の４つの梁３とを備え、この梁３上の両端部に上述の応力検出部４が配置されている。
【０００３】
応力検出部４に配置する応力検出素子としてはＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）が使用され、加速度が加わったときに生ずる応力の向きが相反する方向となる２つの位置にそのＰＭＯＳトランジスタがそれぞれ配置され、これらの２つのＰＭＯＳトランジスタを入力トランジスタとして差動増幅回路（検出回路）が構成されている。
【０００４】
【発明が解決しようとする課題】
しかし、入力トランジスタがＰＭＯＳトランジスタで構成されているために低周波領域におけるフリッカ雑音により、Ｓ／Ｎ比が低下する。アナログ増幅器では、チョッパ技術でこの低周波雑音成分を除去可能だが、差動増幅回路の入力トランジスタを応力検出素子とした場合には、入力の不平衡状態を検出する回路であるため、チョッパ技術を用いて雑音の低減が出来ないという不都合がある。
【０００５】
さらに、一般的なシリコン基板上に形成されるＣＭＯＳ差動増幅回路では、対になるＭＯＳトランジスタを直近に配置し、ＣＭＯＳ形成工程におけるシリコン基板面内での加工ばらつきにより発生するオフセット電圧を低減している。
しかし、差動増幅回路の入力トランジスタを応力検出素子とした応力感応差動増幅回路においては、対となる入力トランジスタをそれぞれ応力を受ける特定の位置に配置する必要があり、両者を直近に配置することができない。この場合、ＣＭＯＳ形成工程におけるばらつきにより、シリコン基板上に形成されるトランジスタのゲート酸化厚膜や電流の通路となるチャネルの不純物濃度などにばらつきが生じ、対となる入力トランジスタの特性に差が生じるので、差動増幅回路においてオフセット電圧が発生するという不都合がある。
【０００６】
このため、加速度センサなどの半導体センサの応力検出素子などに好ましい新たな半導体素子の出現が望まれる。さらに、その半導体素子を応力検出素子に使用した場合に、雑音およびオフセット電圧の低減化が図れる加速度センサなどの新たな半導体センサの出現が望まれる。
そこで、本発明の第１の目的は、上記の点に鑑み、加速度センサなどの半導体センサの応力検出素子などに好適な新たな半導体素子を提供することにある。
【０００７】
また、本発明の第２の目的は、その半導体素子を応力検出素子に使用した場合に、雑音およびオフセット電圧の低減化が図れる半導体センサを提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決し、本発明第１および第２の各目的を達成するために、請求項１から請求項３の各発明は、以下のように構成した。
【００１０】
請求項１に記載の発明は、結晶格子の歪みを利用して外力を検知する半導体センサにおいて、外力が作用したときに結晶格子が歪む位置に、その歪みを検出するための検出素子として２つの半導体素子をそれぞれ配置させた差動増幅手段と、この差動増幅手段の各半導体素子の第１および第２のＭＯＳトランジスタに流す各電流をクロック信号に同期して交互に切換えて各半導体素子の入力を変調し、前記各半導体素子の各出力を前記クロック信号に同期して復調し、復調した各半導体素子の各出力の高調波成分を除去する信号制御処理手段と、を備え、前記２つの半導体素子のそれぞれは、シリコン基板上に形成され、前記シリコン基板上に絶縁膜を介して共通のゲートを設け、前記シリコン基板上であって前記共通ゲートの周囲に、第１のソースおよび第１のドレインを対とする第１の組と、第２のソースおよび第２のドレインを対とする第２の組とを互いに直交させてそれぞれ配置し、前記共通のゲート、前記第１のソース、および前記第１のドレインにより第１の方向に電流を流す前記第１のＭＯＳトランジスタを形成し、前記共通のゲート、前記第２のソース、および前記第２のドレインにより前記第１の方向と直交する第２の方向に電流を流す前記第２のＭＯＳトランジスタを形成したものであり、さらに、前記２つの半導体素子を、前記第１のソース・ドレインの方向または前記第２のソース・ドレインの方向が、前記外力が作用する方向となるように、かつ、対称に配置したことを特徴とするものである。
【００１１】
請求項２に記載の発明は、請求項１に記載の半導体センサにおいて、前記信号制御処理手段は、前記一方の半導体素子の２つのＭＯＳトランジスタに流す各電流を、クロック信号に同期して交互に切り換える第１切換え手段と、前記他方の半導体素子の２つのＭＯＳトランジスタに流す各電流を、前記クロック信号に同期して交互に切り換える第２切換え手段と、前記各半導体素子の各出力を前記クロック信号に同期して切換える第３切換え手段と、この第３切換え手段からの出力に含まれる高調波成分を除去するフィルタ手段と、からなることを特徴とするものである。
【００１２】
このような構成からなる本発明の半導体センサでは、２つの半導体素子に応力により生じて信号となる半導体素子間の不平衡成分と、半導体素子内で発生するフリッカ雑音および製造工程のばらつきによるオフセット電圧を分離できるので、フリッカ雑音およびオフセット電圧の低減化が図れＳ／Ｎ比が向上する。
請求項３に記載の発明は、請求項１または請求項２に記載の半導体センサ用の半導体素子であって、シリコン基板上に形成され、前記シリコン基板上に絶縁膜を介して共通のゲートを設け、前記シリコン基板上であって前記共通ゲートの周囲に、第１のソースおよび第１のドレインを対とする第１の組と、第２のソースおよび第２のドレインを対とする第２の組とを互いに直交させてそれぞれ配置し、前記共通のゲート、前記第１のソース、および前記第１のドレインにより第１の方向に電流を流す第１のＭＯＳトランジスタを形成し、前記共通のゲート、前記第２のソース、および前記第２のドレインにより前記第１の方向と直交する第２の方向に電流を流す第２のＭＯＳトランジスタを形成することを特徴とするものである。
このような構成からなる本発明の半導体素子では、共通のゲートの下に形成される単一（共通）のチャネル領域内において直交方向に電流を流すことができる新規な半導体素子が得られ、この半導体素子は加速度センサなどの半導体センサの応力検出素子として利用できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の半導体素子の実施形態の構成について、図１〜図４を参照して説明する。図１は、この半導体素子の平面図である。図２は、図１のＡ−Ａ線の断面図である。図３は、図１のＢ−Ｂ線の断面図である。図４は、図１のＣ−Ｃ線の断面図である。
【００１４】
この実施形態にかかる半導体素子１０は、図１〜図４に示すように、ＭＯＳ構造からなる新規なトランジスタであり、ｎ型のシリコン基板１１上の中央に酸化シリコンからなる絶縁膜１２が形成され、その絶縁膜１２上に多結晶シリコンからなる共通のゲート１３が配置され、この共通のゲート１３の下部には電流の経路となる共通のチャネル領域１４が形成されている。
【００１５】
この共通のチャネル領域１４の周囲のａ方向には、このチャネル領域１４を挟んで、いずれもＰ型領域からなるソース１５とドレイン１６とが対向して配置されている。これにより、図１および図２に示すように、共通のゲート１３、ソース１５、およびドレイン１６からなり、共通のチャネル領域１４に流れる電流が図１のａ方向となる第１ＭＯＳトランジスタ１７が形成される。
【００１６】
また、共通のチャネル領域１４の周囲のａ方向と直交するｂ方向には、このチャネル領域１４を挟んで、いずれもＰ型領域からなるソース１８とドレイン１９とが対向して配置されている。これにより、図１および図３に示すように、共通のゲート１３、ソース１８、およびドレイン１９からなり、共通のチャネル領域１４に流れる電流が図１のｂ方向となる第２ＭＯＳトランジスタ２０が形成されている。
【００１７】
なお、このような構成からなる半導体素子は、公知のＰＭＯＳトランジスタと同じ製造方法により、結晶面方位が（１００）のシリコン基板上に形成されるので、その製造方法についてはその説明を省略する。また、シリコン基板の平面上での結晶方位は、図１のａ方向およびｂ方向ともに＜１１０＞である。
次に、このように構成される半導体素子を加速度センサのような半導体センサの応力検出部に適用した場合の動作について説明する。
【００１８】
この半導体素子では、共通のゲート１３、ソース１５、およびドレイン１６からなる第１ＭＯＳトランジスタ１７を使用する場合には、各部に所定の電圧を供給することにより、共通のチャネル領域１４に流れる電流を図１のａ方向とすることができる。一方、共通のゲート１３、ソース１８、およびドレイン１９からなる第２ＭＯＳトランジスタ２０を使用する場合には、各部に所定の電圧を供給することにより、共通のチャネル領域１４に流れる電流を図１のａ方向と直交するｂ方向とすることができる。従って、第１ＭＯＳトランジスタ１７と第２ＭＯＳトランジスタ２０とを選択的に使用することにより、共通のチャネル領域１４に流れる電流の向きを９０度変化させることができる。
【００１９】
いま、図１のｂ方向に圧縮応力が作用すると、ピエゾ抵抗効果により、この半導体素子１０のキャリアである正孔の移動度は、図１のａ方向では減少してｂ方向では増加する。逆に、ｂ方向に引っ張り応力が作用すると、その正孔の移動度がａ方向では増加してｂ方向では減少する。
次に、上記のように構成される半導体素子を用いた本発明の半導体センサの実施形態について、図５を参照して説明する。
【００２０】
この半導体センサは、結晶格子の歪みを利用して外力を検知するものであり、２つの半導体素子１０、１０を、外力が作用したときに相反する向きに結晶格子が歪む位置に、その歪みを検出する検出素子としてそれぞれ配置させるようにしたものである。
また、この半導体センサでは、２つの半導体素子１０、１０を含む図５に示すような検出回路を備えているので、この検出回路について説明する。
【００２１】
この検出回路は、２つの半導体素子１０、１０を左右対称に配置させた差動増幅部２１を有し、各半導体素子１０の各ゲート１３には所定のゲート電圧Ｖｇが印加されている。そして、図５の左側の半導体素子１０のソース１５、１８には切換えスイッチ２２が接続されるとともに、そのドレイン１６、１９には切換えスイッチ２３が接続されている。同様に、図５の右側の半導体素子１０のソース１５、１８には切換えスイッチ２４が接続されるとともに、そのドレイン１６、１９には切換えスイッチ２５が接続されている。
【００２２】
差動増幅部２１には、図５に示すように、切換えスイッチ２２、２４を介して差動増幅部２１に流れる電流を制御するＰＭＯＳトランジスタ２６が接続され、そのＭＯＳトランジスタ２６のゲートには電流を制御するゲート電圧Ｖｂが印加され、そのソースには電源電圧Ｖｃｃが印加されている。
また、２つの半導体素子１０、１０の負荷側に、切換えスイッチ２３、２５を介して負荷となるＮＭＯＳトランジスタ２７、２８が接続され、このＭＯＳトランジスタ２７、２８のゲートにはゲート電圧Ｖｌが印加されるとともに、そのソースには電源電圧Ｖｓｓが印加されている。
【００２３】
さらに、半導体素子１０、１０のＭＯＳトランジスタ２７、２８の各ドレインは、対応するソースフォロワ２９、３０の入力側に接続されている。ソースフォロワ２９、３０の出力は、切換えスイッチ３１、３２の切換えに応じてＬＰＦ（ローパスフィルタ）３３に入力され、このＬＰＦ３３から最終的な出力信号が得られるようになっている。
【００２４】
ここで、ソースフォロワ２９の出力側は、切換えスイッチ３１の一方の切換え端子と切換えスイッチ３２の一方の切換え端子にそれぞれ接続されている。また、ソースフォロワ３０の出力側は、切換えスイッチ３１の他方の切換え端子と切換えスイッチ３２の他方の切換え端子にそれぞれ接続されている。
また、この検出回路では、切換えスイッチ２２〜２５、および切換えスイッチ３１、３２の各切換え接点の切換え動作は、同一のクロック信号に同期して行われるように構成されている。
【００２５】
なお、差動増幅部２１やＭＯＳトランジスタ２７、２８などが差動増幅手段を構成し、切換えスイッチ２２〜２５、切換えスイッチ３１、３２、ＬＰＦ３３などが信号制御処理手段を構成する。
次に、このような構成からなる半導体センサの検出回路の動作例について、図５〜図８を参照して説明する。
【００２６】
まず、２つの半導体素子１０、１０に互いに逆方向の応力（差動モードの応力）が加わり、切換えスイッチ２２〜２５、および切換えスイッチ３１、３２の各切換え接点の切換え動作が、同一のクロック信号に同期して行われている場合について説明する。
この場合には、２つの半導体素子１０、１０に流れる電流は、共通のゲート１３、ソース１５、およびドレイン１６からなる第１ＭＯＳトランジスタ１７により共通のチャネル領域１４に流れる電流の方向と、共通のゲート１３、ソース１８、およびドレイン１９からなる第２ＭＯＳトランジスタ２０により共通のチャネル領域１４に流れる電流の方向が、交互に９０度変化する。
【００２７】
さらに、その共通のチャネル領域１４におけるピエゾ抵抗効果は、応力の加わる方向が電流に対して平行な場合と、垂直な場合とでは極性が反転する。このため、チャネル領域１４におけるキャリアである正孔の移動度は、クロック信号に同期して正負に反転されて変調をうける。このとき、ゲート１３および電流の流れるチャネル領域１４は共通であるため、半導体素子１０、１０内で発生するフリッカ雑音や製造工程のばらつきによるオフセット電圧の影響を受けずに、応力に応じた信号成分のみが変調される。
【００２８】
これにより、２つの半導体素子１０、１０にはクロック信号により変調を受けた電流がそれぞれ流れ、ＭＯＳトランジスタ２７、２８のドレイン間には、その応力に応じた差動信号が増幅されて出力され、この出力信号がソースフォロワ３１、３２の入力端子間に供給される。従って、ソースフォロワ３１、３２の出力端子間の信号Ｓ１は、図６（Ｂ）に示すような波形となる。図６（Ｂ）の波形において正の成分が大きいのは、信号成分以外のオフセット成分を含んでいるためである。
【００２９】
ソースフォロワ３１、３２の出力端子間の信号Ｓ１は、切換えスイッチ３１、３２の各切換え接点の切換え動作により、クロック信号の周波数で同期検波される。このため、切換えスイッチ３１、３２の出力側、つまりＬＰＦ３３の入力端子間の信号Ｓ２は、図６（Ｃ）に示すように、差動モードの応力に対応した信号成分が取り出されると同時に、２つの半導体素子１０、１０内で発生したフリッカ雑音成分とオフセット電圧成分とは、クロック信号の周波数で変調されて高調波となる。ＬＰＦ３３に入力された信号Ｓ２は、ＬＰＦ３３ではその高調波成分が除去されて信号成分のみが取り出された直流の信号Ｓ３が、図６（Ｄ）のように出力される。
【００３０】
以上の説明は、半導体素子１０内で発生するオフセット電圧がある場合について説明したが、そのオフセット電圧がない場合の各部の信号Ｓ１〜Ｓ３は、図７の（Ｂ）〜（Ｄ）のようになる。
次に、２つの半導体素子１０、１０に応力が作用せず、切換えスイッチ２２〜２５、および切換えスイッチ３１、３２の各切換え接点の切換え動作が、同一のクロック信号に同期して行われている場合について説明する。
【００３１】
この場合には、切換えスイッチ２２〜２５の切換え接点は切り換わっているが、上記のように半導体素子１０、１０内で発生するオフセット電圧はクロック信号により変調を受けないので、ソースフォロワ３１、３２の出力端子間の信号Ｓ１は、図８（Ｂ）に示すような波形となる。一方、その信号Ｓ１は、切換えスイッチ３１、３２の切換え接点の切換え動作によりクロック信号により変調され、ＬＰＦ３３に入力される信号Ｓ２は図８（Ｃ）に示すような波形となる。しかし、その信号Ｓ２はＬＰＦ３３を通過できないので、ＬＰＦ３３の出力信号Ｓ３は図８（Ｄ）のようになり出力には表れない。
【００３２】
従って、図５の検出回路では、半導体素子１０、１０内で発生するオフセット電圧等は、半導体素子１０、１０に作用する応力の有無にかかわらず除去することができる。
以上説明したように、この実施形態にかかる半導体センサの検出回路では、差動増幅部２１を構成する２つの半導体素子１０、１０に応力によって生じて信号となる半導体素子１０、１０間の不平衡成分と、半導体素子１０内で発生するフリッカ雑音および製造工程のばらつきによるオフセット電圧とを分離できるので、フリッカ雑音およびオフセット電圧の低減化が図れ、Ｓ／Ｎ比が向上する。
【００３３】
また、この実施形態に係る半導体センサの検出回路の零点の経時変化も自動的に除去されるので、長期に亘って安定な動作を確保できる。
【００３４】
【発明の効果】
以上述べたように、本発明の半導体素子によれば、共通のゲートの下に形成される単一のチャネル領域内において直交方向に電流を流すことができる新規な半導体素子が得られ、この半導体素子は加速度センサなどの半導体センサの応力検出素子として利用できる。
【００３５】
また、本発明の半導体センサによれば、２つの半導体素子に応力により生じて信号となる半導体素子間の不平衡成分と、半導体素子内で発生するフリッカ雑音および製造工程のばらつきによるオフセット電圧を分離できるので、フリッカ雑音およびオフセット電圧の低減化が図れＳ／Ｎ比が向上する。また、零点の経時変化も自動的に除去されるので、長期に亘って安定な動作を確保できる。
【図面の簡単な説明】
【図１】本発明の半導体素子の実施形態の構成を示す平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図１のＢ−Ｂ線の断面図である。
【図４】図１のＣ−Ｃ線の断面図である。
【図５】本発明の半導体センサの実施形態にかかる検出回路の構成例を示す回路図である。
【図６】図５の検出回路の主要部の波形例を示し、応力が作用する場合であってオフセットがある場合である。
【図７】同じくその波形例を示し、応力が作用する場合であってオフセットがない場合である。
【図８】同じくその波形例を示し、応力が作用しない場合であってオフセットがない場合である。
【図９】従来からの加速度センサの構造を示す斜視図である。
【符号の説明】
１０半導体素子
１１シリコン基板
１３共通のゲート
１４チャネル領域
１５、１８ソース
１６、１９ドレイン
１７第１ＭＯＳトンジスタ
２０第２ＭＯＳトンジスタ
２１差動増幅部
２２〜２５切換えスイッチ
２７、２８ＭＯＳトランジスタ（負荷）
２９、３０ソースフォロワ
３１、３１切換えスイッチ
３３ＬＰＦ

Claims

結晶格子の歪みを利用して外力を検知する半導体センサにおいて、
外力が作用したときに結晶格子が歪む位置に、その歪みを検出するための検出素子として２つの半導体素子をそれぞれ配置させた差動増幅手段と、
この差動増幅手段の各半導体素子の第１および第２のＭＯＳトランジスタに流す各電流をクロック信号に同期して交互に切換えて各半導体素子の入力を変調し、前記各半導体素子の各出力を前記クロック信号に同期して復調し、復調した各半導体素子の各出力の高調波成分を除去する信号制御処理手段と、を備え、
前記２つの半導体素子のそれぞれは、
シリコン基板上に形成され、
前記シリコン基板上に絶縁膜を介して共通のゲートを設け、
前記シリコン基板上であって前記共通ゲートの周囲に、第１のソースおよび第１のドレインを対とする第１の組と、第２のソースおよび第２のドレインを対とする第２の組とを互いに直交させてそれぞれ配置し、
前記共通のゲート、前記第１のソース、および前記第１のドレインにより第１の方向に電流を流す前記第１のＭＯＳトランジスタを形成し、
前記共通のゲート、前記第２のソース、および前記第２のドレインにより前記第１の方向と直交する第２の方向に電流を流す前記第２のＭＯＳトランジスタを形成したものであり、
さらに、前記２つの半導体素子を、前記第１のソース・ドレインの方向または前記第２のソース・ドレインの方向が、前記外力が作用する方向となるように、かつ、対称に配置したことを特徴とする半導体センサ。
前記信号制御処理手段は、
前記一方の半導体素子の２つのＭＯＳトランジスタに流す各電流を、クロック信号に同期して交互に切り換える第１切換え手段と、
前記他方の半導体素子の２つのＭＯＳトランジスタに流す各電流を、前記クロック信号に同期して交互に切り換える第２切換え手段と、
前記各半導体素子の各出力を前記クロック信号に同期して切換える第３切換え手段と、
この第３切換え手段からの出力に含まれる高調波成分を除去するフィルタ手段と、
からなることを特徴とする請求項１に記載の半導体センサ。
請求項１または請求項２に記載の半導体センサ用の半導体素子であって、
シリコン基板上に形成され、
前記シリコン基板上に絶縁膜を介して共通のゲートを設け、
前記シリコン基板上であって前記共通ゲートの周囲に、第１のソースおよび第１のドレインを対とする第１の組と、第２のソースおよび第２のドレインを対とする第２の組とを互いに直交させてそれぞれ配置し、
前記共通のゲート、前記第１のソース、および前記第１のドレインにより第１の方向に電流を流す第１のＭＯＳトランジスタを形成し、
前記共通のゲート、前記第２のソース、および前記第２のドレインにより前記第１の方向と直交する第２の方向に電流を流す第２のＭＯＳトランジスタを形成することを特徴とする半導体素子。