JP4515549B2 - 半導体素子および半導体センサ - Google Patents
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Description
【発明の属する技術分野】
本発明は、新規な半導体素子およびこの半導体素子を用いた半導体センサに関するものである。
【0002】
【従来の技術】
従来、加速度センサなどの半導体センサとしては、図9に示すように、シリコン基板に応力検出部4と集積回路部6とを形成したものが知られている。この加速度センサは、図9に示すように、ガラス基板5に固定されるシリコン基板からなる支持体1と、この支持体1の周囲に配置される方形枠状の重り2と、支持体1と重り2とを接続し重り2を揺動自在に支持する薄肉の4つの梁3とを備え、この梁3上の両端部に上述の応力検出部4が配置されている。
【0003】
応力検出部4に配置する応力検出素子としてはPMOSトランジスタ(PMOSFET)が使用され、加速度が加わったときに生ずる応力の向きが相反する方向となる2つの位置にそのPMOSトランジスタがそれぞれ配置され、これらの2つのPMOSトランジスタを入力トランジスタとして差動増幅回路(検出回路)が構成されている。
【0004】
【発明が解決しようとする課題】
しかし、入力トランジスタがPMOSトランジスタで構成されているために低周波領域におけるフリッカ雑音により、S/N比が低下する。アナログ増幅器では、チョッパ技術でこの低周波雑音成分を除去可能だが、差動増幅回路の入力トランジスタを応力検出素子とした場合には、入力の不平衡状態を検出する回路であるため、チョッパ技術を用いて雑音の低減が出来ないという不都合がある。
【0005】
さらに、一般的なシリコン基板上に形成されるCMOS差動増幅回路では、対になるMOSトランジスタを直近に配置し、CMOS形成工程におけるシリコン基板面内での加工ばらつきにより発生するオフセット電圧を低減している。
しかし、差動増幅回路の入力トランジスタを応力検出素子とした応力感応差動増幅回路においては、対となる入力トランジスタをそれぞれ応力を受ける特定の位置に配置する必要があり、両者を直近に配置することができない。この場合、CMOS形成工程におけるばらつきにより、シリコン基板上に形成されるトランジスタのゲート酸化厚膜や電流の通路となるチャネルの不純物濃度などにばらつきが生じ、対となる入力トランジスタの特性に差が生じるので、差動増幅回路においてオフセット電圧が発生するという不都合がある。
【0006】
このため、加速度センサなどの半導体センサの応力検出素子などに好ましい新たな半導体素子の出現が望まれる。さらに、その半導体素子を応力検出素子に使用した場合に、雑音およびオフセット電圧の低減化が図れる加速度センサなどの新たな半導体センサの出現が望まれる。
そこで、本発明の第1の目的は、上記の点に鑑み、加速度センサなどの半導体センサの応力検出素子などに好適な新たな半導体素子を提供することにある。
【0007】
また、本発明の第2の目的は、その半導体素子を応力検出素子に使用した場合に、雑音およびオフセット電圧の低減化が図れる半導体センサを提供することにある。
【0008】
【課題を解決するための手段】
上記課題を解決し、本発明第1および第2の各目的を達成するために、請求項1から請求項3の各発明は、以下のように構成した。
【0010】
請求項1に記載の発明は、結晶格子の歪みを利用して外力を検知する半導体センサにおいて、外力が作用したときに結晶格子が歪む位置に、その歪みを検出するための検出素子として2つの半導体素子をそれぞれ配置させた差動増幅手段と、この差動増幅手段の各半導体素子の第1および第2のMOSトランジスタに流す各電流をクロック信号に同期して交互に切換えて各半導体素子の入力を変調し、前記各半導体素子の各出力を前記クロック信号に同期して復調し、復調した各半導体素子の各出力の高調波成分を除去する信号制御処理手段と、を備え、前記2つの半導体素子のそれぞれは、シリコン基板上に形成され、前記シリコン基板上に絶縁膜を介して共通のゲートを設け、前記シリコン基板上であって前記共通ゲートの周囲に、第1のソースおよび第1のドレインを対とする第1の組と、第2のソースおよび第2のドレインを対とする第2の組とを互いに直交させてそれぞれ配置し、前記共通のゲート、前記第1のソース、および前記第1のドレインにより第1の方向に電流を流す前記第1のMOSトランジスタを形成し、前記共通のゲート、前記第2のソース、および前記第2のドレインにより前記第1の方向と直交する第2の方向に電流を流す前記第2のMOSトランジスタを形成したものであり、さらに、前記2つの半導体素子を、前記第1のソース・ドレインの方向または前記第2のソース・ドレインの方向が、前記外力が作用する方向となるように、かつ、対称に配置したことを特徴とするものである。
【0011】
請求項2に記載の発明は、請求項1に記載の半導体センサにおいて、前記信号制御処理手段は、前記一方の半導体素子の2つのMOSトランジスタに流す各電流を、クロック信号に同期して交互に切り換える第1切換え手段と、前記他方の半導体素子の2つのMOSトランジスタに流す各電流を、前記クロック信号に同期して交互に切り換える第2切換え手段と、前記各半導体素子の各出力を前記クロック信号に同期して切換える第3切換え手段と、この第3切換え手段からの出力に含まれる高調波成分を除去するフィルタ手段と、からなることを特徴とするものである。
【0012】
このような構成からなる本発明の半導体センサでは、2つの半導体素子に応力により生じて信号となる半導体素子間の不平衡成分と、半導体素子内で発生するフリッカ雑音および製造工程のばらつきによるオフセット電圧を分離できるので、フリッカ雑音およびオフセット電圧の低減化が図れS/N比が向上する。
請求項3に記載の発明は、請求項1または請求項2に記載の半導体センサ用の半導体素子であって、シリコン基板上に形成され、前記シリコン基板上に絶縁膜を介して共通のゲートを設け、前記シリコン基板上であって前記共通ゲートの周囲に、第1のソースおよび第1のドレインを対とする第1の組と、第2のソースおよび第2のドレインを対とする第2の組とを互いに直交させてそれぞれ配置し、前記共通のゲート、前記第1のソース、および前記第1のドレインにより第1の方向に電流を流す第1のMOSトランジスタを形成し、前記共通のゲート、前記第2のソース、および前記第2のドレインにより前記第1の方向と直交する第2の方向に電流を流す第2のMOSトランジスタを形成することを特徴とするものである。
このような構成からなる本発明の半導体素子では、共通のゲートの下に形成される単一(共通)のチャネル領域内において直交方向に電流を流すことができる新規な半導体素子が得られ、この半導体素子は加速度センサなどの半導体センサの応力検出素子として利用できる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の半導体素子の実施形態の構成について、図1〜図4を参照して説明する。図1は、この半導体素子の平面図である。図2は、図1のA−A線の断面図である。図3は、図1のB−B線の断面図である。図4は、図1のC−C線の断面図である。
【0014】
この実施形態にかかる半導体素子10は、図1〜図4に示すように、MOS構造からなる新規なトランジスタであり、n型のシリコン基板11上の中央に酸化シリコンからなる絶縁膜12が形成され、その絶縁膜12上に多結晶シリコンからなる共通のゲート13が配置され、この共通のゲート13の下部には電流の経路となる共通のチャネル領域14が形成されている。
【0015】
この共通のチャネル領域14の周囲のa方向には、このチャネル領域14を挟んで、いずれもP型領域からなるソース15とドレイン16とが対向して配置されている。これにより、図1および図2に示すように、共通のゲート13、ソース15、およびドレイン16からなり、共通のチャネル領域14に流れる電流が図1のa方向となる第1MOSトランジスタ17が形成される。
【0016】
また、共通のチャネル領域14の周囲のa方向と直交するb方向には、このチャネル領域14を挟んで、いずれもP型領域からなるソース18とドレイン19とが対向して配置されている。これにより、図1および図3に示すように、共通のゲート13、ソース18、およびドレイン19からなり、共通のチャネル領域14に流れる電流が図1のb方向となる第2MOSトランジスタ20が形成されている。
【0017】
なお、このような構成からなる半導体素子は、公知のPMOSトランジスタと同じ製造方法により、結晶面方位が(100)のシリコン基板上に形成されるので、その製造方法についてはその説明を省略する。また、シリコン基板の平面上での結晶方位は、図1のa方向およびb方向ともに<110>である。
次に、このように構成される半導体素子を加速度センサのような半導体センサの応力検出部に適用した場合の動作について説明する。
【0018】
この半導体素子では、共通のゲート13、ソース15、およびドレイン16からなる第1MOSトランジスタ17を使用する場合には、各部に所定の電圧を供給することにより、共通のチャネル領域14に流れる電流を図1のa方向とすることができる。一方、共通のゲート13、ソース18、およびドレイン19からなる第2MOSトランジスタ20を使用する場合には、各部に所定の電圧を供給することにより、共通のチャネル領域14に流れる電流を図1のa方向と直交するb方向とすることができる。従って、第1MOSトランジスタ17と第2MOSトランジスタ20とを選択的に使用することにより、共通のチャネル領域14に流れる電流の向きを90度変化させることができる。
【0019】
いま、図1のb方向に圧縮応力が作用すると、ピエゾ抵抗効果により、この半導体素子10のキャリアである正孔の移動度は、図1のa方向では減少してb方向では増加する。逆に、b方向に引っ張り応力が作用すると、その正孔の移動度がa方向では増加してb方向では減少する。
次に、上記のように構成される半導体素子を用いた本発明の半導体センサの実施形態について、図5を参照して説明する。
【0020】
この半導体センサは、結晶格子の歪みを利用して外力を検知するものであり、2つの半導体素子10、10を、外力が作用したときに相反する向きに結晶格子が歪む位置に、その歪みを検出する検出素子としてそれぞれ配置させるようにしたものである。
また、この半導体センサでは、2つの半導体素子10、10を含む図5に示すような検出回路を備えているので、この検出回路について説明する。
【0021】
この検出回路は、2つの半導体素子10、10を左右対称に配置させた差動増幅部21を有し、各半導体素子10の各ゲート13には所定のゲート電圧Vgが印加されている。そして、図5の左側の半導体素子10のソース15、18には切換えスイッチ22が接続されるとともに、そのドレイン16、19には切換えスイッチ23が接続されている。同様に、図5の右側の半導体素子10のソース15、18には切換えスイッチ24が接続されるとともに、そのドレイン16、19には切換えスイッチ25が接続されている。
【0022】
差動増幅部21には、図5に示すように、切換えスイッチ22、24を介して差動増幅部21に流れる電流を制御するPMOSトランジスタ26が接続され、そのMOSトランジスタ26のゲートには電流を制御するゲート電圧Vbが印加され、そのソースには電源電圧Vccが印加されている。
また、2つの半導体素子10、10の負荷側に、切換えスイッチ23、25を介して負荷となるNMOSトランジスタ27、28が接続され、このMOSトランジスタ27、28のゲートにはゲート電圧Vlが印加されるとともに、そのソースには電源電圧Vssが印加されている。
【0023】
さらに、半導体素子10、10のMOSトランジスタ27、28の各ドレインは、対応するソースフォロワ29、30の入力側に接続されている。ソースフォロワ29、30の出力は、切換えスイッチ31、32の切換えに応じてLPF(ローパスフィルタ)33に入力され、このLPF33から最終的な出力信号が得られるようになっている。
【0024】
ここで、ソースフォロワ29の出力側は、切換えスイッチ31の一方の切換え端子と切換えスイッチ32の一方の切換え端子にそれぞれ接続されている。また、ソースフォロワ30の出力側は、切換えスイッチ31の他方の切換え端子と切換えスイッチ32の他方の切換え端子にそれぞれ接続されている。
また、この検出回路では、切換えスイッチ22〜25、および切換えスイッチ31、32の各切換え接点の切換え動作は、同一のクロック信号に同期して行われるように構成されている。
【0025】
なお、差動増幅部21やMOSトランジスタ27、28などが差動増幅手段を構成し、切換えスイッチ22〜25、切換えスイッチ31、32、LPF33などが信号制御処理手段を構成する。
次に、このような構成からなる半導体センサの検出回路の動作例について、図5〜図8を参照して説明する。
【0026】
まず、2つの半導体素子10、10に互いに逆方向の応力(差動モードの応力)が加わり、切換えスイッチ22〜25、および切換えスイッチ31、32の各切換え接点の切換え動作が、同一のクロック信号に同期して行われている場合について説明する。
この場合には、2つの半導体素子10、10に流れる電流は、共通のゲート13、ソース15、およびドレイン16からなる第1MOSトランジスタ17により共通のチャネル領域14に流れる電流の方向と、共通のゲート13、ソース18、およびドレイン19からなる第2MOSトランジスタ20により共通のチャネル領域14に流れる電流の方向が、交互に90度変化する。
【0027】
さらに、その共通のチャネル領域14におけるピエゾ抵抗効果は、応力の加わる方向が電流に対して平行な場合と、垂直な場合とでは極性が反転する。このため、チャネル領域14におけるキャリアである正孔の移動度は、クロック信号に同期して正負に反転されて変調をうける。このとき、ゲート13および電流の流れるチャネル領域14は共通であるため、半導体素子10、10内で発生するフリッカ雑音や製造工程のばらつきによるオフセット電圧の影響を受けずに、応力に応じた信号成分のみが変調される。
【0028】
これにより、2つの半導体素子10、10にはクロック信号により変調を受けた電流がそれぞれ流れ、MOSトランジスタ27、28のドレイン間には、その応力に応じた差動信号が増幅されて出力され、この出力信号がソースフォロワ31、32の入力端子間に供給される。従って、ソースフォロワ31、32の出力端子間の信号S1は、図6(B)に示すような波形となる。図6(B)の波形において正の成分が大きいのは、信号成分以外のオフセット成分を含んでいるためである。
【0029】
ソースフォロワ31、32の出力端子間の信号S1は、切換えスイッチ31、32の各切換え接点の切換え動作により、クロック信号の周波数で同期検波される。このため、切換えスイッチ31、32の出力側、つまりLPF33の入力端子間の信号S2は、図6(C)に示すように、差動モードの応力に対応した信号成分が取り出されると同時に、2つの半導体素子10、10内で発生したフリッカ雑音成分とオフセット電圧成分とは、クロック信号の周波数で変調されて高調波となる。LPF33に入力された信号S2は、LPF33ではその高調波成分が除去されて信号成分のみが取り出された直流の信号S3が、図6(D)のように出力される。
【0030】
以上の説明は、半導体素子10内で発生するオフセット電圧がある場合について説明したが、そのオフセット電圧がない場合の各部の信号S1〜S3は、図7の(B)〜(D)のようになる。
次に、2つの半導体素子10、10に応力が作用せず、切換えスイッチ22〜25、および切換えスイッチ31、32の各切換え接点の切換え動作が、同一のクロック信号に同期して行われている場合について説明する。
【0031】
この場合には、切換えスイッチ22〜25の切換え接点は切り換わっているが、上記のように半導体素子10、10内で発生するオフセット電圧はクロック信号により変調を受けないので、ソースフォロワ31、32の出力端子間の信号S1は、図8(B)に示すような波形となる。一方、その信号S1は、切換えスイッチ31、32の切換え接点の切換え動作によりクロック信号により変調され、LPF33に入力される信号S2は図8(C)に示すような波形となる。しかし、その信号S2はLPF33を通過できないので、LPF33の出力信号S3は図8(D)のようになり出力には表れない。
【0032】
従って、図5の検出回路では、半導体素子10、10内で発生するオフセット電圧等は、半導体素子10、10に作用する応力の有無にかかわらず除去することができる。
以上説明したように、この実施形態にかかる半導体センサの検出回路では、差動増幅部21を構成する2つの半導体素子10、10に応力によって生じて信号となる半導体素子10、10間の不平衡成分と、半導体素子10内で発生するフリッカ雑音および製造工程のばらつきによるオフセット電圧とを分離できるので、フリッカ雑音およびオフセット電圧の低減化が図れ、S/N比が向上する。
【0033】
また、この実施形態に係る半導体センサの検出回路の零点の経時変化も自動的に除去されるので、長期に亘って安定な動作を確保できる。
【0034】
【発明の効果】
以上述べたように、本発明の半導体素子によれば、共通のゲートの下に形成される単一のチャネル領域内において直交方向に電流を流すことができる新規な半導体素子が得られ、この半導体素子は加速度センサなどの半導体センサの応力検出素子として利用できる。
【0035】
また、本発明の半導体センサによれば、2つの半導体素子に応力により生じて信号となる半導体素子間の不平衡成分と、半導体素子内で発生するフリッカ雑音および製造工程のばらつきによるオフセット電圧を分離できるので、フリッカ雑音およびオフセット電圧の低減化が図れS/N比が向上する。また、零点の経時変化も自動的に除去されるので、長期に亘って安定な動作を確保できる。
【図面の簡単な説明】
【図1】本発明の半導体素子の実施形態の構成を示す平面図である。
【図2】図1のA−A線の断面図である。
【図3】図1のB−B線の断面図である。
【図4】図1のC−C線の断面図である。
【図5】本発明の半導体センサの実施形態にかかる検出回路の構成例を示す回路図である。
【図6】図5の検出回路の主要部の波形例を示し、応力が作用する場合であってオフセットがある場合である。
【図7】同じくその波形例を示し、応力が作用する場合であってオフセットがない場合である。
【図8】同じくその波形例を示し、応力が作用しない場合であってオフセットがない場合である。
【図9】従来からの加速度センサの構造を示す斜視図である。
【符号の説明】
10 半導体素子
11 シリコン基板
13 共通のゲート
14 チャネル領域
15、18 ソース
16、19 ドレイン
17 第1MOSトンジスタ
20 第2MOSトンジスタ
21 差動増幅部
22〜25 切換えスイッチ
27、28 MOSトランジスタ(負荷)
29、30 ソースフォロワ
31、31 切換えスイッチ
33 LPF
Claims (3)
- 結晶格子の歪みを利用して外力を検知する半導体センサにおいて、
外力が作用したときに結晶格子が歪む位置に、その歪みを検出するための検出素子として2つの半導体素子をそれぞれ配置させた差動増幅手段と、
この差動増幅手段の各半導体素子の第1および第2のMOSトランジスタに流す各電流をクロック信号に同期して交互に切換えて各半導体素子の入力を変調し、前記各半導体素子の各出力を前記クロック信号に同期して復調し、復調した各半導体素子の各出力の高調波成分を除去する信号制御処理手段と、を備え、
前記2つの半導体素子のそれぞれは、
シリコン基板上に形成され、
前記シリコン基板上に絶縁膜を介して共通のゲートを設け、
前記シリコン基板上であって前記共通ゲートの周囲に、第1のソースおよび第1のドレインを対とする第1の組と、第2のソースおよび第2のドレインを対とする第2の組とを互いに直交させてそれぞれ配置し、
前記共通のゲート、前記第1のソース、および前記第1のドレインにより第1の方向に電流を流す前記第1のMOSトランジスタを形成し、
前記共通のゲート、前記第2のソース、および前記第2のドレインにより前記第1の方向と直交する第2の方向に電流を流す前記第2のMOSトランジスタを形成したものであり、
さらに、前記2つの半導体素子を、前記第1のソース・ドレインの方向または前記第2のソース・ドレインの方向が、前記外力が作用する方向となるように、かつ、対称に配置したことを特徴とする半導体センサ。 - 前記信号制御処理手段は、
前記一方の半導体素子の2つのMOSトランジスタに流す各電流を、クロック信号に同期して交互に切り換える第1切換え手段と、
前記他方の半導体素子の2つのMOSトランジスタに流す各電流を、前記クロック信号に同期して交互に切り換える第2切換え手段と、
前記各半導体素子の各出力を前記クロック信号に同期して切換える第3切換え手段と、
この第3切換え手段からの出力に含まれる高調波成分を除去するフィルタ手段と、
からなることを特徴とする請求項1に記載の半導体センサ。 - 請求項1または請求項2に記載の半導体センサ用の半導体素子であって、
シリコン基板上に形成され、
前記シリコン基板上に絶縁膜を介して共通のゲートを設け、
前記シリコン基板上であって前記共通ゲートの周囲に、第1のソースおよび第1のドレインを対とする第1の組と、第2のソースおよび第2のドレインを対とする第2の組とを互いに直交させてそれぞれ配置し、
前記共通のゲート、前記第1のソース、および前記第1のドレインにより第1の方向に電流を流す第1のMOSトランジスタを形成し、
前記共通のゲート、前記第2のソース、および前記第2のドレインにより前記第1の方向と直交する第2の方向に電流を流す第2のMOSトランジスタを形成することを特徴とする半導体素子。
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