JP4512414B2 - 二重段ディジタル・アナログ変換器 - Google Patents
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Description
VDROP=I0*RTOT1=I0*RTOT2 (1)
ただし、RTOT1は第1の半粗ストリング32の全直列抵抗に等しく、RTOT2は第2の半粗ストリング34の全直列抵抗に等しい。RTOT1とRTOT2とは実質的に等しくなるように選択してよい。したがって、DAC装置30の出力範囲VRANGEは次のようになる。
VRANGE=VREF+/−VDROP (2)
ただし、VDROPは第1の電流源I0の値で設定してよい。DAC装置30の電圧範囲は出力増幅器の利得に依存しない。したがって、増幅器オフセットの利得に関連する問題は緩和される。
(1) 二重段ディジタル・アナログ変換器(DAC)装置であって、
粗抵抗器網であって、第1の部分と第2の部分とで構成し、第1の集合の制御ビットの状態に基づいて複数のセグメント電圧から1つの選択されたセグメント電圧を与える粗抵抗器網と、
精抵抗器網であって、前記粗抵抗器網に結合して前記選択されたセグメント電圧を受け、第2の集合の制御ビットの状態に基づいて前記選択されたセグメント電圧から得られた複数のタップ出力電圧から1つの選択されたタップ出力電圧を与える精抵抗器網と、
前記第1の集合の制御ビットの状態に基づいて前記粗抵抗器網の前記第1の部分と第2の部分の一方に与えられる[所定の]制御可能な電流と、
を含む二重段DAC装置。
(3) 前記増幅器は基準電圧を設定し、前記所定の電流が前記粗抵抗器網の前記第1の部分に与えられる場合は前記基準電圧より高いDAC装置出力電圧を与え、また前記所定の電流が前記粗抵抗器網の前記第2の部分に与えられる場合は前記基準電圧より低いDAC装置出力電圧を与えるよう形成される、(2)記載の二重段DAC装置。
(5) 前記基準電圧は前記DAC装置の出力電圧範囲の中点電圧である、(2)記載の二重段DAC装置。
(6) 前記所定の電流の値は前記DAC装置の出力電圧範囲を設定する、(1)記載の二重段DAC装置。
(8) 前記粗抵抗器網の前記第1の部分は第1の半粗抵抗器ストリングであり、前記粗抵抗器網の前記第2の部分は第2の半粗抵抗器ストリングである、(1)記載の二重段DAC装置。
(10) 前記第1の集合の制御ビットの第1の集合の状態では第2の所定の電流は前記粗抵抗器網の前記第1の部分に結合し、前記第1の集合の制御ビットの第2の集合の状態では前記第2の所定の電流は前記粗抵抗器網の前記第2の部分に結合し、前記第2の所定の電流は線インピーダンスを緩和することを更に含む、(1)記載の二重段DAC装置。
粗抵抗器網であって、第1の部分と第2の部分とで構成し、サンプリングされたデータ語の状態に基づいて複数のセグメント電圧から1つの[選択された]選択可能なセグメント電圧を与える粗抵抗器網と、
精抵抗器網であって、前記粗抵抗器網に結合して前記選択されたセグメント電圧を受け、前記サンプリングされたデータ語の状態に基づいて複数のタップ出力電圧から1つの「選択された」選択可能なタップ出力電圧を与える精抵抗器網と、
増幅器であって、前記タップ出力電圧を受けてDAC装置出力電圧を与え、前記サンプリングされたデータ語の状態に基づいて非反転増幅器と電圧フォロア増幅器の一方として形成される増幅器と、
を含む二重段DAC装置。
(13) 増幅器を非反転増幅器構成で形成する第1の集合のスイッチと、増幅器を電圧フォロア増幅器構成で形成する第2の集合のスイッチとを更に含み、前記第1の集合のスイッチは前記精抵抗器網と前記粗抵抗器網の前記第1の部分とを前記増幅器に結合し、前記第2の集合のスイッチは前記精抵抗器網と前記粗抵抗器網の前記第2の部分とを前記増幅器に結合する、(11)記載の二重段DAC装置。
(15) 前記第2の集合のスイッチは前記粗抵抗器網の前記第1の部分を第2の電流源に非反転増幅器構成で結合し、前記第1の集合のスイッチは前記粗抵抗器網の前記第2の部分を前記第2の電流源に前記電圧フォロア増幅器構成で結合し、前記第2の電流源は線インピーダンスを緩和する、(14)記載の二重段DAC装置。
(16) 前記第1の電流源は前記DAC装置の出力電圧範囲を設定する、(14)記載の二重段DAC装置。
前記粗抵抗器網からの複数のセグメント電圧から1つのセグメント電圧を選択し、
選択されたセグメント電圧に関連する前記精抵抗器網からの複数のタップ電圧から1つのタップ電圧を与え、
前記粗抵抗器網の前記第1の部分から選択されたセグメント電圧では電流源を前記粗抵抗器網の前記第1の部分に結合し、前記粗抵抗器網の前記第2の部分から選択されたセグメント電圧では前記電流源を前記粗抵抗器網の前記第2の部分に結合する、
ことを含む、二重段DAC装置を動作させる方法。
(19) 前記粗抵抗器網の前記第1の部分から選択されたセグメント電圧については前記タップ電圧を増幅器の負入力端子に与えまた基準電圧を前記増幅器の正入力端子に与え、また前記粗抵抗器網の前記第2の部分から選択されたセグメント電圧については前記タップ電圧を前記増幅器の正入力端子に与えまた前記増幅器の出力を前記増幅器の負入力端子に与えることを更に含む、(17)記載の二重段DAC装置を動作させる方法。
(21) 前記電流源の選択された値は前記DAC装置の望ましい出力電圧範囲を決定する、(17)記載の二重段DAC装置を動作させる方法。
32 粗抵抗器網の第1の部分
34 粗抵抗器網の第2の部分
36 精抵抗器網
38 増幅器
Claims (3)
- 二重段ディジタル・アナログ変換器(DAC)装置であって、
粗抵抗器網であって、第1の部分と第2の部分とで構成し、第1の集合の制御ビットの状態に基づいて複数のセグメント電圧から1つの選択されたセグメント電圧を与える粗抵抗器網と、
精抵抗器網であって、前記粗抵抗器網に結合して前記選択されたセグメント電圧を受け、第2の集合の制御ビットの状態に基づいて前記選択されたセグメント電圧から得られた複数のタップ出力電圧から1つの選択されたタップ出力電圧を与える精抵抗器網と、
前記第1の集合の制御ビットの状態に基づいて前記粗抵抗器網の前記第1の部分と第2の部分の一方に与えられる[所定の]制御可能な電流と、
を含む二重段DAC装置。 - 二重段ディジタル・アナログ変換器(DAC)装置であって、
粗抵抗器網であって、第1の部分と第2の部分とで構成し、サンプリングされたデータ語の状態に基づいて複数のセグメント電圧から1つの[選択された]選択可能なセグメント電圧を与える粗抵抗器網と、
精抵抗器網であって、前記粗抵抗器網に結合して前記選択されたセグメント電圧を受け、前記サンプリングされたデータ語の状態に基づいて複数のタップ出力電圧から1つの「選択された」選択可能なタップ出力電圧を与える精抵抗器網と、
増幅器であって、前記タップ出力電圧を受けてDAC装置出力電圧を与え、前記サンプリングされたデータ語の状態に基づいて非反転増幅器と電圧フォロア増幅器の一方として形成される増幅器と、
を含む二重段DAC装置。 - 第1の部分の第2の部分とを持つ粗抵抗器網と前記粗抵抗器網に結合する精抵抗器網とを有する二重段ディジタル・アナログ変換(DAC)を動作させる方法であって、
前記粗抵抗器網からの複数のセグメント電圧から1つのセグメント電圧を選択し、
選択されたセグメント電圧に関連する前記精抵抗器網からの複数のタップ電圧から1つのタップ電圧を与え、
前記粗抵抗器網の前記第1の部分から選択されたセグメント電圧では電流源を前記粗抵抗器網の前記第1の部分に結合し、前記粗抵抗器網の前記第2の部分から選択されたセグメント電圧では前記電流源を前記粗抵抗器網の前記第2の部分に結合する、
ことを含む、二重段DAC装置を動作させる方法。
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US8717214B1 (en) * | 2011-02-08 | 2014-05-06 | Maxim Integrated Products, Inc. | Precision sub-RADIX2 DAC with linearity calibration |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5563124A (en) * | 1978-11-02 | 1980-05-13 | Victor Co Of Japan Ltd | D-a converter circuit |
JPH06152423A (ja) * | 1992-11-13 | 1994-05-31 | Nec Corp | D/a変換器 |
JPH0923160A (ja) * | 1995-07-07 | 1997-01-21 | Toshiba Corp | 電圧分割回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4543560A (en) | 1984-02-17 | 1985-09-24 | Analog Devices, Incorporated | Two-stage high resolution digital-to-analog converter |
DE3781277D1 (de) * | 1987-10-09 | 1992-09-24 | Ibm | Geraet zur aufloesungsausdehnung eines n-bit-ohmschen digital-analog-umsetzers in einen (n+p)-bit-digital-analog-umsetzer. |
US5977898A (en) | 1997-12-22 | 1999-11-02 | Texas Instruments Incorporated | Decoding scheme for a dual resistor string DAC |
JP2001285067A (ja) * | 2000-03-31 | 2001-10-12 | Kawasaki Steel Corp | Da変換装置 |
US6448917B1 (en) * | 2000-05-31 | 2002-09-10 | Cygnal Integrated Products, Inc. | DAC using current source driving main resistor string |
US6414616B1 (en) | 2000-06-22 | 2002-07-02 | Analog Devices, Inc. | Architecture for voltage scaling DAC |
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2003
- 2003-05-12 US US10/436,408 patent/US6781536B1/en not_active Expired - Lifetime
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2004
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5563124A (en) * | 1978-11-02 | 1980-05-13 | Victor Co Of Japan Ltd | D-a converter circuit |
JPH06152423A (ja) * | 1992-11-13 | 1994-05-31 | Nec Corp | D/a変換器 |
JPH0923160A (ja) * | 1995-07-07 | 1997-01-21 | Toshiba Corp | 電圧分割回路 |
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