JP4496721B2 - 高速信号回路基板およびその信号伝送特性の改善方法。 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えばコンピュータや、オーディオビジュアル機器等において扱う高速デジタル信号を出力等する高速信号出力/入力手段を実装し、かつ高速デジタル信号を伝送する複数の高速信号回路を実装(配線)した高速信号回路基板、および高速信号回線基板の信号伝送特性の改善方法に関する。
【0002】
【従来の技術】
従来、例えばチェック対象となる高速信号配線から放射される電気エネルギーを簡単な数式を用いて算出し、ある所定の閾値よりも高速信号配線のもつ電気エネルギーが大きい場合は、高速信号配線を特定する表示を出力し、高速信号配線を基板の内層に再配置し直すように指示メッセージを出力するというプリント基板の配線構造チェックシステムが知られている(例えば特許文献1参照)。
【0003】
また、絶縁基板の両面に銅箔を積層しドライフィルムレジストを用いたフォトリソ・エッチングによりグランドを含む電源ラインの回路パターンを形成し、スクリーン印刷法により熱硬化型ソルダーレジストインクにより絶縁層を形成し、この絶縁層上にスクリーン印刷法により導電ペーストで信号ラインの回路パターンを形成し、かつレジストインクのパターンを付着させることによりオーバーコート層を形成した後、実装パッド部に必要な部品を装着するというEMI抑制回路基板が知られている(例えば特許文献2)。
この従来例によると、信号ライン自体がノイズフィルタとして作用するため、CLK周波数が1MHz以上の高周波信号が伝達されてもノイズレベルが小さくなり、回路基板から発生する電磁波が低減され高いEMI抑制効果が得られる旨開示されている。
【0004】
【特許文献1】
特開2002−32428号公報
【特許文献2】
特開平10−70345号公報
【0005】
【発明が解決しようとする課題】
しかしながら、前者の従来例においては、高速信号配線から放射される電気エネルギーがある所定の閾値よりも大きい場合に、単に高速信号配線を基板の内層に再配置し直すように指示メッセージを出力するという構成であるため、基板の表層に高速信号配線を配線した場合、その高速信号配線から発生するEMIノイズ等を低減したり、防止したりするということは全くできない。
したがって基板の表層に高速信号配線を配線した後、EMIノイズ等の発生により高速信号に乱れやノイズが生じて種々障害が発生することを防止することができない。
一方、後者の従来例においては、絶縁基板上にフォトリソ・エッチングによりグランドを含む電源ラインの回路パターンを形成し、スクリーン印刷法により絶縁層を形成し、スクリーン印刷法により導電ペーストで信号ラインの回路パターンを形成し、かつレジストインクのパターンを付着させオーバーコート層を形成するという各製造工程を経なければ製作することができず、したがって製造に手間がかかるとともに、その分、生産性も悪く製造コストも高くなるという欠点がある。
【0006】
本発明は、以上のような課題に鑑みてなされたものであり、EMIノイズ等の低減が容易であり、これにより常時安定した高速信号を伝送することができ、かつ生産性および低コスト化にも優れて有利である高速信号回路基板およびその信号伝送特性の改善方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明に係わる高速信号回路基板は、上述した課題を解決すべく、1または複数の高速信号出力/入力手段と、前記高速信号出力手段から出力される高速信号を伝送する1または複数の高速信号回路と、前記高速信号出力/入力手段、および前記高速信号回路を実装しグランドを有する単層または複数層の基板とからなる高速信号回路基板において、前記基板に対し、前記グランドに接続されるとともに、前記高速信号回路を実装した部分をそのインピーダンスを低減し得る間隔Hを有してシールドする、前記高速信号回路が実装されている前記基板の面に対面するように実装された導電性の第1のシールド体と、前記基板に対し、前記グランドに接続されるとともに、前記高速信号出力/入力手段および前記高速信号回路が実装されている前記基板の面と反対側の面から、前記高速信号出力/入力手段および前記高速信号回路を実装した部分を間隔H”を有してシールドする導電性の第2のシールド体とを実装し、第1および第2のシールド体は、基板に実装された状態で基板との間に高速信号出力/入力手段および高速信号回路を収容してシールドするシールドケースの部分で構成され、第1のシールド体は、シールドケースの天面の凹部状に窪む部分で構成され、第2のシールド体は、シールドケースの底面の逆凹部状に窪む部分で構成されているものである。
そのため、高速信号回路に高速信号を伝送した場合、シールド体が高速信号回路のインピーダンスを低減し、これによりEMIノイズ等を低減するため、高速信号に障害等が発生することを防止し、高速信号を入力して処理する側の動作上の信頼性を向上させる。
【0008】
また、本発明に係わる高速信号回路基板の信号伝送特性の改善方法は、1または複数の高速信号出力/入力手段、および前記高速信号出力手段から出力される高速信号を伝送する1または複数の高速信号回路を単層または複数層の基板に実装してなる高速信号回路基板に対し、前記基板のグランドに接続されるとともに、前記高速信号回路を実装した部分をそのインピーダンスを低減し得る間隔Hを保って、前記高速信号回路が実装されている前記基板の面に対面するように実装された導電性の第1のシールド体によりシールドし、
前記基板の前記グランドに接続されるとともに、前記高速信号出力/入力手段および前記高速信号回路が実装されている前記基板の面と反対側の面から、前記高速信号出力/入力手段および前記高速信号回路を実装した部分を間隔H”を保って導電性の第2のシールド体によりシールドし、第1および第2のシールド体を、基板に実装された状態で基板との間に高速信号出力/入力手段および高速信号回路を収容してシールドするシールドケースの部分で構成し、第1のシールド体を、シールドケースの天面の凹部状に窪む部分で構成し、第2のシールド体を、シールドケースの底面の逆凹部状に窪む部分で構成するものである。
そのため、高速信号回路に高速信号を伝送すると、シールド体が高速信号回路のインピーダンスを低減し、これによりEMIノイズ等を低減する。この結果、高速信号に障害等が発生することがなく、したがって高速信号を入力して処理する側においても常時良好な高速信号が得られるため安定して信頼性の高い動作を行える。
【0009】
【発明の実施の形態】
以下、図1乃至図8を参照し本発明の参考例および実施の形態について説明する。
図1は本発明の第1の参考例に係わる高速信号回路基板の外観的構成の一例を示す外観図である。
図1において、符号10は例えば高速デジタル信号を処理するコンピュータやオーディオビジュアル機器等に実装される高速信号回路基板を示す。
高速信号回路基板10は、例えば絶縁性の材質を用いて例えば厚さ1.0mmに構成された基板(本例では例えば片面実装基板)12を備える。
基板12上には、図2および図4に示すように、高速信号出力手段としての内部で所要の処理を行って所要の高速デジタル信号(高速信号)を出力するIC(集積回路)14と、高速信号入力手段としての高速デジタル信号を入力し所要の処理を行なうIC(集積回路)16と、例えばIC14の出力端子とIC16の入力端子との間においてダンピング抵抗R18を介して配線される高速信号回路(伝送線路:以下ストリップラインと称する)S20、S21とが実装されている。
【0010】
なお、図2は基板12上の構成を概念的に示したものであり、説明の都合上、基板12上には、前記IC14、IC16,ダンピング抵抗R18、およびストリップラインS20、S21のみ実装した場合を例示しているが、基板12上には、例えばクロック周波数が50MHz以上等のCLK信号を出力するCLKIC(図示せず)が実装されるか、もしくはIC14,16内に備わる。
また、基板12上には、実際には詳しく図示していないが他の所要のICや諸種の信号回路(伝送線路)等が実装されているものと考えてもよい。
【0011】
基板12の所定の位置には、図3に示すように、グランド(以下GNDと称する)22A、22Bが構成されている。
また、基板12上(上面上)には、図1および図3に示すように、シールド体としてのシールドケース24が、その一部等に構成したGND接続突起26A、26Bを基板12のGND22A、22Bに接続させるとともに、例えば接着技術、あるいは所要の嵌合技術や係合技術、もしくは圧着技術乃至はネジ止め等の任意の一体化技術を用いることで実装(装着)されている。
なお、基板12のGND22A、22Bの位置、およびこれに接続されるシールドケース24のGND接続突起26A、26Bの位置は、高速信号回路としてのストリップラインS20、S21の位置に極力近づけることが、EMIノイズ等を効率よく抑える上で好ましい。
【0012】
シールドケース24は、四方を囲む各側壁と、各側壁のうち図示下方の開放口側に設けられたGND接続突起26A、26Bと、各側壁を閉塞する天面28とを備えており、天面28において前記ストリップラインS20、S21およびその周辺を含む部分に対応する部分には段差を介し凹部状に窪む、すなわち天面28よりも低くなるインピーダンス調整面30が構成されている。
シールドケース24は、前記ストリップラインS20、S21が実装されている12基板の面(上面)に対面するように実装されている。
インピーダンス調整面30の内面と基板12(ストリップラインS20、S21のパターン厚Tを含む)上との間には狭い間隔Hとして例えば1.0mmの高さが確保されている(図4)。
間隔Hは、ストリップラインS20、S21のパターン幅Wあるいは長さを考慮して設定されるものでもあり、例えば約1mm乃至数ミリに設定されていることが好ましいが、これは後述する数式(1)等により配線インピーダンス(ストリップラインS20、S21のインピーダンス)をEMIノイズ等を抑えるのに十分なインピーダンスに調整できる数値に設定される。
【0013】
インピーダンス調整面30を含むシールドケース24によりEMIノイズ等を抑えるのに十分なストリップラインS20、S21のインピーダンスを求め、かつこれを実現するインピーダンス調整面30の間隔Hを設定する場合、例えば富士通製のDesign Synthesis Sigal で示す下記の数式(1)等により求めることができる。
【0014】
【数1】
【0015】
【数2】
【0016】
ここに Z0はストリップラインのインピーダンス、
εrは比誘電率(本例では空気絶縁の比誘電率)、
Wはストリップラインのパターン幅、
Tはストリップラインのパターン厚、
Hはインピーダンス調整面30の基板12からの高さ、
Lnは絶縁層厚である。
【0017】
図3および図4に示すシールドケース24で、例えば前記数式(1)等により、ストリップラインS20側において、比誘電率(εr)を1.0、パターン幅(W)を2.00mm、パターン厚(T)を50μm、インピーダンス調整面30の間隔Hを1.00mmとした場合、ストリップラインS20のインピーダンスZ0 を87Ωに低減することが可能であることがわかる。
このことは通常ストリップラインS20のインピーダンス(すなわち基板インピーダンスでもある)が150Ω以上あるところを約43%低減することが可能であり、これにより信号伝送特性が大幅に改善されることを示している。
また、例えば前記数式(1)等により、ストリップラインS21側において、比誘電率(εr)を1.0、パターン幅(W)を3.00mm、パターン厚(T)を50μm、インピーダンス調整面30の間隔Hを2.00mmとした場合、ストリップラインS21のインピーダンスZ0 を102Ωに低減することが可能であることがわかる。
このこともストリップラインS21のインピーダンス(すなわち基板インピーダンスでもある)を約33%低減することが可能であり、これにより信号伝送特性が大幅に改善されることを示している。
【0018】
次に、本参考例の作用について説明する。まず、IC14、IC16、ダンピング抵抗R18、ストリップラインS20、S21の関係は図5に示すような回路構成として表すことができ、この回路に基づくシミュレーションについて述べる。
例えば外部接続機器等を駆動するため、IC14から所要の高速デジタル信号を出力させ、ストリップラインS20、S21に高速デジタル信号を伝送させた場合、高速デジタル信号により例えばストリップラインS20、S21に生じるインピーダンスが本来であれば約150Ω以上になって信号波形にノイズが生じたり、EMIノイズが生じたりするところであるが、ストリップラインS20、S21の近傍にシールドケース24のインピーダンス調整面30が位置するため、ストリップラインS20、S21に発生する例えば電磁的エネルギーはインピーダンス調整面30を通ってシールドケース24を伝播しGND22A、22B
から抜けてゆく。
この結果、ストリップラインS20、S21のインピーダンスが低減し、このインピーダンスの低減に伴いEMIノイズ等の発生が大幅に低減され、これにより高速デジタル信号の信頼性に支障をきたすことがなく、すなわち高速信号入力手段としてのIC16には、図6に示すように、殆ど乱れのない波形の高速デジタル信号が入力されるものとなり、IC16の動作や外部機器等の動作に全く障害の生じることがないことが確認された。
【0019】
本参考例においては、所要の高速デジタル信号を出力するIC14と、高速デジタル信号を入力し所要の処理を行なうIC16と、IC14およびIC16間においてダンピング抵抗R18を介し配線されるストリップラインS20、S21とを実装した基板12上を、ストリップラインS20、S21およびその周辺を含む部分に対応する部分に段差を介し凹部状に窪むインピーダンス調整面30が構成されたシールドケース24によりシールドしたため、このシールドケース24がプレーン層として働き、ストリップラインS20、S21のインピーダンスを効率よく低減し、このインピーダンスの低減に伴いEMIノイズ等の発生を大幅に低減し、これにより高速デジタル信号の信頼性を向上させ、信号伝送特性を大幅に改善することができ、しかもこれらの利点を低コストの簡易な構成で、かつ生産性をも向上させるとともに実現することができる。
【0020】
次に、図7および図8を参照し本発明の第2の参考例について説明する。
なお、本参考例において第1の参考例と同様の部分には同一の符号を付して詳しい説明は省略する。
基板12には、IC14、IC16、およびダンピング抵抗R18を介するストリップラインS20、S21が実装されていない反対側の一面(裏面)に対し図7および図8に示すようにシールドケース34が実装(装着)されている。
このシールドケース34は、図示の場合、四方を囲む各側壁と、各側壁のうち基板12のGND22A、22Bとの接続を図るため図示上方の開放口側に設けられたGND接続突起36A、36Bと、各側壁を閉塞する底面38とを備えており、底面38においてストリップラインS20、S21およびその周辺を含む部分に対応する部分には段差を介し逆凹部状に窪む、すなわち底面38よりも相対的に高くなり基板12との間の間隔Hを狭くするインピーダンス調整面40が構成されている。
シールドケース24は、前記ストリップラインS20、S21が実装されている12基板の面(上面)と反対側の面(底面)に対面するように実装されている。
【0021】
インピーダンス調整面40の内面と基板12のストリップラインS20、S21との間にはインピーダンスを低減できる間隔H(高さ)として例えば2.0mmの間隔が確保されている(図8)。
間隔Hは、この場合もストリップラインS20、S21のパターン幅Wあるいは長さを考慮して設定されるものでもあり、かつ配線インピーダンス(ストリップラインS20、S21のインピーダンス)をEMIノイズ等を抑えるのに十分なインピーダンスに調整できる数値に設定される。
【0022】
インピーダンス調整面40を含むシールドケース34によりEMIノイズ等を抑えるのに十分なストリップラインS20、S21のインピーダンスを求め、かつこれを実現するインピーダンス調整面40の間隔Hを設定する場合も、例えば上述した数式(1)等により求めることができる。
すなわち、本例のシールドケース34で、例えば前記数式(1)等により、ストリップラインS20側において、比誘電率(εr)を1.0、パターン幅(W)を3.00mm、パターン厚(T)を50μm、インピーダンス調整面30の間隔Hを2.00mmとした場合、ストリップラインS20のインピーダンスZ0 を102Ωに低減することが可能であることがわかる。
また、例えば前記数式(1)等により、ストリップラインS21側において、比誘電率(εr)を1.0、パターン幅(W)を4.00mm、パターン厚(T)を50μm、インピーダンス調整面30の間隔Hを3.00mmとした場合、ストリップラインS21のインピーダンスZ0 を109Ωに低減することが可能であることがわかる。
【0023】
したがって、本参考例においても、基板12の裏面側にプレーン層に対応するシールドケース34を装着したことでストリップラインS20、S21のインピーダンスを効率よく低減することができるため、図6に示す高速デジタル信号の波形と同じように乱れやノイズの極めて少ない高速デジタル信号を伝送することができ、これによりIC14、IC16、あるいは外部接続機器等においてもその動作上高い信頼性を得ることができ、しかも極めて低コストで構成し、生産性をも向上させることができる。
【0024】
次に、図9および図10を参照し本発明の実施の形態について説明する。なお、本実施の形態において前記第1、第2の参考例と同一の部分には同一の符号を付して詳しい説明は省略する。
基板12上(上面上)には、図9および図10に示すように、シールド体としてのシールドケース44が、その一部等に構成したGND接続突起46A、46Bを基板12のGND22A、22Bに接続させるとともに、上述の如く所要の任意の一体化技術を用いることで実装(装着)されている。
シールドケース44は、四方を囲む各側壁と、各側壁のうち図示下方の開放口側に設けられたGND接続突起46A、46Bと、各側壁を閉塞する天面48とを備えており、天面48においてストリップラインS20、S21およびその周辺を含む部分に対応する部分には段差を介し凹部状に窪む、すなわち図示の場合、天面48よりも相対的に段差を介し低くなるインピーダンス調整面50が構成されている。
シールドケース44は、前記ストリップラインS20、S21が実装されている基板12の面(上面)に対面するように実装されている。
【0025】
インピーダンス調整面50の内面と基板12(ストリップラインS20、S21のパターン厚Tを含む)上との間にはインピーダンスを低減し得る間隔H1(高さ)として例えば1.0mmの間隔H1が確保されている。
間隔H1も、ストリップラインS20、S21のパターン幅Wあるいは長さを考慮して設定されるものでもあり、例えば約1mm乃至数ミリの間隔Hに設定されていることが好ましいが、これも配線インピーダンス(ストリップラインS20、S21のインピーダンス)をEMIノイズ等を抑えるのに十分なインピーダンスに調整することを目的とした間隔に設定される。
インピーダンス調整面50を含むシールドケース44によりEMIノイズ等を抑えるのに十分なストリップラインS20、S21のインピーダンスを求め、かつこれを実現するインピーダンス調整面50の間隔H1を設定する場合も、上述の数式(1)等により求めることができる。
【0026】
基板12の反対側の一面(裏面)には、図9および図10に示すようにシールドケース54が実装(装着)されている。すなわち、シールドケース54は、前記ストリップラインS20、S21が実装されている12基板の面(上面)と反対側の面(裏面)に対面するように実装されている。
そして、シールドケース54は、図9および図10に示すように、前記12基板に対し、グランド22A、22Bに接続されるとともに、IC14、IC16(高速信号出力/入力手段)およびストリップラインS20、S21(高速信号回路)が実装されている前記12基板の面と反対側の面から、前記IC14、IC16および前記ストリップラインS20、S21を実装した部分を間隔H2を有してシールドするように実装されている。
このシールドケース54は、図示の場合、四方を囲む各側壁と、各側壁のうち基板12のGND22A、22Bとの接続を図るため図示上方の開放口側に設けられたGND接続突起56A、56Bと、各側壁を閉塞する底面58とを備えており、底面58においてストリップラインS20、S21およびその周辺を含む部分に対応する部分には段差を介し逆凹部状に窪む、すなわち図示の場合、底面58よりも相対的に高くなり基板12との間の間隔H2を狭くするインピーダンス調整面60が構成されている。
【0027】
インピーダンス調整面60の内面と基板12(ストリップラインS20、S21を含む)との間にはインピーダンスを低減できる間隔H2(高さ)として例えば2.0mmの間隔が確保されている。
間隔H2も、ストリップラインS20、S21のパターン幅Wあるいは長さを考慮して設定されるものでもあり、かつ配線インピーダンス(ストリップラインS20、S21のインピーダンス)をEMIノイズ等を抑えるのに十分なインピーダンスに調整できる数値に設定される。
インピーダンス調整面60を含むシールドケース54によりEMIノイズ等を抑えるのに十分なストリップラインS20、S21のインピーダンスを求め、かつこれを実現するインピーダンス調整面60の間隔H2を設定する場合も、例えば上述した数式(1)等により求めることができる。
【0028】
図9および図10に示すシールドケース44,54で、例えば前記数式(1)等により、ストリップラインS20側において、比誘電率(εr)を1.0、パターン幅(W)を1.00mm、パターン厚(T)を50μm、インピーダンス調整面50の高さ(H1)を1.00mm、インピーダンス調整面60の高さ(H2)を2.00mm、インピーダンス調整面50、60間の間隔(B)を3.00mmとした場合、ストリップラインS20のインピーダンスZ0 を110Ωに低減することが可能であることがわかる。
このことは通常ストリップラインS20のインピーダンス(すなわち基板インピーダンスでもある)が150Ω以上あるところを約27%低減することが可能であり、これにより信号伝送特性が大幅に改善されることを示している。
また、例えば前記数式(1)等により、ストリップラインS21側において、比誘電率(εr)を1.0、パターン幅(W)を2.00mm、パターン厚(T)を50μm、インピーダンス調整面50の高さ(H1)を2.00mm、インピーダンス調整面60の高さ(H2)を3.00mm、インピーダンス調整面50、60間の間隔(B)を5.00mmとした場合、ストリップラインS21のインピーダンスZ0 を108Ωに低減することが可能であることがわかる。
このこともストリップラインS21のインピーダンス(すなわち基板インピーダンスでもある)を約28%低減することが可能であり、これにより信号伝送特性が大幅に改善されることを示している。
【0029】
本実施の形態においても、基板12の表裏面にシールドケース44,54を装着したことで、ストリップラインS20、S21に高速デジタル信号を伝送しても、シールドケース44,54をプレーン層として扱いストリップラインS20、S21に発生するインピーダンス(電磁的エネルギー)を効率よく吸収することができるため、同じく図6に示す高速デジタル信号の波形と同じように乱れやノイズの極めて少ない高速デジタル信号を伝送することができ、これにより信号伝送特性が大幅に改善され、IC14、IC16、あるいは外部接続機器等においてもその動作上安定して高い信頼性を得ることができ、しかもコスト的な観点においても生産的な観点においても極めて有利な結果を得ることができる。
【0030】
なお、第1,第2の参考例および上記実施の形態においては、ストリップラインS20、S21とインピーダンス調整面30、40、50、60との間を空気層によって絶縁する場合について説明したが誘電体からなる絶縁層を介在させ、この絶縁層で絶縁してもよく、かつシールドケース44,54等においても排熱手段として放熱フィンを備えたり通風口を形成したりしてもよい。
また、本発明は例えばスルーホール等を介し各層の各ストリップライン(高速信号回路)が接続された複数層の基板からなる高速信号回路基板にも適用することができることは勿論である。
【0031】
【発明の効果】
本発明の高速信号回路基板およびその伝送線路特性の改善方法によれば、シールド体がプレーン層として働き、高速信号回線のインピーダンスを効率よく低減し、このインピーダンスの低減に伴いEMIノイズ等の発生を大幅に低減し、これにより高速信号の信頼性を向上させ、信号伝送特性を大幅に改善することができ、しかもこれらの利点を低コストの簡易な構成で、かつ生産性をも向上させるとともに実現することができる。
【図面の簡単な説明】
【図1】 本発明の第1の参考例の外観的構成を示す上面(正面)図である。
【図2】 第1の参考例の基板上の回路構成を概念的に示す概念図である。
【図3】 第1の参考例の高速信号回路基板の構成を示す一部切欠側面図である。
【図4】 第1の参考例の高速信号回路基板の矢印Aに示す主要部の構成を拡大して示す要部拡大図である。
【図5】 第1の参考例の基板上の回路構成を示す電気回路図である。
【図6】 第1の参考例の高速信号回路基板の信号伝送特性を説明する説明図である。
【図7】 第2の参考例の高速信号回路基板の構成を示す一部切欠側面図である。
【図8】 第2の参考例の高速信号回路基板の矢印Aに示す主要部の構成を拡大して示す要部拡大図である。
【図9】 本発明の実施の形態の高速信号回路基板の構成を示す一部切欠側面図である。
【図10】 本発明の実施の形態の高速信号回路基板の矢印Aに示す主要部の構成を拡大して示す要部拡大図である。
【符号の説明】
10……高速信号回路基板、12……基板、14……IC(高速信号出力手段)、16……IC(高速信号入力手段)、18……ダンピング抵抗、S20、S21……ストリップライン(高速信号回路)、22A、22B……GND、24、34、44、54……シールドケース、26A、26B、36A、36B、46A、46B、56A、56B……GND接続突起、28、48……天面、30、40……インピーダンス調整面、50……インピーダンス調整面(第1のシールド体)、60……インピーダンス調整面(第2のシールド体)、38、58……底面、H、H1、H2……間隔。
Claims (7)
- 1または複数の高速信号出力/入力手段と、
前記高速信号出力手段から出力される高速信号を伝送する1または複数の高速信号回路と、
前記高速信号出力/入力手段、および前記高速信号回路を実装しグランドを有する単層または複数層の基板とからなる高速信号回路基板において、
前記基板に対し、前記グランドに接続されるとともに、前記高速信号回路を実装した部分をそのインピーダンスを低減し得る間隔Hを有してシールドする、前記高速信号回路が実装されている前記基板の面に対面するように実装された導電性の第1のシールド体と、 前記基板に対し、前記グランドに接続されるとともに、前記高速信号出力/入力手段および前記高速信号回路が実装されている前記基板の面と反対側の面から、前記高速信号出力/入力手段および前記高速信号回路を実装した部分を間隔H”を有してシールドする導電性の第2のシールド体とを実装し、
前記第1および第2のシールド体は、前記基板に実装された状態で前記基板との間に前記高速信号出力/入力手段および前記高速信号回路を収容してシールドするシールドケースの部分で構成され、前記第1のシールド体は、前記シールドケースの天面の凹部状に窪む部分で構成され、前記第2のシールド体は、前記シールドケースの底面の逆凹部状に窪む部分で構成されている
高速信号回路基板。 - 前記間隔Hおよび間隔H”は、前記高速信号回路の幅あるいは長さを考慮して設定される請求項1記載の高速信号回路基板。
- 前記シールド体と前記高速信号回路との間が空気層で絶縁されている請求項1記載の高速信号回路基板。
- 前記シールド体と前記高速信号回路との間が誘電体からなる絶縁層で絶縁されている請求項1記載の高速信号回線基板。
- 前記シールド体は、所要の位置に排熱手段を有する請求項1記載の高速信号回線基板。
- 1または複数の高速信号出力/入力手段、および前記高速信号出力手段から出力される高速信号を伝送する1または複数の高速信号回路を単層または複数層の基板に実装してなる高速信号回路基板に対し、
前記基板のグランドに接続されるとともに、前記高速信号回路を実装した部分をそのインピーダンスを低減し得る間隔Hを保って、前記高速信号回路が実装されている前記基板の面に対面するように実装された導電性の第1のシールド体によりシールドし、
前記基板の前記グランドに接続されるとともに、前記高速信号出力/入力手段および前記高速信号回路が実装されている前記基板の面と反対側の面から、前記高速信号出力/入力手段および前記高速信号回路を実装した部分を間隔H”を保って導電性の第2のシールド体によりシールドし、
前記第1および第2のシールド体を、前記基板に実装された状態で前記基板との間に前記高速信号出力/入力手段および前記高速信号回路を収容してシールドするシールドケースの部分で構成し、前記第1のシールド体を、前記シールドケースの天面の凹部状に窪む部分で構成し、前記第2のシールド体を、前記シールドケースの底面の逆凹部状に窪む部分で構成する
高速信号回路基板の信号伝送特性の改善方法。 - 前記間隔Hは、前記高速信号回路の幅あるいは長さを考慮して設定される請求項6記載の高速信号回路基板の信号伝送特性の改善方法。
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