JP2002032428A - プリント基板の配線構造チェックシステム - Google Patents
プリント基板の配線構造チェックシステムInfo
- Publication number
- JP2002032428A JP2002032428A JP2000213153A JP2000213153A JP2002032428A JP 2002032428 A JP2002032428 A JP 2002032428A JP 2000213153 A JP2000213153 A JP 2000213153A JP 2000213153 A JP2000213153 A JP 2000213153A JP 2002032428 A JP2002032428 A JP 2002032428A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- printed circuit
- circuit board
- instruction message
- driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Structure Of Printed Boards (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
ギーを簡単に算出し、所定の閾値よりも該信号配線が持
つエネルギーが大きい場合には、警告する。 【解決手段】 チェック対象となる高速信号配線13か
ら放射される電気エネルギーを簡単な数式を用いて算出
し、或る所定の閾値よりも該信号配線の持つ電気エネル
ギーが大きい場合には、該信号配線を特定する表示を出
力すると共に、該信号配線に対し、基板の内層に再配置
し直すように指示メッセージを出力する。
Description
線構造チェックシステムに関し、特に、基板上の高速動
作IC間を結ぶ信号配線が持つ電気エネルギーのエネル
ギー量に応じて、該信号配線をどの配線層に配置すべき
かを決定するプリント基板の配線構造チェックシステム
に関する。
プリント基板においては、一般的なデジタル機器の信号
はパルス波であり、その電気エネルギーは、該パルス波
の立ち上がり時間、及び、電圧値を基に計算(見積も
り)できることが周知である。
主にマイクロストリップ構造となるが、該マイクロスト
リップ構造の場合には、誘電体材料の伝播遅延が少ない
ことに加えて、配線と最も近いグランドプレーン(イメ
ージプレーン)間の分布容量が少ないために、ストリッ
プ配線(以下、シングルストリップ配線とダブルストリ
ップ配線とを総称する配線構造とする)よりも高速に伝
播するというメリットを有するが、マイクロストリップ
ラインの上部に、例えばシールド板のような導体を接近
させた場合には、配線の特性インピーダンスは極端に小
さくなり、波形が大きく歪む(鈍る)といった事実が判
明している。
のグランド(または電源)プレーンにより、配線から放
射される電気エネルギー(RFエネルギー)が外部に漏
れることがシャットアウトされるが、マイクロストリッ
プ構造の場合には、片側にしかプレーンが存在しないた
め、電気エネルギーを基板外部に放射し易いことも知ら
れている。
速なデジタル信号、若しくは、電圧値の小さなデジタル
信号)が主流の回路においては、外部への放射はそれ程
顕著に現れていなかった。また、多層基板を使用した場
合で、かつ、配線密度がそれ程高くない場合には、電気
エネルギーが大きい信号を基板内層に配置する(ストリ
ップ構造にする)ことにより、放射ノイズを抑えること
が容易に可能であった。
ント基板に搭載される回路の高速化に伴い、高速信号線
の数が増加したことと、軽薄短小化、及び、多機能化に
より、配線密度が高くなってきたことにより、電気エネ
ルギーの大きい信号線の全てを基板内層(ストリップ構
造)に配置することが困難になってきた。そのため、優
先順位を付けて、優先順位の高い配線から順に内層に配
置するような工夫を施す必要も生じてきた。
回路においては、どの信号線が電気エネルギーが大きい
のかを簡単に知ることができないといった問題点があっ
た。本発明は、以上のような従来の、プリント基板の設
計時点における問題点に鑑みてなされたものであり、チ
ェック対象とする電源プレーン上に配線される高速信号
配線の電気エネルギーを簡単に算出し、所定の閾値より
も該信号配線が持つエネルギーが大きい場合には、警告
することができるプリント基板の配線構造チェックシス
テムを提供することを目的とする。
に本発明では、プリント基板上に仮設計された配線の配
線構造をチェックするためのプリント基板の配線構造チ
ェックシステムであって、前記配線上に存在する部品群
からドライバとレシーバの組み合わせを順次に抽出する
と共に、前記組み合わせの1つに対応するドライバの回
路情報を抽出した後、該回路情報の少なくとも一部を変
数に含む複数の判定式の評価結果に応じて、電圧レベル
が所定の閾値を超える高速信号配線が存在するか否かを
判定する対象判定手段と、前記高速信号配線がドライバ
近辺に配置されたマイクロストリップ配線である場合
に、第1の対策指示メッセージを出力する第1の対策指
示メッセージ出力手段と、前記高速信号配線がレシーバ
近辺に配置されたマイクロストリップ配線である場合
に、第2の対策指示メッセージを出力する第2の対策指
示メッセージ出力手段と、前記高速信号配線がドライバ
とレシーバとの中間地点に配置されたマイクロストリッ
プ配線である場合に、第3の対策指示メッセージを出力
する第3の対策指示メッセージ出力手段とを有すること
を特徴とするプリント基板の配線構造チェックシステム
が提供される。
リント基板上の高速信号配線の電気エネルギーを簡単な
数式を用いて算出し、或る所定の閾値よりも該信号配線
の持つ電気エネルギーが大きい場合には、該信号配線を
特定する表示を出力すると共に、該信号配線に対し、基
板の内層に再配置し直すように指示メッセージを出力す
る構成としたので、従来の設計工程を変えることなく、
また、設計コストを上げることなく、エネルギーの大き
な信号配線から放出される放射ノイズを大幅に抑えるこ
とを可能にしている。
配線は、基板内層(ストリップ構造)に再配置されるこ
とによって、シールド板状の導体が接近した場合にも、
その特性インピーダンスが変化することがなく、結果と
して、該信号配線を流れる信号波形が大きく歪む(鈍
る)ような現象も防いでいる。
を参照して説明する。図1は、本発明の実施の形態に係
るプリント基板の配線構造チェックシステムのチェック
対象となる配線基板上のグランド(電源)プレーン層と
高速信号線との関係を示す配線図である。
レーン1と、上記プレーン1上に設置されたドライバ1
1と、レシーバ12と、ドライバ11とレシーバ12と
を結ぶ高速信号配線13とを備える。
リント基板の配線構造チェックシステムのチェック対象
となる配線構造を示す配線構造図である。図2は、マイ
クロストリップラインと呼ばれる配線構造を示し、図3
は、シングルストリップラインと呼ばれる配線構造を示
し、図4は、ダブルストリップラインと呼ばれる配線構
造を示す。
プレーン層21と、グランド(電源)プレーン層21上
の信号線22を備え、図3に示す配線構造は、グランド
(電源)プレーン層31と、グランド(電源)プレーン
層31間の信号線32を備え、図4に示す配線構造は、
グランド(電源)プレーン層41と、グランド(電源)
プレーン層41間の2系統の信号線42を備える。
配線構造を示しているが、図1に示す高速信号配線も、
図2〜4に示す配線の範疇に含まれるものとする。ま
た、図2〜4に示す配線構造において、符号wで示す長
さは、配線の配線幅(μm)を示し、符号tで示す長さ
は、配線の配線厚を示し、符号hで示す長さは、マイク
ロストリップライン構造における配線とプレーン層間の
距離(μm)を示し、符号bで示す長さは、シングルス
トリップライン構造におけるプレーン層間の距離(μ
m)を示し、符号aで示す長さは、ダブルストリップラ
イン構造における配線と該配線に距離が最も近いプレー
ン層間の距離(μm)を示し、符号dで示す長さは、ダ
ブルストリップライン構造における2系統の配線の配線
間距離(μm)を示し、符号εrは、シングルストリッ
プライン構造におけるグランド(電源)プレーン層31
間及びダブルストリップライン構造におけるグランド
(電源)プレーン層41間の比誘電率を示し、符号ε
reffは、マイクロストリップライン構造におけるグラン
ド(電源)プレーン層21と信号線22間の実効比誘電
率を示す。
造チェックシステムの機能を説明する。但し、本発明に
係るプリント基板の配線構造チェックシステムの構成に
ついては、周知のコンピュータシステムで実現可能であ
るので、図示は省略する。
ックシステムでは、チェック対象とするグラウンド(電
源)プレーン上に存在する仮設計の高速信号配線に対し
て、該高速信号配線が有する電気エネルギーを簡単な数
式で算出し、該算出した電気エネルギーが、該高速信号
配線に予め設定されている所定の電気エネルギーの閾値
よりも大きくないかを確認すると共に、算出した電気エ
ネルギーが、上記閾値よりも大きい場合には、エラーメ
ッセージを出力指示することでエネルギーの大きな高速
信号配線から放出される放射ノイズを大幅に抑える設計
を可能にしている。
リント基板の配線構造チェックシステムの動作を示すフ
ローチャートである。以下、図1乃至4を参照しつつ、
図5,6に示すフローチャートを使用して、本実施の形
態に係るプリント基板の配線構造チェックシステムの動
作を説明する。
速信号配線を流れるパルス電流の振幅を符号Aと、電流
のパルス幅(Sec)を符号τと、パルスの立ち上がり時
間(Sec)を符号τrと、上記信号配線を流れる電流の
最大適用周波数(MHz)を符号fxと、上記信号配線を
流れる電流の最大適用周波数fxにおける電圧レベルを
Levelfxとする。また、符号K1,K2を所与の係
数とする。但し、図5,6に示すフローチャート及び下
記の説明中で使用する(1)〜(5)式については、纏
めて後述する。
を実行することで、チェックに必要な初期条件を設定す
る。ステップS2では、基板情報を格納する基板データ
ベース(図示は省略)から全ての配線名を抽出する。
する全ての部品を抽出し、それらをドライバのリストと
レシーバのリストに分類する。ステップS4では、上記
ドライバのリスト、及びレシーバのリストから、ドライ
バとレシーバの組み合わせリストを作成する。
とレシーバの組み合わせリストから、一組を取り出し、
該組に関するドライバの回路情報を抽出する。ステップ
S6では、条件式として1/(π×τr)<fxを判定
し、該条件式が満たされていれば、ステップS8にて、
後述する(2)式によりLevelfxを算出し、該条件
式が満たされていなければ、ステップS7に移る。
×τr)≧fxかつ1/(π×τ)<fxを判定し、該
条件式が満たされていれば、ステップS9にて、後述す
る(3)式によりLevelfxを算出し、該条件式が満
たされていなければ、ステップS10にて、後述する
(4)式によりLevelfxを算出し、ステップS11
に移る。
ーバ間の上記高速信号配線を流れる電流における電圧の
基準レベルをK2とする時、定数K2を含む条件式とし
てLevelfx≧K2(即ち、(5)式)を判定し、該
条件式が満たされていなければ、上記のステップS5に
戻り、該条件式が満たされていれば、ステップS12に
移る。
ーバ間の配線構成を調査し、表層配線、即ちマイクロス
トリップ配線が存在する位置を確認する。ステップS1
3では、配線構造がマイクロストリップラインであるか
否かを検証し、マイクロストリップラインでなれば、後
述するステップS19に移り、マイクロストリップライ
ンであれば、ステップS14に移る。
イバ側に存在するか否かを検証し、ドライバ側に存在す
れば、後述するステップS16に移り、ドライバ側に存
在しなければ、ステップS15に移る。
ーバ側に存在するか否かを検証し、レシーバ側に存在す
れば、後述するステップS17に移り、ドライバ側に存
在しなければ、後述するステップS18に移る。
対策指示(1)に表示出力した後、後述するステップS
19に移る。該対策指示(1)としては、例えば、「ド
ライバ近くに有る表層配線を内層配線に変えなさい」と
いったメッセージを含めることが可能である。
対策指示(2)に表示出力した後、後述するステップS
19に移る。該対策指示(2)としては、例えば、「レ
シーバ近くに有る表層配線を内層配線に変えなさい」と
いったメッセージを含めることが可能である。
対策指示(3)に表示出力した後、ステップS19に移
る。該対策指示(3)としては、例えば、「配層の中間
近くに有る表層配線を内層配線に変えなさい」といった
メッセージを含めることが可能である。
ーバの組み合わせリストをチェックする。ステップS2
0では、全てのドライバとレシーバの組み合わせリスト
をチェックしたら、次の配線名をチェックする。
ックしたら、上記表示出力された全ての対策指示を表示
してチェックを終了する。図7は、本発明の実施の形態
に係るプリント基板の配線構造チェックシステムのチェ
ック対象となる配線基板上の配線の1例を示す配線図で
ある。
は、グランド(電源)プレーン7と、上記グランド(電
源)プレーン7上のドライバ71及びレシーバ72と、
ドライバ71とレシーバ72とを結ぶ高速信号配線73
を備える。
る。即ち、信号配線名をE1とし、配線全長を100.
0(mm)とし、ドライバ(D)をIC100,1pin
とし、レシーバ(R)をIC200,1pinとし、動作
周波数を50.0(MHz)とし、パルス幅(τ)を1
0.0(ns)とし、立ち上がり時間(τr)を1.0
(ns)とし、振幅(A)を3.3(V)とする。
ト基板の配線構造チェックシステムのチェック対象とな
る配線基板上の配線構造の1例を示す配線構造図であ
る。図8に示す配線基板上の配線構造の仕様は、下記の
とおりとする。
ラインとし、配線幅(W)を0.16(mm)=160
(μm)とし、配線厚(t)を0.04(mm)=40
(μm)とし、配線高(h)を0.10(mm)=10
0(μm)とし、実効比誘電率(εreff)を4.3とす
る。
プリント基板の配線構造チェックシステムを、図7に示
す基板配線を備え、かつ図8に示す配線構造を備えたプ
リント基板を対象として実行した時の処理過程を示した
フローチャートである。
て、太い実線で示す経路は、上記実行時において実際に
実行された処理の経路を示し、破線で示す経路は、上記
実行時において実行されなかった処理の経路を示す。
11〜15,S18,S19〜S21の経路で示す間の
処理が実行され、他の処理は実行されなかったことを示
している。
処理をトレースして説明する。但し、ここでは、定数K
1=1200、即ち、所与の最大適用周波数fx=12
00(MHz)とし、また、定数K2=72.0、即ち、
所与の基準レベルを72.0(dBμV)と設定する。
件として、最大適用周波数fx(MHz)=1200(MH
z)、基準レベル=72.0(dBμV)を設定する。
ステップS2では、図7,8に示す基板配線の配線名E
lを抽出する。
ト(IC100)と、レシーバのリスト(IC200)
から、組み合わせリスト(IC100,1C200)を
作成する。
レシーバとの組み合わせリストから、τ,τr,Aを抽
出し、(2)式を用いて、Levelfx=87.3(d
BμV)を算出する。
=87.3(dBμV)と、上記の基準レベル、即ち、
72.0(dBμV)とを比較する。ステップS12で
は、上記の配線名Elなる基板配線の配線構成を調査し
て、表層配線が存在する位置を確認する。
て、表層配線、即ちマイクロストリップラインが存在す
ることを確認する。ステップS14,S15では、上記
ステップS12の実行結果により、上記表層配線が配線
の中間層に存在することを確認する。
対して、対策指示(3)を表示出力する。ステップS1
9〜S21では、他の配線名が存在しないことを確認し
て、上記の対策指示(3)を表示してチェックを終了す
る。
ップライン(表層配線)の場合と、ストリップ配線(内
層配線)の場合の配線近傍の磁界とを比較実測すると、
ストリップ配線では、100(MHz)〜1(GHz)の範囲
において磁界の漏洩が殆ど見られないことが判明した。
つまり、電気エネルギーが大きい信号配線をストリップ
構造に設計変更することにより、該信号配線の放射磁界
(放射ノイズ)を大幅に抑えることが可能である。
配線構造チェックシステムは、プリント基板配線に生じ
る不要な電磁波放射ノイズを大幅に抑えるような設計を
可能にすることが明らかとなった。
記フローチャート中で参照した数式を説明する。まず、
ステップS1に係る数式として、下記の(1)式があ
る。
S8に係る条件式として、下記の(2)式がある。
S9に係る条件式として、下記の(3)式がある。
7,S10に係る条件式として、下記の(4)式があ
る。
1に係る判定式として、下記の(5)式がある。
るプログラムなど、本発明の実施の形態に係るプリント
基板の配線構造チェックシステムに上記の処理を行わせ
るためのプログラムは、CD−ROMや磁気テープなど
のコンピュータ読み取り可能な記録媒体に格納して配付
してもよい。そして、少なくともマイクロコンピュー
タ,パーソナルコンピュータ,汎用コンピュータを範疇
に含むコンピュータが、上記の記録媒体から上記プログ
ラムを読み出して、実行するものとしてもよい。
ェック対象となるプリント基板上の高速信号配線の電気
エネルギーを簡単な数式を用いて算出し、或る所定の閾
値よりも該信号配線の持つ電気エネルギーが大きい場合
には、該信号配線を特定する表示を出力すると共に、該
信号配線に対し、基板の内層に再配置し直すように指示
メッセージを出力するので、従来の設計工程を変えるこ
となく、また、設計コストを上げることなく、エネルギ
ーの大きな信号配線から放出される放射ノイズを大幅に
抑えることが可能になった。
配線は、基板内層(ストリップ構造)に再配置されるこ
とによって、シールド板状の導体が接近した場合にも、
その特性インピーダンスが変化することがなく、結果と
して、該信号配線を流れる信号波形が大きく歪む(鈍
る)ような現象も生じない。
構造チェックシステムのチェック対象となる配線基板上
のグランド(電源)プレーン層と高速信号線との関係を
示す配線図である。
構造チェックシステムのチェック対象となる配線構造を
示す配線構造図である。
構造チェックシステムのチェック対象となる他の配線構
造を示す配線構造図である。
構造チェックシステムのチェック対象となる他の配線構
造を示す配線構造図である。
構造チェックシステムの動作を示すフローチャート(前
半)である。
構造チェックシステムの動作を示すフローチャート(後
半)である。
構造チェックシステムのチェック対象となる配線基板上
の配線の1例を示す配線図である。
構造チェックシステムのチェック対象となる配線基板上
の配線構造の1例を示す配線構造図である。
構造チェックシステムを、図7に示す基板配線を備え、
かつ図8に示す配線構造を備えたプリント基板を対象と
して実行した時の処理過程を示したフローチャート(前
半)である。
線構造チェックシステムを、図7に示す基板配線を備
え、かつ図8に示す配線構造を備えたプリント基板を対
象として実行した時の処理過程を示したフローチャート
(後半)である。
12……レシーバ、13……高速信号配線、21,3
1,41……グランド(電源)プレーン層、22,3
2,42……信号線
Claims (6)
- 【請求項1】 プリント基板上に仮設計された配線の配
線構造をチェックするためのプリント基板の配線構造チ
ェックシステムであって、 前記配線上に存在する部品群からドライバとレシーバの
組み合わせを順次に抽出すると共に、前記組み合わせの
1つに対応するドライバの回路情報を抽出した後、該回
路情報の少なくとも一部を変数に含む複数の判定式の評
価結果に応じて、電圧レベルが所定の閾値を超える高速
信号配線が存在するか否かを判定する対象判定手段と、 前記高速信号配線がドライバ近辺に配置されたマイクロ
ストリップ配線である場合に、第1の対策指示メッセー
ジを出力する第1の対策指示メッセージ出力手段と、 前記高速信号配線がレシーバ近辺に配置されたマイクロ
ストリップ配線である場合に、第2の対策指示メッセー
ジを出力する第2の対策指示メッセージ出力手段と、 前記高速信号配線がドライバとレシーバとの中間地点に
配置されたマイクロストリップ配線である場合に、第3
の対策指示メッセージを出力する第3の対策指示メッセ
ージ出力手段と、 を有することを特徴とするプリント基板の配線構造チェ
ックシステム。 - 【請求項2】 前記複数の判定式に含まれる変数には、
前記高速信号配線を流れるパルス電圧信号のパルス幅
と、立ち上がり時間と、振幅と、最大適用周波数と、該
最大適用周波数における前記パルス電圧信号の電圧レベ
ルとが含まれることを特徴とする請求項1記載のプリン
ト基板の配線構造チェックシステム。 - 【請求項3】 前記第1の対策指示メッセージの内容
は、ドライバ近辺に仮配置されている前記マイクロスト
リップ配線を内層配線に変えるように指示するものであ
ることを特徴とする請求項1記載のプリント基板の配線
構造チェックシステム。 - 【請求項4】 前記第2の対策指示メッセージの内容
は、レシーバ近辺に仮配置されている前記マイクロスト
リップ配線を内層配線に変えるように指示するものであ
ることを特徴とする請求項1記載のプリント基板の配線
構造チェックシステム。 - 【請求項5】 前記第3の対策指示メッセージの内容
は、ドライバとレシーバとの中間地点に仮配置されてい
る前記マイクロストリップ配線を内層配線に変えるよう
に指示するものであることを特徴とする請求項1記載の
プリント基板の配線構造チェックシステム。 - 【請求項6】 前記内層配線の構造は、シングルストリ
ップ配線とダブルストリップ配線のいずれか1つである
こと特徴とする請求項1記載のプリント基板の配線構造
チェックシステム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000213153A JP2002032428A (ja) | 2000-07-13 | 2000-07-13 | プリント基板の配線構造チェックシステム |
EP01116940A EP1179791A3 (en) | 2000-07-13 | 2001-07-11 | Check system for wiring structure of printed circuit board |
US09/905,451 US6681375B2 (en) | 2000-07-13 | 2001-07-13 | Check system for wiring structure of printed circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000213153A JP2002032428A (ja) | 2000-07-13 | 2000-07-13 | プリント基板の配線構造チェックシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002032428A true JP2002032428A (ja) | 2002-01-31 |
Family
ID=18708954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000213153A Abandoned JP2002032428A (ja) | 2000-07-13 | 2000-07-13 | プリント基板の配線構造チェックシステム |
Country Status (3)
Country | Link |
---|---|
US (1) | US6681375B2 (ja) |
EP (1) | EP1179791A3 (ja) |
JP (1) | JP2002032428A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005019582A (ja) * | 2003-06-25 | 2005-01-20 | Sony Corp | 高速信号回路基板およびその信号伝送特性の改善方法。 |
US8850376B2 (en) | 2012-05-31 | 2014-09-30 | Fujitsu Limited | Method, device, and a computer-readable recording medium having stored program for information processing for noise suppression design check |
JPWO2014050023A1 (ja) * | 2012-09-27 | 2016-08-22 | 日本電気株式会社 | 基板設計方法及び設計装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3264806B2 (ja) * | 1994-11-15 | 2002-03-11 | 富士通株式会社 | 回路シミュレーションモデル抽出方法及び装置 |
US5477460A (en) * | 1994-12-21 | 1995-12-19 | International Business Machines Corporation | Early high level net based analysis of simultaneous switching |
US6058256A (en) * | 1996-09-26 | 2000-05-02 | Lucent Technologies Inc. | Technique for effectively routing conduction paths in circuit layouts |
JP3655106B2 (ja) * | 1998-05-14 | 2005-06-02 | 富士通株式会社 | ノイズチェック装置 |
US6418552B1 (en) * | 1999-12-10 | 2002-07-09 | Hewlett-Packard Company | Method and apparatus for optimizing trace lengths to maximize the speed of a clocked bus |
JP3838328B2 (ja) | 2000-02-28 | 2006-10-25 | 日本電気株式会社 | 設計支援装置および設計支援装置に含まれるコンピュータに実行させるためのプログラムを記録したコンピュータ読みとり可能な記録媒体 |
-
2000
- 2000-07-13 JP JP2000213153A patent/JP2002032428A/ja not_active Abandoned
-
2001
- 2001-07-11 EP EP01116940A patent/EP1179791A3/en not_active Withdrawn
- 2001-07-13 US US09/905,451 patent/US6681375B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005019582A (ja) * | 2003-06-25 | 2005-01-20 | Sony Corp | 高速信号回路基板およびその信号伝送特性の改善方法。 |
JP4496721B2 (ja) * | 2003-06-25 | 2010-07-07 | ソニー株式会社 | 高速信号回路基板およびその信号伝送特性の改善方法。 |
US8850376B2 (en) | 2012-05-31 | 2014-09-30 | Fujitsu Limited | Method, device, and a computer-readable recording medium having stored program for information processing for noise suppression design check |
JPWO2014050023A1 (ja) * | 2012-09-27 | 2016-08-22 | 日本電気株式会社 | 基板設計方法及び設計装置 |
Also Published As
Publication number | Publication date |
---|---|
US6681375B2 (en) | 2004-01-20 |
EP1179791A2 (en) | 2002-02-13 |
US20020007260A1 (en) | 2002-01-17 |
EP1179791A3 (en) | 2005-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6937480B2 (en) | Printed wiring board | |
Van den Berghe et al. | Study of the ground bounce caused by power plane resonances | |
US20040212971A1 (en) | Printed circuit board | |
JP5407632B2 (ja) | プリント基板試験支援装置、プリント基板試験支援方法、及びプリント基板試験支援プログラム | |
JP4341152B2 (ja) | プリント基板の配線構造チェックシステム | |
US20090249265A1 (en) | Printed circuit board designing apparatus and printed circuit board designing method | |
CN203040005U (zh) | 印制电路板 | |
US7043704B2 (en) | Methods and apparatus for verifying circuit board design | |
JP2002032428A (ja) | プリント基板の配線構造チェックシステム | |
JP2001165974A (ja) | プリント基板からの電磁放射簡易計算方法、プリント基板からの電磁放射簡易計算装置及び、電磁放射簡易計算プログラムを記録した記録媒体 | |
JP2007242745A (ja) | プリント回路基板、cadプログラム、電磁界シミュレータ、回路シミュレータ、自動車、半導体装置、ならびにユーザガイド | |
Cai et al. | Far-end crosstalk mitigation using homogeneous dielectric substrate in DDR5 | |
CN115442984A (zh) | 印制电路板的过孔间距确定方法、检测方法、印制电路板 | |
JP4957543B2 (ja) | プリント回路基板 | |
US7102466B2 (en) | Method of reducing switching noise in a power distribution system by external coupled resistive terminators | |
JP4283647B2 (ja) | レイアウトチェックシステム | |
JP3885830B2 (ja) | プリント基板の設計支援装置、設計支援方法および設計支援装置で使用されるプログラムを記録した記録媒体 | |
JP2002064279A (ja) | 多層回路基板の検証方法、設計方法、それらの装置および記録媒体 | |
JP2001357094A (ja) | プリント基板の配線構造チェックシステム | |
JP2001331539A (ja) | プリント基板の配線構造チェックシステム | |
JP2002016391A (ja) | Emiシミュレーション装置 | |
JP2001338011A (ja) | プリント基板の配線構造チェックシステム及びプリント基板の配線構造チェック方法 | |
Singh et al. | Using Impedance Control Method to Achieve Signal Integrity in Biomedical Equipment | |
US20030233193A1 (en) | Simulation method and apparatus, and computer-readable storage medium | |
JP2002049654A (ja) | 回路基板の検証方法、設計方法、それらの装置および記録媒体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070109 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070109 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090327 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20090818 |