JP2002032428A - プリント基板の配線構造チェックシステム - Google Patents
プリント基板の配線構造チェックシステムInfo
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- JP2002032428A JP2002032428A JP2000213153A JP2000213153A JP2002032428A JP 2002032428 A JP2002032428 A JP 2002032428A JP 2000213153 A JP2000213153 A JP 2000213153A JP 2000213153 A JP2000213153 A JP 2000213153A JP 2002032428 A JP2002032428 A JP 2002032428A
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 プリント基板上の高速信号配線の電気エネル
ギーを簡単に算出し、所定の閾値よりも該信号配線が持
つエネルギーが大きい場合には、警告する。 【解決手段】 チェック対象となる高速信号配線１３か
ら放射される電気エネルギーを簡単な数式を用いて算出
し、或る所定の閾値よりも該信号配線の持つ電気エネル
ギーが大きい場合には、該信号配線を特定する表示を出
力すると共に、該信号配線に対し、基板の内層に再配置
し直すように指示メッセージを出力する。
ギーを簡単に算出し、所定の閾値よりも該信号配線が持
つエネルギーが大きい場合には、警告する。 【解決手段】 チェック対象となる高速信号配線１３か
ら放射される電気エネルギーを簡単な数式を用いて算出
し、或る所定の閾値よりも該信号配線の持つ電気エネル
ギーが大きい場合には、該信号配線を特定する表示を出
力すると共に、該信号配線に対し、基板の内層に再配置
し直すように指示メッセージを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント基板の配
線構造チェックシステムに関し、特に、基板上の高速動
作ＩＣ間を結ぶ信号配線が持つ電気エネルギーのエネル
ギー量に応じて、該信号配線をどの配線層に配置すべき
かを決定するプリント基板の配線構造チェックシステム
に関する。
線構造チェックシステムに関し、特に、基板上の高速動
作ＩＣ間を結ぶ信号配線が持つ電気エネルギーのエネル
ギー量に応じて、該信号配線をどの配線層に配置すべき
かを決定するプリント基板の配線構造チェックシステム
に関する。
【０００２】
【従来の技術】従来、近年の電子機器に使用されている
プリント基板においては、一般的なデジタル機器の信号
はパルス波であり、その電気エネルギーは、該パルス波
の立ち上がり時間、及び、電圧値を基に計算（見積も
り）できることが周知である。
プリント基板においては、一般的なデジタル機器の信号
はパルス波であり、その電気エネルギーは、該パルス波
の立ち上がり時間、及び、電圧値を基に計算（見積も
り）できることが周知である。
【０００３】また、この場合、表層配線の伝送形態は、
主にマイクロストリップ構造となるが、該マイクロスト
リップ構造の場合には、誘電体材料の伝播遅延が少ない
ことに加えて、配線と最も近いグランドプレーン（イメ
ージプレーン）間の分布容量が少ないために、ストリッ
プ配線（以下、シングルストリップ配線とダブルストリ
ップ配線とを総称する配線構造とする）よりも高速に伝
播するというメリットを有するが、マイクロストリップ
ラインの上部に、例えばシールド板のような導体を接近
させた場合には、配線の特性インピーダンスは極端に小
さくなり、波形が大きく歪む（鈍る）といった事実が判
明している。
主にマイクロストリップ構造となるが、該マイクロスト
リップ構造の場合には、誘電体材料の伝播遅延が少ない
ことに加えて、配線と最も近いグランドプレーン（イメ
ージプレーン）間の分布容量が少ないために、ストリッ
プ配線（以下、シングルストリップ配線とダブルストリ
ップ配線とを総称する配線構造とする）よりも高速に伝
播するというメリットを有するが、マイクロストリップ
ラインの上部に、例えばシールド板のような導体を接近
させた場合には、配線の特性インピーダンスは極端に小
さくなり、波形が大きく歪む（鈍る）といった事実が判
明している。
【０００４】さらに、ストリップ構造の場合には、上下
のグランド（または電源）プレーンにより、配線から放
射される電気エネルギー（ＲＦエネルギー）が外部に漏
れることがシャットアウトされるが、マイクロストリッ
プ構造の場合には、片側にしかプレーンが存在しないた
め、電気エネルギーを基板外部に放射し易いことも知ら
れている。
のグランド（または電源）プレーンにより、配線から放
射される電気エネルギー（ＲＦエネルギー）が外部に漏
れることがシャットアウトされるが、マイクロストリッ
プ構造の場合には、片側にしかプレーンが存在しないた
め、電気エネルギーを基板外部に放射し易いことも知ら
れている。
【０００５】しかし、電気エネルギーの小さい信号（低
速なデジタル信号、若しくは、電圧値の小さなデジタル
信号）が主流の回路においては、外部への放射はそれ程
顕著に現れていなかった。また、多層基板を使用した場
合で、かつ、配線密度がそれ程高くない場合には、電気
エネルギーが大きい信号を基板内層に配置する（ストリ
ップ構造にする）ことにより、放射ノイズを抑えること
が容易に可能であった。
速なデジタル信号、若しくは、電圧値の小さなデジタル
信号）が主流の回路においては、外部への放射はそれ程
顕著に現れていなかった。また、多層基板を使用した場
合で、かつ、配線密度がそれ程高くない場合には、電気
エネルギーが大きい信号を基板内層に配置する（ストリ
ップ構造にする）ことにより、放射ノイズを抑えること
が容易に可能であった。
【０００６】
【発明が解決しようとする課題】ところで、近年のプリ
ント基板に搭載される回路の高速化に伴い、高速信号線
の数が増加したことと、軽薄短小化、及び、多機能化に
より、配線密度が高くなってきたことにより、電気エネ
ルギーの大きい信号線の全てを基板内層（ストリップ構
造）に配置することが困難になってきた。そのため、優
先順位を付けて、優先順位の高い配線から順に内層に配
置するような工夫を施す必要も生じてきた。
ント基板に搭載される回路の高速化に伴い、高速信号線
の数が増加したことと、軽薄短小化、及び、多機能化に
より、配線密度が高くなってきたことにより、電気エネ
ルギーの大きい信号線の全てを基板内層（ストリップ構
造）に配置することが困難になってきた。そのため、優
先順位を付けて、優先順位の高い配線から順に内層に配
置するような工夫を施す必要も生じてきた。
【０００７】しかし、数千ネットもあるような大規模な
回路においては、どの信号線が電気エネルギーが大きい
のかを簡単に知ることができないといった問題点があっ
た。本発明は、以上のような従来の、プリント基板の設
計時点における問題点に鑑みてなされたものであり、チ
ェック対象とする電源プレーン上に配線される高速信号
配線の電気エネルギーを簡単に算出し、所定の閾値より
も該信号配線が持つエネルギーが大きい場合には、警告
することができるプリント基板の配線構造チェックシス
テムを提供することを目的とする。
回路においては、どの信号線が電気エネルギーが大きい
のかを簡単に知ることができないといった問題点があっ
た。本発明は、以上のような従来の、プリント基板の設
計時点における問題点に鑑みてなされたものであり、チ
ェック対象とする電源プレーン上に配線される高速信号
配線の電気エネルギーを簡単に算出し、所定の閾値より
も該信号配線が持つエネルギーが大きい場合には、警告
することができるプリント基板の配線構造チェックシス
テムを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明では、プリント基板上に仮設計された配線の配
線構造をチェックするためのプリント基板の配線構造チ
ェックシステムであって、前記配線上に存在する部品群
からドライバとレシーバの組み合わせを順次に抽出する
と共に、前記組み合わせの１つに対応するドライバの回
路情報を抽出した後、該回路情報の少なくとも一部を変
数に含む複数の判定式の評価結果に応じて、電圧レベル
が所定の閾値を超える高速信号配線が存在するか否かを
判定する対象判定手段と、前記高速信号配線がドライバ
近辺に配置されたマイクロストリップ配線である場合
に、第１の対策指示メッセージを出力する第１の対策指
示メッセージ出力手段と、前記高速信号配線がレシーバ
近辺に配置されたマイクロストリップ配線である場合
に、第２の対策指示メッセージを出力する第２の対策指
示メッセージ出力手段と、前記高速信号配線がドライバ
とレシーバとの中間地点に配置されたマイクロストリッ
プ配線である場合に、第３の対策指示メッセージを出力
する第３の対策指示メッセージ出力手段とを有すること
を特徴とするプリント基板の配線構造チェックシステム
が提供される。
に本発明では、プリント基板上に仮設計された配線の配
線構造をチェックするためのプリント基板の配線構造チ
ェックシステムであって、前記配線上に存在する部品群
からドライバとレシーバの組み合わせを順次に抽出する
と共に、前記組み合わせの１つに対応するドライバの回
路情報を抽出した後、該回路情報の少なくとも一部を変
数に含む複数の判定式の評価結果に応じて、電圧レベル
が所定の閾値を超える高速信号配線が存在するか否かを
判定する対象判定手段と、前記高速信号配線がドライバ
近辺に配置されたマイクロストリップ配線である場合
に、第１の対策指示メッセージを出力する第１の対策指
示メッセージ出力手段と、前記高速信号配線がレシーバ
近辺に配置されたマイクロストリップ配線である場合
に、第２の対策指示メッセージを出力する第２の対策指
示メッセージ出力手段と、前記高速信号配線がドライバ
とレシーバとの中間地点に配置されたマイクロストリッ
プ配線である場合に、第３の対策指示メッセージを出力
する第３の対策指示メッセージ出力手段とを有すること
を特徴とするプリント基板の配線構造チェックシステム
が提供される。
【０００９】即ち、本発明では、チェック対象となるプ
リント基板上の高速信号配線の電気エネルギーを簡単な
数式を用いて算出し、或る所定の閾値よりも該信号配線
の持つ電気エネルギーが大きい場合には、該信号配線を
特定する表示を出力すると共に、該信号配線に対し、基
板の内層に再配置し直すように指示メッセージを出力す
る構成としたので、従来の設計工程を変えることなく、
また、設計コストを上げることなく、エネルギーの大き
な信号配線から放出される放射ノイズを大幅に抑えるこ
とを可能にしている。
リント基板上の高速信号配線の電気エネルギーを簡単な
数式を用いて算出し、或る所定の閾値よりも該信号配線
の持つ電気エネルギーが大きい場合には、該信号配線を
特定する表示を出力すると共に、該信号配線に対し、基
板の内層に再配置し直すように指示メッセージを出力す
る構成としたので、従来の設計工程を変えることなく、
また、設計コストを上げることなく、エネルギーの大き
な信号配線から放出される放射ノイズを大幅に抑えるこ
とを可能にしている。
【００１０】さらに、上記電気エネルギーの大きな信号
配線は、基板内層（ストリップ構造）に再配置されるこ
とによって、シールド板状の導体が接近した場合にも、
その特性インピーダンスが変化することがなく、結果と
して、該信号配線を流れる信号波形が大きく歪む（鈍
る）ような現象も防いでいる。
配線は、基板内層（ストリップ構造）に再配置されるこ
とによって、シールド板状の導体が接近した場合にも、
その特性インピーダンスが変化することがなく、結果と
して、該信号配線を流れる信号波形が大きく歪む（鈍
る）ような現象も防いでいる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態に係
るプリント基板の配線構造チェックシステムのチェック
対象となる配線基板上のグランド（電源）プレーン層と
高速信号線との関係を示す配線図である。
を参照して説明する。図１は、本発明の実施の形態に係
るプリント基板の配線構造チェックシステムのチェック
対象となる配線基板上のグランド（電源）プレーン層と
高速信号線との関係を示す配線図である。
【００１２】図１に示す配線図は、グランド（電源）プ
レーン１と、上記プレーン１上に設置されたドライバ１
１と、レシーバ１２と、ドライバ１１とレシーバ１２と
を結ぶ高速信号配線１３とを備える。
レーン１と、上記プレーン１上に設置されたドライバ１
１と、レシーバ１２と、ドライバ１１とレシーバ１２と
を結ぶ高速信号配線１３とを備える。
【００１３】図２〜４は、本発明の実施の形態に係るプ
リント基板の配線構造チェックシステムのチェック対象
となる配線構造を示す配線構造図である。図２は、マイ
クロストリップラインと呼ばれる配線構造を示し、図３
は、シングルストリップラインと呼ばれる配線構造を示
し、図４は、ダブルストリップラインと呼ばれる配線構
造を示す。
リント基板の配線構造チェックシステムのチェック対象
となる配線構造を示す配線構造図である。図２は、マイ
クロストリップラインと呼ばれる配線構造を示し、図３
は、シングルストリップラインと呼ばれる配線構造を示
し、図４は、ダブルストリップラインと呼ばれる配線構
造を示す。
【００１４】図２に示す配線構造は、グランド（電源）
プレーン層２１と、グランド（電源）プレーン層２１上
の信号線２２を備え、図３に示す配線構造は、グランド
（電源）プレーン層３１と、グランド（電源）プレーン
層３１間の信号線３２を備え、図４に示す配線構造は、
グランド（電源）プレーン層４１と、グランド（電源）
プレーン層４１間の２系統の信号線４２を備える。
プレーン層２１と、グランド（電源）プレーン層２１上
の信号線２２を備え、図３に示す配線構造は、グランド
（電源）プレーン層３１と、グランド（電源）プレーン
層３１間の信号線３２を備え、図４に示す配線構造は、
グランド（電源）プレーン層４１と、グランド（電源）
プレーン層４１間の２系統の信号線４２を備える。
【００１５】なお、図２〜４は、一般的な配線基板上の
配線構造を示しているが、図１に示す高速信号配線も、
図２〜４に示す配線の範疇に含まれるものとする。ま
た、図２〜４に示す配線構造において、符号ｗで示す長
さは、配線の配線幅（μｍ）を示し、符号ｔで示す長さ
は、配線の配線厚を示し、符号ｈで示す長さは、マイク
ロストリップライン構造における配線とプレーン層間の
距離（μｍ）を示し、符号ｂで示す長さは、シングルス
トリップライン構造におけるプレーン層間の距離（μ
ｍ）を示し、符号ａで示す長さは、ダブルストリップラ
イン構造における配線と該配線に距離が最も近いプレー
ン層間の距離（μｍ）を示し、符号ｄで示す長さは、ダ
ブルストリップライン構造における２系統の配線の配線
間距離（μｍ）を示し、符号εrは、シングルストリッ
プライン構造におけるグランド（電源）プレーン層３１
間及びダブルストリップライン構造におけるグランド
（電源）プレーン層４１間の比誘電率を示し、符号ε
reffは、マイクロストリップライン構造におけるグラン
ド（電源）プレーン層２１と信号線２２間の実効比誘電
率を示す。
配線構造を示しているが、図１に示す高速信号配線も、
図２〜４に示す配線の範疇に含まれるものとする。ま
た、図２〜４に示す配線構造において、符号ｗで示す長
さは、配線の配線幅（μｍ）を示し、符号ｔで示す長さ
は、配線の配線厚を示し、符号ｈで示す長さは、マイク
ロストリップライン構造における配線とプレーン層間の
距離（μｍ）を示し、符号ｂで示す長さは、シングルス
トリップライン構造におけるプレーン層間の距離（μ
ｍ）を示し、符号ａで示す長さは、ダブルストリップラ
イン構造における配線と該配線に距離が最も近いプレー
ン層間の距離（μｍ）を示し、符号ｄで示す長さは、ダ
ブルストリップライン構造における２系統の配線の配線
間距離（μｍ）を示し、符号εrは、シングルストリッ
プライン構造におけるグランド（電源）プレーン層３１
間及びダブルストリップライン構造におけるグランド
（電源）プレーン層４１間の比誘電率を示し、符号ε
reffは、マイクロストリップライン構造におけるグラン
ド（電源）プレーン層２１と信号線２２間の実効比誘電
率を示す。
【００１６】以下、本発明に係るプリント基板の配線構
造チェックシステムの機能を説明する。但し、本発明に
係るプリント基板の配線構造チェックシステムの構成に
ついては、周知のコンピュータシステムで実現可能であ
るので、図示は省略する。
造チェックシステムの機能を説明する。但し、本発明に
係るプリント基板の配線構造チェックシステムの構成に
ついては、周知のコンピュータシステムで実現可能であ
るので、図示は省略する。
【００１７】本発明に係るプリント基板の配線構造チェ
ックシステムでは、チェック対象とするグラウンド（電
源）プレーン上に存在する仮設計の高速信号配線に対し
て、該高速信号配線が有する電気エネルギーを簡単な数
式で算出し、該算出した電気エネルギーが、該高速信号
配線に予め設定されている所定の電気エネルギーの閾値
よりも大きくないかを確認すると共に、算出した電気エ
ネルギーが、上記閾値よりも大きい場合には、エラーメ
ッセージを出力指示することでエネルギーの大きな高速
信号配線から放出される放射ノイズを大幅に抑える設計
を可能にしている。
ックシステムでは、チェック対象とするグラウンド（電
源）プレーン上に存在する仮設計の高速信号配線に対し
て、該高速信号配線が有する電気エネルギーを簡単な数
式で算出し、該算出した電気エネルギーが、該高速信号
配線に予め設定されている所定の電気エネルギーの閾値
よりも大きくないかを確認すると共に、算出した電気エ
ネルギーが、上記閾値よりも大きい場合には、エラーメ
ッセージを出力指示することでエネルギーの大きな高速
信号配線から放出される放射ノイズを大幅に抑える設計
を可能にしている。
【００１８】図５，６は、本発明の実施の形態に係るプ
リント基板の配線構造チェックシステムの動作を示すフ
ローチャートである。以下、図１乃至４を参照しつつ、
図５，６に示すフローチャートを使用して、本実施の形
態に係るプリント基板の配線構造チェックシステムの動
作を説明する。
リント基板の配線構造チェックシステムの動作を示すフ
ローチャートである。以下、図１乃至４を参照しつつ、
図５，６に示すフローチャートを使用して、本実施の形
態に係るプリント基板の配線構造チェックシステムの動
作を説明する。
【００１９】以下、上記ドライバとレシーバ間の上記高
速信号配線を流れるパルス電流の振幅を符号Ａと、電流
のパルス幅（Sec）を符号τと、パルスの立ち上がり時
間（Sec）を符号τｒと、上記信号配線を流れる電流の
最大適用周波数（MHz）を符号ｆｘと、上記信号配線を
流れる電流の最大適用周波数ｆｘにおける電圧レベルを
Ｌｅｖｅｌfxとする。また、符号Ｋ１，Ｋ２を所与の係
数とする。但し、図５，６に示すフローチャート及び下
記の説明中で使用する（１）〜（５）式については、纏
めて後述する。
速信号配線を流れるパルス電流の振幅を符号Ａと、電流
のパルス幅（Sec）を符号τと、パルスの立ち上がり時
間（Sec）を符号τｒと、上記信号配線を流れる電流の
最大適用周波数（MHz）を符号ｆｘと、上記信号配線を
流れる電流の最大適用周波数ｆｘにおける電圧レベルを
Ｌｅｖｅｌfxとする。また、符号Ｋ１，Ｋ２を所与の係
数とする。但し、図５，６に示すフローチャート及び下
記の説明中で使用する（１）〜（５）式については、纏
めて後述する。
【００２０】まず、ステップＳ１では、（１）式の代入
を実行することで、チェックに必要な初期条件を設定す
る。ステップＳ２では、基板情報を格納する基板データ
ベース（図示は省略）から全ての配線名を抽出する。
を実行することで、チェックに必要な初期条件を設定す
る。ステップＳ２では、基板情報を格納する基板データ
ベース（図示は省略）から全ての配線名を抽出する。
【００２１】ステップＳ３では、１つの配線名上に存在
する全ての部品を抽出し、それらをドライバのリストと
レシーバのリストに分類する。ステップＳ４では、上記
ドライバのリスト、及びレシーバのリストから、ドライ
バとレシーバの組み合わせリストを作成する。
する全ての部品を抽出し、それらをドライバのリストと
レシーバのリストに分類する。ステップＳ４では、上記
ドライバのリスト、及びレシーバのリストから、ドライ
バとレシーバの組み合わせリストを作成する。
【００２２】ステップＳ５では、上記作成したドライバ
とレシーバの組み合わせリストから、一組を取り出し、
該組に関するドライバの回路情報を抽出する。ステップ
Ｓ６では、条件式として１／（π×τｒ）＜ｆｘを判定
し、該条件式が満たされていれば、ステップＳ８にて、
後述する（２）式によりＬｅｖｅｌfxを算出し、該条件
式が満たされていなければ、ステップＳ７に移る。
とレシーバの組み合わせリストから、一組を取り出し、
該組に関するドライバの回路情報を抽出する。ステップ
Ｓ６では、条件式として１／（π×τｒ）＜ｆｘを判定
し、該条件式が満たされていれば、ステップＳ８にて、
後述する（２）式によりＬｅｖｅｌfxを算出し、該条件
式が満たされていなければ、ステップＳ７に移る。
【００２３】ステップＳ７では、条件式として１／（π
×τｒ）≧ｆｘかつ１／（π×τ）＜ｆｘを判定し、該
条件式が満たされていれば、ステップＳ９にて、後述す
る（３）式によりＬｅｖｅｌfxを算出し、該条件式が満
たされていなければ、ステップＳ１０にて、後述する
（４）式によりＬｅｖｅｌfxを算出し、ステップＳ１１
に移る。
×τｒ）≧ｆｘかつ１／（π×τ）＜ｆｘを判定し、該
条件式が満たされていれば、ステップＳ９にて、後述す
る（３）式によりＬｅｖｅｌfxを算出し、該条件式が満
たされていなければ、ステップＳ１０にて、後述する
（４）式によりＬｅｖｅｌfxを算出し、ステップＳ１１
に移る。
【００２４】ステップＳ１１では、上記ドライバとレシ
ーバ間の上記高速信号配線を流れる電流における電圧の
基準レベルをＫ２とする時、定数Ｋ２を含む条件式とし
てＬｅｖｅｌfx≧Ｋ２（即ち、（５）式）を判定し、該
条件式が満たされていなければ、上記のステップＳ５に
戻り、該条件式が満たされていれば、ステップＳ１２に
移る。
ーバ間の上記高速信号配線を流れる電流における電圧の
基準レベルをＫ２とする時、定数Ｋ２を含む条件式とし
てＬｅｖｅｌfx≧Ｋ２（即ち、（５）式）を判定し、該
条件式が満たされていなければ、上記のステップＳ５に
戻り、該条件式が満たされていれば、ステップＳ１２に
移る。
【００２５】ステップＳ１２では、上記ドライバとレシ
ーバ間の配線構成を調査し、表層配線、即ちマイクロス
トリップ配線が存在する位置を確認する。ステップＳ１
３では、配線構造がマイクロストリップラインであるか
否かを検証し、マイクロストリップラインでなれば、後
述するステップＳ１９に移り、マイクロストリップライ
ンであれば、ステップＳ１４に移る。
ーバ間の配線構成を調査し、表層配線、即ちマイクロス
トリップ配線が存在する位置を確認する。ステップＳ１
３では、配線構造がマイクロストリップラインであるか
否かを検証し、マイクロストリップラインでなれば、後
述するステップＳ１９に移り、マイクロストリップライ
ンであれば、ステップＳ１４に移る。
【００２６】ステップＳ１４では、上記表層配線がドラ
イバ側に存在するか否かを検証し、ドライバ側に存在す
れば、後述するステップＳ１６に移り、ドライバ側に存
在しなければ、ステップＳ１５に移る。
イバ側に存在するか否かを検証し、ドライバ側に存在す
れば、後述するステップＳ１６に移り、ドライバ側に存
在しなければ、ステップＳ１５に移る。
【００２７】ステップＳ１５では、上記表層配線がレシ
ーバ側に存在するか否かを検証し、レシーバ側に存在す
れば、後述するステップＳ１７に移り、ドライバ側に存
在しなければ、後述するステップＳ１８に移る。
ーバ側に存在するか否かを検証し、レシーバ側に存在す
れば、後述するステップＳ１７に移り、ドライバ側に存
在しなければ、後述するステップＳ１８に移る。
【００２８】ステップＳ１６では、上記チェック結果を
対策指示（１）に表示出力した後、後述するステップＳ
１９に移る。該対策指示（１）としては、例えば、「ド
ライバ近くに有る表層配線を内層配線に変えなさい」と
いったメッセージを含めることが可能である。
対策指示（１）に表示出力した後、後述するステップＳ
１９に移る。該対策指示（１）としては、例えば、「ド
ライバ近くに有る表層配線を内層配線に変えなさい」と
いったメッセージを含めることが可能である。
【００２９】ステップＳ１７では、上記チェック結果を
対策指示（２）に表示出力した後、後述するステップＳ
１９に移る。該対策指示（２）としては、例えば、「レ
シーバ近くに有る表層配線を内層配線に変えなさい」と
いったメッセージを含めることが可能である。
対策指示（２）に表示出力した後、後述するステップＳ
１９に移る。該対策指示（２）としては、例えば、「レ
シーバ近くに有る表層配線を内層配線に変えなさい」と
いったメッセージを含めることが可能である。
【００３０】ステップＳ１８では、上記チェック結果を
対策指示（３）に表示出力した後、ステップＳ１９に移
る。該対策指示（３）としては、例えば、「配層の中間
近くに有る表層配線を内層配線に変えなさい」といった
メッセージを含めることが可能である。
対策指示（３）に表示出力した後、ステップＳ１９に移
る。該対策指示（３）としては、例えば、「配層の中間
近くに有る表層配線を内層配線に変えなさい」といった
メッセージを含めることが可能である。
【００３１】ステップＳ１９では、次のドライバとレシ
ーバの組み合わせリストをチェックする。ステップＳ２
０では、全てのドライバとレシーバの組み合わせリスト
をチェックしたら、次の配線名をチェックする。
ーバの組み合わせリストをチェックする。ステップＳ２
０では、全てのドライバとレシーバの組み合わせリスト
をチェックしたら、次の配線名をチェックする。
【００３２】ステップＳ２１では、全ての配線名をチェ
ックしたら、上記表示出力された全ての対策指示を表示
してチェックを終了する。図７は、本発明の実施の形態
に係るプリント基板の配線構造チェックシステムのチェ
ック対象となる配線基板上の配線の１例を示す配線図で
ある。
ックしたら、上記表示出力された全ての対策指示を表示
してチェックを終了する。図７は、本発明の実施の形態
に係るプリント基板の配線構造チェックシステムのチェ
ック対象となる配線基板上の配線の１例を示す配線図で
ある。
【００３３】図７に示す配線基板上の配線（基板配線）
は、グランド（電源）プレーン７と、上記グランド（電
源）プレーン７上のドライバ７１及びレシーバ７２と、
ドライバ７１とレシーバ７２とを結ぶ高速信号配線７３
を備える。
は、グランド（電源）プレーン７と、上記グランド（電
源）プレーン７上のドライバ７１及びレシーバ７２と、
ドライバ７１とレシーバ７２とを結ぶ高速信号配線７３
を備える。
【００３４】上記基板配線の仕様は、下記のとおりとす
る。即ち、信号配線名をＥ１とし、配線全長を１００．
０（ｍｍ）とし、ドライバ（Ｄ）をＩＣ１００，１pin
とし、レシーバ（Ｒ）をＩＣ２００，１pinとし、動作
周波数を５０．０（MHz）とし、パルス幅（τ）を１
０．０（ｎｓ）とし、立ち上がり時間（τｒ）を１．０
（ｎｓ）とし、振幅（Ａ）を３．３（Ｖ）とする。
る。即ち、信号配線名をＥ１とし、配線全長を１００．
０（ｍｍ）とし、ドライバ（Ｄ）をＩＣ１００，１pin
とし、レシーバ（Ｒ）をＩＣ２００，１pinとし、動作
周波数を５０．０（MHz）とし、パルス幅（τ）を１
０．０（ｎｓ）とし、立ち上がり時間（τｒ）を１．０
（ｎｓ）とし、振幅（Ａ）を３．３（Ｖ）とする。
【００３５】図８は、本発明の実施の形態に係るプリン
ト基板の配線構造チェックシステムのチェック対象とな
る配線基板上の配線構造の１例を示す配線構造図であ
る。図８に示す配線基板上の配線構造の仕様は、下記の
とおりとする。
ト基板の配線構造チェックシステムのチェック対象とな
る配線基板上の配線構造の１例を示す配線構造図であ
る。図８に示す配線基板上の配線構造の仕様は、下記の
とおりとする。
【００３６】即ち、配線構造の型はマイクロストリップ
ラインとし、配線幅（Ｗ）を０．１６（ｍｍ）＝１６０
（μｍ）とし、配線厚（ｔ）を０．０４（ｍｍ）＝４０
（μｍ）とし、配線高（ｈ）を０．１０（ｍｍ）＝１０
０（μｍ）とし、実効比誘電率（εreff）を４．３とす
る。
ラインとし、配線幅（Ｗ）を０．１６（ｍｍ）＝１６０
（μｍ）とし、配線厚（ｔ）を０．０４（ｍｍ）＝４０
（μｍ）とし、配線高（ｈ）を０．１０（ｍｍ）＝１０
０（μｍ）とし、実効比誘電率（εreff）を４．３とす
る。
【００３７】図９，１０は、本発明の実施の形態に係る
プリント基板の配線構造チェックシステムを、図７に示
す基板配線を備え、かつ図８に示す配線構造を備えたプ
リント基板を対象として実行した時の処理過程を示した
フローチャートである。
プリント基板の配線構造チェックシステムを、図７に示
す基板配線を備え、かつ図８に示す配線構造を備えたプ
リント基板を対象として実行した時の処理過程を示した
フローチャートである。
【００３８】図９，１０に示すフローチャートにおい
て、太い実線で示す経路は、上記実行時において実際に
実行された処理の経路を示し、破線で示す経路は、上記
実行時において実行されなかった処理の経路を示す。
て、太い実線で示す経路は、上記実行時において実際に
実行された処理の経路を示し、破線で示す経路は、上記
実行時において実行されなかった処理の経路を示す。
【００３９】ここでは、ステップＳ１〜Ｓ６，Ｓ８，Ｓ
１１〜１５，Ｓ１８，Ｓ１９〜Ｓ２１の経路で示す間の
処理が実行され、他の処理は実行されなかったことを示
している。
１１〜１５，Ｓ１８，Ｓ１９〜Ｓ２１の経路で示す間の
処理が実行され、他の処理は実行されなかったことを示
している。
【００４０】以下、上記処理過程を、実際に実行された
処理をトレースして説明する。但し、ここでは、定数Ｋ
１＝１２００、即ち、所与の最大適用周波数ｆｘ＝１２
００（MHz）とし、また、定数Ｋ２＝７２．０、即ち、
所与の基準レベルを７２．０（ｄＢμＶ）と設定する。
処理をトレースして説明する。但し、ここでは、定数Ｋ
１＝１２００、即ち、所与の最大適用周波数ｆｘ＝１２
００（MHz）とし、また、定数Ｋ２＝７２．０、即ち、
所与の基準レベルを７２．０（ｄＢμＶ）と設定する。
【００４１】まずステップＳ１では、（１）式に初期条
件として、最大適用周波数ｆｘ（MHz）＝１２００（MH
z）、基準レベル＝７２．０（ｄＢμＶ）を設定する。
ステップＳ２では、図７，８に示す基板配線の配線名Ｅ
ｌを抽出する。
件として、最大適用周波数ｆｘ（MHz）＝１２００（MH
z）、基準レベル＝７２．０（ｄＢμＶ）を設定する。
ステップＳ２では、図７，８に示す基板配線の配線名Ｅ
ｌを抽出する。
【００４２】ステップＳ３，Ｓ４では、ドライバのリス
ト（ＩＣ１００）と、レシーバのリスト（ＩＣ２００）
から、組み合わせリスト（ＩＣ１００，１Ｃ２００）を
作成する。
ト（ＩＣ１００）と、レシーバのリスト（ＩＣ２００）
から、組み合わせリスト（ＩＣ１００，１Ｃ２００）を
作成する。
【００４３】ステップＳ５〜Ｓ８では、上記ドライバと
レシーバとの組み合わせリストから、τ，τｒ，Ａを抽
出し、（２）式を用いて、Ｌｅｖｅｌfx＝８７．３（ｄ
ＢμＶ）を算出する。
レシーバとの組み合わせリストから、τ，τｒ，Ａを抽
出し、（２）式を用いて、Ｌｅｖｅｌfx＝８７．３（ｄ
ＢμＶ）を算出する。
【００４４】ステップＳ１１では、上記のＬｅｖｅｌfx
＝８７．３（ｄＢμＶ）と、上記の基準レベル、即ち、
７２．０（ｄＢμＶ）とを比較する。ステップＳ１２で
は、上記の配線名Ｅｌなる基板配線の配線構成を調査し
て、表層配線が存在する位置を確認する。
＝８７．３（ｄＢμＶ）と、上記の基準レベル、即ち、
７２．０（ｄＢμＶ）とを比較する。ステップＳ１２で
は、上記の配線名Ｅｌなる基板配線の配線構成を調査し
て、表層配線が存在する位置を確認する。
【００４５】ステップＳ１３では、上記確認結果とし
て、表層配線、即ちマイクロストリップラインが存在す
ることを確認する。ステップＳ１４，Ｓ１５では、上記
ステップＳ１２の実行結果により、上記表層配線が配線
の中間層に存在することを確認する。
て、表層配線、即ちマイクロストリップラインが存在す
ることを確認する。ステップＳ１４，Ｓ１５では、上記
ステップＳ１２の実行結果により、上記表層配線が配線
の中間層に存在することを確認する。
【００４６】ステップＳ１８では、上記の配線名Ｅｌに
対して、対策指示（３）を表示出力する。ステップＳ１
９〜Ｓ２１では、他の配線名が存在しないことを確認し
て、上記の対策指示（３）を表示してチェックを終了す
る。
対して、対策指示（３）を表示出力する。ステップＳ１
９〜Ｓ２１では、他の配線名が存在しないことを確認し
て、上記の対策指示（３）を表示してチェックを終了す
る。
【００４７】なお、上記の配線名Ｅｌがマイクロストリ
ップライン（表層配線）の場合と、ストリップ配線（内
層配線）の場合の配線近傍の磁界とを比較実測すると、
ストリップ配線では、１００（MHz）〜１（GHz）の範囲
において磁界の漏洩が殆ど見られないことが判明した。
つまり、電気エネルギーが大きい信号配線をストリップ
構造に設計変更することにより、該信号配線の放射磁界
（放射ノイズ）を大幅に抑えることが可能である。
ップライン（表層配線）の場合と、ストリップ配線（内
層配線）の場合の配線近傍の磁界とを比較実測すると、
ストリップ配線では、１００（MHz）〜１（GHz）の範囲
において磁界の漏洩が殆ど見られないことが判明した。
つまり、電気エネルギーが大きい信号配線をストリップ
構造に設計変更することにより、該信号配線の放射磁界
（放射ノイズ）を大幅に抑えることが可能である。
【００４８】これにより、本発明に係るプリント基板の
配線構造チェックシステムは、プリント基板配線に生じ
る不要な電磁波放射ノイズを大幅に抑えるような設計を
可能にすることが明らかとなった。
配線構造チェックシステムは、プリント基板配線に生じ
る不要な電磁波放射ノイズを大幅に抑えるような設計を
可能にすることが明らかとなった。
【００４９】（数式に係る説明）以下、上記説明及び上
記フローチャート中で参照した数式を説明する。まず、
ステップＳ１に係る数式として、下記の（１）式があ
る。
記フローチャート中で参照した数式を説明する。まず、
ステップＳ１に係る数式として、下記の（１）式があ
る。
【００５０】
【数１】 ｆｘ＝Ｋ１ （MHz） ……………………………………………………（１） 次に、図５，９に示すフローチャートのステップＳ６，
Ｓ８に係る条件式として、下記の（２）式がある。
Ｓ８に係る条件式として、下記の（２）式がある。
【００５１】
【数２】 ＩＦ １／（π×τｒ）＜ｆｘ ＴＨＥＮ Ｌｅｖｅｌfx＝１２０＋２０ｌｏｇ10（Ａ×τｒ／τ）−４０ｌｏｇ10（ｆｘ ×π×τｒ） ……………………………………………………………………（２） また、図５，９に示すフローチャートのステップＳ７，
Ｓ９に係る条件式として、下記の（３）式がある。
Ｓ９に係る条件式として、下記の（３）式がある。
【００５２】
【数３】 ＩＦ １／（π×τｒ）≧ｆｘ ＡＮＤ １／（π×τ）＜ｆｘ ＴＨＥＮ Ｌｅｖｅｌfx＝１２０＋２０ｌｏｇ10（Ａ／（ｆｘ×π×τ）） ……（３） さらに、図５，９に示すフローチャートのステップＳ
７，Ｓ１０に係る条件式として、下記の（４）式があ
る。
７，Ｓ１０に係る条件式として、下記の（４）式があ
る。
【００５３】
【数４】 ＩＦ １／（π×τ）≧ｆｘ ＴＨＥＮ Ｌｅｖｅｌfx＝１２０＋２０ｌｏｇ10Ａ …………………………………（４） 最後に、図５，９に示すフローチャートのステップＳ１
１に係る判定式として、下記の（５）式がある。
１に係る判定式として、下記の（５）式がある。
【００５４】
【数５】 Ｌｅｖｅｌfx≧Ｋ２ …………………………………………………………（５） なお、図５，６のフローチャートで示した処理を実行す
るプログラムなど、本発明の実施の形態に係るプリント
基板の配線構造チェックシステムに上記の処理を行わせ
るためのプログラムは、ＣＤ−ＲＯＭや磁気テープなど
のコンピュータ読み取り可能な記録媒体に格納して配付
してもよい。そして、少なくともマイクロコンピュー
タ，パーソナルコンピュータ，汎用コンピュータを範疇
に含むコンピュータが、上記の記録媒体から上記プログ
ラムを読み出して、実行するものとしてもよい。
るプログラムなど、本発明の実施の形態に係るプリント
基板の配線構造チェックシステムに上記の処理を行わせ
るためのプログラムは、ＣＤ−ＲＯＭや磁気テープなど
のコンピュータ読み取り可能な記録媒体に格納して配付
してもよい。そして、少なくともマイクロコンピュー
タ，パーソナルコンピュータ，汎用コンピュータを範疇
に含むコンピュータが、上記の記録媒体から上記プログ
ラムを読み出して、実行するものとしてもよい。
【００５５】
【発明の効果】以上に説明したとおり、本発明では、チ
ェック対象となるプリント基板上の高速信号配線の電気
エネルギーを簡単な数式を用いて算出し、或る所定の閾
値よりも該信号配線の持つ電気エネルギーが大きい場合
には、該信号配線を特定する表示を出力すると共に、該
信号配線に対し、基板の内層に再配置し直すように指示
メッセージを出力するので、従来の設計工程を変えるこ
となく、また、設計コストを上げることなく、エネルギ
ーの大きな信号配線から放出される放射ノイズを大幅に
抑えることが可能になった。
ェック対象となるプリント基板上の高速信号配線の電気
エネルギーを簡単な数式を用いて算出し、或る所定の閾
値よりも該信号配線の持つ電気エネルギーが大きい場合
には、該信号配線を特定する表示を出力すると共に、該
信号配線に対し、基板の内層に再配置し直すように指示
メッセージを出力するので、従来の設計工程を変えるこ
となく、また、設計コストを上げることなく、エネルギ
ーの大きな信号配線から放出される放射ノイズを大幅に
抑えることが可能になった。
【００５６】さらに、上記電気エネルギーの大きな信号
配線は、基板内層（ストリップ構造）に再配置されるこ
とによって、シールド板状の導体が接近した場合にも、
その特性インピーダンスが変化することがなく、結果と
して、該信号配線を流れる信号波形が大きく歪む（鈍
る）ような現象も生じない。
配線は、基板内層（ストリップ構造）に再配置されるこ
とによって、シールド板状の導体が接近した場合にも、
その特性インピーダンスが変化することがなく、結果と
して、該信号配線を流れる信号波形が大きく歪む（鈍
る）ような現象も生じない。
【図１】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線基板上
のグランド（電源）プレーン層と高速信号線との関係を
示す配線図である。
構造チェックシステムのチェック対象となる配線基板上
のグランド（電源）プレーン層と高速信号線との関係を
示す配線図である。
【図２】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線構造を
示す配線構造図である。
構造チェックシステムのチェック対象となる配線構造を
示す配線構造図である。
【図３】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる他の配線構
造を示す配線構造図である。
構造チェックシステムのチェック対象となる他の配線構
造を示す配線構造図である。
【図４】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる他の配線構
造を示す配線構造図である。
構造チェックシステムのチェック対象となる他の配線構
造を示す配線構造図である。
【図５】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムの動作を示すフローチャート（前
半）である。
構造チェックシステムの動作を示すフローチャート（前
半）である。
【図６】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムの動作を示すフローチャート（後
半）である。
構造チェックシステムの動作を示すフローチャート（後
半）である。
【図７】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線基板上
の配線の１例を示す配線図である。
構造チェックシステムのチェック対象となる配線基板上
の配線の１例を示す配線図である。
【図８】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線基板上
の配線構造の１例を示す配線構造図である。
構造チェックシステムのチェック対象となる配線基板上
の配線構造の１例を示す配線構造図である。
【図９】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムを、図７に示す基板配線を備え、
かつ図８に示す配線構造を備えたプリント基板を対象と
して実行した時の処理過程を示したフローチャート（前
半）である。
構造チェックシステムを、図７に示す基板配線を備え、
かつ図８に示す配線構造を備えたプリント基板を対象と
して実行した時の処理過程を示したフローチャート（前
半）である。
【図１０】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムを、図７に示す基板配線を備
え、かつ図８に示す配線構造を備えたプリント基板を対
象として実行した時の処理過程を示したフローチャート
（後半）である。
線構造チェックシステムを、図７に示す基板配線を備
え、かつ図８に示す配線構造を備えたプリント基板を対
象として実行した時の処理過程を示したフローチャート
（後半）である。
１……グランド（電源）プレーン、１１……ドライバ、
１２……レシーバ、１３……高速信号配線、２１，３
１，４１……グランド（電源）プレーン層、２２，３
２，４２……信号線
１２……レシーバ、１３……高速信号配線、２１，３
１，４１……グランド（電源）プレーン層、２２，３
２，４２……信号線
Claims (6)
- 【請求項１】 プリント基板上に仮設計された配線の配
線構造をチェックするためのプリント基板の配線構造チ
ェックシステムであって、 前記配線上に存在する部品群からドライバとレシーバの
組み合わせを順次に抽出すると共に、前記組み合わせの
１つに対応するドライバの回路情報を抽出した後、該回
路情報の少なくとも一部を変数に含む複数の判定式の評
価結果に応じて、電圧レベルが所定の閾値を超える高速
信号配線が存在するか否かを判定する対象判定手段と、 前記高速信号配線がドライバ近辺に配置されたマイクロ
ストリップ配線である場合に、第１の対策指示メッセー
ジを出力する第１の対策指示メッセージ出力手段と、 前記高速信号配線がレシーバ近辺に配置されたマイクロ
ストリップ配線である場合に、第２の対策指示メッセー
ジを出力する第２の対策指示メッセージ出力手段と、 前記高速信号配線がドライバとレシーバとの中間地点に
配置されたマイクロストリップ配線である場合に、第３
の対策指示メッセージを出力する第３の対策指示メッセ
ージ出力手段と、 を有することを特徴とするプリント基板の配線構造チェ
ックシステム。 - 【請求項２】 前記複数の判定式に含まれる変数には、
前記高速信号配線を流れるパルス電圧信号のパルス幅
と、立ち上がり時間と、振幅と、最大適用周波数と、該
最大適用周波数における前記パルス電圧信号の電圧レベ
ルとが含まれることを特徴とする請求項１記載のプリン
ト基板の配線構造チェックシステム。 - 【請求項３】 前記第１の対策指示メッセージの内容
は、ドライバ近辺に仮配置されている前記マイクロスト
リップ配線を内層配線に変えるように指示するものであ
ることを特徴とする請求項１記載のプリント基板の配線
構造チェックシステム。 - 【請求項４】 前記第２の対策指示メッセージの内容
は、レシーバ近辺に仮配置されている前記マイクロスト
リップ配線を内層配線に変えるように指示するものであ
ることを特徴とする請求項１記載のプリント基板の配線
構造チェックシステム。 - 【請求項５】 前記第３の対策指示メッセージの内容
は、ドライバとレシーバとの中間地点に仮配置されてい
る前記マイクロストリップ配線を内層配線に変えるよう
に指示するものであることを特徴とする請求項１記載の
プリント基板の配線構造チェックシステム。 - 【請求項６】 前記内層配線の構造は、シングルストリ
ップ配線とダブルストリップ配線のいずれか１つである
こと特徴とする請求項１記載のプリント基板の配線構造
チェックシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213153A JP2002032428A (ja) | 2000-07-13 | 2000-07-13 | プリント基板の配線構造チェックシステム |
| EP01116940A EP1179791A3 (en) | 2000-07-13 | 2001-07-11 | Check system for wiring structure of printed circuit board |
| US09/905,451 US6681375B2 (en) | 2000-07-13 | 2001-07-13 | Check system for wiring structure of printed circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213153A JP2002032428A (ja) | 2000-07-13 | 2000-07-13 | プリント基板の配線構造チェックシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002032428A true JP2002032428A (ja) | 2002-01-31 |
Family
ID=18708954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000213153A Abandoned JP2002032428A (ja) | 2000-07-13 | 2000-07-13 | プリント基板の配線構造チェックシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6681375B2 (ja) |
| EP (1) | EP1179791A3 (ja) |
| JP (1) | JP2002032428A (ja) |
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| JP2005019582A (ja) * | 2003-06-25 | 2005-01-20 | Sony Corp | 高速信号回路基板およびその信号伝送特性の改善方法。 |
| US8850376B2 (en) | 2012-05-31 | 2014-09-30 | Fujitsu Limited | Method, device, and a computer-readable recording medium having stored program for information processing for noise suppression design check |
| JPWO2014050023A1 (ja) * | 2012-09-27 | 2016-08-22 | 日本電気株式会社 | 基板設計方法及び設計装置 |
Family Cites Families (6)
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| US5477460A (en) * | 1994-12-21 | 1995-12-19 | International Business Machines Corporation | Early high level net based analysis of simultaneous switching |
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| JP3838328B2 (ja) | 2000-02-28 | 2006-10-25 | 日本電気株式会社 | 設計支援装置および設計支援装置に含まれるコンピュータに実行させるためのプログラムを記録したコンピュータ読みとり可能な記録媒体 |
-
2000
- 2000-07-13 JP JP2000213153A patent/JP2002032428A/ja not_active Abandoned
-
2001
- 2001-07-11 EP EP01116940A patent/EP1179791A3/en not_active Withdrawn
- 2001-07-13 US US09/905,451 patent/US6681375B2/en not_active Expired - Fee Related
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| JP4496721B2 (ja) * | 2003-06-25 | 2010-07-07 | ソニー株式会社 | 高速信号回路基板およびその信号伝送特性の改善方法。 |
| US8850376B2 (en) | 2012-05-31 | 2014-09-30 | Fujitsu Limited | Method, device, and a computer-readable recording medium having stored program for information processing for noise suppression design check |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1179791A2 (en) | 2002-02-13 |
| EP1179791A3 (en) | 2005-08-17 |
| US6681375B2 (en) | 2004-01-20 |
| US20020007260A1 (en) | 2002-01-17 |
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