JP2001357094A - プリント基板の配線構造チェックシステム - Google Patents

Abstract

(57)【要約】 【課題】 対象とするガードグラウンドにビアが必要か
否か、及びビアが必要な場合にビア間隔または信号線と
ガードグラウンド間の間隔を簡単に確認する。 【解決手段】 ガードグラウンド上のビア１４の有無、
適切なビアの間隔Ｌｄ，Ｌｖ，Ｌｒ、及び、配線１３と
ガードグラウンドとの間の間隔ｄとを簡単な数式で算出
し、上記ビアがない場合には、ビアが必要か否かを、ま
た、上記ビアが既に配置されている場合には、ビアの配
置位置が妥当か否かを、さらに、上記間隔ｄの長さとを
判断する手段を備える。上記計算と判断結果を自動的に
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリント基板の配
線構造チェックシステムに関し、特に、クロストークノ
イズ、及び、不要な電磁波放射ノイズを抑制するために
高速動作ＩＣ間を結ぶ配線に隣接して配置するガード配
線（以下、「ガードグラウンド」と呼称する）上のビア
の配置をチェックするプリント基板の配線構造チェック
システムに関する。

【０００２】

【従来の技術】従来、近年の電子機器に使用されている
プリント基板には、クロストーク防止や不要な電磁波放
射ノイズを抑制するために、信号線（特に高速動作ＩＣ
間の信号線）に隣接してガードグラウンドを配置するこ
とがある。

【０００３】この場合、上記のガードグラウンドが長い
場合には、該ガードグラウンドと信号線グラウンド（全
面グラウンド）との間を複数のビアで接続することがよ
いとされている。

【０００４】また、信号線とガードグラウンドとの間の
間隔については、できるだけ近づけることが好ましいと
されている。しかしながら、具体的にガードグラウンド
上に何個のビアを配置すればよいのか、また、できるだ
け近づけるとしても、具体的にはどれだけの距離範囲に
近づければよいのかが、簡単にはわからないことが多
い。

【０００５】さらに、ガードグラウンドの長さが短い場
合には、ドライバＩＣ、レシーバＩＣ側で、それぞれ一
箇所ずつのガードグラウンドと信号線グラウンドとをビ
アで接続すればよいとされているが、この時、ガードグ
ラウンドの長さが、どれくらいの長さであれば、上記の
ガードグラウンドの長さが短い場合に分類されるのかが
簡単にはわからない。

【０００６】ちなみに、ビアを設置する場合であって
も、必要以上のビアを配置すれば、コストアップにつな
がり、またビア数が少な過ぎる場合には、クロストーク
防止や不要な電磁波放射ノイズを抑制する効果が低下し
てしまうことが知られている。

【０００７】

【発明が解決しようとする課題】ところで、従来、近年
の信号の高速化に伴い、クロストークノイズ、及び、不
要な電磁波放射ノイズを抑制する方法として、高速動作
ＩＣ間を結ぶ配線に隣接してガードグラウンドを配置す
ることがある。その際、上記のとおり、ガードグラウン
ドと信号線グラウンド（全面グラウンド）とをビアで接
続することが行われるが、ビアとビアをどれだけ離して
配置することが許されるかを簡単には知ることができな
いといった問題点を有していた。

【０００８】また、信号線とガードグラウンドとの間の
間隔については、上記のとおり、できるだけ近づけるこ
とが好ましいとされているが、ガードグラウンドにビア
がない場合に、クロストークノイズ、及び、不要な電磁
波放射ノイズ等の影響がない上記間隔とは、どのくらい
の間隔なのかを簡単には知ることができないといった問
題点も有していた。

【０００９】本発明は、以上のような従来の、プリント
基板の設計時点における問題点に鑑みてなされたもので
あり、対象とするガードグラウンドにビアが必要かどう
かの確認、及び、ビアが必要な場合に、ビア間隔または
信号線とガードグラウンド間の間隔を簡単に確認するこ
とができるプリント基板の配線構造チェックシステムを
提供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明では、プリント基板上に仮設計された配線の配
線構造をチェックするためのプリント基板の配線構造チ
ェックシステムであって、前記配線上に存在する部品群
からドライバとレシーバの組合せを順次に抽出すると共
に、前記組合せの一つに対応するドライバの回路情報を
抽出した後、該回路情報の少なくとも一部を変数に含む
所定の判定式の評価結果に応じて、チェックすべきドラ
イバとレシーバの組合せを抽出する対象抽出手段と、前
記抽出されたドライバとレシーバの組合せにおいて、信
号配線を含む第１のセグメントに隣接してガード配線を
含む第２のセグメントが存在する前記第１及び第２のセ
グメントを抽出する手段と、前記抽出された第１及び第
２のセグメントに係る配線構造の型及び回路仕様情報に
基づいて、前記第２のセグメントのガード配線上に配置
するビアの配置可能な最大ビア間隔を算出するビア間隔
計算手段と、前記ガード配線上にビアが存在する場合
に、前記ドライバ及びレシーバの接続端子と、前記ビア
の各々とを要素とする前記ガード配線上の配置におい
て、互いに隣接する前記要素間のガード配線長を測定す
る手段と、前記ガード配線上にビアが存在しない場合
に、前記ドライバの接続端子と前記レシーバの接続端子
との間のガード配線長を測定する手段と、前記算出され
た最大ビア間隔と、前記測定されたガード配線長各々と
の大小比較結果に応じて、所定の第１の対策指示を表示
出力する第１の対策指示手段と、前記信号配線と前記ガ
ード配線との間の距離を測定する手段と、前記信号配線
の幅を測定する手段と、前記測定された信号配線とガー
ド配線との間の距離が、前記測定された信号配線の幅を
超える場合に、所定の第２の対策指示を表示出力する第
２の対策指示手段と、を有することを特徴とするプリン
ト基板の配線構造チェックシステム、が提供される。

【００１１】即ち、本発明では、ガードグラウンド上の
ビアの有無、適切なビアの間隔、及び、信号線とガード
グラウンドとの間の間隔とを後述する簡単な数式で算出
する手段を備えると共に、上記対象とするガードグラウ
ンドにビアがない場合には、ビアが必要かどうかを、ま
た、上記対象とするガードグラウンドにビアが既に配置
されている場合には、ビアの配置位置が妥当かどうか
を、さらに信号線とガードグラウンド間隔はどれだけ離
すことができるかを判断する手段を備えることにより、
従来の設計工程を変えることなく、さらに、設計コスト
を上げることなく、上記対象とするガードグラウンドに
ビアが必要かどうか、或いは、ビアを配置する場合に
は、ビアはどれだけ離して配置してもよいか、或いは、
信号線とガードグラウンド間隔はどれだけ離してもよい
かを確認すると共に、結果を自動的に出力し、これによ
り、プリント基板の配線設計の支援を可能としている。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態に係
るプリント基板の配線構造チェックシステムのチェック
対象となる配線基板上の電源プレーンと配線との関係を
示す配線図である。

【００１３】図１に示す配線図は、電源プレーン１と、
上記電源プレーン１上に設置されたドライバ１１と、レ
シーバ１２と、ドライバ１１とレシーバ１２とを結ぶ配
線１３と、ガードグラウンド上の３個のビア１４を備え
る。

【００１４】符号Ｗは配線の幅（μｍ）を示し、符号ｄ
は配線とガードグラウンドとの距離（ｍｍ）を示し、符
号Ｌｄはドライバ１１のグラウンドから一番近いビア１
４までの距離（ｍｍ）を示し、符号Ｌｖはビア間の距離
（ｍｍ）を示し、符号Ｌｒはレシーバ１２のグラウンド
から一番近いビア１４までの距離（ｍｍ）を示し、符号
Ｌｇはドライバ１１のグラウンドからレシーバ１２のグ
ラウンドまでの距離（ｍｍ）を示す。

【００１５】図２〜４は、本発明の実施の形態に係るプ
リント基板の配線構造チェックシステムのチェック対象
となる配線構造を示す配線構造図である。図２は、マイ
クロストリップラインと呼ばれる配線構造を示し、図３
は、シングルストリップラインと呼ばれる配線構造を示
し、図４は、ダブルストリップラインと呼ばれる配線構
造を示す。

【００１６】図２に示す配線構造は、電源ベタ層２１
（プレーン層）と、電源ベタ層２１上の配線２２を備
え、図３に示す配線構造は、電源ベタ層３１と、電源ベ
タ層３１間の配線３２を備え、図４に示す配線構造は、
電源ベタ層４１と、電源ベタ層４１間の２系統の配線４
２を備える。

【００１７】また、図２〜４に示す配線構造において、
符号ｗで示す長さは、配線の配線幅（μｍ）を示し、符
号ｔで示す長さは、配線の配線厚を示し、符号ｈで示す
長さは、マイクロストリップライン構造における配線と
プレーン層間の距離（μｍ）を示し、符号ｂで示す長さ
は、シングルストリップライン構造におけるプレーン層
間の距離（μｍ）を示し、符号ａで示す長さは、ダブル
ストリップライン構造における配線と該配線に垂直距離
が最も近いプレーン層間の距離（μｍ）を示し、符号ｄ
ｌで示す長さは、ダブルストリップライン構造における
２系統の配線の配線間距離（μｍ）を示し、符号
（ε_r）は、シングルストリップライン構造における電
源ベタ層３１間及びダブルストリップライン構造におけ
る電源ベタ層４１間の比誘電率を示し、符号（ε_reff）
は、マイクロストリップライン構造における電源ベタ層
２１と配線２２間の実効比誘電率を示す。

【００１８】以下、本発明に係るプリント基板の配線構
造チェックシステムの機能を説明する。但し、本発明に
係るプリント基板の配線構造チェックシステムの構成に
ついては、通常のコンピュータシステムとなるので、図
示は省略する。

【００１９】本発明に係るプリント基板の配線構造チェ
ックシステムでは、チェック対象とするプリント基板上
に仮設計されたガードグラウンド上のビアの有無と、適
切なビア間隔と、信号線とガードグラウンドとの間の適
切な間隔とを、簡単な数式で算出し、上記ガードグラウ
ンド上にビアがない場合には、ビアが必要か否かを確認
すると共に、該確認結果を表示し、また、上記ガードグ
ラウンド上にビアが既に配置されている場合には、該配
置されているビアの配置間隔が妥当か否かを確認し、さ
らに、信号線とガードグラウンドとの間の間隔が妥当か
否かを確認し、上記算出結果と判断結果とを自動的に表
示することにより、プリント基板に仮設計された配線の
配線構造チェックを実施している。

【００２０】なお、上記チェック過程において算出し
た、後述する最大ビア間隔と、ドライバ及びレシーバの
接続端子及び各ビアの間に形成されるガード配線各々の
配線長と、信号配線幅との少なくともいずれか一つを、
上記表示内容に含めることができる。

【００２１】図５〜７は、本発明の実施の形態に係るプ
リント基板の配線設計支援方法の配線構造チェックシス
テムの動作を示すフローチャートである。以下、図１乃
至４を参照しつつ、図５〜７に示すフローチャートを使
用して、本実施の形態に係るシステムの動作を説明す
る。

【００２２】以下、符号ｆｘを上記ドライバとレシーバ
間の配線を流れるパルス電流の最大適用周波数（ＭＨ
ｚ）とし、符号（Ｌｅｖｅｌ_fx）を上記電流の最大適用
周波数ｆｘにおける電圧レベル（ｄＢμＶ）とし、符号
Ａを上記電流の最大適用周波数ｆｘでの電圧レベル
（Ｖ）とし、符号Ｄを上記電流のデューティー比とし、
符号τを上記電流のパルス幅（Ｓｅｃ）とし、符号τｒ
を上記電流の立ち上がり時間（Ｓｅｃ）とし、符号Ｃを
光速度（＝３×１０⁸ｍ／ｓ）とし、符号Ｘを基準レベ
ル（即ち、上記電流の最大適用電圧レベル（ｄＢμ
Ｖ））とし、符号λ_fxを上記電流の周波数ｆｘの場合の
波長（ｍ）とし、符号Ｌを最大ビア間隔とする。その他
の符号の意味については、既述のとおりである。

【００２３】但し、上記フローチャート及び下記の説明
中で使用する数式については、纏めて後述する。まず、
ステップＳ１では、（１）式の代入を実行することで、
チェックに必要な初期条件を設定する。

【００２４】ステップＳ２では、基板情報を格納する基
板データベース（図示は省略）から全ての配線名を抽出
する。ステップＳ３では、一つの配線名上に存在する全
ての部品を抽出し、それらをドライバのリストとレシー
バのリストに分類する。

【００２５】ステップＳ４では、上記ドライバのリスト
及びレシーバのリストから、ドライバとレシーバの組合
せリストを作成する。ステップＳ５では、上記作成した
ドライバとレシーバの組合せリストから、一組を取り出
し、該組に関するドライバの回路情報を抽出する。

【００２６】ステップＳ６では、条件式として１／π×
τｒ＜ｆｘを判定し、該条件式が満たされていれば、ス
テップＳ８にて、後述する（２）式によりＬｅｖｅｌ_fx
を算出し、該条件式が満たされていなければ、ステップ
Ｓ７に移る。

【００２７】ステップＳ７では、条件式として１／π×
τｒ≧ｆｘかつ１／π×τ＜ｆｘを判定し、該条件式が
満たされていれば、ステップＳ９にて、後述する（３）
式によりＬｅｖｅｌ_fxを算出し、該条件式が満たされて
いなければ、下記のステップＳ１０にて、後述する
（４）式によりＬｅｖｅｌ_fxを算出し、ステップＳ１１
に移る。

【００２８】ステップＳ１１では、条件式としてＬｅｖ
ｅｌ_fx≧基準レベルＸ（即ち、（５）式）を判定し、該
条件式が満たされていなければ、上記のステップＳ５に
戻り、該条件式が満たされていれば、ステップＳ１２に
移る。

【００２９】ステップＳ１２では、下記の一連のステッ
プにより、上記ドライバとレシーバ間の配線構成を順次
に一つずつに、ドライバ端からレシーバ端に向かって調
査するための準備をする。

【００３０】ステップＳ１３では、上記配線を構成する
最小単位（ここではセグメントＡとする）を抽出し、隣
接するセグメントＢの有無を調査する。ステップＳ１４
では、上記調査で見つかったセグメントＢは、ガード配
線（ガードグラウンド）に該当するか否かを検証し、ガ
ード配線に該当する場合は、図６に示すステップＳ１５
に移り、ガード配線に該当しない場合は上記のステップ
Ｓ１３からの処理を繰り返す。

【００３１】以下、図６に示すフローチャートの説明に
移る。ステップＳ１５では、上記調査で見つかったセグ
メントＢから隣接するガード配線の全体構成を調査す
る。

【００３２】ステップＳ１６では、セグメントＢに係る
配線構造がマイクロストリップラインであるか否かを検
証し、マイクロストリップラインでなければ、ステップ
Ｓ１７に移り、マイクロストリップラインであれば、後
述するステップＳ１８に移る。

【００３３】ステップＳ１７では、セグメントＢに係る
配線構造がストリップラインであるか否かを検証し、ス
トリップラインでなければ、後述するステップＳ３６
（図７）に移り、ストリップラインであれば、後述する
ステップＳ１９に移る。

【００３４】ステップＳ１８では、（８）式により、ガ
ード配線に配置する最大ビア間隔（Ｌ）の算出を行い、
後述するステップＳ２０に移る。ステップＳ１９では、
（９）式により、ガード配線に配置する最大ビア間隔
（Ｌ）の算出を行い、ステップＳ２０に移る。

【００３５】ステップＳ２０では、ガード配線上にビア
が有るか否かを検証し、ビアがなければ後述するステッ
プＳ２５に移り、ビアが有る場合は、ステップＳ２１に
移る。

【００３６】ステップＳ２１では、どちらかのガード配
線端にＩＣ・ＧＮＤピンが有るか否かを検証し、いずれ
のガード配線端にもＩＣ・ＧＮＤピンがなければ、図５
に示すステップＳ１３に戻り、どちらかのガード配線端
にＩＣ・ＧＮＤピンが有れば、ステップＳ２２に移る。

【００３７】ステップＳ２２では、ＩＣ・ＧＮＤピン
と、その直近ビア間のガード配線長（ＬｄまたはＬｒ）
の測定を行う。ステップＳ２３では、（１０）式または
（１１）式により、上記測定したガード配線長（Ｌｄま
たはＬｒ）が最大ビア間隔よりも大きいか否かを判断
し、大きくなければ図７に示すステップＳ２９に移り、
大きければ、ステップＳ２４に移る。

【００３８】ステップＳ２４では、上記結果を対策指示
（２）に表示出力する。該対策指示（２）としては、例
えば、「ＩＣ・ＧＮＤピンとのビア間隔を最大間隔未満
に変更しなさい」といった内容が可能である。

【００３９】ステップＳ２５では、ガード配線の両端に
ＩＣ・ＧＮＤピンが有るか否かを検証し、いずれかのガ
ード配線端にＩＣ・ＧＮＤピンがなければ、図５に示す
ステップＳ１３に戻り、いずれのガード配線端にもＩＣ
・ＧＮＤピンが有れば、ステップＳ２６に移る。

【００４０】ステップＳ２６では、ＩＣ・ＧＮＤピン間
のガード配線長（Ｌｇ）を測定する。ステップＳ２７で
は、（１０）式及び（１１）式により、上記測定したガ
ード配線長（Ｌｇ）が最大ビア間隔よりも大きいか否か
を判断し、大きくなければ図７に示すステップＳ３２に
移り、大きければ、ステップＳ２８に移る。

【００４１】ステップＳ２８では、上記結果を対策指示
（１）に表示出力する。該対策指示（１）としては、例
えば、「ガード配線上に最大間隔未満でビアを追加しな
さい」といった内容が可能である。

【００４２】以下、図７に示すフローチャートの説明に
移る。ステップＳ２９では、ビア間隔、即ち、各ビア間
のガード配線長（Ｌｖ）を測定する。

【００４３】ステップＳ３０では、（１２）式により、
上記測定したビア間隔、即ち、各ビア間のガード配線長
（Ｌｖ）のいずれかが最大ビア間隔を超えるか否かを判
定し、いずれも最大ビア間隔を超えない場合は、後述す
るステップＳ３２に移り、いずれかが最大ビア間隔を超
える場合は、ステップＳ３１に移る。

【００４４】ステップＳ３１では、上記結果を対策指示
（３）に表示出力する。該対策指示（３）としては、例
えば、「各ビア間隔を最大間隔未満に変更しなさい」と
いった内容が可能である。

【００４５】ステップＳ３２では、配線１３と該配線の
ガード配線との間の距離（ｄ）を測定する。ステップＳ
３３では、信号配線幅Ｗを測定する。

【００４６】ステップＳ３４では、（１３）式により上
記配線間の距離（ｄ）が、上記信号配線幅Ｗを超えてい
るか否かを判断し、超えていない場合は、後述するステ
ップＳ３６に移り、超えている場合は、ステップＳ３５
に移る。

【００４７】ステップＳ３５では、上記結果を対策指示
（４）に表示出力する。該対策指示（４）としては、例
えば、「信号配線とガード配線間の距離を信号配線幅以
下にしなさい」といった内容が可能である。

【００４８】ステップＳ３６では、次のドライバとレシ
ーバの組合せリストをチェックする。ステップＳ３７で
は、全てのドライバとレシーバの組合せリストをチェッ
クしたら、次の配線名をチェックする。

【００４９】ステップＳ３８では、全ての配線名をチェ
ックしたならば、上記全ての対策指示、即ち、対策指示
（１）〜（４）を表示して処理を終了する。図８は、本
発明の実施の形態に係るプリント基板の配線構造チェッ
クシステムのチェック対象となる配線基板上の配線の１
例を示す配線図である。

【００５０】図８に示す配線基板上の配線（基板配線）
は、電源プレーン５と、電源プレーン５上のドライバ５
１及びレシーバ５２と、ドライバ５１とレシーバ５２と
を結ぶ配線５３を備える。

【００５１】上記基板配線の仕様は、下記のとおりとす
る。即ち、信号配線名をＥ１とし、配線全長を１００．
０（ｍｍ）とし、ドライバ５１（Ｄ）をＩＣ１００，１
ｐｉｎ（信号ピン），２ｐｉｎ（ＧＮＤピン）とし、レ
シーバ５２（Ｒ）をＩＣ２００，１ｐｉｎ（信号ピ
ン），２ｐｉｎ（ＧＮＤピン）とし、動作周波数を５
０．０（ＭＨｚ）とし、パルス幅（τ）を１０．０（ｎ
ｓ）とし、立ち上がり時間（τｒ）を１．０（ｎｓ）と
し、振幅（Ａ）を３．３（Ｖ）とし、ガード配線名をＧ
ＮＤとし、ガード配線全長を１００．０（ｍｍ）とす
る。

【００５２】図９は、本発明の実施の形態に係るプリン
ト基板の配線構造チェックシステムのチェック対象とな
る配線基板上の配線構造の１例を示す配線構造図であ
る。図９に示す配線基板上の配線構造の仕様は、下記の
とおりとする。

【００５３】即ち、配線構造の型はマイクロストリップ
ラインとし、配線幅（Ｗ）を０．１６（ｍｍ）＝１６０
（μｍ）とし、配線厚（ｔ）を０．０４（ｍｍ）＝４０
（μｍ）とし、配線高（ｈ）を０．１０（ｍｍ）＝１０
０（μｍ）とし、実効比誘電率（ε_reff）を４．３と
し、配線間距離（ｄ）を０．１０（ｍｍ）＝１００（μ
ｍ）とする。

【００５４】図１０〜１２は、本発明の実施の形態に係
るプリント基板の配線構造チェックシステムを、図８に
示す基板配線を備え、かつ図９に示す配線構造を備えた
プリント基板を対象として実行した時の処理過程を示し
たフローチャートである。

【００５５】図１０〜１２に示すフローチャートにおい
て、太い実線で示す経路は、上記実行時において実際に
実行された処理の経路を示し、破線で示す経路は、上記
実行時において実行されなかった処理の経路を示す。

【００５６】ここでは、ステップＳ１〜Ｓ６，Ｓ８，Ｓ
１１〜Ｓ１６，Ｓ１８，Ｓ２０，Ｓ２５〜Ｓ２８，Ｓ３
２〜Ｓ３４，Ｓ３６〜Ｓ３８の経路で示す間の処理が実
行され、他の処理は実行されなかったことを示してい
る。

【００５７】以下、上記処理過程を、実際に実行された
処理をトレースして説明する。但し、ここでは、変数で
ある最大適用周波数ｆｘに代入する所与の最大適用周波
数ＦをＦ＝１０００（ＭＨｚ）とし、また、所与の基準
レベル（即ち、最大適用電圧レベル）Ｘを、Ｘ＝７４
（ｄＢμＶ）とし、抽出されるガードグラウンド上には
ビアが存在しないものとする。

【００５８】まず、ステップＳ１では、初期条件とし
て、ｆｘ＝１０００（ＭＨｚ）、基準レベルＸ＝７４．
０（ｄＢμＶ）を設定する。ステップＳ２では、図８，
９に示す基板配線の配線名Ｅｌを抽出する。

【００５９】ステップＳ３，Ｓ４では、ドライバのリス
ト（ＩＣ１００）と、レシーバのリスト（ＩＣ２００）
から、組合せリスト（ＩＣ１００，１Ｃ２００）を作成
する。

【００６０】ステップＳ５，Ｓ６，Ｓ８では、上記ドラ
イバの回路情報から符号τ，τｒ，Ａで示される回路変
数を抽出し、（２）式を用いて、Ｌｅｖｅｌ_fx＝９０．
５（ｄＢμＶ）を算出する。

【００６１】ステップＳ１１では、上記のＬｅｖｅｌ_fx
＝９０．５（ｄＢμＶ）と、上記の基準レベル、即ち、
７４．０（ｄＢμＶ）とを比較する。ステップＳ１２，
Ｓ１３では、上記の配線名Ｅｌなる基板配線の配線構成
を調査した結果、配線を構成する一つの最小単位である
セグメントＡを抽出し、かつ該セグメントＡに隣接して
セグメントＢが存在することを確認する。

【００６２】ステップＳ１４では、上記セグメントＢが
ガード配線に該当することを確認する。ステップＳ１５
では、上記セグメントＢから隣接するガード配線の全体
を調査し、ＧＮＤピンとはつながっているが、ビアが存
在しないことを記憶する。

【００６３】Ｓ１６，Ｓ１８では、上記配線構造がマイ
クロストリップラインであることを確認して、その配
置、即ち、ガード配線に配置するビアの最大ビア間隔＝
３６．０ｍｍを算出する。

【００６４】ステップＳ２０では、上記ステップＳ１５
の調査結果により、上記ガード配線上にビアがないと判
定する。ステップＳ２５，Ｓ２６では、上記ステップＳ
１５の調査結果により、ＧＮＤピンが有ると判定し、ガ
ード配線全長＝１００．０（ｍｍ）を測定する。

【００６５】ステップＳ２７では、上記ガード配線全長
＝１００．０（ｍｍ）が、上記最大ビア間隔＝３６．０
ｍｍを超えることを認識する。ステップＳ２８では、こ
の配線名Ｅ１に対応する対策指示（１）を表示出力す
る。

【００６６】ステップＳ３２では、配線名Ｅ１の信号配
線とガード配線ＧＮＤとの間の距離０．１０（ｍｍ）を
測定する。ステップＳ３３では、配線名Ｅ１の信号配線
の幅＝０．１６（ｍｍ）を測定する。

【００６７】ステップＳ３４では、上記配線間距離０．
１０（ｍｍ）が、上記信号配線の幅＝０．１６（ｍｍ）
を超えないことを認識する。ステップＳ３６〜３８で
は、他の配線名が存在しないことを確認して、上記の対
策指示（１）を表示してチェックを終了する。

【００６８】なお、上記の例と同じく、ガードグラウン
ド上にビアがない場合（両端のビアａ，ｂはＩＣのグラ
ウンドピンとみなす）と、ビア間隔２４（ｍｍ）の場合
の磁界分布の測定結果によれば、ガードグラウンド上に
ビア間隔２４（ｍｍ）で配置することにより、ビアがな
い場合に比べて、周波数が８００（ＭＨｚ）の場合にお
いて、６（ｄＢ）程度に磁界強度を抑えることができ
た。

【００６９】上記測定結果からも判断できるように、本
発明に係るプリント基板の配線構造チェックシステムを
使用することにより、不要な電磁波放射ノイズを大幅に
抑えることができる。また、同時に、ガードグラウンド
上に誘起されている磁界強度が小さいことから、クロス
トークノイズの抑制も達成していることが知れる。

【００７０】（数式に係る説明）以下、上記フローチャ
ート中の処理の説明で参照した数式を説明する。まず、
ステップＳ１に係る数式として、下記の（１）式があ
る。

【００７１】

【数１】 ｆｘ＝Ｆ ……………………………………………………………………（１） 次に、ステップＳ６，Ｓ８に係る条件式として、下記の
（２）式がある。

【００７２】

【数２】 ＩＦ １／π×τｒ＜ｆｘ ＴＨＥＮ Ｌｅｖｅｌ_fx＝２０ｌｏｇ₁₀（２ＡＤ／１０^-6）−２０ｌｏｇ₁₀（（１／π× τｒ）／（１／π×τ））−４０ｌｏｇ₁₀（ｆｘ／（１／π×τｒ）） ……… ………………………………………………………………………………………（２） また、ステップＳ７，Ｓ９に係る条件式として、下記の
（３）式がある。

【００７３】

【数３】 ＩＦ １／π×τｒ≧ｆｘ ＡＮＤ １／π×τ＜ｆｘ ＴＨＥＮ Ｌｅｖｅｌ_fx＝２０ｌｏｇ₁₀（２ＡＤ／１０^-6）−２０ｌｏｇ₁₀（ｆｘ／（１ ／π×τ）） ……………………………………………………………………（３） さらに、ステップＳ７，Ｓ１０に係る条件式として、下
記の（４）式がある。

【００７４】

【数４】 ＩＦ １／π×τ≧ｆｘ ＴＨＥＮ Ｌｅｖｅｌ_fx＝２０ｌｏｇ₁₀（２ＡＤ／１０^-6） ………………………（４） 次に、ステップＳ１１に係る判定式として、下記の
（５）式がある。

【００７５】

【数５】 Ｌｅｖｅｌ_fx≧Ｘ …………………………………………………………（５） 次に、ステップＳ１６，Ｓ１８に係る波長λ_fxを算出す
る数式として、下記の（６）式がある。

【００７６】

【数６】 λ_fx＝Ｃ／（ｆｘ×１０⁶×（ε_reff）^1/2） …………………………（６） 次に、ステップＳ１７，Ｓ１９に係る波長λ_fxを算出す
る数式として、下記の（７）式がある。

【００７７】

【数７】 λ_fx＝Ｃ／（ｆｘ×１０⁶×（ε_r）^1/2） ………………………………（７） 次に、上記（６）式のλ_fxを変数とするマイクロストリ
ップラインの場合の最大ビア間隔Ｌを算出する数式とし
ては、下記の（８）式がある。

【００７８】

【数８】 Ｌ＝λ_fx／４＝（（３×１０⁸）／４）／（ｆｘ×１０⁶×（ε_reff）^1/2） ………………………………………………………………………………………（８） 次に、上記（７）式のλ_fxを変数とするストリップライ
ンの場合の最大ビア間隔Ｌを算出する数式としては、下
記の（９）式がある。

【００７９】

【数９】 Ｌ＝λ_fx／４＝（（３×１０⁸）／４）／（ｆｘ×１０⁶×（ε_r）^1/2） …… ………………………………………………………………………………………（９） 次に、ステップＳ３０に係る判定式として、下記の（１
０）〜（１２）式がある。

【００８０】

【数１０】 Ｌｄ＞Ｌ ……………………………………………………………………（１０）

【００８１】

【数１１】 Ｌｒ＞Ｌ ……………………………………………………………………（１１）

【００８２】

【数１２】 Ｌｖ＞Ｌ ……………………………………………………………………（１２） 最後に、ステップＳ３４に係る判定式として、下記の
（１３）式がある。

【００８３】

【数１３】 ｄ＞Ｗ ………………………………………………………………………（１３） なお、図５〜７のフローチャートで示した処理を実行す
るプログラムなど、本発明の実施の形態に係るプリント
基板の配線構造チェックシステムに上記の処理を行わせ
るためのプログラムは、ＣＤ−ＲＯＭや磁気テープなど
のコンピュータ読み取り可能な記録媒体に格納して配付
してもよい。そして、少なくともマイクロコンピュー
タ，パーソナルコンピュータ，汎用コンピュータを範疇
に含むコンピュータが、上記の記録媒体から上記プログ
ラムを読み出して、実行するものとしてもよい。

【００８４】

【発明の効果】以上に説明したとおり、本発明では、チ
ェック対象とするプリント基板のガードグラウンド上の
ビアの有無、適切なビアの間隔、及び、信号線とガード
グラウンドとの間の間隔とを簡単な数式で算出し、ビア
がない場合には、ビアが必要か否かを、また、ビアが有
る場合には、該ビアの配置位置が妥当か否かを、さらに
信号線とガードグラウンド間隔はどれだけ離すことがで
きるかを判断することにより、従来の設計工程を変える
ことなく、さらに、設計コストを上げることなく、上記
プリント基板のガードグラウンドに関する設計のチェッ
クを実施することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線基板上
の電源プレーンと配線との関係を示す配線図である。

【図２】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となるマイクロス
トリップラインと呼ばれる配線構造を示す配線構造図で
ある。

【図３】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となるシングルス
トリップラインと呼ばれる配線構造を示す配線構造図で
ある。

【図４】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となるダブルスト
リップラインと呼ばれる配線構造を示す配線構造図であ
る。

【図５】本発明の実施の形態に係るプリント基板の配線
設計支援方法の配線構造チェックシステムの動作を示す
フローチャート（１／３）である。

【図６】本発明の実施の形態に係るプリント基板の配線
設計支援方法の配線構造チェックシステムの動作を示す
フローチャート（２／３）である。

【図７】本発明の実施の形態に係るプリント基板の配線
設計支援方法の配線構造チェックシステムの動作を示す
フローチャート（３／３）である。

【図８】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線基板上
の配線の１例を示す配線図である。

【図９】本発明の実施の形態に係るプリント基板の配線
構造チェックシステムのチェック対象となる配線基板上
の配線構造の１例を示す配線構造図である。

【図１０】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムを、図８に示す基板配線を備
え、かつ図９に示す配線構造を備えたプリント基板を対
象として実行した時の処理過程を示したフローチャート
（１／３）である。

【図１１】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムを、図８に示す基板配線を備
え、かつ図９に示す配線構造を備えたプリント基板を対
象として実行した時の処理過程を示したフローチャート
（２／３）である。

【図１２】本発明の実施の形態に係るプリント基板の配
線構造チェックシステムを、図８に示す基板配線を備
え、かつ図９に示す配線構造を備えたプリント基板を対
象として実行した時の処理過程を示したフローチャート
（３／３）である。

【符号の説明】

１……電源プレーン、１１……ドライバ、１２……レシ
ーバ、１３……配線、１４……ビア、２１，３１，４１
……電源ベタ層、２２，３２，４２……配線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プリント基板上に仮設計された配線の配
   線構造をチェックするためのプリント基板の配線構造チ
   ェックシステムであって、 前記配線上に存在する部品群からドライバとレシーバの
   組合せを順次に抽出すると共に、前記組合せの一つに対
   応するドライバの回路情報を抽出した後、該回路情報の
   少なくとも一部を変数に含む所定の判定式の評価結果に
   応じて、チェックすべきドライバとレシーバの組合せを
   抽出する対象抽出手段と、 前記抽出されたドライバとレシーバの組合せにおいて、
   信号配線を含む第１のセグメントに隣接してガード配線
   を含む第２のセグメントが存在する前記第１及び第２の
   セグメントを抽出する手段と、 前記抽出された第１及び第２のセグメントに係る配線構
   造の型及び回路仕様情報に基づいて、前記第２のセグメ
   ントのガード配線上に配置するビアの配置可能な最大ビ
   ア間隔を算出するビア間隔計算手段と、 前記ガード配線上にビアが存在する場合に、前記ドライ
   バ及びレシーバの接続端子と、前記ビアの各々とを要素
   とする前記ガード配線上の配置において、互いに隣接す
   る前記要素間のガード配線長を測定する手段と、 前記ガード配線上にビアが存在しない場合に、前記ドラ
   イバの接続端子と前記レシーバの接続端子との間のガー
   ド配線長を測定する手段と、 前記算出された最大ビア間隔と、前記測定されたガード
   配線長各々との大小比較結果に応じて、所定の第１の対
   策指示を表示出力する第１の対策指示手段と、前記信号
   配線と前記ガード配線との間の距離を測定する手段と、 前記信号配線の幅を測定する手段と、 前記測定された信号配線とガード配線との間の距離が、
   前記測定された信号配線の幅を超える場合に、所定の第
   ２の対策指示を表示出力する第２の対策指示手段と、 を有することを特徴とするプリント基板の配線構造チェ
   ックシステム。
2. 【請求項２】 前記回路仕様情報に応じて前記配線に流
   されるパルス電流の電圧レベルを算出する手段と、該算
   出された電圧レベルが所与の基準電圧よりも低くない時
   に、チェックすべきドライバとレシーバの組合せが存在
   するものと判定する対象抽出手段を備えたことを特徴と
   する請求項１記載のプリント基板の配線構造チェックシ
   ステム。
3. 【請求項３】 前記回路仕様情報に含まれるデジタルパ
   ルスの最大適用周波数、立ち上がり時間、パルス幅、振
   幅、デューティー比の少なくともいずれか一つを変数に
   含む条件式の判定及び計算結果に応じて、前記電圧レベ
   ルを計算する手段を有することを特徴とする請求項２記
   載のプリント基板の配線構造チェックシステム。
4. 【請求項４】 前記配線構造の型には、マイクロストリ
   ップライン、シングルストリップライン、ダブルストリ
   ップラインが含まれることを特徴とする請求項１記載の
   プリント基板の配線構造チェックシステム。
5. 【請求項５】 前記算出された最大ビア間隔、前記測定
   されたガード配線長各々及び信号配線幅の少なくともい
   ずれか一つを、前記所定の第１または第２の対策指示に
   含めたことを特徴とする請求項１記載のプリント基板の
   配線構造チェックシステム。