JP2007328465A - プリント基板の配線構造チェックシステム及び配線構造チェック方法 - Google Patents

Abstract

【課題】 従来の設計工程を変えることなく、さら、設計コストを上げることなく、簡単な計算式を用いて、配線に対向する電源プレーン、或いは、グランドプレーンにスリットが存在するかをチェックし、結果を出力することにある。
【解決手段】 各種データを入力する第１入力部１１及び第２入力部１２が接続されたコンピュータを中核とした本体部２０により、プリント基板の配線に対向する電源プレーン、或いは、グランドプレーンにスリットが存在するかを検証し、検証結果に基づいて、配線に対向する電源プレーン、或いは、グランドプレーンにスリットが存在する場合に、上記スリットのあるプレーン上で発生する放射電界レベルを予測し、予測した放射電界レベル予め設定してある閾値を超える場合に、上記本体部２０に接続された出力部３０により、推定共振周波数、及び、推定放射電界レベルを示す
【選択図】 図１

Description

本発明は、プリント基板の配線構造チェックシステムに関し、特に、電源プレーン、或いは、グラウンドプレーン内に存在するスリットの適切な寸法を算出し、さらに、上記該当スリットが起因して発生する、放射電界レベル、及び、共振周波数を推定する機能を備えたプリント基板の配線構造チェックシステム及び配線構造チェック方法に関する。

近年の電子機器の高密度実装化に伴い、基板配線を配置するレイヤー層が複数ある、所謂、多層基板が使われるケースが一般的に多い。また、電子機器に使用されているプリント基板には、一般的に複数の電源系があり、各電源配線は幅の広い配線構造（以下、電源プレーンと呼称する）を有しているケースが多い。同様に、一般的に回路信号の基準となるグラウンドに関しても、デジタル系のグラウンド配線、アナログ系のグラウンド配線と言うように、複数の系統に分離されているケースがある。また、電源配線と同様に、幅の広い配線構造（以下、グラウンドプレーンと呼称する）を有しているケースが多い。

一般的に上記電源（配線、或いは、プレーン）や、グラウンド（配線、或いは、プレーン）は、信号配線の帰路回路として重要な役割を果たすと考えられており、信号配線と隣接して配置されるケースが一般的である。また近年の高密度実装化に伴い、信号配線と同一層に電源配線や、グラウンド配線が配置される場合よりも、信号配線に対し、上下層に、電源プレーン、或いは、グラウンドプレーンとして配置される場合が殆どである。

信号配線に対向する電源（配線、或いは、プレーン）や、グラウンド（配線、或いは、プレーン）が有る場合、上記電源（配線、或いは、プレーン）や、グラウンド（配線、或いは、プレーン）を配置することにより、電源（配線、或いは、プレーン）や、グラウンド（配線、或いは、プレーン）上に、信号配線とは逆位相で信号配線の電流量とほぼ同等の大きさの電流（以下、帰路電流と呼称する）が発生することが知られている。また、帰路電流が信号配線上の電流とは逆位相で、電流の大きさもほぼ等しいため、信号配線上の電流と帰路電流とが作る電磁放射は、各々の電流同士が打ち消し合うことにより、信号配線上の電流だけが作る放射電界よりも大幅に減少することが知られている。なお、この関係は一般的にディファレンシャルモードの電磁界放射と呼ばれている。

逆に、信号配線に対向する電源（配線、或いは、プレーン）や、グラウンド（配線、或いは、プレーン）が無い場合、電源（配線、或いは、プレーン）や、グラウンド（配線、或いは、プレーン）上に、上記帰路電流は発生せず、信号配線上の電流を打ち消す電流が存在しないため、信号配線上の電流だけが作る放射電界が直接外部へ放射することも知られている。なお、この関係は一般的にコモンモードの電磁界放射と呼ばれている。また、一般的に、ディファレンシャルモードの放射よりもコモンモードによる放射の方が外部に放射する、放射効率が高いことも知られている。

しかし、近年の電子機器の高密度実装化に伴い、信号配線数に対する基板面積の比率が年々減少している傾向があり、そのため、電源プレーンやグランドプレーンの面積を十分に確保できない状況になってきている。また電子機器の高機能化、低消費電力化に伴い、電源系統の増加による、電源プレーンの分断化も進んでおり、各々の電源に与えられる面積が小さくなっている。さらに、例えば図１２に示すように、デジタルグラウンド１１１１とアナロググラウンド１１１２の分離や、ビアの連続配置等により、配線設計時点では予期していなかった箇所に、グラウンドプレーンへの切り込み（以下、スリットと呼称する）１１１４が入っている場合多々あり、信号配線１１１３を横切るスリット１１１４が存在するケースも少なくない。

また、グラウンドは基板配線の周辺にある、メカシャーシ等の金属体との接続が十分にされている場合が多く、そのため、一般的に電源よりも電気的に安定していると考えられている。しかし、所謂軽薄短小化、コストダウンの目的により、基板配線の小型化や層数の削減が進み、グラウンド面積を十分に取ることができず、結果として、図１３に示すように、グラウンドよりも電気的に安定していない電源プレーンを高速な信号配線１１１３の帰路回路として使わざるを得ない状況が頻発している。

信号配線１１１３の直上、或いは、直下に当たる位置に、電源プレーン、或いは、グラウンドプレーンのスリット１１１４が存在した場合、スリット１１１４と信号配線１１１３が交差する箇所における、信号配線１１１３に対向する電源プレーン、或いは、グラウンドプレーンが作る帰路電流に変化がおこり、上記交差部の帰路電流が減少することにより、上記ディファレンシャルモードの放射からコモンモードの放射へ放射メカニズムが変化し、結果として、外部へ放射される電磁波が増加してしまうと考えられる。

そこで、不要な電磁波放射ノイズを抑制するための一つの対処法として、図１４に示すようにグラウンドプレーンのスリット１１１４と信号配線１１１３が交差する位置の近辺に導体１１１５を配置する方法が取られており、上記方法は、コモンモードの放射のメカニズムからディファレンシャルモードの放射メカニズムに一部放射メカニズムを変化させることにより、結果として、外部へ放射する放射電磁界の抑制に効果があることが知られている。また、電源プレーンのスリット１１１４と信号配線１１１３が交差する位置の近辺に、コンデンサ等の高周波でインピーダンスが低くなる部品１１１６を配置し、さらに、上記部品１１１６の端子を図１５に示すように配置すると、同様にコモンモードの放射のメカニズムからディファレンシャルモードの放射メカニズムに一部放射メカニズムを変化させることができ、結果として、外部へ放射する放射電磁界の抑制に効果があることが知られている。

上記従来の、信号配線に対向して設置した電源プレーン、或いは、グラウンドプレーン上のスリット部を導体で接続する対処法、或いは、コンデンサ等の高周波でインピーダンスが低くなる部品を配置する対処法の場合、近年一般的に使われている高密度実装基板では、実装スペースや、信号配線スペースの関係で、困難な場合があり、実現不可能な場合が多いといった問題点があった。また、スリットの寸法がどの様な状態であれば、不要な電磁波放射ノイズの影響を無視できるかは、簡単には分からないといった問題もあった。さらに、近年の小型化高密度化されたプリント基板においては、人が目視によってギャップの存在を見つけることには多くの時間と労力を要し、また見落とす可能性も高いといった問題もあった。

上記問題に対して、本件出願人は、図１６の（Ａ），（Ｂ），（Ｃ）に示すように、電源系グラウンドプレーン１２１５、１２２５上にギャップ（スロット１２１４またはスリット１２２４）が存在する場合に、該ギャップの適切なギャップ寸法と、該ギャップと（該ギャップを横切る）信号線１２１３または信号線１２２３間の適切な間隔とを、所定の算式で算出して、対象とするグラウンドプレーンにギャップが有るか否かを検証し、該ギャップが有る場合は、ギャップ寸法がどれくらいであればよいかを結果出力として表示し、また、対象とするグラウンドプレーンの配線構造の直下、及び、近傍に信号配線が有るか否かをそれぞれ検証し、該信号配線が有る場合には、上記ギャップと上記信号配線との間隔が妥当かどうかを判断して該判断結果により指示する方法、及び、上記方法を実施するシステムを先に提案している（例えば、特許文献１参照）。

図１６の（Ａ）に示す回路基板１２１０は、電源プレーン１２１５を有している。ドライバ１２１１とレシーバ１２１２が同一の電源プレーン１２１５に対応した箇所内にそれぞれ実装される。ドライバ１２１１の出力とレシーバ１２１２の入力が信号線１２１３により接続されている。電源プレーン１２１５にスリット１２１４が形成され、信号線１２１３がスリット１２１４と交差している。

図１６の（Ｂ）に示す回路基板１２２０は、電源プレーン１２２５を有している。ドライバ１２２１とレシーバ１２２２が同一の電源プレーン１２２５に対応した箇所内にそれぞれ実装される。ドライバ１２２１の出力とレシーバ１２２２の入力が信号線１２２３により接続されている。電源プレーン１２２５にスロット１２２４が形成され、信号線１２２３がスロット１２２４と交差している。

図１６の（Ｃ）に、図１６の（Ａ），（Ｂ）の回路基板１２１０、１２２０に共通する断面構造を示す。前述した信号線１２１３、１２２３は、厚さがｈ、実効比誘電率がεｒｅｆｆの絶縁層１２５０の上に形成されている。絶縁層１２５０の下に前述した欠落を有した電源プレーン１２５５が形成されている。電源プレーン１２５５は、図１６の（Ａ）ではスリット１２１４を有した電源プレーン１２１５に該当し、図１６の（Ｂ）ではスロット１２２４を有した電源プレーン１２２５に該当する。欠落がない電源プレーン１２５６をさらに有し、電源プレーン１２５６の上に絶縁層１２５１が形成されている。上述した欠落を有した電源プレーン１２５５は絶縁層１２５１の上に形成されている。

また、本件出願人は、スリット構造を、ギャップ、スリット、スロットと言う３種類に分類し、上記３種類のスリット構造が基板修正該当箇所に多数存在した場合においても、電磁波放射の発生量の多い箇所を高速に判断しどの箇所から修正すべきかを指示する方法、及び、上記方法を備えたシステムを提案している。また、予め指定しておいたケーブル接続の有るコネクタへ伝わるコモンモードポテンシャルも同時に算出し、コネクタが実装されるプレーン上でのコモンモード電圧が規定値を超えている場合には結果を出力する方法、及び、上記方法を実施するシステムを先に提案している（例えば、特許文献２参照）。

特開２００１−３３１５３９号公報 特開２００４−３８２８４号公報

ところが、上記特許文献１にて提案されている上記従来の手法では、基板修正該当箇所として抽出されたスリットが多数存在した場合、どの該当箇所のスリットからの電磁界放射が大きいか判断できず、抽出されたスリットの内、どのスリットを優先的に修正すべきか明確に判断できないと言った問題があった。また、電源プレーン、或いは、グランドプレーンが、図１７に示すような、分断された構造である場合、上記従来の手法では、分断されたプレーン間をまたぐ配線に関しては、該当箇所をシステムが認識できないと言う問題があった。上記理由により、電磁波放射の多くの発生箇所の見逃しや、検出されたスリット部のうちどのスリットを優先的に修正すべきか明確に判断できないことにより、基板全体から見た電磁波放射量を抑えることができないと言う問題があった。

また、上記特許文献２にて提案されている上記従来の手法では、上記特許文献１の手法で問題となっていた、図１８に示すような分断されたプレーン間をまたぐ配線に関して、該当箇所をシステムが認識できないと言う問題に関しては、抽出方法の改善により、分断されたプレーン間をまたぐ配線に関しても精度の高い抽出を実現している。また、基板修正該当箇所として抽出されたスリットが多数存在した場合においても、どの該当箇所のスリットからの電磁界放射が大きいかを算出するアルゴリズムを導入することで、どのスリットを優先的に修正すべきかの判断できるようになった。

図１８に示す回路基板１２３０は、互いに分離された複数の電源プレーンを有する。図示のようにドライバ１２３１が実装される箇所に対応して電源プレーンＰ０を有し、電源プレーンＰ０の一方側に、電源プレーンＰ１，Ｐ２，Ｐ３，Ｐ４が順に配置されている。また、電源プレーンＰ０の他方側に、電源プレーンＰ１’，Ｐ２’Ｐ３’が順に配置されている。電源プレーンＰ２の対応箇所に、図示のようにレシーバ１２３２が実装される。ドライバ１２３１の出力とレシーバ１２３２の入力が信号線１２３３により接続されている。信号線１２３３は、電源プレーンＰ０とＰ１の間に形成されたギャップＧ０１、電源プレーンＰ１とＰ２の間に形成されたギャップＧ１２のそれぞれと交差している。ここで、プレーン間のギャップ長ＬＧは全てのギャップで同じとする。また、回路基板１２３０は、電源プレーンＰ４側の基板端部にコネクタ１２３４の実装予定箇所を有し、電源プレーンＰ３’側の基板端部にコネクタ１２３４’の実装予定箇所を有する。

しかし、上記アルゴリズムは、電磁波放射の発生量の見積もり精度が十分ではなく、正確に電磁波放射の発生量を見積もることができないと言う問題がった。そのため、修正すべき問題箇所の優先度を誤るケースもあり、本来優先的に修正を行うべき問題箇所の修正が後回しとなり、結果として基板配線の修正に盛り込まれないケースも発生してしまうと言う問題もあった。

そこで、本発明は、上述の如き従来の事情を考慮してなされたものであり、その目的は、従来の設計工程を変えることなく、また、設計コストを上げることなく、簡単な計算式を用いて、配線に対向する電源プレーン、或いは、グランドプレーンにスリットが存在するかをチェックし、存在する場合には、信号配線、上記スリットの有る電源プレーン、或いは、グラウンドプレーンより発生する電磁放射量と共振周波数を計算し、予め設定してある閾値を超える場合には、結果を出力することのできるプリント基板の配線構造チェックシステム及び配線構造チェック方法を提供することにある。

本発明の更に他の目的、本発明によって得られる具体的な利点は、以下に説明される実施の形態の説明から一層明らかにされる。

本発明は、プリント基板上に仮設計された配線構造をチェックするためのプリント基板の配線構造チェックシステムであって、上記プリント基板の配線に対向する電源プレーン、或いは、グランドプレーンに欠落が存在するかを検証する検証手段と、上記検証手段による検証結果に基づいて、 配線に対向する電源プレーン、或いは、グランドプレーンに欠落が存在する場合に、上記欠落のあるプレーン上で発生する放射電界レベルを予測する放射電界レベル予測手段と、上記放射電界レベル予測手段により予測した放射電界レベルを予め設定してある閾値を超える場合に、推定共振周波数、及び、推定放射電界レベルを示す出力手段とを備えることを特徴とする。

また、本発明は、プリント基板上に仮設計された配線構造をチェックするためのプリント基板の配線構造チェック方法であって、上記プリント基板の配線に対向する電源プレーン、或いは、グランドプレーンにスリットが存在するかを検証し、検証結果に基づいて、 配線に対向する電源プレーン、或いは、グランドプレーンにスリットが存在する場合に、上記スリットのあるプレーン上で発生する放射電界レベルを予測し、予測した放射電界レベルを予め設定してある閾値を超える場合に、推定共振周波数、及び、推定放射電界レベルを示すことを特徴とする。

本発明では、スリットに起因する基板修正該当箇所が多数存在した場合、どの該当箇所の電磁放射への影響度が高いかを、上記特許文献２で提案されている手法よりも高精度に自動判定し、どの該当箇所から修正すべきかを、基板設計期間内に判断することができる。そのため、電磁波放射の発生量の多い箇所を基板設計期間内に修正しきれないと言った問題を克服でき、結果として基板全体から見た電磁波放射を大幅に抑えることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、本発明は以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることは言うまでもない。

本発明は、例えば図１に示すような構成の配線構造チェックシステム１００に適用される。

この配線構造チェックシステム１００は、各種データを入力する第１入力部１１、第２入力部１２、コンピュータを中核とした本体部２０及び出力部３０からなる。

第１入力部１１は、例えばキーボードなどの入力機器、あるいは入力インターフェイスなどからなり、初期条件のデータをオンラインまたはオフラインで入力する。第２入力部１２は、仮設計後の基板データ及びＩＢＩＳ(I/O Buffer Information Specification)モデルデータをオンラインまたはオフラインで入力する入力インターフェイス、あるいは、基板データ及びＩＢＩＳモデルデータを予め記憶するデータベースである。

なお、この配線構造チェックシステム１００では、電圧レベル、動作周波数、信号の立ち上がり時間等のＬＳＩのデータシートレベルから得られる情報を元に計算ができ、ＩＢＩＳは無くてもよい。

以下の説明では、第２入力部１２が基板データベース及びＩＢＩＳデータベースであると仮定する。

出力部３０は、本体部２０に接続され、本体部３０の検証結果を入力し、所定の出力形式に変換して出力または表示する。出力部３０は、ディスプレイ，プリンタ，プロッタ，または、その他の出力機器からなる。

本体部２０は、変換部２１、検出部２２、記憶部２３、演算部２４、比較判断部２５及び制御部２６を有する。制御部２６は、変換部２１、検出部２２、記憶部２３、演算部２４及び比較判断部２５を制御し、予め決められた処理内容を予め決められた手順に従って実行させる。本体部２０がマイクロコンピュータにより構成されている場合、変換部２１、検出部２２、記憶部２３、演算部２４及び比較判断部２５の少なくとも一部が、マイクロコンピュータ内のプログラムの処理ステップとして実現される。また、本実施形態の配線構造検証方法は、当該処理ステップがプログラム言語で記述された記録媒体として供給可能である。

変換部２１は、第２入力部１２のデータベースから取得した基板データ及びＩＢＩＳモデルデータをフォーマット変換し、検出部２２に出力する。

検出部２２は、変換部２１及び記憶部２３に接続されている。検出部２２は、変換部２１によりフォーマット変換されたデータを用いて、回路基板内で検証対象とすべき信号線、及び信号線に影響する電源層の欠落を検出する。このとき、第１入力部１１から入力され記憶部２３に記憶されている初期設定データを参照する。検出部２２によって、電源層の位置及び寸法が座標により特定され、欠落の種類、即ちギャップ、スロット、スリットの別が座標データを用いて特定される。検出部２２は、また、第２入力部１２から入力されフォーマット変換されたＩＢＩＳモデルデータから、制御部２６の指示により指定された特定の信号線が接続される電子部品（ＩＣ）の電気的データを抽出し、抽出したデータを記憶部２３の指定したアドレス内に格納する。検出部２２及び記憶部２３は、制御部２６の指示に従って、検証しようとする全ての信号線ごとに、電気的データの抽出と抽出したデータの格納を繰り返す。

演算部２４は、信号線ごとに電気的データを記憶部２３から読み出し、読み出した電気的データに基づいて、動作時に信号線に印加される電気エネルギー量、例えば実効的な電圧レベルを算出する。信号線の実効的な電圧レベルは、上記検出部２２が電源層の欠落を調べるか否かの基準となる。つまり、当該電圧レベルが所定値より大きな信号線が存在する場合にのみ、対向する電源層に欠落があるか否か、及び、どのような種類の欠落であるかが検出部２２によって調べられる。演算部２４は、また、欠落の種類に応じて当該電源層で発生するコモンモード電圧を計算し、さらに、コネクタにおけるコモンモード電圧の伝播値を算出する。

比較判断部２５は、演算部２４が算出したコモンモード電圧及び伝播値を予め決められた閾値と比較し、当該比較結果に基づいて、電磁波の放出を抑える対策が必要な電源層箇所を特定する。

この配線構造チェックシステム１００では、検証する配線構造の基板構成を図２の（Ａ），（Ｂ）に示すように、多層の配線構造の回路基板１６０について検証する。この回路基板１６０は、絶縁層１２０上に設置されたドライバ１２１とレシーバ１２２とを結ぶ信号線１２３が設けられた第１層Ｌ１、スリット１２４等の欠落のある電源/グラウンドプレーン１３０が上記絶縁層１２０の下側に設けられた第２層Ｌ２、上記電源/グラウンドプレーン１３０の下側に絶縁層１２５を介して欠落のないリファレンスの電源/グラウンドプレーン１３５が設けられた第３層Ｌ３を有する３層構成となっており、上記第２層Ｌ２において電源/グラウンドプレーン１３０に形成されているスリット１２４上を上記第１層Ｌ１の信号線１２３が横切って配線されている。

ここで、ドライバとレシーバの間の配線を構成する全配線要素を全セグメントと言い、[Segments]で表記する。また、全セグメント[Segments]の中の任意の配線要素をセグメントＡと言い、[SegmentA]で表記する。したがって、ドライバとレシーバ間に存在する全てのセグメントＡ[SegmentA]の集合が全セグメント[Segments]となる。

また、想定している入力信号の電圧波形と電流波形を図３の（Ａ），（Ｂ）に示す。入力信号の電圧波形を示す図３の（Ａ）において、横軸は時間ｔ、縦軸は電圧であり、Ｖ_ｐｋは入力信号の振幅（Ｖ）、τは入力信号のパルス幅（Ｓ）、τｖｒは入力信号の電圧立ち上がり時間（Ｓ）、Ｔは信号周期（Ｓ）である。また、入力信号の電流波形を示す図３の（Ｂ）において、横軸は時間ｔ、縦軸は電流であり、Ｉ_ｐｋ１は電流の振幅（Ａ）、τ_ｉｒ１は電流立ち上がり時間（Ｓ）、Ｉ_ｐｋ２は電流の振幅（Ａ）、τ_ｉｒ２は電流立ち上がり時間（Ｓ）、Ｔは信号周期（Ｓ）である。

そして、この配線構造チェックシステム１００では、図４〜図９に示すフロチャートの手順に従って、配線構造を検証する。

すなわち、先ず、ステップＳ１では、検証に必要な初期条件を設定する。初期条件の情報は、第１入力部１１から入力されて記憶部２３に記憶される。

次のステップＳ２では、第２入力部１２に登録されている基板データベースを変換部２１でフォーマット変換し、検出部２２または制御部２６が、フォーマット変換後の基板データベースを基に、グランドプレーンの層数を検出し、グランドプレーン同士の組み合わせを決定する。その際、同種類のグランドプレーンであるか否かの情報を取得し、記憶部２３内の所定アドレスに書き込む。

次のステップＳ３では、第２入力部１２に登録されている基板データベースを変換部２１でフォーマット変換し、検出部２２または制御部２６が、フォーマット変換後の基板データベースを基に、電源プレーンの層数を検出し、電源プレーン同士の組み合わせを決定する。その際、同種類の電源プレーンであるか否かの情報を取得し、記憶部２３内の所定アドレスに書き込む。

次のステップＳ４では、制御部２６が、グランドプレーン同士、同電位の電源プレーン同士の組み合わせを抽出する。

次のステップＳ５では、制御部２６が、上記ステップＳ４で抽出したプレーン同士の組み合わせのうち、一組を選択する。

次のステップＳ６では、第２入力部１２に登録されている基板データベースを変換部２１でフォーマット変換し、検出部２２または制御部２６が、選択されたプレーン間を接続する全てのビアの位置情報を抽出する。ビアの位置情報を求める際には、ビアに任意の名称をつけ、位置情報とリンクする。

次のステップＳ７では、制御部２６が、上記ステップＳ６で抽出したビアのうち１つに注目する。

次のステップＳ８では、制御部２６が、注目しているビアについて、基板長辺方向と短辺方向に対して近接するビアの中から最も遠いビアを選択し、上記ビアまでの距離とビアの名前を求め、記憶部２３上のデータベースに記録する。

次のステップＳ９では、制御部２６が、上記ステップＳ６で抽出したすべてのビアについてチェックが完了したか否かを判定し、その判定結果がＮＯであれば上記ステップＳ７に戻り、上記ステップＳ６で抽出したすべてのビアについて上記ステップＳ７〜Ｓ８の処理を繰り返し行う。

次のステップＳ１０では、演算部２４において、上記記憶部５上のデータベースに記録された全てのビアにおける最も近いビアまでの距離のうち、最大値を求める。

次のステップＳ１１では、演算部２４において、上記ステップＳ１０で求めた値から下限平行平板共振周波数(ｆ_{ｌｉｍｉｔ＿ｐ})を次の式（１）により算出し、プレーン情報とともに、ビア間隔最大値（Ｖｉａ＿ｍａｘ＿ｐ）を上記記憶部２３上のデータベースに記録する。

ここで、式（１）において、Ｖ０は真空中の光速（ｍ／ｓ）であり、ε_ｒは誘電体の比誘電率であり、Ｋ８は補正係数である。

次のステップＳ１２では、制御部２６が、上記ステップＳ４で抽出したすべてのプレーン同士の組み合わせについて、チェックが完了したか否かを判定し、その判定結果がＮＯであれば上記ステップＳ５に戻り、選択すべきプレーンペアが無くなるまで上記ステップＳ５〜Ｓ１１の処理を繰り返す。

次のステップＳ１３では、制御部２６が、上記記憶部２３上のデータベースから全ての配線名を抽出する。

次のステップＳ１４では、制御部２６が、一つの配線名上に存在する全ての部品を抽出し、それらをドライバのリスト、レシーバのリストに分類する。

次のステップＳ１５では、制御部２６が、ドライバのリストとレシーバのリストから、ドライバとレシーバの組合せリストを作成する。作成後の組み合わせリストは、記憶部２３内の所定アドレスに書き込まれる。

次のステップＳ１６では、制御部２６が、ドライバとレシーバの組合せリストから一組を取り出し、ドライバの電気情報を抽出する。

次のステップＳ１７では、制御部２６が、全てのドライバとレシーバの組合せの実行を完了したか否かを判定し、その判定結果がＹＥＳであればステップＳ５０に進み、また、その判定結果がＮＯであれば次のステップＳ１８へ進む。

ステップＳ１８では、検出部２２が、ドライバとレシーバ間の配線構成をドライバ端からレシーバ端に向かって調査する。

次のステップＳ１９では、制御部２６が、上記記憶部２３のデータベース上の配線構成(SegmentS)リストの中から、配線要素(Segment_A)を順番に一つずつ取り出す。

次のステップＳ２０では、検出部２２が、Segment_Aの配線構造から、Segment_Aの上下層の電源プレーン、及び、グランドプレーンの欠落の有無を調べる。

次のステップＳ２１では、制御部２６が、プレーンに欠落があるか否かを判定し、その判定結果がＮＯすなわちプレーンの欠落がない場合には、次の配線要素Segment_Aを調査するために上記ステップＳ１９に戻り、また、その判定結果がＹＥＳすなわちプレーンの欠落がある場合には、次のステップＳ２１に進む。

ステップＳ２２では、検出部２２が、Segment_A及びチェック済のSegment_Aの配線構造からプレーンの欠落形状が特定できるか調査する。

そして、次のステップＳ２３では、制御部２６が、上記検出部２２によりプレーンの欠落形状が特定できたか否か判定し、その判定結果がＮＯすなわちプレーンの欠落形状が特定できない場合には、次の配線要素Segment_Aを調査するために上記ステップＳ１９に戻り、また、その判定結果がＹＥＳすなわちプレーンの欠落形状が特定できた場合には、次のステップＳ２４に進む。

ステップＳ２４では、欠落箇所を位置Ａとして、プレーンの欠落長(スリット長)の情報、プレーンの欠落がプレーンに対して完全に分断されている(以下、貫通タイプと呼称する)状態か、或いは、プレーンに対して片側のみ切り込みが入っている(以下、スリットタイプと呼称する)状態か、基板端部に切り込みが入っていない(以下、スロットタイプと呼称する)状態かを選別した情報と共に記憶部２３上のデータベースに保存する。

次のステップＳ２５では、Segment_Aが、予め指定された電源プレーン、或いは、グラウンドプレーンよりも基板表層側に配置されているかを確認し、配置されている場合には、Segment_Aの長さを記憶部２３上のデータベースに保存する。

次のステップＳ２６では、全てのSegment_Aがチェックされたか否かを判定し、その判定結果がＮＯである場合には、上記ステップＳ１９に戻って、まだチェックしていない残りのSegmentにも、電源プレーン、或いは、グラウンドプレーンの欠落箇所が存在するかを調べる。このステップＳ２６における判定結果がＹＥＳすなわち全てのSegment_Aがチェックされた場合には、次のドライバとレシーバの組合せリストをチェックするために、上記ステップＳ１６に戻り、上記ステップＳ１６〜Ｓ２６の処理を行う。

次のステップＳ２７では、予め指定されたグランドプレーンの数と電源プレーンの数の総数が１であるか２以上であるかを判定し、予め指定されたグランドプレーンの数と電源プレーンの数の総数が1の場合には次のステップＳ２８に進み、総数が２以上の場合にはステップＳ３８に進む。

ステップＳ２８では、制御部２６が、記憶部２３のデータベース上のドライバとレシーバの組合せリストから、ドライバの電気情報、プレーンギャップ情報と一緒に一組取り出す。

次のステップＳ２９では、制御部２６が、全てのドライバとレシーバの組合せの実行が完了したか否かを判定し、その判定結果がＹＥＳすなわち全てのドライバとレシーバの組合せの実行が完了した場合にはステップＳ６１に進んで結果を表示し、また、その判定結果がＮＯである場合には次のステップＳ３０に進む。

ステップＳ３０では、制御部２６が、プレーンギャップ情報を一組取り出す。

次のステップＳ３１では、制御部２６が、全てのプレーンギャップ情報について処理を完了したか否かを判定し、その判定結果がＹＥＳすなわち全てのプレーンギャップ情報について処理を完了した場合には上記ステップＳ２８に戻り、上記ステップＳ２８〜ステップ３１の処理を繰り返し行い、また、その判定結果がＮＯである場合には次のステップＳ３２に進む。

ステップＳ３２では、演算部２４が、ｆ_{ｓｌｏｔ１＿ｓｎ}≦Ｋ１の条件を満たすまで、欠落形状がスロットタイプの場合には式（２−１）により、また、欠落形状がスリットタイプの場合には式（２−２）より、貫通タイプの場合には式（２−３）より、スロットタイプ（プレーン１枚）の共振周波数(ｆ_{ｓｌｏｔ１＿ｓｎ})を算出する。

ここで、上記式（２−１）〜式（２−３）において、Ｋ１は上限周波数（Ｈｚ）、ｎは信号の高調波、ｓ_ｎはスロットアンテナの高次共振モード、Ｖ_０は真空中の光速（ｍ／ｓ）、λ_０は真空中の波長（ｍ）、λ_ｓはスリット部の電気長（ｍ）、ε_ｒは誘電体の比誘電率、ｌ_ｓｌｉｔはスリットの長さ（ｍ）、Ｗはスリットの幅（ｍ）、ｈは信号配線とスリット間の距離（ｍ）、ｌ_{ｂｏａｒｄ}は基板長辺（短辺）長（ｍ）、ｆ_{ｌｉｍｉｔ＿ｐ}は下限平行平板共振周波数（Ｈｚ）、ｎ_{ｒｅｓｏｎａｎｃｅ}は共振のモード、Ｋ９は基板長変化係数である。

次のステップＳ３３では、演算部２４が、許容上限共振周波数（ｆ_{ｓｌｏｔ１＿ｓｎ＿Ｍａｘ}）を式（３−１）より算出し、許容下限共振周波数（ｆ_{ｓｌｏｔ１＿ｓｎ＿Ｍｉｎ}）を式（３−２）より算出する。

ここで、上記式（３−１）、式（３−２）において、Ｋ２は周波数幅(Hz)である。

次のステップＳ３４では、演算部２４が、ｆ_{ｓｌｏｔ１＿ｓｎ＿Ｍｉｎ}≦ｆ_{ｓｌｏｔ１＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦ｆ_{Ｓｌｏｔ１＿ｓｎ＿Ｍａｘ}の条件に該当する信号の第ｎ次高調波（ｆ_{ｓｌｏｔ１＿Ｓｅｌｅｃｔｅｄ＿ｎ}）を選定する。

次のステップＳ３５では、演算部２４が、信号の第ｎ次高調波（ｆ_{ｓｌｏｔ１＿Ｓｅｌｅｃｔｅｄ＿ｎ}）の電圧値（Ｖ_{Ｓｌｏｔ１＿ｎ}）を式（４）より算出し、また、電流値（Ｉ_{ｓｌｏｔ１＿ｎ}）を式（５）より算出する。

ここで、上記式（４）、式（５）において、Ｖ_ｐｋは振幅（Ｖ）、τはパルス幅（Ｓ）、τ_ｖｒは電圧立ち上がり時間（Ｓ）、Ｉ_ｐｋ１は電流の振幅（Ａ）、τ_ｉｒ１は電流立ち上がり時間（Ｓ）、Ｉ_ｐｋ２は電流の振幅（Ａ）、τ_ｉｒ２は電流立ち上がり時間（Ｓ）、Ｔは信号周期（Ｓ）、Ｃ_Ｌは負荷容量（Ｆ）である。

次のステップＳ３６では、演算部２４が、電流値（Ｉ_{ｓｌｏｔ１＿ｎ}）と、基板表層側に配置されている配線の長さ（ＬＳ）の情報を基に、ｆ_{ｓｌｏｔ１＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦Ｋ２の場合、式（６−１）を用いて、ｆ_{ｓｌｏｔ１＿Ｓｅｌｅｃｔｅｄ＿ｎ}＞Ｋ２の場合、式（６−２）を用いて、ディファレンシャルモードの放射電界強度（Ｅ_{ｄｉｆｆ＿Ｓｌｏｔ１＿ｎ}）を算出する。

ここで、上記式（６−１）、式（６−２）において、Ｌは表層の信号配線の長さ（ｍ）、ｓは信号配線とグランド（電源）プレーンまでの距離（ｍ）、ｄは観測点までの距離（ｍ）、Ｋ３はディファレンシャル放射の補正係数（Ｈｚ）である。

次のステップＳ３７では、演算部２４が、共振時における最大放射電界レベル（Ｅ_{ｍａｘ＿Ｓｌｏｔ１＿ｎ}）を式（７）により算出する。その後、上記ステップＳ３０に戻り、次のプレーギャップ情報について調査する。

ここで、上記式（７）において、ｌ_ｓｌｉｔはスリットの長さ（ｍ）、Ｋ１２はスリット長に応じた放射強度変化量、Ｋ１３は共振時における放射電界レベルのオフセット値（スリットがスロットアンテナとなって発生する放射）である。

また、ステップＳ３８では、制御部２６が、記憶部２３のベータベースからドライバとレシーバの組合せリストから、ドライバの電気情報、プレーンギャップ情報と一緒に一組取り出す。

そして、次のステップＳ３９では、制御部２６が、全てのドライバとレシーバの組合せの実行が完了したか否かを判定し、その判定結果がＹＥＳすなわち全てのドライバとレシーバの組合せの実行が完了した場合にはステップＳ６１に進んで結果を表示し、また、その判定結果がＮＯである場合には次のステップＳ４０に進む。

ステップＳ４０では、制御部２６が、記憶部２３のベータベースからプレーンギャップ情報を一組取り出す。

次のステップＳ４１では、制御部２６が、全てのプレーンギャップ情報について処理を完了したか否かを判定し、その判定結果がＮＯである場合には次のステップＳ４２に進み、また、その判定結果がＹＥＳすなわち全てのプレーンギャップ情報について処理を完了した場合にはステップＳ３８に戻って、ドライバの電気情報、プレーンギャップ情報と一緒に一組取り出す。

ステップＳ４２では、演算部２４が、ｆ_{ｌｉｍｉｔ＿ｐ}≦ｆ_{ｂｏａｒｄ＿ｘｍ＿ｙｎ}≦Ｋ１の条件を満たすまで、式（８）より共振周波数（ｆ_{ｂｏａｒｄ＿ｘｍ＿ｙｎ}）を算出する。

ここで、上記式（８）において、Ｋ１は上限周波数（Ｈｚ）、Ｋ９は基板長変化係数、ｌ_{ｂｏａｒｄ}は基板長辺（短辺）長（ｍ）、ε_ｒは誘電体の比誘電率、Ｖ_０は真空中の光速（ｍ／ｓ）、ｘ_ｍは基板長辺側のモード、ｙ_ｎは基板短辺側のモード、ｎ_{ｒｅｓｏｎａｎｃｅ}は共振のモードである。

次のステップＳ４３では、演算部２４が、許容上限共振周波数（ｆ_{ｂｏａｒｄ＿ｘｍ＿ｙｎ＿Ｍａｘ}）を式（９−１）より算出し、また、許容下限共振周波数（ｆ_{ｂｏａｒｄ＿ｘｍ＿ｙｎ＿Ｍｉｎ}）を式（９−２）より算出する。

ここで、上記式（９−１）、式（９−２）において、Ｋ２は周波数幅（Ｈｚ）である。

次のステップＳ４４では、演算部２４が、ｆ_{ｂｏａｒｄ＿ｎ＿ｘｍ＿ｙｎ＿Ｍｉｎ}≦ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ≦ｆｂｏａｒｄ＿ｘｍ＿ｙｎ＿Ｍａｘ}の条件に該当する第ｎ次高調波（ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ}）を選定する。

次のステップＳ４５では、演算部２４が、信号配線に流れる第ｎ次高調波（ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ}）の電圧値（Ｖ_{ｂｏａｒｄ＿ｎ}）を式（１０）より算出し、また、電流値（Ｉ_{ｂｏａｒｄ＿ｎ}）を式（１１）より算出する。

ここで、上記式（１０）、式（１１）において、Ｖ_ｐｋは振幅（Ｖ）、τはパルス幅（Ｓ）、τ_ｖｒは電圧立ち上がり時間（Ｓ）、Ｉ_ｐｋ１は電流の振幅（Ａ）、τ_ｉｒ１は電流立ち上がり時間（Ｓ）、Ｉ_ｐｋ２は電流の振幅（Ａ）、τ_ｉｒ２は電流立ち上がり時間（Ｓ）、Ｔは信号周期（Ｓ）、Ｃ_Ｌは負荷容量（Ｆ）である。

次のステップＳ４６では、演算部２４が、電流値（Ｉ_{ｂｏａｒｄ＿ｎ}）と、基板表層側に配置されている配線の長さ（ＬＳ）の情報を基に、ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦Ｋ３の場合には式（１２−１）を用いて、ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ}＞Ｋ３の場合には式（１２−２）を用いて、ディファレンシャルモードの放射電界強度（Ｅ_{ｄｉｆｆ＿ｂｏａｒｄ＿ｎ}）を算出する。

ここで、上記式（１２−１）、式（１２−２）において、Ｌは表層の信号配線の長さ（ｍ）、ｓは信号配線とグランド（電源）プレーンまでの距離（ｍ）、ｄは観測点までの距離（ｍ）、Ｋ３はディファレンシャル放射の補正係数（Ｈｚ）である。

次のステップＳ４７では、演算部２４が、共振時における最大放射電界レベル（Ｅ_{ｍａｘ＿ｂｏａｒｄ＿ｎ}）を式（１３）により算出する。

ここで、上記式（１３）において、Ｋ４は共振時における放射電界レベルのオフセット値（基板の長辺（短辺）長に起因する放射）である。

次のステップＳ４８では、演算部２４が、ｆ_{ｌｉｍｉｔ＿ｐ}≦ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ}≦Ｋ１の条件を満たすまで、欠落形状がスリットタイプの場合のみ式（１４）より、共振周波数（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ}）を算出する。

ここで、上記式（１４）において、Ｋ１は上限周波数（Ｈｚ）、Ｋ７はスリット長に応じた周波数変化係数、Ｋ９は基板長変化係数、ｌ_{ｂｏａｒｄ}は基板長辺（短辺）長（ｍ）、ε_ｒは誘電体の比誘電率、Ｖ_０は真空中の光速（ｍ／ｓ）、ｘ_ｍは基板長辺側のモード、ｙ_ｎは基板短辺側のモード、ｎ_{ｒｅｓｏｎａｎｃｅ}は共振のモードである。

次のステップＳ４９では、演算部２４が、許容上限共振周波数（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ＿Ｍａｘ}）を式（１５−１）より算出し、また、許容下限共振周波数（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ＿Ｍｉｎ}）を式（１５−２）より算出する。

ここで、上記式（１５−１）、式（１５−２）において、Ｋ２は周波数幅（Ｈｚ）である。

次のステップＳ５０では、演算部２４が、ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ＿Ｍｉｎ}≦ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ＿Ｍａｘ}の条件に該当する第ｎ次高調波（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}）を選定する。

次のステップＳ５１では、演算部２４が、信号配線に流れる、第ｎ次高調波（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}）の電圧値（Ｖ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）を式（１６）より算出し、また、電流値（Ｉ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）を式（１７）より算出する。

ここで、上記式（１６）、式（１７）において、Ｖ_ｐｋは振幅（Ｖ）、τはパルス幅（Ｓ）、τ_ｖｒは電圧立ち上がり時間（Ｓ）、Ｉ_ｐｋ１は電流の振幅（Ａ）、τ_ｉｒ１は電流立ち上がり時間（Ｓ）、Ｉ_ｐｋ２は電流の振幅（Ａ）、τ_ｉｒ２は電流立ち上がり時間（Ｓ）、Ｔは信号周期（Ｓ）、Ｃ_Ｌは負荷容量（Ｆ）である。

次のステップＳ５２では、演算部２４が、電流値（Ｉ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）と、基板表層側に配置されている配線の長さ（ＬＳ）の情報を基に、ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦Ｋ３の場合には式（１８−１）を用い、ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}＞Ｋ３の場合には式（１８−２）を用いて、ディファレンシャルモードの放射電界強度（Ｅ_{ｄｉｆｆ＿ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）を算出する。

ここで、上記式（１８−１）、式（１８−２）において、Ｌは表層の信号配線の長さ（ｍ）、ｓは信号配線とグランド（電源）プレーンまでの距離（ｍ）、ｄは観測点までの距離（ｍ）、Ｋ３はディファレンシャル放射の補正係数（Ｈｚ）である。

次のステップＳ５３では、演算部２４が、共振時における最大放射電界レベル（Ｅ_{ｍａｘ＿ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）を式（１９）により算出する。

ここで、上記式（１９）において、ｌ_ｓｌｉｔはスリットの長さ（ｍ）、Ｋ５は共振時における放射電界レベルのオフセット値（基板の長辺（短辺）長＋スリット長に起因する放射）、Ｋ１０はスリット長に応じた放射強度変化量である。

次のステップＳ５４では、制御部２６が、欠落形状がスロットタイプまたはスリットタイプであるか否かを確認する。スロットタイプまたはスリットタイプの場合には、次のステップＳ５５へ進み、貫通タイプの場合には上記ステップＳ４０に戻って、記憶部２３のベータベースからプレーンギャップ情報を一組取り出す。

ステップＳ５５では、演算部２４が、ｆ_{ｌｉｍｉｔ＿ｐ}≦ｆ_{ｓｌｏｔ２＿ｓｎ}≦Ｋ１の条件を満たすまで、欠落形状がスロットタイプの場合には式（２０−１）により、また、欠落形状がスリットタイプの場合には式（２０−２）より、共振周波数（ｆ_{ｓｌｏｔ２＿ｓｎ}）を算出する。

ここで、上記式（２０−１）、式（２０−２）において、Ｋ１は上限周波数（Ｈｚ）、λ_０は真空中の波長（ｍ）、λ_ｓはスリット部の電気長（ｍ）、Ｖ_０は真空中の光速（ｍ／ｓ）、ｌ_ｓｌｉｔはスリットの長さ（ｍ）、ε_ｒは誘電体の比誘電率、Ｗはスリットの幅（ｍ）、ｈは信号配線とスリット間の距離（ｍ）である。

次のステップＳ５６では、演算部２４が、許容上限共振周波数（ｆ_{ｓｌｏｔ２＿Ｓｎ＿Ｍａｘ}）を式（２１−１）より算出し、許容下限共振周波数（ｆ_{ｓｌｏｔ２＿Ｓｎ＿Ｍｉｎ}）を式（２１−２）より算出する。

ここで、上記式（２１−１）、式（２１−２）において、Ｋ２は周波数幅（Ｈｚ）である。

次のステップＳ５７では、演算部２４が、ｆ_{ｓｌｏｔ２＿Ｓｎ＿Ｍｉｎ}≦ｆ_{ｓｌｏｔ２＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦ｆ_{ｓｌｏｔ２＿Ｓｎ＿Ｍａｘ}の条件に該当する第ｎ次高調波（ｆ_{ｓｌｏｔ２＿Ｓｅｌｅｃｔｅｄ＿ｎ}）を選定する。

次のステップＳ５８では、信号配線に流れる、第ｎ次高調波（ｆ_{ｓｌｏｔ２＿ｓｅｌｅｃｔｅｄ＿ｎ}）の電圧値（Ｖ_{ｓｌｏｔ２＿ｎ}）を式（２２）より、電流値（Ｉ_{ｓｌｏｔ２＿ｎ}）を式（２３）より算出する。

次のステップＳ５９では、演算部２４が、電流値（Ｉ_{ｓｌｏｔ２＿ｎ}）と基板表層側に配置されている配線の長さ（ＬＳ）の情報を基に、ｆ_{ｓｌｏｔ２＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦Ｋ３の場合には式（２４−１）を用い、ｆ_{ｓｌｏｔ２＿Ｓｅｌｅｃｔｅｄ＿ｎ}＞Ｋ３の場合には式（２４−２）を用いて、ディファレンシャルモードの放射電界強度（Ｅ_{ｄｉｆｆ＿ｓｌｏｔ２＿ｎ}）を算出する。

ここで、上記式（２４−１）、式（２４−２）において、Ｌは表層の信号配線の長さ（ｍ）、ｓは信号配線とグランド（電源）プレーンまでの距離（ｍ）、ｄは観測点までの距離（ｍ）、Ｋ３はディファレンシャル放射の補正係数（Ｈｚ）である。

次のステップＳ６０では、演算部２４が、共振時における放射電界レベル（Ｅ_{ｍａｘ＿ｓｌｏｔ２＿ｎ}）を式（２５）により算出する。その後、上記ステップＳ４０に戻って、記憶部２３のベータベースから次のプレーンギャップ情報を一組取り出す。

ここで、上記式（２５）において、Ｋ６は共振時における放射電界レベルのオフセット値（スリットがスロットアンテナとなって発生する放射）、Ｋ１１はスリット長に応じた放射強度変化量である。

このような構成の配線構造チェックシステム１００により、図１０の（Ａ），（Ｂ）に示す回路基板２６０について、検証を行った。

図１０の（Ａ）は、検証対象の回路基板２６０の基板配線例を示し、また、図１０の（Ｂ）は、配線構造例を示している。

この回路基板２６０は、絶縁層２００上に設置されたドライバ２２１とレシーバ２２２とを結ぶ信号線２２３が設けられた第１層Ｌ１、スリット２２４等の欠落のある電源プレーン２１０が上記絶縁層２００の下側に設けられた第２層Ｌ２、上記電源プレーン２１０の下側に絶縁層２２０を介して欠落のないリグラウンドプレーン２３０が設けられた第３層Ｌ３、上記グラウンドプレーン２３０の下側に絶縁層２４０を介して欠落のない電源/グラウンドプレーン２５０が設けられた第４層Ｌ４、を有する４層構成となっており、上記第２層Ｌ２において電源グラウンドプレーン２１０に形成されているスリット２２４上を上記第１層Ｌ１の信号線２２３が横切って配線されている。

上記回路基板２６０の基板配線の仕様は、次のとおりとする。

すなわち、信号配線名をＥ１とし、配線幅（Ｗｓ）を７５［μｍ］とし、ドライバ２２１（Ｄ）をＩＣ１００，１ｐｉｎとし、レシーバ２２２（Ｒ）をＩＣ２００，１ｐｉｎとし、動作周波数を５０．０［ＭＨｚ］とし、パルス幅（τ）を２０．０［ｎｓ］とし、立ち上がり時間（τｒ）を１．０［ｎｓ］とし、振幅（Ａ）を３．０［Ｖ］とし、スリット長（ＧＰＬ）を２５［ｍｍ］とし、信号配線全長（Ｌ）を７０［ｍｍ］とし、スリット幅（ＧＷ）を７５［μｍ］とする。

上記回路基板２６０の配線構造の仕様は、次のとおりとする。

すなわち、配線構造の型はマイクロストリップとし、配線幅（Ｗ）を７５［μｍ］とし、配線厚（ｔ）を２５［μｍ］とし、配線高（ｈ）を１０４［μｍ］とし、比誘電率（εｒ）を４．４とする。

この実施例では、ステップＳ１において、検証に必要な初期条件を次のように設定した。

すなわち、振幅Ｖ_ｐｋ＝３Ｖ、パルス幅τ＝２０ｎｓ、電圧立ち上がり時間τ_ｖｒ＝１ｎｓ、負荷容量Ｃ_Ｌ＝５ｐＦ、電流の振幅Ｉ_ｐｋ１＝０．０１５Ａ、電流立ち上がり時間τ_ｉｒ１＝０．５ｎｓ、電流の振幅Ｉ_ｐｋ２＝０．０１５Ａ、電流立ち上がり時間τ_ｉｒ２＝０．５ｎｓ、表層の信号配線の長さＬ＝７０ｍｍ、信号配線とグランド（電源）プレーンまでの距離ｓ＝２０８μｍ、最大ビア間隔Ｖｉａ＿ｍａｘ＿Ｐ＝１００ｍｍ、誘電体の比誘電率εｒ＝４．４、スリットの長さｌ_ｓｌｉｔ＝２５ｍｍ、スリットの幅Ｗ＝７５μｍ、信号配線とスリット間の距離ｈ＝１０４μｍ、基板長辺長ｌ_{ｂｏａｒｄ}＝１００ｍｍ、上限周波数Ｋ１＝１０００ＭＨｚ、周波数幅Ｋ２＝５０ＭＨｚ、ディファレンシャル放射の補正係数Ｋ３＝３００ＭＨｚ、共振時における放射電界レベルのオフセット値（基板の長辺（短辺）長に起因する放射）Ｋ４＝５、共振時における放射電界レベルのオフセット値（基板の長辺（短辺）長＋スリット長に起因する放射）Ｋ５＝１７、共振時における放射電界レベルのオフセット値（スリットがスロットアンテナとなって発生する放射）Ｋ６＝８、スリット長に応じた周波数変化係数Ｋ７＝−１３．７×１０^６、補正係数Ｋ８＝４、基板長変化係数Ｋ９＝０．８８、スリット長に応じた放射強度変化量Ｋ１０＝０．５、スリット長に応じた放射強度変化量Ｋ１１＝０．５とする初期条件の情報を第１入力部１１から入力して記憶部２３に記憶する。

次のステップＳ２では、第２入力部１２に登録されている基板データベースを変換部２１でフォーマット変換し、検出部２２または制御部２６が、フォーマット変換後の基板データベースを基に、グランドプレーンの層数（２層）を検出し、グランドプレーン同士の組み合わせＰ１を決定する。すべて同種類のグランドプレーンレーンである。

次のステップＳ３では、第２入力部１２に登録されている基板データベースを変換部２１でフォーマット変換し、検出部２２または制御部２６が、フォーマット変換後の基板データベースを基に、電源プレーンの層数（１層）を検出し、電源プレーン同士の組み合わせ（なし）を決定する。

次のステップＳ４では、制御部２６が、同種類のプレーンの組みであるＰ１を抽出する。

次のステップＳ５では、制御部２６が、上記ステップＳ４で抽出したプレーン同士の組み合わせＰ１を選択する。

次のステップＳ６では、第２入力部１２に登録されている基板データベースを変換部２１でフォーマット変換し、検出部２２または制御部２６が、組み合わせＰ１のグランドプレーン間を接続する全てのビアの位置情報（（Ｖｉａ１，Ｘ１，Ｙ１）、（Ｖｉａ２，Ｘ２，Ｙ２）、・・・）を抽出する。

次のステップＳ７〜Ｓ９では、制御部２６が、上記ステップＳ６で抽出したビアのうち１つを選択し、選択したビア周辺で最も近いビアまでの距離を求める処理を上記ステップＳ６で抽出したすべてのビアについて行い、求めた距離を記憶部２３上のデータベースに記録する。

次のステップＳ１０では、演算部２４において、上記記憶部２３上のデータベースに記録された全てのビアにおける最も近いビアまでの距離のうち、最大値（Ｖｉａ＿ｍａｘ＿ｐ＝１００ｍｍ）を抽出する。

そして、ステップＳ１１では、演算部２４において、上記ステップＳ１０で求めた値から下限平行平板共振周波数(ｆ_{ｌｉｍｉｔ＿ｐ})＝３５８ＭＨｚを上記式（１）により算出する。

また、ステップＳ１３では、制御部２６が、上記記憶部２３上のデータベースから全ての配線名（ここでは、配線名＝Ｅ１）を抽出する。

次のステップＳ１４では、制御部２６が、配線名Ｅ１について、その配線上に存在する全ての部品を抽出し、ドライバのリスト｛ＩＣ１００｝とレシーバのリスト｛ＩＣ２００｝を作成する。

次のステップＳ１５では、制御部２６が、ドライバのリスト｛ＩＣ１００｝とレシーバのリスト｛ＩＣ２００｝から、ドライバとレシーバの組合せリストを作成する。この実施例では、ドライバとレシーバの組合せは1組｛ＩＣ１００，ＩＣ２００｝である。

次のステップＳ１６では、制御部２６が、ドライバとレシーバの組合せリストからドライバとレシーバの組合せ｛ＩＣ１００，ＩＣ２００｝から一組を取り出し、ドライバモデルから電気情報を抽出する。

また、ステップＳ１８では、検出部２２が、ドライバとレシーバ間の配線構成をドライバ端からレシーバ端に向かって調査する。

次のステップＳ１９では、制御部２６が、上記記憶部２３のデータベース上の配線構成(SegmentS)リストの中から、配線要素(Segment_A)を順番に一つずつ取り出す。ドライバとレシーバの組合せ｛ＩＣ１００，ＩＣ２００｝はSegment_Aが１つ（Segment_A-1）で構成される。

次のステップＳ２０では、検出部２２が、Segment_A-1について、グランドプレーンの欠落を調査する。

次のステップＳ２１では、検出部２２が、Segment_A-1ではグランドプレーンに欠落があることを検出する。

次のステップＳ２２では、検出部２２が、Segment_A-1のグランドプレーンの欠落形状を調査し、欠落形状はスリットであることを検出する。

そして、次のステップＳ２３では、制御部２６が、上記検出部２２によりプレーンの欠落形状が特定できたか否か判定する。プレーンの欠落形状はスリットであると特定される。

次のステップＳ２４では、欠落箇所についての情報（｛ＩＣ１００， ＩＣ２００｝、スリット、Ｘ１、Ｙ１）を記憶部２３上のデータベースに保存する。

次のステップＳ２５では、Ｓｅｇｍｅｎｔ＿Ａがグランドプレーンよりも基板表層側にあるので、Segment_Aの長さとしてスリット長２５ｍｍを記憶部２３上のデータベースに保存する。

そして、次のステップＳ２６において、全てのSegment_Aがチェックされたか否かを判定し、上記ステップＳ１９〜ステップＳ２６の処理を繰り返し行い、すべてのＳｅｇｍｅｎｔ＿Ａについてチェックを実施したら、上記ステップＳ１６に戻り、上記ステップＳ１６〜Ｓ２６の処理を行い、全てのドライバとレシーバの組合せリストをチェックする。

次のステップＳ２７では、予め指定されたグランドプレーンの数と電源プレーンの数の総数が１であるか２以上であるかを判定し、グランドプレーンの数と電源プレーンの数の総数は２以上であるから、ステップＳ３８に進む。

ステップＳ３８では、制御部２６が、記憶部２３のベータベースからドライバとレシーバの組合せリストから、｛ＩＣ１００， ＩＣ２００｝のドライバの電気情報、プレーンギャップ情報を取り出す。

そして、制御部２６は、ステップＳ３９において、全てのドライバとレシーバの組合せの実行が完了したか否かを判定し、ステップＳ４０で記憶部２３のベータベースからプレーンギャップ情報を一組取り出し、ステップＳ４１で全てのプレーンギャップ情報について処理を完了したか否かを判定する。

次のステップＳ４２では、演算部２４が、ｆ_{ｌｉｍｉｔ＿ｐ}≦ｆ_{ｂｏａｒｄ＿ｘｍ＿ｙｎ}≦Ｋ１の条件を満たす共振周波数（ｆ_{ｂｏａｒｄ＿ｘｍ＿ｙｎ}）、例えば、８１３ＭＨｚを上記式（８）より算出する。

次のステップＳ４３では、演算部２４が、許容上限共振周波数（ｆ_{ｂｏａｒｄ＿ｘｍ＿ｙｎ＿Ｍａｘ}）を上記式（９−１）より算出し、また、許容下限共振周波数（ｆ_{ｂｏａｒｄ＿ｘｍ＿ｙｎ＿Ｍｉｎ}）を上記式（９−２）より算出し、周波数幅を例えば７６２ＭＨｚ〜８６２ＭＨｚに設定する。

次のステップＳ４４では、演算部２４が、ｆ_{ｂｏａｒｄ＿ｎ＿ｘｍ＿ｙｎ＿Ｍｉｎ}≦ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ≦ｆｂｏａｒｄ＿ｘｍ＿ｙｎ＿Ｍａｘ}の条件を満たす第ｎ次高調波（ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ}）として、例えば、８５０ＭＨｚを選定する。

次のステップＳ４５では、演算部２４が、信号配線に流れる第ｎ次高調波（ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ}）の電圧値（Ｖ_{ｂｏａｒｄ＿ｎ}）を上記式（１０）より算出し、また、電流値（Ｉ_{ｂｏａｒｄ＿ｎ}）を上記式（１１）より算出する。８５０ＭＨｚでの電流値（Ｉ_{ｂｏａｒｄ＿ｎ}）は０．８０ｍＡである。

次のステップＳ４６では、演算部２４が、電流値（Ｉ_{ｂｏａｒｄ＿ｎ}）と、基板表層側に配置されている配線の長さ（ＬＳ）の情報を基に、ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦Ｋ３の場合には上記式（１２−１）を用いて、ｆ_{ｂｏａｒｄ＿Ｓｅｌｅｃｔｅｄ＿ｎ}＞Ｋ３の場合には上記式（１２−２）を用いて、ディファレンシャルモードの放射電界強度（Ｅ_{ｄｉｆｆ＿ｂｏａｒｄ＿ｎ}）を算出する。８５０ＭＨｚでのディファレンシャルモードの放射電界強度（Ｅ_{ｄｉｆｆ＿ｂｏａｒｄ＿ｎ}）は２６．８ｄＢｕＶ／ｍと求まる。

次のステップＳ４７では、演算部２４が、共振時における最大放射電界レベル（Ｅ_{ｍａｘ＿ｂｏａｒｄ＿ｎ}）を上記式（１３）により算出する。共振時における最大放射電界レベル（Ｅ_{ｍａｘ＿ｂｏａｒｄ＿ｎ}）は３１．８ｄＢｕＶ／ｍと求まる。

次のステップＳ４８では、演算部２４が、ｆ_{ｌｉｍｉｔ＿ｐ}≦ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ}≦Ｋ１の条件を満たす共振周波数（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ}）、例えば、４７０ＭＨｚを上記式（１４）より算出する。

次のステップＳ４９では、演算部２４が、許容上限共振周波数（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ＿Ｍａｘ}）を上記式（１５−１）より算出し、また、許容下限共振周波数（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ＿Ｍｉｎ}）を上記式（１５−２）より算出し、周波数幅を例えば４２０ＭＨｚ〜５２０ＧＨｚに設定する。

次のステップＳ５０では、演算部２４が、ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ＿Ｍｉｎ}≦ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｘｍ＿ｙｎ＿Ｍａｘ}の条件を満たす第ｎ次高調波（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}）として、例えば、４５０ＭＨｚを選定する。

次のステップＳ５１では、演算部２４が、信号配線に流れる、第ｎ次高調波（ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}）の電圧値（Ｖ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）を上記式（１６）より算出し、また、電流値（Ｉ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）を上記式（１７）より算出する。４５０ＭＨｚでの電流値（Ｉ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）は１．２７ｍＡである。

次のステップＳ５２では、演算部２４が、電流値（Ｉ_{ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）と、基板表層側に配置されている配線の長さ（ＬＳ）の情報を基に、ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}≦Ｋ３の場合には式（１８−１）を用い、ｆ_{ｂｏａｒｄ−Ｓｌｉｔ＿Ｓｅｌｅｃｔｅｄ＿ｎ}＞Ｋ３の場合には式（１８−２）を用いて、ディファレンシャルモードの放射電界強度（Ｅ_{ｄｉｆｆ＿ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）を算出する。４５０ＭＨｚでのディファレンシャルモードの放射電界強度（Ｅ_{ｄｉｆｆ＿ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）は２２．５ ｄＢｕＶ／ｍと求まる。

次のステップＳ５３では、演算部２４が、共振時における最大放射電界レベル（Ｅ_{ｍａｘ＿ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）を上記式（１９）により算出する。共振時における最大放射電界レベル（Ｅ_{ｍａｘ＿ｂｏａｒｄ−Ｓｌｉｔ＿ｎ}）は、５２．０ｄＢｕＶ／ｍと求まる。

次のステップＳ５４では、制御部２６が、欠落形状がスロットタイプまたはスリットタイプであるか否かを確認する。欠落形状はスリットタイプである。

次のステップＳ５５では、演算部２４が、ｆ_{ｌｉｍｉｔ＿ｐ}≦ｆ_{ｓｌｏｔ２＿ｓｎ}≦Ｋ１の条件を満たす共振周波数（ｆ_{ｓｌｏｔ２＿ｓｎ}）を上記式（２０−２）より算出する。共振周波数（ｆ_{ｓｌｏｔ２＿ｓｎ}）は２．４７ＧＨｚと求まり、ｆ_{ｌｉｍｉｔ＿ｐ}≦ｆ_{ｓｌｏｔ２＿ｓｎ}≦Ｋ１を満たさないため、Ｓ５６〜Ｓ６０までのスロットでの放射の算出処理は行わない。

そして、制御部２６は、上記ステップＳ３９において全てのドライバとレシーバの組合せの実行が完了したか否かを判定し、全てのドライバとレシーバの組合せの実行が完了した場合にはステップＳ６１に進んで検証結果を表示する。

本発明を適用した配線構造チェックシステムの構成を示すブロック図である。 上記配線構造チェックシステムにより検証する配線構造の基板構成を模式的に示す図である。 上記配線構造チェックシステムにおいて想定している入力信号の波形を模式的に示す図である。 上記配線構造チェックシステムにおける配線構造の検証処理の手順を示すフロチャートである。 上記配線構造チェックシステムにおける配線構造の検証処理の手順を示すフロチャートである。 上記配線構造チェックシステムにおける配線構造の検証処理の手順を示すフロチャートである。 上記配線構造チェックシステムにおける配線構造の検証処理の手順を示すフロチャートである。 上記配線構造チェックシステムにおける配線構造の検証処理の手順を示すフロチャートである。 上記配線構造チェックシステムにおける配線構造の検証処理の手順を示すフロチャートである。 上記配線構造チェックシステムにおいて検証を行った配線構造例を模式的に示す図である。 上記配線構造チェックシステムにおける検証結果の例を示す特性図である。 基板設計における課題を説明する図面である。 基板設計における課題を説明する図面である。 基板設計における課題を解決する従来技術を説明する図面である。 基板設計における課題を解決する従来技術を説明する図面である。 基板設計における課題を解決する従来技術を説明する図面である。 従来の技術における課題を説明する図面である。 従来の技術における課題を説明する図面である。

符号の説明

１１ 第１入力部、１２ 第２入力部、２０ 本体部、２１ 変換部、２２ 検出部、２３ 記憶部、２４ 演算部、２５ 比較判断部、２６ 制御部２６、３０ 出力部、１００ 配線構造チェックシステム

Claims (3)

1. プリント基板上に仮設計された配線構造をチェックするためのプリント基板の配線構造チェックシステムであって、
   上記プリント基板の配線に対向する電源プレーン、或いは、グランドプレーンに欠落が存在するかを検証する検証手段と、
   上記検証手段による検証結果に基づいて、 配線に対向する電源プレーン、或いは、グランドプレーンに欠落が存在する場合に、上記欠落のあるプレーン上で発生する放射電界レベルを予測する放射電界レベル予測手段と、
   上記放射電界レベル予測手段により予測した放射電界レベル予め、設定してある閾値を超える場合に、推定共振周波数、及び、推定放射電界レベルを示す出力手段と
   を備えることを特徴とするプリント基板の配線構造チェックシステム。
2. 上記放射電界レベル予測手段は、欠落形状に応じた算出式を用いて、許容上限共振周波数及び許容下限共振周波数を算出し、上記許容上限共振周波数と許容下限共振周波数の間の周波数範囲ある第ｎ次高調波を特定し、信号配線に流れる第ｎ次高調波の電流値を算出し、算出した上記第ｎ次高調波の電流値と、基板表層側に配置されている配線の長さの情報に基づき、共振時の最大放射電界を算出することを特徴とする請求項１記載の配線構造チェックシステム。
3. プリント基板上に仮設計された配線構造をチェックするためのプリント基板の配線構造チェック方法であって、
   上記プリント基板の配線に対向する電源プレーン、或いは、グランドプレーンにスリットが存在するかを検証し、
   検証結果に基づいて、 配線に対向する電源プレーン、或いは、グランドプレーンにスリットが存在する場合に、上記スリットのあるプレーン上で発生する放射電界レベルを予測し、
   予測した放射電界レベル予め設定してある閾値を超える場合に、推定共振周波数、及び、推定放射電界レベルを示す
   ことを特徴とするプリント基板の配線構造チェック方法。

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