JP4490650B2 - EL display device driving method and EL display device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、有機または無機エレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示パネルなどの自発光表示パネルに関するものである。また、これらの表示パネルの駆動回路（ＩＣ）に関するものである。ＥＬ表示パネルの駆動方法と駆動回路およびそれらを用いた情報表示装置などに関するものである。
【０００２】
【従来の技術】
一般に、アクティブマトリクス型表示装置では、多数の画素をマトリクス状に並べ、与えられた映像信号に応じて画素毎に光強度を制御することによって画像を表示する(例えば、特許文献１参照。)。たとえば、電気光学物質として液晶を用いた場合は、各画素に書き込まれる電圧に応じて画素の透過率が変化する。電気光学変換物質として有機エレクトロルミネッセンス（ＥＬ）材料を用いたアクティブマトリクス型の画像表示装置は画素に書き込まれる電流に応じて発光輝度が変化する。
【０００３】
液晶表示パネルは、各画素はシャッタとして動作し、バックライトからの光を画素であるシャッタでオンオフさせることにより画像を表示する。有機ＥＬ表示パネルは各画素に発光素子を有する自発光型である。そのため、有機ＥＬ表示パネルは、液晶表示パネルに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。
【０００４】
有機ＥＬ表示パネルは各発光素子（画素）の輝度は電流量によって制御される。つまり、発光素子が電流駆動型あるいは電流制御型であるという点で液晶表示パネルとは大きく異なる。
【０００５】
有機ＥＬ表示パネルも単純マトリクス方式とアクティブマトリクス方式の構成が可能である。前者は構造が単純であるものの大型かつ高精細の表示パネルの実現が困難である。しかし、安価である。後者は大型、高精細表示パネルを実現できる。しかし、制御方法が技術的に難しい、比較的高価であるという課題がある。現在では、アクティブマトリクス方式の開発が盛んに行われている。アクティブマトリクス方式は、各画素に設けた発光素子に流れる電流を画素内部に設けた薄膜トランジスタ（トランジスタ）によって制御する。
【０００６】
このアクティブマトリクス方式の有機ＥＬ表示パネルは、特許文献２に開示されている。この表示パネルの一画素分の等価回路を図４６に示す。画素１６は発光素子であるＥＬ素子１５、第１のトランジスタ１１ａ、第２のトランジスタ１１ｂおよび蓄積容量１９からなる。１５は有機エレクトロルミネッセンス（ＥＬ）素子である。本発明では、ＥＬ素子１５に電流を供給（制御）するトランジスタ１１ａを駆動用トランジスタ１１と呼ぶ。また、図４６のトランジスタ１１ｂのように、スイッチとして動作するトランジスタをスイッチ用トランジスタ１１と呼ぶ。ＥＬ素子１５は多くの場合、整流性があるため、ＯＬＥＤ（有機発光ダイオード）と呼ばれることがある。図４６などではＥＬ素子１５としてダイオードの記号を用いている。
【０００７】
ただし、本発明における発光素子はＯＬＥＤに限るものではなく、素子１５に流れる電流量によって輝度が制御されるものであればよい。たとえば、無機ＥＬ素子が例示される。その他、半導体で構成される白色発光ダイオードが例示される。また、一般的な発光ダイオードが例示される。その他、発光トランジスタでもよい。また、発光素子は必ずしも整流性が要求されるものではない。双方向性ダイオードであってもよい。本発明のＥＬ素子１５はこのいずれでもよい。
【０００８】
図４６の例では、Ｐチャンネル型のトランジスタ１１ａのソース端子（Ｓ）をＶｄｄ（電源電位）とし、ＥＬ素子１５のカソード（陰極）は接地電位（Ｖｓｓ）に接続される。一方、アノード（陽極）はトランジスタ１１ａのドレイン端子（Ｄ）に接続されている。一方、Ｐチャンネル型のトランジスタ１１ｂのゲート端子はゲート信号線１７ａに接続され、ソース端子はソース信号線１８に接続され、ドレイン端子は蓄積容量１９およびトランジスタ１１ａのゲート端子（Ｇ）に接続されている。
【０００９】
画素１６を動作させるために、まず、ゲート信号線１７ａを選択状態とし、ソース信号線１８に輝度情報を表す映像信号を印加する。すると、トランジスタ１１ｂが導通し、蓄積容量１９が充電又は放電され、トランジスタ１１ａのゲート電位は映像信号の電位に一致する。ゲート信号線１７ａを非選択状態とすると、トランジスタ１１ａがオフになり、トランジスタ１１ｂは電気的にソース信号線１８から切り離される。しかし、トランジスタ１１ａのゲート電位は蓄積容量（コンデンサ）１９によって安定に保持される。トランジスタ１１ａを介してＥＬ素子１５に流れる電流は、トランジスタ１１ａのゲート／ソース端子間電圧Ｖｇｓに応じた値となり、ＥＬ素子１５はトランジスタ１１ｄを通って供給される電流量に応じた輝度で発光し続ける。
【００１０】
【特許文献１】
特開２００１−１４７６５９号公報
【特許文献２】
特開平８−２３４６８３号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の液晶表示パネルには、高画質、良好な動画表示性能、低消費電力、低コスト化、高輝度化等の問題点があった。
本発明は、上記従来の課題を考慮して、高画質のＥＬ表示装置およびその駆動方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するための第１の本発明は、
ＥＬ素子を有する画素がマトリックス状に表示画面の領域に配置された表示部と、前記画素に接続されたゲート信号線にオンオフ信号を印加するゲートドライバ回路と、前記画素に接続されたソース信号線に映像信号を印加するソースドライバ回路とを有し、前記画素において、前記ＥＬ素子に電流を供給する駆動用トランジスタと、前記電流経路に形成されたスイッチ用トランジスタとが形成されたＥＬ表示装置の駆動方法であって、
前記ＥＬ表示装置の前記画素に印加する信号を発生させる画像データから、前記ＥＬ素子が１フレーム期間において表示領域となる表示期間を求め、
前記画像データに、ガンマカーブにより階調変換を行い、
前記求めた表示期間が短い時の方が、前記求めた表示期間が長い時よりも、入力階調に対する出力階調のガンマカーブのｘ乗数を大きくし、
前記ゲートドライバ回路によって、前記ゲート信号線に前記オンオフ信号を印加することにより、前記スイッチ用トランジスタをオンオフさせて、前記電流を制御し、
前記ゲートドライバ回路によって、前記電流の制御により、前記表示画面に帯状の非表示領域および前記表示領域を発生させることを特徴とするＥＬ表示装置の駆動方法である。
また、第２の本発明は、
前記ＥＬ表示装置は、外光の明るさを検出する検出手段を更に具備し、
前記検出手段の出力値により、前記非表示領域と表示領域の割合を変化あるいは前記非表示領域と表示領域の割合を調整することを特徴とする第１の本発明のＥＬ表示装置の駆動方法である。
また、第３の本発明は、
前記ＥＬ表示装置は、経過時間を把握する時間手段を更に具備し、
一定の時間の経過後に、前記表示画面における前記非表示領域の割合を増加させることを特徴とする第１の本発明のＥＬ表示装置の駆動方法である。
また、第４の本発明は、
ユーザーの操作により、前記非表示領域と表示領域の割合を変化あるいは所定割合に調整できることを特徴とする第１の本発明のＥＬ表示装置の駆動方法である。
また、第５の本発明は、
前記ＥＬ表示装置は、前記表示画面の領域に配置された画素に接続されたソース信号線に信号を供給するソースドライバ回路と、前記画素が形成された基板に形成され、かつ前記ソースドライバ回路の出力端子と前記ソース信号線間に配置された選択回路とを更に具備し、
前記選択回路は、前記ソースドライバ回路の出力信号を、前記複数のソース信号線から１つのソース信号線を選択して印加することを特徴とする第１の本発明のＥＬ表示装置の駆動方法である。
また、第６の本発明は、
ＥＬ素子を有する画素がマトリックス状に表示画面の領域に配置された表示部と、
前記画素に接続されたゲート信号線にオンオフ信号を印加するゲートドライバ回路と、
前記画素に接続されたソース信号線に映像信号を印加するソースドライバ回路とを具備し、
前記画素において、前記ＥＬ素子に電流を供給する駆動用トランジスタと、前記電流経路に形成されたスイッチ用トランジスタとが形成され、
前記画素に印加する信号を発生させる画像データから、前記ＥＬ素子が１フレーム期間において表示領域となる表示期間を求め、
前記画像データに、ガンマカーブにより階調変換を行い、
前記求めた表示期間が短い時の方が、前記求めた表示期間が長い時よりも、入力階調に対する出力階調のガンマカーブのｘ乗数を大きくし、
前記ゲートドライバ回路は、前記ゲート信号線に前記オンオフ信号を印加することにより、前記スイッチ用トランジスタをオンオフさせて、前記電流を制御し、
前記ゲートドライバ回路は、前記電流の制御により、前記表示画面に帯状の非表示領域および前記表示領域を発生させることを特徴とするＥＬ表示装置である。
また、第７の本発明は、
前記ＥＬ表示装置は、外光の明るさを検出する検出手段を更に具備し、
前記検出手段の出力値により、前記非表示領域と表示領域の割合を変化あるいは前記非表示領域と表示領域の割合を調整することを特徴とする第６の本発明のＥＬ表示装置である。
また、第８の本発明は、
前記ＥＬ表示装置は、経過時間を把握する時間手段を更に具備し、
一定の時間の経過後は、前記表示画面における非表示領域の割合を増加させることにより、前記ＥＬ表示装置の表示輝度を低下させることを特徴とする第６の本発明のＥＬ表示装置である。
また、第９の本発明は、
前記ゲートドライバ回路への制御信号は、前記ソースドライバ回路から供給されることを特徴とする第６の本発明のＥＬ表示装置である。
また、第１０の本発明は、
前記ＥＬ表示装置は、選択回路を更に具備し、
前記ソースドライバ回路は、半導体からなるＩＣチップであり、
前記選択回路は、前記表示領域が形成された基板にポリシリコン技術で形成され、
前記選択回路は、１つの入力端子と複数の出力端子を有し、
前記ソースドライバ回路の出力端子に、前記選択回路の入力端子が接続され、
前記選択回路の各出力端子に、前記ソース信号線が接続されていることを特徴とする第６の本発明のＥＬ表示装置である。
【００１６】
【発明の実施の形態】
本明細書において各図面は理解を容易にまたは／および作図を容易にするため、省略または／および拡大縮小した箇所がある。たとえば、図１１に図示する表示パネルの断面図では薄膜封止膜１１１などを十分厚く図示している。一方、図１０において、封止フタ８５は薄く図示している。また、省略した箇所もある。たとえば、本発明の表示パネルなどでは、反射防止のために円偏光板などの位相フィルムが必要である。しかし、本明細書の各図面では省略している。以上のことは以下の図面に対しても同様である。また、同一番号または、記号等を付した箇所は同一もしくは類似の形態もしくは材料あるいは機能もしくは動作を有する。
【００１７】
なお、各図面等で説明した内容は特に断りがなくとも、他の実施例等と組み合わせることができる。たとえば、図８の表示パネルにタッチパネルなどを付加し、図１５７、図１５９から図１６１に図示する情報表示装置とすることができる。また、拡大レンズ１５８２を取り付け、ビデオカメラ（図１５９など参照のこと）などに用いるビューファインダ（図５８を参照のこと）を構成することもできる。また、図４、図１５、図１８、図２１、図２３、図２９、図３０、図３５、図３６、図４０、図４１、図４４、図１００などで説明した本発明の駆動方法は、いずれの本発明の表示装置または表示パネルに適用することができる。
【００１８】
なお、本明細書では、駆動用トランジスタ１１、スイッチング用トランジスタ１１は薄膜トランジスタとして説明するが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）、リングダイオードなどでも構成することができる。また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもものでもよい。基板７１をシリコンウエハで形成すればよい。もちろん、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。つまり、本発明のトランジスタ素子１１、ゲートドライバ回路１２、ソースドライバ回路１４などは、これらのいずれでも使用することができる。
【００１９】
以下、本発明のＥＬパネルについて図面を参照しながら説明をする。有機ＥＬ表示パネルは、図１０に示すように、画素電極としての透明電極１０５が形成されたガラス板７１（アレイ基板）上に、電子輸送層、発光層、正孔輸送層などからなる少なくとも１層の有機機能層（ＥＬ層）１５、及び金属電極（反射膜）（カソード）１０６が積層されたものである。透明電極（画素電極）１０５である陽極（アノード）にプラス、金属電極（反射電極）１０６の陰極（カソード）にマイナスの電圧を加え、すなわち、透明電極１０５及び金属電極１０６間に直流を印加することにより、有機機能層（ＥＬ層）１５が発光する。
【００２０】
金属電極１０６には、リチウム、銀、アルミニウム、マグネシウム、インジウム、銅または各々の合金等の仕事関数が小さなものを用いることが好ましい。特に、例えばＡｌ−Ｌｉ合金を用いることが好ましい。また、透明電極１０５には、ＩＴＯ等の仕事関数の大きな導電性材料または金等を用いることができる。なお、金を電極材料として用いた場合、電極は半透明の状態となる。なお、ＩＴＯはＩＺＯなどの他の材料でもよい。この事項は他の画素電極１０５に対しても同様である。
【００２１】
なお、封止フタ８５とアレイ基板７１との空間には乾燥剤１０７を配置する。これは、ＥＬ膜１５は湿度に弱いためである。乾燥剤１０７によりシール剤を浸透する水分を吸収しＥＬ膜１５の劣化を防止する。
【００２２】
図１０はガラスのフタ８５を用いて封止する構成であるが、図１１のようにフィルム（薄膜でもよい。つまり、薄膜封止膜である）１１１を用いた封止であってもよい。たとえば、封止フィルム（薄膜封止膜）１１１としては電解コンデンサのフィルムにＤＬＣ（ダイヤモンド ライク カーボン）を蒸着したものを用いることが例示される。このフィルムは水分浸透性が極めて悪い（防湿性能が高い）。このフィルムを封止膜１１１として用いる。また、ＤＬＣ（ダイヤモンド ライク カーボン）膜などを電極１０６の表面に直接蒸着する構成でもよいことは言うまでもない。その他、樹脂薄膜と金属薄膜を多層に積層して、薄膜封止膜を構成してもよい。
【００２３】
薄膜の膜厚はｎ・ｄ（ｎは薄膜の屈折率、複数の薄膜が積層されている場合はそれらの屈折率を総合（各薄膜のｎ・ｄを計算）して計算する。ｄは薄膜の膜厚、複数の薄膜が積層されている場合はそれらの複数の薄膜の膜厚と屈折率を総合して計算する。）が、ＥＬ素子１５の発光主波長λ以下となるようにするとよい。この条件を満足させることにより、ＥＬ素子１５からの光取り出し効率が、ガラス基板で封止した場合に比較して２倍以上になる。また、アルミニウムと銀の合金あるいは混合物あるいは積層物を形成してもよい。
【００２４】
以上のようにフタ８５を用いず、封止膜１１１で封止する構成を薄膜封止と呼ぶ。基板７１側から光を取り出す「下取り出し（図１０を参照、光取り出し方向は図１０の矢印方向である）」の場合の薄膜封止は、ＥＬ膜を形成後、ＥＬ膜上にカソードとなるアルミ電極を形成する。次にこのアルミ膜上に緩衝層としての樹脂層を形成する。緩衝層としては、アクリル、エポキシなどの有機材料が例示される。また、膜厚は１μｍ以上１０μｍ以下の厚みが適する。さらに好ましくは、膜厚は２μｍ以上６μｍ以下の厚みが適する。この緩衝膜上の封止膜７４を形成する。緩衝膜がないと、応力によりＥＬ膜の構造が崩れ、筋状に欠陥が発生する。封止膜１１１は前述したように、ＤＬＣ（ダイヤモンド ライク カーボン）、あるいは電界コンデンサの層構造（誘電体薄膜とアルミ薄膜とを交互に多層蒸着した構造）が例示される。
【００２５】
ＥＬ層１５側から光を取り出す「上取り出し図１１を参照、光取り出し方向は図１１の矢印方向である」の場合の薄膜封止は、ＥＬ膜１５を形成後、ＥＬ膜１５上にカソード（アノード）となるＡｇ−Ｍｇ膜を２０オングストローム以上３００オングストロームの膜厚で形成する。その上に、ＩＴＯなどの透明電極を形成して低抵抗化する。次にこの電極膜上に緩衝層としての樹脂層を形成する。この緩衝膜上に封止膜１１１を形成する。
【００２６】
ＥＬ層１５から発生した光の半分は、反射膜１０６で反射され、アレイ基板７１と透過して出射される。しかし、反射膜１０６には外光を反射し写り込みが発生して表示コントラストを低下させる。この対策のために、アレイ基板７１にλ／４板１０８および偏光板（偏光フィルム）１０９を配置している。これらは一般的に円偏光板（円偏光シート）と呼ばれる。
【００２７】
なお、画素が反射電極の場合はＥＬ層１５から発生した光は上方向に出射される。したがって、位相板１０８および偏光板１０９は光出射側に配置することはいうまでもない。なお、反射型画素は、画素電極１０５を、アルミニウム、クロム、銀などで構成して得られる。また、画素電極１０５の表面に、凸部（もしくは凹凸部）を設けることでＥＬ層１５との界面が広くなり発光面積が大きくなり、また、発光効率が向上する。なお、カソード１０６（アノード１０５）となる反射膜を透明電極に形成する、あるいは反射率を３０％以下に低減できる場合は、円偏光板は不要である。写り込みが大幅に減少するからである。また、光の干渉も低減し望ましい。
【００２８】
ＥＬ表示パネルのＥＬ素子１５から放射される光は指向性がないため、また、この光はＥＬ素子１５が形成された基板７１を介して外部の空間に出射される。そのため、屈折率の高い基板（屈折率は１．５程度）から、空間（屈折率１．０）に光が出射される際、２／３の光はスネルの法則に基づく臨界角以上となり、空間に出射されない（つまり、ＥＬ素子１５が発生した光の２／３は基板７１からでることができない）。基板７１に閉じ込められた光は、基板７１内で乱反射しハレーション（図４２０を参照のこと。基板７１内を光４０９３が乱反射する）となり、ＥＬ表示パネルの表示コントラストを低下させる。また、発熱の要因となり好ましいことではない。
【００２９】
この課題を解決するために、本発明では、図４１０に図示するように、土手（リブ）１０１材料として、光吸収材料を用いている。以後、光吸収材料で形成した土手を光吸収土手４１０１と呼ぶ。光吸収土手４１０１とすることにより、基板７１などで発生するハレーションの発生を防止でき、表示コントラストを格段に向上できる。
【００３０】
つまり、図４２０に図示するように、基板７１内で乱反射する光４０９３が光吸収膜４１０１（４１０２）で吸収される。なお、光吸収膜４１０２（４１０１）は図４２１に図示するように、有効領域Ａ（画像表示に有効な光が通過する画面５０（画像表示に有効な光が出射する領域）以外の無効領域（有効領域Ａ以外）に形成または配置することが好ましい。また、図４２２に図示するように、封止フタ８５にも光吸収膜４１０２（４１０１）を形成または配置することが好ましい。特に封止フタ８５を黒色材料などで形成することも有効である。
【００３１】
光吸収膜を構成する物質としては、アクリル樹脂などの有機材料にカーボンを含有させたもの、黒色の色素あるいは顔料を有機樹脂中に分散させたもの、カラーフィルターの様にゼラチンやカゼインを黒色の酸性染料で染色したものが例示される。その他、単一で黒色となるフルオラン系色素を発色させて用いたものでもよく、緑色系色素と赤色系色素とを混合した配色ブラックを用いることもできる。また、スパッタにより形成されたＰｒＭｎＯ3膜、プラズマ重合により形成されたフタロシアニン膜等が例示される。
【００３２】
以上の材料はすべて黒色の材料であるが、光吸収膜としては、表示素子が発生する光色に対し、補色の関係の材料を用いても良い。例えば、カラーフィルター用の光吸収材料を望ましい光吸収特性が得られるように改良して用いれば良い。基本的には前記した黒色吸収材料と同様に、色素を用いて天然樹脂を染色したものを用いても良い。また、色素を合成樹脂中に分散した材料を用いることができる。色素の選択の範囲は黒色色素よりもむしろ幅広く、アゾ染料、アントラキノン染料、フタロシアニン染料、トリフェニルメタン染料などから適切な１種、もしくはそれらのうち２種類以上の組み合わせでも良い。
【００３３】
また、光吸収膜としては金属材料を用いてもよい。たとえば、六価クロムが例示される。六価クロムは黒色であり、光吸収膜として機能する。その他、オパールガラス、酸化チタンなどの光散乱材料であってもよい。光を散乱させることにより、結果的に光を吸収することと等価になるからである。
【００３４】
また、図４１１に図示するように、画素１６を構成するトランジスタ１１の領域（トランジスタ形成領域４１１１）にも光吸収膜４１０２を形成または配置することが好ましい。トランジスタ１１に光が入射するとホトコンダクタ現象が発生し、トランジスタのオフ特性が悪くなるからである。
【００３５】
なお、光吸収膜４１０２は、ゲートドライバ回路１２の裏面にも形成し、基板７１に閉じ込められた光が前記ドライバ回路１２に入射しないようにする。同様に、ソースドライバ回路（ＩＣ）１４の裏面にも形成することが好ましい。これは、図２７１でベースアノード線２６３１を形成するのと同様の理由からである。
【００３６】
ＥＬ表示パネルでは、ＥＬ素子１５部に外部の水分が侵入することを防止するため、封止フタ８５と基板７１とをはりあわせる。その際、狭額縁化を実現するために、はり合わせ箇所をゲートドライバ回路１２の上にしている。しかし、はり合わせ部に圧力がかかると、この圧力のために、ゲートドライバ回路１２が破壊することがある。特に、はり合わせ箇所の接着層４１２３を均一にするため、接着層４１２３を構成する接着材にビーズ４１２１を混入させる（図４１２を参照のこと）。このビーズ４１２１が加圧されて、ゲートドライバ回路１２にめり込み、ゲートドライバ回路１２を破壊することがある。なお、ゲートドライバ回路１２などの構成については後ほど説明する。
【００３７】
この課題に対して、本発明では、ゲートドライバ回路１２上に層間絶縁膜１０２を形成している。層間絶縁膜１０２の膜厚は０．５μｍ以上２．０μｍ以下とすることが好ましい。特に、０．８μｍ以上１．６μｍ以下とすることが好ましい。さらに層間絶縁膜１０２上に土手１０１の形成と同時に形成した光吸収土手４１０１（土手材料４１２４）を形成している。なお、便宜上、光吸収土手４１０１と記載するが、ゲートドライバ回路１２上に形成した土手は、土手としての機能を発揮するものではなく、ビーズ４１２１のめり込みによるゲートドライバ回路１２の破壊を防止することを主目的とするものである。
【００３８】
光吸収土手４１０１は、ゲートドライバ回路１２に入射する光を遮光する効果も発揮する。光吸収土手４１０１の膜厚は、画素１６の土手１０１の高さと同一の高さをなる。光吸収土手４１０１の膜厚は、０．５μｍ以上２．０μｍ以下とすることが好ましい。特に、０．８μｍ以上１．６μｍ以下とすることが好ましい。なお、光吸収土手４１０１の主材料はアクリル系の樹脂材料を用いることが好ましい。
【００３９】
さらに、光吸収土手４１０１上にカソード電極とするアルミニウム薄膜１０６を形成している。アルミニウム薄膜１０６は、画素１６のカソード電極と同時に形成する。アルミニウム薄膜１０６を形成することにより、防湿性能が格段に向上する。アルミニウム薄膜１０６の膜厚は、０．１μｍ以上１．５μｍ以下とすることが好ましい。特に、０．２μｍ以上１．０μｍ以下とすることが好ましい。なお、この薄膜はアルミニウムに限定するものではなく、カソード電極を構成する材料で形成すればよい。
【００４０】
以上のように、ゲートドライバ回路１２上に、層間絶縁膜１０２、光吸収土手４１０１、アルミニウム薄膜１０６を形成することにより、封止フタ８５の取り付けによるゲートドライバ回路１２の破壊はなくなる。また、十分な防湿性を得ることができる。
【００４１】
特に、図４１２では、矢印で示すように、アルミニウム薄膜１０６で光吸収土手４１０１、層間絶縁膜１０２の側面部まで被覆している。この被覆により水分の浸入を完全に防止することができる。さらに好ましくは、アルミニウム薄膜１０６上に無機材料からなる薄膜を形成すること好ましい。無機材料からなる薄膜とは、ＳiＯ2、ＳｉＮｘが例示される。その他、Ａｌ2Ｏ3、Ｔａ2Ｏ3などであってもよいことは言うまでもない。無機材料からなる薄膜は０．１μｍ以上形成することが好ましい。また、図４１２に図示する側面にも形成する。なお、薄膜は、ＤＬＣ（ダイヤモンド ライク カーボン）を蒸着したものを用いてもよい。
【００４２】
ビーズ４１２１の直径は、５μｍ以上３０μｍ以下が好ましく、さらには、８ｍ以上１５μｍ以下が好ましい。また、接着層４１２３の幅は、０．８ｍｍ以上２ｍｍ以下とすることが好ましい。また、ビーズの材質は、樹脂ビーズを用いることが好ましい。
【００４３】
図４１２の実施例では、ゲートドライバ回路１２上に封止フタ８５の接着層４１２３を配置するとした。しかし、本発明はこれに限定するものではない。図４１３に図示するように、ゲートドライバ回路１２上を避けて接着層４１２３を配置してもよい。図４１３のように構成することにより、ビーズ４１２１などによる、ゲートドライバ回路１２の破壊はなくなる。
【００４４】
図４１３では、接着層４１２３はゲートドライバ回路１２の電源配線４１３１上には形成している。電源配線４１３１に圧力が印加されても破壊することがないからである。図４１４のＢで示す範囲が、封止フタ８５と接着する接着層４１２３を塗布する範囲（接着の範囲）である。ゲートドライバ回路１２には、電源配線４１３１から電圧供給線４１４１で電圧が供給されている。
【００４５】
ビーズ４１２１を用いずに、接着層４１２３の膜厚を均一にするためには、図４１５に図示するように、封止フタ８５に凸部４１５１を形成すればよい（図４１５の点線で示す）。凸部４１５１をプレス加工することにより容易に形成できる。凸部４１５１は封止フタ８５に形成することに限定するものではなく、基板７１側に形成してもよい。
【００４６】
凸部４１５１の下層には、図４１５に図示するように、ゲートドライバ回路１２は配置されないようにすることが好ましい。また、図４１６に図示するようにソースドライバ回路１４も基板７１に直接形成する場合は、ソースドライバ１４上も避けて形成することが好ましい。ただし、図４１６のように凸部４１５１を線状（４１５１ａ、４１５１ｂ）に形成すると塗布した接着剤（接着層４１２３となる）の逃げ場がない。したがって、図４１７に図示するように凸部４１５１はドット状に形成あるいは配置することが好ましい。このドット状とは、図４１６のように、完全に途切れることがない線状以外の状態を意味する。線状の凸部４１５１であっても、その一部が途切れていればそこが接着剤の逃げ場となるからである。したがって、ドット状とは、線状であってもよい。その他の構成は、図４１２と同様あるいは類似であるので説明を省略する。
【００４７】
図４１２は封止フタ８５により、封止する構成であった。しかし、本発明はこれに限定するものではなく、図４１８に図示するように、薄膜１１１で封止してもよい（薄膜封止膜１１１）。他の構成は図４１２と同様である。先にも説明したように、薄膜封止膜１１１は電解コンデンサのフィルムにＤＬＣ（ダイヤモンド ライク カーボン）を蒸着したものを用いることが例示される。防湿性が非常に良好である。このフィルムを封止膜１１１して用いる。また、ＤＬＣ膜などを電極１０６の表面に直接蒸着する構成ものよいことは言うまでもない。
【００４８】
ソースドライバ回路１４として、ソースドライバＩＣをＣＯＧ実装（チップ オン ガラス実装工法）する場合は、実装に注意を払う必要がある。ＥＬ素子１５を構成するＥＬ材料はガラス転移温度が低く、ＣＯＧ実装時の加熱により劣化する恐れがあるからである。一般的に有機ＥＬ材料は、１００度（摂氏）以上の温度が１分間印加されると特性劣化を引き起こす。
【００４９】
この課題に対処するためには、ＣＯＧ実装するドライバＩＣとＥＬ膜が形成された箇所（表示画面５０）までの距離を一定以上離せばよい。実験によれば、ＣＯＧ実装時に印加される最高加熱温度をＣとし、ＣＯＧ実装するＩＣの端子位置端から一番近いＥＬ素子形成部までの距離をＫとした時、Ｋ（ｍｍ） ＞ Ｃ／１２０（ｍｍ）の関係を満足させることが好ましい。さらに好ましくは、Ｋ（ｍｍ） ＞ Ｃ／１００（ｍｍ）の関係を満足させることが好ましい。
【００５０】
この条件が満足できない場合は、図４１９に図示するように、ＣＯＧ実装時に、ＩＣチップと表示画面５０間に、放熱板４１９１（放熱手段）を配置して行う。放熱板４１９１により、ＣＯＧ実装時の熱が、表示画面５０にまで伝達されることを防止できる。放熱板４１９１とは、金属など、基板７１を構成する材料よりも熱伝導率が良好なものであればいずれの構成あるいは材料でもよい。
【００５１】
図４１８のように、薄膜封止構成を採用する場合は、封止薄膜１１１に金属板４２３１などを配置または取り付け、放熱させることも有効である（図４２３）。封止薄膜１１１上にシリコン材料からなる接着剤を塗布し、放熱効果のある金属板４２３１などを配置する。もちろん、金属板（金属シート）４２３１に限定するものではなく、放熱効果があればいずれの材料でもよい。たとえば、ダイヤモンド薄膜、カーボンなどの有機材料が例示される。なお、接着層４１２３は必ず必要なものではなく、封止薄膜１１１に金属板４２３１を密着する構成でもよい。
【００５２】
さらに放熱効果を良好なものとするには、図４２６に図示するように、金属板４２３１の表面に凹凸を形成すればよい。
【００５３】
図４２３に図示するように、封止薄膜１１１の全面に接着層４１２３を塗布すると、接着層が硬化する時の収縮により、封止薄膜１１１が破壊されることがある。この課題に対応するためには、図４２４に図示するように、接着剤４１２３をドット状に塗布するとよい（点在状）。もちろん、線状に接着剤４１２３を塗布してもよい。
【００５４】
カソード１０６での映り込みを抑制するためには、図４２５に図示する構成を採用するとよい。図４２５では、カソード電極１０６（図４２５では４２５１）を非常に薄く形成している。そのため、図４２５ではカソード電極４２５１としている。カソード電極４２５１の膜厚は、１００オングストローム以上１０００オングストローム以下にする。さらに好ましくは、２００オングストローム以上５００オングストローム以下にする。カソード電極４２５１を薄く形成することにより、カソード電極は半透過状態となるため、映り込みは減少する。しかし、カソード電極４２５１が薄いと抵抗値が高くなる。
【００５５】
この対策のため、図４２５に図示するように、カソード電極４２５１に積層して透明材料からなる導電体膜４２５３を形成する。導電体膜４２５３としては、ＩＴＯまたはＩＺＯが例示される。なお、透明導電体膜４２５３はカーボンのように光吸収性のある導電体膜としてもよい。カーボンなどにより映り込みが抑制されるからである。
【００５６】
透明導電体膜４２５３上にさらに封止薄膜１１１を形成するか、もしくは透明導電体膜４２５３上に直接、微細なビーズ４２５２を散布する。ビーズの直径は、１μｍ以上１０μｍ以下にすることが好ましい。この上に、ビーズ４２５２を固定する固定材４２５４を塗布あるいは蒸着により形成する。固定材４２５４、ＳiＯ2、ＳiＯxなどの無機材料、またはポリビニールアルコール、ポリイミドなどの有機材料等を用いることができる。その他、アクリル系の樹脂の他にエポキシ系接着剤、またはポリエステル系接着剤等を用いることができる。なお、固定材４２５４の厚みは１００μｍ以下とする。
【００５７】
なお、画素電極１０５などに薄膜を蒸着する際は、アルゴン雰囲気中でＥＬ膜１５を成膜するとよい。また、画素電極１０５としてのＩＴＯ上にカーボン膜を２０以上５０ｎｍ以下で成膜することにより、界面の安定性が向上し、発光輝度および発光効率も良好なものとなる。また、ＥＬ膜１５は蒸着で形成することに限定するものではなく、インクジェットで形成してもよいことは言うまでもない。特に高分子有機ＥＬ材料ではこのインクジェット工法は有効である。この場合は、高分子有機ＥＬ材料を塗布する箇所に親水膜を形成しておくとよい。
【００５８】
高分子ＥＬ材料はインクジェット工法で形成するため、良好に基板７１に塗布する必要がある。基本的には、図４２９の（ａ）に図示するように、土手１０１で周囲を囲み、この土手１０１内に高分子ＥＬ材料４２９１を塗布する。しかし、図４２９の（ａ）に図示するように、周囲が土手１０１で取り囲まれていると、Ｃで示すような周辺部に高分子ＥＬ材料４２９１が塗布されない箇所が発生する。
【００５９】
この課題に対して、本発明は図４２９の（ｂ）に図示するように、土手１０１のＤの箇所を除去している（土手１０１は途切れている）。このように、特に土手１０１の４角を除去することにより、高分子ＥＬ材料４２９１は画素の周辺部まで良好に塗布できる。
図４２８は、本発明の土手１０１の形状および配置を図示している。土手１０１は縦方向にドット状に点在する土手１０１ａと、横方向にドット状に点在する土手１０１ｂから構成される。
【００６０】
なお、図４３０に図示するように、高分子ＥＬ材料４２９１が塗布される領域が、円形（四角形以外）の場合にあっても、図に示すように、Ｃの箇所の土手１０１を除去した構造を採用すると良い。
【００６１】
以下、本発明のＥＬ表示パネル構造の理解を容易とするため、まず、本発明の有機ＥＬ表示パネルの製造方法について説明をする。
【００６２】
封止フタ８５、基板７１の放熱性を良くするため、基板はサファイアガラスで形成してもよい。また、熱伝導性のよい薄膜あるいは厚膜を形成したりしてもよい。たとえば、ダイヤモンド薄膜（ＤＬＣなど）を形成した基板を使用することが例示される。もちろん、石英ガラス基板、ソーダガラス基板を用いてもよい。その他、アルミナなどのセラミック基板を使用したり、銅などからなる金属板を使用したり、絶縁膜に金属膜、カーボン膜を蒸着あるいは塗布などのコーティングしたものを用いてもよい。画素電極１０５を反射型とする場合は、基板材料としては基板の表面方向より光が出射される。したがって、ガラス、石英や樹脂等の透明ないし半透明材料に加えてステンレスなどの非透過材料を用いることもできる。
【００６３】
また、封止フタ８５、基板７１の外部あるいは内部に、画素形状に対応してマイクロレンズを形成または配置してもよい。マイクロレンズを構成することにより、ＥＬ膜から放射する光の指向性が狭くなり、高輝度化を実現することができる。
【００６４】
本発明の実施例では、カソード電極１０６などを金属膜で形成するとしたが、これに限定するものではなく、ＩＴＯ、ＩＺＯなどの透明膜で形成してもよい。このようにＥＬ素子１５のアノードとカソードの両方の電極を透明電極にすることにより、透明ＥＬ表示パネルを構成できる（もちろん、一方を光透過性のある金属膜で形成してもよい。あるいは、極薄い金属膜をカソード電極とし、このカソード電極上にＩＴＯなどの透明導電体材料を積層して構成してもよい）。金属膜を使わずに透過率を約８０％まで上げることにより、文字や絵を表示しながら表示パネルの向こう側がほとんど透けて見えるように構成できる。
【００６５】
封止フタ８５、７１はプラスチック基板を用いてもよいことは言うまでもない。プラスチック基板はわれにくく、また、軽量のため携帯電話の表示パネル用基板として最適である。プラスチック基板は、芯材となるベース基板の一方の面に補助の基板を接着剤で貼り合わせて積層基板として用いることが好ましい。もちろん、これらの基板等は板に限定するものではなく、厚さ０．０５ｍｍ以上０．３ｍｍ以下のフィルムでもよい。
【００６６】
ベース基板の基板として、脂環式ポリオレフィン樹脂を用いることが好ましい。このような脂環式ポリオレフィン樹脂として日本合成ゴム社製ＡＲＴＯＮの厚さ２００μｍの１枚板が例示される。ベース基板の一方の面に、耐熱性、耐溶剤性または耐透湿性機能を持つハードコート層、および耐透気性機能を持つガスバリア層が形成されたポリエステル樹脂、ポリエチレン樹脂あるいはポリエーテルスルホン樹脂などからなる補助の基板（あるいはフィルムもしくは膜）を配置する。
【００６７】
以上のように基板７１などをプラスチックで構成する場合は、基板７１などはベース基板と補助基板から構成する。ベース基板の他方の面に、前述と同様にハードコート層およびガスバリア層が形成されたポリエーテルスルホン樹脂などからなる補助基板（あるいはフィルムもしくは膜）を配置する。補助基板の光学的遅相軸と補助基板の光学的遅相軸とのなす角度が９０度となるようにすることが好ましい。なお、ベース基板と補助基板とは接着剤もしくは粘着剤を介して貼り合わせて積層基板とする。
【００６８】
接着剤としてはＵＶ（紫外線）硬化型でアクリル系の樹脂からなるものを用いることが好ましい。また、アクリル樹脂はフッ素基を有するものを用いることが好ましい。その他、エポキシ系の接着剤あるいは粘着剤を用いてもよい。接着剤あるいは粘着剤の屈折率は１．４７以上１．５４以下のものを用いることが好ましい。また、基板の屈折率との屈折率差が０．０３以下となるようにすることが好ましい。特に接着剤は先に記載いたような酸化チタンなどの光拡散材を添加し、光散乱層として機能させることが好ましい。
【００６９】
補助基板および補助基板をベース基板に貼り合わせる際には、補助基板の光学的遅相軸と補助基板の光学的遅相軸とがなす角度を４５度以上１２０度以下にすることが好ましい。さらに好ましくは８０度以上１００度以下することがよい。この範囲にすることにより、補助基板および補助基板であるポリエーテルスルホン樹脂などで発生する位相差を積層基板内で完全に打ち消すことができる。したがって、表示パネル用プラスチック基板は位相差の無い等方性基板として扱うことができるようになる。したがって、円偏光板を使用した構成で、位相状態が異なることによる表示パネルのムラが発生しない。もちろん、円偏光板に関する事項は、基板がプラスチックに限定されるものではなく、ガラス基板の場合にも有効であることは言うまでもない。基板表面で反射する外光によるコントラスト低下を有効に抑制などできるからである。
【００７０】
この構成により、位相差を持ったフィルム基板またはフィルム積層基板に比べて、著しく汎用性が広がる。つまり、位相差フィルムを組み合わせることにより直線偏光を楕円偏光に設計どおりに変換できるようになるからである。基板などに位相差があるとこの位相差により設計値との誤差が発生する。
【００７１】
ここで、ハードコート層としては、ポリエステル樹脂、エポキシ系樹脂、ウレタン系樹脂またはアクリル系樹脂等を用いることができ、ストライプ状電極（単純マトリックス型ＥＬ表示パネル）あるいは画素電極（アクティブマトリックス型表示パネル）を透明導電膜の第１のアンダーコート層とを兼ねる。
【００７２】
また、ガスバリア層としては、ＳiＯ2、ＳiＯxなどの無機材料、またはポリビニールアルコール、ポリイミドなどの有機材料等を用いることができる。粘着剤、接着剤などとしては、先に記述したアクリル系の他にエポキシ系接着剤、またはポリエステル系接着剤等を用いることができる。なお、接着層の厚みは１００μｍ以下とする。ただし、基板など表面の凹凸を平滑化するために１０μｍ以上とすることが好ましい。
【００７３】
トランジスタ１１はＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を採用することが好ましい。また、本明細書ではＥＬ素子としてＥＬ素子（ＯＥＬ、ＰＥＬ、ＰＬＥＤ、ＯＬＥＤなど多種多様な略称で記述される）１５を例にあげて説明するがこれに限定するものではなく、無機ＥＬ素子にも適用されることは言うまでもない。
【００７４】
まず、有機ＥＬ表示パネルに用いられるアクティブマトリックス方式は、
特定の画素を選択し、必要な表示情報を与えられること。
１フレーム期間を通じてＥＬ素子に電流を流すことができることという２つの条件を満足させなければならない。
【００７５】
この２つの条件を満足させるため、図４６に図示する従来の有機ＥＬの画素構成では、第１のトランジスタ１１ｂは画素を選択するためのスイッチング用トランジスタ、第２のトランジスタ１１ａはＥＬ素子（ＥＬ膜）１５に電流を供給するための駆動用トランジスタとする。
【００７６】
この構成を用いて階調を表示させる場合、駆動用トランジスタ１１ａのゲート電圧として階調に応じた電圧を印加する必要がある。したがって、駆動用トランジスタ１１ａのオン電流のばらつきがそのまま表示に現れる。
【００７７】
トランジスタのオン電流は単結晶で形成されたトランジスタであれば、きわめて均一であるが、安価なガラス基板に形成することのできる形成温度が４５０度以下の低温ポリシリ技術で形成した低温多結晶トタンジスタでは、そのしきい値のばらつきが±０．２Ｖ〜０．５Ｖの範囲でばらつきがある。そのため、駆動用トランジスタ１１ａを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。これらのムラは、しきい値電圧のばらつきのみならず、トランジスタの移動度、ゲート絶縁膜の厚みなどでも発生する。また、トランジスタ１１の劣化によっても特性は変化する。
【００７８】
この現象は、低温ポリシリコン技術に限定されるものではなく、プロセス温度が４５０度（摂氏）以上の高温ポリシリコン技術でも、固相（ＣＧＳ）成長させた半導体膜を用いてトランジスタなどを形成したものでも発生する。その他、有機トランジスタでも発生する。アモルファスシリコントランジスタでも発生する。
【００７９】
以下に説明する本発明は、これらの技術に対応し、対策できる構成あるいは方式である。なお、本明細書では低温ポリシリコン技術で形成したトランジスタを主として説明する。
【００８０】
したがって、図４６のように、電圧を書き込むことにより、階調を表示させる方法では、均一な表示を得るために、デバイスの特性を厳密に制御する必要がある。しかし、現状の低温多結晶ポリシリコントランジスタなどではこのバラツキを所定範囲以内の抑えるというスペックを満足できない。
【００８１】
本発明のＥＬ表示装置の画素構造は、具体的には図１に示すように単位画素が最低４つからなる複数のトランジスタ１１ならびにＥＬ素子により形成される。画素電極はソース信号線と重なるように構成する。つまり、ソース信号線１８上に絶縁膜あるいはアクリル材料からなる平坦化膜を形成して絶縁し、この絶縁膜上に画素電極１０５を形成する。このようにソース信号線１８上の少なくとも１部に画素電極を重ねる構成をハイアパーチャ（ＨＡ）構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態が期待できる。
【００８２】
ゲート信号線（第１の走査線）１７ａをアクティブ（ＯＮ電圧を印加）とすることによりＥＬ素子１５の駆動用のトランジスタ１１ａおよびスイッチ用トランジスタ１１ｃを通して、前記ＥＬ素子１５に流すべき電流値をソースドライバ回路１４から流す。また、トランジスタ１１ａのゲートとドレイン間を短絡するようにトランジスタ１１ｂがゲート信号線１７ａアクティブ（ＯＮ電圧を印加）となることにより開くと共に、トランジスタ１１ａのゲートとソース間に接続されたコンデンサ（キャパシタ、蓄積容量、付加容量）１９にトランジスタ１１ａのゲート電圧（あるいはドレイン電圧）を記憶する（図３の（ａ）を参照のこと）。
【００８３】
なお、コンデンサ（蓄積容量）１９の大きさは、０．２ｐＦ以上２ｐＦ以下とすることがよく、中でもコンデンサ（蓄積容量）１９の大きさは、０．４ｐＦ以上１．２ｐＦ以下とすることがよい。画素サイズを考慮してコンデンサ１９の容量を決定する。１画素に必要な容量をＣｓ（ｐＦ）とし、１画素が占める面積（開口率ではない）をＳｐ（平方μｍ）とすれば、５００／Ｓｐ ≦ Ｃｓ ≦ ２００００／Ｓｐとし、さらに好ましくは、１０００／Ｓｐ ≦ Ｃｓ ≦ １００００／Ｓｐとなるようにする。なお、トランジスタのゲート容量は小さいので、ここでいうＣｓとは、蓄積容量（コンデンサ）１９単独の容量である。
【００８４】
ゲート信号線１７ａを非アクティブ（ＯＦＦ電圧を印加）、ゲート信号線１７ｂをアクティブとして、電流の流れる経路を前記第１のトランジスタ１１ａ並びにＥＬ素子１５に接続されたトランジスタ１１ｄならびに前記ＥＬ素子１５を含む経路に切り替えて、記憶した電流を前記ＥＬ素子１５に流すように動作する（図３の（ｂ）を参照のこと）。
【００８５】
この回路は１画素内に４つのトランジスタ１１を有しており、トランジスタ１１ａ のゲートはトランジスタ１１ｂのソースに接続されている。また、トランジスタ１１ｂおよびトランジスタ１１ｃのゲートはゲート信号線１７ａに接続されている。トランジスタ１１ｂのドレインはトランジスタ１１ｃのソースならびにトランジスタ１１ｄのソースに接続され、トランジスタ１１ｃのドレインはソース信号線１８に接続されている。トランジスタ１１ｄのゲートはゲート信号線１７ｂに接続され、トランジスタ１１ｄのドレインはＥＬ素子１５のアノード電極に接続されている。
【００８６】
なお、図１ではすべてのトランジスタはＰチャンネルで構成している。Ｐチャンネルは多少Ｎチャンネルのトランジスタに比較してモビリティが低いが、耐圧が大きくまた劣化も発生しにくいので好ましい。しかし、本発明はＥＬ素子構成をＰチャンネルで構成することのみに限定するものではない。Ｎチャンネルのみで構成してもよい。また、ＮチャンネルとＰチャンネルの両方を用いて構成してもよい。
【００８７】
最適には画素を構成するトランジスタ１１をすべてＰチャンネルで形成し、内蔵ゲートドライバ回路１２もＰチャンネルで形成することが好ましい。このようにアレイをＰチャンネルのみのトランジスタで形成することにより、マスク枚数が５枚となり、低コスト化、高歩留まり化を実現できる。
【００８８】
以下、さらに本発明の理解を容易にするために、本発明のＥＬ素子構成について図３を用いて説明する。本発明のＥＬ素子構成は２つのタイミングにより制御される。第１のタイミングは必要な電流値を記憶させるタイミングである。このタイミングでトランジスタ１１ｂならびにトランジスタ１１ｃがＯＮすることにより、等価回路として図３の（ａ）となる。ここで、信号線より所定の電流Ｉｗが書き込まれる。これによりトランジスタ１１ａはゲートとドレインが接続された状態となり、このトランジスタ１１ａとトランジスタ１１ｃを通じて電流Ｉｗが流れる。したがって、トランジスタ１１ａのゲート−ソースの電圧はＩ１が流れるような電圧となる。
【００８９】
第２のタイミングはトランジスタ１１ｂとトランジスタ１１ｃが閉じ、トランジスタ１１ｄが開くタイミングであり、そのときの等価回路は図３の（ｂ）となる。トランジスタ１１ａのソース−ゲート間の電圧は保持されたままとなる。この場合、トランジスタ１１ａは常に飽和領域で動作するため、Ｉｗの電流は一定となる。
【００９０】
このように動作させると、図５に図示するようになる。つまり、図５の（ａ）の５１ａは表示画面５０における、ある時刻での電流プログラムされている画素（行）（書き込み画素行）を示している。この画素（行）５１ａは、図５の（ｂ）に図示するように非点灯（非表示画素（行））とする。他の画素（行）は表示画素（行）５３とする（表示領域５３の画素１６のＥＬ素子１５には電流が流れ、ＥＬ素子１５が発光している）。
【００９１】
図１の画素構成の場合、図３の（ａ）に示すように、電流プログラム時は、プログラム電流Ｉｗがソース信号線１８に流れる。この電流Ｉｗがトランジスタ１１ａを流れ、Ｉｗを流す電流が保持されるように、コンデンサ１９に電圧設定（プログラム）される。このとき、トランジスタ１１ｄはオープン状態（オフ状態）である。
【００９２】
次に、ＥＬ素子１５に電流を流す期間は図３の（ｂ）のように、トランジスタ１１ｃ、１１ｂがオフし、トランジスタ１１ｄが動作する。つまり、ゲート信号線１７ａにオフ電圧（Ｖｇｈ）が印加され、トランジスタ１１ｂ、１１ｃがオフする。一方、ゲート信号線１７ｂにオン電圧（Ｖｇｌ）が印加され、トランジスタ１１ｄがオンする。
【００９３】
このタイミングチャートを図４に図示する。なお、図４などにおいて、括弧内の添え字（たとえば、（１）など）は画素行の番号を示している。つまり、ゲート信号線１７ａ（１）とは、画素行（１）のゲート信号線１７ａを示している。また、図４の上段の＊Ｈ（「＊」には任意の記号、数値が当てはまり、水平走査線の番号を示す）とは、水平走査期間を示している。つまり、１Ｈとは第１番目の水平走査期間である。なお、以上の事項は、説明を容易にするためであって、限定（１Ｈの番号、１Ｈ周期、画素行番号の順番など）するものではない。
【００９４】
図４でわかるように、各選択された画素行（選択期間は、１Ｈとしている）において、ゲート信号線１７ａにオン電圧が印加されている時には、ゲート信号線１７ｂにはオフ電圧が印加されている。また、この期間は、ＥＬ素子１５には電流が流れていない（非点灯状態）。選択されていない画素行において、ゲート信号線１７ａにオフ電圧が印加され、ゲート信号線１７ｂにはオン電圧が印加されている。また、この期間は、ＥＬ素子１５に電流が流れている（点灯状態）。
【００９５】
なお、トランジスタ１１ａのゲートとトランジスタ１１ｃのゲートは同一のゲート信号線１７ａに接続している。しかし、トランジスタ１１ａのゲートとトランジスタ１１ｃのゲートとを異なるゲート信号線１７に接続してもよい（図３２を参照のこと）。１画素のゲート信号線は３本となる（図１の構成は２本である）。トランジスタ１１ｂのゲートのＯＮ／ＯＦＦタイミングとトランジスタ１１ｃのゲートのＯＮ／ＯＦＦタイミングを個別に制御することにより、トランジスタ１１ａのばらつきによるＥＬ素子１５の電流値バラツキをさらに低減することができる。
【００９６】
ゲート信号線１７ａとゲート信号線１７ｂとを共通にし、トランジスタ１１ｃと１１ｄが異なった導電型（ＮチャンネルとＰチャンネル）とすると、駆動回路の簡略化、ならびに画素の開口率を向上させることが出来る。
【００９７】
このように構成すれば本発明の動作タイミングとしては信号線からの書きこみ経路がオフになる。すなわち所定の電流が記憶される際に、電流の流れる経路に分岐があると正確な電流値がトランジスタ１１ａのソース（Ｓ）−ゲート（Ｇ）間容量（コンデンサ）に記憶されない。トランジスタ１１ｃとトランジスタ１１ｄを異なった導電形にすることにより、お互いの閾値を制御することによって走査線の切り替わりのタイミングで必ずトランジスタ１１ｃがオフしたのちに、トランジスタ１１ｄがオンすることが可能になる。
【００９８】
ただし、この場合お互いの閾値を正確にコントロールする必要があるのでプロセスの注意が必要である。なお、以上述べた回路は最低４つのトランジスタで実現可能であるが、より正確なタイミングのコントロールあるいは後述するように、ミラー効果低減のためにトランジスタ１１ｅを図２に示すように、カスケード接続してトランジスタの総数が４以上になっても動作原理は同じである。このようにトランジスタ１１ｅを加えた構成とすることにより、トランジスタ１１ｃを介してプログラムした電流がより精度よくＥＬ素子１５に流すことができるようになる。
【００９９】
なお、本発明の画素構成は図１、図２の構成に限定されるものではない。たとえば、図１１３のように構成してもよい。図１１３は、図１の構成に比較してスイッチ用トランジスタ１１ｄがない。替わりに切り替えスイッチ１１３１が形成または配置されている。図１のスイッチ１１ｄは駆動用トランジスタ１１ａからＥＬ素子１５に流れる電流をオンオフ（流す、流さない）制御する機能を有する。以降の実施例でも説明をするが、本発明はこのトランジスタ１１ｄのオンオフ制御機能が重要な構成要素である。トランジスタ１１ｄを形成せず、オンオフ機能を実現するのが、図１１３の構成である。
【０１００】
図１１３において、切り替えスイッチ１１３１のａ端子は、アノード電圧Ｖｄｄに接続されている。なお、ａ端子に印加する電圧はアノード電圧Ｖｄｄに限定されるものではなく、ＥＬ素子１５に流れる電流をオフできる電圧であればいずれでもよい。
【０１０１】
切り替えスイッチ１１３１のｂ端子は、カソード電圧（図１１３ではグランドと図示している）に接続されている。なお、ｂ端子に印加する電圧はカソード電圧に限定されるものではなく、ＥＬ素子１５に流れる電流をオンできる電圧であればいずれでもよい。
【０１０２】
切り替えスイッチ１１３１のｃ端子にはＥＬ素子１５のカソード端子が接続されている。なお、切り替えスイッチ１１３１はＥＬ素子１５に流れる電流をオンオフさせる機能を持つものであればいずれでもよい。したがって、図１１３の形成位置に限定されるものではなく、ＥＬ素子１５の電流が流れる経路であればいずれでもよい。また、スイッチの機能の限定されるものでもなく、ＥＬ素子１５に流れる電流をオンオフできればいずれでもよい。つまり、本発明では、ＥＬ素子１５の電流経路にＥＬ素子１５に流す電流をオンオフできるスイッチング手段を具備しればいずれの画素構成でもよい。
【０１０３】
また、オフとは完全に電流が流れない状態を意味するものではない。ＥＬ素子１５に流れる電流を通常よりも低減できるものであればよい。以上の事項は本発明の他の構成においても同様である。
【０１０４】
切り替えスイッチ１１３１は、ＰチャンネルとＮチャンネルのトランジスタを組み合わせることにより容易に実現できるので説明を要さないであろう。たとえば、アナログスイッチを２回路形成すればよい。もちろん、スイッチ１１３１はＥＬ素子１５に流れる電流をオンオフするだけであるから、ＰチャンネルトランジスタあるいはＮチャンネルトランジスタでも形成することができることは言うまでもない。
【０１０５】
スイッチ１１３１がａ端子に接続されている時は、ＥＬ素子１５のカソード端子にＶｄｄ電圧が印加される。したがって、駆動用トランジスタ１１ａのゲート端子Ｇがいずれの電圧保持状態であってもＥＬ素子１５には電流が流れない。したがって、ＥＬ素子１５は非点灯状態となる。
【０１０６】
スイッチ１１３１がｂ端子に接続されている時は、ＥＬ素子１５のカソード端子にＧＮＤ電圧が印加される。したがって、駆動用トランジスタ１１ａのゲート端子Ｇに保持された電圧状態に応じてＥＬ素子１５に電流が流れる。したがって、ＥＬ素子１５は点灯状態となる。
【０１０７】
以上のことより図１１３の画素構成では、駆動用トランジスタ１１ａとＥＬ素子１５間にはスイッチング用トランジスタ１１ｄが形成されていない。しかし、スイッチ１１３１を制御することによりＥＬ素子１５の点灯制御を行うことができる。
【０１０８】
図１、図２などの画素構成では、駆動用トランジスタ１１ａは１画素につき１個である。本発明はこれに限定するものではなく、駆動用トランジスタ１１ａは１画素に複数個を形成または配置してもよい。図１１６はその実施例である。図１１６では１画素に２個の駆動用トランジスタ１１ａ１、１１ａ２が形成され、２個の駆動用トランジスタ１１ａ１、１１ａ２のゲート端子は共通のコンデンサ１９に接続されている。駆動用トランジスタ１１ａを複数個形成することにより、プログラムされる電流バラツキが低減するという効果がある。他の構成は、図１などと同様であるので説明を省略する。
【０１０９】
図１、図２は駆動用トランジスタ１１ａが出力する電流をＥＬ素子１５に流し、前記電流を駆動用トランジスタ１１ａとＥＬ素子１５間に配置されたスイッチ用トランジスタ１１ｄでオンオフ制御するものであった。しかし、本発明はこれに限定されるものではない。たとえば、図１１７の構成が例示される。
【０１１０】
図１１７の実施例では、ＥＬ素子１５に流す電流が駆動用トランジスタ１１ａで制御される。ＥＬ素子１５に流れる電流をオンオフさせるのはＶｄｄ端子とＥＬ素子１５間に配置されたスイッチ用トランジスタ１１ｄで制御される。したがって、本発明はスイッチ用トランジスタ１１ｄの配置はどこでもよく、ＥＬ素子１５に流れる電流を制御できるものであればいずれでもよい。
【０１１１】
トランジスタ１１ａの特性のバラツキはトランジスタサイズに相関がある。特性バラツキを小さくするため、第１のトランジスタ１１ａのチャンネル長が５μｍ以上１００μｍ以下とすることが好ましい。さらに好ましくは、第１のトランジスタ１１ａのチャンネル長が１０μｍ以上５０μｍ以下とすることが好ましい。これは、チャンネル長Ｌを長くした場合、チャンネルに含まれる粒界が増えることによって電界が緩和されキンク効果が低く抑えられるためであると考えられる。
【０１１２】
以上のように、本発明は、ＥＬ素子１５に電流が流れこむ経路、またはＥＬ素子１５から電流が流れ出す経路（つまり、ＥＬ素子１５の電流経路である）にＥＬ素子１５に流れる電流を制御する回路手段を構成または形成もしくは配置したものである。
【０１１３】
電流プログラム方式の１つであるカレントミラー方式であっても、図１１４に図示すうように、駆動用トランジスタ１１ｂとＥＬ素子１５間にスイッチング素子としてのトランジスタ１１ｇを形成または配置することによりＥＬ素子１５に流れる電流をオンオフすることができる（制御することができる）。もちろん、トランジスタ１１ｇは図１１３のスイッチ１１３１に置き換えても良い。
【０１１４】
なお、図１１４のスイッチング用トランジスタ１１ｄ、１１ｃは１本のゲート信号線１７ａに接続されているが、図１１５に図示するように、トランジスタ１１ｃはゲート信号線１７ａ１で制御し、トランジスタ１１ｄはゲート信号線１７ａ２で制御するように構成してもよい。図１１５の構成の方が、画素１６の制御の汎用性が高くなる。
【０１１５】
また、図４２の（ａ）に図示するように、トランジスタ１１ｂ、１１ｃなどはＮチャンネルトランジスタで形成してもよい。また、図４２の（ｂ）に図示するようにトランジスタ１１ｃ、１１ｄなどはＰチャンネルトランジスタで形成してもよい。
【０１１６】
本特許の発明の目的は、トランジスタ特性のばらつきが表示に影響を与えない回路構成を提案するものであり、そのために４トランジスタ以上が必要である。これらのトランジスタ特性により、回路定数を決定する場合、４つのトランジスタの特性がそろわなければ、適切な回路定数を求めることが困難である。レーザー照射の長軸方向に対して、チャンネル方向が水平の場合と垂直の場合では、トランジスタ特性の閾値と移動度が異なって形成される。なお、どちらの場合もばらつきの程度は同じである。水平方向と、垂直方向では移動度、閾値のあたいの平均値が異なる。したがって、画素を構成するすべてのトランジスタのチャンネル方向は同一であるほうが望ましい。
【０１１７】
また、蓄積容量１９の容量値をＣｓ（ｐＦ）、第２のトランジスタ１１ｂのオフ電流値をＩｏｆｆ（ｐＡ）とした場合、次式を満足させることが好ましい。
【０１１８】
３ ＜ Ｃｓ／Ｉｏｆｆ ＜ ２４
さらに好ましくは、次式を満足させることが好ましい。
【０１１９】
６ ＜ Ｃｓ／Ｉｏｆｆ ＜ １８
トランジスタ１１ｂのオフ電流Ｉｏｆｆを５ｐＡ以下とすることにより、ＥＬを流れる電流値の変化を２％以下に抑えることが可能である。これはリーク電流が増加すると、電圧非書き込み状態においてゲート−ソース間（コンデンサの両端）に貯えられた電荷を１フィールド間保持できないためである。したがって、コンデンサ１９の蓄積用容量が大きければオフ電流の許容量も大きくなる。前記式を満たすことによって隣接画素間の電流値の変動を２％以下に抑えることができる。
【０１２０】
また、アクティブマトリックスを構成するトランジスタがｐ−チャンネルポリシリコン薄膜トランジスタに構成され、トランジスタ１１ｂがデュアルゲート以上であるマルチゲート構造とすることが好ましい。トランジスタ１１ｂは、トランジスタ１１ａのソース−ドレイン間のスイッチとして作用するため、できるだけＯＮ／ＯＦＦ比の高い特性が要求される。トランジスタ１１ｂのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることによりＯＮ／ＯＦＦ比の高い特性を実現できる。
【０１２１】
画素１６のトランジスタ１１を構成する半導体膜は、低温ポリシリコン技術において、レーザーアニールにより形成するのが一般的である。このレーザーアニールの条件のバラツキがトランジスタ１１特性のバラツキとなる。しかし、１画素１６内のトランジスタ１１の特性が一致していれば、図１などの電流プログラムを行う方式では、所定の電流がＥＬ素子１５に流れるように駆動することができる。この点は、電圧プログラムにない利点である。レーザーとしてはエキシマレーザーを用いることが好ましい。
【０１２２】
なお、本発明において、半導体膜の形成は、レーザーアニール方法に限定するものではなく、熱アニール方法、固相（ＣＧＳ）成長による方法でもよい。その他、低温ポリシリコン技術に限定するものではなく、高温ポリシリコン技術を用いても良いことはいうまでもない。また、アモルファスシリコン技術を用いて形成した半導体膜であってもよい。
【０１２３】
この課題に対して、本発明では図７に示すように、アニールの時のレーザー照射スポット（レーザー照射範囲）７２をソース信号線１８に平行に照射する。また、１画素列に一致するようにレーザー照射スポット７２を移動させる。もちろん、１画素列に限定するものではなく、たとえば、図５５のＲＧＢを1画素１６という単位でレーザーを照射してもよい（この場合は、３画素列ということになる）。また、複数の画素に同時に照射してもよい。また、レーザーの照射範囲の移動がオーバーラップしてもよいことは言うまでもない（通常、移動するレーザー光の照射範囲はオーバーラップするのが普通である）。
【０１２４】
画素はＲＧＢの３画素で正方形の形状となるように作製されている。したがって、Ｒ、Ｇ、Ｂの各画素は縦長の画素形状となる。したがって、レーザー照射スポット７２を縦長にしてアニールすることにより、１画素内ではトランジスタ１１の特性バラツキが発生しないようにすることができる。また、１つのソース信号線１８に接続されたトランジスタ１１の特性（モビリティ、Ｖｔ、Ｓ値など）を均一にすることができる（つまり、隣接したソース信号線１８のトランジスタ１１とは特性が異なる場合があるが、１つのソース信号線に接続されたトランジスタ１１の特性はほぼ等しくすることができる）。
【０１２５】
図７の構成では、レーザー照射スポット７２の長さの範囲内に３つのパネルが縦に配置されるように形成されている。レーザー照射スポット７２を照射するアニール装置はガラス基板７４の位置決めマーカー７３ａ、７３ｂを認識（パターン認識による自動位置決め）してレーザー照射スポット７２を移動させる。位置決めマーカー７３の認識はパターン認識装置で行う。アニール装置（図示せず）は位置決めマーカー７３を認識し、画素列の位置をわりだす（レーザー照射範囲７２がソース信号線１８と平行になるようにする）。画素列位置に重なるようにレーザー照射スポット７２を照射してアニールを順次行う。
【０１２６】
図７で説明したレーザーアニール方法（ソース信号線１８に平行にライン状のレーザースポットを照射する方式）は、有機ＥＬ表示パネルの電流プログラム方式の時に特に採用することが好ましい。なぜならば、ソース信号線に平行方向にトランジスタ１１の特性が一致しているためである（縦方向に隣接した画素トランジスタの特性が近似している）。そのため、電流駆動時にソース信号線の電圧レベルの変化が少なく、電流書き込み不足が発生しにくい。
【０１２７】
たとえば、白ラスター表示であれば、隣接した各画素のトランジスタ１１ａに流す電流はほぼ同一のため、ソースドライバＩＣ１４から出力する電流振幅の変化が少ない。もし、図１のトランジスタ１１ａの特性が同一であり、各画素に電流プログラムする電流値が画素列で等しいのであれば、電流プログラム時のソース信号線１８の電位は一定である。したがって、ソース信号線１８の電位変動は発生しない。１つのソース信号線１８に接続されたトランジスタ１１ａの特性がほぼ同一であれば、ソース信号線１８の電位変動は小さいことになる。このことは、図３８などの他の電流プログラム方式の画素構成でも同一である（つまり、図７の製造方法を適用することが好ましい）。
【０１２８】
また、図２７、図３０などで説明する複数の画素行を同時書き込みする方式で均一が画像表示（主としてトランジスタ特性のばらつきに起因する表示ムラが発生しにくいからである）を実現できる。図２７などは複数画素行同時に選択するから、隣接した画素行のトランジスタが均一であれば、縦方向のトランジスタ特性ムラはソースドライバ回路１４で吸収できる。
【０１２９】
なお、図７では、ソースドライバ回路１４は、ＩＣチップを積載するように図示しているが、これに限定するものではなく、ソースドライバ回路１４を画素１６と同一プロセスで形成してもよいことは言うまでもない。
【０１３０】
本発明では特に、駆動用トランジスタ１１ｂの閾電圧Ｖｔｈ２が画素内で対応する駆動用トランジスタ１１ａの閾電圧Ｖｔｈ１より低くならない様に設定している。例えば、トランジスタ１１ｂのゲート長Ｌ２をトランジスタ１１ａのゲート長Ｌ１よりも長くして、これらの薄膜トランジスタのプロセスパラメータが変動しても、Ｖｔｈ２がＶｔｈ１よりも低くならない様にする。これにより、微少な電流リークを抑制することが可能である。
【０１３１】
なお、以上の事項は、図３８に図示するカレントミラーの画素構成にも適用できる。図３８では、信号電流が流れる駆動用トランジスタ１１ａ、ＥＬ素子１５等からなる発光素子に流れる駆動電流を制御する駆動用トランジスタ１１ｂの他、ゲート信号線１７ａ１の制御によって画素回路とデータ線ｄａｔａとを接続もしくは遮断する取込用トランジスタ１１ｃ、ゲート信号線１７ａ２の制御によって書き込み期間中にトランジスタ１１ａのゲート・ドレインを短絡するスイッチ用トランジスタ１１ｄ、トランジスタ１１ａのゲート−ソース間電圧を書き込み終了後も保持するための容量Ｃ１９および発光素子としてのＥＬ素子１５などから構成される。
【０１３２】
図３８でトランジスタ１１ｃ、１１ｄはＮチャンネルトランジスタ、その他のトランジスタはＰチャンネルトランジスタで構成しているが、これは一例であって、必ずしもこの通りである必要はない。容量Ｃｓは、その一方の端子をトランジスタ１１ａのゲートに接続され、他方の端子はＶｄｄ（電源電位）に接続されているが、Ｖｄｄに限らず任意の一定電位でも良い。ＥＬ素子１５のカソード（陰極）は接地電位に接続されている。
【０１３３】
次に、本発明のＥＬ表示パネルあるいはＥＬ表示装置について説明をする。図６はＥＬ表示装置の回路を中心とした説明図である。画素１６がマトリックス状に配置または形成されている。各画素１６には各画素の電流プログラムを行う電流を出力するソースドライバ回路１４が接続されている。ソースドライバ回路１４の出力段は映像信号のビット数に対応したカレントミラー回路が形成されている（後に説明する）。たとえば、６４階調であれば、６３個のカレントミラー回路が各ソース信号線に形成され、これらのカレントミラー回路の個数を選択することにより所望の電流をソース信号線１８に印加できるように構成されている（図４８を参照のこと）。
【０１３４】
なお、１つのカレントミラー回路の最小出力電流は１０ｎＡ以上５０ｎＡにしている。特にカレントミラー回路の最小出力電流は１５ｎＡ以上３５ｎＡにすることがよい。ソースドライバＩＣ１４内のカレントミラー回路を構成するトランジスタの精度を確保するためである。
【０１３５】
また、ソース信号線１８の電荷を強制的に放出または充電するプリチャージあるいはディスチャージ回路を内蔵する。ソース信号線１８の電荷を強制的に放出または充電するプリチャージあるいはディスチャージ回路の電圧（電流）出力値は、Ｒ、Ｇ、Ｂで独立に設定できるように構成することが好ましい。ＥＬ素子１５の閾値がＲＧＢで異なるからである（プリチャージ回路については図６５、図６７およびその説明を参照のこと）。
【０１３６】
ＥＬ素子は大きな温度依存性特性（温特）があることが知られている。この温特による発光輝度変化を調整するため、カレントミラー回路に出力電流を変化させるサーミスタあるいはポジスタなどの非直線素子を付加し、温特による変化を前記サーミスタなどで調整することによりアナログ的に基準電流を調整する（変化させる）。
【０１３７】
本発明において、ソースドライバ１４は半導体シリコンチップで形成し、チップオンガラス（ＣＯＧ）技術で基板７１のソース信号線１８の端子と接続されている。ソースドライバ１４の実装は、ＣＯＧ技術に限定するものではなく、チップオンフィルム（ＣＯＦ）技術に前述のソースドライバＩＣ１４などを積載し、表示パネルの信号線と接続した構成としてもよい。また、ドライブＩＣは電源ＩＣ８２を別途作製し、３チップ構成としてもよい。
【０１３８】
一方、ゲートドライバ回路１２は低温ポリシリコン技術で形成している。つまり、画素のトランジスタと同一のプロセスで形成している。これは、ソースドライバ回路１４に比較して内部の構造が容易で、動作周波数も低いためである。したがって、低温ポリシリ技術で形成しても容易に形成することができ、また、狭額縁化を実現できる。もちろん、ゲートドライバ回路１２をシリコンチップで形成し、ＣＯＧ技術などを用いて基板７１上に実装してもよいことは言うまでもない。また、画素トランジスタなどのスイッチング素子、ゲートドライバなどは高温ポリシリコン技術で形成してもよく、有機材料で形成（有機トランジスタ）してもよい。
【０１３９】
ゲートドライバ回路１２はゲート信号線１７ａ用のシフトレジスタ回路６１ａと、ゲート信号線１７ｂ用のシフトレジスタ回路６１ｂとを内蔵する。各シフトレジスタ回路６１は正相と負相のクロック信号（ＣＬＫｘＰ、ＣＬＫｘＮ）、スタートパルス（ＳＴｘ）で制御される（図６を参照のこと）。その他、ゲート信号線の出力、非出力を制御するイネーブル（ＥＮＡＢＬ）信号、シフト方向を上下逆転するアップダウン（ＵＰＤＷＭ）信号を付加することが好ましい。他に、スタートパルスがシフトレジスタにシフトされ、そして出力されていることを確認する出力端子などを設けることが好ましい。なお、シフトレジスタのシフトタイミングはコントロールＩＣ８１からの制御信号で制御される。また、外部データのレベルシフトを行うレベルシフト回路を内蔵する。
【０１４０】
シフトレジスタ回路６１のバッファ容量は小さいため、直接にはゲート信号線１７を駆動することができない。そのため、シフトレジスタ回路６１の出力とゲート信号線１７を駆動する出力ゲート６３間には少なくとも２つ以上のインバータ回路６２が形成されている。
【０１４１】
ソースドライバ１４を低温ポリシリなどのポリシリ技術で基板７１上に直接形成する場合も同様であり、ソース信号線１８を駆動するトランスファーゲートなどのアナログスイッチのゲートとソースドライバ回路１４のシフトレジスタ間には複数のインバータ回路が形成される。以下の事項（シフトレジスタの出力と、信号線を駆動する出力段（出力ゲートあるいはトランスファーゲートなどの出力段間に配置されるインバータ回路に関する事項））は、ソースドライブおよびゲートドライブ回路に共通の事項である。
【０１４２】
たとえば、図６ではソースドライバ１４の出力が直接ソース信号線１８に接続されているように図示したが、実際には、ソースドライバのシフトレジスタの出力は多段のインバータ回路が接続されて、インバータの出力がトランスファーゲートなどのアナログスイッチのゲートに接続されている。
インバータ回路６２はＰチャンネルのＭＯＳトランジスタとＮチャンネルのＭＯＳトランジスタから構成される。先にも説明したようにゲートドライバ回路１２のシフトレジスタ回路６１の出力端にはインバータ回路６２が多段に接続されており、その最終出力が出力ゲート回路６３に接続されている。なお、インバータ回路６２はＰチャンネルのみで構成してもよい。ただし、この場合は、インバータではなく単なるゲート回路として構成してもよい。
【０１４３】
図８は本発明の表示装置の信号、電圧の供給の構成図あるいは表示装置の構成図である。コントロールＩＣ８１からソースドライバ回路１４ａに供給する信号（電源配線、データ配線など）はフレキシブル基板８４を介して供給する。
【０１４４】
図８ではゲートドライバ回路１２の制御信号はコントロールＩＣで発生させ、ソースドライバ１４で、レベルシフトを行った後、ゲートドライバ回路１２に印加している。ソースドライバ１４の駆動電圧は４〜８（Ｖ）であるから、コントロールＩＣ８１から出力された３．３（Ｖ）振幅の制御信号を、ゲートドライバ回路１２が受け取れる５（Ｖ）振幅に変換することができる。
【０１４５】
なお、図８などにおいて１４をソースドライバと記載したが、単なるドライバだけでなく、電源回路、バッファ回路（シフトレジスタなどの回路を含む）、データ変換回路、ラッチ回路、コマンドデコーダ、シフト回路、アドレス変換回路、画像メモリなどを内蔵させてもよい。なお、図８などで説明する構成にあっても、図９などで説明する３辺フリー構成あるいは構成、駆動方式などを適用できることはいうまでもない。
【０１４６】
表示パネルを携帯電話などの情報表示装置に使用する場合、図９に示すように、ソースドライバＩＣ（回路）１４、ゲートドライバＩＣ（回路）１２は、表示パネルの一辺に実装（形成）することが好ましい（なお、このように一辺にドライバＩＣ（回路）を実装（形成）する形態を３辺フリー構成（構造）と呼ぶ。従来は、表示領域のＸ辺にゲートドライバＩＣ１２が実装され、Ｙ辺にソースドライバＩＣ１４が実装されていた）。画面５０の中心線が表示装置の中心になるように設計し易く、また、ドライバＩＣの実装も容易となるからである。なお、ゲートドライバ回路を高温ポリシリコンあるいは低温ポリシリコン技術などで３辺フリーの構成で作製してもよい（つまり、図９のソースドライバ回路１４とゲートドライバ回路１２のうち、少なくとも一方をポリシリコン技術で基板７１に直接形成する）。
【０１４７】
なお、３辺フリー構成とは、基板７１に直接ＩＣを積載あるいは形成した構成だけでなく、ソースドライバＩＣ（回路）１４、ゲートドライバＩＣ（回路）１２などを取り付けたフィルム（ＴＣＰ、ＴＡＢ技術など）を基板７１の一辺（もしくはほぼ一辺）にはりつけた構成も含む。つまり、２辺にＩＣが実装あるいは取り付けられていない構成、配置あるいはそれに類似するすべてを意味する。
【０１４８】
図９のようにゲートドライバ回路１２をソースドライバ回路１４の横に配置すると、ゲート信号線１７は辺Ｃにそって形成する必要がある。
【０１４９】
なお、図９などにおいて太い実線で図示した箇所はゲート信号線１７が並列して形成した箇所を示している。したがって、ｂの部分（画面下部）は走査信号線の本数分のゲート信号線１７が並列して形成され、ａの部分（画面上部）はゲート信号線１７が１本形成されている。
【０１５０】
Ｃ辺に形成するゲート信号線１７のピッチは５μｍ以上１２μｍ以下にする。５μｍ未満では隣接ゲート信号線に寄生容量の影響によりノイズが乗ってしまう。実験によれば７μ以下で寄生容量の影響が顕著に発生する。さらに５μｍ未満では表示画面にビート状などの画像ノイズが激しく発生する。特にノイズの発生は画面の左右で異なり、このビート状などの画像ノイズを低減することは困難である。また、ピッチが１２μｍを越えると表示パネルの額縁幅Ｄが大きくなりすぎ実用的でない。
【０１５１】
前述の画像ノイズを低減するためには、ゲート信号線１７を形成した部分の下層あるいは上層に、グランドパターン（一定電圧に電圧固定あるいは全体として安定した電位に設定されている導電パターン）を配置することにより低減できる。また、別途設けたシールド板（シールド箔（一定電圧に電圧固定あるいは全体として安定した電位に設定されている導電パターン））をゲート信号線１７上に配置すればよい。
【０１５２】
図９のＣ辺のゲート信号線１７はＩＴＯ電極で形成してもよいが、低抵抗化するため、ＩＴＯと金属薄膜とを積層して形成することが好ましい。また、金属膜で形成することが好ましい。ＩＴＯと積層する場合は、ＩＴＯ上にチタン膜を形成し、その上にアルミニウムあるいはアルミニウムとモリブデンの合金薄膜を形成する。もしくはＩＴＯ上にクロム膜を形成する。金属膜の場合は、アルミニウム薄膜、クロム薄膜で形成する。以上の事項は本発明の他の実施例でも同様である。
【０１５３】
なお、図９などにおいて、ゲート信号線１７などは表示領域の片側に配置するとしたがこれに限定するものではなく、両方に配置してもよい。たとえば、ゲート信号線１７ａを画面５０表示画面５０の右側に配置（形成）し、ゲート信号線１７ｂを表示画面５０の左側に配置（形成）してもよい。以上の事項は他の実施例でも同様である。
【０１５４】
また、ソースドライバＩＣ１４とゲートドライバＩＣ１２とを１チップ化してもよい。１チップ化すれば、表示パネルへのＩＣチップの実装が１個で済む。したがって、実装コストも低減できる。また、１チップドライバＩＣ内で使用する各種電圧も同時に発生することができる。
【０１５５】
なお、ソースドライバＩＣ１４、ゲートドライバＩＣ１２はシリコンなどの半導体ウエハで作製し、表示パネルに実装するとしたがこれに限定するものではなく、低温ポリシリコン技術、高温ポリシリコン技術により表示パネル８２に直接形成してもよいことは言うまでもない。
【０１５６】
なお、画素は、Ｒ、Ｇ、Ｂの３原色としたがこれに限定するものではなく、シアン、イエロー、マゼンダの３色でもよい。また、Ｂとイエローの２色でもよい。もちろん、単色でもよい。また、Ｒ、Ｇ、Ｂ、シアン、イエロー、マゼンダの６色でもよい。Ｒ、Ｇ、Ｂ、シアン、マゼンダの５色でもよい。これらはナチュラルカラーとして色再現範囲が拡大し良好な表示を実現できる。以上のように本発明のＥＬ表示装置は、ＲＧＢの３原色でカラー表示を行うものに限定されるものではない。
【０１５７】
有機ＥＬ表示パネルのカラー化には主に三つの方式があり、色変換方式はこのうちの一つである。発光層として青色のみの単層を形成すればよく、フルカラー化に必要な残りの緑色と赤色は、青色光から色変換によって作り出す。したがって、ＲＧＢの各層を塗り分ける必要がない、ＲＧＢの各色の有機ＥＬ材料をそろえる必要がないという利点がある。色変換方式は、塗り分け方式のようは歩留まり低下がない。本発明のＥＬ表示パネルなどはこのいずれの方式でも適用される。
【０１５８】
また、３原色の他に、白色発光の画素を形成してもよい。白色発光の画素はＲ、Ｇ、Ｂ発光の構造を積層することのより作製（形成または構成）することにより実現できる。１組の画素は、ＲＧＢの３原色と、白色発光の画素１６Ｗからなる。白色発光の画素を形成することにより、白色のピーク輝度が表現しやすくなる。したがって、輝き感のある画像表示実現できる。
【０１５９】
ＲＧＢなどの３原色を１組の画素をする場合であっても、各色の画素電極の面積は異ならせることが好ましい。もちろん、各色の発光効率がバランスよく、色純度もバランスがよければ、同一面積でもかまわない。しかし、１つまたは複数の色のバランスが悪ければ、画素電極（発光面積）を調整することが好ましい。各色の電極面積は電流密度を基準に決定すればよい。つまり、色温度が７０００Ｋ（ケルビン）以上１２０００Ｋ以下の範囲で、ホワイトバランスを調整した時、各色の電流密度の差が±３０％以内となるようにする。さらに好ましくは±１５％以内となるようにする。たとえば、電流密度が１００Ａ／平方メーターをすれば、３原色がいずれも７０Ａ／平方メーター以上１３０Ａ／平方メーター以下となるようにする。さらに好ましくは、３原色がいずれも８５Ａ／平方メーター以上１１５Ａ／平方メーター以下となるようにする。
【０１６０】
ＥＬ素子１５は自己発光素子である。この発光による光がスイッチング素子としてのトランジスタに入射するとホトコンダクタ現象（ホトコン）が発生する。ホトコンとは、光励起によりトランジスタなどのスイッチング素子のオフ時でのリーク（オフリーク）が増える現象を言う。
【０１６１】
この課題に対処するため、本発明ではゲートドライバ回路１２（場合によってはソースドライバ１４）の下層、画素トランジスタ１１の下層の遮光膜を形成している。遮光膜はクロムなどの金属薄膜で形成し、その膜厚は５０ｎｍ以上１５０ｎｍ以下にする。膜厚が薄いと遮光効果が乏しく、厚いと凹凸が発生して上層のトランジスタ１１Ａ１のパターニングが困難になる。
【０１６２】
ゲートドライバ回路１２などは裏面だけでなく、表面からの光の進入も抑制するべきである。ホトコンの影響により誤動作するからである。したがって、本発明では、カソード電極が金属膜の場合は、ドライバ１２などの表面にもカソード電極を形成し、この電極を遮光膜として用いている。
【０１６３】
しかし、ドライバ１２の上にカソード電極を形成すると、このカソード電極からの電界によるドライバの誤動作あるいはカソード電極とドライバ回路の電気的接触が発生する可能性がある。この課題に対処するため、本発明ではゲートドライバ回路１２などの上に少なくとも１層、好ましくは複数層のＥＬ膜を画素電極上のＥＬ膜形成と同時に形成する。
【０１６４】
画素の１つ以上のトランジスタ１１の端子間あるいはトランジスタ１１と信号線とが短絡すると、ＥＬ素子１５が常時、点灯する輝点となる場合がある。この輝点は視覚的にめだつので黒点化（非点灯）する必要がある。輝点に対しては、該当画素１６を検出し、コンデンサ１９にレーザー光を照射してコンデンサの端子間を短絡させる。したがって、コンデンサ１９には電荷を保持できなくなるので、トランジスタ１１ａは電流を流さなくすることができる。レーザー光を照射する位置にあたるカソード膜を除去しておくことが望ましい。レーザー照射により、コンデンサ１９の端子電極とカソード膜とがショートすることを防止するためである。
【０１６５】
画素１６のトランジスタ１１の欠陥は、ソースドライバＩＣ１４などにも影響を与える。例えば、図４５では駆動用トランジスタ１１ａにソース−ドレイン（ＳＤ）ショート４５２が発生していると、パネルのＶｄｄ電圧がソースドライバＩＣ１４に印加される。したがって、ソースドライバＩＣ１４の電源電圧は、パネルの電源電圧Ｖｄｄと同一かもしくは高くしておくことが好ましい。なお、ソースドライバＩＣで使用する基準電流は電子ボリウム４５１で調整できるように構成しておくことが好ましい。
【０１６６】
トランジスタ１１ａにＳＤショート４５２が発生していると、ＥＬ素子１５に過大な電流が流れる。つまり、ＥＬ素子１５が常時点灯状態（輝点）となる。輝点は欠陥として目立ちやすい。たとえば、図４５において、トランジスタ１１ａのソース−ドレイン（ＳＤ）ショートが発生していると、トランジスタ１１ａのゲート（Ｇ）端子電位の大小に関わらず、Ｖｄｄ電圧からＥＬ素子１５に電流が常時流れる（トランジスタ１１ｄがオンの時）。したがって、輝点となる。
【０１６７】
一方、トランジスタ１１ａにＳＤショートが発生していると、トランジスタ１１ｃがオン状態の時、Ｖｄｄ電圧がソース信号線１８に印加されソースドライバ１４にＶｄｄ電圧が印加される。もし、ソースドライバ１４の電源電圧がＶｄｄ以下であれば、耐圧を越えて、ソースドライバ１４が破壊される恐れがある。そのため、ソースドライバ１４の電源電圧はＶｄｄ電圧（パネルの高い方の電圧）以上にすることが好ましい。
【０１６８】
トランジスタ１１ａのＳＤショートなどは、点欠陥にとどまらず、パネルのソースドライバ回路を破壊につながる恐れがあり、また、輝点は目立つためパネルとしては不良となる。したがって、トランジスタ１１ａとＥＬ素子１５間を接続する配線を切断し、輝点を黒点欠陥にする必要がある。この切断には、レーザー光などの光学手段を用いて切断することがよい。
【０１６９】
以下、本発明の駆動方法について説明をする。図１に示すように、ゲート信号線１７ａは行選択期間に導通状態（ここでは図１のトランジスタ１１がｐチャネルトランジスタであるためローレベルで導通となる）となり、ゲート信号線１７ｂは非選択期間時に導通状態とする。
【０１７０】
ソース信号線１８には寄生容量（図示せず）が存在する。寄生容量は、ソース信号線１８とゲート信号線１７とのクロス部の容量、トランジスタ１１ｂ、１１ｃのチャンネル容量などにより発生する。
【０１７１】
ソース信号線１８の電流値変化に要する時間ｔは浮遊容量の大きさをＣ、ソース信号線の電圧をＶ、ソース信号線に流れる電流をＩとするとｔ＝Ｃ・Ｖ／Ｉであるため電流値を１０倍大きくできることは電流値変化に要する時間が１０分の１近くまで短くできる。または、ソース信号線１８の寄生容量が１０倍になっても所定の電流値に変化できるということを示す。従って、短い水平走査期間内に所定の電流値を書きこむためには電流値を増加させることが有効である。
【０１７２】
入力電流を１０倍にすると出力電流も１０倍となり、ＥＬの輝度が１０倍となるため所定の輝度を得るために、図１のトランジスタ１１ｄの導通期間を従来の１０分の１とし、発光期間を１０分の１とすることで、所定輝度を表示するようにした。なお、１０倍を例示して説明しているのは理解を容易にするためである。１０倍に限定するものでないことは言うまでもない。
【０１７３】
つまり、ソース信号線１８の寄生容量の充放電を十分に行い、所定の電流値を画素１６のトランジスタ１１ａにプログラムを行うためには、ソースドライバ１４から比較的大きな電流を出力する必要がある。しかし、このように大きな電流をソース信号線１８に流すとこの電流値が画素にプログラムされてしまい、所定の電流に対し大きな電流がＥＬ素子１５に流れる。たとえば、１０倍の電流でプログラムすれば、当然、１０倍の電流がＥＬ素子１５に流れ、ＥＬ素子１５は１０倍の輝度で発光する。所定の発光輝度にするためには、ＥＬ素子１５に流れる時間を１／１０にすればよい。このように駆動することにより、ソース信号線１８の寄生容量を十分に充放電できるし、所定の発光輝度を得ることができる。
【０１７４】
なお、１０倍の電流値を画素のトランジスタ１１ａ（正確にはコンデンサ１９の端子電圧を設定している）に書き込み、ＥＬ素子１５のオン時間を１／１０にするとしたがこれは一例である。場合によっては、１０倍の電流値を画素のトランジスタ１１ａに書き込み、ＥＬ素子１５のオン時間を１／５にしてもよい。逆に１０倍の電流値を画素のトランジスタ１１ａに書き込み、ＥＬ素子１５のオン時間を１／２倍にする場合もあるであろう。
【０１７５】
本発明は、画素への書き込み電流を所定値以外の値にし、ＥＬ素子１５に流れる電流を間欠状態にして駆動することに特徴がある。本明細書では説明を容易にするため、Ｎ倍の電流値を画素のトランジスタ１１に書き込み、ＥＬ素子１５のオン時間を１／Ｎ倍にするとして説明する。しかし、これに限定するものではなく、Ｎ１倍の電流値を画素のトランジスタ１１に書き込み、ＥＬ素子１５のオン時間を１／（Ｎ２）倍（Ｎ１とＮ２とは異なる）でもよいことは言うまでもない。
【０１７６】
白ラスター表示において、表示画面５０の１フィールド（フレーム）期間の平均輝度をＢ０と仮定する。この時、各画素１６の輝度Ｂ１が平均輝度Ｂ０よりも高くなるように電流（電圧）プログラムを行う駆動方法である。かつ、少なくとも１フィールド（フレーム）期間において、非表示領域５２が発生するようにする駆動方法である。したがって、本発明の駆動方法では、１フィールド（フレーム）期間の平均輝度はＢ１よりも低くなる。
【０１７７】
なお、間欠する間隔（非表示領域５２／表示領域５３）は等間隔に限定するものではない。たとえば、ランダムでもよい（全体として、表示期間もしくは非表示期間が所定値（一定割合）となればよい）。また、ＲＧＢで異なっていてもよい。つまり、白（ホワイト）バランスが最適になるように、Ｒ、Ｇ、Ｂ表示期間もしくは非表示期間が所定値（一定割合）となるように調整（設定）すればよい本発明の駆動方法の説明を容易にするため、１／Ｎとは、１Ｆ（１フィールドまたは１フレーム）を基準にしてこの１Ｆを１／Ｎにするとして説明する。しかし、１画素行が選択され、電流値がプログラムされる時間（通常、１水平走査期間（１Ｈ））があるし、また、走査状態によっては誤差も生じることは言うまでもない。
【０１７８】
たとえば、Ｎ＝１０倍の電流で画素１６に電流プログラムし、１／５の期間の間、ＥＬ素子１５を点灯させてもよい。ＥＬ素子１５は、１０／５＝２倍の輝度で点灯する。Ｎ＝２倍の電流で画素１６に電流プログラムし、１／４の期間の間、ＥＬ素子１５を点灯させてもよい。ＥＬ素子１５は、２／４＝０．５倍の輝度で点灯する。つまり、本発明は、Ｎ＝１倍でない電流でプログラムし、かつ、常時点灯（１／１、つまり、間欠表示でない）状態以外の表示を実施するものである。また、ＥＬ素子１５に供給する電流を１フレーム（あるいは１フィールド）の期間において、少なくとも１回、オフする駆動方式である。また、所定値よりも大きな電流で画素１６にプログラムし、少なくとも、間欠表示を実施する駆動方式である。
【０１７９】
有機（無機）ＥＬ表示装置は、ＣＲＴのように電子銃で線表示の集合として画像を表示するディスプレイとは表示方法が基本的に異なる点にも課題がある。つまり、ＥＬ表示装置では、１Ｆ（１フィールドあるいは１フレーム）の期間の間は、画素に書き込んだ電流（電圧）を保持する。そのため、動画表示を行うと表示画像の輪郭ぼけが発生するという課題が発生する。
【０１８０】
本発明では、１Ｆ／Ｎの期間の間だけ、ＥＬ素子１５に電流を流し、他の期間（１Ｆ（Ｎ−１）／Ｎ）は電流を流さない。この駆動方式を実施し画面の一点を観測した場合を考える。この表示状態では１Ｆごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に間欠表示状態となる。動画データ表示を、間欠表示状態でみると画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、ＣＲＴに近い動画表示を実現することができる。
【０１８１】
本発明の駆動方法では、間欠表示を実現する。しかし、間欠表示は、トランジスタ１１ｄを１Ｈ周期でオンオフ制御するだけでよい。したがって、回路のメインクロックは従来と変わらないため、回路の消費電力が増加することもない。液晶表示パネルでは、間欠表示を実現するために画像メモリが必要である。本発明は、画像データは各画素１６に保持されている。したがって、間欠表示を実施するための画像メモリは不要である。
【０１８２】
本発明はスイッチングのトランジスタ１１ｄ、あるいはトランジスタ１１ｅなどをオンオフさせるだけでＥＬ素子１５に流す電流を制御する。つまり、ＥＬ素子１５に流れる電流Ｉｗをオフしても、画像データはそのままコンデンサ１９の保持されている。したがって、次のタイミングでスイッチ用トランジスタ１１ｄなどをオンさせ、ＥＬ素子１５に電流を流せば、その流れる電流は前に流れていた電流値と同一である。本発明では黒挿入（黒表示などの間欠表示）を実現する際においても、回路のメインクロックをあげる必要がない。また、時間軸伸張を実施する必要もないための画像メモリも不要である。また、ＥＬ素子１５は電流を印加してから発光するまでの時間が短く、高速に応答する。そのため、動画表示に適し、さらに間欠表示を実施することのより従来のデータ保持型の表示パネル（液晶表示パネル、ＥＬ表示パネルなど）の問題である動画表示の問題を解決できる。
【０１８３】
さらに、大型の表示装置でソース信号線１８の配線長が長くなり、ソース信号線１８の寄生容量が大きくなる場合は、Ｎ値を大きくすることのより対応できる。ソース信号線１８に印加するプログラム電流値をＮ倍にした場合、ゲート信号線１７ｂ（トランジスタ１１ｄ）の導通期間を１Ｆ／Ｎとすればよい。これによりテレビ、モニターなどの大型表示装置などにも適用が可能である。
【０１８４】
以下、図面を参照しながら、本発明の駆動方法についてさらに詳しく説明をする。ソース信号線１８の寄生容量は、隣接したソース信号線１８間の結合容量、ソースドライブＩＣ（回路）１４のバッファ出力容量、ゲート信号線１７とソース信号線１８とのクロス容量などにより発生する。この寄生容量は通常１０ｐＦ以上となる。電圧駆動の場合は、ソースドライバＩＣ１４からは低インピーダンスで電圧がソース信号線１８に印加されるため、寄生容量が多少大きくとも駆動では問題とならない。
【０１８５】
しかし、電流駆動では特に黒レベルの画像表示では２０ｎＡ以下の微小電流で画素のコンデンサ１９をプログラムする必要がある。したがって、寄生容量が所定値以上の大きさで発生すると、１画素行にプログラムする時間（通常、１Ｈ以内、ただし、２画素行を同時に書き込む場合もあるので１Ｈ以内に限定されるものではない。）内に寄生容量を充放電することができない。１Ｈ期間で充放電できなれば、画素への書き込み不足となり、解像度がでない。
【０１８６】
図１の画素構成の場合、図３の（ａ）に示すように、電流プログラム時は、プログラム電流Ｉｗがソース信号線１８に流れる。この電流Ｉｗがトランジスタ１１ａを流れ、Ｉｗを流す電流が保持されるように、コンデンサ１９に電圧設定（プログラム）される。このとき、トランジスタ１１ｄはオープン状態（オフ状態）である。
【０１８７】
次に、ＥＬ素子１５に電流を流す期間は図３の（ｂ）のように、トランジスタ１１ｃ、１１ｂがオフし、トランジスタ１１ｄが動作する。つまり、ゲート信号線１７ａにオフ電圧（Ｖｇｈ）が印加され、トランジスタ１１ｂ、１１ｃがオフする。一方、ゲート信号線１７ｂにオン電圧（Ｖｇｌ）が印加され、トランジスタ１１ｄがオンする。
【０１８８】
今、電流Ｉ１が本来流す電流（所定値）のＮ倍であるとすると、図３の（ｂ）のＥＬ素子１５に流れる電流もＩｗとなる。したがって、所定値の１０倍の輝度でＥＬ素子１５は発光する。つまり、図１２に図示するように、倍率Ｎを高くするほど、画素１６の表示輝度Ｂも高くなる。したがって、倍率と画素１６の輝度とは比例関係となる。
【０１８９】
そこで、トランジスタ１１ｄを本来オンする時間（約１Ｆ）の１／Ｎの期間だけオンさせ、他の期間（Ｎ−１）／Ｎ期間はオフさせれば、１Ｆ全体の平均輝度は所定の輝度となる。この表示状態は、ＣＲＴが電子銃で画面を走査しているのと近似する。異なる点は、画像を表示している範囲が画面全体の１／Ｎ（全画面を１とする）が点灯している点である（ＣＲＴでは、点灯している範囲は１画素行（厳密には１画素である）。
【０１９０】
本発明では、この１Ｆ／Ｎの画像表示領域５３が図１３の（ｂ）に示すように画面５０の上から下に移動する。本発明では、１Ｆ／Ｎの期間の間だけ、ＥＬ素子１５に電流が流れ、他の期間（１Ｆ・（Ｎ−１）／Ｎ）は電流が流れない。したがって、各画素１６は間欠表示となる。しかし、人間の目には残像により画像が保持された状態となるので、全画面が均一に表示されているように見える。
【０１９１】
なお、図１３に図示するように、書き込み画素行５１ａは非点灯表示５２ａとする。しかし、これは、図１、図２などの画素構成の場合である。図３８などで図示するカレントミラーの画素構成では、書き込み画素行５１ａは点灯状態としてもよい。しかし、本明細書では、説明を容易にするため、主として、図１の画素構成を例示して説明をする。また、図１３、図１６などの所定駆動電流Ｉｗよりも大きい電流でプログラムし、間欠駆動する駆動方法をＮ倍パルス駆動と呼ぶ。
【０１９２】
この表示状態では１Ｆごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に飛び飛び表示（間欠表示）状態となる。液晶表示パネル（本発明以外のＥＬ表示パネル）では、１Ｆの期間、画素にデータが保持されているため、動画表示の場合は画像データが変化してもその変化に追従することができず、動画ボケとなっていた（画像の輪郭ボケ）。しかし、本発明では画像を間欠表示するため、画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、ＣＲＴに近い動画表示を実現することができる。
【０１９３】
なお、図１３に図示するように、駆動するためには、画素１６の電流プログラム期間（図１の画素構成においては、ゲート信号線１７ａのオン電圧Ｖｇｌが印加されている期間）と、ＥＬ素子１５をオフまたはオン制御している期間（図１の画素構成においては、ゲート信号線１７ｂのオン電圧Ｖｇｌまたはオフ電圧Ｖｇｈが印加されている期間）とを独立に制御できる必要がある。したがって、ゲート信号線１７ａとゲート信号線１７ｂは分離されている必要がある。
【０１９４】
たとえば、ゲートドライバ回路１２から画素１６に配線されたゲート信号線１７が１本である場合、ゲート信号線１７に印加されたロジック（ＶｇｈまたはＶｇｌ）をトランジスタ１１ｂに印加し、ゲート信号線１７に印加されたロジックをインバータで変換して（ＶｇｌまたはＶｇｈ）して、トランジスタ１１ｄに印加するという構成では、本発明の駆動方法は実施できない。したがって、本発明では、ゲート信号線１７ａを操作するゲートドライバ回路１２ａと、ゲート信号線１７ｂを操作するゲートドライバ回路１２ｂが必要となる。
【０１９５】
また、本発明の駆動方法は、図１の画素構成においても、電流プログラム期間（１Ｈ）以外の期間においても、非点灯表示にする駆動方法である。
【０１９６】
図１３の駆動方法のタイミングチャートを図１４に図示する。なお、本発明などにおいて、特に断りがない時の画素構成は図１であるとする。図１４でわかるように、各選択された画素行（選択期間は、１Ｈとしている）において、ゲート信号線１７ａにオン電圧（Ｖｇｌ）が印加されている時（図１４の（ａ）を参照）には、ゲート信号線１７ｂにはオフ電圧（Ｖｇｈ）が印加されている（図１４の（ｂ）を参照）。また、この期間は、ＥＬ素子１５には電流が流れていない（非点灯状態）。選択されていない画素行において、ゲート信号線１７ａにオフ電圧（Ｖｇｈ）が印加され、ゲート信号線１７ｂにはオン電圧（Ｖｇｌ）が印加されている。また、この期間は、ＥＬ素子１５に電流が流れている（点灯状態）。また、点灯状態では、ＥＬ素子１５は所定のＮ倍の輝度（Ｎ・Ｂ）で点灯し、その点灯期間は１Ｆ／Ｎである。したがって、１Ｆを平均した表示パネルの表示輝度は、（Ｎ・Ｂ）×（１／Ｎ）＝Ｂ（所定輝度）となる。
【０１９７】
図１５は、図１４の動作を各画素行に適用した実施例である。ゲート信号線１７に印加する電圧波形を示している。電圧波形はオフ電圧をＶｇｈ（Ｈレベル）とし、オン電圧をＶｇｌ（Ｌレベル）としている。（１）（２）などの添え字は選択している画素行番号を示している。
【０１９８】
図１５において、ゲート信号線１７ａ（１）が選択され（Ｖｇｌ電圧）、選択された画素行のトランジスタ１１ａからソースドライバ１４に向かってソース信号線１８にプログラム電流が流れる。このプログラム電流は所定値のＮ倍（説明を容易にするため、Ｎ＝１０として説明する。もちろん、所定値とは画像を表示するデータ電流であるから、白ラスター表示などでない限り固定値ではない。）である。したがって、コンデンサ１９には１０倍に電流がトランジスタ１１ａに流れるようにプログラムされる。画素行（１）が選択されている時は、図１の画素構成ではゲート信号線１７ｂ（１）はオフ電圧（Ｖｇｈ）が印加され、ＥＬ素子１５には電流が流れない。
【０１９９】
１Ｈ後には、ゲート信号線１７ａ（２）が選択され（Ｖｇｌ電圧）、選択された画素行のトランジスタ１１ａからソースドライバ１４に向かってソース信号線１８にプログラム電流が流れる。このプログラム電流は所定値のＮ倍（説明を容易にするため、Ｎ＝１０として説明する）である。したがって、コンデンサ１９には１０倍に電流がトランジスタ１１ａに流れるようにプログラムされる。画素行（２）が選択されている時は、図１の画素構成ではゲート信号線１７ｂ（２）はオフ電圧（Ｖｇｈ）が印加され、ＥＬ素子１５には電流が流れない。しかし、先の画素行（１）のゲート信号線１７ａ（１）にはオフ電圧（Ｖｇｈ）が印加され、ゲート信号線１７ｂ（１）にはオン電圧（Ｖｇｌ）が印加されるため、点灯状態となっている。
【０２００】
次の１Ｈ後には、ゲート信号線１７ａ（３）が選択され、ゲート信号線１７ｂ（３）はオフ電圧（Ｖｇｈ）が印加され、画素行（３）のＥＬ素子１５には電流が流れない。しかし、先の画素行（１）（２）のゲート信号線１７ａ（１）（２）にはオフ電圧（Ｖｇｈ）が印加され、ゲート信号線１７ｂ（１）（２）にはオン電圧（Ｖｇｌ）が印加されるため、点灯状態となっている。
【０２０１】
以上の動作を１Ｈの同期信号に同期して画像を表示していく。しかし、図１５の駆動方式では、ＥＬ素子１５には１０倍の電流が流れる。したがって、表示画面５０は約１０倍の輝度で表示される。もちろん、この状態で所定の輝度表示を行うためには、プログラム電流を１／１０にしておけばよいことは言うまでもない。しかし、１／１０の電流であれば寄生容量などにより書き込み不足が発生するため、高い電流でプログラムし、黒画面５２の挿入により所定の輝度を得るのは本発明の基本的な主旨である。
【０２０２】
なお、本発明の駆動方法において、所定電流よりも高い電流がＥＬ素子１５に流れるようにし、ソース信号線１８の寄生容量を十分に充放電するという概念である。つまり、ＥＬ素子１５にＮ倍の電流を流さなくともよい。たとえば、ＥＬ素子１５に並列に電流経路を形成し（ダミーのＥＬ素子を形成し、このＥＬ素子は遮光膜を形成して発光させないなど）、ダミーＥＬ素子とＥＬ素子１５に分流して電流を流しても良い。たとえば、信号電流が０．２μＡのとき、プログラム電流を２．２μＡとして、トランジスタ１１ａには２．２μＡを流す。この電流のうち、信号電流０．２μＡをＥＬ素子１５に流して、２μＡをダミーのＥＬ素子に流すなどの方式が例示される。つまり、図２７のダミー画素行２７１を常時選択状態にする。なお、ダミー画素行は発光させないか、もしくは、遮光膜などを形成し、発光していても視覚的に見えないように構成する。
【０２０３】
以上のように構成することにより、ソース信号線１８に流す電流をＮ倍に増加させることにより、駆動用トランジスタ１１ａにＮ倍の電流が流れるようにプログラムすることができ、かつ、電流ＥＬ素子１５には、Ｎ倍よりは十分小さい電流をながることができることになる。以上の方法では、図５に図示するように、非表示領域５２を設けることなく、全表示画面５０を画像表示領域５３とすることができる。
【０２０４】
図１３の（ａ）は表示画面５０への書き込み状態を図示している。図１３の（ａ）において、５１ａは書き込み画素行である。ソースドライバＩＣ１４から各ソース信号線１８にプログラム電流が供給される。なお、図１３などでは１Ｈ期間に書き込む画素行は１行である。しかし、何ら１Ｈに限定するものではなく、０．５Ｈ期間でも、２Ｈ期間でもよい。また、ソース信号線１８にプログラム電流を書き込むとしたが、本発明は電流プログラム方式に限定するものではなく、ソース信号線１８に書き込まれるのは電圧である電圧プログラム方式（図４６など）でもよい。
【０２０５】
図１３の（ａ）において、ゲート信号線１７ａが選択されるとソース信号線１８に流れる電流がトランジスタ１１ａにプログラムされる。この時、ゲート信号線１７ｂはオフ電圧が印加されＥＬ素子１５には電流が流れない。これは、ＥＬ素子１５側にトランジスタ１１ｄがオン状態であると、ソース信号線１８からＥＬ素子１５の容量成分が見え、この容量に影響されてコンデンサ１９に十分に正確な電流プログラムができなくなるためである。したがって、図１の構成を例にすれば、図１３の（ｂ）で示すように電流を書き込まれている画素行は非表示領域５２となる。
【０２０６】
今、Ｎ（ここでは、先に述べたようにＮ＝１０とする）倍の電流でプログラムしたとすれば、画面の輝度は１０倍になる。したがって、表示画面５０の９０％の範囲を非表示領域５２とすればよい。したがって、画像表示領域の水平走査線がＱＣＩＦの２２０本（Ｓ＝２２０）とすれば、２２本と表示領域５３とし、２２０−２２＝１９８本を非表示領域５２とすればよい。一般的に述べれば、水平走査線（画素行数）をＳとすれば、Ｓ／Ｎの領域を表示領域５３とし、この表示領域５３をＮ倍の輝度で発光させる。そして、この表示領域５３を画面の上下方向に走査する。したがって、Ｓ（Ｎ−１）／Ｎの領域は非表示領域５２とする。この非表示領域は黒表示（非発光）である。また、この非発光部５２はトランジスタ１１ｄをオフさせることにより実現する。なお、Ｎ倍の輝度で点灯させるとしたが、当然のことながら明るさ調整、ガンマ調整によりＮ倍の値と調整することは言うまでもない。
【０２０７】
また、先の実施例で、１０倍の電流でプログラムしたとすれば、画面の輝度は１０倍になり、表示画面５０の９０％の範囲を非表示領域５２とすればよいとした。しかし、これは、ＲＧＢの画素を共通に非表示領域５２とすることに限定するものではない。例えば、Ｒの画素は、１／８を非表示領域５２とし、Ｇの画素は、１／６を非表示領域５２とし、Ｂの画素は、１／１０を非表示領域５２と、それぞれの色により変化させてもよい。また、ＲＧＢの色で個別に非表示領域５２（あるいは表示領域５３）を調整できるようにしてもよい。これらを実現するためには、Ｒ、Ｇ、Ｂで個別のゲート信号線１７ｂが必要になる。しかし、以上のＲＧＢの個別調整を可能にすることにより、ホワイトバランスを調整することが可能になり、各階調において色のバランス調整が容易になる（図４１を参照のこと）。
【０２０８】
図１３の（ｂ）に図示するように、書き込み画素行５１ａを含む画素行が非表示領域５２とし、書き込み画素行５１ａよりも上画面のＳ／Ｎ（時間的には１Ｆ／Ｎ）の範囲を表示領域５３とする（書き込み走査が画面の上から下方向の場合、画面を下から上に走査する場合は、その逆となる）。画像表示状態は、表示領域５３が帯状になって、画面の上から下に移動する。
【０２０９】
図１３の表示では、１つの表示領域５３が画面の上から下方向に移動する。フレームレートが低いと、表示領域５３が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。
【０２１０】
この課題に対しては、図１６に図示するように、表示領域５３を複数に分割するとよい。この分割された総和がＳ（Ｎ−１）／Ｎの面積となれば、図１３の明るさと同等になる。なお、分割された表示領域５３は等しく（等分に）する必要はない。また、分割された非表示領域５２も等しくする必要はない。
【０２１１】
以上のように、表示領域５３を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割するほど動画表示性能は低下する。
【０２１２】
図１７はゲート信号線１７の電圧波形およびＥＬの発光輝度を図示している。図１７で明らかなように、ゲート信号線１７ｂをＶｇｌにする期間（１Ｆ／Ｎ）を複数に分割（分割数Ｋ）している。つまり、Ｖｇｌにする期間は１Ｆ／（Ｋ・Ｎ）の期間をＫ回実施する。このように制御すれば、フリッカの発生を抑制でき、低フレームレートの画像表示を実現できる。また、この画像の分割数も可変できるように構成することが好ましい。たとえば、ユーザーが明るさ調整スイッチを押すことにより、あるいは明るさ調整ボリウムを回すことにより、この変化を検出してＫの値を変更してもよい。また、ユーザーが輝度を調整するように構成してもよい。表示する画像の内容、データにより手動で、あるいは自動的に変化させるように構成してもよい。
【０２１３】
なお、図１７などにおいて、ゲート信号線１７ｂをＶｇｌにする期間（１Ｆ／Ｎ）を複数に分割（分割数Ｋ）し、Ｖｇｌにする期間は１Ｆ／（Ｋ・Ｎ）の期間をＫ回実施するとしたがこれ限定するものではない。１Ｆ／（Ｋ・Ｎ）の期間をＬ（Ｌ≠Ｋ）回実施してもよい。つまり、本発明は、ＥＬ素子１５に流す期間（時間）を制御することにより画面５０を表示するものである。したがって、１Ｆ／（Ｋ・Ｎ）の期間をＬ（Ｌ≠Ｋ）回実施することは本発明の技術的思想に含まれる。また、Ｌの値を変化させることにより、画面５０の輝度をデジタル的に変更することができる。たとえば、Ｌ＝２とＬ＝３では５０％の輝度（コントラスト）変化となる。また、画像の表示領域５３を分割する時、ゲート信号線１７ｂをＶｇｌにする期間は同一期間に限定するものではない。
【０２１４】
以上の実施例は、ＥＬ素子１５に流れる電流を遮断し、また、ＥＬ素子に流れる電流を接続することにより、表示画面５０をオンオフ（点灯、非点灯）するものであった。つまり、コンデンサ１９に保持された電荷によりトランジスタ１１ａに複数回、略同一電流を流すものである。本発明はこれに限定するものではない。たとえば、コンデンサ１９に保持された電荷を充放電させることにより、表示画面５０をオンオフ（点灯、非点灯）する方式でもよい。
【０２１５】
図１８は図１６の画像表示状態を実現するための、ゲート信号線１７に印加する電圧波形である。図１８と図１５の差異は、ゲート信号線１７ｂの動作である。ゲート信号線１７ｂは画面を分割する個数に対応して、その個数分だけオンオフ（ＶｇｌとＶｇｈ）動作する。他の点は図１５と同一であるので説明を省略する。
【０２１６】
ＥＬ表示装置では黒表示は完全に非点灯であるから、液晶表示パネルを間欠表示した場合のように、コントラスト低下もない。また、図１、図２、図３２、図４３、図１１７の構成においては、トランジスタ１１ｄをオンオフ操作するだけで間欠表示を実現できる。また、図３８、図５１、図１１５の構成においては、トランジスタ素子１１ｅをオンオフ操作するだけで、間欠表示を実現することができる。また、図１１３においては切り替え回路１１３１を制御することにより間欠表示を実現できる。また、図１１４においては、トランジスタ１１ｇをオンオフ制御することにより間欠表示を実現できる。これは、コンデンサ１９に画像データがメモリ（アナログ値であるから階調数は無限大）されているからである。つまり、各画素１６に、画像データは１Ｆの期間中は保持されている。この保持されている画像データに相当する電流をＥＬ素子１５に流すか否かをトランジスタ１１ｄ、１１ｅの制御により実現しているのである。
【０２１７】
したがって、以上の駆動方法は、電流駆動方式に限定されるものではなく、電圧駆動方式にも適用できるものである。つまり、ＥＬ素子１５に流す電流が各画素内で保存している構成において、駆動用トランジスタ１１をＥＬ素子１５間の電流経路をオンオフすることにより、間欠駆動を実現するものである。
【０２１８】
コンデンサ１９の端子電圧を維持することはフリッカ低減と低消費電力化に重要である。１フィールド（フレーム）期間でコンデンサ１９の端子電圧が変化（充放電）すると、画面輝度が変化する。画面輝度が変化すると、フレームレートが低下した時にちらつき（フリッカなど）が発生するからである。トランジスタ１１ａが１フレーム（１フィールド）期間でＥＬ素子１５に流す電流は、少なくとも６５％以下に低下しないようにする必要がある。この６５％とは、画素１６に書き込み、ＥＬ素子１５に流す電流の最初が１００％とした時、次のフレーム（フィールド）で前記画素１６に書き込む直前のＥＬ素子１５に流す電流が６５％以上とすることである。
【０２１９】
図１の画素構成では、間欠表示を実現する場合としない場合では、１画素を構成するトランジスタ１１の個数に変化はない。つまり、画素構成はそのままで、ソース信号線１８の寄生容量の影響と除去し、良好な電流プログラムを実現している。その上、ＣＲＴに近い動画表示を実現しているのである。
【０２２０】
また、ゲートドライバ回路１２の動作クロックはソースドライバ回路１４の動作クロックに比較して十分に遅いため、回路のメインクロックが高くなるということはない。また、Ｎの値の変更も容易である。
【０２２１】
なお、画像表示方向（画像書き込み方向）は、１フィールド（１フレーム）目では画面の上から下方向とし、つぎの第２フィールド（フレーム）目では画面の下から上方向としてもよい。つまり、上から下方向と、下から上方向とを交互にくりかえす。
【０２２２】
さらに、１フィールド（１フレーム）目では画面の上から下方向とし、いったん、全画面を黒表示（非表示）とした後、つぎの第２フィールド（フレーム）目では画面の下から上方向としてもよい。また、いったん、全画面を黒表示（非表示）としてもよい。
【０２２３】
なお、以上の駆動方法の説明では、画面の書き込み方法を画面の上から下あるいは下から上としたが、これに限定するものではない。画面の書き込み方向は絶えず、画面の上から下あるいは下から上と固定し、非表示領域５２の動作方向を１フィールド目では画面の上から下方向とし、つぎの第２フィールド目では画面の下から上方向としてもよい。また、１フレームを３フィールドに分割し、第１のフィールドではＲ、第２のフィールドではＧ、第３のフィールドではＢとして、３フィールドで１フレームを形成するとしてもよい。また、１水平走査期間（１Ｈ）ごとに、Ｒ、Ｇ、Ｂを切り替えて表示してもよい（図１２５から図１３２とその説明などを参照のこと）。以上の事項は他の本発明の実施例でも同様である。
【０２２４】
非表示領域５２は完全に非点灯状態である必要はない。微弱な発光あるいは低輝度の画像表示があっても実用上は問題ない。つまり、画像表示領域５３よりも表示輝度が低い領域と解釈するべきである。また、非表示領域５２とは、Ｒ、Ｇ、Ｂ画像表示のうち、１色または２色のみが非表示状態という場合も含まれる。また、Ｒ、Ｇ、Ｂ画像表示のうち、１色または２色のみが低輝度の画像表示状態という場合も含まれる。
【０２２５】
基本的には表示領域５３の輝度（明るさ）が所定値に維持される場合、表示領域５３の面積が広くなるほど、画面５０の輝度は高くなる。たとえば、表示領域５３の輝度が１００（ｎｔ）の場合、表示領域５３が表示画面５０に占める割合が１０％から２０％にすれば、画面の輝度は２倍となる。したがって、表示画面５０に占める表示領域５３の面積を変化させることにより、画面の表示輝度を変化することができる。画面５０の表示輝度は画面５０に占める表示領域５３の割合に比例する。
【０２２６】
表示領域５３の面積はシフトレジスタ６１へのデータパルス（ＳＴ２）を制御することにより、任意に設定できる。また、データパルスの入力タイミング、周期を変化させることにより、図１６の表示状態と図１３の表示状態とを切り替えることができる。１Ｆ周期でのデータパルス数を多くすれば、画面５０は明るくなり、少なくすれば、画面５０は暗くなる。また、連続してデータパルスを印加すれば図１３の表示状態となり、間欠にデータパルスを入力すれば図１６の表示状態となる。
【０２２７】
図１９の（ａ）は図１３のように表示領域５３が連続している場合の明るさ調整方式である。図１９の（ａ１）の画面５０の表示輝度が最も明るい。図１９の（ａ２）の画面５０の表示輝度が次に明るく、図１９の（ａ３）の画面５０の表示輝度が最も暗い。図１９の（ａ）は最も動画表示に適する。
【０２２８】
図１９の（ａ１）から図１９の（ａ３）への変化（あるいはその逆）は、先にも記載したようにゲートドライバ回路１２のシフトレジスタ回路６１などの制御により、容易に実現できる。この際、図１のＶｄｄ電圧は変化させる必要がない。つまり、電源電圧を変化させずに表示画面５０の輝度変化を実施できる。また、図１９の（ａ１）から図１９の（ａ３）への変化の際、画面のガンマ特性は全く変化しない。したがって、画面５０の輝度によらず、表示画像のコントラスト、階調特性が維持される。これは本発明の効果のある特徴である。
【０２２９】
従来の画面の輝度調整では、画面５０の輝度が低い時は、階調性能が低下する。つまり、高輝度表示の時は６４階調表示を実現できても、低輝度表示の時は、半分以下の階調数しか表示できない場合がほとんどである。これに比較して、本発明の駆動方法では、画面の表示輝度に依存せず、最高の６４階調表示を実現できる。
【０２３０】
図１９の（ｂ）は図１６のように表示領域５３が分散している場合の明るさ調整方式である。図１９の（ｂ１）の画面５０の表示輝度が最も明るい。図１９の（ｂ２）の画面５０の表示輝度が次に明るく、図１９の（ｂ３）の画面５０の表示輝度が最も暗い。図１９の（ｂ１）から図１９の（ｂ３）への変化（あるいはその逆）は、先にも記載したようにゲートドライバ回路１２のシフトレジスタ回路６１などの制御により、容易に実現できる。図１９の（ｂ）のように表示領域５３を分散させれば、低フレームレートでもフリッカが発生しない。
【０２３１】
さらに低フレームレートでも、フリッカが発生しないようにするには、図１９の（ｃ）のように表示領域５３を細かく分散させればよい。しかし、動画の表示性能は低下する。したがって、動画を表示するには、図１９の（ａ）の駆動方法が適している。静止画を表示し、低消費電力化を要望する時は、図１９の（ｃ）の駆動方法が適している。図１９の（ａ）から図１９の（ｃ）の駆動方法の切り替えも、シフトレジスタ６１の制御により容易に実現できる。
【０２３２】
以上の実施例は、主として、Ｎ＝２倍、４倍などにする実施例であった。しかし、本発明は整数倍に限定されるものではないことは言うまでもない。また、Ｎ＝２以上に限定されるものでもない。たとえば、ある時刻で表示画面５０の半分以下の領域を非表示領域５２とすることもある。所定値の５／４倍の電流Ｉｗで電流プログラムし、１Ｆの４／５期間点灯させれば、所定の輝度を実現できる。
【０２３３】
本発明はこれに限定されるものではない。一例として、１０／４倍の電流Ｉｗで電流プログラミングし、１Ｆの４／５期間の間点灯させるという方法もある。この場合は、所定輝度の２倍で点灯する。また、５／４倍の電流Ｉｗで電流プログラミングし、１Ｆの２／５期間の間点灯させるという方法もある。この場合は、所定輝度の１／２倍で点灯する。また、５／４倍の電流Ｉｗで電流プログラミングし、１Ｆの１／１期間の間点灯させるという方法もある。この場合は、所定輝度の５／４倍で点灯する。
【０２３４】
つまり、本発明は、プログラム電流の大きさと、１Ｆの点灯期間を制御することにより、表示画面の輝度を制御する方式である。かつ、１Ｆ期間よりも短い期間点灯させることにより、黒画面５２を挿入でき、動画表示性能を向上できる。１Ｆの期間、常時点灯させることにより明るい画面を表示できる。
【０２３５】
画素に書き込む電流（ソースドライバ回路１４から出力するプログラム電流）は、画素サイズがＡ平方ｍｍとし、白ラスター表示所定輝度をＢ（ｎｔ）とした時、プログラム電流Ｉ（μＡ）は、
（Ａ×Ｂ）／２０ ＜＝ Ｉ ＜＝ （Ａ×Ｂ）
の範囲とすることが好ましい。発光効率が良好となり、かつ、電流書込み不足が解消する。
【０２３６】
さらに、好ましくは、プログラム電流Ｉ（μＡ）は、
（Ａ×Ｂ）／１０ ＜＝ Ｉ ＜＝ （Ａ×Ｂ）
の範囲とすることが好ましい。
【０２３７】
図２０はソース信号線１８に流れる電流を増大させる他の実施例の説明図である。基本的に複数の画素行を同時に選択し、複数の画素行をあわせた電流でソース信号線１８の寄生容量などを充放電し電流書き込み不足を大幅に改善する方式である。ただし、複数の画素行を同時に選択するため、１画素あたりの駆動する電流を減少させることができる。したがって、ＥＬ素子１５に流れる電流を減少させることができる。ここで、説明を容易にするため、一例として、Ｎ＝１０として説明する（ソース信号線１８に流す電流を１０倍にする）。
【０２３８】
図２０で説明する本発明は、画素行は同時にＭ画素行を選択する。ソースドライバＩＣ１４からは所定電流のＮ倍電流をソース信号線１８に印加する。各画素にはＥＬ素子１５に流す電流のＮ／Ｍ倍の電流がプログラムされる。一例として、ＥＬ素子１５を所定発光輝度とするために、ＥＬ素子１５に流れる時間を１フレーム（１フィールド）のＭ／Ｎ時間にする（ただし、Ｍ／Ｎに限定するものでなない。Ｍ／Ｎとするのは理解を容易にするためである。先にも説明したように、表示する画面５０輝度により自由に設定できることはいうまでもない。）。このように駆動することにより、ソース信号線１８の寄生容量を十分に充放電でき、良好な解像度を所定の発光輝度を得ることができる。
【０２３９】
１フレーム（１フィールド）のＭ／Ｎの期間の間だけ、ＥＬ素子１５に電流を流し、他の期間（１Ｆ（Ｎ−１）Ｍ／Ｎ）は電流を流さないように表示する。この表示状態では１Ｆごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に飛び飛び表示（間欠表示）状態となる。したがって、画像の輪郭ぼけがなくなり良好な動画表示を実現できる。また、ソース信号線１８にはＮ倍の電流で駆動するため、寄生容量の影響をうけず、高精細表示パネルにも対応できる。
【０２４０】
図２１は、図２０の駆動方法を実現するための駆動波形の説明図である。信号波形はオフ電圧をＶｇｈ（Ｈレベル）とし、オン電圧をＶｇｌ（Ｌレベル）としている。各信号線の添え字は画素行の番号（（１）（２）（３）など）を記載している。なお、行数はＱＣＩＦ表示パネルの場合は２２０本であり、ＶＧＡパネルでは４８０本である。
【０２４１】
図２１において、ゲート信号線１７ａ（１）が選択され（Ｖｇｌ電圧）、選択された画素行のトランジスタ１１ａからソースドライバ１４に向かってソース信号線１８にプログラム電流が流れる。ここでは説明を容易にするため、まず、書き込み画素行５１ａが画素行（１）番目であるとして説明する。
【０２４２】
また、ソース信号線１８に流れるプログラム電流は所定値のＮ倍（説明を容易にするため、Ｎ＝１０として説明する。もちろん、所定値とは画像を表示するデータ電流であるから、白ラスター表示などでない限り固定値ではない。）である。また、５画素行が同時に選択（Ｍ＝５）として説明をする。したがって、理想的には１つの画素のコンデンサ１９には２倍（Ｎ／Ｍ＝１０／５＝２）に電流がトランジスタ１１ａに流れるようにプログラムされる。
【０２４３】
書き込み画素行が（１）画素行目である時、図２１で図示したように、ゲート信号線１７ａは（１）（２）（３）（４）（５）が選択されている。つまり、画素行（１）（２）（３）（４）（５）のスイッチング用トランジスタ１１ｂ、トランジスタ１１ｃがオン状態である。また、ゲート信号線１７ｂはゲート信号線１７ａの逆位相となっている。したがって、画素行（１）（２）（３）（４）（５）のスイッチング用トランジスタ１１ｄがオフ状態であり、対応する画素行のＥＬ素子１５には電流が流れていない。つまり、非点灯状態５２である。
【０２４４】
理想的には、５画素のトランジスタ１１ａが、それぞれＩｗ×２の電流をソース信号線１８に流す（つまり、ソース信号線１８にはＩｗ×２×Ｎ＝Ｉｗ×２×５＝Ｉｗ×１０。したがって、本発明のＮ倍パルス駆動を実施しない場合が所定電流Ｉｗとすると、Ｉｗの１０倍の電流がソース信号線１８に流れる）。
【０２４５】
以上の動作（駆動方法）により、各画素１６のコンデンサ１９には、２倍の電流がプログラムされる。ここでは、理解を容易にするため、各トランジスタ１１ａは特性（Ｖｔ、Ｓ値）が一致しているとして説明をする。
【０２４６】
同時に選択する画素行が５画素行（Ｍ＝５）であるから、５つの駆動用トランジスタ１１ａが動作する。つまり、１画素あたり、１０／５＝２倍の電流がトランジスタ１１ａに流れる。ソース信号線１８には、５つのトランジスタ１１ａのプログラム電流を加えた電流が流れる。たとえば、書き込み画素行５１ａに、本来、書き込む電流Ｉｗとし、ソース信号線１８には、Ｉｗ×１０の電流を流す。書き込み画素行（１）より以降に画像データを書き込む書き込み画素行５１ｂソース信号線１８への電流量を増加させるため、補助的に用いる画素行である。しかし、書き込み画素行５１ｂは後に正規の画像データが書き込まれるので問題がない。
【０２４７】
したがって、４画素行５１ｂにおいて、１Ｈ期間の間は５１ａと同一表示である。そのため、書き込み画素行５１ａと電流を増加させるために選択した画素行５１ｂとを少なくとも非表示状態５２とするのである。ただし、図３８のようなカレントミラーの画素構成、その他の電圧プログラム方式の画素構成では表示状態としてもよい。
【０２４８】
１Ｈ後には、ゲート信号線１７ａ（１）は非選択となり、ゲート信号線１７ｂにはオン電圧（Ｖｇｌ）が印加される。また、同時に、ゲート信号線１７ａ（６）が選択され（Ｖｇｌ電圧）、選択された画素行（６）のトランジスタ１１ａからソースドライバ１４に向かってソース信号線１８にプログラム電流が流れる。このように動作することのより、画素行（１）には正規の画像データが保持される。
【０２４９】
次の、１Ｈ後には、ゲート信号線１７ａ（２）は非選択となり、ゲート信号線１７ｂにはオン電圧（Ｖｇｌ）が印加される。また、同時に、ゲート信号線１７ａ（７）が選択され（Ｖｇｌ電圧）、選択された画素行（７）のトランジスタ１１ａからソースドライバ１４に向かってソース信号線１８にプログラム電流が流れる。このように動作することのより、画素行（２）には正規の画像データが保持される。以上の動作と１画素行ずつシフトしながら走査することにより１画面が書き換えられる。
【０２５０】
図２０の駆動方法では、各画素には２倍の電流（電圧）でプログラムを行うため、各画素のＥＬ素子１５の発光輝度は理想的には２倍となる。したがって、表示画面の輝度は所定値よりも２倍となる。これを所定の輝度とするためには、図１６に図示するように、書き込み画素行５１を含み、かつ表示画面５０の１／２の範囲を非表示領域５２とすればよい。
【０２５１】
図１３と同様に、図２０のように１つの表示領域５３が画面の上から下方向に移動すると、フレームレートが低いと、表示領域５３が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。
【０２５２】
この課題に対しては、図２２に図示するように、表示領域５３を複数に分割するとよい。分割された非表示領域５２を加えた部分がＳ（Ｎ−１）／Ｎの面積となれば、分割しない場合と同一となる。
【０２５３】
図２３はゲート信号線１７に印加する電圧波形である。図２１と図２３との差異は、基本的にはゲート信号線１７ｂの動作である。ゲート信号線１７ｂは画面を分割する個数に対応して、その個数分だけオンオフ（ＶｇｌとＶｇｈ）動作する。他の点は図２１とほぼ同一あるいは類推できるので説明を省略する。
【０２５４】
以上のように、表示領域５３を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割すればするほどフリッカは軽減する。特にＥＬ素子１５の応答性は速いため、５μsecよりも小さい時間でオンオフしても、表示輝度の低下はない。
【０２５５】
本発明の駆動方法において、ＥＬ素子１５のオンオフは、ゲート信号線１７ｂに印加する信号のオンオフで制御できる。そのため、本発明の駆動方法では、ＫＨｚオーダーの低周波数で制御が可能である。また、黒画面挿入（非表示領域５２挿入）を実現するのには、画像メモリなどを必要としない。したがって、低コストで本発明の駆動回路あるいは方法を実現できる。
【０２５６】
図２４は同時に選択する画素行が２画素行の場合である。検討した結果によると、低温ポリシリコン技術で形成した表示パネルでは、２画素行を同時に選択する方法は表示均一性が実用的であった。これは、隣接した画素の駆動用トランジスタ１１ａの特性が極めて一致しているためと推定される。また、レーザーアニールする際に、ストライプ状のレーザーの照射方向はソース信号線１８と平行に照射することで良好な結果が得られた。
【０２５７】
これは同一時間にアニールされる範囲の半導体膜は特性が均一であるためである。つまり、ストライプ状のレーザー照射範囲内では半導体膜が均一に作製され、この半導体膜を利用したトランジスタのＶｔ、モビリティがほぼ等しくなるためである。したがって、ソース信号線１８の形成方向に平行にストライプ状のレーザーショットを照射し、この照射位置を移動させることにより、ソース信号線１８に沿った画素（画素列、画面の上下方向の画素）の特性はほぼ等しく作製される。したがって、複数の画素行を同時にオンさせて電流プログラムを行った時、プログラム電流は、同時に選択されて複数の画素にはプログラム電流を選択された画素数で割った電流が、ほぼ同一に電流プログラムされる。したがって、目標値に近い電流プログラムを実施でき、均一表示を実現できる。したがって、レーザーショット方向と図２４などで説明する駆動方式とは相乗効果がある。
【０２５８】
以上のように、レーザーショットの方向をソース信号線１８の形成方向と略一致させる（図７を参照のこと）ことにより、画素の上下方向のトランジスタ１１ａの特性がほぼ同一になり、良好な電流プログラムを実施することができる（画素の左右方向のトランジスタ１１ａの特性が一致していなくとも）。以上の動作は、１Ｈ（１水平走査期間）に同期して、１画素行あるいは複数画素行ずつ選択画素行位置をずらせて実施する。
【０２５９】
なお、図８で説明したように、レーザーショットの方向をソース信号線１８と平行にするとしたが、必ずしも平行でなくともよい。ソース信号線１８に対して斜め方向にレーザーショットを照射しても１つのソース信号線１８に沿った画素の上下方向のトランジスタ１１ａの特性はほぼ一致して形成されるからある。したがって、ソース信号線に平行にレーザーショットを照射するとは、ソース信号線１８の沿った任意の画素の上または下に隣接した画素を、１つのレーザー照射範囲に入るように形成するということである。また、ソース信号線１８とは一般的には、映像信号となるプログラム電流あるいは電圧を伝達する配線である。
【０２６０】
なお、本発明の実施例では１Ｈごとに、書き込み画素行位置をシフトさせるとしたが、これに限定するものではなく、２Ｈごとにシフト（２画素行ごと）してもよく、また、それ以上の画素行ずつシフトさせてもよい。また、任意の時間単位でシフトしてもよい。また、１画素行とばしでシフトしてもよい。
【０２６１】
画面位置に応じて、シフトする時間を変化させてもよい。たとえば、画面の中央部でのシフト時間を短くし、画面の上下部でシフト時間を長くしてもよい。たとえば、画面５０の中央部は２００μｓｅｃごとに１画素行をシフトし、画面５０の上下部は、１００μｓｅｃごとに１画素行をシフトする。このようにシフトすることにより、画面５０の中央部の発光輝度が高くなり、周辺（画面５０の上部と下部）を低くできる。なお、画面５０の中央部と画面上部のシフト時間、画面５０の中央部と画面下部のシフト時間は滑らかに時間変化するようにし、輝度輪郭がでないように制御することは言うまでもない。
【０２６２】
なお、ソースドライバ回路１４の基準電流を画面５０の走査位置に対応して変化（図１４６などを参照のこと）させてもよい。たとえば、画面５０の中央部の基準電流を１０μＡとし、画面５０の上下部の基準電流は５μＡとする。このように画面５０位置に対応して基準電流を変化させることにより、画面５０の中央部の発光輝度が高くなり、周辺（画面５０の上部と下部）を低くできる。なお、画面５０の中央部と画面上部との間の基準電流、画面５０の中央部と画面下部との間の基準電流の値は滑らかに時間変化するようにし、輝度輪郭がでないように基準電流を制御することは言うまでもない。
【０２６３】
また、画面位置に応じて、画素行をシフトする時間を制御する駆動方法と、画面５０位置に対応して基準電流を変化させる駆動方法を組み合わせて画像表示を行っても良いことは言うまでもない。
【０２６４】
フレームごとにシフト時間を変化させてもよい。また、連続した複数画素行を選択することに限定するものではない。例えば、１画素行へだてた画素行を選択してもよい。
【０２６５】
つまり、第１番目の水平走査期間に第１番目の画素行と第３番目の画素行を選択し、第２番目の水平走査期間に第２番目の画素行と第４番目の画素行を選択し、第３番目の水平走査期間に第３番目の画素行と第５番目の画素行を選択し、第４番目の水平走査期間に第４番目の画素行と第６番目の画素行を選択する駆動方法である。もちろん、第１番目の水平走査期間に第１番目の画素行と第３番目の画素行と第５番目の画素行を選択するという駆動方法も技術的範疇である。もちろん、複数画素行へだてた画素行位置を選択してもより。
【０２６６】
なお、以上のレーザーショット方向と、複数本の画素行を同時に選択するという組み合わせは、図１、図２、図３２の画素構成のみに限定されるものではなく、カレントミラーの画素構成である図３８、図４２、図５０などの他の電流駆動方式の画素構成にも適用できることはいうまでもない。また、図４３、図５１、図５４、図４６などの電圧駆動の画素構成にも適用できる。つまり、画素上下のトランジスタの特性が一致しておれば、同一のソース信号線１８に印加した電圧値により良好に電圧プログラムを実施できるからである。
【０２６７】
図２４において、書き込み画素行が（１）画素行目である時、ゲート信号線１７ａは（１）（２）が選択されている（図２５を参照のこと）。つまり、画素行（１）（２）のスイッチング用トランジスタ１１ｂ、トランジスタ１１ｃがオン状態である。したがって、少なくとも画素行（１）（２）のスイッチング用トランジスタ１１ｄがオフ状態であり、対応する画素行のＥＬ素子１５には電流が流れていない。つまり、非点灯状態５２である。なお、図２４では、フリッカの発生を低減するため、表示領域５３を５分割している。
【０２６８】
理想的には、２画素（行）のトランジスタ１１ａが、それぞれＩｗ×５（Ｎ＝１０の場合。つまり、Ｋ＝２であるから、ソース信号線１８に流れる電流はＩｗ×Ｋ×５＝Ｉｗ×１０となる）の電流をソース信号線１８に流す。そして、各画素１６のコンデンサ１９には、５倍の電流がプログラムされる。
【０２６９】
同時に選択する画素行が２画素行（Ｋ＝２）であるから、２つの駆動用トランジスタ１１ａが動作する。つまり、１画素あたり、１０／２＝５倍の電流がトランジスタ１１ａに流れる。ソース信号線１８には、２つのトランジスタ１１ａのプログラム電流を加えた電流が流れる。
【０２７０】
たとえば、書き込み画素行５１ａに、本来、書き込む電流Ｉｄとし、ソース信号線１８には、Ｉｗ×１０の電流を流す。書き込み画素行５１ｂは後に正規の画像データが書き込まれるので問題がない。画素行５１ｂは、１Ｈ期間の間は５１ａと同一表示である。そのため、書き込み画素行５１ａと電流を増加させるために選択した画素行５１ｂとを少なくとも非表示状態５２とするのである。
【０２７１】
次の、１Ｈ後には、ゲート信号線１７ａ（１）は非選択となり、ゲート信号線１７ｂにはオン電圧（Ｖｇｌ）が印加される。また、同時に、ゲート信号線１７ａ（３）が選択され（Ｖｇｌ電圧）、選択された画素行（３）のトランジスタ１１ａからソースドライバ１４に向かってソース信号線１８にプログラム電流が流れる。このように動作することのより、画素行（１）には正規の画像データが保持される。
【０２７２】
次の、１Ｈ後には、ゲート信号線１７ａ（２）は非選択となり、ゲート信号線１７ｂにはオン電圧（Ｖｇｌ）が印加される。また、同時に、ゲート信号線１７ａ（４）が選択され（Ｖｇｌ電圧）、選択された画素行（４）のトランジスタ１１ａからソースドライバ１４に向かってソース信号線１８にプログラム電流が流れる。このように動作することのより、画素行（２）には正規の画像データが保持される。以上の動作と１画素行ずつシフト（もちろん、複数画素行ずつシフトしてもよい。たとえば、擬似インターレース駆動であれば、２行ずつシフトするであろう。また、画像表示の観点から、複数の画素行に同一画像を書き込む場合もあるであろう）しながら走査することにより１画面が書き換えられる。
【０２７３】
図１６と同様であるが、図２４の駆動方法では、各画素には５倍の電流（電圧）でプログラムを行うため、各画素のＥＬ素子１５の発光輝度は理想的には５倍となる。したがって、表示領域５３の輝度は所定値よりも５倍となる。これを所定の輝度とするためには、図１６などに図示するように、書き込み画素行５１を含み、かつ表示画面１の１／５の範囲を非表示領域５２とすればよい。
【０２７４】
図２７に図示するように、２本の書き込み画素行５１（５１ａ、５１ｂ）が選択され、画面５０の上辺から下辺に順次選択されていく（図２６も参照のこと。図２６では画素行１６ａと１６ｂが選択されている）。しかし、図２７の（ｂ）のように、画面の下辺までくると書き込み画素行５１ａは存在するが、５１ｂはなくなる。つまり、選択する画素行が１本しかなくなる。そのため、ソース信号線１８に印加された電流は、すべて画素行５１ａに書き込まれる。したがって、画素行５１ａに比較して、２倍の電流が画素にプログラムされてしまう。
【０２７５】
この課題に対して、本発明は、図２７の（ｂ）に図示するように画面５０の下辺にダミー画素行２７１を形成（配置）している。したがって、選択画素行が画面５０の下辺まで選択された場合は、画面５０の最終画素行とダミー画素行２７１が選択される。そのため、図２７の（ｂ）の書き込み画素行には、規定どおりの電流が書き込まれる。
【０２７６】
なお、ダミー画素行２７１は表示画面５０の上端あるいは下端に隣接して形成したように図示したが、これに限定するものではない。表示画面５０から離れた位置に形成されていてもよい。また、ダミー画素行２７１は、図１のスイッチング用トランジスタ１１ｄ、ＥＬ素子１５などは形成する必要はない。形成しないことにより、ダミー画素行２７１のサイズは小さくなる。
【０２７７】
図２８は図２７の（ｂ）の状態を示している。図２８で明らかのように、選択画素行が画面５０の下辺の画素１６ｃ行まで選択された場合は、画面５０の最終画素行（ダミー画素行）２７１が選択される。ダミー画素行２７１は表示画面５０外に配置する。つまり、ダミー画素行（ダミー画素）２７１は点灯しない、あるいは点灯させない、もしくは点灯しても表示として見えないように構成する。たとえば、画素電極１０５とトランジスタ１１とのコンタクトホールをなくすとか、ダミー画素行２７１にはＥＬ膜１５を形成しないとかである。また、ダミー画素行の画素電極１０５上に絶縁膜を形成する構成などが例示される。
【０２７８】
図２７では、画面５０の下辺にダミー画素（行）２７１を設ける（形成する、配置する）としたが、これに限定するものではない。たとえば、図２９の（ａ）に図示するように、画面の下辺から上辺に走査する（上下逆転走査）する場合は、図２９の（ｂ）に図示するように画面５０の上辺にもダミー画素行２７１を形成すべきである。つまり、画面５０の上辺を下辺のそれぞれにダミー画素行２７１を形成（配置）する。以上のように構成することにより、画面の上下反転走査にも対応できるようになる。以上の実施例は、２画素行を同時選択する場合であった。
【０２７９】
本発明はこれに限定するものではなく、たとえば、５画素行を同時選択する方式（図２３を参照のこと）でもよい。つまり、５画素行同時駆動の場合は、ダミー画素行２７１は４行分形成すればよい。したがって、ダミー画素行２７１は同時に選択する画素行−１の画素数分を形成すればよい。ただし、これは、１画素行ずつ選択する画素行をシフトする場合である。複数画素行ずつシフトする場合は、選択する画素数をＭとし、シフトする画素行数をＬとしたとき、（Ｍ−１）×Ｌ画素行分を形成すればよい。
【０２８０】
本発明のダミー画素行構成あるいはダミー画素行駆動は、少なくとも１つ以上のダミー画素行を用いる方式である。もちろん、ダミー画素行駆動方法とＮ倍パルス駆動とを組み合わせて用いることが好ましい。
【０２８１】
複数本の画素行を同時に選択する駆動方法では、同時に選択する画素行数が増加するほど、トランジスタ１１ａの特性バラツキを吸収することが困難になる。しかし、同時選択画素行数Ｍが少なくなると、１画素にプログラムする電流が大きくなり、ＥＬ素子１５に大きな電流を流すことになる。ＥＬ素子１５に流す電流が大きいとＥＬ素子１５が劣化しやすくなる。
【０２８２】
図３０はこの課題を解決するものである。図３０の基本概念は、１／２Ｈ（水平走査期間の１／２）は、図２２、図２９で説明したように、複数の画素行を同時に選択する方法である。その後の（１／２）Ｈ（水平走査期間の１／２）は図５、図１３などで説明したように、１画素行を選択する方法を組み合わせたものである。このように組み合わせることにより、トランジスタ１１ａの特性バラツキを吸収しより、高速にかつ面内均一性を良好にすることができる。なお、理解を容易にするため、（１／２）Ｈで操作するとして説明するがこれに限定するものではない。最初の期間を（１／４）Ｈとし、後半の期間を（３／４）Ｈとしてもよい。
【０２８３】
図３０において、説明を容易にするため、第１の期間では５画素行を同時に選択し、第２の期間では１画素行を選択するとして説明をする。まず、第１の期間（前半の１／２Ｈ）では、図３０の（ａ１）に図示するように、５画素行を同時に選択する。この動作は図２２を用いて説明したので省略する。一例としてソース信号線１８に流す電流は所定値の２５倍とする。したがって、各画素１６のトランジスタ１１ａ（図１の画素構成の場合）には５倍の電流（２５／５画素行＝５）がプログラムされる。２５倍の電流であるから、ソース信号線１８などに発生する寄生容量は極めて短期間に充放電される。したがって、ソース信号線１８の電位は、短時間で目標の電位となり、各画素１６のコンデンサ１９の端子電圧も５倍電流を流すようにプログラムされる。この２５倍電流の印加時間は前半の１／２Ｈ（１水平走査期間の１／２）とする。
【０２８４】
当然のことながら、書き込み画素行の５画素行は同一画像データが書き込まれるから、表示しないように５画素行のトランジスタ１１ｄはオフ状態とされる。したがって、表示状態は図３０の（ａ２）となる。
【０２８５】
次の後半の１／２Ｈ期間は、１画素行を選択し、電流（電圧）プログラムを行う。この状態を図３０の（ｂ１）に図示している。書き込み画素行５１ａは先と同様に５倍の電流を流すように電流（電圧）プログラムされる。図３０の（ａ１）と図３０の（ｂ１）とで各画素に流す電流を同一にするのは、プログラムされたコンデンサ１９の端子電圧の変化を小さくして、より高速に目標の電流を流せるようにするためである。
【０２８６】
つまり、図３０の（ａ１）で、複数の画素に電流を流し、高速に概略の電流が流れる値まで近づける。この第１の段階では、複数のトランジスタ１１ａでプログラムしているため、目標値に対してトランジスタのバラツキによる誤差が発生している。次の第２の段階で、データを書き込みかつ保持する画素行のみを選択して、概略の目標値から、所定の目標値まで完全なプログラムを行うのである。
【０２８７】
なお、非表示領域５２を画面の上から下方向に走査し、また、書き込み画素行５１ａも画面の上から下方向に走査することは図１３などの実施例と同様であるので説明を省略する。
【０２８８】
図３１は図３０の駆動方法を実現するための駆動波形である。図３１でわかるように、１Ｈ（１水平走査期間）は２つのフェーズで構成されている。この２つのフェーズはＩＳＥＬ信号で切り替える。ＩＳＥＬ信号は図３１に図示している。
【０２８９】
まず、ＩＳＥＬ信号について説明をしておく。図３０を実施するソースドライバ回路１４は、電流出力回路Ａと電流出力回路Ｂとを具備している。それぞれの電流出力回路は、８ビットの階調データをＤＡ変換するＤＡ回路とオペアンプなどから構成される。図３０の実施例では、電流出力回路Ａは２５倍の電流を出力するように構成されている。一方、電流出力回路Ｂは５倍の電流を出力するように構成されている。電流出力回路Ａと電流出力回路Ｂの出力はＩＳＥＬ信号により電流出力部に形成（配置）されたスイッチ回路が制御され、ソース信号線１８に印加される。この電流出力回路は各ソース信号線に配置されている。
【０２９０】
ＩＳＥＬ信号は、Ｌレベルの時、２５倍電流を出力する電流出力回路Ａが選択されてソース信号線１８からの電流をソースドライバＩＣ１４が吸収する（より適切には、ソースドライバ回路１４内に形成された電流出力回路Ａが吸収する）。２５倍、５倍などの電流出力回路電流の大きさ調整は容易である。複数の抵抗とアナログスイッチで容易に構成できるからである。
【０２９１】
図３０に示すように書き込み画素行が（１）画素行目である時（図３１の１Ｈの欄を参照）、ゲート信号線１７ａは（１）（２）（３）（４）（５）が選択されている（図１の画素構成の場合）。つまり、画素行（１）（２）（３）（４）（５）のスイッチング用トランジスタ１１ｂ、トランジスタ１１ｃがオン状態である。また、ＩＳＥＬがＬレベルであるから、２５倍電流を出力する電流出力回路Ａが選択され、ソース信号線１８と接続されている。また、ゲート信号線１７ｂには、オフ電圧（Ｖｇｈ）が印加されている。したがって、画素行（１）（２）（３）（４）（５）のスイッチング用トランジスタ１１ｄがオフ状態であり、対応する画素行のＥＬ素子１５には電流が流れていない。つまり、非点灯状態５２である。
【０２９２】
理想的には、５画素のトランジスタ１１ａが、それぞれＩｗ×２の電流をソース信号線１８に流す。そして、各画素１６のコンデンサ１９には、５倍の電流がプログラムされる。ここでは、理解を容易にするため、各トランジスタ１１ａは特性（Ｖｔ、Ｓ値）が一致しているとして説明をする。
【０２９３】
同時に選択する画素行が５画素行（Ｋ＝５）であるから、５つの駆動用トランジスタ１１ａが動作する。つまり、１画素あたり、２５／５＝５倍の電流がトランジスタ１１ａに流れる。ソース信号線１８には、５つのトランジスタ１１ａのプログラム電流を加えた電流が流れる。たとえば、書き込み画素行５１ａに、従来の駆動方法で画素に書き込む電流Ｉｗとする時、ソース信号線１８には、Ｉｗ×２５の電流を流す。書き込み画素行（１）より以降に画像データを書き込む書き込み画素行５１ｂソース信号線１８への電流量を増加させるため、補助的に用いる画素行である。しかし、書き込み画素行５１ｂは後に正規の画像データが書き込まれるので問題がない。
【０２９４】
したがって、画素行５１ｂは、１Ｈ期間の間は５１ａと同一表示である。そのため、書き込み画素行５１ａと電流を増加させるために選択した画素行５１ｂとを少なくとも非表示状態５２とするのである。
【０２９５】
次の１／２Ｈ（水平走査期間の１／２）では、書き込み画素行５１ａのみを選択する。つまり、（１）画素行目のみを選択する。図３１で明らかなように、ゲート信号線１７ａ（１）のみが、オン電圧（Ｖｇｌ）が印加され、ゲート信号線１７ａ（２）（３）（４）（５）はオフ（Ｖｇｈ）が印加されている。したがって、画素行（１）のトランジスタ１１ａは動作状態（ソース信号線１８に電流を供給している状態）であるが、画素行（２）（３）（４）（５）のスイッチング用トランジスタ１１ｂ、トランジスタ１１ｃがオフ状態である。つまり、非選択状態である。
【０２９６】
また、ＩＳＥＬがＨレベルであるから、５倍電流を出力する電流出力回路Ｂが選択され、この電流出力回路Ｂとソース信号線１８とが接続されている。また、ゲート信号線１７ｂの状態は先の１／２Ｈの状態と変化がなく、オフ電圧（Ｖｇｈ）が印加されている。したがって、画素行（１）（２）（３）（４）（５）のスイッチング用トランジスタ１１ｄがオフ状態であり、対応する画素行のＥＬ素子１５には電流が流れていない。つまり、非点灯状態５２である。
【０２９７】
以上のことから、画素行（１）のトランジスタ１１ａが、それぞれＩｗ×５の電流をソース信号線１８に流す。そして、画素行（１）のコンデンサ１９には、５倍の電流がプログラムされる。
【０２９８】
次の水平走査期間では１画素行、書き込み画素行がシフトする。つまり、今度は書き込み画素行が（２）である。最初の１／２Ｈの期間では、図３１に示すように書き込み画素行が（２）画素行目である時、ゲート信号線１７ａは（２）（３）（４）（５）（６）が選択されている。つまり、画素行（２）（３）（４）（５）（６）のスイッチング用トランジスタ１１ｂ、トランジスタ１１ｃがオン状態である。また、ＩＳＥＬがＬレベルであるから、２５倍電流を出力する電流出力回路Ａが選択され、ソース信号線１８と接続されている。また、ゲート信号線１７ｂには、オフ電圧（Ｖｇｈ）が印加されている。
【０２９９】
したがって、画素行（２）（３）（４）（５）（６）のスイッチング用トランジスタ１１ｄがオフ状態であり、対応する画素行のＥＬ素子１５には電流が流れていない。つまり、非点灯状態５２である。一方、画素行（１）のゲート信号線１７ｂ（１）はＶｇｌ電圧が印加されているから、トランジスタ１１ｄはオン状態であり、画素行（１）のＥＬ素子１５は点灯する。
【０３００】
同時に選択する画素行が５画素行（Ｋ＝５）であるから、５つの駆動用トランジスタ１１ａが動作する。つまり、１画素あたり、２５／５＝５倍の電流がトランジスタ１１ａに流れる。ソース信号線１８には、５つのトランジスタ１１ａのプログラム電流を加えた電流が流れる。
【０３０１】
次の１／２Ｈ（水平走査期間の１／２）では、書き込み画素行５１ａのみを選択する。つまり、（２）画素行目のみを選択する。図３１で明らかなように、ゲート信号線１７ａ（２）のみが、オン電圧（Ｖｇｌ）が印加され、ゲート信号線１７ａ（３）（４）（５）（６）はオフ（Ｖｇｈ）が印加されている。
【０３０２】
したがって、画素行（１）（２）のトランジスタ１１ａは動作状態（画素行（１）はＥＬ素子１５に電流を流し、画素行（２）はソース信号線１８に電流を供給している状態）であるが、画素行（３）（４）（５）（６）のスイッチング用トランジスタ１１ｂ、トランジスタ１１ｃがオフ状態である。つまり、非選択状態である。
【０３０３】
また、ＩＳＥＬがＨレベルであるから、５倍電流を出力する電流出力回路Ｂが選択され、この電流出力回路Ｂとソース信号線１８とが接続されている。また、ゲート信号線１７ｂの状態は先の１／２Ｈの状態と変化がなく、オフ電圧（Ｖｇｈ）が印加されている。したがって、画素行（２）（３）（４）（５）（６）のスイッチング用トランジスタ１１ｄがオフ状態であり、対応する画素行のＥＬ素子１５には電流が流れていない。つまり、非点灯状態５２である。
【０３０４】
以上のことから、画素行（２）のトランジスタ１１ａが、それぞれＩｗ×５の電流をソース信号線１８に流す。そして、各画素行（２）のコンデンサ１９には、５倍の電流がプログラムされる。以上の動作を順次、実施することにより１画面を表示することができる。
【０３０５】
図３０で説明した駆動方法は、第１の期間でＧ画素行（Ｇは２以上）を選択し、各画素行にはＮ倍の電流を流すようにプログラムする。第１の期間後の第２の期間ではＢ画素行（ＢはＧよりも小さく、１以上）を選択し、画素にはＮ倍の電流を流すようにプログラムする方式である。
【０３０６】
しかし、他の方策もある。第１の期間でＧ画素行（Ｇは２以上）を選択し、各画素行の総和電流がＮ倍の電流となるようにプログラムする。第１の期間後の第２の期間ではＢ画素行（ＢはＧよりも小さく、１以上）を選択し、選択された画素行の総和の電流（ただし、選択画素行が１の時は、１画素行の電流）がＮ倍となるようにプログラムする方式である。たとえば、図３０の（ａ１）において、５画素行を同時に選択し、各画素のトランジスタ１１ａには２倍の電流を流す。したがって、ソース信号線１８には５×２倍＝１０倍の電流が流れる。次の第２の期間では図３０の（ｂ１）において、１画素行を選択する。この１画素のトランジスタ１１ａには１０倍の電流を流す。
【０３０７】
なお、図３１において、複数の画素行を同時に選択する期間を１／２Ｈとし、１画素行を選択する期間を１／２Ｈとしたがこれに限定するものではない。複数の画素行を同時に選択する期間を１／４Ｈとし、１画素行を選択する期間を３／４Ｈとしてもよい。また、複数の画素行を同時に選択する期間と、１画素行を選択する期間とを加えた期間は１Ｈとしたがこれに限定するものではない。たとえば、２Ｈ期間でも、１．５Ｈ期間であっても良い。
【０３０８】
また、図３０において、５画素行を同時に選択する期間を１／２Ｈとし、次の第２の期間では２画素行を同時に選択するとしてもよい。この場合でも実用上、支障のない画像表示を実現できる。
【０３０９】
また、図３０において、５画素行を同時に選択する第１の期間を１／２Ｈとし、１画素行を選択する第２の期間を１／２Ｈとする２段階としたがこれに限定するものではない。たとえば、第１の段階は、５画素行を同時に選択し、第２の期間は前記５画素行のうち、２画素行を選択し、最後に、１画素行を選択する３つの段階としてもよい。つまり、複数の段階で画素行に画像データを書き込んでも良い。
【０３１０】
以上の実施例は、１画素行を順次選択し画素に電流プログラムを行う方式、あるいは、複数の画素行を順次選択し画素に電流プログラムを行う方式である。しかし、本発明はこれに限定するものではない。画像データに応じて１画素行を順次選択し画素に電流プログラムを行う方式と、複数の画素行を順次選択し画素に電流プログラムを行う方式を組み合わせてもよい。
【０３１１】
以下、本発明のインターレース駆動について説明をする。図１３３はインターレース駆動を行う本発明の表示パネルの構成である。図１３３において、奇数画素行のゲート信号線１７ａはゲートドライバ回路１２ａ１に接続されている。偶数画素行のゲート信号線１７ａはゲートドライバ回路１２ａ２に接続されている。一方、奇数画素行のゲート信号線１７ｂはゲートドライバ回路１２ｂ１に接続されている。偶数画素行のゲート信号線１７ｂはゲートドライバ回路１２ｂ２に接続されている。
【０３１２】
したがって、ゲートドライバ回路１２ａ１の動作（制御）により奇数画素行の画像データが順次書き換えられる。奇数画素行は、ゲートドライバ回路１２ｂ１の動作（制御）によりＥＬ素子の点灯、非点灯制御が行われる。また、ゲートドライバ回路１２ａ２の動作（制御）により偶数画素行の画像データが順次書き換えられる。また、偶数画素行は、ゲートドライバ回路１２ｂ２の動作（制御）によりＥＬ素子の点灯、非点灯制御が行われる。
【０３１３】
図１３４の（ａ）は、第１フィールドでの表示パネルの動作状態である。図１３４の（ｂ）は、第２フィールドでの表示パネルの動作状態である。なお、説明を容易にするため、１フレームは２フィールドで構成されているとする。図１３４において、斜線を記入したゲートドライバ回路１２はデータの走査動作がしていないことを示している。つまり、図１３４の（ａ）の第１フィールドでは、プログラム電流の書込み制御としてゲートドライバ回路１２ａ１が動作し、ＥＬ素子１５の点灯制御としてゲートドライバ回路１２ｂ２が動作する。図１３４の（ｂ）の第２フィールドでは、プログラム電流の書込み制御としてゲートドライバ回路１２ａ２が動作し、ＥＬ素子１５の点灯制御としてゲートドライバ回路１２ｂ１が動作する。以上の動作が、フレーム内で繰り返される。
【０３１４】
図１３５が第１フィールドでの画像表示状態である。図１３５の（ａ）が書込み画素行（電流（電圧）プログラムを行っている奇数画素行位置）を図示している。図１３５の（ａ１）→（ａ２）→（ａ３）と書込み画素行位置が順次シフトされる。第１フィールドでは、奇数画素行が順次書き換えられる（偶数画素行の画像データは保持されている）。図１３５の（ｂ）が奇数画素行の表示状態を図示している。なお、図１３５の（ｂ）は奇数画素行のみを図示している。偶数画素行は図１３５の（ｃ）に図示している。図１３５の（ｂ）でも明らかなように、奇数画素行に対応する画素のＥＬ素子１５は非点灯状態である。一方、偶数画素行は、図１３５の（ｃ）に図示しているように表示領域５３と非表示領域５２を走査する（Ｎ倍パルス駆動）。
【０３１５】
図１３６が第２フィールドでの画像表示状態である。図１３６の（ａ）が書込み画素行（電流（電圧）プログラムを行っている奇数画素行位置）を図示している。図１３６の（ａ１）→（ａ２）→（ａ３）と書込み画素行位置が順次シフトされる。第２フィールドでは、偶数画素行が順次書き換えられる（奇数画素行の画像データは保持されている）。図１３６の（ｂ）が奇数画素行の表示状態を図示している。なお、図１３６の（ｂ）は奇数画素行のみを図示している。偶数画素行は図１３６の（ｃ）に図示している。図１３６の（ｂ）でも明らかなように、偶数画素行に対応する画素のＥＬ素子１５は非点灯状態である。一方、奇数画素行は、図１３６の（ｃ）に図示しているように表示領域５３と非表示領域５２を走査する（Ｎ倍パルス駆動）。
【０３１６】
以上のように駆動することにより、インターレース駆動をＥＬ表示パネルで容易に実現することができる。また、Ｎ倍パルス駆動を実施することにより書込み不足も発生せず、動画ボケも発生することがない。また、電流（電圧）プログラムの制御と、ＥＬ素子１５の点灯制御も容易であり、回路も容易に実現できる。
【０３１７】
なお、本発明の駆動方式は、図１３５、図１３６の駆動方式に限定されるものではない。たとえば、図１３７の駆動方式も例示される。図１３５、図１３６は、電流（電圧）プログラムを行っている奇数画素行または偶数画素行は非表示領域５２（非点灯、黒表示）とするものであった。図１３７の実施例は、ＥＬ素子１５の点灯制御を行うゲートドライバ回路１２ｂ１、１２ｂ２の両方を同期させて動作させるものである。ただし、電流（電圧）プログラムを行っている画素行５１は非表示領域となるように制御することはいうまでもない（図３８のカレントミラー画素構成ではその必要はない）。図１３７では、奇数画素行と偶数画素行の点灯制御が同一であるので、ゲートドライバ回路１２ｂ１と１２ｂ２の２つと設ける必要はない。ゲートドライバ回路１２ｂを１つで点灯制御することができる。
【０３１８】
図１３７は、奇数画素行と偶数画素行の点灯制御を同一にする駆動方法であった。しかし、本発明はこれに限定するものではない。図１３８は、奇数画素行と偶数画素行の点灯制御を異ならせた実施例である。とくに、図１３８は奇数画素行の点灯状態（表示領域５３、非表示領域５２）の逆パターンを偶数画素行の点灯状態にした例である。したがって、表示領域５３の面積と非表示領域５２の面積とは同一になるようにしている。もちろん、表示領域５３の面積と非表示領域５２の面積とは同一になることに限定されるものではない。
【０３１９】
また、図１３６、図１３５において、奇数画素行あるいは偶数画素行ですべての画素行が非点灯状態にすることに限定されるものではない。
【０３２０】
以上の実施例は、１画素行ずつ電流（電圧）プログラムを実施する駆動方法であった。しかし、本発明の駆動方法はこれに限定されるものではなく、図１３９に図示するように２画素行（複数画素行）を同時に電流（電圧）プログラム行っても良いことは言うまでもない（図２７とその説明も参照のこと）。図１３９の（ａ）は奇数フィールドの実施例であり、図１３９の（ｂ）は偶数フィールドの実施例である。奇数フィールドでは、（１、２）画素行、（３、４）画素行、（５、６）画素行、（７、８）画素行、（９、１０）画素行、（１１、１２）画素行、・・・・・・・・（ｎ、ｎ＋１）画素行（ｎは１以上の整数）の組で２画素行を順次選択し、電流プログラムを行っていく。偶数フィールドでは、（２、３）画素行、（４、５）画素行、（６、７）画素行、（８、９）画素行、（１０、１１）画素行、（１２、１３）画素行、・・・・・・・・（ｎ＋１、ｎ＋２）画素行（ｎは１以上の整数）の組で２画素行を順次選択し、電流プログラムを行っていく。
【０３２１】
以上のように各フィールドで複数画素行を選択し電流プログラムを行うことによりソース信号線１８に流す電流を増加することができ、黒書き込みを良好にすることができる。また、奇数フィールドと偶数フィールドで選択する複数画素行の組を少なくとも１画素行ずらせることにより、画像の解像度を向上させることができる。
【０３２２】
図１３９の実施例は、各フィールドで選択する画素行を２画素行としたが、これに限定するものではなく３画素行としてもよい。この場合は、奇数フィールドと偶数フィールドで選択する３画素行の組は１画素行ずらせる方法と、２画素行ずらせる方法の２方式を選択可能である。また、各フィールドで選択する画素行は４画素行以上としてもよい。また、図１２５〜図１３２に図示するように、１フレームを３フィールド以上で構成するようにしてもよい。
【０３２３】
また、図１３９の実施例では、２画素行を同時に選択するとしたが、これに限定するものではなく、１Ｈを前半１／２Ｈと後半の１／２Ｈとし、奇数フィールドでは、第１Ｈ期間の前半の１／２Ｈ期間に第１画素行を選択して電流プログラムを行い、後半の１／２Ｈ期間に第２画素行を選択して電流プログラムを行う。次の第２Ｈ期間の前半の１／２Ｈ期間に第３画素行を選択して電流プログラムを行い、後半の１／２Ｈ期間に第４画素行を選択して電流プログラムを行う。また、次の第３Ｈ期間の第１Ｈ期間の前半の１／２Ｈ期間に第５画素行を選択して電流プログラムを行い、後半の１／２Ｈ期間に第６画素行を選択して電流プログラムを行う。・・・・・・と駆動してもよい。
【０３２４】
また、偶数フィールドでは、第１Ｈ期間の前半の１／２Ｈ期間に第２画素行を選択して電流プログラムを行い、後半の１／２Ｈ期間に第３画素行を選択して電流プログラムを行う。次の第２Ｈ期間の前半の１／２Ｈ期間に第４画素行を選択して電流プログラムを行い、後半の１／２Ｈ期間に第５画素行を選択して電流プログラムを行う。また、次の第３Ｈ期間の第１Ｈ期間の前半の１／２Ｈ期間に第６画素行を選択して電流プログラムを行い、後半の１／２Ｈ期間に第７画素行を選択して電流プログラムを行う。・・・・・・と駆動してもよい。
【０３２５】
以上の実施例においても各フィールドで選択する画素行を２画素行としたが、これに限定するものではなく３画素行としてもよい。この場合は、奇数フィールドと偶数フィールドで選択する３画素行の組は１画素行ずらせる方法と、２画素行ずらせる方法の２方式を選択可能である。また、各フィールドで選択する画素行は４画素行以上としてもよい。
【０３２６】
本発明のＮ倍パルス駆動方法では、各画素行で、ゲート信号線１７ｂの波形を同一にし、１Ｈの間隔でシフトさせて印加していく。このように走査することにより、ＥＬ素子１５が点灯している時間を１Ｆ／Ｎに規定しながら、順次、点灯する画素行をシフトさせることができる。このように、各画素行で、ゲート信号線１７ｂの波形を同一にし、シフトさせていることを実現することは容易である。図６のシフトレジスタ回路６１ａ、６１ｂに印加するデータであるＳＴ１、ＳＴ２を制御すればよいからである。たとえば、入力ＳＴ２がＬレベルの時、ゲート信号線１７ｂにＶｇｌが出力され、入力ＳＴ２がＨレベルの時、ゲート信号線１７ｂにＶｇｈが出力されるとすれば、シフトレジスタ６１ｂに印加するＳＴ２を１Ｆ／Ｎの期間だけＬレベルで入力し、他の期間はＨレベルにする。この入力されたＳＴ２を１Ｈに同期したクロックＣＬＫ２でシフトしていくだけである。
【０３２７】
なお、ＥＬ素子１５をオンオフする周期は０．５ｍｓｅｃ以上にする必要がある。この周期が短いと、人間の目の残像特性により完全な黒表示状態とならず、画像がぼやけたようになり、あたかも解像度が低下したようになる。また、データ保持型の表示パネルの表示状態となる。しかし、オンオフ周期を１００ｍｓｅｃ以上になると、点滅状態に見える。したがって、ＥＬ素子のオンオフ周期は０．５ｍｓｅｃ以上１００ｍｓｅｃ以下にすべきである。さらに好ましくは、オンオフ周期を２ｍｓｅｃ以上３０ｍｓｅｃ以下にすべきである。さらに好ましくは、オンオフ周期を３ｍｓｅｃ以上２０ｍｓｅｃ以下にすべきである。
【０３２８】
先にも記載したが、黒画面５２の分割数は、１つにすると良好な動画表示を実現できるが、画面のちらつきが見えやすくなる。したがって、黒挿入部を複数に分割することが好ましい。しかし、分割数をあまりに多くすると動画ボケが発生する。分割数は１以上８以下とすべきである。さらに好ましくは１以上５以下とすることが好ましい。
【０３２９】
なお、黒画面の分割数は静止画と動画で変更できるように構成することが好ましい。分割数とは、Ｎ＝４では、７５％が黒画面であり、２５％が画像表示である。このとき、７５％の黒表示部を７５％の黒帯状態で画面の上下方向に走査するのが分割数１である。２５％の黒画面と２５／３％の表示画面の３ブロックで走査するのが分割数３である。静止画は分割数を多くする。動画は分割数を少なくする。切り替えは入力画像に応じて自動的（動画検出など）に行っても良く、ユーザーが手動で行ってもよい。また、表示装置の映像などの入力コンテンツに対応して切り替ええするように構成すればよい。
【０３３０】
たとえば、携帯電話などにおいて、壁紙表示、入力画面では、分割数を１０以上とする（極端には１Ｈごとにオンオフしてもよい）。ＮＴＳＣの動画を表示するときは、分割数を１以上５以下とする。なお、分割数は３以上の多段階に切り替えできるように構成することが好ましい。たとえば、分割数なし、２、４、８などである。
【０３３１】
また、全表示画面に対する黒画面の割合は、全画面の面積を１とした時、０．２以上０．９以下（Ｎで表示すれば１．２以上９以下）とすることが好ましい。また、特に０．２５以上０．６以下（Ｎで表示すれば１．２５以上６以下）とすることが好ましい。０．２０以下であると動画表示での改善効果が低い。０．９以上であると、表示部分の輝度が高くなり、表示部分が上下に移動することが視覚的に認識されやすくなる。
【０３３２】
また、１秒あたりのフレーム数は、１０以上１００以下（１０Ｈｚ以上１００Ｈｚ以下）が好ましい。さらには１２以上６５以下（１２Ｈｚ以上６５Ｈｚ以下）が好ましい。フレーム数が少ないと、画面のちらつきが目立つようになり、あまりにもフレーム数が多いと、ソースドライバ回路１４などからの書き込みが苦しくなり解像度が劣化する。
【０３３３】
なお、以上の事項は、図３８などの電流プログラムの画素構成、図４３、図５１、図５４などの電圧プログラムの画素構成でも適用できることは言うまでもない。図３８では、トランジスタ１１ｄを、図４３ではトランジスタ１１ｄを、図５１ではトランジスタ１１ｅをオンオフ制御すればよい。このように、ＥＬ素子１５に電流を流す配線をオンオフすることにより、本発明のＮ倍パルス駆動を容易に実現できる。
【０３３４】
また、ゲート信号線１７ｂの１Ｆ／Ｎの期間だけ、Ｖｇｌにする時刻は１Ｆ（１Ｆに限定するものではない。単位期間でよい。）の期間のうち、どの時刻でもよい。単位時間にうち、所定の期間だけＥＬ素子１５をオンさせることにより、所定の平均輝度を得るものだからである。ただし、電流プログラム期間（１Ｈ）後、すぐにゲート信号線１７ｂをＶｇｌにしてＥＬ素子１５を発光させる方がよい。図１のコンデンサ１９の保持率特性の影響を受けにくくなるからである。
【０３３５】
また、この画像の分割数も可変できるように構成することが好ましい。たとえば、ユーザーが明るさ調整スイッチを押すことにより、あるいは明るさ調整ボリウムを回すことにより、この変化を検出してＫの値を変更する。表示する画像の内容、データにより手動で、あるいは自動的に変化させるように構成してもよい。
【０３３６】
このようにＫの値（画像表示部５３の分割数）を変化させることも容易に実現できる。図６においてＳＴに印加するデータのタイミング（１ＦのいつにＬレベルにするか）を調整あるいは可変できるように構成しておけばよいからである。
【０３３７】
なお、図１６などでは、ゲート信号線１７ｂをＶｇｌにする期間（１Ｆ／Ｎ）を複数に分割（分割数Ｍ）し、Ｖｇｌにする期間は１Ｆ／（Ｋ・Ｎ）の期間をＫ回実施するとしたがこれ限定するものではない。１Ｆ／（Ｋ・Ｎ）の期間をＬ（Ｌ≠Ｋ）回実施してもよい。つまり、本発明は、ＥＬ素子１５に流す期間（時間）を制御することにより画面５０を表示するものである。したがって、１Ｆ／（Ｋ・Ｎ）の期間をＬ（Ｌ≠Ｋ）回実施することは本発明の技術的思想に含まれる。また、Ｌの値を変化させることにより、画面５０の輝度をデジタル的に変更することができる。たとえば、Ｌ＝２とＬ＝３では５０％の輝度（コントラスト）変化をなる。これらの制御も、本発明の他の実施例にも適用できることは言うまでもない（もちろん、以降に説明する本発明にも適用できる）。これらも本発明のＮ倍パルス駆動である。
【０３３８】
以上の実施例は、ＥＬ素子１５と駆動用トランジスタ１１ａとの間にスイッチング素子としてのトランジスタ１１ｄを配置（形成）し、このトランジスタ１１ｄを制御することにより、画面５０をオンオフ表示するものであった。この駆動方法により、電流プログラム方式の黒表示状態での電流書き込み不足をなくし、良好な解像度あるいは黒表示を実現するものであった。つまり、電流プログラム方式では、良好な黒表示を実現することが重要である。次に説明する駆動方法は、駆動用トランジスタ１１ａをリセットし、良好な黒表示を実現するものである。以下、図３２を用いて、その実施例について説明をする。
【０３３９】
図３２は基本的には図１の画素構成である。図３２の画素構成では、プログラムされたＩｗ電流がＥＬ素子１５に流れ、ＥＬ素子１５が発光する。つまり、駆動用トランジスタ１１ａはプログラムされることにより、電流を流す能力を保持している。この電流を流す能力を利用してトランジスタ１１ａをリセット（オフ状態）にする方式が図３２の駆動方式である。以降、この駆動方式をリセット駆動と呼ぶ。
【０３４０】
図１の画素構成でリセット駆動を実現するためには、トランジスタ１１ｂとトランジスタ１１ｃを独立してオンオフ制御できるように構成する必要がある。つまり、図３２で図示するようにトランジスタ１１ｂをオンオフ制御するゲート信号線１７ａ（ゲート信号線ＷＲ）、トランジスタ１１ｃをオンオフ制御するゲート信号線１７ｃ（ゲート信号線ＥＬ）を独立して制御できるようにする。ゲート信号線１７ａとゲート信号線１７ｃの制御は、図６に図示するように独立した２つのシフトレジスタ６１で行えばよい。
【０３４１】
トランジスタ１１ｂを駆動するゲート信号線１７ａとトランジスタ１１ｄを駆動するゲート信号線１７ｂの駆動電圧は変化させるとよい（図１の画素構成の場合）。ゲート信号線１７ａの振幅値（オン電圧とオフ電圧との差）は、ゲート信号線１７ｂの振幅値よりも小さくする。
【０３４２】
ゲート信号線１７の振幅値が大きいと、ゲート信号線１７と画素１６との突き抜け電圧が大きくなり、黒浮きが発生する。ゲート信号線１７ａの振幅は、ソース信号線１８の電位が画素１６に印加されない（印加する（選択時））を制御すればよいのである。ソース信号線１８の電位変動は小さいから、ゲート信号線１７ａの振幅値は小さくすることができる。
【０３４３】
一方、ゲート信号線１７ｂはＥＬのオンオフ制御を実施する必要がある。したがって、振幅値は大きくなる。これに対応するため、シフトレジスタ６１ａと６１ｂとの出力電圧を変化させる。画素がＰチャンネルトランジスタで形成されている場合は、シフトレジスタ６１ａと６１ｂのＶｇｈ（オフ電圧）を略同一にし、シフトレジスタ６１ａのＶｇｌ（オン電圧）をシフトレジスタ６１ｂのＶｇｌ（オン電圧）よりも低くする。
【０３４４】
以下、図３３を参照しながら、リセット駆動方式について説明をする。図３３はリセット駆動の原理説明図である。まず、図３３の（ａ）に図示するように、トランジスタ１１ｃ、トランジスタ１１ｄをオフ状態にし、トランジスタ１１ｂをオン状態にする。すると、駆動用トランジスタ１１ａのドレイン（Ｄ）端子とゲート（Ｇ）端子はショート状態となり、Ｉｂ電流が流れる。一般的に、トランジスタ１１ａは１つ前のフィールド（フレーム）で電流プログラムされている。この状態でトランジスタ１１ｄがオフ状態となり、トランジスタ１１ｂがオン状態にすれば、駆動電流Ｉｂがトランジスタ１１ａのゲート（Ｇ）端子に流れる。そのため、トランジスタ１１ａのゲート（Ｇ）端子とドレイン（Ｄ）端子とが同一電位となり、トランジスタ１１ａはリセット（電流を流さない状態）になる。
【０３４５】
なお、図３３の（ａ）の動作の前に、トランジスタ１１ｂ、トランジスタ１１ｃをオフ状態にし、トランジスタ１１ｄをオン状態にし、駆動用トランジスタ１１ａに電流を流すという動作を実施することが好ましい。この動作は、極力短時間に完了させることが好ましい。ＥＬ素子１５に電流が流れてＥＬ素子１５が点灯し、表示コントラストを低下させる恐れがあるからである。この動作時間は、１Ｈ（１水平走査期間）の０．１％以上１０％以下とすることが好ましい。さらに好ましくは０．２％以上２％以下となるようにすることが好ましい。もしくは０．２μｓｅｃ以上５μｓｅｃ以下となるようにすることが好ましい。また、全画面の画素１６に一括して前述の動作（図３３の（ａ）の前に行う動作）を実施してもよい。以上の動作を実施することにより、駆動用トランジスタ１１ａのドレイン（Ｄ）端子電圧が低下し、図３３の（ａ）の状態でスムーズなＩｂ電流を流すことができるようになる。なお、以上の事項は、本発明の他のリセット駆動方式にも適用される。
【０３４６】
図３３の（ａ）の実施時間を長くするほど、Ｉｂ電流が流れ、コンデンサ１９の端子電圧が小さくなる傾向がある。したがって、図３３の（ａ）の実施時間は固定値にする必要がある。実験および検討によれば、図３３の（ａ）の実施時間は、１Ｈ以上５Ｈ以下にすることが好ましい。
【０３４７】
なお、この期間は、Ｒ、Ｇ、Ｂの画素で異ならせることが好ましい。各色の画素でＥＬ材料が異なり、このＥＬ材料の立ち上がり電圧などに差異があるためである。ＲＧＢの各画素で、ＥＬ材料に適応して、もっとも最適な期間を設定する。なお、実施例において、この期間は１Ｈ以上５Ｈ以下にするとしたが、黒挿入（黒画面を書き込む）を主とする駆動方式では、５Ｈ以上であってもよいことは言うまでもない。なお、この期間が長いほど、画素の黒表示状態は良好となる。
【０３４８】
図３３の（ａ）を実施後、１Ｈ以上５Ｈ以下の期間おいて、図３３の（ｂ）の状態にする。図３３の（ｂ）はトランジスタ１１ｃ、トランジスタ１１ｂをオンさせ、トランジスタ１１ｄをオフさせた状態である。図３３の（ｂ）の状態は、以前にも説明したが、電流プログラムを行っている状態である。つまり、ソースドライバ回路１４からプログラム電流Ｉｗを出力（あるいは吸収）し、このプログラム電流Ｉｗを駆動用トランジスタ１１ａに流す。このプログラム電流Ｉｗが流れるように、駆動用トランジスタ１１ａのゲート（Ｇ）端子の電位を設定するのである（設定電位はコンデンサ１９に保持される）。
【０３４９】
もし、プログラム電流Ｉｗが０（Ａ）であれば、トランジスタ１１ａは電流を図３３の（ａ）の電流を流さない状態が保持されたままとなるから、良好な黒表示を実現できる。また、図３３の（ｂ）で白表示の電流プログラムを行う場合であっても、各画素の駆動用トランジスタの特性バラツキが発生していても、完全に黒表示状態のオフセット電圧から電流プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ１１ａの特性バラツキによる階調誤差がなく、良好な画像表示を実現できる。
【０３５０】
図３３の（ｂ）の電流プログラミング後、図３３の（ｃ）に図示するように、トランジスタ１１ｂ、トランジスタ１１ｃとオフし、トランジスタ１１ｄをオンさせて、駆動用トランジスタ１１ａからのプログラム電流Ｉｗ（＝Ｉｅ）をＥＬ素子１５に流し、ＥＬ素子１５を発光させる。図３３の（ｃ）に関しても、図１などで以前に説明をしたので詳細は省略する。
【０３５１】
つまり、図３３で説明した駆動方式（リセット駆動）は、駆動用トランジスタ１１ａとＥＬ素子１５間を切断（電流が流れない状態）し、かつ、駆動用トランジスタのドレイン（Ｄ）端子とゲート（Ｇ）端子（もしくはソース（Ｓ）端子とゲート（Ｇ）端子、さらに一般的に表現すれば駆動用トランジスタのゲート（Ｇ）端子を含む２端子）間をショートする第１の動作と、前記動作の後、駆動用トランジスタに電流（電圧）プログラムを行う第２の動作とを実施するものである。かつ、少なくとも第２の動作は第１の動作後に行うものである。なお、リセット駆動を実施するためには、図３２の構成のように、トランジスタ１１ｂとトランジスタ１１ｃとを独立に制御できるように、構成しておかねばならない。
【０３５２】
画像表示状態は（もし、瞬時的な変化が観察できるのであれば）、まず、電流プログラムを行われる画素行は、リセット状態（黒表示状態）になり、１Ｈ後に電流プログラムが行われる（この時も黒表示状態である。トランジスタ１１ｄがオフだからである。）。次に、ＥＬ素子１５に電流が供給され、画素行は所定輝度（プログラムされた電流）で発光する。つまり、画面の上から下方向に、黒表示の画素行が移動し、この画素行が通りすぎた位置で画像が書き換わっていくように見えるはずである。
【０３５３】
なお、リセット後、１Ｈ後に電流プログラムを行うとしたがこの期間は、５Ｈ程度以内としてもよい。図３３の（ａ）のリセットが完全に行われるのに比較的長時間を必要とするからである。もし、この期間を５Ｈとすれば、５画素行が黒表示（電流プログラムの画素行もいれると６画素行）となるはずである。
【０３５４】
また、リセット状態は１画素行ずつ行うことに限定するものではなく、複数画素行ずつ同時にリセット状態にしてもよい。また、複数画素行ずつ同時にリセット状態にし、かつオーバーラップしながら走査してもよい。たとえば、４画素行を同時にリセットするのであれば、第１の水平走査期間（１単位）に、画素行（１）（２）（３）（４）をリセット状態にし、次の第２の水平走査期間に、画素行（３）（４）（５）（６）をリセット状態にし、さらに次の第３の水平走査期間に、画素行（５）（６）（７）（８）をリセット状態にする。また、次の第４の水平走査期間に、画素行（７）（８）（９）（１０）をリセット状態にするという駆動状態が例示される。なお、当然、図３３の（ｂ）、図３３の（ｃ）の駆動状態も図３３の（ａ）の駆動状態と同期して実施される。
【０３５５】
また、１画面の画素すべてを同時にあるいは走査状態でリセット状態にしてから、図３３の（ｂ）（ｃ）の駆動を実施してもよいことはいうまでもない。また、インターレース駆動状態（１画素行あるいは複数画素行の飛び越し走査）で、リセット状態（１画素行あるいは複数画素行飛び越し）にしてもよいことは言うまでもない。また、ランダムのリセット状態を実施してもよい。また、本発明のリセット駆動の説明は、画素行を操作する方式である（つまり、画面の上下方向の制御する）。しかし、リセット駆動の概念は、制御方向が画素行に限定されるものではない。たとえば、画素列方向にリセット駆動を実施してもよいことは言うまでのない。
【０３５６】
なお、図３３のリセット駆動は、本発明のＮ倍パルス駆動などと組み合わせること、インターレース駆動と組み合わせることによりさらに良好な画像表示を実現できる。特に図２２の構成は、間欠Ｎ／Ｋ倍パルス駆動（１画面に点灯領域を複数設ける駆動方法である。この駆動方法は、ゲート信号線１７ｂを制御し、トランジスタ１１ｄをオンオフ動作させることにより容易に実現できる。このことは以前に説明をした。）を容易に実現できるので、フリッカの発生もなく、良好な画像表示を実現できる。
【０３５７】
また、他の駆動方法、たとえば、以降の説明するプリチャージ駆動方式などと組み合わせることによりさらに優れた画像表示を実現できることは言うまでもない。以上のように、本発明と同様にリセット駆動も本明細書の他の実施例と組み合わせて実施することができることは言うまでもない。
【０３５８】
図３４はリセット駆動を実現する表示装置の構成図である。ゲートドライバ回路１２ａは、図３２におけるゲート信号線１７ａおよびゲート信号線１７ｂを制御する。ゲート信号線１７ａにオンオフ電圧を印加することによりトランジスタ１１ｂがオンオフ制御される。また、ゲート信号線１７ｂにオンオフ電圧を印加することによりトランジスタ１１ｄがオンオフ制御される。ゲートドライバ回路１２ｂは、図３２におけるゲート信号線１７ｃを制御する。ゲート信号線１７ｃにオンオフ電圧を印加することによりトランジスタ１１ｃがオンオフ制御される。
【０３５９】
したがって、ゲート信号線１７ａはゲートドライバ回路１２ａで操作し、ゲート信号線１７ｃはゲートドライバ回路１２ｂで操作する。そのため、トランジスタ１１ｂをオンさせて駆動用トランジスタ１１ａをリセットするタイミングと、トランジスタ１１ｃをオンさせて駆動用トランジスタ１１ａに電流プログラムを行うタイミングとを自由に設定できる。他の構成などは、以前に説明したものと同一または類似するため説明を省略する。
【０３６０】
図３５はリセット駆動のタイミングチャートである。ゲート信号線１７ａにオン電圧を印加し、トランジスタ１１ｂをオンさせ、駆動用トランジスタ１１ａをリセットしている時には、ゲート信号線１７ｂにはオフ電圧を印加し、トランジスタ１１ｄをオフ状態にしている。したがって、図３２の（ａ）の状態となっている。この期間にＩｂ電流が流れる。
【０３６１】
図３５のタイミングチャートでは、リセット時間は２Ｈ（ゲート信号線１７ａにオン電圧が印加され、トランジスタ１１ｂがオンする）としているが、これに限定するものではない。２Ｈ以上でもよい。また、リセットが極めて高速に行える場合は、リセット時間は１Ｈ未満であってもよい。
【０３６２】
リセット期間を何Ｈ期間にするかはゲートドライバ回路１２に入力するＤＡＴＡ（ＳＴ）パルス期間で容易に変更できる。たとえば、ＳＴ端子に入力するＤＡＴＡを２Ｈ期間の間Ｈレベルとすれば、各ゲート信号線１７ａから出力されるリセット期間は２Ｈ期間となる。同様に、ＳＴ端子に入力するＤＡＴＡを５Ｈ期間の間Ｈレベルとすれば、各ゲート信号線１７ａから出力されるリセット期間は５Ｈ期間となる。
【０３６３】
１Ｈ期間のリセット後、画素行（１）のゲート信号線１７ｃ（１）に、オン電圧が印加される。トランジスタ１１ｃがオンすることにより、ソース信号線１８に印加されたプログラム電流Ｉｗがトランジスタ１１ｃを介して駆動用トランジスタ１１ａに書き込まれる。
【０３６４】
電流プログラム後、画素（１）のゲート信号線１７ｃにオフ電圧が印加され、トランジスタ１１ｃがオフし、画素がソース信号線と切り離される。同時に、ゲート信号線１７ａにもオフ電圧が印加され、駆動用トランジスタ１１ａのリセット状態が解消される（なお、この期間は、リセット状態と表現するよりも、電流プログラム状態と表現する方が適切である）。また、ゲート信号線１７ｂにはオン電圧が印加され、トランジスタ１１ｄがオンして、駆動用トランジスタ１１ａにプログラムされた電流がＥＬ素子１５に流れる。なお、画素行（２）以降についても、画素行（１）と同様であり、また、図３５からその動作は明らかであるから説明を省略する。
【０３６５】
図３５において、リセット期間は１Ｈ期間であった。図３６はリセット期間を５Ｈとした実施例である。リセット期間を何Ｈ期間にするかはゲートドライバ回路１２に入力するＤＡＴＡ（ＳＴ）パルス期間で容易に変更できる。図３６ではゲートドライバ回路１２ａのＳＴ１端子に入力するＤＡＴＡを５Ｈ期間の間Ｈレベルし、各ゲート信号線１７ａから出力されるリセット期間を５Ｈ期間とした実施例である。リセット期間は、長いほど、リセットが完全に行われ、良好な黒表示を実現できる。しかし、リセット期間の割合分は表示輝度が低下することになる。
【０３６６】
図３６はリセット期間を５Ｈとした実施例であった。また、このリセット状態は連続状態であった。しかし、リセット状態は連続して行うことに限定されるものではない。たとえば、各ゲート信号線１７ａから出力される信号を１Ｈごとにオンオフ動作させてもよい。このようにオンオフ動作させるのは、シフトレジスタの出力段に形成されたイネーブル回路（図示せず）を操作することにより容易に実現できる。また、ゲートドライバ回路１２に入力するＤＡＴＡ（ＳＴ）パルスを制御することで容易に実現できる。
【０３６７】
図３４の回路構成では、ゲートドライバ回路１２ａは少なくとも２つのシフトレジスタ回路（１つはゲート信号線１７ａ制御用、他の１つはゲート信号線１７ｂ制御用）が必要であった。そのため、ゲートドライバ回路１２ａの回路規模が大きくなるという課題があった。図３７はゲートドライバ回路１２ａのシフトレジスタを１つにした実施例である。図３７の回路を動作させた出力信号のタイミングチャートは図３５のごとくなる。なお、図３５と図３７とはゲートドライバ回路１２ａ、１２ｂから出力されているゲート信号線１７の記号が異なっているので注意が必要である。
【０３６８】
図３７のＯＲ回路３７１が付加されていることから明らかであるが、各ゲート信号線１７ａの出力は、シフトレジスタ回路６１ａの前段出力とのＯＲをとって出力される。つまり、２Ｈ期間、ゲート信号線１７ａからはオン電圧が出力される。一方、ゲート信号線１７ｃはシフトレジスタ回路６１ａの出力がそのまま出力される。したがって、１Ｈ期間の間、オン電圧が印加される。
【０３６９】
たとえば、シフトレジスタ回路６１ａの２番目にＨレベル信号が出力されている時、画素１６（１）のゲート信号線１７ｃにオン電圧が出力され、画素１６（１）が電流（電圧）プログラムの状態である。同時に、画素１６（２）のゲート信号線１７ａにもオン電圧が出力され、画素１６（２）のトランジスタ１１ｂがオン状態となり、画素１６（２）の駆動用トランジスタ１１ａがリセットされる。
【０３７０】
同様に、シフトレジスタ回路６１ａの３番目にＨレベル信号が出力されている時、画素１６（２）のゲート信号線１７ｃにオン電圧が出力され、画素１６（２）が電流（電圧）プログラムの状態である。同時に、画素１６（３）のゲート信号線１７ａにもオン電圧が出力され、画素１６（３）トランジスタ１１ｂがオン状態となり、画素１６（３）駆動用トランジスタ１１ａがリセットされる。つまり、２Ｈ期間、ゲート信号線１７ａからはオン電圧が出力され、ゲート信号線１７ｃに１Ｈ期間、オン電圧が出力される。
【０３７１】
プログラム状態の時は、トランジスタ１１ｂとトランジスタ１１ｃが同時にオン状態となる（図３３の（ｂ））ら、非プログラム状態（図３３の（ｃ））に移行する際、トランジスタ１１ｃがトランジスタ１１ｂよりも先にオフ状態となると、図３３の（ｂ）のリセット状態となってしまう。これと防止するためには、トランジスタ１１ｃがトランジスタ１１ｂよりもあとからオフ状態にする必要がある。そのためには、ゲート信号線１７ａがゲート信号線１７ｃよりも先にオン電圧が印加されるように制御する必要がある。
【０３７２】
以上の実施例は、図３２（基本的には図１）の画素構成に関する実施例であった。しかし、本発明はこれに限定されるものではない。たとえば、図３８に示すようなカレントミラーの画素構成であっても実施することができる。なお、図３８ではトランジスタ１１ｅをオンオフ制御することにより、図１３、図１５などで図示するＮ倍パルス駆動を実現できる。図３９は図３８のカレントミラーの画素構成での実施例の説明図である。以下、図３９を参照しながら、カレントミラーの画素構成におけるリセット駆動方式について説明をする。
【０３７３】
図３９の（ａ）に図示するように、トランジスタ１１ｃ、トランジスタ１１ｅをオフ状態にし、トランジスタ１１ｄをオン状態にする。すると、電流プログラム用トランジスタ１１ａのドレイン（Ｄ）端子とゲート（Ｇ）端子はショート状態となり、図に示すようにＩｂ電流が流れる。一般的に、トランジスタ１１ｂは１つ前のフィールド（フレーム）で電流プログラムされ、電流を流す能力がある（ゲート電位はコンデンサ１９に１Ｆ期間保持され、画像表示をおこなっているから当然である。ただし、完全な黒表示を行っている場合、電流は流れない）。この状態でトランジスタ１１ｅがオフ状態とし、トランジスタ１１ｄがオン状態にすれば、駆動電流Ｉｂがトランジスタ１１ａのゲート（Ｇ）端子の方向に流れる（ゲート（Ｇ）端子とドレイン（Ｄ）端子がショートされる）。そのため、トランジスタ１１ａのゲート（Ｇ）端子とドレイン（Ｄ）端子とが同一電位となり、トランジスタ１１ａはリセット（電流を流さない状態）になる。また、駆動用トランジスタ１１ｂのゲート（Ｇ）端子は電流プログラム用トランジスタ１１ａのゲート（Ｇ）端子と共通であるから、駆動用トランジスタ１１ｂもリセット状態となる。
【０３７４】
このトランジスタ１１ａ、トランジスタ１１ｂのリセット状態（電流を流さない状態）は、図５１などで説明する電圧オフセットキャンセラ方式のオフセット電圧を保持した状態と等価である。つまり、図３９の（ａ）の状態では、コンデンサ１９の端子間には、オフセット電圧（電流が流れ始める開始電圧。この電圧の絶対値以上の電圧を印加することにより、トランジスタ１１に電流が流れる）が保持されていることになる。このオフセット電圧はトランジスタ１１ａ、トランジスタ１１ｂの特性に応じて異なる電圧値である。したがって、図３９の（ａ）の動作を実施することにより、各画素のコンデンサ１９にはトランジスタ１１ａ、トランジスタ１１ｂが電流を流さない（つまり、黒表示電流（ほとんど０に等しい））状態が保持されることになるのである（電流が流れ始める開始電圧にリセットされた）。
【０３７５】
なお、図３９の（ａ）においても図３３の（ａ）と同様に、リセットの実施時間を長くするほど、Ｉｂ電流が流れ、コンデンサ１９の端子電圧が小さくなる傾向がある。したがって、図３９の（ａ）の実施時間は固定値にする必要がある。実験および検討によれば、図３９の（ａ）の実施時間は、１Ｈ以上１０Ｈ（１０水平走査期間）以下とすることが好ましい。さらには１Ｈ以上５Ｈ以下にすることが好ましい。あるいは、２０μｓｅｃ以上２ｍｓｅｃ以下とすることが好ましい。このことは図３３の駆動方式でも同様である。
【０３７６】
図３３の（ａ）も同様であるが、図３９の（ａ）のリセット状態と、図３９の（ｂ）の電流プログラム状態とを同期をとって行う場合は、図３９の（ａ）のリセット状態から、図３９の（ｂ）の電流プログラム状態までの期間が固定値（一定値）となるから問題はない（固定値にされている）。つまり、図３３の（ａ）あるいは図３９の（ａ）のリセット状態から、図３３の（ｂ）あるいは図３９の（ｂ）の電流プログラム状態までの期間が、１Ｈ以上１０Ｈ（１０水平走査期間）以下とすることが好ましい。さらには１Ｈ以上５Ｈ以下にすることが好ましいのである。あるいは、２０μｓｅｃ以上２ｍｓｅｃ以下とすることが好ましいのである。この期間が短いと駆動用トランジスタ１１ａが完全にリセットされない。また、あまりにも長いと駆動用トランジスタ１１が完全にオフ状態となり、今度は電流をプログラムするのに長時間を要するようになる。また、画面５０の輝度も低下する。
【０３７７】
図３９の（ａ）を実施後、図３９の（ｂ）の状態にする。図３９の（ｂ）はトランジスタ１１ｃ、トランジスタ１１ｄをオンさせ、トランジスタ１１ｅをオフさせた状態である。図３９の（ｂ）の状態は、電流プログラムを行っている状態である。つまり、ソースドライバ回路１４からプログラム電流Ｉｗを出力（あるいは吸収）し、このプログラム電流Ｉｗを電流プログラム用トランジスタ１１ａに流す。このプログラム電流Ｉｗが流れるように、駆動用トランジスタ１１ｂのゲート（Ｇ）端子の電位をコンデンサ１９に設定するのである。
【０３７８】
もし、プログラム電流Ｉｗが０（Ａ）（黒表示）であれば、トランジスタ１１ｂは電流を図３９の（ａ）の電流を流さない状態が保持されたままとなるから、良好な黒表示を実現できる。また、図３９の（ｂ）で白表示の電流プログラムを行う場合は、各画素の駆動用トランジスタの特性バラツキが発生していても、完全に黒表示状態のオフセット電圧（各駆動用トランジスタの特性に応じて設定された電流が流れる開始電圧）から電流プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ１１ａあるいはトランジスタ１１ｂの特性バラツキによる階調誤差がなく、良好な画像表示を実現できる。
【０３７９】
図３９の（ｂ）の電流プログラミング後、図３９の（ｃ）に図示するように、トランジスタ１１ｃ、トランジスタ１１ｄとオフし、トランジスタ１１ｅをオンさせて、駆動用トランジスタ１１ｂからのプログラム電流Ｉｗ（＝Ｉｅ）をＥＬ素子１５に流し、ＥＬ素子１５を発光させる。図３９の（ｃ）に関しても、以前に説明をしたので詳細は省略する。
【０３８０】
図３３、図３９で説明した駆動方式（リセット駆動）は、駆動用トランジスタ１１ａあるいはトランジスタ１１ｂとＥＬ素子１５間を切断（電流が流れない状態。トランジスタ１１ｅあるいはトランジスタ１１ｄで行う）し、かつ、駆動用トランジスタのドレイン（Ｄ）端子とゲート（Ｇ）端子（もしくはソース（Ｓ）端子とゲート（Ｇ）端子、さらに一般的に表現すれば駆動用トランジスタのゲート（Ｇ）端子を含む２端子）間をショートする第１の動作と、前記動作の後、駆動用トランジスタに電流（電圧）プログラムを行う第２の動作とを実施するものである。
【０３８１】
少なくとも第２の動作は第１の動作後に行うものである。なお、第１の動作における駆動用トランジスタ１１ａあるいはトランジスタ１１ｂとＥＬ素子１５間を切断するという動作は、必ずしも必須の条件ではない。もし、第１の動作における駆動用トランジスタ１１ａあるいはトランジスタ１１ｂとＥＬ素子１５間を切断せずに、駆動用トランジスタのドレイン（Ｄ）端子とゲート（Ｇ）端子間をショートする第１の動作を行っても多少のリセット状態のバラツキが発生する程度で済む場合があるからである。これは、作製したアレイのトランジスタ特性を検討して決定する。
【０３８２】
図３９のカレントミラーの画素構成は、電流プログラムトランジスタ１１ａをリセットすることにより、結果として駆動用トランジスタ１１ｂをリセットする駆動方法であった。
【０３８３】
図３９のカレントミラーの画素構成では、リセット状態では、必ずしも駆動用トランジスタ１１ｂとＥＬ素子１５間を切断する必要はない。したがって、電流プログラム用トランジスタａのドレイン（Ｄ）端子とゲート（Ｇ）端子（もしくはソース（Ｓ）端子とゲート（Ｇ）端子、さらに一般的に表現すれば電流プログラム用トランジスタのゲート（Ｇ）端子を含む２端子、あるいは駆動用トランジスタのゲート（Ｇ）端子を含む２端子）間をショートする第１の動作と、前記動作の後、電流プログラム用トランジスタに電流（電圧）プログラムを行う第２の動作とを実施するものである。そして、少なくとも第２の動作は第１の動作後に行うものである。
【０３８４】
画像表示状態は（もし、瞬時的な変化が観察できるのであれば）、まず、電流プログラムを行われる画素行は、リセット状態（黒表示状態）になり、所定Ｈ後に電流プログラムが行われる。画面の上から下方向に、黒表示の画素行が移動し、この画素行が通りすぎた位置で画像が書き換わっていくように見えるはずである。
【０３８５】
以上の実施例は、電流プログラムの画素構成を中心として説明をしたが、本発明のリセット駆動は電圧プログラムの画素構成にも適用することができる。図４３は電圧プログラムの画素構成におけるリセット駆動を実施するための本発明の画素構成（パネル構成）の説明図である。
【０３８６】
図４３の画素構成では、駆動用トランジスタ１１ａをリセット動作させるためのトランジスタ１１ｅが形成されている。ゲート信号線１７ｅにオン電圧が印加されることにより、トランジスタ１１ｅがオンし、駆動用トランジスタ１１ａのゲート（Ｇ）端子とドレイン（Ｄ）端子間をショートさせる。また、ＥＬ素子１５と駆動用トランジスタ１１ａとの電流経路を切断するトランジスタ１１ｄが形成されている。以下、図４４を参照しながら、電圧プログラムの画素構成における本発明のリセット駆動方式について説明をする。
【０３８７】
図４４の（ａ）に図示するように、トランジスタ１１ｂ、トランジスタ１１ｄをオフ状態にし、トランジスタ１１ｅをオン状態にする。駆動用トランジスタ１１ａのドレイン（Ｄ）端子とゲート（Ｇ）端子はショート状態となり、図に示すようにＩｂ電流が流れる。そのため、トランジスタ１１ａのゲート（Ｇ）端子とドレイン（Ｄ）端子とが同一電位となり、駆動用トランジスタ１１ａはリセット（電流を流さない状態）になる。なお、トランジスタ１１ａをリセットする前に、図３３あるいは図３９で説明したように、ＨＤ同期信号に同期して、最初にトランジスタ１１ｄをオンさせ、トランジスタ１１ｅをオフさせて、トランジスタ１１ａに電流を流しておく。その後、図４４の（ａ）の動作を実施する。
【０３８８】
なお、電圧プログラムの画素構成においても、電流プログラムの画素構成と同様に、図４４の（ａ）のリセットの実施時間を長くするほど、Ｉｂ電流が流れ、コンデンサ１９の端子電圧が小さくなる傾向がある。したがって、図４４の（ａ）の実施時間は固定値にする必要がある。実施時間は、０．２Ｈ以上５Ｈ（５水平走査期間）以下とすることが好ましい。さらには０．５Ｈ以上４Ｈ以下にすることが好ましい。あるいは、２μｓｅｃ以上４００μｓｅｃ以下とすることが好ましい。
【０３８９】
また、ゲート信号線１７ｅは前段の画素行のゲート信号線１７ａと共通にしておくことが好ましい。つまり、ゲート信号線１７ｅと前段の画素行のゲート信号線１７ａとをショート状態で形成する。この構成を前段ゲート制御方式と呼ぶ。なお、前段ゲート制御方式とは、着目画素行より少なくとも１Ｈ前以上に選択される画素行のゲート信号線波形を用いるものである。したがって、１画素行前に限定されるものではない。たとえば、２画素行前のゲート信号線の信号波形を用いて着目画素の駆動用トランジスタ１１ａのリセットを実施してもよい。
【０３９０】
前段ゲート制御方式をさらに具体的に記載すれば以下のようになる。着目する画素行が（Ｎ）画素行とし、そのゲート信号線がゲート信号線１７ｅ（Ｎ）、ゲート信号線１７ａ（Ｎ）とする。１Ｈ前に選択される前段の画素行は、画素行が（Ｎ−１）画素行とし、そのゲート信号線がゲート信号線１７ｅ（Ｎ−１）、ゲート信号線１７ａ（Ｎ−１）とする。また、着目画素行の次の１Ｈ後に選択される画素行が（Ｎ＋１）画素行とし、そのゲート信号線がゲート信号線１７ｅ（Ｎ＋１）、ゲート信号線１７ａ（Ｎ＋１）とする。
【０３９１】
第（Ｎ−１）Ｈ期間では、第（Ｎ−１）画素行のゲート信号線１７ａ（Ｎ−１）にオン電圧が印加されると、第（Ｎ）画素行のゲート信号線１７ｅ（Ｎ）にもオン電圧が印加される。ゲート信号線１７ｅ（Ｎ）と前段の画素行のゲート信号線１７ａ（Ｎ−１）とがショート状態で形成されているからである。したがって、第（Ｎ−１）画素行の画素のトランジスタ１１ｂ（Ｎ−１）がオンし、ソース信号線１８の電圧が駆動用トランジスタ１１ａ（Ｎ−１）のゲート（Ｇ）端子に書き込まれる。同時に、第（Ｎ）画素行の画素のトランジスタ１１ｅ（Ｎ）がオンし、駆動用トランジスタ１１ａ（Ｎ）のゲート（Ｇ）端子とドレイン（Ｄ）端子間がショートされ、駆動用トランジスタ１１ａ（Ｎ）がリセットされる。
【０３９２】
第（Ｎ−１）Ｈ期間の次の第（Ｎ）期間では、第（Ｎ）画素行のゲート信号線１７ａ（Ｎ）にオン電圧が印加されると、第（Ｎ＋１）画素行のゲート信号線１７ｅ（Ｎ＋１）にもオン電圧が印加される。したがって、第（Ｎ）画素行の画素のトランジスタ１１ｂ（Ｎ）がオンし、ソース信号線１８に印加されている電圧が駆動用トランジスタ１１ａ（Ｎ）のゲート（Ｇ）端子に書き込まれる。同時に、第（Ｎ＋１）画素行の画素のトランジスタ１１ｅ（Ｎ＋１）がオンし、駆動用トランジスタ１１ａ（Ｎ＋１）のゲート（Ｇ）端子とドレイン（Ｄ）端子間がショートされ、駆動用トランジスタ１１ａ（Ｎ＋１）がリセットされる。
【０３９３】
以下同様に、第（Ｎ）Ｈ期間の次の第（Ｎ＋１）期間では、第（Ｎ＋１）画素行のゲート信号線１７ａ（Ｎ＋１）にオン電圧が印加されると、第（Ｎ＋２）画素行のゲート信号線１７ｅ（Ｎ＋２）にもオン電圧が印加される。したがって、第（Ｎ＋１）画素行の画素のトランジスタ１１ｂ（Ｎ＋１）がオンし、ソース信号線１８に印加されている電圧が駆動用トランジスタ１１ａ（Ｎ＋１）のゲート（Ｇ）端子に書き込まれる。同時に、第（Ｎ＋２）画素行の画素のトランジスタ１１ｅ（Ｎ＋２）がオンし、駆動用トランジスタ１１ａ（Ｎ＋２）のゲート（Ｇ）端子とドレイン（Ｄ）端子間がショートされ、駆動用トランジスタ１１ａ（Ｎ＋２）がリセットされる。
【０３９４】
以上の本発明の前段ゲート制御方式では、１Ｈ期間、駆動用トランジスタ１１ａはリセットされ、その後、電圧（電流）プログラムが実施される。
【０３９５】
図３３の（ａ）も同様であるが、図４４の（ａ）のリセット状態と、図４４の（ｂ）の電圧プログラム状態とを同期をとって行う場合は、図４４の（ａ）のリセット状態から、図４４の（ｂ）の電流プログラム状態までの期間が固定値（一定値）となるから問題はない（固定値にされている）。この期間が短いと駆動用トランジスタ１１が完全にリセットされない。また、あまりにも長いと駆動用トランジスタ１１ａが完全にオフ状態となり、今度は電流をプログラムするのに長時間を要するようになる。また、画面５０の輝度も低下する。
【０３９６】
図４４の（ａ）を実施後、図４４の（ｂ）の状態にする。図４４の（ｂ）はトランジスタ１１ｂをオンさせ、トランジスタ１１ｅ、トランジスタ１１ｄをオフさせた状態である。図４４の（ｂ）の状態は、電圧プログラムを行っている状態である。つまり、ソースドライバ回路１４からプログラム電圧を出力し、このプログラム電圧を駆動用トランジスタ１１ａのゲート（Ｇ）端子に書き込む（駆動用トランジスタ１１ａのゲート（Ｇ）端子の電位をコンデンサ１９に設定する）。なお、電圧プログラム方式の場合は、電圧プログラム時にトランジスタ１１ｄを必ずしもオフさせる必要はない。また、図１３、図１５などのＮ倍パルス駆動などと組み合わせること、あるいは以上のような、間欠Ｎ／Ｋ倍パルス駆動（１画面に点灯領域を複数設ける駆動方法である。この駆動方法は、トランジスタ１１ｅをオンオフ動作させることにより容易に実現できる）を実施する必要がなければ、トランジスタ１１ｅが必要でない。このことは以前に説明をしたので、説明を省略する。
【０３９７】
図４３の構成あるいは図４４の駆動方法で白表示の電圧プログラムを行う場合は、各画素の駆動用トランジスタの特性バラツキが発生していても、完全に黒表示状態のオフセット電圧（各駆動用トランジスタの特性に応じて設定された電流が流れる開始電圧）から電圧プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ１１ａの特性バラツキによる階調誤差がなく、良好な画像表示を実現できる。
【０３９８】
図４４の（ｂ）の電圧プログラミング後、図４４の（ｃ）に図示するように、トランジスタ１１ｂをオフし、トランジスタ１１ｄをオンさせて、駆動用トランジスタ１１ａからのプログラム電流をＥＬ素子１５に流し、ＥＬ素子１５を発光させる。
【０３９９】
以上のように、図４３の電圧プログラムにおける本発明のリセット駆動は、まず、ＨＤ同期信号に同期して、最初にトランジスタ１１ｄをオンさせ、トランジスタ１１ｅをオフさせて、トランジスタ１１ａに電流を流す第１の動作と、トランジスタ１１ａとＥＬ素子１５間を切断し、かつ、駆動用トランジスタ１１ａのドレイン（Ｄ）端子とゲート（Ｇ）端子（もしくはソース（Ｓ）端子とゲート（Ｇ）端子、さらに一般的に表現すれば駆動用トランジスタのゲート（Ｇ）端子を含む２端子）間をショートする第２の動作と、前記動作の後、駆動用トランジスタ１１ａに電圧プログラムを行う第３の動作を実施するものである。
【０４００】
以上の実施例では、駆動用トランジスタ１１ａ（図１の画素構成の場合）からＥＬ素子１５に流す電流を制御するのに、トランジスタ１１ｄをオンオフさせて行う。トランジスタ１１ｄをオンオフさせるためには、ゲート信号線１７ｂを走査する必要があり、走査のためには、シフトレジスタ６１（ゲートドライバ回路１２）が必要となる。しかし、シフトレジスタ６１は規模が大きく、ゲート信号線１７ｂの制御にシフトレジスタ６１を用いたのでは狭額縁化できない。図４０で説明する方式は、この課題を解決するものである。
【０４０１】
なお、本発明は、主として図１などに図示する電流プログラムの画素構成を例示して説明をするが、これに限定するものではなく、図３８などで説明した他の電流プログラム構成（カレントミラーの画素構成）であっても適用できることはいうまでもない。また、ブロックでオンオフする技術的概念は、図４１などの電圧プログラムの画素構成であっても適用できることは言うまでもない。
【０４０２】
図４０はブロック駆動方式の実施例である。まず、説明を容易にするため、ゲートドライバ回路１２は基板７１に直接形成したか、もしくはシリコンチップのゲートドライバＩＣ１２を基板７１に積載したとして説明をする。また、ソースドライバ１４およびソース信号線１８は図面が煩雑になるため省略する。
【０４０３】
図４０において、ゲート信号線１７ａはゲートドライバ回路１２と接続されている。一方、各画素のゲート信号線１７ｂは点灯制御線４０１と接続されている。図４０では４本のゲート信号線１７ｂが１つの点灯制御線４０１と接続されている。
【０４０４】
なお、４本のゲート信号線１７ｂでブロックするというのはこれに限定するものではなく、それ以上であってもよいことは言うまでもない。一般的に表示画面５０は少なくとも５以上に分割することが好ましい。さらに好ましくは、１０以上に分割することが好ましい。さらには、２０以上に分割することが好ましい。分割数が少ないと、フリッカが見えやすい。あまりにも分割数が多いと、点灯制御線４０１の本数が多くなり、制御線４０１のレイアウトが困難になる。
【０４０５】
したがって、ＱＣＩＦ表示パネルの場合は、垂直走査線の本数が２２０本であるから、少なくとも、２２０／５＝４４本以上でブロック化する必要があり、好ましくは、２２０／１０＝２２以上でブロック化する必要がある。ただし、奇数行と偶数行で２つのブロック化を行った場合は、低フレームレートでも比較的フリッカの発生が少ないため、２つのブロック化で十分の場合がある。
【０４０６】
図４０の実施例では、点灯制御線４０１ａ、４０１ｂ、４０１ｃ、４０１ｄ……４０１ｎと順次、オン電圧（Ｖｇｌ）を印加するか、もしくはオフ電圧（Ｖｇｈ）を印加し、ブロックごとにＥＬ素子１５に流れる電流をオンオフさせる。
【０４０７】
なお、図４０の実施例では、ゲート信号線１７ｂと点灯制御線４０１とがクロスすることがない。したがって、ゲート信号線１７ｂと点灯制御線４０１とのショート欠陥は発生しない。また、ゲート信号線１７ｂと点灯制御線４０１とが容量結合することがないため、点灯制御線４０１からゲート信号線１７ｂ側を見た時の容量負荷が極めて小さい。したがって、点灯制御線４０１を駆動しやすい。
【０４０８】
ゲートドライバ回路１２にはゲート信号線１７ａが接続されている。ゲート信号線１７ａにオン電圧を印加することにより、画素行が選択され、選択された各画素のトランジスタ１１ｂ、１１ｃはオンして、ソース信号線１８に印加された電流（電圧）を各画素のコンデンサ１９にプログラムする。一方、ゲート信号線１７ｂは各画素のトランジスタ１１ｄのゲート（Ｇ）端子と接続されている。したがって、点灯制御線４０１にオン電圧（Ｖｇｌ）が印加されたとき、駆動用トランジスタ１１ａとＥＬ素子１５との電流経路を形成し、逆にオフ電圧（Ｖｇｈ）が印加された時は、ＥＬ素子１５のアノード端子をオープンにする。
【０４０９】
なお、点灯制御線４０１に印加するオンオフ電圧の制御タイミングと、ゲートドライバ回路１２がゲート信号線１７ａに出力する画素行選択電圧（Ｖｇｌ）のタイミングは１水平走査クロック（１Ｈ）に同期していることが好ましい。しかし、これに限定するものではない。
【０４１０】
点灯制御線４０１に印加する信号は単に、ＥＬ素子１５への電流をオンオフさせるだけである。また、ソースドライバ１４が出力する画像データと同期がとれている必要もない。点灯制御線４０１に印加する信号は、各画素１６のコンデンサ１９にプログラムされた電流を制御するものだからである。したがって、必ずしも、画素行の選択信号と同期がとれている必要はない。また、同期する場合であってもクロックは１Ｈ信号に限定されるものではなく、１／２Ｈでも、１／４Ｈであってもよい。
【０４１１】
図３８に図示したカレントミラーの画素構成の場合であっても、ゲート信号線１７ｂを点灯制御線４０１に接続することにより、トランジスタ１１ｅをオンオフ制御できる。したがって、ブロック駆動を実現できる。
【０４１２】
なお、図３２において、ゲート信号線１７ａを点灯制御線４０１に接続し、リセットを実施すれば、プロック駆動を実現できる。つまり、本発明のブロック駆動とは、１つの制御線で、複数の画素行を同時に非点灯（あるいは黒表示）とする駆動方法である。
【０４１３】
以上の実施例は、１画素行ごとに１本の選択ゲート信号線を配置（形成）する構成であった。本発明は、これに限定するものではなく、複数の画素行で１本の選択ゲート信号線を配置（形成）してもよい。
【０４１４】
図４１はその実施例である。なお、説明を容易にするため、画素構成は図１の場合を主として例示して説明をする。図４１では画素行の選択ゲート信号線１７ａは３つの画素（１６Ｒ、１６Ｇ、１６Ｂ）を同時に選択する。Ｒの記号とは赤色の画素関連を意味し、Ｇの記号とは緑色の画素関連を意味し、Ｂの記号とは青色の画素関連を意味するものとする。
【０４１５】
したがって、ゲート信号線１７ａの選択により、画素１６Ｒ、画素１６Ｇおよび画素１６Ｂが同時に選択されデータ書き込み状態となる。画素１６Ｒはソース信号線１８Ｒからデータをコンデンサ１９Ｒに書き込み、画素１６Ｇはソース信号線１８Ｇからデータをコンデンサ１９Ｇに書き込む。画素１６Ｂはソース信号線１８Ｂからデータをコンデンサ１９Ｂに書き込む。
【０４１６】
画素１６Ｒのトランジスタ１１ｄはゲート信号線１７ｂＲに接続されている。また、画素１６Ｇのトランジスタ１１ｄはゲート信号線１７ｂＧに接続され、画素１６Ｂのトランジスタ１１ｄはゲート信号線１７ｂＢに接続されている。したがって、画素１６ＲのＥＬ素子１５Ｒ、画素１６ＧのＥＬ素子１５Ｇ、画素１６ＢのＥＬ素子１５Ｂは別個にオンオフ制御することができる。つまり、ＥＬ素子１５Ｒ、ＥＬ素子１５Ｇ、ＥＬ素子１５Ｂはそれぞれのゲート信号線１７ｂＲ、１７ｂＧ、１７ｂＢを制御することにより、点灯時間、点灯周期を個別に制御可能である。
【０４１７】
この動作を実現するためには、図６の構成において、ゲート信号線１７ａを走査するシフトレジスタ回路６１と、ゲート信号線１７ｂＲを走査するシフトレジスタ回路６１と、ゲート信号線１７ｂＧを走査するシフトレジスタ回路６１と、ゲート信号線１７ｂＢを走査するシフトレジスタ回路６１の４つを形成（配置）することが適切である。
【０４１８】
なお、ソース信号線１８に所定電流のＮ倍の電流を流し、ＥＬ素子１５に所定電流のＮ倍の電流を１／Ｎの期間流すとしたが、実用上はこれを実現できない。実際にはゲート信号線１７に印加した信号パルスがコンデンサ１９に突き抜け、コンデンサ１９に所望の電圧値（電流値）を設定できないからである。一般的にコンデンサ１９には所望の電圧値（電流値）よりも低い電圧値（電流値）が設定される。たとえば、１０倍の電流値を設定するように駆動しても、５倍程度の電流しかコンデンサ１９には設定されない。たとえば、Ｎ＝１０としても実際にＥＬ素子１５に流れる電流はＮ＝５の場合と同一となる。したがって、本発明はＮ倍の電流値を設定し、Ｎ倍に比例したあるいは対応する電流をＥＬ素子１５に流れるように駆動する方法である。もしくは、所望値よりも大きい電流をＥＬ素子１５にパルス状に印加する駆動方法である。
【０４１９】
また、所望値より電流（そのまま、ＥＬ素子１５に連続して電流を流すと所望輝度よりも高くなるような電流）を駆動用トランジスタ１１ａ（図１を例示する場合）に電流（電圧）プログラムを行い、ＥＬ素子１５に流れる電流を間欠にすることにより、所望のＥＬ素子の発光輝度を得るものである。
【０４２０】
また、図１などのスイッチング用トランジスタ１１ｂ、１１ｃなどはＮチャンネルで形成することが好ましい。コンデンサ１９への突き抜け電圧が低減するからである。また、コンデンサ１９のオフリークも減少するから、１０Ｈｚ以下の低いフレームレートにも適用できるようになる。
【０４２１】
また、画素構成によっては、突き抜け電圧がＥＬ素子１５に流れる電流を増加させる方向に作用する場合は、白ピーク電流が増加し、画像表示のコントラスト感が増加する。したがって、良好な画像表示を実現できる。
【０４２２】
逆に、図１のスイッチング用トランジスタ１１ｂ、１１ｃをＰチャンネルにすることのより突き抜けを発生させて、より黒表示を良好にする方法も有効である。Ｐチャンネルトランジスタ１１ｂがオフするときにはＶｇｈ電圧となる。そのため、コンデンサ１９の端子電圧がＶｄｄ側に少しシフトする。そのため、トランジスタ１１ａのゲート（Ｇ）端子電圧は上昇し、より黒表示となる。また、第１階調表示とする電流値を大きくすることができるから（階調１までに一定のベース電流を流すことができる）、電流プログラム方式で書き込み電流不足を軽減できる。
【０４２３】
図１におけるトランジスタ１１ｂは駆動用トランジスタ１１ａが流す電流をコンデンサ１９に保持するために動作する。つまり、駆動用トランジスタ１１ａのゲート端子（Ｇ）とドレイン端子（Ｄ）もしくはソース端子（Ｓ）間をプログラム時にショートさせる機能を有する。このトランジスタ１１ｂのような機能を有するスイッチング用トランジスタを短絡トランジスタと呼ぶことにする。短絡トランジスタはソース端子またはドレイン端子が保持用のコンデンサ１９に接続されている。短絡トランジスタはゲート信号線１７ａに印加された電圧により、オンオフ制御される。課題は、オフ電圧が印加された時にゲート信号線１７ａの電圧がコンデンサ１９に突き抜けることである。この突き抜け電圧により、コンデンサ１９の電位（＝駆動用トランジスタ１１ａのゲート端子（Ｇ）電位）が変動し、良好な電流プログラムができなくなり、レーザーショットムラなどが発生する。したがって、突き抜け電圧は小さくする必要がある。
【０４２４】
突き抜け電圧を小さくするためには、短絡トランジスタ１１ｂのサイズを小さくするとよい。今、短絡トランジスタのサイズＳｃｃをチャンネル幅Ｗ（μｍ）、チャンネル長Ｌ（μｍ）とし、Ｓｃｃ＝Ｗ・Ｌ（平方μｍ）とする。短絡トランジスタが複数直列接続されて構成されている場合は、Ｓｃｃは接続されたトランジスタサイズの総和である。たとえば、１つの短絡トランジスタのＷ＝５（μｍ）、Ｌ＝６（μｍ）とし、個数（ｎ＝４）が接続されて構成されていれば、Ｓｃｃ＝５×６×４＝１２０（平方μｍ）である。
【０４２５】
短絡トランジスタのサイズと突き抜け電圧は相関がある。この関係を図１９４に示す。なお、短絡トランジスタはＰチャンネルトランジスタであるとする。ただし、Ｎチャンネルトランジスタであっても適用できる。
【０４２６】
図１９４において、横軸はＳｃｃ／ｎとしている。Ｓｃｃは先に説明したように短絡トランジスタのサイズの総和せある。ｎは接続された短絡トランジスタ数である。図１９４ではＳｃｃをｎ個でわったものを横軸にしている。つまり、短絡トランジスタが１個あたりのサイズである。
【０４２７】
先に実施例では、短絡トランジスタのサイズＳｃｃをチャンネル幅Ｗ（μｍ）、チャンネル長Ｌ（μｍ）とし、短絡トランジスタ数がｎ＝４であれば、Ｓｃｃ／ｎ＝５×６×４／４＝３０（平方μｍ）である。図１９４において、縦軸は突き抜け電圧（Ｖ）である。
【０４２８】
突き抜け電圧は０．３（Ｖ）以内にしないと、レーザーショットムラが発生し、視覚的に許容できない。したがって、１つあたりの短絡トランジスタのサイズは２５（平方μｍ）以下にする必要がある。一方で、短絡トランジスタは５（平方μｍ）以上にしないと、トランジスタの加工精度がでず、ばらつきが大きくなる。また、駆動能力にも課題を生じる。以上のことから短絡トランジスタ１１ｂは５（平方μｍ）以上２５（平方μｍ）以下にする必要がある。さらに好ましくは、短絡トランジスタ１１ｂは５（平方μｍ）以上２０（平方μｍ）以下にする必要がある。
【０４２９】
短絡トランジスタによる突き抜け電圧は、短絡トランジスタを駆動する電圧（Ｖｇｈ、Ｖｇｌ）の振幅値（Ｖｇｈ−Ｖｇｌ）とも相関がある。振幅値が大きいほど突き抜け電圧は大きくなる。この関係を図１９６に図示している。図１９６において、横軸を振幅値（Ｖｇｈ−Ｖｈｌ）（Ｖ）としている。縦軸は突き抜け電圧である。図１９４でも説明したように、突き抜け電圧は０．３（Ｖ）以下となるようにする必要がある。
【０４３０】
なお、突き抜け電圧の許容値０．３（Ｖ）は言い換えると、ソース信号線１８の振幅値の１／５以下（２０％以下）である。ソース信号線１８はプログラム電流が白表示の場合は、１．５（Ｖ）であり、プログラム電流が黒表示の場合は３．０（Ｖ）である。したがって、（３．０−１．５）／５＝０．３（Ｖ）となる。
【０４３１】
一方、ゲート信号線の振幅値（Ｖｇｈ−Ｖｈｌ）は４（Ｖ）以上ないと十分に画素１６に書き込むことができない。以上のことから、ゲート信号線の振幅値（Ｖｇｈ−Ｖｇｌ）は、４（Ｖ）以上１５（Ｖ）以下の条件と満足させる必要がある。さらに好ましくは、ゲート信号線の振幅値（Ｖｇｈ−Ｖｇｌ）は、５（Ｖ）以上１２（Ｖ）以下の条件と満足させる必要がある。
【０４３２】
ＥＬ素子１５において、電子は陰極（カソード）より電子輸送層に注入されると同時に正孔も陽極（アノード）から正孔輸送層に注入される。注入された電子、正孔は印加電界により対極に移動する。その際、有機層中にトラップされたり、発光層界面でのエネルギー準位の差によりのようにキャリアが蓄積されたりする。
【０４３３】
有機層中に空間電荷が蓄積されると分子が酸化もしくは還元され、生成されたラジカル陰イオン分子もしくはラジカル陽イオン分子が不安定であることで、膜質の低下により輝度の低下および定電流駆動時の駆動電圧の上昇を招くことが知られている。これを防ぐために、一例としてデバイス構造を変化させ、逆方向電圧を印加している。
【０４３４】
逆バイアス電圧が印加されると、逆方向電流が印加されるため、注入された電子及び正孔がそれぞれ陰極及び陽極へ引き抜かれる。これにより、有機層中の空間電荷形成を解消し、分子の電気化学的劣化を抑えることで寿命を長くすることが可能となる。
【０４３５】
なお、以下に説明する本発明の逆バイアス駆動は、画像を表示していない期間に実施するものである。つまり、本発明の表示パネルを点灯した後、一定の期間、逆バイアス駆動を実施するものである。もしくは、表示パネルの点灯前に、一定の期間、逆バイアス駆動を実施するものである。
【０４３６】
図３４０は、本発明の逆バイアス駆動方式を説明する説明図である。電源回路（ＩＣ）８２は、２つの端子を有し、１つの端子Ａはベースアノード線２６３１に接続され、画素１６のアノード線にアノード電圧Ｖｄｄを印加する。一方、他の端子Ｂはベースカソード線２６７１に接続され、画素１６のカソードにＶｓｓ電圧を供給する。
【０４３７】
なお、説明を容易にするために、アノード電圧Ｖｄｄはカソード電圧Ｖｓｓよりも高いとして説明をする。また、画素構成は、図１の構成を例示して説明するが、この画素の構成に限定されるものではない。なぜなら、以下に説明する本発明の逆バイアス駆動方式は、少なくともカソードとアノードのうち一方の端子に印加する電圧を変化させてＥＬ素子１５に逆バイアス電圧を印加するものだからである。さらに好ましくは、ソースドライバ回路１４より、所定の電圧を画素に書き込み、この電圧と、変化させたＥＬ素子１５に印加した電圧により逆バイアス電圧を印加するものである。したがって、画素構成には限定されない。
【０４３８】
さらに理解を容易にするため、一例として、各部の駆動電圧、信号振幅について電圧値などを具体化しておく。まず、ソースドライバ回路１４は、ＧＮＤ（０（Ｖ））と５．５（Ｖ）の電源電圧により動作し、出力する映像信号は、最大５．５（Ｖ）、最低０．５（Ｖ）（図７１における単位トランジスタ６３４の動作に０．５（Ｖ）程度必要なため、ＧＮＤ＋０．５（Ｖ）が出力最低振幅となる）とする。したがって、ソース信号線１８には５．５（Ｖ）〜０．５（Ｖ）電位の映像信号が出力される。また、ソースドライバ回路１４が出力するプリチャージ電圧は、５．５（Ｖ）〜０（Ｖ）とする。
【０４３９】
一方、画素のアノード電圧Ｖｄｄは、ソースドライバ回路１４の電源電圧の５．５（Ｖ）とする。したがって、画素１６の駆動用ＴＦＴ１１ａが画像表示に必要とする最大電流Ｉｍａｘを流した時の、ダイオード接続状態のチャンネル（Ｓ−Ｄ間）電圧降下は、５．０（Ｖ）以内にしている。この点は重要なことである。つまり、ソースドライバ回路１４が使用する電圧Ｖｉｃ（この場合は、５．５（Ｖ））−０．５（Ｖ）とした時、画素１６の駆動トランジスタがダイオード接続（ＴＦＴ１１ａのＧ−Ｄショート状態）し、画像表示に必要とする最大電流（白表示である）を流した時、そのチャンネル電圧（Ｓ−Ｄ電圧）の方が、Ｖｉｃ−０．５（Ｖ）よりも小さくなるように画素設計をするのである。つまり、以上の実施例では、ソースドライバ回路１４がソース信号線１８に出力する映像信号の電圧は５．０（Ｖ）である。この時、ダイオード接続されたＴＦＴ１１ａのＳ−Ｄ電圧は最大でも５．０（Ｖ）以下となるようにする。ダイオード特性は、トランジスタのチャンネル幅（Ｗ）とチャンネル長（Ｌ）を所定値に設計することにより、自由に可変することができる。
【０４４０】
また、カソード電圧Ｖｓｓは、−８（Ｖ）とする。ゲート信号線１７に印加されるオン電圧Ｖｇｌは−８＋（−２）＝−１０（Ｖ）とし、ゲート信号線１７に印加されるオフ電圧Ｖｇｈは＋５．５＋１．５＝＋７（Ｖ）とする。ソースドライバ回路１４が出力するプリチャージ電圧Ｖｐは、５（Ｖ）とし、Ｖｍは０（Ｖ）とする。
【０４４１】
図３４０は、画像表示状態である。電源回路（ＩＣ）８２からは、画素１６のアノードにＶｄｄ電圧が印加され、アノードにはＶｓｓ電圧が印加される。ソース信号線１８には、表示パネルに表示する映像信号に基づき、ソースドライバ回路１４から映像信号が印加される。また、図６５、図６６、図６７、図２３２、図２３３などで説明したように必要に応じて、プリチャージ電圧Ｖｐがソース信号線１８に印加される。ゲートドライバ回路１２は、水平同期信号と同期をとり、ゲート信号線１７を順次選択して、選択したゲート信号線１７にオン電圧を印加する。
【０４４２】
以上の動作により、映像信号に対応するプログラム電流Ｉｗが画素１６に書き込まれ、このプログラム電流Ｉｗに対応する電流が駆動ＴＦＴ１１ａからＥＬ素子１５に印加され、ＥＬ素子１５が発光する。以上が、画像表示状態の動作である。
【０４４３】
ユーザーが電源スイッチをオフするとコントローラ８１（図８などを参照のこと）が、電源スイッチのオフを検出し、電源回路８２およびソースドライバ回路１４などを制御して、逆バイアス駆動を開始する。図３４１は逆バイアス駆動状態の説明図である。
【０４４４】
逆バイアス駆動時は、まず、ＥＬ側のゲートドライバ回路１２ｂを制御し、ゲート信号線１７ｂにオフ電圧Ｖｇｈを印加してＥＬ素子１５に電流が流れないようにする。次に、ソースドライバ回路１４から、プリチャージ電圧Ｖｍをソース信号線１８に出力する。また、選択側のゲートドライバ回路１２ａを順次あるいは一斉に動作させ、選択ＴＦＴ１１ｂ、１１ｃを動作させ、Ｖｍ電圧をＴＦＴ１１ａのゲート端子に書き込む（と言うよりは、画素電極１０５に書き込む。画素電極１０５はＥＬ素子１５のアノード側端子である）。なお、ＥＬ素子１５と画素電極の関係などは図１０およびその説明を参照のこと。
【０４４５】
次に、ゲート信号線１７ａにオフ電圧を印加し、選択側ＴＦＴ１１ｂ、ＴＦＴ１１ｃをオフ状態にする。なお、ソースドライバ回路１４がソース信号線１８の電位をＶｍ電圧に変動なく固定できる場合は、ＴＦＴ１１ｂ、ＴＦＴ１１ｃはオン状態のままでもよい。
【０４４６】
また、次にあるいは先の動作と同時に、電源回路８２を制御してベースカソード線２６７１にＶ２＝Ｖｄｄ電圧を印加し、ベースアノード線２６３１には、Ｖ１＝Ｖｍ−２（Ｖ）の電圧を印加する。Ｖ１電圧をＶｍ−２（Ｖ）とするのは、ＴＦＴ１１ａを完全にオフ状態にし、電流を流さないようにするためである。したがって、Ｖ１電圧は、Ｖｍ電圧との関係で、ＴＦＴ１１ａがリーク状態以下の電流値に設定できる電圧であればいずれでも良い。
【０４４７】
以上の状態で、ＥＬ側のゲートドライバ回路１２ａを動作させ、ＴＦＴ１１ｄをオンさせる。ＴＦＴ１１ｄのオンにより、Ｖｍ電圧がＥＬ素子１５のアノード側に印加され（画素電極１０５に印加される）、Ｖ２電圧がＥＬ素子１５のカソード側（反射電極）に印加さえる。したがって、ＥＬ素子１５に逆バイアス電圧が印加される。
【０４４８】
なお、ＴＦＴ１１ｄは、画素電極１０５にＶｍ電圧を印加後、オンさせるとしたが、これに限定するものではない。ＴＦＴ１１ｄをオンした状態でＶｍ電圧を印加してもよい。ただし、ＴＦＴ１１ｄ、ＴＦＴ１１ｃがオン状態で、カソード端子にＶ２電圧が印加されると、ソース信号線１８の電位が低下し、ソースドライバ回路１４が破壊する場合があるのでＴＦＴのオンオフタイミング、電源回路８２の制御タイミングを考慮する（検討する）必要がある。
【０４４９】
また、Ｖ２電圧はＶｄｄ電圧をしたが、これに限定するものではない。Ｖｄｄ電圧は電源回路８２が発生している電圧であるから、利用することのより電源回路８２の回路規模を小さくできる効果がある。しかし、ＥＬ素子１５のカソードに印加する電圧が高いほど、逆バイアスの効果が高く、劣化によるＥＬ素子１５の端子電圧上昇が小さくなることが多い。したがって、他の電圧（Ｖｄｄ電圧以上、Ｖｄｄ電圧以下の場合もあるであろう）であってもよい。つまり、逆バイアス電圧の印加による効果は、実験により決定する必要がある。ここでは、説明を容易にするため、Ｖ２＝Ｖｄｄとして説明をする。また、Ｖｍ電圧は、Ｖｍ＝０（Ｖ）以下（たとえば、−５（Ｖ）など）とすることも可能である。
【０４５０】
また、ＥＬ素子１５に印加する逆バイアス電圧Ｖｓ（Ｖｓ＝（Ｖ２−Ｖｍ）の絶対値）は、ＥＬ素子１５が高分子ＥＬ材料で構成されている場合は、３（Ｖ）以上必要であり、好ましくは、５（Ｖ）以上必要である。なお、最大値のＶｓは１５（Ｖ）以下にする必要がある（逆バイアス電圧が所定値以上に高いと、逆バイアス電圧の印加により、ＥＬ素子１５のアノード電極とカソード電極間にショートなどが発生する）。ＥＬ素子１５が低分子ＥＬ材料で構成されている場合は、Ｖｓ電圧は５（Ｖ）以上必要であり、好ましくは、１０（Ｖ）以上必要である。なお、最大値のＶｓは２０（Ｖ）以下にする必要がある（逆バイアス電圧が所定値以上に高いと、逆バイアス電圧の印加により、ＥＬ素子１５のアノード電極とカソード電極間にショートなどが発生する）。
【０４５１】
図３４４は図３４１（後に説明する他の実施例の場合も同様である）の逆バイアス駆動方式の効果を図示したものである。図３４４において、縦軸は変化電圧比率を示している。変化電圧比率とは、逆バイアス電圧を印加した場合と、印加しない場合の電圧変化の割合である。たとえば、１（μＡ）の定電流をＥＬ素子１５に流した時の初期の端子電圧を１０（Ｖ）とし、本発明の逆バイアス電圧駆動を実施しなかった場合の、１（μＡ）の停電竜時のＥＬ素子１５の端子電圧が１３（Ｖ）になったとすれば、変化電圧比率は１３（Ｖ）／１０（Ｖ）＝１．３である。
【０４５２】
逆バイアス電圧駆動を実施すると、劣化によるＥＬ素子１５の端子電圧上昇は小さくなる。たとえば、１（μＡ）の定電流をＥＬ素子１５に流した時の初期の端子電圧を１０（Ｖ）とし、本発明の逆バイアス電圧駆動を実施すると、１（μＡ）の停電竜時のＥＬ素子１５の端子電圧が１１（Ｖ）以下となり、大幅な改善効果がみられる。この場合は、変化電圧比率は１１（Ｖ）／１０（Ｖ）＝１．１である。
【０４５３】
図３４４において、横軸は、表示パネルを使用した後に、印加する逆バイアス電圧の印加時間をしめしている。なお、逆バイアス電圧Ｖｓは、ＥＬ素子１５が高分子ＥＬ材料で構成されている場合は、３（Ｖ）以上必要であり、好ましくは、５（Ｖ）以上必要である。なお、最大値のＶｓは１５（Ｖ）以下にする必要がある。ＥＬ素子１５が低分子ＥＬ材料で構成されている場合は、Ｖｓ電圧は５（Ｖ）以上必要であり、好ましくは、１０（Ｖ）以上必要である。なお、最大値のＶｓは２０（Ｖ）以下にする必要がある。なお、図３４４の実線は、ＥＬ素子１５が低分子材料の場合を示しており、点線は、ＥＬ素子１５が高分子材料の場合を示している。また、図３４４は、Ｇ色を２００（ｎｔ）で表示させ、１０分間連続点灯を行い、その後に、ＥＬ素子１５に逆バイアス電圧を印加し、点灯した時間の累計が２０００時間となったときの電圧変化比率を示している。ただし、Ｒ、Ｂでも傾向は同一あるいは類似である。
【０４５４】
図３４４で、わかるように、逆バイアス電圧を印加しない場合は、ＥＬ素子１５の端子電圧は、３０％も高くなる。しかし、本発明の逆バイアス電圧駆動を実施することのより変化電圧比率は低下する。ＥＬ表示素子の連続点灯後、２秒間の逆バイアス電圧を印加すると、変化電圧比率は５％（１．０５）程度の変化となる。したがって、逆バイアス電圧は２秒（ｓｅｃ）以上印加することが好ましい。特に、ＥＬ表示素子の連続点灯後、５秒間の逆バイアス電圧を印加すると、変化電圧比率は２％（１．０２）程度の変化となる。したがって、さらに好ましくは、逆バイアス電圧は５秒（ｓｅｃ）以上の時間印加することが好ましい。逆バイアス電圧を印加する最大期間はシステムの使用上の制約なる。長時間の逆バイアス電圧を印加すると、逆バイアス電圧を印加している期間は、コントローラ８１なども動作させる必要がある。そのため、システム（表示装置）の消費電力が大きくなる。したがって、逆バイアス電圧を印加する期間は最大でも６０秒（６０ｓｅｃ）以内にする必要がある。
【０４５５】
なお、図３４４は表示パネルを使用後に、本発明の逆バイアス電圧駆動を実施した例であるが、表示パネルの使用前に、本発明の逆バイアス電圧駆動を実施後、表示パネルを使用した場合でも、図３４４の特性は同一である。また、図３４４は表示パネルを１０分間使用した後に、本発明の逆バイアス電圧駆動を実施した例である。この表示パネルの使用時間による逆バイアス電圧駆動の効果に差はない。つまり、表示パネルの使用時間が３分間の連続使用であっても、６０分間の連続使用であっても、逆バイアス電圧を２秒以上印加することのより、ＥＬ素子１５の端子電圧の上昇を抑制できる。これは、ＥＬ素子１５にチャージされた電荷は、使用期間に関わらず一定以上の電圧印加により、放電できるためと考えられる。
【０４５６】
図３４２は本発明の電源回路８２とソースドライバ回路１４との接続状態を図示している。ソース信号線１８には、プリチャージ回路から電圧（Ｖｐ、Ｖｍ）を印加する。通常の表示時は、アナログスイッチ５６１ｂ２でＶｐ電圧をソース信号線１８に印加する。逆バイアス電圧駆動時は、電源回路８２と同期（同期はコントローラ８１で制御する）して、ソース信号線１８にＶｍ電圧を印加する。Ｖｍ電圧を印加する時は、電流出力回路６５４の出力端と接続端子２６３３間に配置または形成されたアナログスイッチ５６１をオフ（オープン）させる。Ｖｍ電圧または、画素１６からソース信号線１８に出力される電圧から電流出力回路６５４を保護し、破壊されることを防止するためである。
【０４５７】
ソース信号線１８にはソースドライバ回路１４からＶｍ電圧を印加するとしたが、Ｖｍ電圧の印加はソースドライバ回路１４から印加することに限定されない。たとえば、図９２で説明したように、アレイ基板内にプリチャージ電圧ＰＶを発生できるように構成し、このＰＶ電圧をＶｍ電圧に変更してソース信号線１８に印加してもよい。また、図１０３に図示するように接続端子９７１に直接にプローブを接触させ、プローブからＶｍ電圧を印加してもよい。
【０４５８】
図３４３は本発明の電源回路（ＩＣ）８２のブロック図である。本発明の電源回路８２は２つの昇圧回路３４３３を具備している。昇圧回路３４３３には、基準電圧または電池から供給される直流電圧Ｖｄが印加されている。この直流電圧Ｖｄは、スイッチング回路（図示せず）により矩形波（交流）に変換される。この変換された矩形波は単巻きコイルからなるトランス１１２１で規定値（所望値）まで昇圧される。昇圧された矩形波は再び、昇圧回路３４３３内に形成または配置された平滑回路によって、直流電圧に変換される。この直流電圧は、スイッチング回路のスイッチング周期あるいはタイミングにより容易に可変することができる。また、発生する直流電圧の極性は、トランス１１２１のコイルの巻き方向により自由に設定できる。
【０４５９】
以上のように、２つの昇圧回路により、２つの電圧（Ｖａ、Ｖｂとする）が発生され、この２つの電圧は、切り替え回路４８１（４８１ｃ、４８１ｄ）のａ端子とｂ端子に印加される。
【０４６０】
切り替え回路４８１ｃはコントローラ８１の制御により、ベースアノード線２６３１にＶａ電圧を出力するか、Ｖｂ電圧を出力するかを制御する。切り替え回路４８１ｄの同様にコントローラ８１の制御により、ベースカソード線２６７１にＶａ電圧を出力するか、Ｖｂ電圧を出力するかを制御する。
【０４６１】
なお、３４３１は出力バッファ回路であり、よりＶａ電圧あるいはＶｂ電圧を出力電流の大小に関わらず、一定の電圧値に保持する機能を有している。また、スイッチ５６１ｃ、５６１ｄは図３５１のように、ベースアノード線２６３１あるいはベースカソード線２６７１に出力する電圧をハイインピィーダンス状態にするスイッチである。
【０４６２】
図３４５は本発明の逆バイアス電圧駆動のタイミングチャート図である。表示制御信号がＨレベルの時、電源オン（表示パネルに画像を表示している状態）であり、Ｌレベルの時、ユーザーが電源オフ（表示パネルに画像を表示していない状態）である。したがって、表示制御信号がＬレベルになるときを、コントローラ８１が検出して、逆バイアス電圧駆動モードに入る。
【０４６３】
表示制御信号がＬレベルになった（ｂ点）後、ｔ１後（ｃ点）に、ベースアノード線２６３１に印加する電圧（Ｖ１印加電圧）は、ＶＨ１電圧（Ｖｄｄ電圧）から、ＶＬ１電圧（Ｖｍ−２（Ｖ））に変化する（図３４１を参照のこと）。また、ベースカソード線２６７１に印加する電圧（Ｖ２印加電圧）は、ＶＬ２電圧（Ｖｓｓ電圧）から、ＶＨ２電圧（Ｖｄｄ電圧）に変化する（図３４１を参照のこと）。このようにして、ＥＬ素子１５に逆バイアス電圧を印加する準備が整う。Ｖｍ電圧は、一定値である必要はなく、変化させてもよい。
【０４６４】
なお、ｃ点とｂ点の時間（ｔ１）は１ｍｓｅｃ以上とする必要がある。ゲート信号線１７の選択状態を変更する期間を確保するためである。さらに、ｄ点とｃ点の時間（ｔ２：ｔ２は最初のゲート信号線１７ａが選択され、画素電極１０５にＶｍ電圧を印加するまでの期間。基本的に逆バイアス駆動するために、画素電極１０５に電位設定するまでの時間）は少なくとも１ｍｓｅｃ以上の期間を確保する必要がある。さらに好ましくは、４ｍｓｅｃ以上にする必要がある。カソード電極は、０．０１μＦ以上の容量があるため、電源回路８２から出力する電圧（Ｖ１、Ｖ２）が所定電圧になるまでに比較的、長時間を必要とするからである。
【０４６５】
一方、ゲート信号線１７ａは順次走査され、ソース信号線１８に印加されたＶｍ電圧を画素電極１０５に印加していく。この際、ＥＬ側のＴＦＴ１１ｄのオンオフと同期をとって、画素電極１０５にＶｍ電圧を印加している（書き込んでいる）時には、ＴＦＴ１１ｄはオンさせないようにする。なお、ＴＦＴ１１ｃ、ＴＦＴ１１ｂがオンしている期間は、１ゲート信号線１７ａの選択期間（基本的には１水平走査期間）であるので、ＴＦＴ１１ｄがオフし、ＥＬ素子１５に逆バイアス電圧が印加されていない期間は、ほとんど無視できる。
【０４６６】
以上のように、ゲート信号線１７ａを順次選択し、Ｖｍ電圧をＥＬ素子１５のアノード側に印加し、カソード側に＋電圧を印加することにより、ＥＬ素子１５に逆バイアス電圧を印加できる。そのため、ＥＬ素子１５の端子電圧の上昇がなく、ＥＬ表示パネルを長寿命化できる。
【０４６７】
なお、図３４５の実施例は、逆バイアス電圧の印加するために、各ゲート信号線１７ａを選択する期間は、通常の画像表示時と同一の１水平走査期間（１Ｈ）としたが、これに限定するものではない。たとえば、図３４６に図示するように、１Ｈよりも長い期間（Ｔ１）としてもよい。つまり、画像を表示するのではないので、１Ｈに限定する必要はないのである。Ｔ１＞１Ｈとすることのより、逆バイアス電圧印加時の安定度がよくなる。
【０４６８】
また、図３４５の実施例では、ゲート信号線１７ａは走査して選択するとしたが、これに限定するものではない。たとえば、図３４７に図示するように、すべてのゲート信号線１７ａにオン電圧を印加して、各画素１６のＥＬ素子１５のアノードにＶｍ電圧を印加してもよい。
【０４６９】
同様に、図３４８に図示するように、すべてのゲート信号線１７ａにオン電圧を印加する期間（Ｔ２）とオフ電圧を印加する期間（Ｔ３）とを交互に繰り返しても良い。また、図３４９に図示するように、偶数番目のゲート信号線１７ａに、オン電圧を印加し、その際には、奇数番目のゲート信号線１７ａにはオフ電圧を印加する状態と、奇数番目のゲート信号線１７ａに、オン電圧を印加し、その際には、偶数番目のゲート信号線１７ａにはオフ電圧を印加する状態とを交互に繰り返してもよい。
【０４７０】
図３４１はベースアノード線２６３１にＶ１＝Ｖｍ−２（Ｖ）の電圧を印加するものであった。Ｖ１＝Ｖｍ−２（Ｖ）の電圧を印加するのは、ＴＦＴ１１ａをオフ状態とし、画素電極１０５に電流が流れ込まないようにするためであった。電流を流れないようにするには、図３５０に図示するように、駆動用ＴＦＴ１１ａのソース（Ｓ）端子をオープンにしてもよい。ソース端子をオープンにすることのよりＴＦＴ１１ａのチャンネル間に流れる電流は発生しない。また、オープンにするには、スイッチ５６１をオープンにすることにより容易に実現できる（図３４３を参照のこと）。もしくは、電源回路８２とベースアノード線２６３１との接続点をはずせばよい。
【０４７１】
図３５０の構成によっても、ソースドライバ回路１４からソース信号線１８に印加された電圧Ｖｍを画素電極１０５に印加することができる（ＥＬ素子１５のアノード側にＶｍ電圧を印加することができる）。また、電源回路８２からＥＬ素子１５のカソード側にＶｄｄ電圧を印加することができ、ＥＬ素子１５に逆バイアス電圧を印加できる。
【０４７２】
以上の実施例は、ゲート信号線１７ａを順次選択あるいは常時選択もしくは所定周期で選択することにより、ＥＬ素子１５のアノード側にＶｍ電圧を書き込む実施例であった。Ｖｍ電圧を書き込むことにより、ＥＬ素子１５のアノード側に電位が正確に確定する。しかし、ＥＬ素子１５に逆バイアス電圧を印加することを目的とするのであれば、ＥＬ素子１５のアノード電位が正確である（所定値）である必要はない。たとえば、Ｖｍ電圧から±２（Ｖ）程度の誤差があってもよい。
【０４７３】
したがって、図３５１の実施例のように、ゲート信号線１７ａ、１７ｂのオンオフ状態をタイミング制御せず、ゲート信号線１７ａにはオフ電圧を印加して、ＴＦＴ１１ｂ、ＴＦＴ１１ｃをオフ状態に維持し、ゲート信号線１７ｂにはオン電圧を印加して、ＴＦＴ１１ｄをオン状態に維持してもよい。この状態で、図３５１に図示するようにベースアノード線２６３１にＶ１電圧を印加し、ベースカソード線２６７１にＶ２電圧を印加する。この場合は、画素電極１０５の電位Ｖｃは、ＴＦＴ１１ａのチャンネル間電圧と、ＥＬ素子１５の端子間電圧により（基本的には、両素子のインピーダンスにより決定される）分圧されたものになる。したがって、Ｖｃ電圧は正確な値とはならないが、少なくとも、Ｖｃ＞Ｖ１、Ｖｃ＜Ｖ２の関係となるから、ＥＬ素子１５に逆バイアス電圧が印加される。
【０４７４】
以上の実施例は、図１の画素構成を例示して説明をした。しかし、本発明はこれに限定するものではない。たとえば、図３５２に図示するように、カレントミラーの画素構成でも、本発明の逆バイアス電圧駆動を実施することができる。また、図３５３に図示するように、電圧駆動の画素構成によっても、本発明の逆バイアス電圧駆動を実施できることは言うまでもない。図３５２および図３５３の画素構成にあっても、逆バイアス電圧駆動方式は、以前に説明した方法あるいは構成と同一または類似であるので説明を省略する。
【０４７５】
以上のように、本発明の逆バイアス電圧駆動により、ＥＬ素子１５の劣化を防止できる。しかし、駆動方式のみでの対策では完全ではない。ＥＬ素子１５が１〜５％の輝度低下で、焼きつきが発生するからである。液晶表示パネルの場合の焼きつきは、１〜２時間の駆動により消滅するが、ＥＬ表示パネルの焼きつきは、ＥＬ素子１５の劣化であるため、一度発生するとなくならない。
【０４７６】
この課題を対策するため、本発明のＥＬ表示パネル（装置）では、図３５４に図示するように、横Ｍ文字、縦Ｎ文字の表示画面５０に対し、縦横とも１文字分の表示領域をもっている。１文字が図３５５に図示するように、横Ｄ１ドット×縦Ｄ２ドットで表現されるとすれば、横Ｄ１ドット、縦Ｄ２ドット分だけ、本来必要とする表示ドット数よりも多くのドット数を持っている。
【０４７７】
焼きつきは、固定パターンを同一位置に表示するために発生する。したがって、固定パターン（文字あるいは壁紙）を一定の周期あるいは間隔で、移動させれば、焼き付けの発生は少なくなる。移動周期（タイミング、つまり、ある表示場所状態から他の表示場所に移動する時間間隔）は、１０秒以上１２０秒以下にすることが好ましい。１０秒以下だと、ユーザーが画面を注視している期間に画面（文字など）の移動が発生するため、視覚的に許容できない。一方、あまりに長時間、同一位置に表示すると焼き付けが発生する。
【０４７８】
移動の間隔は、３ドット以内にすることが好ましい。さらに好ましくは１ドット以内にすることが好ましい。４ドット以上にすると、ユーザーが画面を注視している期間に画面（文字など）の移動が発生したときに、大きな変動状態と認識され、視覚的に許容できない。また、電源を切断し、次回の電源を投入した時、前回の画像表示位置をフラッシュメモリに記憶させておくとよい。
【０４７９】
図３５５では図３５５の（ａ）から３５５の（ｂ）への移動は、縦横とも１ドット移動した状態を示している。しかし、移動は図３５６に図示するように、上下方向または左右方向に少しずつ移動させることが好ましい。図３５５では、まず、文字の表示位置を下方向に移動させ（図３５６の左上）、次に１ドット左右方向に移動させ、今度は、文字の表示位置を上方向に移動させるという動作を行っている。最後まで移動（図３５６の右上）すると、矢印の逆順序に移動させる。この動作を繰り返す。
【０４８０】
以上のように、表示位置を移動させることにより、ＥＬ表示パネルに固定パターンが焼きつくことを大幅に低減できる。
【０４８１】
以下、図面を参照しながら本発明の他の駆動方式について説明をする。図１２５は本発明のシーケンス駆動を実施するための表示パネルの説明図である。ソースドライバ回路１４は接続端子６８１にＲ、Ｇ、Ｂデータを切り替えて出力する。したがって、ソースドライバ回路１４の出力端子数は図４８などの場合に比較して１／３の出力端子数ですむ。
【０４８２】
ソースドライバ回路１４から接続端子６８１に出力する信号は、出力切り替え回路１２５１のよりソース信号線１８Ｒ、１８Ｇ、１８Ｂに振り分けられる。出力切り替え回路１２５１はポリシリコン技術あるいはアモルファスシリコン技術で基板７１に直接形成する。また、出力切り替え回路１２５１はシリコンチップで形成し、ＣＯＧ技術、ＴＡＢ技術、ＣＯＦ技術で基板７１に実装してもよい。また、出力切り替え回路１２５１は切り替えスイッチ１２５１をソースドライバ回路１４の回路として、ソースドライバ回路１４に内蔵させてもよい。
【０４８３】
切り替えスイッチ１２５２がＲ端子に接続されている時は、ソースドライバ回路１４からの出力信号は、ソース信号線１８Ｒに印加される。切り替えスイッチ１２５２がＧ端子に接続されている時は、ソースドライバ回路１４からの出力信号は、ソース信号線１８Ｇに印加される。切り替えスイッチ１２５２がＢ端子に接続されている時は、ソースドライバ回路１４からの出力信号は、ソース信号線１８Ｂに印加される。
【０４８４】
なお、図１２６の構成では、切り替えスイッチ１２５２がＲ端子に接続されている時は、切り替えスイッチのＧ端子およびＢ端子はオープンである。したがって、ソース信号線１８Ｇおよび１８Ｂに入力される電流は０Ａである。したがって、ソース信号線１８Ｇおよび１８Ｂに接続された画素１６は黒表示となる。
【０４８５】
切り替えスイッチ１２５２がＧ端子に接続されている時は、切り替えスイッチのＲ端子およびＢ端子はオープンである。したがって、ソース信号線１８Ｒおよび１８Ｂに入力される電流は０Ａである。したがって、ソース信号線１８Ｒおよび１８Ｂに接続された画素１６は黒表示となる。
【０４８６】
なお、図１２６の構成では、切り替えスイッチ１２５２がＢ端子に接続されている時は、切り替えスイッチのＲ端子およびＧ端子はオープンである。したがって、ソース信号線１８Ｒおよび１８Ｇに入力される電流は０Ａである。したがって、ソース信号線１８Ｒおよび１８Ｇに接続された画素１６は黒表示となる。
【０４８７】
基本的には、１フレームが３フィールドで構成される場合、第１フィールドで、表示画面５０の画素１６に順次Ｒ画像データが書き込まれる。第２フィールドでは、表示画面５０の画素１６に順次Ｇ画像データが書き込まれる。また、第３フィールドでは、表示画面５０の画素１６に順次Ｂ画像が書き込まれる。
【０４８８】
以上のように、フィールドごとにＲデータ→Ｇデータ→Ｂデータ→Ｒデータ→Ｇデータ→Ｂデータ→Ｒデータ→・・・・・ が順次書き換えられシーケンス駆動が実現される。図１のようにスイッチング用トランジスタ１１ｄをオンオフさせて、Ｎ倍パルス駆動を実現することなどは、図５、図１３、図１６などで説明をした。これらの駆動方法をシーケンス駆動と組み合わせることができることは言うまでもない。もちろん、その他の本発明の駆動方法とシーケンス駆動とを組み合わせることができることは言うまでもない。
【０４８９】
また、先に説明した実施例では、Ｒ画素１６に画像データを書き込む時は、Ｇ画素およびＢ画素には黒データを書き込むとした。Ｇ画素１６に画像データを書き込む時は、Ｒ画素およびＢ画素には黒データを書き込むとした。Ｂ画素１６に画像データを書き込む時は、Ｒ画素およびＧ画素には黒データを書き込むとした。本発明はこれに限定するものではない。
【０４９０】
たとえば、Ｒ画素１６に画像データを書き込む時は、Ｇ画素およびＢ画素の画像データは前フィールドで書き換えられた画像データを保持するようにしてもよい。このように駆動すれば画面５０輝度を明るくすることができる。Ｇ画素１６に画像データを書き込む時は、Ｒ画素およびＢ画素の画像データは前フィールドで書き換えられた画像データを保持するようにしする。Ｂ画素１６に画像データを書き込む時は、Ｇ画素およびＲ画素の画像データは前フィールドで書き換えられた画像データを保持する。
【０４９１】
以上のように、書き換えている色画素以外の画素の画像データを保持するには、ＲＧＢ画素でゲート信号線１７ａを独立に制御できるようにすればよい。たとえば、図１２５に図示するように、ゲート信号線１７ａＲは、Ｒ画素のトランジスタ１１ｂ、トランジスタ１１ｃのオンオフを制御する信号線とする。また、ゲート信号線１７ａＧは、Ｇ画素のトランジスタ１１ｂ、トランジスタ１１ｃのオンオフを制御する信号線とする。ゲート信号線１７ａＢは、Ｂ画素のトランジスタ１１ｂ、トランジスタ１１ｃのオンオフを制御する信号線とする。一方、ゲート信号線１７ｂはＲ画素、Ｇ画素、Ｂ画素のトランジスタ１１ｄを共通でオンオフさせる信号線とする。
【０４９２】
以上のように構成すれば、ソースドライバ回路１４がＲの画像データを出力し、スイッチ１２５２がＲ接点に切り替わっているときは、ゲート信号線１７ａＲにオン電圧を印加し、ゲート信号線ａＧとゲート信号線ａＢとにオフ電圧を印加することができる。したがって、Ｒの画像データをＲ画素１６に書き込み、Ｇ画素１６およびＢ画素１６は前にフィールドの画像データを保持したままにできる。
【０４９３】
第２フィールドでソースドライバ回路１４がＧの画像データを出力し、スイッチ１２５２がＧ接点に切り替わっているときは、ゲート信号線１７ａＧにオン電圧を印加し、ゲート信号線ａＲとゲート信号線ａＢとにオフ電圧を印加することができる。したがって、Ｇの画像データをＧ画素１６に書き込み、Ｒ画素１６およびＢ画素１６は前にフィールドの画像データを保持したままにできる。
【０４９４】
第３フィールドでソースドライバ回路１４がＢの画像データを出力し、スイッチ１２５２がＢ接点に切り替わっているときは、ゲート信号線１７ａＢにオン電圧を印加し、ゲート信号線ａＲとゲート信号線ａＧとにオフ電圧を印加することができる。したがって、Ｂの画像データをＢ画素１６に書き込み、Ｒ画素１６およびＧ画素１６は前にフィールドの画像データを保持したままにできる。
【０４９５】
図１２５の実施例では、ＲＧＢごとに画素１６のトランジスタ１１ｂをオンオフさせるゲート信号線１７ａを形成あるは配置するとした。しかし、本発明はこれに限定されるものではない。たとえば、図１２６に図示するように、ＲＧＢの画素１６に共通のゲート信号線１７ａを形成または配置する構成であってもよい。
【０４９６】
図１２５などの構成において、切り替えスイッチ１２５２がＲのソース信号線を選択しているときは、Ｇのソース信号線とＢのソース信号線はオープンになるとして説明をした。しかし、オープン状態は電気的にはフローティング状態であり、好ましいことではない。
【０４９７】
図１２６は、このフローティング状態をなくすために対策を行った構成である。出力切り替え回路１２５１のスイッチ１２５２のａ端子はＶａａ電圧（黒表示となる電圧）に接続されている。ｂ端子はソースドライバ回路１４の出力端子と接続されている。スイッチ１２５２はＲＧＢそれぞれに設けられている。
【０４９８】
図１２６の状態では、スイッチ１２５２ＲはＶａａ端子に接続されている。したがって、ソース信号線１８Ｒには、Ｖａａ電圧（黒電圧）が印加されている。スイッチ１２５２ＧはＶａａ端子に接続されている。したがって、ソース信号線１８Ｇには、Ｖａａ電圧（黒電圧）が印加されている。スイッチ１２５２Ｂはソースドライバ回路１４の出力端子に接続されている。したがって、ソース信号線１８Ｂには、Ｂの映像信号が印加されている。
【０４９９】
以上の状態では、Ｂ画素の書き換え状態であり、Ｒ画素とＧ画素には黒表示電圧が印加される。以上のようにスイッチ１２５２を制御することにより、画素１６の画像は書き換えられる。なお、ゲート信号線１７ｂの制御などに関しては以前説明した実施例と同様であるので説明を省略する。
【０５００】
以上の実施例では、第１フィールドでＲ画素１６を書き換え、第２フィールドでＧ画素１６を書き換え、第３フィールドでＢ画素１６を書き換えるとした。つまり、１フィールドごとに書き換えられる画素の色が変化する。本発明はこれに限定されるものではない。１水平走査期間（１Ｈ）ごとに書き換える画素の色を変化させてもよい。たとえば、１Ｈ目にＲ画素を書き換え、２Ｈ番目にＧ画素を書き換え、３Ｈ番目にＢ画素を書き換え、４Ｈ番目にＲ画素を書き換え、・・・・・・と駆動する方法である。もちろん、２Ｈ以上の複数水平走査期間ごとに書き換える画素の色を変化させてもよいし、１／３フィールドごとに書き換える画素の色を変化させてもよい。
【０５０１】
図１２７は１Ｈごとに書き換える画素の色を変化させた実施例である。なお、図１２７から図１２９において、斜線でしめした画素１６は、画素を書き換えずに前フィールドの画像データを保持していること、もしくは、黒表示にされていることを示している。もちろん、画素を黒表示したり、前フィールドのデータを保持したりと繰り返し実施してもよい。
【０５０２】
なお、図１２５から図１２９の駆動方式において、図１３などのＮ倍パルス駆動やＭ行同時駆動を実施してもよいことは言うまでもない。図１２５から図１２９などは画素１６の書き込み状態を説明している。ＥＬ素子１５の点灯制御は説明しないが、以前あるいは以降に説明する実施例を組み合わせることができることは言うまでもない。もちろん、図２７で説明したダミー画素行２７１を形成した構成、ダミー画素行を使用する駆動方法と組み合わせてもよい。
【０５０３】
また、１フレームは３フィールドで構成されることに限定されるものではない。２フィールドでもよいし、４フィールド以上でもよい。１フレームが２フィールドで、ＲＧＢの３原色の場合は、第１フィールドで、ＲとＧ画素を書き換え、第２フィールドでＢ画素を書き換えるという実施例が例示される。また、１フレームが４フィールドで、ＲＧＢの３原色の場合は、第１フィールドで、Ｒ画素を書き換え、第２フィールドでＧ画素を書き換え、第３フィールドと第４フィールドでＢ画素を書き換えるという実施例が例示される。これらのシーケンスは、ＲＧＢのＥＬ素子１５の発光効率を考慮して検討することのより効率よくホワイトバランスをとることができる。
【０５０４】
以上の実施例では、第１フィールドでＲ画素１６を書き換え、第２フィールドでＧ画素１６を書き換え、第３フィールドでＢ画素１６を書き換えるとした。つまり、１フィールドごとに書き換えられる画素の色が変化する。
【０５０５】
図１２７の実施例では、第１フィールドの１Ｈ目にＲ画素を書き換え、２Ｈ番目にＧ画素を書き換え、３Ｈ番目にＢ画素を書き換え、４Ｈ番目にＲ画素を書き換え、・・・・・・と駆動する方法である。もちろん、２Ｈ以上の複数水平走査期間ごとに書き換える画素の色を変化させてもよいし、１／３フィールドごとに書き換える画素の色を変化させてもよい。
【０５０６】
図１２７の実施例では、第１フィールドの１Ｈ目にＲ画素を書き換え、２Ｈ番目にＧ画素を書き換え、３Ｈ番目にＢ画素を書き換え、４Ｈ番目にＲ画素を書き換える。第２フィールドの１Ｈ目にＧ画素を書き換え、２Ｈ番目にＢ画素を書き換え、３Ｈ番目にＲ画素を書き換え、４Ｈ番目にＧ画素を書き換える。第３フィールドの１Ｈ目にＢ画素を書き換え、２Ｈ番目にＲ画素を書き換え、３Ｈ番目にＧ画素を書き換え、４Ｈ番目にＢ画素を書き換える。
【０５０７】
以上のように、各フィールドでＲ、Ｇ、Ｂ画素を任意にあるいは所定の規則性を持って書き換えることにより、Ｒ、Ｇ、Ｂのカラーセパレーションを防止することができる。また、フリッカの発生も抑制できる。
【０５０８】
図１２８では、１Ｈごとに書き換えられる画素１６の色数は複数となっている。図１２７では、第１フィールドにおいて、１Ｈ番目は書き換えられる画素１６はＲ画素であり、２Ｈ番目は書き換えられる画素１６はＧ画素である。また、３Ｈ番目は書き換えられる画素１６はＢ画素であり、４Ｈ番目は書き換えられる画素１６はＲ画素である。
【０５０９】
図１２８では、１Ｈごとに、書き換える画素の色位置を異ならせている。各フィールドでＲ、Ｇ、Ｂ画素を異ならせ（所定の規則性を持っていてもよいことは言うまでもない）、順次書き換えることにより、Ｒ、Ｇ、Ｂのカラーセパレーションを防止することができる。また、フリッカの発生も抑制できる。
【０５１０】
なお、図１２８の実施例においても、各絵素（ＲＧＢ画素の組）では、ＲＧＢの点灯時間あるいは発光強度を一致させる。このことは、図１２６、図１２７などの実施例においても同然、実施することは言うまでもない。色ムラになるからである。
【０５１１】
図１２８のように、１Ｈごとに書き換える画素の色数（図１２８の第１フィールドの１Ｈ番目は、Ｒ、Ｇ、Ｂの３色が書き換えられている）を複数にするのは、図１２５において、ソースドライバ回路１４が各出力端子に任意（一定の規則性があってもよい）の色の映像信号を出力できるように構成し、スイッチ１２５２が接点Ｒ、Ｇ、Ｂを任意（一定の規則性があってもよい）に接続できるように構成すればよい。
【０５１２】
図１２９の実施例の表示パネルでは、ＲＧＢの３原色に加えて、Ｗ（白）の画素１６Ｗを有している。画素１６Ｗを形成または配置することのより、色ピーク輝度を良好に実現できる。また、高輝度表示を実現できる。図１２９の（ａ）は１画素行に、Ｒ、Ｇ、Ｂ、Ｗ画素１６を形成した実施例である。図１２９の（ｂ）は、１画素行ごとに、ＲＧＢＷの画素１６を配置した構成である。
【０５１３】
図１２９の駆動方法においても、図１２７、図１２８などの駆動方式を実施できることは言うまでもない。また、Ｎ倍パルス駆動や、Ｍ画素行同時駆動などを実施できることは言うまでもない。これらの事項は、当業者であれば本明細書により容易に具現化できるので説明を省略する。
【０５１４】
なお、本発明は説明を容易にするため、本発明の表示パネルはＲＧＢの３原色を有するとして説明しているが、これに限定するものではない。ＲＧＢに加えて、シアン、イエロー、マゼンダを加えても良いし、Ｒ、Ｇ、Ｂのいずれかの単色、Ｒ、Ｇ、Ｂのいずれかの２色を用いた表示パネルであってもよい。
【０５１５】
また、以上のシーケンス駆動方式では、フィールドごとにＲＧＢを操作するとしてが、本発明はこれに限定されるものではないことは言うまでもない。また、図１２５から図１２９の実施例は、画素１６に画像データを書き込む方法について説明したものである。図１などのトランジスタ１１ｄを操作し、ＥＬ素子１５に電流を流して画像を表示する方式を説明したものではない（もちろん、関連している）。ＥＬ素子１５に流れる電流は、図１の画素構成では、トランジスタ１１ｄを制御することにより行う。
【０５１６】
また、図１２７、図１２８などの駆動方法では、トランジスタ１１ｄ（図１の場合）を制御することにより、ＲＧＢ画像を順次表示することができる。たとえば、図１３０の（ａ）は１フレーム（１フィールド）期間にＲ表示領域５３Ｒ、Ｇ表示領域５３Ｇ、Ｂ表示領域５３Ｂを画面の上から下方向（下方向から上方向でもよい）に走査する。ＲＧＢの表示領域以外の領域は非表示領域５２とする。つまり、間欠駆動を実施する。
【０５１７】
図１３０の（ｂ）は１フィールド（１フレーム）期間にＲＧＢ表示領域５３を複数発生するように実施した実施例である。この駆動方法は、図１６の駆動方法と類似である。したがって、説明を必要としないであろう。図１３０の（ｂ）に表示領域５３を複数に分割することにより、フリッカの発生はより低フレームレートでもなくなる。
【０５１８】
図１３１の（ａ）は、ＲＧＢの表示領域５３で表示領域５３の面積を異ならせたものである（表示領域５３の面積は点灯期間に比例することは言うまでもない）。図１３１の（ａ）では、Ｒ表示領域５３ＲとＧ表示領域５３Ｇと面積を同一にしている。Ｇ表示領域５３ＧよりＢ表示領域５３Ｂの面積を大きくしている。有機ＥＬ表示パネルでは、Ｂの発光効率が悪い場合が多い、図１３１の（ａ）のようにＢ表示領域５３Ｂを他の色の表示領域５３よりも大きくすることにより、効率よくホワイトバランスをとることができるようになる。
【０５１９】
図１３１の（ｂ）は、１フィールド（フレーム）期間で、Ｂ表示期間５３Ｂが複数（５３Ｂ１、５３Ｂ２）となるようにした実施例である。図１３１の（ａ）は１つのＢ表示領域５３Ｂを変化させる方法であった。変化させることによりホワイトバランスを良好に調整できるようにする。図１３１の（ｂ）は、同一面積のＢ表示領域５３Ｂを複数表示させることにより、ホワイトバランスを良好にする。
【０５２０】
本発明の駆動方式は図１３１の（ａ）と図１３１の（ｂ）のいずれに限定するものではない。Ｒ、Ｇ、Ｂの表示領域５３を発生し、また、間欠表示することにより、結果として動画ボケを対策し、画素１６への書き込み不足を改善することを目的としている。なお、図１６の駆動方法では、Ｒ、Ｇ、Ｂが独立の表示領域５３は発生しない。ＲＧＢが同時に表示される（Ｗ表示領域５３が表示されると表現すべきである）。なお、図１３１の（ａ）と図１３１の（ｂ）とは組み合わせてもよいことはいうまでもない。たとえば、図１３１の（ａ）のＲＧＢの表示面積５３を変化し、かつ図１３１の（ｂ）のＲＧＢの表示領域５３を複数発生させる駆動方法の実施である。
【０５２１】
なお、図１３０から図１３１の駆動方式は、図１２５から図１２９の本発明の駆動方式に限定されるものではない。図４１のように、ＲＧＢごとにＥＬ素子１５（ＥＬ素子１５Ｒ、ＥＬ素子１５Ｇ、ＥＬ素子１５Ｂ）に流れる電流を制御できる構成あれば、図１３０、図１３１の駆動方式を容易に実施できることは言うでもないであろう。ゲート信号線１７ｂＲにオンオフ電圧を印加することにより、Ｒ画素１６Ｒをオンオフ制御することができる。ゲート信号線１７ｂＧにオンオフ電圧を印加することにより、Ｇ画素１６Ｇをオンオフ制御することができる。ゲート信号線１７ｂＢにオンオフ電圧を印加することにより、Ｂ画素１６Ｂをオンオフ制御することができる。
【０５２２】
また、以上の駆動を実現するためには、図１３２に図示するように、ゲート信号線１７ｂＲを制御するゲートドライバ回路１２ｂＲ、ゲート信号線１７ｂＧを制御するゲートドライバ回路１２ｂＧ、ゲート信号線１７ｂＢを制御するゲートドライバ回路１２ｂＢを形成または配置すればよい。図１３２のゲートドライバ回路１２ｂＲ、１２ｂＧ、１２ｂＢを図６などで説明した方法で駆動することにより、図１３０、図１３１の駆動方法を実現できる。もちろん、図１３２の表示パネルの構成で、図１６の駆動方法なども実現できることは言うまでもない。
【０５２３】
また、図１２５から図１２８の構成で、画像データを書き換える画素１６以外の画素１６に、黒画像データを書き換える方式であれば、ＥＬ素子１５Ｒを制御するゲート信号線１７ｂＲ、ＥＬ素子１５Ｇを制御するゲート信号線１７ｂＧ、ＥＬ素子１５Ｂを制御するゲート信号線ｂＢが分離されておらず、ＲＧＢ画素に共通のゲート信号線１７ｂであっても、図１３０、図１３１の駆動方式を実現できることは言うまでもない。
【０５２４】
図１５、図１８、図２１などでは、ゲート信号線１７ｂ（ＥＬ側選択信号線）は１水平走査期間（１Ｈ）を単位として、オン電圧（Ｖｇｌ）、オフ電圧（Ｖｇｈ）を印加するとして説明をした。しかし、ＥＬ素子１５の発光量は、流す電流が定電流の時、流す時間に比例する。したがって、流す時間は１Ｈ単位に限定する必要はない。
アウトプットイネーブル（ＯＥＶ）の概念を導入するため、以下のように規定する。ＯＥＶ制御を行うことにより、１水平走査期間（１Ｈ）以内のゲート信号線１７ａ、１７ｂにオンオフ電圧（Ｖｇｌ電圧、Ｖｇｈ電圧）を画素１６に印加できるようになる。
説明を容易にするため、本発明の表示パネルでは、電流プログラムを行う画素行を選択するゲート信号線１７ａ（図１の場合）であるとして説明をする。また、ゲート信号線１７ａを制御するゲートドライバ回路１２ａの出力をＷＲ側選択信号線と呼ぶ。ＥＬ素子１５を選択するゲート信号線１７ｂ（図１の場合）であるとして説明をする。また、ゲート信号線１７ｂを制御するゲートドライバ回路１２ｂの出力をＥＬ側選択信号線と呼ぶ。
【０５２５】
ゲートドライバ回路１２は、スタートパルスが入力され、入力されたスタートパルスが保持データとして順次シフトレジスタ内をシフトする。ゲートドライバ回路１２ａのシフトレジスタ内の保持データにより、ＷＲ側選択信号線に出力される電圧がオン電圧（Ｖｇｌ）かオフ電圧（Ｖｇｈ）かが決定される。さらに、ゲートドライバ回路１２ａの出力段には、強制的に出力をオフにするＯＥＶ１回路（図示せず）が形成または配置されている。ＯＥＶ１回路がＬレベルの時には、ゲートドライバ回路１２ａの出力であるＷＲ側選択信号をそのままゲート信号線１７ａに出力する。以上の関係をロジック的に図示すれば、図２２４の（ａ）の関係となる（ＯＲ回路である）。なお、オン電圧をロジックレベルのＬ（０）とし、オフ電圧をロジック電圧のＨ（１）としている。
【０５２６】
つまり、ゲートドライバ回路１２ａがオフ電圧を出力している場合は、ゲート信号線１７ａにオフ電圧が印加される。ゲートドライバ回路１２ａがオン電圧（ロジックではＬレベル）を出力している場合は、ＯＲ回路でＯＥＶ１回路の出力とＯＲが取られてゲート信号線１７ａに出力される。つまり、ＯＥＶ１回路は、Ｈレベルの時、ゲートドライバ信号線１７ａに出力する電圧をオフ電圧（Ｖｇｈ）にする（図１７６のタイミングチャートの例を参照のこと）。
【０５２７】
ゲートドライバ回路１２ｂのシフトレジスタ内の保持データにより、ゲート信号線１７ｂ（ＥＬ側選択信号線）に出力される電圧がオン電圧（Ｖｇｌ）かオフ電圧（Ｖｇｈ）かが決定される。さらに、ゲートドライバ回路１２ｂの出力段には、強制的に出力をオフにするＯＥＶ２回路（図示せず）が形成または配置されている。ＯＥＶ２回路がＬレベルの時には、ゲートドライバ回路１２ｂの出力をそのままゲート信号線１７ｂに出力する。以上の関係をロジック的に図示すれば、図１７６の（ａ）の関係となる。なお、オン電圧をロジックレベルのＬ（０）とし、オフ電圧をロジック電圧のＨ（１）としている。
【０５２８】
つまり、ゲートドライバ回路１２ｂがオフ電圧を出力している場合（ＥＬ側選択信号はオフ電圧）は、ゲート信号線１７ｂにオフ電圧が印加される。ゲートドライバ回路１２ｂがオン電圧（ロジックではＬレベル）を出力している場合は、ＯＲ回路でＯＥＶ２回路の出力とＯＲが取られてゲート信号線１７ｂに出力される。つまり、ＯＥＶ２回路は、入力信号がＨレベルの時、ゲート信号線１７ｂに出力する電圧をオフ電圧（Ｖｇｈ）にする。したがって、ＯＥＶ２回路のよりＥＬ側選択信号がオン電圧出力状態であっても、強制的にゲート信号線１７ｂに出力される信号はオフ電圧（Ｖｇｈ）になる。なお、ＯＥＶ２回路の入力がＬであれば、ＥＬ側選択信号がスルーでゲート信号線１７ｂに出力される（図１７６のタイミングチャートの例を参照のこと）。
【０５２９】
なお、ＯＥＶ２の制御により、画面輝度を調整する。画面輝度により変化できる明るさの許容範囲がある。図１７５は許容変化（％）と画面輝度（ｎｔ）の関係を図示したものである。図１７５でわかるように、比較的暗い画像で許容変化量が小さい。したがって、ＯＥＶ２による制御あるいはＤｕｔｙ比制御による画面５０の輝度調整は、画面５０輝度を考慮して制御する。制御による許容変化は画面が明るい時よりも暗い時を小さくする。
【０５３０】
図１４０は、１／４Ｄｕｔｙ比駆動である。４Ｈ期間に１Ｈ期間の間、ゲート信号線１７ｂ（ＥＬ側選択信号線）にオン電圧が印加され、水平同期信号（ＨＤ）に同期してオン電圧が印加されている位置が走査される。したがって、オン時間は１Ｈ単位である。
【０５３１】
しかし、本発明はこれに限定するものではなく、図１４３に図示するように１Ｈ以上（図１４３は１／２Ｈ）としてもよく、また、１Ｈ以下としてもよい。つまり、１Ｈ単位に限定されるものではなく、１Ｈ単位以外の発生も容易である。ゲートドライバ回路１２ｂ（ゲート信号線１７ｂを制御する回路である）の出力段に形成または配置されたＯＥＶ２回路を用いればよい。ＯＥＶ２回路は先に説明したＯＥＶ１回路と同様であるので説明を省略する。
【０５３２】
図１４１は、ゲート信号線１７ｂ（ＥＬ側選択信号線）のオン時間は１Ｈを単位としていない。奇数画素行のゲート信号線１７ｂ（ＥＬ側選択信号線）は１Ｈ弱の期間オン電圧が印加される。偶数画素行のゲート信号線１７ｂ（ＥＬ側選択信号線）は、極短い期間オン電圧が印加される。また、奇数画素行のゲート信号線１７ｂ（ＥＬ側選択信号線）に印加されるオン電圧時間Ｔ１と偶数画素行のゲート信号線１７ｂ（ＥＬ側選択信号線）に印加されるオン電圧時間Ｔ２を加えた時間を１Ｈ期間となるようにしている。図１４１を第１フィールドの状態とする。
【０５３３】
第１フィールドの次の第２フィールドでは、偶数画素行のゲート信号線１７ｂ（ＥＬ側選択信号線）は１Ｈ弱の期間オン電圧が印加される。奇数画素行のゲート信号線１７ｂ（ＥＬ側選択信号線）は、極短い期間オン電圧が印加される。また、偶数画素行のゲート信号線１７ｂ（ＥＬ側選択信号線）に印加されるオン電圧時間Ｔ１と奇数画素行のゲート信号線１７ｂ（ＥＬ側選択信号線）に印加されるオン電圧時間Ｔ２を加えた時間を１Ｈ期間となるようにしている。
【０５３４】
以上のように、複数画素行でのゲート信号線１７ｂ（ＥＬ側選択信号線）に印加するオン時間の和を一定となるようにし、また、複数フィールドで各画素行のＥＬ素子１５の点灯時間を一定となるようにしてもよい。
【０５３５】
図１４２は、ゲート信号線１７ｂ（ＥＬ側選択信号線）のオン時間が１．５Ｈである場合を示している。また、Ａ点におけるゲート信号線１７ｂ（ＥＬ側選択信号線）の立ち上りと立下りが重なるようにしている。ゲート信号線１７ｂ（ＥＬ側選択信号線）とソース信号線１８とはカップリングしている。そのため、ゲート信号線１７ｂ（ＥＬ側選択信号線）の波形が変化すると波形の変化がソース信号線１８に突き抜ける。この突き抜けによりソース信号線１８に電位変動が発生すると電流（電圧）プログラムの精度が低下し、駆動用トランジスタ１１ａの特性ムラが表示されるようになる。
【０５３６】
図１４２において、Ａ点において、ゲート信号線１７Ｂ（ＥＬ側選択信号線）（１）はオン電圧（Ｖｇｌ）印加状態からオフ電圧（Ｖｇｈ）印加状態に変化する。ゲート信号線１７Ｂ（ＥＬ側選択信号線）（２）はオフ電圧（Ｖｇｈ）印加状態からオン電圧（Ｖｇｌ）印加状態に変化する。したがって、Ａ点では、ゲート信号線１７Ｂ（ＥＬ側選択信号線）（１）の信号波形とゲート信号線１７Ｂ（ＥＬ側選択信号線）（２）の信号波形が打ち消しあう。したがって、ソース信号線１８とゲート信号線１７Ｂ（ＥＬ側選択信号線）とがカップリングしていても、ゲート信号線１７Ｂ（ＥＬ側選択信号線）の波形変化がソース信号線１８に突き抜けることはない。そのため、良好な電流（電圧）プログラム精度を得ることができ、均一な画像表示を実現できる。
【０５３７】
なお、図１４２は、オン時間が１．５Ｈの実施例であった。しかし、本発明はこれに限定するものではなく、図１４４に図示するように、オン電圧の印加時間を１Ｈ以下としてもよいことは言うまでもない。
【０５３８】
ゲート信号線１７Ｂ（ＥＬ側選択信号線）にオン電圧を印加する期間を調整することにより、表示画面５０の輝度をリニアに調整することができる。これはＯＥＶ２回路を制御することにより容易に実現できる。たとえば、図１４５では、図１４５の（ａ）よりも図１４５の（ｂ）の方が表示輝度は低くなる。また、図１４５の（ｂ）よりも図１４５の（ｃ）の方が表示輝度は低くなる。
【０５３９】
図１０９はＯＥＶ２とゲート信号線１７ｂの信号波形の関係を図示してものである。図１０９において、図１０９の（ａ）が最もＯＥＶ２がＬレベルになる期間が短い。したがって、ゲート信号線１７ｂにオン電圧が印加される期間が短いため、ＥＬ素子１５に流れる電流期間は短くなる。この状態は結果的にはＤｕｔｙ比が小さい状態である。図１０９の（ｂ）が次にＯＥＶ２がＬレベルになる期間が長い。さらに図１０９の（ｃ）は図１０９の（ｂ）よりもＯＥＶ２がＬレベルになる期間が長い。そのため、図１０９の（ｃ）のＤｕｔｙ比は図１０９の（ｂ）のＤｕｔｙ比よりも大きいことになる。
【０５４０】
なお、図１０９の（ａ）（ｂ）（ｃ）の実施例は、１Ｈより短い期間でＤｕｔｙ比制御を行うものである。しかし、本発明はこれに限定するものではなく、図１０９の（ｄ）に図示するように１Ｈ単位でＤｕｔｙ比制御を行っても良い。なお、図１０９の（ｄ）はＤｕｔｙ比１／２の実施例である。
図１０９の（ａ）が最もＯＥＶ２がＬレベルになる期間が短い。したがって、ゲート信号線１７ｂにオン電圧が印加される期間が短いため、ＥＬ素子１５に流れる電流期間は短くなる。この状態は結果的にはＤｕｔｙ比が小さい状態である。図１０９の（ａ）が最もＯＥＶ２がＬレベルになる期間が短い。したがって、ゲート信号線１７ｂにオン電圧が印加される期間が短いため、ＥＬ素子１５に流れる電流期間は短くなる。この状態は結果的にはＤｕｔｙ比が小さい状態である。
また、図１４６に図示するように、１Ｈ期間にオン電圧を印加する期間とオフ電圧を印加する期間の組を複数回設けてもより。図１４６の（ａ）は６回設けた実施例である。図１４６の（ｂ）は３回設けた実施例である。図１４６の（ｃ）は１回設けた実施例である。図１４６では、図１４６の（ａ）よりも図１４６の（ｂ）の方が表示輝度は低くなる。また、図１４６の（ｂ）よりも図１４６の（ｃ）の方が表示輝度は低くなる。したがって、オン期間の回数を制御することにより表示輝度を容易に調整（制御）できる。
【０５４１】
以後、本発明の電流駆動方式のソースドライバＩＣ（回路）１４について説明をする。本発明のソースドライバＩＣは、以前に説明した本発明の駆動方法、駆動回路を実現するために用いる。また、本発明の駆動方法、駆動回路、表示装置と組み合わせて用いる。なお、説明は、ＩＣチップとして説明をするがこれに限定するものではなく、低温ポリシリコン技術、アモルファスシリコン技術などを用いて、表示パネルの基板７１上に作製してもよいことは言うまでもない。
【０５４２】
まず、図５５に、従来の電流駆動方式のドライバ回路の一例を示す。ただし、図５５は本発明の電流駆動方式のソースドライバＩＣ（ソースドライバ回路）１４を説明するための原理的なものである。
【０５４３】
図５５において、５５１はＤ／Ａ変換器である。Ｄ／Ａ変換器５５１にはｎビットのデータ信号が入力され、入力されたデータに基づき、Ｄ／Ａ変換器からアナログ信号が出力される。このアナログ信号はオペアンプ５５２に入力される。オペアンプ５５２はＮチャンネルトランジスタ４７１ａに入力され、トランジスタ４７１ａに流れる電流が抵抗５３１に流れる。抵抗Ｒの端子電圧はオペアンプ５５２の−入力となり、この−端子の電圧とオペアンプ５５２の＋端子とは同一電圧となる。したがってＤ／Ａ変換器５５１の出力電圧は抵抗５３１の端子電圧となる。
【０５４４】
抵抗５３１の抵抗値が１ＭΩとし、Ｄ／Ａ変換器５５１の出力が１（Ｖ）であれば、抵抗５３１には１（Ｖ）／１ＭΩ＝１（μＡ）の電流が流れる。これが定電流回路となる。したがって、データ信号の値に応じて、Ｄ／Ａ変換器５５１のアナログ出力が変化し、このアナログ出力に値にもとづいて抵抗５３１に所定電流が流れ、プログラム電流Ｉｗとなる。
【０５４５】
しかし、ＤＡ変換回路５５１の回路規模は大きい。また、オペアンプ５５２の回路規模も大きい。１出力回路に、ＤＡ変換回路５５１とオペアンプ５５２を形成するとソースドライバＩＣ１４の大きさは巨大となる。したがって、実用上は作製することが不可能である。
【０５４６】
本発明はかかる点に鑑みてなされたものである。本発明のソースドライバ回路１４は、電流出力回路の規模をコンパクトにし、電流出力端子間の出力電流ばらつきをできるだけ最小限にするための回路構成、レイアウト構成を有するものである。
【０５４７】
図４７に、本発明の電流駆動方式のソースドライバＩＣ（回路）１４の１実施例における構成図を示す。図４７は、一例として電流源を３段構成（４７１、４７２、４７３）とした場合の多段式カレントミラー回路を示している。
【０５４８】
図４７において、第１段の電流源４７１の電流値は、Ｎ個（ただし、Ｎは任意の整数）の第２段電流源４７２にカレントミラー回路によりコピーされる。更に、第２段電流源４７２の電流値は、Ｍ個（ただし、Ｍは任意の整数）の第３段電流源４７３にカレントミラー回路によりコピーされる。この構成により、結果として第１段電流源４７１の電流値は、Ｎ×Ｍ個の第３段電流源４７３にコピーされることになる。
【０５４９】
例えば、ＱＣＩＦ形式の表示パネルのソース信号線１８に１個のソースドライバＩＣ１４で駆動する場合は、１７６出力（ソース信号線が各ＲＧＢで１７６出力必要なため）となる。この場合は、Ｎを１６個とし、Ｍ＝１１個とする。しがたって、１６×１１＝１７６となり、１７６出力に対応できる。このように、ＮまたはＭのうち、一方を８または１６もしくはその倍数とすることにより、ドライバＩＣの電流源のレイアウト設計が容易になる。
【０５５０】
本発明の多段式カレントミラー回路による電流駆動方式のソースドライバＩＣ（回路）１４では、前記したように、第１段電流源４７１の電流値を直接Ｎ×Ｍ個の第３段電流源４７３にカレントミラー回路でコピーするのではなく、中間に第２段電流源４７２を配備しているので、そこでトランジスタ特性のばらつきを吸収することが可能である。
【０５５１】
特に、本発明は、第１段のカレントミラー回路（電流源４７１）と第２段にカレントミラー回路（電流源４７２）を密接して配置するところに特徴がある。第１段の電流源４７１から第３段の電流源４７３（つまり、カレントミラー回路の２段構成）であれば、第１段の電流源と接続される第３段の電流源４７３の個数が多く、第１段の電流源４７１と第３段の電流源４７３を密接して配置することができない。
【０５５２】
本発明のソースドライバ回路１４のように、第１段のカレントミラー回路（電流源４７１）の電流を第２段のカレントミラー回路（電流源４７２）にコピーし、第２段のカレントミラー回路（電流源４７２）の電流を第３段にカレントミラー回路（電流源４７２）にコピーする構成である。この構成では、第１段のカレントミラー回路（電流源４７１）に接続される第２段のカレントミラー回路（電流源４７２）の個数は少ない。したがって、第１段のカレントミラー回路（電流源４７１）と第２段のカレントミラー回路（電流源４７２）とを密接して配置することができる。
【０５５３】
密接してカレントミラー回路を構成するトランジスタを配置できれば、当然のことながら、トランジスタのばらつきは少なくなるから、コピーされる電流値のバラツキも少なくなる。また、第２段のカレントミラー回路（電流源４７２）に接続される第３段のカレントミラー回路（電流源４７３）の個数も少なくなる。したがって、第２段のカレントミラー回路（電流源４７２）と第３段のカレントミラー回路（電流源４７３）とを密接して配置することができる。
【０５５４】
つまり、全体として、第１段のカレントミラー回路（電流源４７１）、第２段のカレントミラー回路（電流源４７２）、第３段のカレントミラー回路（電流源４７３）の電流受け取り部のトランジスタを密接して配置することができる。したがって、密接してカレントミラー回路を構成するトランジスタを配置できるから、トランジスタのばらつきは少なくなり、出力端子からの電流信号のバラツキは極めて少なくなる（精度が高い）。
【０５５５】
本発明において、電流源４７１、４７２、４７３と表現したり、カレントミラー回路と表現したりしている。これらは同義に用いている。つまり、電流源とは、本発明の基本的な構成概念であり、電流源を具体的に構成するとカレントミラー回路となるからである。したがって、電流源はカレントミラー回路のみに限定するものではなく、オペアンプ５５２とトランジスタ４７１ａと抵抗Ｒの組み合わせからなる定電流回路でもよい。
【０５５６】
図４８はさらに具体的なソースドライバＩＣ（回路）１４の構造図である。図４８は第３の電流源４７３の部分を図示している。つまり、１つのソース信号線１８に接続される出力部である。最終段のカレントミラー構成として、複数の同一サイズのカレントミラー回路（単位トランジスタ４８４（１単位））で構成されており、その個数が画像データのビットに対応して、ビット重み付けされている。
【０５５７】
なお、本発明のソースドライバＩＣ（回路）１４を構成するトランジスタは、ＭＯＳタイプに限定するものではなく、バイポーラタイプでもよい。また、シリコン半導体に限定するものではなく、ガリ砒素半導体でもよい。また、ゲルマニウム半導体でもよい。また、基板に低温ポリシリコンなどのポリシリコン技術、アモルファスシリコン技術で直接形成したものでもよい。
【０５５８】
図４８で明らかであるが、本発明の１実施例として、６ビットのデジタル入力の場合を図示している。つまり、２の６乗であるから、６４階調表示である。このソースドライバＩＣ１４をアレイ基板に積載することにより、赤（Ｒ）、緑（Ｇ）、青（Ｂ）が各６４階調であるから、６４×６４×６４＝約２６万色を表示できることになる。
【０５５９】
６４階調の場合は、Ｄ０ビットの単位トランジスタ４８４は１個、Ｄ１ビットの単位トランジスタ４８４は２個、Ｄ２ビットの単位トランジスタ４８４は４個、Ｄ３ビットの単位トランジスタ４８４は８個、Ｄ４ビットの単位トランジスタ４８４は１６個、Ｄ５ビットの単位トランジスタ４８４は３２個であるから、計単位トランジスタ４８４は６３個である。つまり、本発明は階調の表現数（この実施例の場合は、６４階調）−１個の単位トランジスタ４８４を１出力と構成（形成）する。なお、単位トランジスタ１個が複数のサブ単位トランジスタに分割されている場合であっても、単位トランジスタが単にサブ単位トランジスタに分割されているだけである。したがって、本発明が、階調の表現数−１個の単位トランジスタで構成されていることには差異はない（同義である）。
【０５６０】
図４８において、Ｄ０はＬＳＢ入力を示しており、Ｄ５はＭＳＢ入力を示している。Ｄ０入力端子にＨレベル（正論理時）の時、スイッチ４８１ａ（オンオフ手段である。もちろん、単体トランジスタで構成してもよいし、ＰチャンネルトランジスタとＮチャンネルトランジスタとを組み合わせたアナログスイッチなどでもよい）がオンする。すると、カレントミラーを構成する電流源（１単位）４８４に向かって電流が流れる。この電流はソースドライバＩＣ１４内の内部配線４８３に流れる。この内部配線４８３はソースドライバＩＣ１４の端子電極を介してソース信号線１８に接続されているから、この内部配線４８３に流れる電流が画素１６のプログラム電流となる。
【０５６１】
たとえば、Ｄ１入力端子にＨレベル（正論理時）の時、スイッチ４８１ｂがオンする。すると、カレントミラーを構成する２つの電流源（１単位）４８４に向かって電流が流れる。この電流はソースドライバＩＣ１４内の内部配線４８３に流れる。この内部配線４８３はソースドライバＩＣ１４の端子電極を介してソース信号線１８に接続されているから、この内部配線４８３に流れる電流が画素１６のプログラム電流となる。
【０５６２】
他のスイッチ４８１でも同様である。Ｄ２入力端子にＨレベル（正論理時）の時は、スイッチ４８１ｃがオンする。すると、カレントミラーを構成する４つの電流源（１単位）４８４に向かって電流が流れる。Ｄ５入力端子にＨレベル（正論理時）の時は、スイッチ４８１ｆがオンする。すると、カレントミラーを構成する３２つの電流源（１単位）４８４に向かって電流が流れる。
【０５６３】
以上のように、外部からのデータ（Ｄ０〜Ｄ５）に応じて、それに対応する電流源（１単位）に向かって電流が流れる。したがって、データに応じて、０個から６３個に電流源（１単位）に電流が流れるように構成されている。
【０５６４】
なお、本発明は説明を容易にするため、電流源は６ビットの６３個としているが、これに限定するものではない。８ビットの場合は、２５５個の単位トランジスタ４８４を形成（配置）すればよい。また、４ビットの時は、１５個の単位トランジスタ４８４を形成（配置）すればよい。単位電流源を構成するトランジスタ４８４は同一のチャンネル幅Ｗ、チャンネル長Ｌとする。このように同一のトランジスタで構成することにより、ばらつきの少ない出力段を構成することができる。
【０５６５】
また、単位トランジスタ４８４はすべてが、同一の電流を流すことに限定するものではない。たとえば、各単位トランジスタ４８４を重み付けしてもよい。たとえば、１単位の単位トランジスタ４８４と、２倍の単位トランジスタ４８４と、４倍の単位トランジスタ４８４などを混在させて電流出力回路を構成してもよい。 しかし、単位トランジスタ４８４を重み付けして構成すると、各重み付けした電流源が重み付けした割合にならず、バラツキが発生する可能性がある。したがって、重み付けする場合であっても、各電流源は、１単位の電流源となるトランジスタを複数個形成することにより構成することが好ましい。
【０５６６】
単位トランジスタ４８４を構成するトランジスタの大きさは一定以上の大きさが必要である。トランジスタサイズが小さいほど出力電流のバラツキが大きくなる。トランジスタ４８４の大きさとは、チャンネル長Ｌとチャンネル幅Ｗをかけたサイズをいう。たとえば、Ｗ＝３μｍ、Ｌ＝４μｍであれば、１つの単位電流源を構成するトランジスタ４８４のサイズは、Ｗ×Ｌ＝１２平方μｍである。トランジスタサイズが小さくなるほどバラツキが大きくなるのはシリコンウエハの結晶界面の状態が影響しているためと考えられる。したがって、１つのトランジスタが複数の結晶界面にまたがって形成されているとトランジスタの出力電流バラツキは小さくなる。
【０５６７】
トランジスタサイズと出力電流のバラツキの関係を図１１９に示す。図１１９のグラフの横軸はトランジスタサイズ（平方μｍ）である。縦軸は、出力電流のバラツキを％で示したものである。ただし、出力電流のバラツキ％は、単位電流源（１つの単位トランジスタ）４８４を６３個の組で形成し（６３個形成し）、この組を多数組ウエハ上に形成し、出力電流のバラツキをもとめたものである。したがって、グラフの横軸は、１つの単位電流源を構成するトランジスタサイズ（単位トランジスタ４８４のサイズ）で図示しているが、実際の並列するトランジスタは６３個あるので面積は６３倍である。しかし、図１１９では単位トランジスタ４８４の大きさを単位として検討している。したがって、図１１９でおいて、３０平方μｍの単位トランジスタ４８４を６３個形成したとき、その時の出力電流のバラツキは、０．５％となることを示している。
【０５６８】
６４階調の場合は、１００／６４＝１．５％である。したがって、出力電流バラツキは１．５％以内にする必要がある。図１１９から１．５％以下にするためには、単位トランジスタのサイズは２平方μｍ以上にする必要がある（６４階調は６３個の２平方μｍの単位トランジスタが動作する）。一方でトランジスタサイズには制限がある。ＩＣチップサイズが大きくなる点と、１出力あたりの横幅に制限があるからである。この点から、単位トランジスタ４８４のサイズの上限は、３００平方μｍである。したがって、６４階調表示では、単位トランジスタ４８４のサイズは、２平方μｍ以上３００平方μｍ以下にする必要がある。
【０５６９】
１２８階調の場合は、１００／１２８＝１％である。したがって、出力電流バラツキは１％以内にする必要がある。図１１９から１％以下にするためには、単位トランジスタのサイズは８平方μｍ以上にする必要がある。したがって、１２８階調表示では、単位トランジスタ４８４のサイズは、８平方μｍ以上３００平方μｍ以下にする必要がある。
【０５７０】
一般的に、階調数をＫとし、単位トランジスタ４８４の大きさをＳｔ（平方μｍ）としたとき、
４０ ≦ Ｋ／√（Ｓｔ） かつ Ｓｔ ≦ ３００の関係を満足させる。
さらに好ましくは、１２０ ≦ Ｋ／√（Ｓｔ） かつ Ｓｔ ≦ ３００の関係を満足させることが好ましい。
【０５７１】
以上の例は、６４階調で６３個のトランジスタを形成した場合である。６４階調を１２７個の単位トランジスタ４８４で構成する場合は、単位トランジスタ４８４のサイズとは、２つの単位トランジスタ４８４を加えたサイズである。たとえば、６４階調で、単位トランジスタ４８４のサイズが１０平方μｍであり、１２７個形成されていたら、図１１９では単位トランジスタのサイズは１０×２＝２０の欄をみる必要がある。同様に、６４階調で、単位トランジスタ４８４のサイズが１０平方μｍであり、２５５個形成されていたら、図１１９では単位トランジスタのサイズは１０×４＝４０の欄をみる必要がある。
【０５７２】
単位トランジスタ４８４は大きさだけでなく、形状も考慮する必要がある。キンクの影響を低減するためである。キンクとは、単位トランジスタ４８４のゲート電圧を一定に保った状態で、単位トランジスタ４８４のソース（Ｓ）−ドレイン（Ｄ）電圧を変化させたときに、単位トランジスタ４８４に流れる電流が変化する現象と言う。キンクの影響がない場合（理想状態）では、ソース（Ｓ）−ドレイン（Ｄ）間に印加する電圧を変化させても、単位トランジスタ４８４に流れる電流は変化しない。
【０５７３】
キンクの影響が発生するのは、図１などの駆動用トランジスタ１１ａのＶｔのバラツキにより、ソース信号線１８の電位が異なる場合である。ソースドライバ回路１４は、画素の駆動用トランジスタ１１ａにプログラム電流が流れるように、プログラム電流をソース信号線１８に流す。このプログラム電流により、駆動用トランジスタ１１ａのゲート端子電圧が変化し、駆動用トランジスタ１１ａにプログラム電流が流れるようになる。図３でわかるように、選択された画素１６がプログラム状態の時は、駆動用トランジスタ１１ａのゲート端子電圧＝ソース信号線１８電位である。
【０５７４】
したがって、各画素１６の駆動用トランジスタ１１ａのＶｔばらつきにより、ソース信号線１８の電位は異なる。ソース信号線１８の電位は、ソースドライバ回路１４の単位トランジスタ４８４のソース−ドレイン電圧となる。つまり、画素１６の駆動用トランジスタ１１ａのＶｔバラツキにより、単位トランジスタ４８４に印加されるソース−ドレイン電圧が異なり、このソース−ドレイン間電圧により、単位トランジスタ４８４にキンクによる出力電流のバラツキが発生する。
【０５７５】
図１２３は単位トランジスタＬ／Ｗと目標値からのずれ（ばらつき）のグラフである。単位トランジスタのＬ／Ｗ比が２以下では、目標値からのずれが大きい（直線の傾きが大きい）。しかし、Ｌ／Ｗが大きくなるにつれて、目標値のずれが小さくなる傾向にある。単位トランジスタＬ／Ｗが２以上では目標値からのずれの変化は小さくなる。また、目標値からのずれ（ばらつき）はＬ／Ｗ＝２以上で、０．５％以下となる。したがって、トランジスタの精度としてソースドライバ回路１４に採用できる。なお、Ｌは単位トランジスタ４８４のチャンネル長、Ｗは単位トランジスタのチャンネル幅である。
【０５７６】
しかし、単位トランジスタ４８４のチャンネル長Ｌがいくらでも長くすることはできない。Ｌが長いほどソースドライバＩＣ１４が大きくなるからである。また、単位トランジスタ４８４のゲート端子電圧が上昇し、ソースドライバＩＣ１４に必要な電源電圧が高くなる。電源電圧が高くなると高耐圧のＩＣプロセスを採用する必要がある。高耐圧のＩＣプロセスで形成したソースドライバＩＣ１４は単位トランジスタ４８４の出力バラツキが大きい（図１２１とその説明を参照のこと）。検討の結果によれば、Ｌ／Ｗは１００以下にすることが好ましい。さらに好ましくは、Ｌ／Ｗは５０以下にすることが好ましい。
【０５７７】
以上のことから、単位トランジスタＬ／Ｗは２以上にすることが好ましい。また、Ｌ／Ｗは１００以下にすることが好ましい。さらに好ましくは、Ｌ／Ｗは４０以下にすることが好ましい。
【０５７８】
また、Ｌ／Ｗの大きさは階調数にも依存する。階調数が少ない場合は、階調と階調との差が大きいため、キンクの影響により単位トランジスタ４８４の出力電流がばらついても問題がない。しかし、階調数が多い表示パネルでは、階調と階調との差が小さいため、キンクの影響により単位トランジスタ４８４の出力電流が少しでもばらつくと階調数が低減する。
【０５７９】
以上のことを勘案し、本発明のソースドライバ回路１４は、階調数をＫとし、単位トランジスタ４８４のＬ／Ｗ（Ｌは単位トランジスタ４８４のチャンネル長、Ｗは単位トランジスタのチャンネル幅）とした時、
（√（Ｋ／１６）） ≦ Ｌ／Ｗ ≦ かつ （√（Ｋ／１６））×２０
の関係を満足させるように構成（形成）している。この関係を図示すると図１２０のようになる。図１２０の直線の上側が本発明の実施範囲である。
【０５８０】
単位トランジスタ４８４の出力電流のバラツキはソースドライバＩＣ１４の耐圧にも依存している。ソースドライバＩＣの耐圧とは一般的にＩＣの電源電圧を意味する。たとえば、５（Ｖ）耐圧とは、電源電圧を標準電圧５（Ｖ）で使用する。なお、ＩＣ耐圧とは最大使用電圧と読み替えてもよい。これらの耐圧は、半導体ＩＣメーカーが５（Ｖ）耐圧プロセス、１０（Ｖ）耐圧プロセスと標準化して保有している。
【０５８１】
ＩＣ耐圧が単位トランジスタ４８４の出力バラツキに影響を与えるのは、トランジスタ４８４のゲート絶縁膜の膜質、膜厚によると考えられる。ＩＣ耐圧が高いプロセスで製造したトランジスタ４８４はゲート絶縁膜が厚い。これば高電圧の印加でも絶縁破壊を発生しないようにするためである。絶縁膜が厚いと、ゲート絶縁膜厚の制御が困難になり、またゲート絶縁膜の膜質バラツキも大きくなる。そのため、トランジスタのバラツキが大きくなる。また、高耐圧プロセスで製造したトランジスタはモビリティが低くなる。モビリティが低いと、トランジスタのゲートに注入される電子が少し変化するだけで特性が異なる。したがって、トランジスタのバラツキが大きくなる。したがって、単位トランジスタ４８４のバラツキを少なくするためには、ＩＣ耐圧が低いＩＣプロセスを採用することが好ましい。
【０５８２】
図１２１はＩＣ耐圧を単位トランジスタ４８４の出力バラツキの関係を図示してものである。縦軸のバラツキ比率とは、１．８（Ｖ）耐圧プロセスで作製して単位トランジスタ４８４のバラツキを１としている。なお、図１２１は単位トランジスタ４８４の形状Ｌ／Ｗを１２（μｍ）／６（μｍ）とし、各耐圧プロセスで製造した単位トランジスタ４８４の出力バラツキを示している。また、各ＩＣ耐圧プロセスで複数の単位トランジスタを形成し、出力電流バラツキを求めている。ただし、耐圧プロセスは、１．８（Ｖ）耐圧、２．５（Ｖ）耐圧、３．３（Ｖ）耐圧、５（Ｖ）耐圧、８（Ｖ）耐圧、１０（Ｖ）耐圧、１５（Ｖ）耐圧など離散値である。しかし、説明を容易にするため、各耐圧で形成したトランジスタのバラツキをグラフに記入し、直線で結んでいる。
【０５８３】
図１２１でもわかるが、ＩＣ耐圧が９（Ｖ）程度までは、ＩＣプロセスに対するバラツキ比率（単位トランジスタ４８４の出力電流バラツキ）の増加割合は小さい。しかし、ＩＣ耐圧が１０（Ｖ）以上になるとＩＣ耐圧に対するバラツキ比率の傾きが大きくなる。
【０５８４】
図１２１におけるバラツキ比率は３以内が、６４階調から２５６階調表示でのバラツキ許容範囲である。ただし、このばらつき比率は、単位トランジスタ４８４の面積、Ｌ／Ｗにより異なる。しかし、単位トランジスタ４８４の形状などを変化させても、ＩＣ耐圧に対するバラツキ比率の変化傾向はほとんど差がない。ＩＣ耐圧９〜１０（Ｖ）以上でバラツキ比率が大きくなる傾向がある。
【０５８５】
一方、図４８の出力端子６８１の電位は、画素１６の駆動用トランジスタ１１ａのプログラム電流により変化する。ほぼ、駆動用トランジスタ１１ａのゲート端子電圧とソース信号線１８の電位と等しい。また、ソース信号線１８の電位がソースドライバＩＣ（回路）１４の出力端子６８１の電位となる。画素１６の駆動用トランジスタ１１ａが白ラスター（最大白表示）の電流を流す時のゲート端子電位Ｖｗとする。画素１６の駆動用トランジスタ１１ａが黒ラスター（完全黒表示）の電流を流す時のゲート端子電位Ｖｂとする。Ｖｗ−Ｖｂの絶対値は２（Ｖ）以上必要である。また、Ｖｗ電圧が端子６８１に印加されている時、単位トランジスタ４８４のチャンネル間電圧は、０．５（Ｖ）必要である。
【０５８６】
したがって、出力端子６８１（端子６８１はソース信号線１８と接続され、電流プログラム時、画素１６の駆動用トランジスタ１１ａのゲート端子電圧が印加される）には、０．５（Ｖ）から（（Ｖｗ−Ｖｂ）＋０．５）（Ｖ）の電圧が印加される。Ｖｗ−Ｖｂは２（Ｖ）であるから、端子６８１は最大２（Ｖ）＋０．５（Ｖ）＝２．５（Ｖ）印加される。したがって、ソースドライバＩＣ１４の出力電圧（電流）がｒａｉｌ−ｔｏ−ｒａｉｌ回路構成（ＩＣ電源電位まで、電圧を出力できる回路構成）であっても、ＩＣ耐圧としては２．５（Ｖ）必要である。端子７４１の振幅必要範囲は、２．５（Ｖ）以上必要である。
【０５８７】
以上のことから、ソースドライバＩＣ１４の耐圧は、２．５（Ｖ）以上１０（Ｖ）以下のプロセスを使用することが好ましい。さらに好ましくは、ソースドライバＩＣ１４の耐圧は、３（Ｖ）以上９（Ｖ）以下のプロセスを使用することが好ましい。
【０５８８】
なお、以上の説明は、ソースドライバＩＣ１４の使用耐圧プロセスは、２．５（Ｖ）以上１０（Ｖ）以下のプロセスを使用するとした。しかし、この耐圧は、基板７１に直接にソースドライバ回路１４が形成された実施例（低温ポリシリコンプロセスなど）にも適用される。基板７１に形成されたソースドライバ回路１４の使用耐圧は１５（Ｖ）以上と高い場合がある。この場合は、ソースドライバ回路１４に使用する電源電圧を図１２１に図示するＩＣ耐圧に置き換えてもよい。また、ソースドライバＩＣ１４にあっても、ＩＣ耐圧とせず、使用する電源電圧に置き換えても良い。
【０５８９】
単位トランジスタ４８４の面積は出力電流のバラツキと相関がある。図１２２は単位トランジスタ４８４の面積を一定とし、単位トランジスタ４８４のトランジスタ幅Ｗを変化させた時のグラフである。図１２２は単位トランジスタ４８４のチャンネル幅Ｗ＝２（μｍ）のバラツキを１としている。グラフの縦軸は、チャンネル幅Ｗ＝２（μｍ）のバラツキを１とした時のバラツキ比率である。
【０５９０】
図１２２で示すようにバラツキ比率は、単位トランジスタのＷが２（μｍ）から９〜１０（μｍ）まで緩やかに増加し、１０（μｍ）以上でバラツキ比率の増加は大きくなる傾向がある。また、チャンネル幅Ｗ＝２（μｍ）以下でバラツキ比率が増加する傾向がある。
【０５９１】
図１２２におけるバラツキ比率は３以内が、６４階調から２５６階調表示でのバラツキ許容範囲である。ただし、このばらつき比率は、単位トランジスタ４８４の形状により異なる。しかし、単位トランジスタ４８４の形状を変化させても、チャンネル幅Ｗに対するバラツキ比率の変化傾向はほとんど差がない。
【０５９２】
以上のことから、単位トランジスタ４８４のチャンネル幅Ｗは２（μｍ）以上１０（μｍ）以下とすることが好ましい。さらに好ましくは、単位トランジスタ４８４のチャンネル幅Ｗは２（μｍ）以上９（μｍ）以下とすることが好ましい。ただし、階調数が６４階調の時は、チャンネル幅Ｗは２（μｍ）以上１５（μｍ）以下でも実用上は支障がない。
【０５９３】
図５２に図示するように、第２段のトランジスタ４７２ｂを流れる電流は、第３段のカレントミラー回路を構成するトランジスタ４７３ａにコピーされ、カレントミラー倍率が１倍の時は、この電流がトランジスタ４７３ｂに流れる。この電流は、最終段の単位トランジスタ４８４にコピーされる。
【０５９４】
Ｄ０に対応する部分は、１個の単位トランジスタ４８４で構成されているので、最終段電流源の単位トランジスタ４７３に流れる電流値である。Ｄ１に対応する部分は２個の単位トランジスタ４８４で構成されているので、最終段電流源の２倍の電流値である。Ｄ２は４個の単位トランジスタ４８４で構成されているので、最終段電流源の４倍の電流値であり、・・・、Ｄ５に対応する部分は３２個のトランジスタで構成されているので、最終段電流源の３２倍の電流値である。ただし、最終段のカレントミラー回路のミラー比が１の場合である。
【０５９５】
６ビットの画像データＤ０、Ｄ１、Ｄ２、・・・、Ｄ５で制御されるスイッチを介してプログラム電流Ｉｗはソース信号線に出力される（電流を引き込む）。したがって、６ビットの画像データＤ０、Ｄ１、Ｄ２、・・・、Ｄ５のＯＮ、ＯＦＦに応じて、出力線には、最終段電流源４７３の１倍、２倍、４倍、・・・、３２倍の電流が加算されて出力される。すなわち、６ビットの画像データＤ０、Ｄ１、Ｄ２、・・・、Ｄ５により、最終段電流源４７３の０〜６３倍の電流値が出力線より出力される（ソース信号線１８から電流を引き込む）。
【０５９６】
実際には、図７７に図示するように、ソースドライバＩＣ１４内には、Ｒ、Ｇ、Ｂごとの基準電流（ＩａＲ、ＩａＧ、ＩａＢ）は、抵抗４９１（４９１Ｒ、４９１Ｇ、４９１Ｂ）などで調整できるように構成されている。基準電流Ｉａを調整することにより、ホワイトバランスを容易に調整することができる。
ＥＬ表示パネルで、フルカラー表示を実現するためには、ＲＧＢのそれぞれに基準電流を形成（作成）する必要がある。ＲＧＢの基準電流の比率でホワイトバランスを調整できる。電流駆動方式の場合は、また、本発明は、１つの基準電流から単位トランジスタ４８４が流す電流値を決定する。したがって、基準電流の大きさを決定すれば、単位トランジスタ４８４が流す電流を決定することができる。そのため、Ｒ、Ｇ、Ｂのそれぞれの基準電流を設定すれば、すべての階調におけるホワイトバランスが取れることになる。以上の事項は、ソースドライバ回路１４が電流きざみ出力（電流駆動）であることから発揮される効果である。したがって、いかに、ＲＧＢごとに基準電流の大きさを設定できるかがポイントとなる。
ＥＬ素子の発光効率は、ＥＬ材料の蒸着あるいは塗布する膜厚で決定される。もしくは、支配的な要因である。膜厚は、ロットごとにほぼ一定である。したがって、ＥＬ素子１５の形成膜厚をロット管理すれば、ＥＬ素子１５に流す電流と発光輝度の関係が決定される。つまり、ロットごとに、ホワイトバランスをとるための電流値は固定である。
【０５９７】
図４９に、３段式カレントミラー回路による１７６出力（Ｎ×Ｍ＝１７６）の回路図の一例を示す。図４９では、第１段カレントミラー回路による電流源４７１を親電流源、第２段カレントミラー回路による電流源４７２を子電流源、第３段カレントミラー回路による電流源４７３を孫電流源と記している。最終段カレントミラー回路である第３段カレントミラー回路による電流源の整数倍の構成により、１７６出力のばらつきを極力抑え、高精度な電流出力が可能である。
【０５９８】
なお、密集して配置するとは、第１の電流源４７１と第２の電流源４７２とを少なくとも８ｍｍ以内の距離に配置（電流あるいは電圧の出力側と電流あるいは電圧の入力側）することをいう。さらには、５ｍｍ以内に配置することが好ましい。この範囲であれば、検討によりシリコンチップ内で配置されてトランジスタの特性（Ｖｔ、モビリティ（μ））差がほとんど発生しないからである。また、同様に、第２の電流源４７２と第３の電流源４７３（電流の出力側と電流の入力側）も少なくとも８ｍｍ以内の距離に配置する。さらに好ましくは、５ｍｍ以内の位置に配置することが好ましい。以上の事項は、本発明の他の実施例においても適用されることは言うまでもない。
【０５９９】
この電流あるいは電圧の出力側と電流あるいは電圧の入力側とは、以下の関係を意味する。図５０の電圧受け渡しの場合は、第（Ｉ）段の電流源のトランジスタ４７１（出力側）と第（Ｉ＋１）の電流源のトランジスタ４７２ａ（入力側）とを密集して配置する関係である。図５１の電流受け渡しの場合は、第（Ｉ）段の電流源のトランジスタ４７１ａ（出力側）と第（Ｉ＋１）の電流源のトランジスタ４７２ｂ（入力側）とを密集して配置する関係である。
【０６００】
なお、図４９、図５０などにおいて、トランジスタ４７１は１個としたが、これに限定するものではない。たとえば、小さなサブトランジスタ４７１を複数個形成し、この複数個のサブトランジスタのソースまたはドレイン端子を抵抗４９１と接続して単位トランジスタ４８４を構成してもよい。小さなサブトランジスタを複数個並列に接続することのより、単位トランジスタ４８４のばらつきを低減することができる。
【０６０１】
同様に、トランジスタ４７２ａは１個としたが、これに限定するものではない。たとえば、小さなトランジスタ４７２ａを複数個形成し、このトランジスタ４７２ａの複数個のゲート端子を、トランジスタ４７１のゲート端子と接続してもよい。小さなトランジスタ４７２ａを複数個並列に接続することのより、トランジスタ４７２ａのばらつきを低減することができる。
【０６０２】
したがって、本発明の構成としては、１つのトランジスタ４７１と複数個のトランジスタ４７２ａとを接続する構成、複数個のトランジスタ４７１と１個のトランジスタ４７２ａとを接続する構成、複数個のトランジスタ４７１と複数個のトランジスタ４７２ａとを接続する構成が例示される。以上の実施例は後に詳細に説明する。
【０６０３】
以上の事項は、図５２のトランジスタ４７３ａとトランジスタ４７３ｂとの構成にも適用される。１つのトランジスタ４７３ａと複数個のトランジスタ４７３ｂａとを接続する構成、複数個のトランジスタ４７３ａと１個のトランジスタ４７３ｂとを接続する構成、複数個のトランジスタ４７３ａと複数個のトランジスタ４７３ｂとを接続する構成が例示される。小さなトランジスタ４７３を複数個並列に接続することのより、トランジスタ４７３のばらつきを低減することができるからである。
【０６０４】
以上の事項は、図５２のトランジスタ４７２ａ、４７２ｂとの関係にも適用することができる。また、図４８のトランジスタ４７３ｂも複数個のトランジスタで構成することが好ましい。図５６、図５７のトランジスタ４７３についても同様に複数個のトランジスタで構成することが好ましい。
【０６０５】
ここで、ソースドライバＩＣ１４はシリコンチップで形成するとして説明するが、これに限定するものではない。ソースドライバＩＣ１４は、ガリウム基板、ゲルマニウム基板など形成された他の半導体チップでもよい。また、単位トランジスタ４８４は、バイポーラトランジスタ、ＣＭＯＳトランジスタ、ＦＥＴ、バイＣＭＯＳトランジスタ、ＤＭＯＳトランジスタのいずれでもよい。しかし、単位トランジスタ４８４の出力バラツキを小さくする観点から、単位トランジスタ４８４はＣＭＯＳトランジスタで構成することが好ましい。
【０６０６】
単位トランジスタ４８４はＮチャンネルで構成することが好ましい。Ｐチャンネルトランジスタで構成した単位トランジスタは、Ｎチャンネルトランジスタで構成した単位トランジスタに比較して、出力バラツキが１．５倍になる。
【０６０７】
ソースドライバＩＣ１４の単位トランジスタ４８４は、Ｎチャンネルトランジスタで構成することが好ましいことから、ソースドライバＩＣ１４のプログラム電流は、画素１６からソースドライバＩＣへの引き込み電流となる。したがって、画素１６の駆動用トランジスタ１１ａはＰチャンネルで構成される。また、図１のスイッチング用トランジスタ１１ｄもＰチャンネルトランジスタで構成される。
【０６０８】
以上のことから、ソースドライバＩＣ（回路）１４の出力段の単位トランジスタ４８４をＮチャンネルトランジスタで構成し、画素１６の駆動用トランジスタ１１ａをＰチャンネルトランジスタで構成するという構成は、本発明の特徴ある構成である。なお、画素１６を構成するトランジスタ１１のすべて（トランジスタ１１ａ、１１ｂ、１１ｃ、１１ｄ）をＰチャンネルと形成するとよい。Ｎチャンネルトランジスタを形成するプロセスとなくすことができるから、低コスト化と高歩留まり化を実現できる。
【０６０９】
なお、単位トランジスタ４８４はソースドライバＩＣ１４に形成するとしたが、これに限定するものではない。低温ポリシリコン技術でソースドライバ回路１４を形成してもよい。この場合も、ソースドライバ回路１４内の単位トランジスタ４８４はＮチャンネルトランジスタで構成することが好ましい。
【０６１０】
図５１は電流受け渡し構成の実施例である。なお、図５０は電圧受け渡し構成の実施例である。 図５０、図５１とも回路図としては同じであり、レイアウト構成すなわち配線の引き回し方が異なる。図５０において、４７１は第１段電流源用Ｎチャンネルトランジスタ、４７２ａは第２段電流源用Ｎチャンネルトランジスタ、４７２ｂは第２段電流源用Ｐチャンネルトランジスタである。
【０６１１】
図５１において、４７１ａは第１段電流源用Ｎチャンネルトランジスタ、４７２ａは第２段電流源用Ｎチャンネルトランジスタ、４７２ｂは第２段電流源用Ｐチャンネルトランジスタである。
【０６１２】
図５０では、可変抵抗４９１（電流を変化するために用いるものである）とＮチャンネルトランジスタ４７１で構成される第１段電流源のゲート電圧が、第２段電流源のＮチャンネルトランジスタ４７２ａのゲートに受け渡されているので、電圧受け渡し方式のレイアウト構成となる。
【０６１３】
一方、図５１では、可変抵抗４９１とＮチャンネルトランジスタ４７１ａで構成される第１段電流源のゲート電圧が、隣接する第２段電流源のＮチャンネルトランジスタ４７２ａのゲートに印加され、その結果トランジスタに流れる電流値が、第２段電流源のＰチャンネルトランジスタ４７２ｂに受け渡されているので、電流受け渡し方式のレイアウト構成となる。
【０６１４】
なお、本発明の実施例では説明を容易にするため、あるいは理解を容易にするために、第１の電流源と第２の電流源との関係を中心に説明しているが、これに限定されるものではなく、第２の電流源と第３の電流源との関係、あるいはそれ以外の電流源との関係においても適用される（適用できる）ことは言うまでもない。
【０６１５】
図５０に示した電圧受け渡し方式のカレントミラー回路のレイアウト構成では、カレントミラー回路を構成する第１段の電流源のＮチャンネルトランジスタ４７１と第２段の電流源のＮチャンネルトランジスタ４７２ａが離れ離れになる（離れ離れになりやすいというべきではある）ので、両者のトランジスタ特性に相違が生じやすい。したがって、第１段電流源の電流値が第２段電流源に正確に伝達されず、ばらつきが生じやすい。
【０６１６】
それに対して、図５１に示した電流受け渡し方式のカレントミラー回路のレイアウト構成では、カレントミラー回路を構成する第１段電流源のＮチャンネルトランジスタ４７１ａと第２段電流源のＮチャンネルトランジスタ４７２ａが隣接している（隣接して配置しやすい）ので、両者のトランジスタ特性に相違は生じにくく、第１段電流源の電流値が第２段電流源に正確に伝達され、ばらつきが生じにくい。
【０６１７】
以上のことから、本発明の多段式カレントミラー回路の回路構成（本発明の電流駆動方式のソースドライバＩＣ（回路）１４として、電圧受け渡しではなく、電流受け渡しとなるレイアウト構成とすることにより、よりばらつきの小さくでき好ましい。以上の実施例は本発明の他の実施例にも適用できることは言うまでもない。
【０６１８】
なお、説明の都合上、第１段電流源から第２段電流源の場合を示したが、第２段電流源から第３段電流源、第３段電流源から第４段電流源、・・・などの多段の場合も同様であることは言うまでもない。また、本発明は１段の電流源構成を採用してもよいことは言うまでもない（図４８、図１６４、図１６５、図１６６などを参照のこと）
図５２は、図４９の３段構成のカレントミラー回路（３段構成の電流源）を、電流受け渡し方式にした場合の例を示している（したがって、図４９は電圧受け渡し方式の回路構成である）。
【０６１９】
図５２では、まず、可変抵抗４９１とＮチャンネルトランジスタ４７１で基準電流が作成される。なお、可変抵抗４９１で基準電流を調整するように説明しているが、実際は、ソースドライバＩＣ（回路）１４内に形成（もしくは配置）された電子ボリウム回路によりトランジスタ４７１のソース電圧が設定され、調整されるように構成される。もしくは、図４８に図示するような多数の電流源（１単位）４８４から構成される電流方式の電子ボリウムから出力される電流を直接にトランジスタ４７１のソース端子に供給することにより基準電流は調整される（図５３を参照のこと）。
【０６２０】
トランジスタ４７１による第１段電流源のゲート電圧が、隣接する第２段電流源のＮチャンネルトランジスタ４７２ａのゲートに印加され、その結果トランジスタに流れる電流値が、第２段電流源のＰチャンネルトランジスタ４７２ｂに受け渡される。また、第２の電流源のトランジスタ４７２ｂによるゲート電圧が、隣接する第３段電流源のＮチャンネルトランジスタ４７３ａのゲートに印加され、その結果トランジスタに流れる電流値が、第３段電流源のＮチャンネルトランジスタ４７３ｂに受け渡される。第３段電流源のＮチャンネルトランジスタ４７３ｂのゲートには図４８に図示する多数の単位トランジスタ４８４が必要なビット数に応じて形成（配置）される。
【０６２１】
図５３では、前記多段式カレントミラー回路の第１段電流源４７１に、電流値調整用素子が具備されていることを特徴としている。この構成により、第１段電流源４７１の電流値を変化させることにより、出力電流をコントロールすることが可能となる。
【０６２２】
トランジスタのＶｔバラツキ（特性バラツキ）は、１ウエハ内で１００（ｍＶ）程度のばらつきがある。しかし、１００μ以内に近接して形成されたトランジスタのＶｔバラツキは、少なくとも、１０（ｍＶ）以下である（実測）。つまり、トランジスタを近接して形成し、カレントミラー回路を構成することにより、カレントミラー回路の出力電流バラツキを減少させることができる。したがって、ソースドライバＩＣの各端子の出力電流バラツキを少なくすることができる。
【０６２３】
なお、トランジスタのバラツキはＶｔであるとして説明をするが、トランジスタのバラツキはＶｔだけではない。しかし、Ｖｔバラツキがトランジスタの特性バラツキの主要因であるから、理解を容易にするため、Ｖｔバラツキ＝トランジスタバラツキとして説明をする。
【０６２４】
図１１８はトランジスタの形成面積（平方ミリメートル）と、単体トランジスタ４８４の出力電流バラツキとの測定結果を示している。出力電流バラツキとは、Ｖｔ電圧での電流バラツキである。黒点は所定の形成面積内に作製された評価サンプル（１０−２００個）のトランジスタ出力電流バラツキである。図１１８のＡ領域（形成面積０．５平方ミリメートル以内）内で形成されたトランジスタには、ほとんど出力電流のバラツキがない（ほぼ、誤差範囲の出力電流バラツキしかない。つまり、一定の出力電流が出力される）。逆にＣ領域（形成面積２．４平方ミリメートル以上）では、形成面積に対する出力電流のバラツキが急激に大きくなる傾向がある。B領域（形成面積０．５平方ミリメートル以上２．４平方ミリメートル以下）では、形成面積に対する出力電流のバラツキはほぼ比例の関係にある。
【０６２５】
ただし、出力電流の絶対値は、ウエハごとに異なる。しかし、この問題は、本発明のソースドライバＩＣ（回路）１４において、基準電流を調整すること、あるいは所定値にすることにより対応できる。また、カレントミラー回路などの回路工夫で対応できる（解決できる）。
【０６２６】
本発明は、入力デジタルデータ（Ｄ）により、単位トランジスタ４８４に流れる電流数を切り替えることによりソース信号線１８に流れる電流量を変化（制御）する。階調数が６４階調以上であれば、１／６４＝０．０１５であるから、理論的には、１〜２％以内の出力電流バラツキ以内にする必要がある。なお、１％以内の出力バラツキは、視覚的には判別することが困難になり、０．５％以下ではほぼ判別することができない（均一に見える）。
【０６２７】
出力電流バラツキ（％）を１％以内にするためには、図１１８の結果に示すようにトランジスタ群（バラツキの発生を抑制すべきトランジスタ）の形成面積を２平方ミリメーター以内にする必要がある。さらに好ましくは、出力電流のバラツキ（つまり、トランジスタのＶｔバラツキ）を０．５％以内にすることが好ましい。図１１８の結果に示すようにトランジスタ群５２１の形成面積を１．２平方ミリメーター以内にすればよい。なお、形成面積とは、縦×横の長さの面積である。たとえば、一例として、１．２平方ミリメートルでは、１ｍｍ×１．２ｍｍである。
【０６２８】
また、単位トランジスタ４８４の組（６４階調であれば６３個のトランジスタ４８４のかたまり（図４８などを参照のこと）に関しても同様である。単位トランジスタ４８４の組の形成面積を２平方ミリメーター以内にする必要がある。さらに好ましくは、単位トランジスタの組４８４の形成面積を１．２平方ミリメーター以内にすればよい。
【０６２９】
なお、以上は、特に８ビット（２５６階調）以上の場合である。２５６階調以下の場合、たとえば、６ビット（６４階調）の場合は、出力電流のバラツキは２％程度であっても良い（画像表示上、実状は問題がない）。この場合は、トランジスタ群５２１は、５平方ミリメートル以内に形成すればよい。また、トランジスタ群５２１（図５２では、トランジスタ群５２１ａと５２１ｂの２つを図示している）の両方が、この条件を満足することを要しない。少なくとも一方が（３つ以上ある場合は、１つ以上のトランジスタ群５２１）この条件を満足するように構成すれば本発明の効果が発揮される。特に、下位のトランジスタ群５２１（５２１ａが上位で、５２１ｂが下位の関係）に関してこの条件を満足させることが好ましい。画像表示に問題が発生しにくくなるからである。
【０６３０】
本発明のソースドライバＩＣ（回路）１４は、図５２に図示するように、親、子、孫というように複数の電流源を多段接続し、かつ各電流源を密配置にしている（もちろん、親、子の２段接続でもよい）。また、各電流源間（トランジスタ群５２１間）を電流受け渡しにしている。具体的には、図５２の点線で囲った範囲（トランジスタ群５２１）を密配置にする。このトランジスタ群５２１は電圧受け渡しの関係にある。また、親の電流源４７１と子の電流源４７２ａとは、ソースドライバＩＣ１４チップの略中央部に形成または配置する。チップの左右に配置された子の電流源を構成するトランジスタ４７２ａと、子の電流源を構成するトランジスタ４７２ｂとの距離を比較的短くすることができるからである。つまり、最上位のトランジスタ群５２１ａをＩＣチップの略中央部に配置する。そして、ソースドライバＩＣ１４の左右に、下位のトランジスタ群５２１ｂを配置する。好ましくは、この下位のトランジスタ群５２１ｂの個数がＩＣチップの左右で略等しくなるように配置または、形成もしくは作製するのである。なお、以上の事項は、ソースドライバＩＣ１４に限定されず、低温ポリシリコン技術あるいは高温ポリシリコン技術で基板７１に直接形成したソースドライバ回路１４にも適用される。他の事項も同様である。
【０６３１】
本発明では、トランジスタ群５２１ａはソースドライバＩＣ１４の略中央部に１つ構成または配置または形成あるいは作製されたおり、チップの左右に８個ずつトランジスタ群５２１ｂが形成されている（Ｎ＝８＋８、図４７を参照のこと）。子のトランジスタ群５２１ｂはチップの左右に等しくなるように、もしくは、チップ中央の親が形成された位置に対し、左側に形成または配置されたトランジスタ群５２１ｂの個数と、チップの右側に形成または配置されたトランジスタ群５２１ｂの個数との差が、４個以内となるように構成することが好ましい。さらには、チップの左側に形成または配置されたトランジスタ群５２１ｂの個数と、チップの右側に形成または配置されたトランジスタ群５２１ｂの個数との差が、１個以内となるように構成することが好ましい。以上の事項は、孫にあたるトランジスタ群（図５２では省略されているが）についても同様である。
【０６３２】
親電流源４７１とトランジスタ４７２ａ間は電圧受け渡し（電圧接続）されている。したがって、トランジスタのＶｔバラツキの影響を受けやすい。そのため、トランジスタ群５２１ａの部分を密配置する。このトランジスタ群５２１ａの形成面積を、図１１８の図示するように２平方ミリメートル以内の面積に形成する。さらに好ましくは１．２平方ミリメートル以内に形成する。もちろん、階調数が６４階調以下の場合は、５平方ミリメートル以内でもよい。
【０６３３】
トランジスタ群５２１ａと子トランジスタ４７２ｂ間は電流でデータを受け渡し（電流受け渡し）をしているので、距離は流れても構わない。この距離の範囲（たとえば、上位のトランジスタ群５２１ａの出力端から下位のトランジスタ５２１ｂの入力端までの距離）は、先に説明したように、第２の電流源（子）を構成するトランジスタ４７２ａと第２の電流源（子）を構成するトランジスタ４７２ｂとを、少なくとも１０ｍｍ以内の距離に配置する。このましくは８ｍｍ以内に配置または形成する。さらには、５ｍｍ以内に配置することが好ましい。
【０６３４】
この範囲であれば、検討によりシリコンチップ内で配置されてトランジスタの特性（Ｖｔ、モビリティ（μ））差が、電流受け渡しではほとんど影響しないからである。特に、この関係は、下位のトランジスタ群で実施することが好ましい。たとえば、トランジスタ群５２１ａが上位で、その下位にトランジスタ群５２１ｂ、さらにその下位にトランジスタ群５２１ｃがあれば、トランジスタ群５２１ｂとトランジスタ群５２１ｃの電流受け渡しをこの関係を満足させる。したがって、すべてのトランジスタ群５２１がこの関係を満足させることに、本発明が限定されるものではない。少なくとも１組のトランジスタ群５２１がこの関係を満足さえるようにすればよい。特に、下位の方が、トランジスタ群５２１の個数が多くなるからである。
【０６３５】
第３の電流源（孫）を構成するトランジスタ４７３ａと第３の電流源を構成するトランジスタ４７３ｂについても同様である。なお、電圧受け渡しでも、ほぼ適用することができることは言うまでもない。
【０６３６】
トランジスタ群５２１ｂはチップの左右方向（長手方向、つまり、出力端子６８１と対面する位置に）に形成または作製あるいは配置されている。トランジスタ群５２１ｂはチップの左右方向（長手方向、つまり、出力端子６８１と対面する位置に）に形成または作製あるいは配置されている。このトランジスタ群５２１ｂの個数Ｍは、本発明では１１個（図４７を参照）である。
【０６３７】
トランジスタ４７２ｂと孫電流源４７３ａ間は電圧受け渡し（電圧接続）されている。そのため、トランジスタ群５２１ａと同様にトランジスタ群５２１ｂの部分を密配置する。このトランジスタ群５２１ｂの形成面積を、図１１８の図示するように２平方ミリメートル以内の面積に形成する。さらに好ましくは１．２平方ミリメートル以内に形成する。ただし、このトランジスタ群５２１ｂ部分のＶｔが少しでもばらつくと画像として認識されやすい。したがって、ほとんどバラツキが発生しないように、形成面積は図１１８のＡ領域（０．５平方ミリメートル以内）にすることが好ましい。
【０６３８】
トランジスタ群５２１ｂを孫トランジスタ４７３ａとトランジスタ４７３ｂ間は電流でデータを受け渡し（電流受け渡し）をしているので、多少、距離は流れても構わない。この距離の範囲についても先の説明と同様である。第３の電流源（孫）を構成するトランジスタ４７３ａと第２の電流源（孫）を構成するトランジスタ４７３ｂとを、少なくとも８ｍｍ以内の距離に配置する。さらには、５ｍｍ以内に配置することが好ましい。
【０６３９】
図５３に、前記電流値制御用素子として、電子ボリウムで構成した場合を示す。電子ボリウムは抵抗５３１（電流制限および各基準電圧を作成する。抵抗５３１はポリシリで形成する）、デコーダ５３２、レベルシフタ５３３などで構成される。なお、電子ボリウムは電流を出力する。トランジスタ４８１はアナログスイッチ回路として機能する。
【０６４０】
なお、ソースドライバＩＣ（回路）１４において、トランジスタを電流源と記載する場合がある。トランジスタで構成されたカレントミラー回路などは電流源として機能するからである。
【０６４１】
また、電子ボリウム回路は、ＥＬ表示パネルの色数に応じて形成（もしくは配置）する。たとえば、ＲＧＢの３原色であれば、各色に対応する３つの電子ボリウム回路を形成（もしくは配置）し、各色を独立に調整できるようにすることが好ましい。しかし、１つの色を基準にする（固定する）場合は、色数−１分の電子ボリウム回路を形成（もしくは配置）する。
【０６４２】
図６８は、ＲＧＢの３原色を独立に基準電流を制御する抵抗素子４９１を形成（配置）した構成である。もちろん、抵抗素子４９１は電子ボリウムに置き換えてもよいことは言うまでもない。また、抵抗素子４９１はソースドライバＩＣ（回路）１４内に内蔵させてもよい。電流源４７１、電流源４７２などの親電流源、子電流源など基本（根本）となる電流源は図６８に図示する領域に電流出力回路６５４と密集して配置する。密集して配置することにより、各ソース信号線１８からの出力バラツキが低減する。図６８に図示するようにＩＣチップ（回路）１４の中央部に電流出力回路６９１（電流出力回路に限定されるものではない。基準電流発生回路部、コントローラ部でもよい。つまり、６９１とは出力回路が形成されていない領域である）に配置することのより、ＩＣチップ（回路）１４の左右に電流源４７１、４７２などから電流を均等に分配することが容易となる。したがって、左右の出力バラツキが発生しにくい。
【０６４３】
ただし、中央部に電流出力回路６５４に配置することに限定するものではない。ＩＣチップの片端もしくは両端に形成してもよい。また、出力電流回路６５４と平行に形成または配置してもよい。
【０６４４】
ソースドライバＩＣ１４中央部にコントローラあるいは出力電流回路６５４を形成することは、ソースドライバＩＣ１４の単位トランジスタ４８４のＶｔ分布の影響を受けやすいため、あまり好ましいとはいえない（ウエハのＶｔはウエハ内で滑らかな分布が発生しているからである）。
【０６４５】
図５２の回路構成では、１つのトランジスタ４７３ａと１つのトランジスタ４７３ｂとが一対一の関係で接続されている。図５１においても、１つのトランジスタ４７２ａと１つのトランジスタ４７２ｂとが一対一の完成で接続されている。図４９などにおいても同様である。
【０６４６】
しかし、１つのトランジスタと１つのトランジスタとが一対一の関係で接続されていると、対応するトランジスタの特性（Ｖｔなど）がバラツクとこのトランジスタに接続されたトランジスタの出力にバラツキが発生してしまう。
【０６４７】
この課題を解決する構成の実施例が図５８の構成である。図５８の構成は、一例として４つのトランジスタ４７３ａからなる伝達トランジスタ群５２１ｂ（５２１ｂ１、５２１ｂ２、５２１ｂ３）と４つのトランジスタ４７３ｂからなる伝達トランジスタ群５２１ｃ（５２１ｃ１、５２１ｃ２、５２１ｃ３）とを接続されている。ただし、伝達トランジスタ群５２１ｂ、伝達トランジスタ群５２１ｃはそれぞれ４つのトランジスタ４７３で構成されるとしたがこれに限定されるものではなく、３以下でもよく、５以上でもよいことは言うまでもない。つまり、トランジスタ４７３ａに流れる基準電流Ｉｂを、トランジスタ４７３ａとカレントミラー回路を構成する複数のトランジスタ４７３で出力し、この出力電流を複数のトランジスタ４７３ｂで受けるものである。
【０６４８】
複数のトランジスタ４７３ａと複数のトランジスタ４７３ｂと略同一サイズで、かつ同一個数に設定することが好ましい。また、１出力を構成する単位トランジスタ４８４の個数（図４８のように６４階調の場合は６３個）と、単位トランジスタ４８４とカレントミラーを構成するトランジスタ４７３ｂの個数とは略同一サイズ、かつ同一個数にすることが好ましい。具体的には単位トランジスタ４８４のサイズとトランジスタ４７３ｂのサイズとの差は、±２５％以内にすることが好ましい。以上のように構成すればカレント倍率が精度よく設定でき、また、出力電流のばらつきも少なくなる。なお、トランジスタの面積とは、トランジスタのチャンネル長Ｌとトランジスタのチャンネル幅Ｗをかけた面積をいう。
【０６４９】
なお、トランジスタ４７３ｂに流す電流Ｉｃ１に対して、４７２ｂに流れる電流Ｉｂは５倍以上になるように設定することが好ましい。トランジスタ４７３ａのゲート電位が安定し、出力電流による過渡現象の発生を抑制できるからである。
【０６５０】
また、伝達トランジスタ群５２１ｂ１には４つのトランジスタ４７３ａが隣接して配置され、伝達トランジスタ群５２１ｂ１に隣接して伝達トランジスタ群５２１ｂ２が配置され、この伝達トランジスタ群５２１ｂ２には４つのトランジスタ４７３ａが隣接して配置されというように形成されるとしているがこれに限定するものではない。たとえば、伝達トランジスタ群５２１ｂ１のトランジスタ４７３ａと伝達トランジスタ群５２１ｂ２のトランジスタ４７３ａとが相互に位置関係を交錯するように配置または形成してもよい。位置関係を交錯（トランジスタ４７３の配置を伝達トランジスタ群５２１間で入れ替える）させることにより、各端子での出力電流（プログラム電流）のバラツキをより少なくすることができる。
【０６５１】
このように電流受け渡しするトランジスタを複数のトランジスタで構成することにより、トランジスタ群全体として出力電流のバラツキが少なくなり、各端子での出力電流（プログラム電流）のバラツキをより少なくすることができる。
【０６５２】
伝達トランジスタ群５２１を構成するトランジスタ４７３の形成面積の総和が重要な項目である。基本的にトランジスタ４７３の形成面積の総和が大きいほど、出力電流（ソース信号線１８から流入するプログラム電流）のバラツキは少なくなる。つまり、伝達トランジスタ群５２１の形成面積（トランジスタ４７３の形成面積の総和）が大きいほどバラツキは小さくなる。しかし、トランジスタ４７３の形成面積が大きくなればチップ面積が大きくなり、ソースドライバＩＣ１４の価格が高くなる。
【０６５３】
なお、伝達トランジスタ群５２１の形成面積とは、伝達トランジスタ群５２１を構成するトランジスタ４７３の面積の総和である。また、トランジスタ４７３の面積とは、トランジスタ４７３のチャンネル長Ｌとトランジスタ４７３のチャンネル幅Ｗをかけた面積をいう。したがって、トランジスタ５２１が１０個のトランジスタ４７３で構成され、トランジスタ４７３のチャンネル長Ｌが１０μｍ、トランジスタ４７３のチャンネル幅Ｗが５μｍとすれば、伝達トランジスタ群５２１の形成面積Ｔｍ（平方μｍ）は１０μｍ×５μｍ×１０個＝５００（平方μｍ）である。
【０６５４】
伝達トランジスタ群５２１の形成面積は単位トランジスタ４８４との所定の関係を維持するようにする必要がある。また、伝達トランジスタ群５２１ａと伝達トランジスタ群５２１ｂとは所定の関係を維持するようにする必要がある。
【０６５５】
トランジスタ群５２１の形成面積は単位トランジスタ４８４との関係について説明をする。図４８でも図示しているように、１つのトランジスタ４７３ｂに対応して複数の単位トランジスタ４８４が接続されている。６４階調の場合は、１つのトランジスタ４７３ｂに対応する単位トランジスタ４８４は６３個である（図４８の構成の場合）。この単位トランジスタ郡（この例では、単位トランジスタ４８４が６３個）の形成面積Ｔｓ（平方μｍ）は、単位トランジスタ４８４のチャンネル長Ｌが１０μｍ、トランジスタ４７３のチャンネル幅Ｗが１０μｍとすれば、１０μｍ×１０μｍ×６３個＝６３００平方μｍである。
【０６５６】
図４８のトランジスタ４７３ｂが、図５８では、伝達トランジスタ群５２１ｃが該当する。単位トランジスタ群の形成面積Ｔｓと伝達トランジスタ群５２１ｃの形成面積Ｔｍとは、以下の関係となるようにする。
【０６５７】
１／４ ≦ Ｔｍ／Ｔｓ ≦ ６
さらに好ましくは、単位トランジスタ群の形成面積Ｔｓと伝達トランジスタ群５２１ｃの形成面積Ｔｍとは、以下の関係となるようにする。
【０６５８】
１／２ ≦ Ｔｍ／Ｔｓ ≦ ４
以上の関係を満足させることにより、各端子での出力電流（プログラム電流）のバラツキを少なくすることができる。
【０６５９】
伝達トランジスタ群５２１ｂの形成面積Ｔｍｍは伝達トランジス群５２１ｃの形成面積Ｔｍｓとは、以下の関係となるようにする。
【０６６０】
１／２ ≦ Ｔｍｍ／Ｔｍｓ ≦ ８
さらに好ましくは、単位トランジスタ群の形成面積Ｔｓと伝達トランジスタ群５２１ｃの形成面積Ｔｍとは、以下の関係となるようにする。
【０６６１】
１ ≦ Ｔｍｍ／Ｔｍｓ ≦ ４
以上の関係を満足させることにより、各端子での出力電流（プログラム電流）のバラツキを少なくすることができる。
【０６６２】
トランジスタ群５２１ｂ１からの出力電流Ｉｃ１、トランジスタ群５２１ｂ２からの出力電流Ｉｃ２、トランジスタ群５２１ｂ２からの出力電流Ｉｃ３とするとき、出力電流Ｉｃ１、出力電流Ｉｃ２、および出力電流Ｉｃ３は一致させる必要がある。本発明では、トランジスタ群５２１は複数のトランジスタ４７３で構成しているため、個々のトランジスタ４７３がばらついていても、トランジスタ群５２１としては、出力電流Ｉｃのバラツキは発生しない。
【０６６３】
なお、以上の実施例は、図５２のように３段のカレントミラー接続（多段のカレントミラー接続）の構成に限定されるものではない。１段のカレントミラー接続にも適用できることは言うまでのない。また、図５２の実施例は、複数のトランジスタ４７３ａからなるトランジスタ群５２１ｂ（５２１ｂ１、５２１ｂ２、５２１ｂ３・・・・・・）と複数のトランジスタ４７３ｂからなるトランジスタ群５２１ｃ（５２１ｃ１、５２１ｃ２、５２１ｃ３・・・・・・）とを接続した実施例であった。しかし、本発明はこれに限定するものではなく、１つのトランジスタ４７３ａと複数のトランジスタ４７３ｂからなるトランジスタ群５２１ｃ（５２１ｃ１、５２１ｃ２、５２１ｃ３・・・・・・）とを接続してもよい。また、複数のトランジスタ４７３ａからなるトランジスタ群５２１ｂ（５２１ｂ１、５２１ｂ２、５２１ｂ３・・・・・・）と１つのトランジスタ４７３ｂとを接続してもよい。
【０６６４】
図４８において、スイッチ４８１ａは０ビット目に対応し、スイッチ４８１ｂは１ビット目に対応し、スイッチ４８１ｃは２ビット目に対応し、……スイッチ４８１ｆは５ビット目に対応する。０ビット目は１つの単位トランジスタで構成され、１ビット目は２つの単位トランジスタで構成され、２ビット目は４つの単位トランジスタで構成され、……５ビット目は３２つの単位トランジスタで構成される。説明を容易にするために、ソースドライバ回路１４は６４階調表示対応で、６ビットであるとして説明をする。
【０６６５】
本発明のソースドライバＩＣ（回路）１４の構成では、１ビット目は０ビット目に対して２倍のプログラム電流を出力する。２ビット目は１ビット目に対して２倍のプログラム電流を出力する。３ビット目は２ビット目に対して２倍のプログラム電流を出力する。４ビット目は３ビット目に対して２倍のプログラム電流を出力する。５ビット目は４ビット目に対して２倍のプログラム電流を出力する。逆に言えば、各隣接したビットは、正確に２倍のプログラム電流を出力できるように構成する必要がある。
【０６６６】
図５８の構成は、複数のトランジスタ４７３ａの出力電流を複数のトランジスタ４７３ｂで受け取ることにより、各端子の出力電流のばらつきを低減させるものであった。図６０は基準電流をトランジスタ群の両側から給電することにより出力電流のバラツキを低減する構成である。つまり、電流Ｉｂの供給源を複数設ける。本発明では、電流Ｉｂ１と電流Ｉｂ２とは同一の電流値とし、電流Ｉｂ１を発生するトランジスタと電流Ｉｂ２を発生するトランジスタと、対をなすトランジスタでカレントミラー回路を構成している。
【０６６７】
したがって、本発明は、単位トランジスタ４８４の出力電流を規定する基準電流を発生するトランジスタ（電流発生手段）を複数個形成または配置された構成である。さらに好ましくは、複数のトランジスタからの出力電流を、カレントミラー回路を構成するトランジスタなどの電流受け取り回路に接続し、この複数のトランジスタが発生するゲート電圧により単位トランジスタ４８４の出力電流を制御する構成である。つまり、本発明は、単位トランジスタ４８４とカレントミラー回路を構成するトランジスタ４７３ｂが複数個形成された構成である。図５８では、単位トランジスタ４８４が６３個形成されたトランジスタ群に対し、カレントミラー回路を形成する５つのトランジスタ４７３ｂが配置（形成）されている。
【０６６８】
単位トランジスタ４８４のゲート端子電圧は、ＩＣチップがシリコンチップの場合、０．５２以上０．６８（Ｖ）以下の範囲に設定することが好ましい。この範囲であれば、単位トランジスタ４８４の出力電流のバラツキが少なくなる。以上の事項は、図１６３、図１６４、図１６５などの本発明の他の実施例においても同様である。
【０６６９】
図６０において、基準電流Ｉｂ１と基準電流Ｉｂ２を個別に調整できるように構成しておくと、ゲート端子５８１のａ点の電圧とｂ点の電圧を自由に設定できるようになる。基準電流Ｉｂ１とＩｂ２の調整により、ソースドライバＩＣ１４の左右で単位トランジスタのＶｔが異なるため、出力電流の傾斜が発生している場合も補正することができる。
【０６７０】
カレントミラー回路を構成するトランジスタが発生する電流を受け渡すのは、複数のトランジスタで受け渡すのが好ましい。ソースドライバＩＣ１４内に形成されるトランジスタには特性バラツキが発生する。トランジスタの特性バラツキを抑制するためには、トランジスタサイズを大きくする方法がある。しかし、トランジスタサイズを大きくしてもカレントミラー回路のカレントミラー倍率が大きくずれる場合がある。この課題を解決するには、複数のトランジスタで電流あるいは電圧受け渡しをするように構成するとよい。複数のトランジスタで構成すれば、各トランジスタの特性がばらついていても全体としての特性バラツキは小さくなる。また、カレントミラー倍率の精度も向上する。トータルで考えればＩＣチップ面積も小さくなる。
【０６７１】
図５８はトランジスタ群５２１ａとトランジスタ群５２１ｂでカレントミラー回路を構成している。トランジスタ群５２１ａは複数のトランジスタ４７２ｂで構成されている。一方、トランジスタ群５２１ｂはトランジスタ４７３ａで構成されている。同様にトランジスタ群５２１ｃも複数のトランジスタ４７３ｂで構成されている。
【０６７２】
トランジスタ群５２１ｂ１、トランジスタ群５２１ｂ２、トランジスタ群５２１ｂ３、トランジスタ群５２１ｂ４・・・・・・・・を構成するトランジスタ４７３ａは同一個数に形成している。また、各トランジスタ群５２１ｂのトランジスタ４７３ａの総面積（トランジスタ群５２１ｂ内のトランジスタ４７３ａのＷＬサイズ×トランジスタ４７３ａ数）は（略）等しくなるように形成している。トランジスタ群５２１ｃについても同様である。
【０６７３】
トランジスタ５２１ｃのトランジスタ４７３ｂの総面積（トランジスタ群５２１ｃ内のトランジスタ４７３ｂのＷＬサイズ×トランジスタ４７３ｂ数）をＳｃとする。また、トランジスタ５２１ｂのトランジスタ４７３ａの総面積（トランジスタ群５２１ｂ内のトランジスタ４７３ａのＷＬサイズ×トランジスタ４７３ａ数）とＳｂとする。トランジスタ５２１ａのトランジスタ４７２ｂの総面積（トランジスタ群５２１ａ内のトランジスタ４７２ｂのＷＬサイズ×トランジスタ４７２ｂ数）をＳａとする。また、１出力の単位トランジスタ４８４の総面積をＳｄ（図４８の実施例では単位トランジスタ４８４のＷＬ面積×６３）とする。
【０６７４】
総面積Ｓｃと総面積Ｓｂとは略等しくなるように形成することが好ましい。トランジスタ群５２１ｂを構成するトランジスタ４７３ａの個数と、トランジスタ群５２１ｃのトランジスタ４７３ｂの個数とを同数にすることが好ましい。ただし、ソースドライバＩＣ１４のレイアウトの制約などから、トランジスタ群５２１ｂを構成するトランジスタ４７３ａの個数を、トランジスタ群５２１ｃのトランジスタ４７３ｂの個数よりも少なくし、トランジスタ群５２１ｂを構成するトランジスタ４７３ａのサイズをトランジスタ群５２１ｃのトランジスタ４７３ｂのサイズよりも大きくしてもよい。
【０６７５】
この実施例を図５９に図示する。トランジスタ群５２１ａは複数のトランジスタ４７２ｂで構成されている。トランジスタ群５２１ａとトランジスタ４７３ａはカレントミラー回路を構成する。トランジスタ４７３ａは電流Ｉｃを発生させる。１つのトランジスタ４７３ａはトランジスタ群５２１ｃの複数のトランジスタ４７３ｂを駆動する（１つのトランジスタ４７３ａからの電流Ｉｃは複数のトランジスタ４７３ｂに分流される）。一般にトランジスタ４７３ａの個数は、出力回路分の個数が配置または形成される。たとえば、ＱＣＩＦ＋パネルの場合は、Ｒ、Ｇ、Ｂ回路において、各１７６個のトランジスタ４７３ａが形成または配置される。
【０６７６】
総面積Ｓｄと総面積Ｓｃの関係は、出力バラツキに相関がある。この関係を図１２４に図示している。なお、バラツキ比率などに関しては図１２１を参照のこと。バラツキ比率は、総面積Ｓｄ：総面積Ｓｃ＝２：１（Ｓｃ／Ｓｄ＝１／２）の時を１としている。図１２４でもわかるように、Ｓｃ／Ｓｄが小さいと急激にバラツキ比率が悪くなる。特にＳｃ／Ｓｄ＝１／２以下で悪くなる傾向がある。Ｓｃ／Ｓｄが１／２以上では、出力バラツキが低減する。その低減効果は緩やかである。また、Ｓｃ／Ｓｄ＝１／２程度で出力バラツキが許容範囲となる。以上のことから、１／２ ＜＝ Ｓｃ／Ｓｄの関係となるように形成することが好ましい。しかし、Ｓｃが大きくなるとＩＣチップサイズも大きくなることになる。したがって、上限はＳｃ／Ｓｄ＝４とすることが好ましい。つまり、１／２ ＜＝ Ｓｃ／Ｓｄ ＜＝ ４の関係を満足するようにする。
【０６７７】
なお、Ａ ＞＝ Ｂは、ＡはＢ以上という意味である。 Ａ ＞ Ｂは、ＡはＢより大きいという意味である。Ａ ＜＝ Ｂは、ＡはＢ以下という意味である。 Ａ ＜ Ｂは、ＡはＢより小さいという意味である。
【０６７８】
さらには、総面積Ｓｄと総面積Ｓｃは、略等しくなるようにすることが好ましい。さらに１出力の単位トランジスタ４８４の個数と、トランジスタ群５２１ｃのトランジスタ４７３ｂの個数とを同数にすることが好ましい。つまり、６４階調表示であれば、１出力の単位トランジスタ４８４は６３個形成される。したがって、トランジスタ群５２１ｃを構成するトランジスタ４７３ｂの個数は６３個形成される。
【０６７９】
また、好ましくは、トランジスタ群５２１ａ、トランジスタ群５２１ｂ、トランジスタ５２１ｃ、単位トランジスタ４８４は、ＷＬ面積の比率が４倍以内のトランジスタで構成することが好ましい。さらに好ましくはＷＬ面積の比率が２倍以内のトランジスタで構成することが好ましい。さらには、すべて同一サイズのトランジスタで構成することが好ましい。つまり、略同一形状のトランジスタでカレントミラー回路、出力電流回路６５４を構成することが好ましい。
【０６８０】
総面積Ｓａは総面積Ｓｂよりも大きくなるようにする。好ましくは、２００Ｓｂ ＞＝ Ｓａ ＞＝ ４Ｓｂの関係を満足するように構成する。また、すべてのトランジスタ群５２１ｂを構成するトランジスタ４７３ａの総面積とＳａが略等しくなるように構成する。
【０６８１】
図６０などはゲート配線５８１の両端にトランジスタあるいはトランジスタ群を配置する構成であった。したがって、ゲート配線５８１の両側に配置するトランジスタは２個であり、または、トランジスタ群は２組であった。しかし、本発明はこれに限定するものではない。図６１に図示するようにゲート配線５８１の中央部などにもトランジスタあるいはトランジスタ群を配置または形成してもよい。図６１では３つのトランジスタ群５２１ａを形成している。本発明は、ゲート配線５８１に形成するトランジスタあるいはトランジスタ群５２１は複数形成することに特徴がある。複数形成することにより、ゲート配線５８１を低インピーダンス化でき、安定度が向上する。
【０６８２】
さらに安定度を向上させるためには、図６２に図示するように、ゲート配線５８１にコンデンサ６６１を形成または配置することが好ましい。コンデンサ６６１はソースドライバＩＣ１４あるいはソースドライバ回路１４内に形成してもよいし、ソースドライバＩＣ１４の外付けコンデンサとしてチップ外部に配置あるいは積載してもよい。コンデンサ６６１を外付けにする場合は、ＩＣチップの端子にコンデンサ接続端子を配置する。
【０６８３】
以上の実施例は、基準電流を流し、この基準電流をカレントミラー回路でコピーし、最終段の単位トランジスタ４８４に伝達する構成である。画像表示が黒表示（完全な黒ラスター）の時は、いずれの単位トランジスタ４８４にも電流が流れない。いずれのスイッチ４８１もオープンだからである。したがって、ソース信号線１８に流れる電流は０（Ａ）であるから、電力は消費しない。
【０６８４】
しかし、黒ラスター表示であっても、基準電流は流れる。たとえば、図６３の電流Ｉｂおよび電流Ｉｃである。この電流は無効電流となる。基準電流は電流プログラム時に流れるように構成すると効率がよい。したがって、画像の垂直ブランキング期間水平ブランキング期間には基準電流が流れることを制限する。また、ウエイト期間なども基準電流が流れることを制限する。
【０６８５】
基準電流が流れないようにするには、図６３に図示するようにスリープスイッチ６３１をオープンにすればよい。スリープスイッチ６３１はアナログスイッチである。アナログスイッチは、ソースドライバ回路あるいはソースドライバＩＣ１４内に形成する。もちろん、ソースドライバＩＣ１４の外部にスリープスイッチ６３１を配置し、このスリープスイッチ６３１を制御してもよい。
【０６８６】
スリープスイッチ６３１をオフにすることにより、基準電流Ｉｂが流れないようになる。そのため、トランジスタ群５２１ａ１内のトランジスタ４７３ａに電流が流れないから、基準電流Ｉｃも０（Ａ）となる。したがって、トランジスタ群５２１ｃのトランジスタ４７３ｂにも電流が流れない。したがって、電力効率が向上する。
【０６８７】
図６４は、タイミングチャートである。水平同期信号ＨＤに同期してブランキング信号が発生する。ブランキング信号はＨレベルの時、ブランキング期間であり、Ｌレベルの時、映像信号が印加されている期間である。スリープスイッチ６３１はＬレベルの時、オフ（オープン）であり、Ｈレベルの時、オンである。
【０６８８】
したがって、ブランキング期間Ａの時、スリープスイッチ６３１はオフであるから、基準電流は流れない。Ｄの期間、スリープスイッチ６３１はオンであり、基準電流が発生する。
【０６８９】
なお、画像データに応じてスリープスイッチ６３１のオンオフ制御を行っても良い。たとえば、１画素行の画像データがすべて黒画像データの時（１Ｈの期間はすべてのソース信号線１８に出力されるプログラム電流は０である）、スリープスイッチ６３１をオフにして、基準電流（Ｉｃ、Ｉｂなど）が流れないようにする。また、各ソース信号線に対応するようにスリープスイッチを形成または配置し、オンオフ制御してもよい。たとえば、奇数番目のソース信号線１８が黒表示（縦黒ストライプ表示）の時は、奇数番目に対応するスリープスイッチをオフにする。
【０６９０】
図５２、図７７は多段接続のカレントミラー構成を有するソースドライバＩＣ（回路）１４の構成図である。本発明は、図５２などの多段接続の構成に限定されるものではない。１段接続のソースドライバ回路１４でもよい。図１６６から図１７２、図１９０、図１９１、図２０８、図２１１、図２１３、図２１４は１段接続のソースドライバＩＣ（回路）の構成図である。１段構成は、回路構成がシンプルで出力電流バラツキが小さい。この場合も単位トランジスタ４８４はＮチャンネルトランジスタで構成する。したがって、ソース信号線１８からのプログラム電流はシンク（ｓｉｎｋ）電流となる。単位トランジスタ４８４のゲート端子と、トランジスタ４７３ｂのゲート端子とは共通のゲート配線５８１で接続をする。なお、図１６６は単位トランジスタ群５２１ｃを示している。各図面の単位トランジスタ５２１ｃを示す点線内に配置あるいは形成される。
【０６９１】
図２０７、図２１０、図２２８のように複数のソースドライバＩＣ（１４ａ、１４ｂ）が隣接して配置されている場合を考える。白ラスター表示においては、すべての端子（Ｉｏｕｔ）の出力電流がばらつきなく一致していることが好ましい。出力電流のバラツキが発生していても、隣接出力端子間の出力電流差が小さければ、視覚的にバラツキとして認識されることはない。なお、隣接出力端子間のばらつきは、１％以内にする必要がある。
【０６９２】
１つのソースドライバＩＣ１４で表示画面５０を駆動する場合は、隣接出力端子間のバラツキが小さければよい。しかし、図２２８のように、複数のソースドライバＩＣ１４で１つの画面５０を駆動する場合は課題となる。隣接出力端子間のバラツキが少なくとも、ソースドライバＩＣ１４ａとソースドライバＩＣ１４ｂの出力電流の絶対値に差が発生しているからである。
【０６９３】
ソースドライバＩＣ１４ａの単位トランジスタ群５２１のＩｏｕｔｎと、ソースドライバＩＣ１４ｂの単位トランジスタ群５２１のＩｏｕｔ（ｎ＋１）の出力電流の絶対値が異なれば隣接出力差により画面５０に境目が発生するからである。以下、この課題を解決する方法を説明する。
【０６９４】
図１６７において、トランジスタ４７２ｂと２つのトランジスタ４７３ａとはカレントミラー回路を構成している。トランジスタ４７３ａ１とトランジスタ４７３ａ２は同一サイズである。したがって、トランジスタ４７３ａ１が流す電流Ｉｃとトランジスタ４７３ａ２が流す電流Ｉｃは同一である。
【０６９５】
図１６７の単位トランジスタ４８４からなるトランジスタ群５２１ｃとトランジスタ４７３ｂ１、および単位トランジスタ４８４からなるトランジスタ群５２１ｃとトランジスタ４７３ｂ２とはカレントミラー回路を構成する。トランジスタ群５２１ｃの出力電流にはバラツキが発生する。しかし、近接してカレントミラー回路を構成するトランジスタ群５２１の出力は精度よく電流が規定される。
【０６９６】
ソースドライバＩＣ１４ａにおいて、トランジスタ４７３ｂ１とトランジスタ群５２１ｃ１とは近接して配置され、カレントミラー回路を構成している。また、トランジスタ４７３ｂ２とトランジスタ群５２１ｃｎとも近接して配置されてカレントミラー回路を構成している。したがって、トランジスタ４７３ｂ１に流れる電流とトランジスタ４７３ｂ２に流れる電流が等しければ、トランジスタ群５２１ｃ１の出力電流とトランジスタ群５２１ｃｎの出力電流とは等しくなる。
【０６９７】
同様に、ソースドライバＩＣ１４ｂにおいて、トランジスタ４７３ｂ１とトランジスタ群５２１ｃ（ｎ＋１）とは近接して配置され、カレントミラー回路を構成している。また、トランジスタ４７３ｂ２とトランジスタ群５２１ｃ（２ｎ）とも近接して配置されてカレントミラー回路を構成している。したがって、トランジスタ４７３ｂ１に流れる電流とトランジスタ４７３ｂ２に流れる電流が等しければ、トランジスタ群５２１ｃ（ｎ＋１）の出力電流とトランジスタ群５２１ｃ（２ｎ）の出力電流とは等しくなる。
【０６９８】
図２２８において、オペアンプ５２２の正極性端子に基準電圧Ｖｓが印加される。オペアンプ５２２の負極性端子には外付け抵抗Ｒ１が接続される。また、抵抗Ｒ１の一端子は、安定した電圧Ｖｐに接続されている。したがって、抵抗Ｒ１とオペアンプ５２２およびトランジスタ４７３で定電流回路が構成される。トランジスタ４７３を流れる電流Ｉｃは、Ｉｃ＝（Ｖｓ−Ｖｐ）／Ｒ１となる。なお、抵抗Ｒ１は外付け抵抗であるとしたが、これに限定するものではなく、ソースドライバＩＣ（回路）１４内に内蔵されたものでもよい。たとえば、ＩＣチップ内に形成された拡散抵抗、ポリシリコン抵抗などが例示される。もちろん、抵抗は低温ポリシリコン技術で形成してもよい。また、基準電圧Ｖｓ、Ｖｐなどは、ソースドライバＩＣ（回路）１４の電源電圧Ｖｃｃと共通にしてもよい。また、パネルのアノード電圧Ｖｄｄと兼用にしてもよい。
【０６９９】
ソースドライバＩＣ１４ａとソースドライバＩＣ１４ｂに同一基準電圧Ｖｓが印加され、この基準電圧Ｖｓにより、オペアンプ５５２からなる定電流回路により基準電流Ｉｃが発生する（図１７０なども参照のこと）。以下説明を容易にするために、抵抗Ｒ１はソースドライバＩＣ１４の外付け抵抗であり、１％以下の精度のものが使用されるとして説明をする。
【０７００】
以上の構成より、ソースドライバＩＣ１４ａのトランジスタ４７３ｂ１とトランジスタ４７３ｂ２に流れる電流Ｉｃ、ソースドライバＩＣ１４ｂのトランジスタ４７３ｂ１とトランジスタ４７３ｂ２に流れる電流Ｉｃを等しくすることができる。したがって、ソースドライバＩＣ１４ａのトランジスタ４７３ｂ２と、ソースドライバＩＣ１４ｂのトランジスタ４７３ｂ１に流れる電流Ｉｃが等しくすることができる。
【０７０１】
ソースドライバＩＣ１４ａにおいて、トランジスタ４７３ｂ２とトランジスタ群５２１ｃｎとは近接して配置されているため、精度がよいカレントミラー回路を構成している。また、ソースドライバＩＣ１４ｂにおいて、トランジスタ４７３ｂ１とトランジスタ群５２１ｃ（ｎ＋１）とは近接して配置されているため、精度がよいカレントミラー回路を構成している。以上のことから、ソースドライバＩＣ１４ａの単位トランジスタ群５２１ｃｎの出力電流と、ソースドライバＩＣ１４ｂの単位トランジスタ５２１ｃ（ｎ＋１）の出力電流とは略一致する。そのため、画面５０における、ソースドライバＩＣ１４ａとソースドライバＩＣ１４ｂとの境目は発生しない。
【０７０２】
以上のように本発明のソースドライバＩＣ１４はチップの左右に基準電流を流すトランジスタ４７３ｂを具備している点が大きな特徴である。たとえば、図２０７に図示するようにソースドライバＩＣ１４に一方のみにトランジスタ４７３ｂを具備している場合を考えると明らかである。図２０７の構成では、図２０８に図示するように、単位トランジスタ群５２１ｃ１はトランジスタ４７３ｂから近いため、精度のよいカレントミラー回路が構成されている。しかし、トランジスタ４７３ｂからＤ距離離れた（ＤはＩＣチップサイズの横幅に近い距離）単位トランジスタ群５２１ｃｎとトランジスタ４７３ｂとはカレントミラー回路の精度はない。
【０７０３】
図２０８の構成のソースドライバＩＣ１４を図２０７のように複数配置した場合、たとえ、ソースドライバＩＣ１４ａのトランジスタ４を図２０７のように複数配置した場合、たとえ、ソースドライバＩＣ１４ａのトランジスタ４７３ｂと、ソースドライバＩＣ１４ｂのトランジスタ４７３ｂとに同一の基準電流Ｉｃを流しても、図２０９に図示するように、端子６８１ａと端子６８１ｎとの出力電流の大きさには傾斜が発生する。そのため、ソースドライバＩＣ１４ａが駆動する画面５０ａと、ソースドライバＩＣ１４ｂが駆動する画面５０ｂとの間に境目が発生する。
【０７０４】
本発明では、図２１０に図示するように、ソースドライバＩＣ１４はチップの左右に基準電流を流すトランジスタ４７３ｂ（４７３ｂ１、４７３ｂ２）を形成または配置されている。具体的回路構成は、図２１１である。
【０７０５】
図２２８の実施例では、外付け抵抗の程度と、基準電圧Ｖｓなどの精度を上げるとことにより、ソースドライバＩＣ１４のトランジスタ４７３ａと４７３ｂに流す電流Ｉｃ１とＩｃ２を等しくすることができる。したがって、トランジスタ４７３ｂとカレントミラー回路を構成するトランジスタ群５２１ｃ１、５２１ｃｎ、５２１ｃ（ｎ＋１）、５２１ｃ（２ｎ）の同一階調における出力電流を精度よく同一にすることができる。そのため、画面５０を複数のソースドライバＩＣ（回路）１４で駆動する場合であっても、ソースドライバＩＣ（回路）１４間の境目は見えることはない。なお、電流Ｉｃ１とＩｃ２は、ＩＣチップ外に構成した基準電流回路で発生し、トランジスタ４７３ｂに供給してもよいことはいうまでもない。
【０７０６】
抵抗Ｒ１１ａと抵抗Ｒ１２ａとの所定比率の抵抗値あるいは好ましくは同一の抵抗値に形成される（設計される）。同様に、抵抗Ｒ２１ａと抵抗Ｒ２２ａとの所定比率の抵抗値あるいは好ましくは同一の抵抗値に形成される（設計される）。また、抵抗Ｒ１１ｂと抵抗Ｒ１２ｂ、抵抗Ｒ２１ｂと抵抗Ｒ２２ｂの組に対しても同様である。ここでは説明を容易にするため、抵抗Ｒ１１ａ、抵抗Ｒ１２ａ、抵抗Ｒ２１ａ、抵抗Ｒ２２ａ、抵抗Ｒ１１ｂ、抵抗Ｒ１２ｂ、抵抗Ｒ２１ｂ、抵抗Ｒ２２ｂは同一の抵抗値となるように設計（形成）されているとする。
【０７０７】
抵抗Ｒ１１ａ、Ｒ１２ａとは近接して形成または配置される。同様に、抵抗Ｒ２１ａ、Ｒ２２ａとは近接して形成または配置され、抵抗Ｒ１１ｂ、Ｒ１２ｂとは近接して形成または配置される。同様に、抵抗Ｒ２１ｂ、Ｒ２２ｂとは近接して形成または配置される。各抵抗はポリシリコン抵抗あるいは拡散抵抗である。ＩＣチップ内で形成する（構成する）抵抗の値は、近接して配置した抵抗の相対比は精度よく形成できるという特質がある。しかし、絶対値には精度がない場合が多い。
【０７０８】
ソースドライバＩＣ１４の基準電流源は、ＩＣチップの両端に形成される場合が多い。しかし、２つの基準電流源の距離はせいぜい２０ｍｍ程度である。したがって、ソースドライバＩＣ１４ａの抵抗Ｒ１１ａと抵抗Ｒ２１ａの抵抗値差はわずかである場合が多い。しかし、ＩＣチップが異なるソースドライバＩＣ１４ａの抵抗Ｒ１１ａと抵抗Ｒ２１ａと、ソースドライバＩＣ１４ｂ抵抗Ｒ１１ｂと抵抗Ｒ２１ｂとは絶対値が大きく異なる場合が多い。ソースドライバＩＣ１４ａと１４ｂが同一ウエハで形成されていても、ＩＣの形成位置が大きく異なることが多いからである。
【０７０９】
説明を容易にするため、一例としてソースドライバＩＣ１４ａの抵抗１１Ｒａ、抵抗Ｒ１２ａ、抵抗Ｒ２１ａ、抵抗Ｒ２２ａの抵抗値は等しく、５０（ＫΩ）であるとして説明をする。また、ソースドライバＩＣ１４ｂの抵抗Ｒ１１ｂ、抵抗Ｒ１２ｂ、抵抗Ｒ２１ｂ、抵抗Ｒ２２ｂの抵抗値は等しく、７５（ＫΩ）であるとして説明をする。つまり、ソースドライバＩＣ１４ａの内蔵抵抗とソースドライバＩＣ１４ｂの内蔵抵抗とは、絶対値が異なり、各ソースドライバＩＣの内蔵抵抗の相対抵抗値は等しいと想定している。
【０７１０】
図２２９において、抵抗Ｒ１１ａ、抵抗Ｒ２１ａ、抵抗Ｒ１１ｂ、抵抗Ｒ２１ｂの一端子は電圧Ｖｐに接続されている。また、オペアンプ５２２に基準電圧Ｖｓが印加されている。この点において、図２２８の構成と同一である。図２２９と図２２８との差異は、図２２８において、抵抗Ｒ１が外付け抵抗である点である。また、図２２９で隣接したソースドライバＩＣの内蔵抵抗を接続配線２２９１でカスケード接続している点である。
【０７１１】
ソースドライバＩＣ１４ａの抵抗Ｒ２２ａとソースドライバＩＣ１４ｂの抵抗Ｒ１１ｂとは接続配線２２９１で電気的に接続されている。接続配線２２９１ｃとは、基板７１上に形成された配線パターンが例示される。したがって、ソースドライバＩＣ１４ａのオペアンプ５２２ｂに接続される抵抗はＲ１１ｂ＋Ｒ２２ａ＝７５（ＫΩ）＋５０（ＫΩ）＝１２５（ＫΩ）となる。また、ソースドライバＩＣ１４ａの抵抗Ｒ２１ａとソースドライバＩＣ１４ｂの抵抗Ｒ１２ｂとは接続配線２２９１ｂで電気的に接続されている。したがって、ソースドライバＩＣ１４ｂのオペアンプ５２２ａに接続される抵抗はＲ１１ｂ＋Ｒ２２ａ＝７５（ＫΩ）＋５０（ＫΩ）＝１２５（ＫΩ）となる。
【０７１２】
ソースドライバＩＣ１４ａのオペアンプ５２２ｂおよびソースドライバＩＣ１４ｂのオペアンプ５２２ａに接続された抵抗は１２５（ＫΩ）と等しく、また、印加される基準電圧Ｖｓ、Ｖｐなども同一である。したがって、図２２９におけるソースドライバＩＣ１４ａのトランジスタ４７３ｂ２に流れる電流Ｉｃ２と、ソースドライバＩＣ１４ｂのトランジスタ４７３ｂ１に流れる電流Ｉｃ１とは等しくなる。そのため、ソースドライバＩＣ１４ａのトランジスタ群５２１ｃｎに流れるプログラム電流と、ソースドライバＩＣ１４ｂのトランジスタ群５２１ｃ（ｎ＋１）に流れるプログラム電流とは等しくなる。
【０７１３】
図２２９の構成のより、図２２８のように外付け抵抗なしに、隣接したソースドライバＩＣ１４間のプログラム出力電流を等しくすることができる。つまり、ソースドライバＩＣ１４内の抵抗Ｒの絶対値がばらついていても自己整合により、基準電流が等しくすることができる。したがって、本発明のソースドライバＩＣ１４は基板７１に複数個を実装する場合であっても、全く調整の必要がなく、実装するだけでソースドライバＩＣのカスケード接続を実現することができる。
【０７１４】
なお、ソースドライバＩＣ１４内の抵抗Ｒはトリミングにより所定の絶対値の抵抗値となるように調整してもよい。また、抵抗Ｒ１１ａとＲ１２ａ、抵抗Ｒ２１ａとＲ２２ａなどの組の相対抵抗値が所定の相対値となるように調整してもよい。
また、図２２９に図示するように、ソースドライバ１４ａの端の内蔵抵抗Ｒ１１ａと抵抗Ｒ１２ａとは配線２２９１ａでショートする。また、ソースドライバ１４ｂの端の内蔵抵抗Ｒ２１ｂと抵抗Ｒ２２ｂとは配線２２９１ｄでショートする。
【０７１５】
ソースドライバ１４ａの端の内蔵抵抗Ｒ１１ａと抵抗Ｒ１２ａとは接続配線２２９１ａにより接続される。ソースドライバＩＣ１４ａのオペアンプ５２２ａに接続される抵抗は、抵抗Ｒ１１ａ＋抵抗Ｒ１２ａ＝５０（ＫΩ）＋５０（ＫΩ）＝１００（ＫΩ）となる。ソースドライバＩＣ１４ａのオペアンプ５２２ｂに接続される抵抗はＲ２１ｂ＋Ｒ２２ａ＝７５（ＫΩ）＋５０（ＫΩ）＝１２５（ＫΩ）である。したがって、ソースドライバＩＣ１４ａの基準電流Ｉｃ１と基準電流Ｉｃ２とは異なった値となる。そのため、ソースドライバＩＣ１４ａのＩｏｕｔ１のプログラム出力電流と、ソースドライバＩＣ１４ａのＩｏｕｔｎのプログラム出力電流とは異なった値となってしまう。しかし、Ｉｏｕｔ１は画面５０の端に位置するため、画面５０の端の明るさが画面５０の中央部と異なっていても視覚的に認識されることはない。ただし、画面５０の中央部から端部には明るさが滑らかに変化している必要がある。
【０７１６】
同様に、ソースドライバ１４ｂの端の内蔵抵抗２１ｂと抵抗２２ｂとは接続配線２２９１ｄにより接続される。ソースドライバＩＣ１４ｂのオペアンプ５２２ｂに接続される抵抗は、抵抗２１ｂ＋抵抗２２ｂ＝７５（ＫΩ）＋７５（ＫΩ）＝１５０（ＫΩ）となる。ソースドライバＩＣ１４ｂのオペアンプ５２２ａに接続される抵抗はＲ１１ｂ＋Ｒ１２ｂ＝７５（ＫΩ）＋５０（ＫΩ）＝１２５（ＫΩ）である。したがって、ソースドライバＩＣ１４ｂの基準電流Ｉｃ１と基準電流Ｉｃ２とは異なった値となる。そのため、ソースドライバＩＣ１４ｂのＩｏｕｔ（ｎ＋１）のプログラム出力電流と、ソースドライバＩＣ１４ｂのＩｏｕｔ（２ｎ）のプログラム出力電流とは異なった値となってしまう。しかし、Ｉｏｕｔ（２ｎ）は画面５０の端に位置するため、画面５０の端の明るさが画面５０の中央部と異なっていても視覚的に認識されることはない。
【０７１７】
なお、図２３０に図示するように、抵抗Ｒ１２ａにボリウム４９１ａを接続することにより、また、抵抗Ｒ２２ｂにボリウム４９１ｂを接続することにより、トランジスタ群５２１ｃからのプログラム電流を調整できるように構成してもよい。また、抵抗Ｒ１２ａ、抵抗Ｒ２２ａなどを電子ボリウムなどにしてもよい。以上の事項は、抵抗Ｒ２２ａ、抵抗Ｒ１２ｂに適用してもよいことは言うまでもない。
【０７１８】
図２２８、図２２９、図２３０は各ソースドライバ回路１４に抵抗を内蔵する構成であった。本発明はこれに限定するものではない。たとえば、図２３１に図示するように、ソースドライバＩＣ１４ａに同一抵抗値Ｒ（Ｒ１、Ｒ２、Ｒ３、Ｒ４）を内蔵してもよい。抵抗Ｒ（Ｒ１、Ｒ２、Ｒ３、Ｒ４）は近接させて配置する。近接して配置することにより、抵抗値の相対値は精度よく形成することできる。なお、抵抗（Ｒ１、Ｒ２、Ｒ３、Ｒ４）はレーザートリミングを行い、絶対値が等しくなるように調整してもよい。また、トリミングにより抵抗の相対値を等しくなるように調整してもよい。
【０７１９】
ソースドライバＩＣ１４ａの抵抗Ｒ３、Ｒ４は端子ａ２、端子ａ４を介して出力される。この出力は、ソースドライバＩＶ１４ｂの端子ｂ２、端子ｂ３よりソースドライバＩＣ１４ｂに入力される。以上のように構成されることにより、ソースドライバＩＣ１４ａ内の抵抗Ｒ３はソースドライバＩＣ１４ｂのオペアンプ５２２ａと接続され、定電流回路が構成される。また、ソースドライバＩＣ１４ａ内の抵抗Ｒ４はソースドライバＩＣ１４ｂのオペアンプ５２２ｂと接続され、定電流回路が構成される。
【０７２０】
なお、基準電圧ＶｓもソースドライバＩＣ１４ａに入力され、ソースドライバＩＣ１４ｂにはソースドライバＩＣ１４ａの端子ａ１を介して出力される。出力された基準電圧ＶｓはソースドライバＩＣ１４ｂの端子ｂ１よりソースドライバＩＣ１４ｂに入力される。
【０７２１】
先の実施例では、トランジスタ４７３ｂ１とトランジスタ４７３ｂ２に流す電流は同一としたが、図２１１では説明を容易にするため、トランジスタ４７３ｂ１には基準電流Ｉｃ１を流し、トランジスタ４７３ｂ２には基準電流Ｉｃ２を流すとして説明をする。
【０７２２】
図２１０の構成では、ソースドライバＩＣ１４ａの単位トランジスタ群５２１ｃｎはトランジスタ４７３ｂ２から近いため、精度のよいカレントミラー回路が構成されている。また、ソースドライバＩＣ１４ｂの単位トランジスタ群５２１ｃ１はトランジスタ４７３ｂ１から近いため、精度のよいカレントミラー回路が構成されている。したがって、ソースドライバＩＣ１４ａの基準電流Ｉｃ２とソースドライバＩＣ１４ｂの基準電流Ｉｃ１を調整すれば、ソースドライバＩＣ１４ａの単位トランジスタ群５２１ｃｎの出力電流と、ソースドライバＩＣ１４ｂの単位トランジスタ群５２１ｃ１の出力電流とを調整することができる。
【０７２３】
したがって、図２０９のようにソースドライバＩＣ１４ａとソースドライバＩＣ１４ｂの出力電流に傾きがある場合でも、ソースドライバＩＣ１４ａの基準電流Ｉｃ２または（および）ソースドライバＩＣ１４ｂの基準電流Ｉｃ１を調整することにより、図２１２に示すように出力電流が画面５０ａと５０ｂで連続するように調整することができる。もちろん、基準電流Ｉｃ１と基準電流Ｉｃ２とを同一にすることにより、画面５０ａと画面５０ｂの境目が発生しないようにできることは言うまでもない。
【０７２４】
つまり、本発明において、トランジスタ４７３ｂ１の基準電流Ｉｃ１とトランジスタ４７３ｂ２の基準電流Ｉｃ２を調整できるように構成することにより、より画面５０ａと画面５０ｂの境目が発生しないようにすることができる。
【０７２５】
なお、以上の説明では、トランジスタ４７３ｂは１個のように説明した。しかし、トランジスタ４７３ｂは複数個で形成し、トランジスタ群５２１ｂとすることが好ましい。トランジスタ５２１ｂは複数個のトランジスタ４７３ｂで構成される。また、トランジスタ群５２１ｂのトランジスタ４７３ｂのトランジスタサイズ、形状は、単位トランジスタ４８４と同一形状、同一サイズとすることが好ましい。また、トランジスタ群５２１ｂのトランジスタ４７３ｂの個数は、トランジスタ５２１ｃの単位トランジスタ４８４の個数と同一にすることが好ましい。さらにトランジスタ群５２１ｂを複数ブロック形成することが好ましい。
【０７２６】
または、トランジスタ群５２１ｂのトランジスタ４７３ｂのトランジスタの総面積は、単位トランジスタ群５２１ｃを構成する単位トランジスタ４８４の総面積と略一致させることが好ましい。さらにトランジスタ群５２１ｂを複数ブロック形成することが好ましい。
【０７２７】
図２１５はトランジスタ群５２１ｂのトランジスタ４８３ｂの配置構成である。１つのトランジスタ群５２１ｂに単位トランジスタ群５２１ｃの単位トランジスタ４８４と同一数の６３個のトランジスタ４７３ｂが形成されている。もちろん、１つのトランジスタ群５２１ｂ内のトランジスタ４７３ｂの個数は６３個に限定するものではない。単位トランジスタ群５２１ｃの単位トランジスタ４８４数が階調数−１で構成される場合は、トランジスタ群５２１ｂ内のトランジスタ４７３ｂの個数も階調数−１あるいはこれと同様もしくは類似個数が形成される。また、図２１５の構成に限定されるものではなく、図２１６のようにマトリックス状に形成または配置してもよい。
【０７２８】
以上の構成を図２１３に模式図的にしめす。単位トランジスタ群５２１ｃが出力端子数分、並列に配置される。単位トランジスタ群５２１ｃの両脇にトランジスタ群５２１ｂが複数ブロック形成されている。トランジスタ群５２１ｂのトランジスタ４７３ｂのゲート端子と、単位トランジスタ群５２１ｃの単位トランジスタ４８４のゲート端子とはゲート配線５８１で接続される。
【０７２９】
なお、以上の説明は、説明を容易にするため、単色のソースドライバＩＣ１４のように説明したが、本来は、図２１４のように構成される。つまり、トランジスタ群５２１ｂおよび単位トランジスタ群５２１ｃは赤（Ｒ）、緑（Ｇ）、青（Ｂ）のトランジスタ群が交互に配置される（図２１４において、添え字Ｒが付加されたトランジスタ群は赤（Ｒ）用を示しており、添え字Ｇが付加されたトランジスタ群は緑（Ｇ）用を示しており、添え字Ｂが付加されたトランジスタ群は青（Ｂ）用を示している）。以上のように、ＲＧＢ用のトランジスタ群を交互に配置することによりＲＧＢ間の出力バラツキが低減する。この構成もソースドライバＩＣ１４内のレイアウトとして重要な要件である。
【０７３０】
なお、図２２８において、基準電流Ｉｃはオペアンプ５５２などにより発生させるとしたが、これに限定するものではない。ボリウムに置き換えて、このボリウムにより基準電流Ｉｃを調整するように構成してもよい。また、トランジスタ４７３ｂは図６２と同様に、複数のトランジスタで形成し、トランジスタ群５２１ｂ１、トランジスタ群５２１ｂ２としてもよい。また、固定抵抗でもよい。
【０７３１】
トランジスタ群５２１ｃ内の単位トランジスタ４８４の配置においても考慮を有する。なお、以下の単位トランジスタ４８４などの配置、構成に関する事項は、トランジスタ群５２１ａのトランジスタ４７３ａ、トランジスタ群５２１ｂのトランジスタ４７３ｂに対しても適用される。
【０７３２】
単位トランジスタ群５２１ｃは規則正しく配置または形成することが必要である。また、単位トランジスタ群５２１ｃ内の単位トランジスタ４８４も規則正しく形成または配置する必要がある。たとえば、単位トランジスタ４８４に抜けがあると、その周辺の単位トランジスタ４８４の特性が他の単位トランジスタ４８４の特性と異なってしまう。また、トランジスタのゲート線にレイアウトも規則ただしく形成または配置する必要がある。
【０７３３】
図２１７は出力段の単位トランジスタ群５２１ｃでの単位トランジスタ４８４の配置を模式的に図示している。６４階調を表現する６３個の単位トランジスタ４８４はマトリックス状に規則正しく配置されている。しかし、６４個の単位トランジスタ４８４であれば、４列×１６行に配置することができるが、単位トランジスタ４８４は６３個であるので、１箇所形成しない箇所が発生する（斜線部）。すると、斜線部の周辺の単位トランジスタ４８４ａ、４８４ｂ、４８４ｃの特性が他の単位トランジスタ４８４と異なって作製されてしまう。
【０７３４】
この課題を解決するために、本発明は、斜線部にダミートランジスタ１３４１を形成または配置する。すると、単位トランジスタ４８４ａ、単位トランジスタ４８４ｂ、単位トランジスタ４８４ｃの特性が他の単位トランジスタ４８４と一致するようになる。つまり、本発明は、ダミートランジスタ１３４１を形成することにより、単位トランジスタ４８４をマトリックス状に構成するものである。また、単位トランジスタ４８４をマトリックス状にかけがないように配置するものである。または、単位トランジスタ４８４は線対称性を有するように配置するものである。
【０７３５】
６４階調を表現するためには、６３個の単位トランジスタ４８４をトランジスタ群５２１ｃに配置するとしたが、本発明はこれに限定されるものではない。単位トランジスタ４８４は、さらに複数のサブトランジスタで構成してもよい。
【０７３６】
図２１８の（ａ）は、単位トランジスタ４８４である。図２１８の（ｂ）は４つのサブトランジスタ１２１８１で、単位トランジスタ４８４を構成している。複数のサブトランジスタ２１８１を加算した出力電流は、単位トランジスタ４８４と同一となるようにする。つまり、単位トランジスタ４８４を４つのサブトランジスタ２１８１で構成している。
【０７３７】
なお、本発明は単位トランジスタ４８４を４つのサブトランジスタ２１８１で構成することに限定するものではなく、単位トランジスタ４８４を複数のサブトランジスタ２１８１で構成すればいずれの構成でもよい。ただし、サブトランジスタ２１８１は同一のサイズまたは同一の出力電流を出力するように構成する。
【０７３８】
図２１８において、Ｓはトランジスタのソース端子、Ｇはトランジスタのゲート端子、Ｄはトランジスタのドレイン端子を示している。図２１８の（ｂ）において、サブトランジスタ２１８１は同一方向に配置している。図２１８の（ｃ）はサブトランジスタ２１８１が行方向に異なる方向に配置している。また、図２１８の（ｄ）はサブトランジスタ２１８１が列方向に異なる方向に配置し、かつ点対称となるように配置している。図２１８の（ｂ）、図２１８の（ｃ）、図２１８の（ｄ）はいずれも規則性がある。
【０７３９】
図２１８の（ａ）（ｂ）（ｃ）（ｄ）はレイアウトであるが、サブトランジスタ２１８１は図２１８の（ｅ）に図示するように直列に接続して単位トランジスタ４８４としてもよい。また、図２１８の（ｆ）に図示するように並列に接続して単位トランジスタ４８４としてもよい。
【０７４０】
単位トランジスタ４８４あるいはサブトランジスタ２１８１の形成方向を変化させると特性は異なることが多い。たとえば、図２１８の（ｃ）において、単位トランジスタ４８４ａとサブトランジスタ２１８１ｂとは、ゲート端子に印加された電圧が同一でも、出力電流は異なる。しかし、図２１８の（ｃ）では、異なる特性のサブトランジスタ２１８１が同数ずつ形成されている。したがって、トランジスタ（単位）としてはバラツキが少なくなる。また、形成方向が異なる単位トランジスタ４８４あるいはサブトランジスタ２１８１の方向を変化させることにより、特性差が補間しあって、トランジスタ（１単位）のバラツキは低減するという効果を発揮する。以上の事項は、図２１８の（ｄ）の配置にも該当することは言うまでもない。
【０７４１】
したがって、図２１９などに図示するように、単位トランジスタ４８４の方向を変化させ、トランジスタ群５２１ｃとして縦方向に形成した単位トランジスタ４８４の特性と横方向に形成した単位トランジスタ４８４の特性とを補間しあうことにより、トランジスタ群５２１ｃとしてばらつきを少なくすることができる。
【０７４２】
図２１９はトランジスタ群５２１ｃ内で列ごとに単位トランジスタ４８４の形成方向を変化させた実施例である。図２２０はトランジスタ群５２１ｃ内で行ごとに単位トランジスタ４８４の形成方向を変化させた実施例である。図２２１はトランジスタ群５２１ｃ内で行および列ごとに単位トランジスタ４８４の形成方向を変化させた実施例である。なお、ダミートランジスタ１３４１を形成または配置する場合もこの構成要件にしたがって構成する。
【０７４３】
以上の実施例は、同一のサイズまたは同一の電流出力の単位トランジスタをトランジスタ群５２１ｃ内に構成あるいは形成する構成であった（図２２２の（ｂ）を参照のこと）。しかし、本発明はこれに限定するものではない。図２２２の（ａ）に図示するように、０ビット目（スイッチ６４１ａ）は、１単位の単位トランジスタ４８４ａを接続する（形成する）。１ビット目（スイッチ６４１ｂ）は、２単位の単位トランジスタ４８４ｂを接続する（形成する）。２ビット目（スイッチ６４１ｃ）は、４単位の単位トランジスタ４８４ｃを接続する（形成する）。３ビット目（スイッチ６４１ｄ）は、８単位の単位トランジスタ４８４ｄを接続する（形成する）。４ビット目（図示せず）は、１６単位の単位トランジスタ４８４ａを接続する（形成する）。５ビット目（図示せず）は、３２単位の単位トランジスタ４８４ａを接続する（形成する）としてもよい。なお、たとえば、１６単位の単位トランジスタとは、単位トランジスタ４８４の１６個分の電流を出力するトランジスタである。
【０７４４】
＊単位（＊は整数）の単位トランジスタはチャンネル幅Ｗを比例的に変化させる（チャンネル長Ｌを一定にする）ことにより容易に形成することができる。しかし、現実には、チャンネル幅Ｗを２倍にしても出力電流は２倍にならないことが多い。これは実際にトランジスタを作製して実験によりチャンネル幅Ｗを決定する。しかし、本発明において、チャンネル幅Ｗが比例条件からずれていても、比例しているとして表現する。
【０７４５】
図４８、図１６６などにも図示するように、本発明は、単位電流源４８４に流れる電流を制御することにより、映像データに応じたプログラム電流Ｉｗを発生させる。単位電流源４８４はトランジスタから構成されている。このトランジスタはＩＣチップ内にトランジスタ群５２１として密集して形成または配置される。単位電流を構成するトランジスタ４８４にはランダムなバラツキが発生する。このランダムなバラツキは、ＩＣプロセスのエッチングのバラツキ（加工精度）やトランジスタ形状に起因する。その他の特性（特に出力電流）のバラツキとして、ＩＣチップ内でのトランジスタの位置分布に起因するものがある。
【０７４６】
図６４では、トランジスタ群５２１ｆは３２個のトランジスタが密集して形成（配置）される。トランジスタ群５２１ｆは、ＩＣチップの位置により出力電流が異なる傾向にある。３２個のトランジスタのすべての出力電流が大きい（または小さい）と、プログラム電流Ｉｗの精度はトランジスタ群５２１ｆで決定される。したがって、各トランジスタ群５２１を構成するトランジスタ４８４は個々にバラツキが発生していても、総和として（たとえば３２個の単位電流源４８４の加算）の電流値が各端子間で一致していることが好ましい。
【０７４７】
図４８、図１６６では、単体トランジスタ４８４を図示しているため、図面が煩雑である。理解を容易にするため、図４８、図１６６の構成は図２９９のように図示する。各トランジスタ群５２１に記入されている数字は、単位電流を流すトランジスタの個数である。たとえば、トランジスタ群５２１ａ（この場合は、単位電流源４８４としてのトランジスタは１個であるから群と呼ぶのは適当ではないかもしれない。しかし、説明を容易にするため、あえてトランジスタ群と呼ぶ）は１個の単位トランジスタが構成（形成）されている。
【０７４８】
同様にトランジスタ群５２１ｂは２個のトランジスタが構成（形成）されている。また、トランジスタ群５２１ｃには４個のトランジスタが構成され、トランジスタ群５２１ｃには４個のトランジスタが構成され、トランジスタ群５２１ｄには８個のトランジスタが構成され、トランジスタ群５２１ｅには１６個のトランジスタが構成され、トランジスタ群５２１ｆには３２個のトランジスタが構成されている。
【０７４９】
アナログスイッチ４８１は、映像（画像）データのＤ０に対応するものをスイッチ４８１ａとし、Ｄ１に対応するものをスイッチ４８１ｂとする。また、Ｄ２に対応するものをスイッチ４８１ｃとし、Ｄ３に対応するものをスイッチ４８１ｄとする。同様に、Ｄ４に対応するものをスイッチ４８１ｅとし、Ｄ５に対応するものをスイッチ４８１ｆとする。
【０７５０】
以上のように、スイッチ４８１のオンオフにより、画像データに対応する単位電流源の総和が内部配線４８３に流れ、これがプログラム電流Ｉｗとなる。なお、理解を容易にするため、図面は各トランジスタ群５２１のチップ内レイアウトをイメージしているとして説明する。つまり、図２９９では、ソース信号線１８と接続される出力端子６８１に近い位置にトランジスタ群５２１ｆが配置され、次にトランジスタ群５２１ｅ、次にトランジスタ群５２１ｄ、トランジスタ群５２１ｃ、トランジスタ群５２１ｂとレイアウトされ、最も出力端子６８１に遠い位置にトランジスタ群５２１ａがレイアウトされているとしている（図３２２を参照のこと）。ただし、以上は理解を容易にするためであり、ＩＣチップのレイアウト設計はもっと複雑であることは言うまでもない。
【０７５１】
図２９９のトランジスタ群５２１が１出力端子に接続され（本発明では、高階調領域のＩｗＨ、低階調領域のＩｗＬ、嵩上げ電流のＩｗＫを流すトランジスタ群５２１があるから、もっと複雑である。しかし、説明を容易にするため、図２９９の構成を１出力端子に接続されているとする）、プログラム電流Ｉｗとなる。しかし、各トランジスタ群５２１があまりにも規則ただしく配置されると、プログラム電流Ｉｗが規定よりも大きくなる出力端子が発生する。
【０７５２】
この課題に対処する本発明の構成が図３００の構成である。具体的には、３２個の単位トランジスタで構成されるトランジスタ群５２１ｆ（５２１ｆ１、５２１ｆ２）を２群有している。また、１６個の単位トランジスタで構成されるトランジスタ群５２１ｅ（５２１ｅ１、５２１ｅ２）も２群有している。トランジスタ群５２１の配置は出力端子６８１から順に、トランジスタ群５２１ｆ１、トランジスタ群５２１ｅ１、トランジスタ群５２１ｄ、トランジスタ群５２１ｃ、トランジスタ群５２１ｂ、トランジスタ群５２１ａ、トランジスタ群５２１ｆ２、トランジスタ群５２１ｅ２とする（図３２３を参照のこと。図３２３はソースドライバＩＣ１４のレイアウトの概念図である。）。
【０７５３】
また、図３２９に図示するように、Ｒ、Ｇ、Ｂのトランジスタ群５２１を規則ただしく配置してもよい。また、図３３０に図示するように、高階調側のトランジスタ群５２１Ｈと低階調側のトランジスタ群５２１Ｌを、ＲＧＢで規則ただしく配置してもよい。
【０７５４】
トランジスタ群５２１ｆ１とトランジスタ群５２１ｆ２の切り替えは選択スイッチ３００１ａで行う。選択スイッチ３００１ａをａ側にするとトランジスタ群５２１ｆ１が選択され、ｂ側にするとトランジスタ群５２１ｆ２が選択される。選択スイッチ３００１ｂをａ側にするとトランジスタ群５２１ｅ１が選択され、ｂ側にするとトランジスタ群５２１ｅ２が選択される。
なお、以上の実施例ではトランジスタ群５２１ｆ、トランジスタ群５２１ｅを２個形成または配置するとしたが、これに限定するものではなく、３個以上形成または配置してもよい。この場合、選択スイッチ３００１は３入力の１選択スイッチとなる。また、複数形成または配置するトランジスタ群５２１はトランジスタ群５２１ｆとトランジスタ群５２１ｅに限定するものではなく、他のトランジスタ群５２１を複数個形成してもよい。ただし、単位電流源４８４の個数が多いほど、トランジスタ特性の偏りによる出力バラツキへの影響が大きくなる。したがって、トランジスタ群５２１でも単位トランジスタ数が多いものを複数個形成または配置することが好ましい。また、画像は、中間調表示でバラツキがあると目立ちやすい。したがって、中間調の表示に寄与するトランジスタ群５２１を複数形成または配置することが好ましい。図２９９の６４階調表示（総トランジスタ数は６３個（１＋２＋４＋８＋１６＋３２））の場合は、トランジスタ群５２１ｅ（単位電流源の個数は１６個）、トランジスタ群５２１ｆ（単位電流源の個数は３２個）が該当する。トランジスタ群５２１ｅは階調１６以上、トランジスタ群５２１ｆは階調３２以上で電流を出力する。この範囲が中間調表示に該当するからである。したがって、階調数をＹとしたとき、Ｙ／５以上（２Ｙ）／３階調以下で動作するトランジスタ群５２１のうち、少なくとも１つのトランジスタ群５２１を複数以上形成または配置するとよい。
【０７５５】
選択スイッチ３００１の切り替えは、１フィールド（１フレーム）（１Ｆと表現する）ごとに、ａ側（トランジスタ群５２１ｆ１、トランジスタ群５２１ｅ１を選択）とｂ側（トランジスタ群５２１ｅ１、トランジスタ群５２１ｆ２を選択）とを切り替える。この概念図を図３２４に図示する。なお、図３２４では説明を容易にするため、トランジスタ群５２１ｆ１とトランジスタ群５２１ｆ２の切り替えした表示を図示している。表示画面５０でトランジスタ群５２１ｆ１またはトランジスタ群５２１ｆ２と記載しているのは、トランジスタ群５２１ｆ１またはトランジスタ群５２１ｆ２からのプログラム電流Ｉｗがソース信号線１８に出力され、画素１６に書き込まれた状態を図示している。もちろん、自然画の画像表示では他のトランジスタ群５２１も動作するので、図３２４のようにはならない。あくまでも、図３２４は説明のために、画面が白ラスター表示であり、さらにトランジスタ群５２１ｆなどの階調の白ラスター表示がされているとしている。なお、以上の図面の説明事項は、他の図面（図３２５、図３２６）などにおいても同様である。
【０７５６】
図３２４は、第１Ｆでトランジスタ群５２１ｆ１を選択し、第２Ｆでトランジスタ群５２１ｆ２を選択して画像を表示している。また、第３Ｆ以降も繰り返し、トランジスタ群５２１ｆ１を選択し、第４Ｆでトランジスタ群５２１ｆ２を表示する。以上のように、複数のトランジスタ群５２１を交互に動作させ、画素にプログラム電流Ｉｗを書き込むことのより出力電流のバラツキを平均化することができ、均一な画像表示を実現できる。
図３２４の実施例では第１Ｆでトランジスタ群５２１ｆ１の出力電流で画像を表示し、第２Ｆでトランジスタ群５２１ｆ２を表示するとしたが、これに限定するものではない。たとえば、第１Ｆおよび第２Ｆでトランジスタ群５２１ｆ１の出力電流で画像を表示し、第３Ｆおよび第４Ｆでトランジスタ群５２１ｆ２の出力電流で画像を表示し、第５Ｆおよび第６Ｆでトランジスタ群５２１ｆ１の出力電流で画像を表示するとしてもよい。つまり、本発明は、複数のトランジスタ群５２１を交互に動作させることにより、画素１６に書き込む電流を平均化し、画像表示においてバラツキを低減するものであるからである。
【０７５７】
図３２４はフィールド（フレーム）ごとに画素１６に書き込むトランジスタ群５２１を選択して切り替えることにより均一表示を実現するものであった。しかし、本発明はこれに限定されるものではない。図３２５に図示するように、１画素行（もしくは複数画素行）ごとに、画素に書き込むプログラム電流Ｉｗを出力するトランジスタ群５２１を切り替えてもよい。図３２５の（ａ）は第１Ｆの画面５０の書き込み状態を概念的に図示している。図３２５の（ａ）では奇数画素行にトランジスタ群５２１ｆ１の出力電流を書き込み、偶数画素行にトランジスタ群５２１ｆ２の出力電流を書き込む。第２Ｆでは図３２５の（ｂ）に図示するように、偶数画素行にトランジスタ群５２１ｆ１の出力電流を書き込み、奇数画素行にトランジスタ群５２１ｆ２の出力電流を書き込む。以降のフィールド（フレーム）ではこの動作を交互に繰り返す。
【０７５８】
図３２５では、１画素行もしくは複数画素行ごとに画素１６に書き込むトランジスタ群５２１を切り替え、かつ、１フレーム（フィールド）もしくは複数のフレーム（フィールド）ごとに画素１６に書き込むトランジスタ群５２１を切り替える。以上のように動作させることにより、画素１６に書き込む電流を平均化し、画像表示においてバラツキを低減することができる。つまり、図３２５では１水平走査期間ごとに画素行１６に書き込むトランジスタ群５２１を変化させる（水平同期信号に同期してトランジスタ群５２１を変化させる）。もちろん、複数画素行（複数水平走査期間）ごとにトランジスタ群５２１を変化させてもよい（つまり、周期は２水平走査期間）。以上の事項は図３１１でも同様である。
【０７５９】
図３２５は画素行ごとに画素１６に書き込むトランジスタ群５２１を選択して切り替え、かつフレーム（フィールド）ごとに画素１６に書き込むトランジスタ群５２１を切り替えることにより均一表示を実現するものであった。しかし、本発明はこれに限定されるものではない。図３２６に図示するように、１画素列（もしくは複数画素列）ごとに、画素に書き込むプログラム電流Ｉｗを出力するトランジスタ群５２１を切り替えてもよい。
【０７６０】
図３２６の（ａ）は第１Ｆの画面５０の書き込み状態を概念的に図示している。図３２６の（ａ）では奇数画素列にトランジスタ群５２１ｅ１の出力電流を書き込み、偶数画素列にトランジスタ群５２１ｅ２の出力電流を書き込む。第２Ｆでは図３２６の（ｂ）に図示するように、偶数画素列にトランジスタ群５２１ｅ１の出力電流を書き込み、奇数画素列にトランジスタ群５２１ｅ２の出力電流を書き込む。以降のフィールド（フレーム）ではこの動作を交互に繰り返す。図３２６では１垂直同期期間ごとに画素行１６に書き込むトランジスタ群５２１を変化させる（垂直同期信号に同期してトランジスタ群５２１を変化させる）。周期は２垂直走査期間である。もちろん、複数垂直走査期間ごとにトランジスタ群５２１を変化させてもよい。以上の事項は図３１２でも同様である。
【０７６１】
図３２６では、１画素列もしくは複数画素列ごとに画素１６に書き込むトランジスタ群５２１を切り替え、かつ、１フレーム（フィールド）もしくは複数のフレーム（フィールド）ごとに画素１６に書き込むトランジスタ群５２１を切り替える。以上のように動作させることにより、画素１６に書き込む電流を平均化し、画像表示においてバラツキを低減することができる。
なお、図３２５は画素行ごとに画素１６に書き込むトランジスタ群５２１を切り替えるとし、図３２６は画素列ごとに画素１６に書き込むトランジスタ群５２１を切り替えるとしたが、これに限定するものではない。たとえば、図３２５と図３２６とを組み合わせてもよい。つまり、隣接した画素行に書き込むトランジスタ群５２１を変化させるとともに、隣接した画素列に書き込むトランジスタ群５２１を変化させる。もちろん、隣接した画素行または画素列に限定するものではなく、複数の画素行あるいは複数の画素列を組として、画素１６に書き込むトランジスタ群５２１を変化させてもよい。また、Ｒ、Ｇ、Ｂで画素１６に書き込むトランジスタ群５２１を変化させてもよい。
【０７６２】
また、以上のトランジスタ群５２１を、フィールド（フレーム）、画素行、画素列で切り替えるという概念が、本発明の他の実施例にも適用することができることは言うまでもない。
【０７６３】
図３００の実施例は、階調数以上の単位電流源４８４からなるトランジスタ群５２１を形成または配置するものであった（つまり、階調表示に重複したトランジスタ群５２１を複数形成する）。トランジスタ群５２１の出力バラツキが偏って発生するのは、チップ内でトランジスタ群５２１を構成する単位トランジスタをあまりにも密集して配置するためである。もちろん、密集させることのより、単位トランジスタの特性が均一にはなる。しかし、チップ内である位置に特異的にモビリティなどが異なって形成される場合がある。この場合、１つのトランジスタ群５２１がこの特異的な箇所に配置されてしまうと、階調出力電流が異常となる。トランジスタ群５２１を構成する単位トランジスタ数が少ない場合は、このトランジスタ群５２１がこの特異的な箇所に配置されても出力電流が小さいため、自然画表示では目立つことはない。しかし、トランジスタ群５２１を構成する単位トランジスタ４８４数が多い（図２９９では、トランジスタ群５２１ｆ、トランジスタ群５２１ｅなど）と、出力電流が大きいため、不自然な画像表示となる。
【０７６４】
図３０１の実施例は、単位トランジスタ数４８４が多いトランジスタ群５２１ｆを複数に分割して配置した実施例である。チップ１４内のレイアウトの概念図を図３２７に図示する。つまり、１ビットの階調信号に対応するトランジスタ群５２１が複数のサブトランジスタ群５２１に分割されている。なお、分割するサブトランジスタ群５２１は均等に分割（図３０１では、単位トランジスタ４８４が１６ずつの２分割）することに限定するものではない。たとえば、トランジスタ群５２１ｆ１を２０個の単位トランジスタから構成され、トランジスタ群５２１ｆ２を残りの１２個の単位トランジスタから構成されるとしてもよい。以上の事項は、本発明の他の実施例においても適用できることは言うまでもない。
【０７６５】
トランジスタ群５２１ｆは３２個の単位トランジスタ４８４で構成される。図３０１では２分割し、１６個の単位トランジスタで構成されるトランジスタ群５２１ｆ１とトランジスタ群５２１ｆ２に分割している。また、トランジスタ群５２１ｆ１とトランジスタ群５２１ｆ２との形成位置はチップ内で離してレイアウトしている。具体的には図３２７に図示するように、トランジスタ群５２１ｆ１とトランジスタ群５２１ｆ２との間にトランジスタ群５２１ｅを配置している。なお、分割は８の倍数で行うことが好ましい。レイアウトが容易になり、また階調制御も容易となるからである。
【０７６６】
図３０１の動作は図２９９、図３００と同様である。スイッチ４８１ｆがオンすることによりトランジスタ群５２１ｆ１とトランジスタ群５２１ｆ２にプログラム電流Ｉｗが流れる。スイッチ４８１ｅがオンすることによりトランジスタ群５２１ｅにプログラム電流Ｉｗが流れる。以上のように、画像データに応じて該当スイッチ４８１がオンオフ制御され、該当トランジスタ群５２１にプログラム電流Ｉｗが流れてソース信号線１８に印加される。
図３０２の実施例は、図３０１に比較してさらにトランジスタ群５２１を多数の分割した実施例である。トランジスタ群５２１ｆは３２個の単位トランジスタ４８４で構成される。図３０２では４分割し、８個の単位トランジスタで構成されるトランジスタ群５２１ｆ１、トランジスタ群５２１ｆ２、トランジスタ群５２１ｆ３、トランジスタ群５２１ｆ４に分割している。トランジスタ群５２１ｅについても、トランジスタ群５２１ｅ１、トランジスタ群５２１ｅ２に分割している。また、トランジスタ群５２１ａ、トランジスタ群５２１ｂ、トランジスタ群５２１ｃ、トランジスタ群５２１ｄについてもレイアウト位置を図２９９などとは変化させている。
【０７６７】
図３０２の動作は図２９９、図３００と同様である。スイッチ４８１ｆがオンすることによりトランジスタ群５２１ｆ１、トランジスタ群５２１ｆ２、トランジスタ群５２１ｆ３、トランジスタ群５２１ｆ４にプログラム電流Ｉｗが流れる。スイッチ４８１ｅがオンすることによりトランジスタ群５２１ｅ１、トランジスタ群５２１ｅ２にプログラム電流Ｉｗが流れる。以上のように、画像データに応じて該当スイッチ４８１がオンオフ制御され、該当トランジスタ群５２１にプログラム電流Ｉｗが流れてソース信号線１８に印加される。
【０７６８】
以上の実施例は説明を容易にするため、単色表示の場合を例示して説明をした。以降、Ｒ、Ｇ、Ｂによるカラー表示を例示して説明をする。なお、以降の実施例は、ＲＧＢの３原色を例示しているが、これに限定するものではなく、シアン、イエロー、マゼンダの３原色に置き換えてもよく、また、ＲとＧと言うように２色表示にも適用できることは言うまでもない。また、Ｒ、Ｇ、Ｂ、シアン、イエロー、マゼンダの６色表示などにも適用することができる。
以降の実施例は、カラー表示の場合を例示しているが、図２９９、図３００、図３０１などで説明したレイアウト、駆動方式、構成、動作などを組み合わせることができることは言うまでもない。また、Ｒ、Ｇ、Ｂのレイアウトで表現しているが、これを単色と考えることもできる。たとえば、図３０３のＲの隣接はＧであり、その隣はＢである。しかし、これらをすべて単一色のトランジスタ群５２１と考えても良い。つまり、本発明は、トランジスタ群５２１を構成する単位トランジスタを一定の条件で分散させることにより出力バラツキを低減するものである。したがって、隣接したトランジスタ群５２１のレイアウトと入れ替えることにより出力バラツキ低減できると考えるのであれば、ＲＧＢで区別するものではなくても効果を発揮する。
【０７６９】
図３０３は図４８、図１６６の配置をＲＧＢで表現した図面である。レイアウトの概念図を図３２８に図示する。なお、図示を容易にするために、スイッチ４８１などを省略している。また、説明を容易にするため、レイアウト位置を横方向（チップの短辺方向）に“ａ ｂ ｃ ｄ ｅ ｆ”と記号を付加し、縦方向（チップの長辺方向）に“１ ２ ３ ４ ５ ６ ”と記号を付加している。説明のためのレイアウト位置は“ａ１”、“ｄ３”などと表現する。
【０７７０】
図３０４は本発明の実施例である。１、２、３の３つに位置でＲＧＢのトランジスタ群５２１が配置され、繰り返してレイアウトされている。赤（Ｒ）は、トランジスタ群５２１ｆが“ｆ１”に配置され、トランジスタ群５２１ｅが“ｅ２”に配置され、トランジスタ群５２１ｄが“ｄ３”に配置され、トランジスタ群５２１ｃが“ｃ１”に配置され、トランジスタ群５２１ｂが“ｂ２”に配置され、トランジスタ群５２１ａが“ａ３”に配置されている。以上のように、レイアウト位置変化させている。
【０７７１】
緑（Ｇ）は、トランジスタ群５２１ｆが“ｆ２”に配置され、トランジスタ群５２１ｅが“ｅ３”に配置され、トランジスタ群５２１ｄが“ｄ１”に配置され、トランジスタ群５２１ｃが“ｃ２”に配置され、トランジスタ群５２１ｂが“ｂ３”に配置され、トランジスタ群５２１ａが“ａ１”に配置されている。以上のように、レイアウト位置変化させている。
【０７７２】
同様に青（Ｂ）は、トランジスタ群５２１ｆが“ｆ３”に配置され、トランジスタ群５２１ｅが“ｅ１”に配置され、トランジスタ群５２１ｄが“ｄ２”に配置され、トランジスタ群５２１ｃが“ｃ３”に配置され、トランジスタ群５２１ｂが“ｂ１”に配置され、トランジスタ群５２１ａが“ａ２”に配置されている。以上のように、レイアウト位置変化させている。
【０７７３】
以上のように、トランジスタ群５２１のレイアウト位置を図３０３のように直線的にするのではなく、“１”、“２”、“３”位置に入れ替えることのより、トランジスタ群５２１を構成する単位トランジスタ４８４の特性に偏りがなくなり、各出力端子からのプログラム電流Ｉｗのバラツキを低減することができる。また、図３００に図示するように複数のトランジスタ群５２１を形成または配置して１Ｆ周期などで切り替え選択してもよい。また、図３０１、図３０２のようにトランジスタ群５２１を分割しても良い。また、トランジスタ群５２１配置を入れ替えてもよいことは言うまでもない。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。
【０７７４】
なお、先にも説明したがレイアウト位置の入れ替えにより出力電流のバラツキを低減する効果は、図３０４のようにＲＧＢにすることなく、発揮できる効果である。したがって、隣接したトランジスタ群５２１のレイアウトと入れ替えることにより出力バラツキ低減できると考えるのであれば、ＲＧＢで区別するものではなくても効果を発揮する。
【０７７５】
図３０４は３つのレイアウトライン“１ ２ ３”、“４、５、６”・・・・・の組でトランジスタ群５２１を入れ替える実施例であった。図３０５は１ラインずつ選択するトランジスタ群５２１を変化させた実施例である。
【０７７６】
赤（Ｒ）を例示して説明すれば、トランジスタ群５２１ｆが“ｆ１”に配置され、トランジスタ群５２１ｅが“ｅ２”に配置され、トランジスタ群５２１ｄが“ｄ３”に配置され、トランジスタ群５２１ｃが“ｃ４”に配置され、トランジスタ群５２１ｂが“ｂ５”に配置され、トランジスタ群５２１ａが“ａ６”に配置されている。以上のように、レイアウト位置変化させている。
【０７７７】
同様に緑（Ｇ）を例示して説明すれば、トランジスタ群５２１ｆが“ｆ２”に配置され、トランジスタ群５２１ｅが“ｅ３”に配置され、トランジスタ群５２１ｄが“ｄ４”に配置され、トランジスタ群５２１ｃが“ｃ５”に配置され、トランジスタ群５２１ｂが“ｂ６”に配置され、トランジスタ群５２１ａが“ａ７”に配置されている。以上のように、１行ずつ選択するトランジスタ群５２１のレイアウト位置変化させている。
【０７７８】
図３０６の実施例は、主として低階調表示に動作するトランジスタ群５２１Ｌ（図５６のＬ０〜Ｌ４端子で制御される単位トランジスタ４８４）と、高階調表示で動作するトランジスタ群５２１Ｈ（図５７のＨ０〜Ｈ５端子で制御される単位トランジスタ４８４）のレイアウト位置を変化させたものである。
【０７７９】
図３０６において、赤（Ｒ）のトランジスタ群５２１Ｌは“ａ１”位置の配置し、トランジスタ群５２１Ｈは“ｂ１”に配置する。緑（Ｇ）のトランジスタ群５２１Ｌは“ａ２”位置の配置し、トランジスタ群５２１Ｈは“ｂ２”位置に配置する。青（Ｂ）のトランジスタ群５２１Ｌは“ａ３”位置の配置し、トランジスタ群５２１Ｈは“ｂ３”位置に配置する。
【０７８０】
次の赤（Ｒ）のトランジスタ群５２１Ｈは“ａ４”位置の配置し、トランジスタ群５２１Ｌは“ｂ４”に配置する。緑（Ｇ）のトランジスタ群５２１Ｈは“ａ５”位置の配置し、トランジスタ群５２１Ｌは“ｂ５”位置に配置する。青（Ｂ）のトランジスタ群５２１Ｈは“ａ６”位置の配置し、トランジスタ群５２１Ｌは“ｂ６”位置に配置する。以降はその繰り返しである。
【０７８１】
図３０６のレイアウトでは、Ｒに着目して観察すると、隣接したＲの出力電流回路のトランジスタ群５２１Ｈとトランジスタ群５２１Ｌの配置は、交互に変化（入れ替えている）していることがわかる。以上のように、隣接したトランジスタ群５２１のレイアウトと入れ替えることにより出力バラツキを低減できる。
【０７８２】
以上はＲＧＢの場合である。単色として検討するのであれば（単にレイアウト位置の変更と考えるのであれば）、“ａ１”位置にトランジスタ群５２１Ｌ、“ｂ１”位置にトランジスタ群５２１Ｈを配置し、“ｂ１”位置にトランジスタ群５２１Ｈ、“ｂ２”位置にトランジスタ群５２１Ｌを配置し、“ａ３”位置にトランジスタ群５２１Ｌ、“ｂ３”位置にトランジスタ群５２１Ｈを配置するというようにレイアウトすればよい（図３０８は、ＲＧＢの場合である。図３０８でＲＧＢと考えない場合である）。
【０７８３】
図３０７は、１行（“１ ２ ３ ４ ５ ・・・・・”）にトランジスタ群５２１Ｌとトランジスタ群５２１Ｈを複数組レイアウトした実施例である。“ａ１”位置および“ｂ１”位置のトランジスタ群５２１はＲ１（赤の１）のソース信号線１８の出力となる。“ｃ１”位置および“ｄ１”位置のトランジスタ群５２１はＲ２（赤の２）のソース信号線１８の出力となる。“ｅ１”位置および“ｆ１”位置のトランジスタ群５２１はＲ３（赤の３）のソース信号線１８の出力となる。
【０７８４】
同様に、“ａ２”位置および“ｂ２”位置のトランジスタ群５２１はＧ１（緑の１）のソース信号線１８の出力となる。“ｃ２”位置および“ｄ２”位置のトランジスタ群５２１はＧ２（緑の２）のソース信号線１８の出力となる。“ｅ２”位置および“ｆ２”位置のトランジスタ群５２１はＧ３（緑の３）のソース信号線１８の出力となる。
【０７８５】
また、“ａ３”位置および“ｂ３”位置のトランジスタ群５２１はＢ１（青の１）のソース信号線１８の出力となる。“ｃ３”位置および“ｄ３”位置のトランジスタ群５２１はＢ２（青の２）のソース信号線１８の出力となる。“ｅ３”位置および“ｆ３”位置のトランジスタ群５２１はＢ３（青の３）のソース信号線１８の出力となる。以下は同様に繰り返してレイアウトされる。
【０７８６】
図３０８の実施例は、低階調領域のトランジスタ群５２１Ｌと、高階調領域のトランジスタ群５２１Ｈとが組みとなって、配置された実施例である。図３０９は、低階調領域のトランジスタ群５２１Ｌの各ビットに対応する単位トランジスタと、高階調領域のトランジスタ群５２１Ｈの各ビットに対応する単位トランジスタとが、交互（分散されて）に配置された実施例である。以上のように本発明のトランジスタ群５２１の配置分散には多種多様の構成がある。本発明の構成を実施することにより、出力電流Ｉｗのバラツキがなくなり、均一な画像表示を実現できる。
【０７８７】
以上のようにトランジスタ群５２１の配置などを考慮することにより、均一な画像表示を実現できる。さらに、以下に説明する駆動方式を実施することのよりさらに均一な画像表示を実現できる。ただし、以下に説明する駆動方式は単独の実施でも効果を発揮することは言うまでもない。
【０７８８】
まず、図２９９を用いて説明をする。トランジスタ群５２１の単位トランジスタ４８４が動作状態となる個数でプログラム電流Ｉｗが出力される。すべての単位トランジスタ４８４がオフ状態の時、階調０であり、すべてのトランジスタ群５２１の単位トランジスタがオン状態の時、階調は６３である。
【０７８９】
階調３２は、トランジスタ群５２１ｆの単位トランジスタ４８４がオン状態である（スイッチ４８１ｆがオン状態であり、他のスイッチ４８１はオフ状態である）。階調３１はトランジスタ群５２１ａ、トランジスタ群５２１ｂ、トランジスタ群５２１ｃ、トランジスタ群５２１ｄ、トランジスタ群５２１ｅの単位トランジスタ４８４がオン状態である（スイッチ４８１ｆがオフ状態であり、他のスイッチ４８１はオン状態である）。
【０７９０】
このため、階調３２と階調３１では、オンする単位トランジスタ４８４が全く異なる。そのため、トランジスタ群５２１ｆの単位トランジスタと他のトランジスタ群５２１の単位トランジスタに特性差があると階調飛びが発生する。また、各ソース信号線１８への出力電流のバラツキが目立ちやすくなる。
【０７９１】
この課題に対して、本発明は図３１０に図示する駆動方式を実施する。なお、理解を容易にするため、階調３２を例示して図示している。表示画面５０に“３２”と記載しているのは、階調３２の白ラスター表示であることを示している（トランジスタ群５２１ｆのみが動作している）。表示画面５０に“３１”と記載しているのは、階調３１の白ラスター表示であることを示している（トランジスタ群５２１ｆ以外が動作している）。つまり、第１Ｆでは階調３２を表示し、第２Ｆでは階調３１を表示し、この階調３２と階調３１とを交互に繰り返して画像表示を行う。つまり、階調表示を行うのに、１つのトランジスタ群５２１に固定されることなく、他のトランジスタ群５２１を動作させることにより画像表示を行う。以上のように複数フィールト（フレーム）を使用して多数の単位トランジスタ４８４を動作させて画像を表示することにより、出力バラツキが発生せず、均一な画像表示を実現できる。
【０７９２】
以上の動作を一般的に表現すれば以下のとおりとなる。第１Ｆでは、映像信号のデータをそのまま、スイッチ４８１のオンオフデータに変換する。次の第２Ｆでは、映像信号のデータを−１した後、スイッチ４８１のオンオフデータに変換する。次の第３Ｆでは、映像信号のデータをそのまま、スイッチ４８１のオンオフデータに変換する。次の第４Ｆでは、映像信号のデータを−１した後、スイッチ４８１のオンオフデータに変換する。以上の動作を繰り返して画像を表示する。つまり、画像表示に寄与するトランジスタ群５２１が均一に動作する。階調３２はトランジスタ群５２１ｆが動作し、−１された階調３１は、トランジスタ群５２１ｆ以外が動作する。したがって、すべてのトランジスタ群５２１の単位トランジスタ４８４が動作することになり、画像表示における出力電流のバラツキは大幅に低減する。また、駆動方法も、１Ｆ信号に同期して映像信号を−１するか、否かだけであるので実現も容易である。ただし、階調０は−１することができない（すべてのトランジスタ群５２１の単位トランジスタ４８４がオフ状態である）。したがって、階調０は０のままとする。
【０７９３】
画像表示は、映像信号と−１した映像信号との中間的な画像表示となる。しかし、この差はわずかである。また、画像表示はわずかに輝度が低下した状態だけである。効果としては、トランジスタ群５２１の特性バラツキが表示されることがなく、非常に均一な画像表示を実現できる。
【０７９４】
なお、実施例では、映像信号を−１するとしたが、これに限定するものではない。映像信号を＋１してもよい。つまり、第１Ｆでは、映像信号のデータをそのまま、スイッチ４８１のオンオフデータに変換する。次の第２Ｆでは、映像信号のデータを＋１した後、スイッチ４８１のオンオフデータに変換する。次の第３Ｆでは、映像信号のデータをそのまま、スイッチ４８１のオンオフデータに変換する。次の第４Ｆでは、映像信号のデータを＋１した後、スイッチ４８１のオンオフデータに変換する。以上の動作を繰り返して画像を表示する。
【０７９５】
さらに、−１と＋１とを組み合わせてもよい。つまり、第１Ｆでは、映像信号のデータをそのまま、スイッチ４８１のオンオフデータに変換する。次の第２Ｆでは、映像信号のデータを−１した後、スイッチ４８１のオンオフデータに変換する。次の第３Ｆでは、映像信号のデータをそのまま、スイッチ４８１のオンオフデータに変換する。次の第４Ｆでは、映像信号のデータを＋１した後、スイッチ４８１のオンオフデータに変換する。以上の動作を４Ｆ周期で繰り返して画像を表示する。
【０７９６】
また、映像信号を−１するとしたが、これに限定されるものではない。−２以上あるいは＋２以上としてもよい。本発明は、映像信号に対応するトランジスタ群５２１の単位トランジスタ４８４以外の単位トランジスタ４８４を動作させることにより、複数フィールド（フレーム）で平均化し、均一な画像表示を実現することを目的とするからである。したがって、本来の映像信号を変化させる大きさに限定されるものではない。
【０７９７】
図３１０は、第１Ｆでトランジスタ群５２１ｆを選択し、第２Ｆでトランジスタ群５２１ｆ以外のトランジスタ群５２１を選択して画像を表示している。また、第３Ｆ以降も繰り返し、トランジスタ群５２１ｆを選択し、第４Ｆでトランジスタ群５２１以外のトランジスタ群５２１を動作させる。以上のように、複数のトランジスタ群５２１を交互に動作させ、画素にプログラム電流Ｉｗを書き込むことのより出力電流のバラツキを平均化することができ、均一な画像表示を実現できる。
【０７９８】
図３１０はフィールド（フレーム）ごとに画素１６に書き込むトランジスタ群５２１を選択して切り替える（というよりはオンさせるトランジスタ群５２１の単位トランジスタを変化させると言う方が適切である。また、他のトランジスタ群５２１を動作させる、あるいは他のトランジスタ群５２１を加えると言う方が適切である。しかし、ここでは、説明を容易にするため、切り替えるという表現を採用する）ことにより均一表示を実現するものであった。しかし、本発明はこれに限定されるものではない。図３１１に図示するように、１画素行（もしくは複数画素行）ごとに、画素に書き込むプログラム電流Ｉｗを出力するトランジスタ群５２１を切り替えてもよい。図３１１の（ａ）は第１Ｆの画面５０の書き込み状態を概念的に図示している。図３１１の（ａ）では奇数画素行にトランジスタ群５２１ｆの出力電流を書き込み、偶数画素行にトランジスタ群５２１ｆ以外のトランジスタ群５２１の出力電流を書き込む。第２Ｆでは図３１１の（ｂ）に図示するように、偶数画素行にトランジスタ群５２１ｆの出力電流を書き込み、奇数画素行にトランジスタ群５２１ｆ以外のトランジスタ群５２１の出力電流を書き込む。以降のフィールド（フレーム）ではこの動作を交互に繰り返す。
なお、以上の実施例は、理解を容易にするために、階調３２を例示しているだけである。一般的には図３１０で説明した映像信号変換を実施する。
【０７９９】
図３１１では、１画素行もしくは複数画素行ごとに画素１６に書き込むトランジスタ群５２１を切り替え、かつ、１フレーム（フィールド）もしくは複数のフレーム（フィールド）ごとに画素１６に書き込むトランジスタ群５２１を切り替える。以上のように動作させることにより、画素１６に書き込む電流を平均化し、画像表示においてバラツキを低減することができる。
【０８００】
図３１１は画素行ごとに画素１６に書き込むトランジスタ群５２１を選択して切り替え、かつフレーム（フィールド）ごとに画素１６に書き込むトランジスタ群５２１を切り替えることにより均一表示を実現するものであった。しかし、本発明はこれに限定されるものではない。図３１２に図示するように、１画素列（もしくは複数画素列）ごとに、画素に書き込むプログラム電流Ｉｗを出力するトランジスタ群５２１を切り替えてもよい。図３１１の（ａ）は第１Ｆの画面５０の書き込み状態を概念的に図示している。図３１１の（ａ）では奇数画素列にトランジスタ群５２１ｆの出力電流を書き込み、偶数画素列にトランジスタ群５２１ｆ以外のトランジスタ群５２１の出力電流を書き込む。第２Ｆでは図３１１の（ｂ）に図示するように、偶数画素列にトランジスタ群５２１ｆの出力電流を書き込み、奇数画素列にトランジスタ群５２１ｆ以外のトランジスタ群５２１の出力電流を書き込む。以降のフィールド（フレーム）ではこの動作を交互に繰り返す。
【０８０１】
図３１１では、１画素列もしくは複数画素列ごとに画素１６に書き込むトランジスタ群５２１を切り替え、かつ、１フレーム（フィールド）もしくは複数のフレーム（フィールド）ごとに画素１６に書き込むトランジスタ群５２１を切り替える。以上のように動作させることにより、画素１６に書き込む電流を平均化し、画像表示においてバラツキを低減することができる。
なお、図３１１は画素行ごとに画素１６に書き込むトランジスタ群５２１を変化させるし、図３２６は画素列ごとに画素１６に書き込むトランジスタ群５２１を変化させるとしたが、これに限定するものではない。たとえば、図３１１と図３１２とを組み合わせてもよい。つまり、隣接した画素行に書き込むトランジスタ群５２１を変化させるとともに、隣接した画素列に書き込むトランジスタ群５２１を変化させる。もちろん、隣接した画素行または画素列に限定するものではなく、複数の画素行あるいは複数の画素列を組として、画素１６に書き込むトランジスタ群５２１を変化させてもよい。また、Ｒ、Ｇ、Ｂで画素１６に書き込むトランジスタ群５２１を変化させてもよい。
【０８０２】
また、以上のトランジスタ群５２１を、フィールド（フレーム）、画素行、画素列で切り替えるという概念が、本発明の他の実施例にも適用することができることは言うまでもない。
【０８０３】
また、以上の実施例では、ソースドライバＩＣ１４に関するもののように表現したが、これに限定するものではない。基板７１に低温ポリシリコン技術、高温ポリシリコン技術、ＣＧＳ技術などで直接形成されたソースドライバ回路１４にも適用できることは言うまでもない。
【０８０４】
以上の実施例は、ソースドライバ回路（ＩＣ）１４により、あるいは駆動方法により均一表示を実現するものであった。以下に説明する実施例は、主として表示パネルの画素配置を考慮することのより、特性バラツキをめだたなくする方式である。もちろん、図７で説明した製造方法と組み合わせることによりさらなる特徴ある効果を発揮できる。また、図２９９から図３１２などで説明した構成、駆動方法と組み合わせることによりさらなる特徴ある効果を発揮できる。また、本明細書で説明した他の駆動方法、構成、仕様などと組み合わせることによりさらなる特徴ある効果を発揮できる。
【０８０５】
図３１３は、本発明の実施例における画素レイアウトである。説明を容易にするため、画素１６にはゲート信号線１７ａ（Ｇ１、Ｇ２、Ｇ３、・・・・・・）を１本だけを図示している。また、ソース信号線１８（Ｓ１、Ｓ２、Ｓ３、Ｓ４、・・・・・）とする。画素１６はＰと記載し、その画素位置を（ｍ，ｎ）で示す。また、ＲＧＢの表現はしていない。
【０８０６】
図３１３は、ソース信号線１８およびゲート信号線１７ａは直線的にかつマトリックス状に配置されている。画素Ｐはゲート信号線Ｇ３にＰ（３，１）、Ｐ（２，２）、Ｐ（３，３）、Ｐ（２，４）、Ｐ（３，５）・・・と接続されている。また、ゲート信号線Ｇ４にＰ（４，１）、Ｐ（３，２）、Ｐ（４，３）、Ｐ（３，４）、Ｐ（４，５）・・・と接続されている。図３１４は図３１３において、ゲート信号線１７ａが選択された時にプログラム電流が書き込まれる画素１６をわかりやすいように図示している。
【０８０７】
つまり、図３１４では、１つのゲート信号線Ｇが選択されると、交互に１画素行ずれた位置の画素１６にプログラム電流Ｉｗが書き込まれる。ソースドライバ回路１４からはもちろんのことながら、書き込む画素位置に応じて出力される映像電流は制御される。
【０８０８】
図３１３のように、書き込まれる画素行が直線的でない（２画素行にわたり、交互の上下位置に書き込まれる）ため、ソースドライバ回路１４から出力されるプログラム電流Ｉｗにバラツキがあっても、千鳥（図３１４では２画素行での千鳥）状に書き込まれるため、バラツキが目立たない。
【０８０９】
図３１５は、本発明の第２の実施例における画素レイアウトである。図３１５は、ソース信号線１８およびゲート信号線１７ａは直線的にかつマトリックス状に配置されている。画素Ｐはゲート信号線Ｇ３にＰ（３，１）、Ｐ（３，２）、Ｐ（２，３）、Ｐ（２，４）、Ｐ（３，５）、Ｐ（３，６）・・・と接続されている。また、ゲート信号線Ｇ４にＰ（４，１）、Ｐ（４，２）、Ｐ（３，３）、Ｐ（３，４）、Ｐ（４，５）、Ｐ（４，６）・・・と接続されている。図３１６は図３１５において、ゲート信号線１７ａが選択された時にプログラム電流が書き込まれる画素１６をわかりやすいように図示している。
【０８１０】
つまり、図３１６では、１つのゲート信号線Ｇが選択されると、２画素列ごとに交互に１画素行ずれた位置の画素１６にプログラム電流Ｉｗが書き込まれる。ソースドライバ回路１４からはもちろんのことながら、書き込む画素位置に応じて出力される映像電流は制御される。
【０８１１】
図３１５のように、書き込まれる画素行が直線的でない（２画素行にわたり、交互の上下位置に書き込まれる）ため、ソースドライバ回路１４から出力されるプログラム電流Ｉｗにバラツキがあっても、千鳥（図３１６では２画素行での千鳥）状に書き込まれるため、バラツキが目立たない。
【０８１２】
図３１７は画素１６位置をゲート信号線１７ａ方向にデルタ配置したものである。図３１７は、ソース信号線１８は直線的に形成されている。ゲート信号線１７ａは１／２画素ずれたようにジグザグに形成されている。画素Ｐはゲート信号線Ｇ２にＰ（２，１）、Ｐ（２，２）、Ｐ（２，３）、Ｐ（２，４）、Ｐ（２，５）、Ｐ（２，６）・・・と接続されている。また、ゲート信号線Ｇ３にＰ（３，１）、Ｐ（３，２）、Ｐ（３，３）、Ｐ（３，４）、Ｐ（３，５）、Ｐ（３，６）・・・と接続されている。図３１８は図３１７において、ゲート信号線１７ａが選択された時にプログラム電流が書き込まれる画素１６をわかりやすいように図示している。
【０８１３】
つまり、図３１８では、１つのゲート信号線Ｇが選択されると、交互に１／２画素行ずれた位置の画素１６にプログラム電流Ｉｗが書き込まれる。ソースドライバ回路１４からはもちろんのことながら、書き込む画素位置に応じて出力される映像電流は制御される。
【０８１４】
図３１８は、書き込まれる画素行が直線的でない（１／２画素行にわたり、交互の上下位置に書き込まれる）ため、ソースドライバ回路１４から出力されるプログラム電流Ｉｗにバラツキがあっても、バラツキが目立たない。
【０８１５】
図３１９は画素１６位置をゲート信号線１７ａ方向に１画素ずらせて配置したものである。図３１９は、ソース信号線１８は直線的に形成されている。ゲート信号線１７ａは１画素ずつジグザグに形成されている。画素Ｐはゲート信号線Ｇ３には、Ｐ（３，１）、Ｐ（２，２）、Ｐ（３，３）、Ｐ（２，４）、Ｐ（３，５）、Ｐ（２，６）・・・と接続されている。また、ゲート信号線Ｇ３には、Ｐ（４，１）、Ｐ（３，２）、Ｐ（４，３）、Ｐ（３，４）、Ｐ（４，５）、Ｐ（３，６）・・・と接続されている。
【０８１６】
つまり、図３１９では、１つのゲート信号線Ｇが選択されると、交互に１画素行ずれた位置の画素１６にプログラム電流Ｉｗが書き込まれる。ソースドライバ回路１４からはもちろんのことながら、書き込む画素位置に応じて出力される映像電流は制御される。図３１９は、書き込まれる画素行が直線的でない（交互の上下位置に書き込まれる）ため、ソースドライバ回路１４から出力されるプログラム電流Ｉｗにバラツキがあっても、バラツキが目立たない。
【０８１７】
図３２０は画素１６位置をソース信号線１７ａ方向にデルタ配置したものである。図３２０は、ゲート信号線１７ａは直線的に形成されている。ソース信号線１８は１／２画素ずれたようにジグザグに形成されている。画素Ｐはソース信号線Ｓ２にＰ（１，２）、Ｐ（２，２）、Ｐ（３，２）、Ｐ（４，２）、Ｐ（５，２）、Ｐ（６，３）・・・と接続されている。また、ソース信号線Ｓ３にＰ（１，３）、Ｐ（２，３）、Ｐ（３，３）、Ｐ（４，３）、Ｐ（５，３）、Ｐ（６，３）・・・と接続されている。
【０８１８】
つまり、図３２０では、１つのゲート信号線Ｇが選択されると、左右方向に、１画素行交互に１／２画素行ずれた位置の画素１６にプログラム電流Ｉｗが書き込まれる。ソースドライバ回路１４からはもちろんのことながら、書き込む画素位置に応じて出力される映像電流は制御される。図３２０は、書き込まれる画素行が直線的でない（２画素行にわたり、１／２画素左右方向にずれて書き込まれる）ため、ソースドライバ回路１４から出力されるプログラム電流Ｉｗにバラツキがあっても、バラツキが目立たない。
【０８１９】
図３２１は画素１６位置をソース信号線１８方向に１画素ずらせて配置したものである。図３２１は、ゲート信号線１７ａは直線的に形成されている。ソース信号線１８は１画素ずつジグザグに形成されている。画素Ｐはソース信号線Ｓ３には、Ｐ（１，２）、Ｐ（２，２）、Ｐ（３，２）、Ｐ（４，３）、Ｐ（５，２）、Ｐ（６，３）・・・と接続されている。また、ソース信号線Ｓ４には、Ｐ（１，３）、Ｐ（２，４）、Ｐ（３，３）、Ｐ（４，４）、Ｐ（５，３）、Ｐ（６，４）・・・と接続されている。
【０８２０】
つまり、図３２１では、１つのゲート信号線Ｇが選択されると、交互に１画素列ずれた位置の画素１６にプログラム電流Ｉｗが書き込まれる。ソースドライバ回路１４からはもちろんのことながら、書き込む画素位置に応じて出力される映像電流は制御される。図３２１は、書き込まれる画素列が直線的でない（交互の左右位置に書き込まれる）ため、ソースドライバ回路１４から出力されるプログラム電流Ｉｗにバラツキがあっても、バラツキが目立たない。
【０８２１】
なお、図１７４、図１７５に図示するように、各トランジスタ群５２１は相互に入れ替えて配置してもよいことは言うまでもない。
【０８２２】
図１６７、図１６８、図１６９では、トランジスタ４７２ｂの電流は抵抗Ｒ１で規定するとしたがこれに限定するものではなく、図１７０に図示するように、電子ボリウム４５１ａ、４５１ｂとしてもよい。図１７０の構成では電子ボリウム４５１ａと電子ボリウム４５１ｂを独立に動作させることができる。したがって、トランジスタ４７２ａ１とトランジスタ４７２ａ２とが流す電流の値を変更することができる。したがって、チップの左右の出力段５２１ｃの出力電流傾きを調整可能である。なお、電子ボリウム４５１は図１７１に図示するように１つにし、２つのオペアンプ７２２を制御するように構成してもよい。また、図６３でスリープスイッチ６３１について説明した。同様に、図１７２のようにスリープスイッチを配置あるいは形成しても良いことは言うまでもない。
【０８２３】
図１６６から図１７２のカレントミラーの１段構成では単位トランジスタ４８４の個数が非常に多いため、ソースドライバＩＣ（回路）１４のドライバ回路出力段について説明を加えておく。なお、説明を容易にするため、図１６８、図１６９を例示して説明をする。しかし、説明はトランジスタ４７３ｂの個数とその総面積、単位トランジスタ４８４の個数と総面積に関わる事項であるので他の実施例にも適用できることは言うまでもない。
【０８２４】
図１６８、図１６９において、トランジスタ群５２１ｂのトランジスタ４７３ｂの総面積（トランジスタ群５２１ｂ内のトランジスタ４７３ｂのＷＬサイズ×トランジスタ４７３ｂ数）をＳｂとする。なお、図１６８、図１６９のようにゲート配線５８１の左右にトランジスタ群５２１ｂがある場合は面積を２倍にする。図１６７のように２つの場合はトランジスタ４７３ｂの面積×２である。なお、トランジスタ群５２１ｂが１個のトランジスタ４７３ｂで構成される場合は、１個のトランジスタ４７３ｂのサイズであることは言うまでもない。
【０８２５】
また、トランジスタ群５２１ｃの単位トランジスタ４８４の総面積（トランジスタ群５２１ｃ内のトランジスタ４８４のＷＬサイズ×トランジスタ４８４数）をＳｃとする。トランジスタ群５２１ｃの個数をｎとする。ｎはＱＣＩＦ＋パネルの場合は１７６である（ＲＧＢごとに基準電流回路が形成されている場合）。
【０８２６】
図１６５の横軸は、Ｓｃ×ｎ／Ｓｂである。縦軸は変動比率であり、変動比率は最も良い状況を１としている。図１６５に図示するようにＳｃ×ｎ／Ｓｂが大きくなるにしたがって、変動比率は悪くなる。Ｓｃ×ｎ／Ｓｂが大きくなることは、出力端子数ｎを一定とすると、トランジスタ群５２１ｃの単位トランジスタ４８４総面積が、トランジスタ群５２１ｂのトランジスタ４７３ｂ総面積に対して広いことを示す。この場合は変動比率が悪くなる。
【０８２７】
Ｓｃ×ｎ／Ｓｂが小さくなることは、出力端子数ｎを一定とすると、トランジスタ群５２１ｃの単位トランジスタ４８４総面積が、トランジスタ群５２１ｂのトランジスタ４７３ｂ総面積に対して狭いことを示す。この場合は変動比率が小さくなる。
【０８２８】
変動許容範囲は、Ｓｃ×ｎ／Ｓｂが５０以下である。Ｓｃ×ｎ／Ｓｂが５０以下であれば、変動比率は許容範囲内であり、ゲート配線５８１の電位変動は極めて小さくなる。したがって、横クロストークの発生もなく、出力バラツキも許容範囲内となり良好な画像表示を実現できる。Ｓｃ×ｎ／Ｓｂが５０以下であれば許容範囲であるが、Ｓｃ×ｎ／Ｓｂを５以下としてもほとんど効果がない。逆に、Ｓｂが大きくなりソースドライバＩＣ１４のチップ面積が増加する。したがって、Ｓｃ×ｎ／Ｓｂは５以上５０以下にすることが好ましい。
【０８２９】
図１８５はＩＣ耐圧を単位トランジスタの出力バラツキの関係を図示してものである。縦軸のバラツキ比率とは、１．８（Ｖ）耐圧プロセスで作製して単位トランジスタ４８４のバラツキを１としている。なお、図１８５は単位トランジスタ４８４の形状Ｌ／Ｗを１２（μｍ）／６（μｍ）とし、各耐圧プロセスで製造した単位トランジスタ４８４の出力バラツキを示している。また、各ＩＣ耐圧プロセスで複数の単位トランジスタを形成し、出力電流バラツキを求めている。ただし、耐圧プロセスは、１．８（Ｖ）耐圧、２．５（Ｖ）耐圧、３．３（Ｖ）耐圧、５（Ｖ）耐圧、８（Ｖ）耐圧、１０（Ｖ）耐圧、１５（Ｖ）耐圧などとびとびである。しかし、説明を容易にするため、各耐圧で形成したトランジスタのバラツキをグラフに記入し、直線で結んでいる。
【０８３０】
図１８５からＩＣ耐圧が９（Ｖ）程度までは、ＩＣプロセスに対するバラツキ比率（単位トランジスタ４８４の出力電流バラツキ）の増加割合は小さい。しかし、ＩＣ耐圧が１０（Ｖ）以上になるとＩＣ耐圧に対するバラツキ比率の傾きが大きくなる。
【０８３１】
図１８５におけるバラツキ比率は３以内が、６４階調から２５６階調表示でのバラツキ許容範囲である。ただし、このばらつき比率は、単位トランジスタ４８４の面積、Ｌ／Ｗにより異なる。しかし、単位トランジスタ４８４の形状などを変化させても、ＩＣ耐圧に対するバラツキ比率の変化傾向はほとんど差がない。ＩＣ耐圧９〜１０（Ｖ）以上でバラツキ比率が大きくなる傾向がある。
【０８３２】
一方、ソースドライバＩＣ（回路）１４の出力端子６８１の電位は、画素１６の駆動用トランジスタ１１ａのプログラム電流により変化する。画素１６の駆動用トランジスタ１１ａが白ラスター（最大白表示）の電流を流す時のゲート端子電位Ｖｗとする。画素１６の駆動用トランジスタ１１ａが黒ラスター（完全黒表示）の電流を流す時のゲート端子電位Ｖｂとする。Ｖｗ−Ｖｂの絶対値は２（Ｖ）以上必要である。また、Ｖｗ電圧が出力端子６８１に印加されている時、単位トランジスタ４８４のチャンネル間電圧は、０．５（Ｖ）必要である。
【０８３３】
したがって、出力端子６８１（端子６８１はソース信号線１８と接続され、電流プログラム時、画素１６の駆動用トランジスタ１１ａのゲート端子電圧が印加される）には、０．５（Ｖ）から（（Ｖｗ−Ｖｂ）＋０．５）（Ｖ）の電圧が印加される。Ｖｗ−Ｖｂは２（Ｖ）であるから、端子６８１は最大２（Ｖ）＋０．５（Ｖ）＝２．５（Ｖ）印加される。したがって、ソースドライバＩＣ１４の出力電圧（電流）がｒａｉｌ−ｔｏ−ｒａｉｌ出力であっても、ＩＣ耐圧としては２．５（Ｖ）必要である。出力端子６８１の振幅必要範囲は、２．５（Ｖ）以上必要である。
【０８３４】
以上のことから、ソースドライバＩＣ１４の耐圧は、２．５（Ｖ）以上１０（Ｖ）以下のプロセスを使用することが好ましい。さらに好ましくは、ソースドライバＩＣ１４の耐圧は、３（Ｖ）以上９（Ｖ）以下のプロセスを使用することが好ましい。ＩＣ耐圧とは、使用できる電源電圧の最大値と同等である。なお、使用できる電源電圧とは、常時使用できる電圧であり、瞬時耐圧ではない。
【０８３５】
なお、以上の説明は、ソースドライバＩＣ１２の使用耐圧プロセスは、２．５（Ｖ）以上１０（Ｖ）以下のプロセスを使用するとした。しかし、この耐圧は、アレイ基板７１に直接にソースドライバ回路１４が形成された実施例（低温ポリシリコンプロセスなど）にも適用される。アレイ基板７１に形成されたソースドライバ回路１４の使用耐圧は１５（Ｖ）以上と高い場合がある。この場合は、ソースドライバ回路１４に使用する電源電圧を図１８５に図示するＩＣ耐圧に置き換えてもよい。また、ソースドライバＩＣ１４にあっても、ＩＣ耐圧とせず、使用する電源電圧に置き換えても良い。
【０８３６】
単位トランジスタ４８４の面積は出力電流のバラツキと相関がある。図１８６は単位トランジスタ４８４の面積を一定とし、単位トランジスタ４８４のトランジスタ幅Ｗを変化させた時のグラフである。図１８６は単位トランジスタ４８４のチャンネル幅Ｗ＝２（μｍ）のバラツキを１としている。
【０８３７】
図１８６で示すようにバラツキ比率は、単位トランジスタのＷが２（μｍ）から９〜１０（μｍ）まで緩やかに増加し、１０（μｍ）以上でバラツキ比率の増加は大きくなる傾向がある。また、チャンネル幅Ｗ＝２（μｍ）以下でバラツキ比率が増加する傾向がある。
【０８３８】
図１８６におけるバラツキ比率は３以内が、６４階調から２５６階調表示でのバラツキ許容範囲である。ただし、このばらつき比率は、単位トランジスタ４８４の面積により異なる。しかし、単位トランジスタ４８４の面積を変化させても、ＩＣ耐圧に対するバラツキ比率の変化傾向はほとんど差がない。
【０８３９】
以上のことから、単位トランジスタ４８４のチャンネル幅Ｗは２（μｍ）以上１０（μｍ）以下とすることが好ましい。さらに好ましくは、単位トランジスタ４８４のチャンネル幅Ｗは２（μｍ）以上９（μｍ）以下とすることが好ましい。また、単位トランジスタ４８４のチャンネル幅Ｗは図１８４のゲート配線５８１のリンキング抑制対策からも上記範囲で形成することが好ましい。
【０８４０】
図１８７は単位トランジスタ４８４のＬ／Ｗと目標値からのずれ（ばらつき）のグラフである。単位トランジスタ４８４のＬ／Ｗ比が２以下では、目標値からのずれが大きい（直線の傾きが大きい）。しかし、Ｌ／Ｗが大きくなるにつれて、目標値のずれが小さくなる傾向にある。単位トランジスタ４８４のＬ／Ｗが２以上では目標値からのずれの変化は小さくなる。また、目標値からのずれ（ばらつき）はＬ／Ｗ＝２以上で、０．５％以下となる。したがって、トランジスタの精度としてソースドライバ回路１４に採用できる。
【０８４１】
以上のことから、単位トランジスタ４８４のＬ／Ｗは２以上にすることが好ましい。しかし、Ｌ／Ｗが大きいということはＬが長くなることを意味しているからトランジスタサイズが大きくなる。したがって、Ｌ／Ｗは４０以下にすることが好ましい。
【０８４２】
また、Ｌ／Ｗの大きさは階調数にも依存する。階調数が少ない場合は、階調と階調との差が大きいため、キンクの影響により単位トランジスタ４８４の出力電流がばらついても問題がない。しかし、階調数が多い表示パネルでは、階調と階調との差が小さいため、キンクの影響により単位トランジスタ４８４の出力電流が少しでもばらつくと階調数が低減する。
【０８４３】
以上のことを勘案し、本発明のソースドライバ回路１４は、階調数をＫとし、単位トランジスタ４８４のＬ／Ｗ（Ｌは単位トランジスタ４８４のチャンネル長、Ｗは単位トランジスタのチャンネル幅）とした時、
（√（Ｋ／１６））≦Ｌ／Ｗ ≦かつ （√（Ｋ／１６））×２０の関係を満足させるように構成（形成）している。
【０８４４】
図１６９などにおいて、トランジスタ群５２１ａのトランジスタ４７３ａの総面積Ｓａとし、トランジスタ群５２１ｂのトランジスタ４７３ｂの総面積Ｓｂとした時、総面積Ｓａと総面積Ｓｂの関係は、出力バラツキに相関がある。この関係を図１８８に図示している。なお、バラツキ比率などに関しては図１８５を参照のこと。
【０８４５】
バラツキ比率は、総面積Ｓｂ：総面積Ｓａ＝２：１（Ｓａ／Ｓｂ＝１／２）の時を１としている。図１８８でもわかるように、Ｓａ／Ｓｂが小さいと急激にバラツキ比率が悪くなる。特にＳａ／Ｓｂ＝１／２以下で悪くなる傾向がある。Ｓａ／Ｓｂが１／２以上では、出力バラツキが低減する。その低減効果は緩やかである。また、Ｓａ／Ｓｂ＝１／２程度で出力バラツキが許容範囲となる。以上のことから、１／２＜＝Ｓａ／Ｓｂの関係となるように形成することが好ましい。しかし、Ｓａが大きくなるとＩＣチップサイズも大きくなることになる。したがって、上限はＳａ／Ｓｂ＝４とすることが好ましい。つまり、１／２＜＝Ｓａ／Ｓｂ＜＝４の関係を満足するようにする。
【０８４６】
なお、Ａ＞＝Ｂは、ＡはＢ以上という意味である。Ａ＞Ｂは、ＡはＢより大きいという意味である。Ａ＜＝Ｂは、ＡはＢ以下という意味である。Ａ＜Ｂは、ＡはＢより小さいという意味である。
【０８４７】
さらには、総面積Ｓｂと総面積Ｓａは、略等しくなるようにすることが好ましい。さらに１出力の単位トランジスタ４８４の個数と、トランジスタ群５２１ｃのトランジスタ６３３ｂの個数とを同数にすることが好ましい。つまり、６４階調表示であれば、１出力の単位トランジスタ４８４は６３個形成される。したがって、トランジスタ群５２１ｃを構成するトランジスタ６３３ｂは６３個形成される。
【０８４８】
また、好ましくは、トランジスタ群５２１ａ、トランジスタ群５２１ｂ、単位トランジスタ群５２１ｃ、単位トランジスタ４８４は、ＷＬ面積が４倍以内のトランジスタで構成することが好ましい。さらに好ましくはＷＬ面積が２倍以内のトランジスタで構成することが好ましい。さらには、すべて同一サイズのトランジスタで構成することが好ましい。つまり、略同一形状のトランジスタでカレントミラー回路、出力電流回路７０４を構成することが好ましい。
【０８４９】
総面積Ｓａは総面積Ｓｂよりも大きくなるようにする。好ましくは、２００Ｓｂ＞＝Ｓａ＞＝４Ｓｂの関係を満足するように構成する。また、すべてのトランジスタ群５２１ｂを構成するトランジスタ６３３ａの総面積とＳａが略等しくなるように構成する。
【０８５０】
図１９１に図示するような、１段接続のソースドライバ回路では、特に表示パネルに画像を表示するとソース信号線１８に印加された電流によりソース信号線電位が変動する。この電位変動によいソースドライバＩＣ１４のゲート配線５８１がゆれる課題がある（図１８４を参照のこと）。図１８４に図示するように、ソース信号線１８に印加される映像信号が変化するポイントでゲート配線５８１にリンキングが発生する。リンキングによりゲート配線５８１の電位が変化するから、単位トランジスタ４８４のゲート電位が変化し、出力電流が変動する。特に、ゲート配線５８１の電位変動は、ゲート信号線１７に沿ったクロストーク（横クロストーク）となる。
【０８５１】
この揺れ（ゲート配線５８１のリンキング（図１８４を参照のこと））は、ソースドライバＩＣ１４の電源電圧が影響する。電源電圧が高いほどリンキングする波高値が大きくなるからでる。最悪、電源電圧まで振幅する。ゲート配線５８１の電圧は、定常値が０．５５〜０．６５（Ｖ）である。したがって、わずかなリンキングの発生でも出力電流の大きさの変動値は大きい。
【０８５２】
図１６３はソースドライバＩＣ１４の電源電圧が１．８（Ｖ）の時を基準にしたゲート配線の電位変動比率である。変動比率はソースドライバＩＣ１４の電源電圧が高くなるにつれて変動比率も大きくなる。変動比率の許容範囲は３程度である。これ以上変動比率が大きいと、横クロストークが発生する。また、変動比率はＩＣ電源電圧が１０〜１２（Ｖ）以上で電源電圧に対する変化割合が大きくなる傾向がある。したがって、ソースドライバＩＣ１４の電源電圧は１２（Ｖ）以下にする必要がある。
【０８５３】
一方、駆動用トランジスタ１１ａが白表示から黒表示の電流を流すために、ソース信号線１８の電位は一定の振幅変化させる必要がある。この振幅必要範囲は、２．５（Ｖ）以上必要である。振幅必要範囲は電源電圧以下である。ソース信号線１８の出力電圧がＩＣの電源電圧を越えることはできないからである。
【０８５４】
以上のことから、ソースドライバＩＣ１４の電源電圧は、２．５（Ｖ）以上１２（Ｖ）以下にする必要がある。この範囲とすることにおりゲート配線５８１の変動が規定範囲に抑制され、横クロストークが発生せず、良好な画像表示を実現できる。
【０８５５】
ゲート配線５８１の配線抵抗も課題となる。ゲート配線５８１の配線抵抗Ｒ（Ω）とは、図１６７では、トランジスタ４７３ｂ１からトランジスタ４７３ｂ２までの配線全長の抵抗である。または、ゲート配線全長の抵抗である。ゲート配線５８１の過渡現象の大きさは、１水平走査期間（１Ｈ）にも依存する。１Ｈ期間が短ければ、過渡現象の影響も大きいからである。配線抵抗Ｒ（Ω）が高いほど過渡現象は発生しやすい。この現象は特に、図１６６から図１７２の１段カレントミラー接続の構成で課題となる。ゲート配線５８１が長く、１つのゲート配線５８１に接続された単位トランジスタ４８４の数が多いためである。もちろん、図１６２の多段接続でも課題であることは言うまでもない。
【０８５６】
図１６４は、ゲート配線５８１の配線抵抗Ｒ（Ω）と１Ｈ期間Ｔ（ｓｅｃ）と掛算（Ｒ・Ｔ）を横軸にとり、縦軸に変動比率をとったグラフである。変動比率の１はＲ・Ｔ＝１００を基準にしている。図１６４でわかるように、Ｒ・Ｔが５以下で変動比率が大きくなる傾向がある。また、Ｒ・Ｔが１０００以上で変動比率が大きくなる傾向がある。したがって、Ｒ・Ｔは５以上１０００以下にすることが好ましい。
【０８５７】
Ｄｕｔｙ比も課題となる。Ｄｕｔｙ比によりソース信号線１８の変動も大きくなるからである。ここで、トランジスタ群５２１ｃの単位トランジスタ４８４の総面積（トランジスタ群５２１ｃ内のトランジスタ４８４のＷＬサイズ×トランジスタ４８４数）をＳｃとする。
【０８５８】
図１８９は横軸をＳｃ×Ｄｕｔｙ比とし、縦軸を変動比率としている。図１８９でわかるようにＳｃ×Ｄｕｔｙ比が５０以上で変動比率が大きくなる傾向がある。また、変動比率が３以下の時が変動許容範囲である。したがって、Ｓｃ×Ｄｕｔｙ比は５０以下で駆動できるように制御することが好ましい。
【０８５９】
変動許容範囲は、Ｓｃ×Ｄｕｔｙ比ｂが５０以下である。Ｓｃ×Ｄｕｔｙ比が５０以下であれば、変動比率は許容範囲内であり、ゲート配線５８１の電位変動は極めて小さくなる。したがって、横クロストークの発生もなく、出力バラツキも許容範囲内となり良好な画像表示を実現できる。Ｓｃ×Ｄｕｔｙ比が５０以下であれば許容範囲であるが、Ｓｃ×Ｄｕｔｙ比を５以下としてもほとんど効果がない。逆に、ソースドライバＩＣ１４のチップ面積が増加する。したがって、Ｓｃ×Ｄｕｔｙ比は５以上５０以下にすることが好ましい。
【０８６０】
図２１１でトランジスタ４７３ｂ１に流す基準電流Ｉｃ１と、トランジスタ４７３ｂ２に流す基準電流Ｉｃ２とを調整することにより、図２１２に図示するように、ソースドライバＩＣ１４ａと１４ｂとのカスケード接続を良好に行えることを説明した。
【０８６１】
なお、図２１１では、基準電流Ｉｃ１とＩｃ２とを調整するとした。しかし、ゲート配線５８１が所定値以上の抵抗値を有していると、トランジスタ４７３ｂ１に流す基準電流Ｉｃ１と、トランジスタ４７３ｂ２に流す基準電流Ｉｃ２とを同一にしても、図２１１のように出力電流の傾斜が補正される。これは、図１９１に図示するように傾斜を補正する補正電流Ｉｄがゲート配線５８１に流れるからである。
【０８６２】
理解を容易にするため、具体的な数値で説明する。Ｉｃ１＝Ｉｃ２＝１０（μＡ）とし、この時、トランジスタ４７３ｂ１のゲート端子電圧Ｖ１＝０．６０（Ｖ）、トランジスタ４７３ｂ２のゲート端子電圧Ｖ２＝０．６１（Ｖ）とする。トランジスタ４７３ｂ２に流れる基準電流とトランジスタ４７３ｂ１に流れる基準電流との差を１％以内にする必要があるから、基準電流＝１０（μＡ）の１％は０．１（μＡ）である。したがって、（Ｖ２−Ｖ１）／０．１（μＡ）＝（０．６１−０．６０）（Ｖ）／０．１（μＡ）＝１００（ＫΩ）となる。したがって、ゲート配線５８１の抵抗値を１００（ＫΩ）とすることにより、出力電流の傾きは調整され、隣接して配置されたソースドライバＩＣ１４の出力電流の差は１％以内の差におさまる。
【０８６３】
ゲート配線５８１が高抵抗であるほど、補正電流Ｉｄの大きさは小さくてよい。しかし、ゲート配線５８１の抵抗値をあまりに高くすると、図１８４のリンキングの波高値も大きくなり、横クロストークの発生が顕著となる。したがって、ゲート配線５８１の抵抗値には適切な範囲が存在する。
【０８６４】
本発明は、ゲート配線５８１のうちすべてをまたは、少なくともゲート配線５８１の一部はポリシリコンからなる配線で形成したことを特徴としている。好ましくは、単位トランジスタ４８４のゲート端子とのコンタクト部あるいは近傍以外をポリシリコンで形成する。ゲート配線５８１は配線幅を調整することにより、あるいは、蛇行させることにより目標の抵抗値に形成あるいは構成する。
【０８６５】
ゲート配線のリンキング発生を抑制するには、ゲート配線５８１を所定値以下の抵抗値にすることで達成できる。また、トランジスタ４７３ｂの総面積Ｓｂ（トランジスタ群５２１ｂの総面積Ｓｂ）を大きくすることにより、達成できる。また、基準電流Ｉｃを大きくすることにより達成できる。
【０８６６】
１出力の単位トランジスタ４８４の面積（１つのトランジスタ群５２１ｃ内の単位トランジスタ４８４の総面積）をＳ０とし、トランジスタ群５２１ｂのトランジスタ４７３ｂの総面積Ｓｂ（図２１３のようにトランジスタ群５２１ｂが複数ある時は、複数のトランジスタ群５２１ｂのトランジスタ４７３ｂの総面積）とする。図１９２はＳｂ／Ｓ０を横軸とし、許容できるゲート配線抵抗（ＫΩ）を縦軸とした時の関係を示している。図１９２の実線の下側の範囲が許容範囲である（リンキングの発生の影響を受けない範囲である）。言い換えれば、横クロストークが実用上、許容できる範囲である。
【０８６７】
図１９２の横軸は、総トランジスタ群５２１ｂの大きさＳｂに対する１出力あたりの単位トランジスタ４８４の大きさＳ０である（６４階調の場合は、単位トランジスタ４８４が６３個分）。Ｓ０を固定値であるとすると、Ｓｂが大きいほど、ゲート配線５８１が許容できる抵抗値も大きくなる。これは、Ｓｂが大きくなるほどゲート配線５８１に対するインピーダンスが低くなり、安定度が増加するためである。
【０８６８】
Ｓ０は出力電流（プログラム電流）を発生させるものであり、また、出力バラツキを一定値以下にする必要から、Ｓ０の大きさは設計上の変更範囲は狭い。一方でゲート配線５８１の抵抗値を所定値とするためには設計制約がある。ゲート配線５８１を高抵抗にするには、配線が細くなり断線が発生する課題、安定度の課題がある。また、Ｓｂを大きくするとチップ面積が大きくなり、コストが高くなる。したがって、ソースドライバＩＣ１４のチップサイズの課題から、Ｓｂ／Ｓ０は５０以下にすることが好ましい、また、ゲート配線５８１の安定した設計、リンキングの課題などの制約から、Ｓｂ／Ｓ０は５以上にすることが好ましい。したがって、５＜＝ Ｓｂ／Ｓ０ ＜＝ ５０の条件を満足させる必要がある。
【０８６９】
図１９２のグラフ（実線）から、Ｓｂ／Ｓ０が小さくなるほど実線カーブの傾きは緩やかになる。また、Ｓｂ／Ｓ０が１５以上では傾きが一定になる傾向がある。したがって、Ｓｂ／Ｓ０が５以上１５以下では、ゲート配線５８１の抵抗値は４００（ＫΩ）以下にする必要がある。また、Ｓｂ／Ｓ０が１５以上５０以下では、Ｓｂ／Ｓ０×２４（ＫΩ）以下にする必要がある。たとえば、Ｓｂ／Ｓ０＝５０の時は、５０×２４＝１２００（ＫΩ）以下にする必要がある。
【０８７０】
トランジスタ４７３ｂに流れる基準電流Ｉｃと、許容ゲート配線抵抗には相関がある。基準電流Ｉｃが大きいほどトランジスタ４７３ｂからゲート配線５８１をみたときのインピーダンスが低くなるからである。図１９３にその関係を示す。図１９３は横軸をトランジスタ４７３ｂ（もしくはトランジスタ群５２１ｂ）に流れる基準電流Ｉｃ（μＡ）である。縦軸が許容できるゲート配線抵抗（ＫΩ）を示している。図１９３の実線の下側の範囲が許容範囲である（リンキングの発生の影響を受けない範囲である）。言い換えれば、横クロストークが実用上、許容できる範囲である。
【０８７１】
基準電流Ｉｃを大きくすれば、ゲート配線５８１の安定度は向上する。しかし、ソースドライバＩＣ１４で消費する無効電流が増加し、また、ゲート配線５８１の電位も高くなる。このことから、基準電流Ｉｃは５０（μＡ）以下にする必要がある。
【０８７２】
基準電流Ｉｃを小さくすれば、ゲート配線５８１の安定度は低下するため、ゲート配線５８１の抵抗値を下げる必要がある。しかし、一定値以下に基準電流を下げると単位トランジスタ５２１ｃからの出力電流のバラツキが大きくなる。つまり出力電流の安定度がなくなる。このことから、基準電流Ｉｃは２（μＡ）以上にする必要がある。以上のことから、トランジスタ４７３ｂに流す基準電流Ｉｃは２（μＡ）以上５０（μＡ）以下にする必要がある。
【０８７３】
図１９３のグラフ（実線）は、２つの直線に近似できる。Ｉｃが２（μＡ）以上１５（μＡ）以下では、ゲート配線５８１の抵抗値（ＭΩ）は、０．０４×Ｉｃ（ＭΩ）以下にする必要がある。たとえば、Ｉｃ＝１５（μＡ）であれば、ゲート配線５８１の抵抗値は、０．０４×１５＝０．６（ＭΩ）以下の条件を満足させる必要がある。
【０８７４】
Ｉｃが１５（μＡ）以上５０（μＡ）以下では、ゲート配線５８１の抵抗値（ＭΩ）は、０．０２５×Ｉｃ（ＭΩ）以下にする必要がある。たとえば、Ｉｃ＝５０（μＡ）であれば、ゲート配線５８１の抵抗値は、０．０２５×５０＝１．２５（ＭΩ）以下の条件を満足させる必要がある。
【０８７５】
１画素行が選択される期間（１水平走査期間（１Ｈ））と、ゲート配線５８１の抵抗Ｒ（ＫΩ）×ゲート配線５８１の長さＤ（ｍ）にも相関がある。１Ｈ期間が短いほど、ゲート配線５８１の電位が正常値に戻るのに要する期間を短くする必要があるからである。また、図２１１のようにゲート配線５８１長Ｄ（＝ドライバＩＣのチップ長さ）が長くなると、トランジスタ４７３ｂから最も遠い単位トランジスタ群５２１ｃの電位変動が許容範囲を越えるからである。この現象は、単位トランジスタ４８４とソース信号線１８間の寄生容量が影響を与えているためと推定される。つまり、ソースドライバＩＣ１４のチップ長Ｄが長くなると単純なゲート配線５８１の抵抗値だけでなく、寄生容量によるゲート配線５８１の電位変動も考慮する必要があることを示している。
【０８７６】
図１９５は横軸を１水平走査期間（μ秒）としている。縦軸がゲート配線抵抗（ＫΩ）とチップ長Ｄ（ｍ）の掛算値である。図１９５の実線の下側の範囲が許容範囲である。Ｒ・Ｄは９（ＫΩ・ｍ）がソースドライバＩＣの作製限界である。これ以上は、コストが高くなり実用的でない。一方、Ｒ・Ｄが０．０５以下では、図１９１の電流Ｉｄが大きくなりすぎ、隣接出力電流の偏差が大きくなりすぎる。したがって、Ｒ・Ｄ（ＫΩ・ｍ）は０．０５以上９以下にする必要がある。
【０８７７】
画素１６を構成するトランジスタ１１をＰチャンネルで構成すると、プログラム電流は画素１６からソース信号線１８に流れ出す方向になる。そのため、ソースドライバ回路の単位トランジスタ４８４（図４８、図５７などを参照のこと）は、Ｎチャンネルのトランジスタで構成する必要がある。つまり、ソースドライバ回路１４はプログラム電流Ｉｗを引き込むように回路構成する必要がある。
【０８７８】
したがって、画素１６の駆動用トランジスタ１１ａ（図１の場合）がＰチャンネルトランジスタの場合は、必ず、ソースドライバ回路１４はプログラム電流Ｉｗを引き込むように、単位トランジスタ４８４をＮチャンネルトランジスタで構成する。ソースドライバ回路１４をアレイ基板７１に形成するには、Ｎチャンネル用マスク（プロセス）とＰチャンネル用マスク（プロセス）の両方を用いる必要がある。概念的に述べれば、画素１６とゲートドライバ回路１２をＰチャンネルトランジスタで構成し、ソースドライバの引き込み電流源のトランジスタはＮチャンネルで構成するのが本発明の表示パネル（表示装置）である。
【０８７９】
したがって、画素１６のトランジスタ１１をＰチャンネルトランジスタで形成し、ゲートドライバ回路１２をＰチャンネルトランジスタで形成する。このように画素１６のトランジスタ１１とゲートドライバ回路１２の両方をＰチャンネルトランジスタで形成することにより基板７１を低コスト化できる。しかし、ソースドライバ１４は、単位トランジスタ４８４をＮチャンネルトランジスタで形成することが必要になる。したがって、ソースドライバ回路１４は基板７１に直接形成することができない。そこで別途、シリコンチップなどでソースドライバ回路１４を作製し、基板７１に積載する。つまり、本発明は、ソースドライバＩＣ１４（映像信号としてのプログラム電流を出力する手段）を外付けする構成である。
【０８８０】
なお、ソースドライバ回路１４はシリコンチップで構成するとしたがこれに限定するものではない。たとえば、低温ポリシリコン技術などでガラス基板に多数個を同時に形成し、チップ状に切断して、基板７１に積載してもよい。なお、基板７１にソースドライバ回路を積載するとして説明しているが、積載に限定するものではない。ソースドライバ回路１４の出力端子６８１を基板７１のソース信号線１８に接続するのであればいずれの形態でもよい。たとえば、ＴＡＢ技術でソースドライバ回路１４をソース信号線１８に接続する方式が例示される。シリコンチップなどに別途ソースドライバ回路１４を形成することにより、出力電流のバラツキが低減し、良好な画像表示を実現できる。また、低コスト化が可能である。
【０８８１】
また、画素１６の選択トランジスタをＰチャンネルで構成し、ゲートドライバ回路をＰチャンネルトランジスタで構成するという構成は、有機ＥＬなどの自己発光デバイス（表示パネルあるいは表示装置）に限定されるものではない。たとえば、液晶表示デバイス、ＦＥＤ（フィールドエミッションディスプレイ）にも適用することができる。
【０８８２】
画素１６のスイッチング用トランジスタ１１ｂ、１１ｃがＰチャンネルトランジスタで形成されていると、Ｖｇｈで画素１６が選択状態となる。Ｖｇｌで画素１６が非選択状態となる。以前にも説明したが、ゲート信号線１７ａがオン（Ｖｇｌ）からオフ（Ｖｇｈ）になる時に電圧が突き抜ける（突き抜け電圧）。画素１６の駆動用トランジスタ１１ａがＰチャンネルトランジスタで形成されていると、黒表示状態の時、この突き抜け電圧によりトランジスタ１１ａがより電流が流れないようになる。したがって、良好な黒表示を実現できる。黒表示を実現することが困難であるという点が、電流駆動方式の課題である。
【０８８３】
本発明では、ゲートドライバ回路１２をＰチャンネルトランジスタで構成することにより、オン電圧はＶｇｈとなる。したがって、Ｐチャンネルトランジスタで形成された画素１６とマッチングがよい。また、黒表示を良好にする効果を発揮させるためには、図１、図２、図３２、図１１３、図１１６の画素１６の構成のように、アノード電圧Ｖｄｄから駆動用トランジスタ１１ａ、ソース信号線１８を介してソースドライバ回路１４の単位トランジスタ４８４にプログラム電流Ｉｗが流入するように構成することが重要である。したがって、ゲートドライバ回路１２および画素１６をＰチャンネルトランジスタで構成し、ソースドライバ回路１４を基板に積載し、かつソースドライバ回路１４の単位トランジスタ４８４をＮチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。また、Ｎチャンネルで形成した単位トランジスタ４８４はＰチャンネルで形成した単位トランジスタ４８４に比較して出力電流のバラツキが小さい。同一面積（Ｗ・Ｌ）のトランジスタ４８４で比較した場合、Ｎチャンネルの単位トランジスタ４８４はＰチャンネルの単位トランジスタ４８４に比較して、出力電流のばらつきは、１／１．５から１／２になる。この理由からもソースドライバＩＣ１４の単位トランジスタ４８４はＮチャンネルで形成することが好ましい。
【０８８４】
なお、図４２の（ｂ）においても同様である。図４２の（ｂ）は駆動用トランジスタ１１ｂを介してソースドライバ回路１４の単位トランジスタ４８４に電流が流入するのではない。しかし、アノード電圧Ｖｄｄからプログラム用トランジスタ１１ａ、ソース信号線１８を介してソースドライバ回路１４の単位トランジスタ４８４にプログラム電流Ｉｗが流入するように構成である。したがって、図１と同様に、ゲートドライバ回路１２および画素１６をＰチャンネルトランジスタで構成し、ソースドライバ回路１４を基板に積載し、かつソースドライバ回路１４の単位トランジスタ４８４をＮチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。
【０８８５】
なお、本発明では、画素１６の駆動用トランジスタ１１ａをＰチャンネルで構成し、スイッチングトランジスタ１１ｂ、１１ｃをＰチャンネルで構成する。また、ソースドライバＩＣ１４の出力段の単位トランジスタ４８４をＮチャンネルで構成するとした。また、好ましくは、ゲートドライバ回路１２はＰチャンネルトランジスタで構成するとした。
【０８８６】
前述の逆の構成でも効果を発揮することは言うまでもない。画素１６の駆動用トランジスタ１１ａをＮチャンネルで構成し、スイッチングトランジスタ１１ｂ、１１ｃをＮチャンネルで構成する。また、ソースドライバＩＣ１４の出力段の単位トランジスタ４８４をＰチャンネルとする構成である。なお、好ましくは、ゲートドライバ回路１２はＮチャンネルトランジスタで構成する。この構成も本発明の構成である。
【０８８７】
以下、基準電流回路について説明する。図６８に図示するように基準電流回路６９１は、Ｒ、Ｇ、Ｂごとに形成（配置）する。また、基準電流回路６９１Ｒ、６９１Ｇ、６９１Ｂは近接して配置する。
【０８８８】
Ｒの基準電流回路６９１Ｒには基準電流を調整するボリウム（電子ボリウム）４９１Ｒが配置され、Ｇの基準電流回路６９１Ｇには基準電流を調整するボリウム（電子ボリウム）４９１Ｇが配置され、Ｂの基準電流回路６９１Ｂには基準電流を調整するボリウム（電子ボリウム）４９１Ｂが配置される。
【０８８９】
なお、ボリウム４９１などは、ＥＬ素子１５の温特を補償できるように、温度で変化するように構成することが好ましい。また、図６９に図示するように、基準電流回路６９１は電流制御回路６９２で制御される。基準電流の制御（調整）により、単位トランジスタ４８４より出力する単位電流を変化させることができる。
【０８９０】
以上に説明した本発明の電流出力方式（液晶表示パネルのソースドライバは電圧出力方式（信号は電圧のステップ）である）では、基準電流を元にし、この基準電流に比例した単位電流を複数組み合わせてプログラム電流Ｉｗを出力するものである。したがって、基準電流をチップ間でバラツキがなく精度よく作成できることが重要である。
【０８９１】
図３３１はその実施例である。図４９、図１６２では、抵抗４７１で基準電流を作成している。また、図１６７では抵抗Ｒ１で基準電流を作成している。図３３１は、図６８の抵抗４７１をトランジスタで置き換え、このトランジスタとカレントミラー回路を形成するトランジスタ３３１４に流れる電流をオペアンプ７２２など用いて制御するものである（図１７０なども参照のこと）。トランジスタ３３１４とトランジスタとはカレントミラー回路を形成する。カレントミラー倍率が１であれば、トランジスタ３３１３を流れる電流が基準電流となる。なお、図３３１などで記載する６５４とはプログラム電流Ｉｗの発生回路というべきものである。
【０８９２】
オペアンプ７２２の出力電圧はＮチャンネルトランジスタ３３１３に入力され、トランジスタ３３１３に流れる電流が外付け抵抗５３１ａに流れる。なお、抵抗５３１ａは固定チップ抵抗である。基本的には、抵抗５３１ａのみでよい。抵抗５３１ｂはポジスタあるいはサーミスタなどの温度に対して抵抗値が変化する抵抗素子である。この抵抗５３１ａはＥＬ素子１５の温特を補償するために用いる。抵抗５３１ａは、ＥＬ素子１５の温特にあわせて（補償するために）、抵抗５３１ｂと並列あるいは直列に挿入あるいは配置する。また、図１７０などにおいても、抵抗Ｒ１に並列あるいは直列に抵抗５３１ｂを形成または配置してもよい。なお、以後は説明を容易にするため、抵抗５３１ａと抵抗５３１ｂは１つの抵抗５３１とみなして説明を行う。
【０８９３】
抵抗５３１ａは、チップ抵抗である。そのため、１％以上の精度のものが容易に入手できる。抵抗をＩＣ内に拡散抵抗技術あるいはポリシリパターンを用いて構成すると抵抗値精度が非常に悪い。したがって、基準電流を決定する元となる抵抗５３１ａは精度のよい外付け抵抗とすることが好ましい。チップ抵抗５３１ａは入力端子６８１ａに取り付ける。特にＥＬ表示パネルでは、ＲＧＢごとにＥＬ素子１５の温特が異なる。したがって、ＲＧＢごとの３つの外付け抵抗５３１ａが必要となる。
【０８９４】
抵抗５３１の端子電圧はオペアンプ７２２の−入力となり、この−端子の電圧とオペアンプ７２２の＋端子とは同一電圧となる。したがって、オペアンプ７２２の＋入力電圧がＶ１とすれば、この電圧と抵抗５３１で割ったものがトランジスタ３３１４に流れる電流となる。この電流が基準電流となる。
【０８９５】
今、抵抗５３１の抵抗値が１００ＫΩとし、オペアンプ７２２の＋端子の入力電圧がＶ１＝１（Ｖ）であれば、抵抗５３１には１（Ｖ）／１００ＫΩ＝１０（μＡ）の基準電流が流れる。基準電流の大きさは、２μＡ以上３０μＡ以下に設定することが好ましい。さらに好ましくは、５μＡ以上２０μＡ以下に設定することが好ましい。親トランジスタ６３に流す基準電流が小さいと、単位電流源４８４の精度が悪くなる。基準電流が大きすぎると、ＩＣ内部で変換するカレントミラー倍率（この場合は低減方向）が大きくなり、カレントミラー回路でのバラツキが大きくなり、先と同様に単位電流源４８４の精度が悪くなる。以上の事項は、本発明の他の実施例においても適用されることは言うまでもない。また、以下に説明する事項も同様である。
【０８９６】
以上の構成によれば、オペアンプ７２２の＋入力端子の精度が良好かつ抵抗値精度５３１が良好であれば、極めて精度のよい基準電流（大きさ、バラツキ精度）を形成できる。オペアンプ７２２の＋端子には、基準電圧回路３３１１からの基準電圧Ｖrefを印加する。基準電圧を出力する基準電圧回路３３１１のＩＣはマキシム社などから多数の品種が販売されている。また、基準電圧Ｖrefはソースドライバ回路１４内に形成することもできる（基準電圧Ｖrefの内蔵）。基準電圧Ｖrefの範囲は１（Ｖ）以上３（Ｖ）以下とすることが好ましい。
【０８９７】
基準電圧は接続端子６８１ａから入力する。基本的には、このＶref電圧をオペアンプ７２２の＋端子に入力すればよい。接続端子６８１ａを＋端子間に電子ボリウム回路４５１が配置されているのは、ＥＬ素子１５はＲＧＢで発光効率が異なるためである。つまり、ＲＧＢの各ＥＬ素子１５に流す電流と調整し、ホワイトバランスを取るためである。もちろん、抵抗５３１で調整できる場合は、電子ボリウム４５１での調整は必要でない。電子ボリウム４５１の活用としては、ＥＬ素子１５がＲＧＢで劣化速度が異なることにより再度のホワイトバランス調整である。ＥＬ素子１５は特に、Ｂが劣化しやすい。そのため、ＥＬ表示パネルを使用していると長年の間にＢのＥＬ素子１５が暗くなり、画面がイエロー色になる。この場合にＢ用の電子ボリウム４５１を調整してホワイトバランスを実施する。もちろん、電子ボリウム４５１を温度センサ７８１（図７８およびその説明を参照のこと）と連動させて、ＥＬ素子の輝度補償あるいはホワイトバランス補償を実施してもよい。
【０８９８】
電子ボリウム４５１はＩＣ（回路）１４内に内蔵させる（基板７１に直接に形成する）。ポリシリコンをパターニングすることにより単位抵抗（Ｒ１、Ｒ２、Ｒ３、Ｒ４、・・・・・Ｒｎ）を複数個形成し、直列に接続する。また、各単位抵抗間にアナログスイッチ（Ｓ１、Ｓ２、Ｓ２、・・・・・・Ｓｎ＋１）を配置し、基準電圧Ｖrefを分圧して電圧を出力する。
【０８９９】
図３３１において、トランジスタ３３１３はバイポーラトランジスタとして図示しているが、これに限定するものではない。図３３２の（ａ）はトランジスタ３３１３をＦＥＴとした実施例である。また、トランジスタ３３１３はＩＣ内１４に内蔵させる必要はなく、ＩＣ外部に配置してもよいことは言うまでもない。また、ゲートドライバ回路１２内に電源などの発生回路を内蔵させ、また、トランジスタ３３１３も内蔵させてもよい。
【０９００】
また、図３３１のように基準電圧回路３３１１の替わりに図３３２の（ｂ）に図示するように、ツェナーダイオード３３２１と抵抗５３１で基準電圧Ｖrefを発生させてもよい。もちろん、図３３２の（ｂ）に図示するようにオペアンプ７２２を用いなくともよい。ツェナーダイオード３３２１は、基準電圧の可変タイプを採用してもよい。
【０９０１】
ＥＬ表示パネルの画素数が多い場合は、複数のソースドライバＩＣ（回路）１４を１つのＥＬ表示パネルに積載する必要がある。この場合は、基準電圧を複数のソースドライバＩＣで共通となるように用いる必要がある。単純には、１つの基準電圧回路３３１１からの基準電圧Ｖrefを使用する複数のソースドライバＩＣ１４に入力すればよい。問題となるのは、図３３１の電子ボリウム４５１を操作（制御）し、オペアンプ７２２に入力される基準電圧が変化した場合である。以降の説明を容易にするため、オペアンプの＋端子に入力される電圧を調整基準電圧Ｖrsと呼ぶことにする。Ｖrsは基準電圧ＶrefをソースドライバＩＣ１４内部で使用する電圧に調整した電圧である。
【０９０２】
以上のように、本発明は、電流出力の（ソース）ドライバ回路（ＩＣ）において、基準電圧を内部で発生または、外部より入力し、この基準電圧より基準電流を発生させ、この基準電流を対応する複数の単位電流源４８４を構成し、外部からの映像（画像）データ信号により、出力（吸収）する電流を前記単位電流源４８４の個数を切り替えることにより変化させるものである。
【０９０３】
調整基準電圧Ｖrsを使用した場合は、この調整基準電圧Ｖrsを他のソースドライバ１４で使用する必要がある。図３３３はその実施例である。基準電圧回路３３１１からの基準電圧Ｖrefは電子ボリウム回路４５１ａで電圧調整され、調整基準電圧Ｖrsとなる。この調整基準電圧Ｖrsはバッファ回路３３３２に入力される。バッファ回路３３３２を配置するのは、調整基準電圧出力配線１４５３に他のソースドライバ１４が接続されることによるＶrs電圧の変動を抑制するためである。バッファ回路３３３２の出力Ｖrsはオペアンプ７２２の＋端子に印加されるとともに、調整基準電圧出力配線３３３３に印加される。
【０９０４】
調整基準電圧出力配線３３３３は調整基準電圧出力端子３３４１に接続されている。調整基準電圧出力端子３３４１には配線３３３１が接続され、この配線３３３１を介して他のソースドライバ回路１４に調整基準電圧Ｖrsが供給される。図３３３では、端子６８１ｂとトランジスタ３３１３のエミッタ端子間に電子ボリウム４５１ｂが形成または配置されている。この電子ボリウム４５１ｂも構成は電子ボリウム４５１ａと同一である。ただし、電子ボリウム４５１ｂは抵抗値の大きさにより基準電流の大きさを変更する。つまり、電子ボリウム４５１ｂは、内部のスイッチをオンオフさせることにより、直列抵抗の個数を変化させる。電子ボリウム４５１ｂの抵抗値＋抵抗５３１と、Ｖrs電圧により、基準電流の大きさが変化する。電子ボリウム４５１ｂの最大抵抗は、抵抗５３１の抵抗の１／５以下にする。電子ボリウム４５１ｂの抵抗値のバラツキは、基準電流のバラツキとなってしまうからである。主として電子ボリウム４５１ｂは、ＥＬ素子１５の温特補償に用いる。
【０９０５】
ＥＬ表示パネルで、フルカラー表示を実現するためには、ＲＧＢのそれぞれに基準電流を形成（作成）する必要がある。ＲＧＢの基準電流の比率でホワイトバランスを調整できる。電流駆動方式の場合は、図２５１に図示するように、電流Ｉと輝度Ｂとが線形の関係がある。また、本発明は、１つの基準電流から単位電流源４８４が流す電流値を決定する。したがって、基準電流の大きさを決定すれば、単位電流源４８４が流す電流を決定することができる。そのため、Ｒ、Ｇ、Ｂのそれぞれの基準電流を設定すれば、すべての階調におけるホワイトバランスが取れることになる。以上の事項は、ソースドライバ回路１４が電流きざみ出力（電流駆動）であることの大きな特徴である。したがって、いかに、ＲＧＢの基準電流の大きさを設定できるかがポイントとなる。
【０９０６】
ＥＬ素子の発光効率は、ＥＬ材料の蒸着あるいは塗布する膜厚で決定される（支配的である）。膜厚は、ロットごとにほぼ一定である。したがって、ＥＬ素子１５の形成膜厚をロット管理すれば、ＥＬ素子１５に流す電流と発光輝度の関係が決定される。つまり、ロットごとに、ホワイトバランスをとるための電流値は固定である。たとえば、ＲのＥＬ素子１５に流す電流をＩr（Ａ）、ＧのＥＬ素子１５に流す電流をＩg（Ａ）、ＢのＥＬ素子１５に流す電流をＩb（Ａ）とすれば、Ｉr：Ｉg：Ｉb＝１：２：４の時に、ホワイトバランスが取れることがわかる。したがって、この電流が流れるように、固定抵抗５３１の値を決定する。Ｒ回路の抵抗５３１ＲをＲr（Ω）、Ｇ回路の抵抗５３１ＧをＲg（Ω）、Ｂ回路の抵抗５３１ＢをＲb（Ω）とし、調整基準電圧ＶrsがＲＧＢで共通であれば、Ｒr：Ｒg：Ｒb＝４：２：１となるように、抵抗値５３１の値を設定すればよい。このように設定するだけで、本発明のＥＬ表示パネルは全階調にわたって、ホワイトバランスがとれる。この点は、本発明の非常に有効な効果である。
【０９０７】
Ｒ回路の調整基準電圧ＶrsＲは、他のソースドライバ回路１４とカスケード接続するために、調整基準電圧出力端子３３４１Ｒに接続される。また、Ｇ回路の調整基準電圧ＶrsＧも同様に、他のソースドライバ回路１４とカスケード接続するために、調整基準電圧出力端子３３４１Ｇに接続される。また、Ｂ回路の調整基準電圧ＶrsＢも、他のソースドライバ回路１４とカスケード接続するために、調整基準電圧出力端子３３４１Ｂに接続される。他の点に関して、図３３３と同様であるので説明を省略する。
【０９０８】
図３３４の実施例では、ＲＧＢごとに調整基準電圧（ＶrsＲ、ＶrsＧ、ＶrsＢ）を調整基準電圧出力３３４１から出力するとしたが、これに限定するものではない。ＲＧＢごとに電子ボリウム回路４５１ａ（４５１Ｒａ、４５１Ｇａ、４５１Ｂａ）で調整が必要でないと時（たとえば、ＲＧＢごとに配置または形成された固定抵抗５３１でホワイトバランス調整、温特補償などができる時など）は、ＲＧＢごとの調整基準電圧Ｖrsの出力は必要でない。また、外部からの基準電圧Ｖrefをそのまま使用できる（オペアンプ７２２の＋端子入力がＶrefとする場合など）場合は、ＲＧＢごとの電子ボリウム回路４５１ａ（４５１Ｒａ、４５１Ｇａ、４５１Ｂａ）も必要でないことは言うまでもない。
【０９０９】
ソースドライバ回路（ＩＣ）１４は基準電圧Ｖrefを使用するか、カスケード接続のために、調整基準電圧Ｖrsを使用するかを切り替える必要がある。図３３５は基準電圧切り替えスイッチ３３５２を内蔵した本発明のソースドライバ回路（ＩＣ）１４の実施例である。
【０９１０】
基準電圧Ｖrefを使用するか、調整基準電圧Ｖrsを使用するかを設定するために、本発明ではスイッチ３３５２の切り替え端子（図示せず）をＩＣ端子として設けており、この端子へのロジック電圧によりスイッチ３３５２を切り替えることができる。これは、ソースドライバＩＣ１４のマスター／スレーブの切り替えスイッチとしても用いていることになる。マスター／スレーブ機能に関しては図２５０などでも説明しているので説明を省略する。
【０９１１】
以上に説明した構成を図３３４に図示する。１つの基準電圧回路３３１１からの基準電圧Ｖrefは端子６８１ａからソースドライバ回路１４に入力される。この電圧は必要に応じて、各ＲＧＢの電子ボリウム回路４５１ａ（４５１Ｒａ、４５１Ｇａ、４５１Ｂａ）で電圧調整され、調整基準電圧Ｖrs（Ｒ回路はＶrsＲ、Ｇ回路はＶrsＧ、Ｂ回路はＶrsＢ）が各ＲＧＢのオペアンプ７２２に入力される。
【０９１２】
基準電圧切り替えスイッチ３３５２は、ソースドライバＩＣ１４内部の電子ボリウム回路４５１の出力電圧Ｖ２をオペアンプ７２２の入力とするか、端子３３５３に印加された外部からの基準電圧Ｖ１をオペアンプ７２２の入力とするかを切り替える。Ｖ２電圧をオペアンプ７２２の入力とする場合は、このＩＣ（回路）１４はマスターモードで使用していることになる。この場合は、Ｖ２電圧は調整基準電圧出力３３４１から出力され、調整基準電圧出力３３４１に接続された配線３３３１に、スレーブとなるソースドライバＩＣ（回路）１４の調整基準電圧入力端子３３５３が接続されることになる。なお、先にも述べたが、マスター／スレーブの区別なしに複数個のソースドライバ回路（ＩＣ）１４が１つの基準電圧回路３３１１からの基準電圧Ｖrefを入力として動作する時は、切り替えスイッチ３３５２は不要である。基準電圧ＶrefまたはＩＣ内部で発生する調整基準電圧Ｖrsが各ＩＣのオペアンプ７２２の＋端子入力となるからである。また、他の事項については、先に説明しているので説明を省略する。
【０９１３】
図３３５で重要な事項として、調整基準電圧入力端子３３５３が２個具備している点である。ソースドライバＩＣ１４内部で、端子３３５３ａと３３５３ｂとが接続されている。この点については図３３７で説明をする。
【０９１４】
図３３６は、複数のソースドライバ回路（ＩＣ）１４を実装した状態を概念的に図示している。図面は、基板７１の裏面から透視して観察した状態である（ソースドライバＩＣ１４の裏面から観察している）。なお、ベースアノード配線２６３１、共通アノード配線２６４２などに関する事項は、図２６３、図２６４、図２６７などで説明しているので、説明を省略する。以上の事項は、図３３７、図３３８についても同様である。
【０９１５】
図３３６では、調整基準電圧出力３３４１、３３５３をソースドライバＩＣ１４チップの中央部に配置し、かつ、ソース信号線１８の形成方向に平行になる（ＩＣチップの短辺方向に平行になる）ように配置（形成）している。以上のように、形成するのは、端子に接続される配線３３３１が交差しないようにするためである。
【０９１６】
ソースドライバＩＣ１４ａには基準電圧回路３３１１から配線により端子６８１ａに基準電圧Ｖrefが印加されている。したがって、ソースドライバＩＣ１４ａがマスターとして動作する。ＩＣ内の切り替えスイッチ３３５２はＶ２電圧の入力状態とされている（図３３５を参照）ソースドライバＩＣ１４ａに隣接して実装されたソースドライバＩＣ１４ｂ、１４ｃはスレーブとして動作する。ソースドライバＩＣ１４ｂ、ソースドライバＩＣ１４ｃの切り替えスイッチ３３５２はＶ１電圧入力状態とされている（図３３５を参照のこと）。
【０９１７】
図３３６において、ソースドライバＩＣ１４ａからの調整電圧Ｖrsは各ＲＧＢの調整基準電圧出力端子３３４１（３３４１Ｒ、３３４１Ｇ、３３４１Ｂ）から出力され、配線３３３１または３３５１を介して、ソースドライバＩＣ１４ｂ、ソースドライバＩＣ１４ｃの調整電圧入力端子３３５３（３３５３Ｒ、３３５３Ｇ、３３５３Ｂ）に入力される。この電圧がＶ２電圧となる。
【０９１８】
図３３６のように、各ＲＧＢの調整基準電圧出力３３４１、３３５３を配置すれば、各ＲＧＢに配線３３５１、３３３１が交錯することがない。したがって、配線レイアウトが容易になる。また、調整基準電圧出力３３４１、３３５１は基準電流が流れるだけであるので、映像信号線のような電位変化が全くない。したがって、ベースアノード線２６３１と同様に遮光パターンとして利用できる。つまり、ソースドライバＩＣ１４の裏面に配置しても、ノイズなどが発生してソースドライバＩＣ１４には影響を与えることはない。この効果に関しては、図１０１、図１０２、図１０３などで説明した事項において、ベースアノード線２６３１を調整基準電圧出力３３４１（３３５１）に置き換えることによりそのまま適用できるので説明を省略する。
【０９１９】
図３３７は、図３３５で説明した調整基準電圧入力端子３３５３を複数個形成した効果の説明図である。図３３７では、図３３６と異なり、調整基準電圧出力３３４１、３３５３をソースドライバＩＣ１４のエッジに形成している。つまり、ＩＣの映像信号入力端子、制御端子と同一辺に並べられて形成または配置されている。
【０９２０】
ソースドライバＩＣ１４ａには基準電圧回路３３１１からの基準電圧Ｖrefは配線により端子６８１ａに印加されている。したがって、ソースドライバＩＣ１４ａがマスターとして動作する。ＩＣ内の切り替えスイッチ３３５２はＶ２電圧の入力状態とされている（図３３５を参照）ソースドライバＩＣ１４ａに隣接して実装されたソースドライバＩＣ１４ｂ、１４ｃはスレーブとして動作する。ソースドライバＩＣ１４ｂ、ソースドライバＩＣ１４ｃの切り替えスイッチ３３５２はＶ１電圧入力状態とされている（図３３５を参照のこと）。
【０９２１】
図３３７において、ソースドライバＩＣ１４ａからの調整電圧Ｖrsは調整基準電圧出力端子３３４１から出力される。なお、図３３５には図示していないが、調整基準電圧出力端子３３４１は基準電圧入力端子６８１ａの左右に１つずつ形成されている（３３４１ａ、３３４１ｂ）。調整基準電圧Ｖrsは配線３３３１または３３５１を介して、ソースドライバＩＣ１４ｂ、ソースドライバＩＣ１４ｃの調整電圧入力端子３３５３（３３５３ａ、３３５３ｂ）に入力される。この電圧がＶ２電圧となる。
【０９２２】
調整基準電圧入力端子３３５３ａと３３５３ｂ間は図３３５にも図示するように電気的に接続されている。したがって、ソースドライバＩＣ１４ａの調整基準電圧出力３３４１ａから出力された電圧ＶrsはソースドライバＩＣ１４ｂの端子３３５３ｂに印加され、この電圧ＶrsがＩＣ１６ｂ内を介して端子３３５３ａに出力される。また、端子３３５３ａは他に隣接して実装されたソースドライバＩＣ１４に端子３３５３に入力される。同様に、ソースドライバＩＣ１４ａの調整基準電圧出力３３４１ｂから出力された電圧ＶrsはソースドライバＩＣ１４ｃの端子３３５３ａに印加され、この電圧ＶrsがＩＣ１６ｃ内を介して端子３３５３ｂに出力される。また、端子３３５３ｂは他に隣接して実装されたソースドライバＩＣ１４に端子３３５３に入力される。以上のように端子３３５３、３３４１を配置または接続することにより、カスケードにＩＣを接続することできる。
【０９２３】
図３３７のように、調整基準電圧出力３３４１、３３５３を配置し、また、配線３３５１、３３３１をＩＣの裏面に形成すれば、配線３３５１、３３３１が交錯することがない。したがって、配線レイアウトが容易になる。また、図３３６と同様に調整基準電圧出力３３４１、３３５１は基準電流が流れるだけであるので、映像信号線のような電位変化が全くない。したがって、ベースアノード線２６３１と同様に遮光パターンとしても利用できる。つまり、ソースドライバＩＣ１４の裏面に配置しても、ノイズなどが発生してソースドライバＩＣ１４には影響を与えることはない。この効果に関しては、図１０３などで説明した事項において、ベースアノード線２６３１を調整基準電圧出力３３４１（３３５１）に置き換えることによりそのまま適用できるので説明を省略する。
【０９２４】
図３３７は説明を容易にするため、ＥＬ表示装置が単色であるように図示した。ＥＬ表示装置は、ＲＧＢの３色で構成される。したがって、調整基準電圧出力３３４１、３３５３は各ＲＧＢで必要である。図３３８は、各ＲＧＢで調整基準電圧出力３３４１、３３５３を配置した構成図である。
【０９２５】
ソースドライバＩＣ１４ａはマスターとして動作し、ソースドライバＩＣ１４ａには基準電圧回路３３１１からの基準電圧Ｖrefは端子６８１ａに印加されている。基準電圧入力端子６８１ａの左右には、調整基準電圧出力端子３３４１が配置されている。各ＲＧＢの調整基準電圧出力端子３３４１は、基準電圧入力端子６８１ａを中心に線対称の位置に配置されている。つまり、入力端子６８１ａの左右の端子は３３４１Ｒａ、３３４１Ｒｂであり、その外側に３３４１Ｇａ、３３４１Ｇｂが配置されている。さらにその外側に３３４１Ｂａ、３３４１Ｂｂが配置されている。調整基準電圧出力３３４１Ｒａと３３４１ＲｂはソースドライバＩＣ１４ａ内部で接続されている。同様に調整基準電圧出力３３４１Ｇａと３３４１ＧｂもソースドライバＩＣ１４ａ内部で接続されている。また、調整基準電圧出力３３４１Ｂａと３３４１ＢｂもソースドライバＩＣ１４ａ内部で接続されている。
【０９２６】
ソースドライバＩＣ１４ｂはスレーブとして動作し、ソースドライバＩＣ１４ｂにはソースドライバＩＣ１４ａからの調整基準電圧Ｖrsが入力される。基準電圧入力端子６８１ａの左右には、調整基準電圧入力端子３３５３が配置されている。各ＲＧＢの調整基準電圧入力端子３３５３は、基準電圧入力端子６８１ａを中心に線対称の位置に配置されている。つまり、入力端子６８１ａの左右の端子は３３５３Ｒａ、３３５３Ｒｂであり、その外側に３３５３Ｇａ、３３５３Ｇｂが配置されている。さらにその外側に３３５３Ｂａ、３３５３Ｂｂが配置されている。端子３３５３Ｒａと３３５３ＲｂはソースドライバＩＣ１４ａ内部で接続されている。同様に、端子３３５３Ｇａと３３５３ＧｂもソースドライバＩＣ１４ａ内部で接続されている。また、端子３３５３Ｂａと３３５３ＢｂもソースドライバＩＣ１４ａ内部で接続されている（図３３５を参照のこと）。
【０９２７】
ソースドライバＩＣ１４ａの調整基準電圧出力３３４１Ｂｂから出力された電圧ＶrsはソースドライバＩＣ１４ｂの端子３３５３Ｂａに印加され、この電圧ＶrsがＩＣ１６ｂ内を介して端子３３５３Ｂｂに出力される。また、端子３３５３Ｂｂは他に隣接して実装されたソースドライバＩＣ１４に端子３３５３に入力される。ソースドライバＩＣ１４ａの調整基準電圧出力３３４１Ｇｂから出力された電圧ＶrsはソースドライバＩＣ１４ｂの端子３３５３Ｇａに印加され、この電圧ＶrsがＩＣ１６ｂ内を介して端子３３５３Ｇｂに出力される。また、端子３３５３Ｇｂは他に隣接して実装されたソースドライバＩＣ１４に端子３３５３に入力される。同様に、ソースドライバＩＣ１４ａの調整基準電圧出力３３４１Ｒｂから出力された電圧ＶrsはソースドライバＩＣ１４ｂの端子３３５３Ｒａに印加され、この電圧ＶrsがＩＣ１６ｂ内を介して端子３３５３Ｒｂに出力される。また、端子３３５３Ｒｂは他に隣接して実装されたソースドライバＩＣ１４に端子３３５３に入力される。以上のように端子３３５３、３３４１を配置または接続することにより、カスケードにＩＣを容易に接続することできる。
【０９２８】
図３３８のように、調整基準電圧出力３３４１、３３５３を配置し、また、配線３３５１、３３３１をＩＣの裏面に形成すれば、配線３３５１、３３３１が交錯することがない。したがって、配線レイアウトが容易になる。また、図３３６と同様に調整基準電圧出力３３４１、３３５１は基準電流が流れるだけであるので、映像信号線のような電位変化が全くない。したがって、ベースアノード線２６３１と同様に遮光パターンとしても利用できる。つまり、ソースドライバＩＣ１４の裏面に配置しても、ノイズなどが発生してソースドライバＩＣ１４には影響を与えることはない。この効果に関しては、図１０１、図１０２、図１０３などで説明した事項において、ベースアノード線２６３１を調整基準電圧出力３３４１（３３５１）に置き換えることによりそのまま適用できるので説明を省略する。
【０９２９】
図７７、図７８、図７９、図８０、図８１などにおいて、ガンマ電流比率について説明をした。図５６の低階調部の単位電流源４８４に流れる電流と、図５７の高階調部の単位電流源４８４に流れる電流の比率である。高階調部の基準電流はＩＮＨとし、低階調部の基準電流をＩＮＬとして、この比率（ガンマ電流比率）が所定の範囲となるように設定することが好ましい、一方で基準電流は、基本となる電流であるから、極力１つの電流とし、調整を少なくすることが好ましい（高階調部の基準電流はＩＮＨとし、低階調部の基準電流をＩＮＬとすれば、各ＲＧＢで２つの基準電流の調整が必要となる）。
【０９３０】
図３３９は各ＲＧＢで基準電流Ｉｂを１つにした構成である。図３３９の上の回路は、高階調用の電流源であり、下は低階調用の電流源である（正確には、高階調部では、低階調の電流源の電流も流れている）。図３３９の左部は、図３３３、図３３５の回路構成である。
【０９３１】
トランジスタ３３１３には元となる基準電流Ｉｂが流れる。高階調用の親トランジスタ４７１ａＨには並列に倍率可変用のトランジスタ３３９２が少なくとも１個以上形成または配置されている。低階調用の親トランジスタ４７１ａＬには、そのまま、トランジスタ３３１４とカレントミラー回路を構成している。したがって、高階調用のカレントミラー回路は、トランジスタ３３１４とトランジスタ３３９２＋トランジスタ４７１ａＨで構成される。トランジスタ３３９２には直列に倍率可変スイッチ３３９１が形成または配置されている。スイッチ３３９１は、アナログスイッチなどが例示される。
【０９３２】
スイッチ３３９１をオンオフ制御することにより、トランジスタ４７１ｂＨに流れる電流を変更することができる。スイッチ３３９１ｂをオンすると、トランジスタ３３９２が２個＋トランジスタ４７１ａＨに流れる電流が、トランジスタ４７１ｂＨに流れる。スイッチ３３９１ａをオンすると、トランジスタ３３９２が１個＋トランジスタ４７１ａＨに流れる電流が、トランジスタ４７１ｂＨに流れる。スイッチ３３９１ａと３３９１ｂを同時にオンすると、トランジスタ３３９２が３個＋トランジスタ４７１ａＨに流れる電流が、トランジスタ４７１ｂＨに流れる。スイッチ３３９１はソースドライバＩＣ１４へのコマンドにより切り替える。以上のようにスイッチ３３９１の制御により、ガンマ電流比率を変更することができる。また、基準となる電流はＩｂのみとなるのでホワイトバランスの調整は非常に容易になる。他の、構成は、図４８、図３３３、図３３５、図７９、図８０、図８１などで説明しているので説明を省略する。
【０９３３】
ＩＣチップの出力端子には、出力パッド６８１が形成または配置されている。この出力パッドと、表示パネルのソース信号線１８とが接続される。出力バッド６８１は、メッキ技術あるいはネイルヘッドボンダ技術によりバンプ（突起）が形成されている。突起の高さは１０μｍ以上４０μｍ以下の高さにする。
【０９３４】
前記バンプと各ソース信号線１８とは導電性接合層（図示せず）を介して電気的に接続されている。導電性接合層は接着剤としてエポキシ系、フェノール系等を主剤とし、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、カーボン（Ｃ）、酸化錫（ＳnＯ2）などのフレークを混ぜた物、あるいは紫外線硬化樹脂などである。導電性接合層は、転写等の技術でバンプ上に形成する。なお、バンプあるいは出力パッド６８１とソース信号線１８との接続は、以上の方式に限定するものではない。また、アレイ基板上にソースドライバＩＣ１４を積載せず、フィルムキャリヤ技術を用いてもよい。また、ポリイミドフィルム等を用いてソース信号線１８などと接続しても良い。
【０９３５】
本発明では、前記基準電流回路６９１が、Ｒ用、Ｇ用、Ｂ用の３系統に分離されているので、発光特性や温度特性をＲ、Ｇ、Ｂでそれぞれ調整することができ、最適なホワイトバランスを得ることが可能である（図７０を参照のこと）。
【０９３６】
次にプリチャージ回路について説明をする。先にも説明しているが、電流駆動方式では、黒表示時で、画素に書き込む電流が小さい。そのため、ソース信号線１８などに寄生容量があると、１水平走査期間（１Ｈ）に画素１６に十分な電流を書き込むことができないという問題点があった。一般に、電流駆動型発光素子では、黒レベルの電流値は数ｎＡ程度と微弱であるため、その信号値で数１０ｐＦ程度あると思われる寄生容量（配線負荷容量）を駆動することは困難である。この課題を解決するためには、ソース信号線１８に画像データを書き込む前に、プリチャージ電圧を印加し、ソース信号線１８の電位レベルを画素のトランジスタ１１ａの黒表示電流（基本的にはトランジスタ１１ａはオフ状態）にすることが有効である。このプリチャージ電圧の形成（作成）には、画像データの上位ビットをデコードすることにより、黒レベルの定電圧出力を行うことが有効である。
【０９３７】
図６５に、本発明のプリチャージ機能を有した電流出力方式のソースドライバＩＣ（回路）１４の一例を示す。図６５では、６ビットの定電流出力回路の出力段にプリチャージ機能を搭載した場合を示している。図６５において、プリチャージ制御信号は、画像データＤ０〜Ｄ５の上位３ビットＤ３、Ｄ４、Ｄ５がすべて０である場合をＮＯＲ回路６５２でデコードし、水平同期信号ＨＤによるリセット機能を有するドットクロックＣＬＫのカウンタ回路６５１の出力とのＡＮＤ回路６５３をとり、一定期間黒レベル電圧Ｖｐを出力するように構成されている。他の場合は、電流出力段６５４（具体的には図４８、図５６、図５７などの構成である）からの出力電流がソース信号線１８に印加される（ソース信号線１８からプログラム電流Ｉｗを吸収する）。この構成により、画像データが黒レベルに近い０階調目〜７階調目の場合、１水平期間のはじめの一定期間だけ黒レベルに相当する電圧が書き込まれて、電流駆動の負担が減り、書き込み不足を補うことが可能となる。なお、完全黒表示を０階調目とし、完全白表示を６３階調目とする（６４階調表示の場合）。
【０９３８】
図６５では、プリチャージ電圧を印加すると、内部配線４８３のＢ点にプリチャージ電圧が印加される。したがって、プリチャージ電圧は電流出力段６５４にも印加されることになる。しかし、電流出力段６５４は定電流回路であるから、高インピーダンスである。そのため、定電流回路６５４にプリチャージ電圧が印加されても回路の動作上問題は発生しない。なお、電流出力段６５４にプリチャージ電圧が印加されないようにするには、図６５のＡ点で切断し、スイッチ６５５を配置すればよい（図６６を参照のこと）。前記スイッチはプリチャージスイッチ４８１ａと連動させ、プリチャージスイッチ４８１ａがオンしている時にはオフになるように制御する。
【０９３９】
プリチャージは全階調範囲で実施してもよいが、好ましくは、プリチャージを行う階調は、黒表示領域に限定すべきである。つまり、書き込み画像データを判定し、黒領域階調（低輝度、つまり、電流駆動方式では、書き込み電流が小さい（微小））を選択しプリチャージする（選択プリチャージと呼ぶ）。全階調データに対し、プリチャージすると、今度は、白表示領域で、輝度の低下（目標輝度に到達しない）が発生する。また、画像に縦筋が表示されるという課題が発生する場合がある。
【０９４０】
好ましくは、階調データの階調０から全階調の１／８の領域の階調領域で、選択プリチャージを行う（たとえば、６４階調の時は、０階調目から７階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む）。さらに、好ましくは、階調データの階調０から１／１６の領域の階調で、選択プリチャージを行う（たとえば、６４階調の時は、０階調目から３階調目までの画像データと時、プリチャージを行ってから、画像データを書き込む）。
【０９４１】
特に黒表示で、コントラストを高くするためには、階調０のみを検出してプリチャージする方式も有効である。極めて黒表示が良好になる。階調０のみをプリチャージする方法は、画像表示に与える弊害の発生が少ない。したがって、最もプリチャージ技術として採用することが好ましい。
【０９４２】
なお、プリチャージの電圧、階調範囲は、Ｒ、Ｇ、Ｂで異ならせることも有効である。ＥＬ表示素子１５は、Ｒ、Ｇ、Ｂで発光開始電圧、発光輝度が異なっているからである。たとえば、Ｒは、階調データの階調０から１／８の領域の階調で、選択プリチャージを行う（たとえば、６４階調の時は、０階調目から７階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む）。他の色（Ｇ、Ｂ）は、階調データの階調０から１／１６の領域の階調で、選択プリチャージを行う（たとえば、６４階調の時は、０階調目から３階調目までの画像データと時、プリチャージを行ってから、画像データを書き込む）などの制御を行う。また、プリチャージ電圧も、Ｒは７（Ｖ）であれば、他の色（Ｇ、Ｂ）は、７．５（Ｖ）の電圧をソース信号線１８に書き込むようにする。最適なプリチャージ電圧は、ＥＬ表示パネルの製造ロットで異なることが多い。したがって、プリチャージ電圧は、外部ボリウムなどで調整できるように構成しておくことが好ましい。この調整回路も電子ボリウム回路を用いることにより容易に実現できる。
【０９４３】
なお、プリチャージ電圧は、図１のアノード電圧Ｖｄｄ−０．５（Ｖ）以下、アノード電圧Ｖｄｄ−２．５（Ｖ）以上にすることが好ましい。
【０９４４】
階調０のみをプリチャージする方法にあっても、Ｒ、Ｇ、Ｂの一色あるいは２色を選択してプリチャージする方法も有効である。画像表示に与える弊害の発生が少ない。また、画面輝度が所定輝度以下あるいは所定輝度以上の時に、プリチャージすることも有効である。特に画面５０の輝度が低輝度の時は、黒表示が困難である。低輝度の時に、０階調プリチャージなどのプリチャージ駆動を実施することにより画像のコントラスト感が良好になる。
【０９４５】
また、全くプリチャージしない第０モード、階調０のみをプリチャージする第１モード、階調０から階調３の範囲でプリチャージする第２モード、階調０から階調７の範囲でプリチャージする第３モード、全階調の範囲でプリチャージする第４モードなどを設定し、これらをコマンドで切り替えるように構成することが好ましい。これらは、ソースドライバＩＣ（回路）１４内においてロジック回路を構成（設計）することにより容易に実現できる。
【０９４６】
図６６は選択プリチャージ回路部の具体化構成図である。ＰＶはプリチャージ電圧の入力端子である。外部入力あるいは、電子ボリウム回路により、Ｒ、Ｇ、Ｂで個別のプリチャージ電圧が設定される。なお、Ｒ、Ｇ、Ｂで個別のプリチャージ電圧を設定するとしたがこれに限定するものではない。Ｒ、Ｇ、Ｂで共通であってもよい。プリチャージ電圧は、画素１６の駆動用トランジスタ１１ａのＶｔに相関するものであり、この画素１６はＲ、Ｇ、Ｂ画素で同一だからである。画素１６の駆動用トランジスタ１１ａのＷ／Ｌ比などがＲ、Ｇ、Ｂで異ならせている（異なった設計となっている）場合は、プリチャージ電圧を異なった設計に対応して調整することが好ましい。たとえば、駆動用トランジスタ１１ａのチャンネル長Ｌが大きくなれば、トランジスタ１１ａのダイオード特性は悪くなり、ソース−ドレイン（ＳＤ）電圧は大きくなる。したがって、プリチャージ電圧は、ソース電位（Ｖｄｄ）に対して低く設定する必要がある。
【０９４７】
プリチャージ電圧ＰＶはアナログスイッチ５６１に入力されている。このアナログスイッチのＷ（チャンネル幅）はオン抵抗を低減するために、１０μｍ以上にする必要がある。しかし、あまりＷが大きいと、寄生容量も大きくなるので１００μｍ以下にする。さらに好ましくは、チャンネル幅Ｗは１５μｍ以上６０μｍ以下にすることが好ましい。
【０９４８】
なお、この選択プリチャージは、階調０のみをプリチャージするとか、階調０から階調７の範囲でプリチャージするとか固定してもよいが、低階調流域（図７９の階調０から階調Ｒ１もしくは階調（Ｒ１−１））を選択プリチャージするというように、低階調領域と連動させてもよい。つまり、選択プリチャージは、低階調領域が階調０から階調Ｒ１の時はこの範囲で実施し、低階調領域が階調０から階調Ｒ２の時はこの範囲で実施するように連動させて実施する。なお、この制御方式の方が他の方式に比較して、ハード規模が小さくなる。
【０９４９】
以上の信号の印加状態により、スイッチ４８１ａがオンオフ制御され、スイッチ４８１ａオンの時、プリチャージ電圧ＰＶがソース信号線１８に印加される。なお、プリチャージ電圧ＰＶを印加する時間は、別途形成したカウンタ（図示せず）により設定される。このカウンタはコマンドにより設定できるように構成されている。また、プリチャージ電圧の印加時間は１水平走査期間（１Ｈ）の１／１００以上１／５以下の時間に設定することが好ましい。たとえば、１Ｈが１００μｓｅｃとすれば、１μｓｅｃ以上２０μｓｅｃ（１Ｈの１／１００以上１Ｈの１／５以下）とする。さらに好ましくは、２μｓｅｃ以上１０μｓｅｃ（１Ｈの２／１００以上１Ｈの１／１０以下）とする。
【０９５０】
図６７は図６５あるいは図６６の変形例である。図６７は入力画像データに応じてプリチャージするかしないかを判定し、プリチャージ制御を行うプリチャージ回路である。たとえば、画像データが階調０のみの時にプリチャージを行う設定、画像データが階調０、１のみの時にプリチャージを行う設定、階調０は必ずプリチャージし、階調１が所定以上連続して発生する場合にプリチャージする設定を行うことができる。
【０９５１】
図６７は、本発明のプリチャージ機能を有した電流出力方式のソースドライバＩＣ（回路）１４の一例を示す。図６７では、６ビットの定電流出力回路の出力段にプリチャージ機能を搭載した場合を示している。図６７において、一致回路６７１は、画像データＤ０〜Ｄ５に応じてデコードし、水平同期信号ＨＤによるリセット機能を有するＲＥＮ端子入力、ドットクロックＣＬＫ端子入力でプリチャージするかしないかを判定する。また、一致回路６７１はメモリを有しており、数Ｈあるいは数フィールド（フレーム）の画像データによるプリチャージ出力結果を保持している。保持結果にもとづき、プリチャージするか否かを判定し、プリチャージ制御する機能を有する。たとえば、階調０は必ずプリチャージし、階調１が６Ｈ（６水平走査期間）以上連続して発生する場合にプリチャージする設定を行うことができる。また、階調０、１は必ずプリチャージし、階調２が３Ｆ（３フレーム期間）以上連続して発生する場合にプリチャージする設定を行うことができる。
【０９５２】
一致回路６７１の出力と、カウンタ回路６５１の出力とが、ＡＮＤ回路６５３でＡＮＤされ、一定期間黒レベル電圧Ｖｐを出力するように構成されている。他の場合は、図５２などで説明した電流出力段６５４からの出力電流がソース信号線１８に印加される（ソース信号線１８からプログラム電流Ｉｗを吸収する）。他の構成は、図６５、図６６などと同等あるいは類似であるので説明を省略する。なお、図６７ではプリチャージ電圧はＡ点に印加しているが、Ｂ点に印加してもよいことはいうまでもない（図６６も参照のこと）。
以上のように、プリチャージ印加時間は、Ｒ、Ｇ、Ｂで異ならせたりすることも良好な結果が得られる。たとえば、Ｒのプリチャージ時間をＧ、Ｂのプリチャージ時間よりも長くするなどである。これば、有機ＥＬなどでは、ＲＧＢの各材料で発光開始時間などが異なるからである。また、次にソース信号線１８に印加する画像データにより、プリチャージ電圧ＰＶ印加時間を可変することによっても良好な結果が得られる。たとえば、完全黒表示の階調０では印加時間を長くし、階調４ではそれよりも短くするなどである。また、１Ｈ前の画像データと次に印加する画像データの差を考慮して、印加時間を設定することも良好な結果を得ることができる。たとえば、１Ｈ前にソース信号線に画素を白表示にする電流と書き込み、次の１Ｈに、画素に黒表示にする電流を書き込む時は、プリチャージ時間を長くする。黒表示の電流は微小であるからである。逆に、１Ｈ前にソース信号線に画素を黒表示にする電流と書き込み、次の１Ｈに、白素に黒表示にする電流を書き込む時は、プリチャージ時間を短くするか、もしくはプリチャージを停止する（行わない）。白表示の書き込み電流は大きいからである。
【０９５３】
また、印加する画像データに応じてプリチャージ電圧を変化かえることも有効である。黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。したがって、低階調領域になるにしたがって、プリチャージ電圧を高く（Ｖｄｄに対して。なお、画素ＴＦＴ１１ａがＰチャンネルの時）し、高階調領域になるにしたがって、プリチャージ電圧を低く（画素ＴＦＴ１１ａがＰチャンネルの時）する。
【０９５４】
プログラム電流オープン端子（ＰＯ端子）が“０”の時は、スイッチ４８１ｂがオフ状態となり、ＩＬ端子およびＩＨ端子とソース信号線１８とは切り離される（Ｉｏｕｔ端子が、ソース信号線１８と接続されている）。したがって、プログラム電流Ｉｗはソース信号線１８には流れない。ＰＯ端子はプログラム電流Ｉｗをソース信号線に印加している時は、“１”とし、スイッチ４８１ｂをオンして、プログラム電流Ｉｗをソース信号線１８に流す。
【０９５５】
ＰＯ端子に“０”を印加し、スイッチ４８１ｂをオープンにする時は、表示領域のいずれの画素行も選択されていない時である。電流源４８４は入力データ（Ｄ０〜Ｄ５）に基づいて電流をたえず、ソース信号線１８から引き込んでいる。この電流が選択された画素１６のＶｄｄ端子からＴＦＴ１１ａを介してソース信号線１８に流れ込む電流である。したがって、いずれの画素行も選択されていない時は、画素１６からソース信号線１８に電流が流れる経路がない。いずれの画素行も選択されていない時とは、任意の画素行が選択され、次の画素行が選択されるまでの間に発生する。なお、このようないずれの画素（画素行）も選択されず、ソース信号線１８に流れ込む（流れ出す）経路がない状態を、全非選択期間と呼ぶ。
【０９５６】
この状態で、ＩＯＵＴ端子がソース信号線１８に接続されていると、オンしている単位電流源４８４（実際にはオンしているのはＤ０〜Ｄ５端子のデータにより制御されるスイッチ４８１であるが）に電流が流れる。そのため、ソース信号線１８の寄生容量に充電された電荷が放電し、ソース信号線１８の電位が、急激に低下する。
【０９５７】
以上のように、ソース信号線１８の電位が低下すると、本来ソース信号線１８に書き込む電流により、元の電位まで回復するのに時間を要するようになってしまう。
【０９５８】
この課題を解決するため、本発明は、全非選択期間に、ＰＯ端子に“０”を印加し、図６６のスイッチ４８１ｂをオフとして、ＩＯＵＴ端子とソース信号線１８とを切り離す。切り離すことにより、ソース信号線１８から電流源４８４に電流が流れ込むことはなくなるから、全非選択期間にソース信号線１８の電位変化は発生しない。以上のように、全非選択期間にＰＯ端子を制御し、ソース信号線１８から電流源を切り離すことにより、良好な電流書き込みを実施することができる。
【０９５９】
また、画面に白表示領域（一定の輝度を有する領域）の面積（白面積）と、黒表示領域（所定以下の輝度の領域）の面積（黒面積）が混在し、白面積と黒面積の割合が一定の範囲の時、プリチャージを停止するという機能を付加することは有効である（適正プリチャージ）。この一定の範囲で、画像に縦筋が発生するからである。もちろん、逆に一定の範囲で、プリチャージするという場合もある。
【０９６０】
また、画像が動いた時、画像がノイズ的になるからである。適正プリチャージは、演算回路で白面積と黒面積に該当する画素のデータをカウント（演算）することにより、容易に実現することができる。また、適正プリチャージは、Ｒ、Ｇ、Ｂで異ならせることも有効である。ＥＬ表示素子１５は、Ｒ、Ｇ、Ｂで発光開始電圧、発光輝度が異なっているからである。たとえば、Ｒは、所定輝度の白面積：所定輝度の黒面積の比が１：２０以上でプリチャージを停止または開始し、ＧとＢは、所定輝度の白面積：所定輝度の黒面積の比が１：１６以上でプリチャージを停止または開始するという構成である。なお、実験および検討結果によれば、有機ＥＬパネルの場合、所定輝度の白面積：所定輝度の黒面積の比が１：１００以上（つまり、黒面積が白面積の１００倍以上）でプリチャージを停止することが好ましい。さらには、所定輝度の白面積：所定輝度の黒面積の比が１：２００以上（つまり、黒面積が白面積の２００倍以上）でプリチャージを停止することが好ましい。
【０９６１】
プリチャージ電圧ＰＶは、画素１６の駆動ＴＦＴ１１ａがＰチャンネルの場合、Ｖｄｄ（図１を参照）に近い電圧をソースドライバ回路（ＩＣ）１４から出力する必要がある。しかし、このプリチャージ電圧ＰＶがＶｄｄに近いほど、ドライバ回路（ＩＣ）１４は高耐圧プロセスの半導体を使用する必要がある（高耐圧といっても、５（Ｖ）〜１０（Ｖ）であるが、しかし、５（Ｖ）耐圧を超えると、半導体プロセス価格は高くなる点が課題である。したがって、５（Ｖ）耐圧のプロセスを採用することのより高精細、低価格のプロセスを使用することができる）。
【０９６２】
画素１６の駆動用ＴＦＴ１１ａのダイオード特性が良好で白表示のオン電流が確保した時、５（Ｖ）以下であれば、ソースドライバＩＣ１４も５（Ｖ）プロセスを使用できるから問題は発生しない。しかし、ダイオード特性が５（Ｖ）を越えると時、問題となる。特に、プリチャージは、ＴＦＴ１１ａのソース電圧Ｖｄｄに近いプリチャージ電圧ＰＶを印加する必要があるので、ソースドライバＩＣ１４から出力することができなくなる。
【０９６３】
図２６０は、この課題を解決するパネル構成である。図２６０では、アレイ７１側にスイッチ回路４８１を形成している。ソースドライバＩＣ１４からは、スイッチ４８１のオンオフ信号を出力する。このオンオフ信号は、アレイ７１に形成されたレベルシフト回路２５９１で昇圧され、スイッチ４８１をオンオフ動作させる。なお、スイッチ４８１およびレベルシフト回路２５９１が画素のＴＦＴを形成するプロセスで同時に、もしくは順次に、形成する。もちろん、外付け回路（ＩＣ）で別途形成し、アレイ７１上に実装などしてもよい。
【０９６４】
オンオフ信号は、先に説明したプリチャージ条件に基づいて、ソースドライバＩＣ１４の端子７６１ａから出力される。したがって、プリチャージ電圧の印加、駆動方法は図２６０の実施例においても適用できることは言うまでもない。端子７６１ａから出力される電圧（信号）は、５（Ｖ）以下と低い。この電圧（信号）がレベルシフタ回路２５９１でスイッチ４８１のオンオフロジックレベルまで振幅が大きくされる。
【０９６５】
以上のように構成することにより、ソースドライバ回路（ＩＣ）１４はプログラム電流Ｉｗを駆動できる動作電圧範囲の電源電圧で十分になる。プリチャージ電圧ＰＶは、動作電圧が高いアレイ基板７１で課題はなくなる。したがって、プリチャージもＶｄｄ電圧まで十分印加できるようになる。
【０９６６】
図６６のスイッチ回路４８１ａもソースドライバ回路（ＩＣ）１４内に形成（配置）するとなると耐圧が問題となる。たとえば、画素１６のＶｄｄ電圧が、ソースドライバＩＣ１４の電源電圧よりも高い場合、ソースドライバＩＣ１４の端子７６１にソースドライバＩＣ１４を破壊するような電圧が印加される危険があるからである。
【０９６７】
この課題を解決する実施例が図２５９の構成である。アレイ基板７１にスイッチ回路４８１を形成（配置）している。スイッチ回路４８１の構成などは図２６０で説明した構成、仕様などと同一または近似である。
【０９６８】
図９１、図９２において、スイッチ４８１はソースドライバＩＣ１４の出力よりも先で、かつソース信号線１８の途中に配置されている。スイッチ４８１がオンすることにより、画素１６をプログラムする電流Ｉｗがソースドライバ回路（ＩＣ）１４に流れ込む。スイッチ４８１がオフすることにより、ソースドライバ回路（ＩＣ）１４はソース信号線１８から切り離される。
【０９６９】
図２６０と同様に端子７６１ａから出力される電圧（信号）は、５（Ｖ）以下と低い。この電圧（信号）がレベルシフタ回路２５９１でスイッチ４８１のオンオフロジックレベルまで振幅が大きくされる。
【０９７０】
以上のように構成することにより、ソースドライバ回路（ＩＣ）１４はプログラム電流Ｉｗを駆動できる動作電圧範囲の電源電圧で十分になる。また、スイッチ４８１もアレイ７１の電源電圧で動作するため、画素１６からＶｄｄ電圧がソース信号線１８に印加されてもスイッチ４８１が破壊することはなく、また、ソースドライバ回路（ＩＣ）１４が破壊されることもない。
【０９７１】
なお、図２５９のソース信号線１８の途中に配置（形成）されたスイッチ４８１とプリチャージ電圧ＰＶ印加用スイッチ４８１の双方をアレイ基板７１に形成（配置）してもよいことは言うまでもない（図２５９＋図２６０の構成）。
【０９７２】
図２２３は図６７に加えて、プリチャージ電圧を階調に応じて変化できるように構成した実施例である。図２２３では印加する画像データに応じてプリチャージ電圧を変化させることが容易に実現できる。プリチャージ電圧は画像データ（Ｄ３〜Ｄ０）によって、電子ボリウム４５１により変化させることができる。図２２３では、Ｄ３〜Ｄ０ビットは電子ボリウムに接続されていることから、低階調のプリチャージ電圧が変更できるようにしていることがわかる。これは、黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。したがって、低階調領域になるにしたがって、プリチャージ電圧を高くする。画素１６の駆動用トランジスタ１１ａをＰチャンネルとしているため、アノード電圧（Ｖｄｄ）がもっと黒表示電圧である。高階調領域になるにしたがって、プリチャージ電圧を低く（画素トランジスタ１１ａがＰチャンネルの時）する。つまり、低階調表示では、電圧プログラム方式が実施され、高階調表示（白表示）では、電流プログラム方式が実施されていることになる。
【０９７３】
図２２３のプリチャージ回路では、階調０のみをプリチャージするとか、階調０から階調７の範囲でプリチャージするとかを選択できる。また、各階調に対するプリチャージ電圧も電子ボリウム４５１で変更できる。他の構成は、図６５、図６６、図６７と同様であるので説明を省略する。
【０９７４】
ソース信号線１８に印加する画像データにより、プリチャージ電圧ＰＶ印加時間を可変することによっても良好な結果が得られる。たとえば、完全黒表示の階調０では印加時間を長くし、階調４ではそれよりも短くするなどである。また、１Ｈ前の画像データと次に印加する画像データの差を考慮して、印加時間を設定することも良好な結果を得ることができる。たとえば、１Ｈ前にソース信号線に画素を白表示にする電流と書き込み、次の１Ｈに、画素に黒表示にする電流を書き込む時は、プリチャージ時間を長くする。黒表示の電流は微小であるからである。逆に、１Ｈ前にソース信号線に画素を黒表示にする電流と書き込み、次の１Ｈに、白素に黒表示にする電流を書き込む時は、プリチャージ時間を短くするか、もしくはプリチャージを停止する（行わない）。白表示の書き込み電流は大きいからである。
【０９７５】
印加する画像データに応じてプリチャージ電圧を変化かえることも有効である。黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。したがって、低階調領域になるにしたがって、プリチャージ電圧を高く（Ｖｄｄに対して。なお、画素トランジスタ１１ａがＰチャンネルの時）し、高階調領域になるにしたがって、プリチャージ電圧を低く（画素トランジスタ１１ａがＰチャンネルの時）するという制御方法も有効である。
【０９７６】
以下、理解を容易にするため、図６６を中心に説明する。なお、以下に説明する事項は図６５、図６７のプリチャージ回路にも適用できることは言うまでもない。
【０９７７】
プログラム電流オープン端子（ＰＯ端子）が“０”の時は、スイッチ６５５がオフ状態となり、ＩＬ端子およびＩＨ端子とソース信号線１８とは切り離される（Ｉｏｕｔ端子が、ソース信号線１８と接続されている）。したがって、プログラム電流Ｉｗはソース信号線１８には流れない。ＰＯ端子はプログラム電流Ｉｗをソース信号線に印加している時は、“１”とし、スイッチ６５５をオンして、プログラム電流Ｉｗをソース信号線１８に流す。
【０９７８】
ＰＯ端子に“０”を印加し、スイッチ６５５をオープンにする時は、表示領域のいずれの画素行も選択されていない時である。単位トランジスタ４８４は入力データ（Ｄ０〜Ｄ５）に基づいて電流をたえず、ソース信号線１８から引き込んでいる。この電流が選択された画素１６のＶｄｄ端子からトランジスタ１１ａを介してソース信号線１８に流れ込む電流である。したがって、いずれの画素行も選択されていない時は、画素１６からソース信号線１８に電流が流れる経路がない。いずれの画素行も選択されていない時とは、任意の画素行が選択され、次の画素行が選択されるまでの間に発生する。なお、このようないずれの画素（画素行）も選択されず、ソース信号線１８に流れ込む（流れ出す）経路がない状態を、全非選択期間と呼ぶ。
【０９７９】
この状態で、出力端子６８１がソース信号線１８に接続されていると、オンしている単位トランジスタ４８４（実際にはオンしているのはＤ０〜Ｄ５端子のデータにより制御されるスイッチ４８１であるが）に電流が流れる。そのため、ソース信号線１８の寄生容量に充電された電荷が放電し、ソース信号線１８の電位が、急激に低下する。以上のように、ソース信号線１８の電位が低下すると、本来ソース信号線１８に書き込む電流により、元の電位まで回復するのに時間を要するようになってしまう。
【０９８０】
この課題を解決するため、本発明は、全非選択期間に、ＰＯ端子に“０”を印加し、図６６のスイッチ６５５をオフとして、出力端子６８１とソース信号線１８とを切り離す。切り離すことにより、ソース信号線１８から単位トランジスタ４８４に電流が流れ込むことはなくなるから、全非選択期間にソース信号線１８の電位変化は発生しない。以上のように、全非選択期間にＰＯ端子を制御し、ソース信号線１８から電流源を切り離すことにより、良好な電流書き込みを実施することができる。
【０９８１】
また、画面に白表示領域（一定の輝度を有する領域）の面積（白面積）と、黒表示領域（所定以下の輝度の領域）の面積（黒面積）が混在し、白面積と黒面積の割合が一定の範囲の時、プリチャージを停止するという機能を付加することは有効である（適正プリチャージ）。この一定の範囲で、画像に縦筋が発生するからである。もちろん、逆に一定の範囲で、プリチャージするという場合もある。また、画像が動いた時、画像がノイズ的になるからである。適正プリチャージは、演算回路で白面積と黒面積に該当する画素のデータをカウント（演算）することにより、容易に実現することができる。
【０９８２】
プリチャージ制御は、Ｒ、Ｇ、Ｂで異ならせることも有効である。ＥＬ表示素子１５は、Ｒ、Ｇ、Ｂで発光開始電圧、発光輝度が異なっているからである。たとえば、Ｒは、所定輝度の白面積：所定輝度の黒面積の比が１：２０以上でプリチャージを停止または開始し、ＧとＢは、所定輝度の白面積：所定輝度の黒面積の比が１：１６以上でプリチャージを停止または開始するという方法が例示される。なお、実験および検討結果によれば、有機ＥＬパネルの場合、所定輝度の白面積：所定輝度の黒面積の比が１：１００以上（つまり、黒面積が白面積の１００倍以上）でプリチャージを停止することが好ましい。さらには、所定輝度の白面積：所定輝度の黒面積の比が１：２００以上（つまり、黒面積が白面積の２００倍以上）でプリチャージを停止することが好ましい。
【０９８３】
さらに、プリチャージについて説明をする。図２３２はプリチャージ回路の他の実施例である。図６６の実施例との差異は、プリチャージイネーブル（ＰＥＮ）とプリチャージセレクト（ＰＳＬ）などによりプリチャージスイッチ４８１ａが制御される点である。なお、制御スイッチをＯＰＶとする。なお、電流出力段のスイッチ６５６はＰＯ信号により制御される。
【０９８４】
本発明のこの実施例では、プリチャージするかしないかは、画像データにより決定される。この制御として、ＰＳＬ信号、ＰＥＮ信号は重要な機能を発揮する。
【０９８５】
以前にも説明をしたが、図２３５に図示するように、ＲＧＢの画像データ（ＲＤＡＴＡ、ＧＤＡＴＡ、ＢＤＡＴＡ）は各８ビットである。ＲＧＢ各８ビットの画像データは、ガンマ回路８３４でガンマ変換されて、１０ビット信号となる。ガンマ変換された信号は、フレームレートコントロール（ＦＲＣ）回路８３５でＦＲＣ処理されて、６ビットの画像データに変換される。プリチャージ制御回路（ＰＣ）２３５１は、変換された６ビットの画像データからプリチャージ制御信号（プリチャージする時はＨレベルとし、プリチャージしない時はＬレベルとする）を発生させる。このプリチャージを発生させる方式については後に説明をする。
【０９８６】
図２３６は、ソースドライバＩＣ（回路）１４のプリチャージ回路２３６３を中心とするブロック図である。プリチャージ回路２３６３とは、図６６、図２３２、図２３３などの回路が該当する。プリチャージ制御回路２３５１によりプリチャージ制御信号ＰＣ信号（赤（ＲＰＣ）、緑（ＧＰＣ）、青（ＢＰＣ））が出力される。このＰＣ信号は図２３５に図示するコントロールＩＣ８１のプリチャージ制御回路２３５１により発生し、ＰＣ信号は、図２３６に図示するソースドライバＩＣ１４のセレクタ回路２３６２に入力される。
【０９８７】
セレクタ回路２３６２は、メインクロックに同期して出力段に対応するラッチ回路２３６１に順次ラッチしていく。ラッチ回路２３６１はラッチ回路２３６１ａとラッチ回路２３６１ｂの２段構成である。ラッチ回路２３６１ｂは水平走査クロック（１Ｈ）に同期してプリチャージ回路２３６３にデータを送出する。つまり、セレクタは、１画素行分の画像データおよびＰＣデータを順次ラッチしていき、水平走査クロック（１Ｈ）に同期して、ラッチ回路２３６１ｂでデータをストアする。
【０９８８】
なお、図２３６では、ラッチ回路２３６１のＲ、Ｇ、ＢはＲＧＢの画像データ６ビットのラッチ回路であり、Ｐはプリチャージ信号（ＲＰＣ、ＧＰＣ、ＢＰＣ）の３ビットをラッチするラッチ回路である。
【０９８９】
プリチャージ回路２３６３は、ラッチ回路２３６１ｂの出力がＨレベルの時、スイッチ４８１ａをオンさせ、ソース信号線１８にプリチャージ電圧を出力する。電流出力回路６５４は画像データに応じて、プログラム電流をソース信号線１８に出力する。
【０９９０】
図２３５、図２３６の構成を概略的に図示すれば、図２３７の構成となる。なお、図２３７、図２３８は図２２８のように、１つの表示パネルに複数のソースドライバＩＣ（回路）１４を積載した構成（ソースドライバＩＣのカソード接続）である。また、図２３７、図２３８のＣＳＥＬ１、ＣＳＥＬ２はＩＣチップのセレクト信号である。ＣＳＥＬ信号によりどちらにＩＣチップを選択し、画像データおよびＰＣ信号を入力するかを決定する。
【０９９１】
図２３６、図２３７の構成では、各ＲＧＢ画像データに対応して、ＰＣ信号を発生させている。プリチャージの印加は、以上のようにＲＧＢごとに行うことが好ましい。しかし、動画表示、自然画表示では、ＲＧＢごとにプリチャージするかしないかを判断する必要がない場合が多い。つまり、ＲＧＢを輝度信号に変換し（換算し）、輝度によりプリチャージをするかしないかを判断してもよい。このようにしたのが、図２３８の構成である。図２３７の構成では、ＰＣ信号は３ビット必要である（ＲＰＣ、ＧＰＣ、ＢＰＣ）が、図２３８の構成では、ＰＣ信号はＲＧＢＰＣの１ビットでよい。したがって、図２３６のラッチ回路２３６１においても、Ｐは１ビットのラッチでよい。なお、以降の説明では、説明を容易にする点、作図を容易にする観点から、ＲＧＢを考慮せずに説明を行う。
【０９９２】
以上の本発明の構成は、コントローラ８１が画像データに基づいてＰＣ信号（プリチャージ制御信号）を発生する点、ソースドライバＩＣ１４がＰＣ信号をラッチし１Ｈの同期信号に同期してソース信号線１８に印加する点に特徴がある。また、コントローラ８１は図２３５に図示するように、プリチャージモード（ＰＭＯＤＥ）信号により、プリチャージ信号の発生を容易に変更することができる。たとえば、ＰＭＯＤＥとは、階調０のみをプリチャージするモード、階調０−７など一定の階調範囲をプリチャージするモード、画像データが明るい画像データから暗い画像データに変化する時にプリチャージするモード、一定のフレームで連続して低階調表示となる時に、プリチャージするモードなどが例示される。
【０９９３】
なお、１画素のデータについてプリチャージするかしないかを判断することに限定するものではない。たとえば、複数画素行の画像データにもとづいてプリチャージ判断をおこなってもよい。また、プリチャージを行う周辺画素の画像データを勘案して（たとえば、重み付け処理など）プリチャージ判断を行っても良い。また、動画と静止画でプリチャージ判断を変化する方法も例示される。以上事項は、画像データに基づき、コントローラがプリチャージ信号を発生することにより、良好な汎用性が発揮される点が重要である。以降、このプリチャージ判断とプリチャージモードを中心に説明をする。
【０９９４】
なお、本発明において、プリチャージ駆動では、プリチャージ電圧を出力するとして説明をするが、これに限定するものではない。１水平走査期間よりも短く、プログラム電流よりも大きい電流をソース信号線１８に書き込む方式でもよい。つまり、プリチャージ電流をソース信号線１８に書込み、その後にプログラム電流をソース信号線１８に書き込む方式でもよい。プリチャージ電流も物理的には電圧変化を引き起こしていることには差異はない。プリチャージをプリチャージ電流で行う方式も本発明のプリチャージ駆動の範疇である。たとえば、図２２３では電子ボリウム４５１を切り換えることによりプリチャージ電圧が変化する。この電子ボリウム４５１を電流出力の電子ボリウムに変更すればよい。変更は複数のカレントミラー回路を組み合わせることにより容易に実現できる。また、図２３２、図２３３にあっては、プリチャージ電圧Ｖｐをカレントミラー回路からなる電流出力に変更すればよい。本発明では説明を容易にするため、プリチャージ駆動はプリチャージ電圧で行うとして説明をする。
【０９９５】
また、プリチャージ電圧（電流）の印加は、一定のプリチャージ電圧（電流）を印加することに限定するものではない。たとえば、複数のプリチャージ電圧をソース信号線に印加してもよい。たとえば、第１のプリチャージ電圧５（Ｖ）を５（μｓｅｃ）印加した後、第２のプリチャージ電圧４．５（Ｖ）を５（μｓｅｃ）印加する方法である。その後に、プログラム電流Ｉｗをソース信号線１８に印加する。また、プリチャージ電圧を鋸波状に変化させたものでもよい。また、矩形波を印加してもよい。また、正規のプログラム電流（電圧）にプリチャージ電圧（電流）を重畳させてもよい。また、プリチャージ電圧（電流）の大きさ、プリチャージ電圧（電流）の印加期間は、画像データに対応させて変化させてもよい。
【０９９６】
また、本発明は電流駆動方式において、プリチャージ電圧（電流）を印加するとして説明をするが、プリチャージ駆動は、電圧駆動方式でも効果を発揮する。電圧駆動方式では、ＥＬ素子１５を駆動する駆動用トランジスタサイズが大きいため、ゲート容量が大きい。そのため、正規のプログラム電圧が書き込みにくいという課題がある。この課題に対して、プログラム電圧を印加する前に、プリチャージを実施することにより、駆動用トランジスタをリセット状態にすることができ、良好な書込みを実現できる。したがって、本発明のプリチャージ駆動方式は、電流プログラム駆動に限定されるものではない。本発明の実施例では、説明を容易にするために、電流プログラム駆動の画素構成（図１などを参照のこと）を例示して説明をする。
【０９９７】
また、本発明の実施例において、プリチャージ駆動方式は、駆動用トランジスタ１１ａのみに作用するものではない。たとえば、図３８の画素構成において、カレントミラー回路を構成するトランジスタ１１ａにも作用して効果を発揮する。本発明のプリチャージ駆動方式は、ソースドライバＩＣ（回路）１４からみたソース信号線１８の寄生容量を充放電することを１つの目的としているが、当然のことながらソースドライバＩＣ（回路）１４内の寄生容量も充放電されることも目的としている。
【０９９８】
また、プリチャージ電圧（電流）は、黒表示を良好にすることを１つの目的としているが、これに限定されるものではない。白表示を書込み易くする白書込みプリチャージ電圧（電流）を印加すれば、良好な白表示も実現できる。つまり、本発明のプリチャージ駆動とは、プログラム電流（プログラム電圧）を書き込む前に、前記プログラム電流（プログラム電圧）を書込み易くするための、所定の電圧（電流）を印加し、予備充電するものである。
【０９９９】
また、本発明は、黒表示でプリチャージするとして説明をするが、これは、基本的には駆動用トランジスタ１１ａからソースドライバＩＣ（回路）１４に吸い込み電流で実施する場合である。駆動用トランジスタ１１ａなどがＮチャンネルトランジスタの場合は、ソースドライバＩＣ（回路）１４からは吐き出し電流でプログラムすることになる。この場合は、白表示で書込みにくい画素構成の場合も発生する。したがって、本発明のプリチャージ駆動方法は、ソース信号線１８などを所定電位に変化させるものであって、白表示でプリチャージするとか、黒表示でプリチャージするとかは実施形態にすぎない。したがって、これらに限定されるものではない。
【１０００】
プリチャージ電圧（電流）の印加タイミングは、プログラム電圧（電流）を書き込む画素行を選択した状態でプリチャージ電圧（電流）を書き込むことが好ましいが、これに限定するものではなく、画素行が非選択の状態で、ソース信号線１８にプリチャージ電圧（電流）を印加して予備充電を行ない、その後、プログラム電流（電圧）を書き込む画素行を選択してもよい。
【１００１】
また、プリチャージ電圧は、ソース信号線１８に印加するとしているが、他の方式も例示される。たとえば、アノード端子への印加電圧（Ｖｄｄ）またはカソード端子への印加電圧（Ｖｓｓ）を変化させてもよい（プリチャージ電圧を印加）。アノード電圧またはカソード電圧を変化させることにより、駆動用トランジスタ１１ａの書込み能力が拡大される。したがって、プリチャージ効果が発揮される。特に、アノード電圧（Ｖｄｄ）をパルス的に変化させる方式を実施する効果が高い。
【１００２】
図２３９の（ａ）は階調０のみをプリチャージした時の説明図である。階調０のみのプリチャージは階調飛びがなく、良好な黒表示を実現できるので好ましい方法である。図２３９において、行番号は、画素行の番号を示している。画素行は、第１画素行からｎ画素行まで順次画像データが書き換えられ、最終画素行ｎまで電流プログラムがされると、また、第１画素行から電流プログラムが開始される。
【１００３】
画像データは、６４階調の画像データである。画像データは０から６３の値をとる。当然ながら、２５６階調の時は、０から２５５までの値をとる。ＰＳＬはプリチャージセレクト信号であり、Ｈレベル（記号Ｈ）のとき、プリチャージ電圧の出力が許可させる。Ｌレベルの時は、プリチャージ電圧は出力されない。ＰＥＮはプリチャージイネーブル信号である。このＰＥＮはコントローラ８１の判断により出力される信号である。つまり、コントローラは画像データに基づいて、ＰＥＮ信号をＨまたはＬレベルにする。ＰＥＮがＨレベルの時は、プリチャージをするという判断信号であり、Ｌレベルの時は、プリチャージしないという判断信号である。図２３９では、階調０の時にのみ、ＰＥＮ信号はＨレベルとなっている。Ｐ出力は、スイッチ４８１ａのオンオフ状態である（図２３２、図２３３を参照のこと）。表では、○はスイッチ４８１ａがオン状態（ソース信号線１８にプリチャージ電圧Ｖｐが印加された状態）である。×はスイッチ４８１ａがオフ状態（ソース信号線１８にプリチャージ電圧が印加されていない状態）である。
【１００４】
図２３９の（ａ）では、画素行番号３と画素行番号８に該当する箇所で、ＰＥＮ信号がＨとなっている。同時に画素行番号３と画素行番号８では、ＰＳＬ信号もＨレベルであるので、Ｐ出力は○（プリチャージ電圧Ｖｐが出力された状態となっている。図２３９の（ｂ）では、ＰＥＮ信号は図２３９の（ａ）と同一であるが、ＰＳＬ信号がＬレベルである。したがって、Ｐ出力はたえず、×（プリチャージ電圧Ｖｐが出力されていない）の状態となっている。基本的にはＰＥＮ信号もコントローラ８１から出力される。しかし、ＰＥＮ信号はユーザーが調整できるようにすることが好ましい。
【１００５】
また、プリチャージ電圧Ｖｐが出力されている期間は、図２３２のカウンタ６５１で設定することができる。このカウンタはプログラマブルカウンタであり、コントローラからの設定値、あるいはユーザーの設定値に基づき動作する。カウンタ６５１はメインクロック（ＣＬＫ）に同期して動作するように構成されている。
【１００６】
図２４０の（ａ）は階調０から階調７のみをプリチャージした時の説明図である。低階調領域のみにプリチャージする方法は、電流駆動が黒表示領域を書込みにくいという課題を解決する方策として有効である。なお、いずれの範囲までプリチャージするかはコントローラ８１により設定できる。
【１００７】
図２４０では、階調０−７の時にのみ、ＰＥＮ信号はＨレベルとなっている。Ｐ出力は、スイッチ４８１ａのオンオフ状態である（図２３２、図２３３などを参照のこと）。図２４０の（ａ）では、画素行番号３、５、６、７、１１、１２、１３に該当する箇所で、画像データは７以下であるので、ＰＥＮ信号がＨとなっている。同時に以上の箇所で、ＰＳＬ信号もＨレベルであるので、Ｐ出力は○（プリチャージ電圧Ｖｐが出力された状態）となっている。図２４０の（ｂ）では、ＰＳＬ信号がＬレベルであるので、Ｐ出力はすべて×（プリチャージ電圧が印加されていない状態）となっている。
【１００８】
図２４１は画素１６の輝度が低くなる時にプリチャージを実施する駆動方式の説明図である。電流プログラム方式では、画素１６の輝度を高くするとき（白表示）のプログラム電流Ｉｗが大きい。したがって、ソース信号線１８に寄生容量があっても十分寄生容量を充放電することができる。しかし、画素１６を黒表示にプログラムするときは、プログラム電流は小さくソース信号線１８の寄生容量などを十分に充放電することができない。したがって、画素１６に書き込むプログラム電流が大きくなる時は、プリチャージをする必要がない場合が多い。逆に画素１６に書き込む電流が小さくなる時（黒表示となる時）はプリチャージする必要が発生する。
【１００９】
図２４１は画素１６の輝度が低くなる時にプリチャージを実施する駆動方式の説明図である。第１画素行目の画像データが３９である。したがって、ソース信号線１８には、画素１６を画像データ３９に電流プログラムする電位が保持されている。第２画素行目の画像データは１２である。したがって、ソース信号線１８は画像データ１２に対応する電位になるようにする必要がある。しかし、プログラム電流は階調３９から階調１２と小さくなる。そのため、ソース信号線１８を十分に充放電できない状態が発生する場合がある。この課題に対応するため、プリチャージする（ＰＥＮ信号はＨレベルとなる）。画素行３、５、６、８、１１、１２、１３、１５においても同様の判定結果となる。
【１０１０】
第３画素行目の画像データは０である。したがって、ソース信号線１８には、画素１６を画像データ０に電流プログラムする電位が保持されている。第４画素行目の画像データは２１である。したがって、ソース信号線１８は画像データ２１に対応する電位になるようにする必要がある。プログラム電流は階調０から階調２１と大きくなる。そのため、ソース信号線１８を十分に充放電可能である。したがって、第４画素行ではプリチャージする必要はない。
【１０１１】
以上の判断を、コントローラ８１で実施する。実施の結果、図２４１の（ａ）に図示するように、ＰＥＮ信号は、画素行２、３、５、６、８、１１、１２、１３、１５でＨレベルとなる。つまり、前記画素行ではプリチャージするという結果となる。図２４１の（ａ）では、ＰＳＬ信号もＨレベルであるから、Ｐ出力の欄でわかるように、Ｐ出力は、画素行２、３、５、６、８、１１、１２、１３、１５で○（プリチャージする）ことになる。なお、他の画素行ではプリチャージは行われない。
【１０１２】
図２４１の（ｂ）では、ＰＥＮ信号は図２４１の（ａ）と同一であるが、ＰＳＬ信号がＬレベルである。したがって、Ｐ出力はたえず、×（プリチャージ電圧Ｖｐが出力されていない）の状態となっている。基本的にはＰＥＮ信号もコントローラ８１から出力される。しかし、ＰＥＮ信号はユーザーが調整できるようにすることが好ましい。
【１０１３】
図２４２は、図２４０と図２４１のプリチャージ方法を組み合わせた方式である。画素１６の輝度が低くなる時にプリチャージを実施し、かつ、画素１６のプログラム電流が０−７階調の低輝度となる場合にプリチャージする方法である。どの階調以下でプリチャージするか否かは、コントローラＩＣ８１の設定値で変更可能である。また、ユーザーが変更することも可能である。変更は、コントローラ内部のテーブルにマイコンからシリアルインターフェースを介して行う。
【１０１４】
画像データは図２４１の実施例と同一である。しかし、図２４２では、第２画素行では画像データが１２であり、第１５画素行では、画像データが１２であるため、ＰＥＮ信号はＬレベルの判定結果となっている。先にも説明したように、一定以上のプログラム電流Ｉｗの大きさがあれば、ソース信号線１８の寄生容量を充放電できる。したがって、プリチャージする必要はない。逆にプリチャージするとソース信号線１８の電位が黒表示電位まで変化し、中間調表示の電位に復帰するのに時間を要する。
【１０１５】
以上の判断を、コントローラ８１で実施する。実施の結果、図２４２の（ａ）に図示するように、ＰＥＮ信号は、画素行３、５、６、８、１１、１２、１３でＨレベルとなる。つまり、前記画素行ではプリチャージするという結果となる。図２４２の（ａ）では、ＰＳＬ信号もＨレベルであるから、Ｐ出力の欄でわかるように、Ｐ出力は、画素行３、５、６、８、１１、１２、１３で○（プリチャージする）ことになる。なお、他の画素行ではプリチャージは行われない。図２４２の（ｂ）では、ＰＥＮ信号は図２４２の（ａ）と同一であるが、ＰＳＬ信号がＬレベルである。したがって、Ｐ出力はたえず、×（プリチャージ電圧Ｖｐが出力されていない）の状態となっている。
【１０１６】
以上の実施例は、各ＲＧＢのプリチャージについて説明をしていないが、図２４３のように各ＲＧＢでプリチャージ判定を行うことが好ましいことは言うまでもない。各ＲＧＢで画像データがことなっているからである。特に、図４１、図１２５、図１２６のように、列方向に各ＲＧＢ画素が配置される場合に良好な結果が得られる。各ソース信号線には連続して同一色の画素データが印加されるからである。
【１０１７】
図２４３は、図２４０と同様に階調０−７の範囲でプリチャージを実施する駆動方法である。各ＲＧＢでのプリチャージの判断をコントローラ８１で実施する。実施の結果、図２４３に図示するように、Ｒ画像データでは、ＰＥＮ信号は、画素行３、５、６、７、８、１１、１２、１３でＨレベルとなる。つまり、前記画素行ではプリチャージするという結果となる。Ｇ画像データでは、ＰＥＮ信号は、画素行３、７、９、１１、１２、１３、１４でＨレベルとなる。つまり、前記画素行ではプリチャージするという結果となる。Ｂ画像データでは、ＰＥＮ信号は、画素行１、２、３、６、７、８、９、１５でＨレベルとなる。つまり、前記画素行ではプリチャージするという結果となる。
【１０１８】
以上の実施例では、画素行に対応してプリチャージをするか否かを判断した。しかし、本発明はこれに限定するものではない。フレーム（フィールド）単位で各画素に印加される画像データの大きさ、変化などを判定し、プリチャージするか否かを判断してもよいことは言うまでもない。図２４４はその実施例である。
【１０１９】
図２４４はある画素１６に着目した画像データの変化を示している。図２４４の表の第１行目はフレーム番号を示している。表の２行目はある画素１６にプログラムされる画像データの変化を示している。また、図２４４は、図２３９と同様に階調０でプリチャージする駆動方式の変形例である。図２３９では、階調０で必ずプリチャージする方法であった。図２４４では、階調０が一定フレーム連続する時にプリチャージする方法である。連続は、カウンタで示す。
【１０２０】
図２４４の（ａ）では、フレーム３、４、５、６、１１、１２で階調０である。そのため、カウント値は、第３フレームから第６フレームまで順次カウントされる。また、フレーム１１、１２でカウントされる。図２４４の（ａ）では、階調０が３フレーム連続する時に、プリチャージを実施するように制御されている。したがって、フレーム５、６でＰ出力が○（プリチャージ電圧が出力される）となる。フレーム１１、１２では２フレームしか階調０が連続しないため、プリチャージはされない。
【１０２１】
図２４４の（ｂ）では、ＰＳＬ信号によりカウント制御を実施している。ＰＳＬ信号がＨレベルの時に、カウント値はアップされる。図２４４の（ｂ）では、フレーム５、１２でＰＳＬ信号がＬレベルため、カウントアップされない。そのため、プリチャージ電圧は、フレーム６でしか出力されない。
【１０２２】
なお、図２４４では階調０が一定フレーム連続する時にプリチャージするとしたが、本発明はこれに限定するものではなく、図２４０で説明したように、一定の階調範囲（たとえば、階調０−７）が連続する時にプリチャージするように制御してもよい。また、連続したフレームに限定するものではなく、離散的であってもよい。また、連続した画素行で一定の階調範囲（たとえば、階調０のみ、階調０−７など）が連続する時にプリチャージするように制御してもよい。
【１０２３】
以上のように本発明のプリチャージ駆動方式では、画像データの値あるいは画像データの変化状態あるいはプリチャージする画素の近傍の画像データ値とその変化などにより、プリチャージするか否かを判定し、プリチャージ電圧（電流）を印加する。また、プリチャージを印加するか否かの情報は、ソースドライバＩＣ（回路）に保持される。したがって、ソースドライバＩＣ（回路）１４はプリチャージ信号をラッチするラッチ回路２３６１（保持回路あるいは記憶手段（メモリ））を具備するだけであるから構成は容易である。また、いずれのプリチャージ方式でもコントローラＩＣのプログラムを変更するだけで対応できるため汎用性がある。
【１０２４】
図２３２では、スイッチ４８１ａをオンオフすることにより、端子６８１からプリチャージ電圧Ｖｐを出力し、スイッチ６５５はＰＯ信号によりオンオフすることにより、プログラム電流Ｉｗを端子６８１からソース信号線１８に印加する。しかし、図２３２の構成では、スイッチ４８１ａが閉じ、プリチャージ電圧Ｖｐが端子６８１に印加された時には、電流出力回路６５４（単位トランジスタ群５２１ｃ）にもプリチャージ電圧Ｖｐが印加される。電流出力回路６５４にプリチャージ電圧が印加されると電流出力回路６５４に異状動作が発生する場合がある。
【１０２５】
この課題に対しては、図２３３に図示するように、スイッチ６５５を電流出力回路６５４とＡ点との間に配置し、ＯＰＶ信号をインバータ６２でロジック反転してスイッチ６５６を制御するように構成する。つまり、スイッチ４８１ａが閉じている時は、スイッチ６５６は開く（オープン）状態となるようにする。このように構成することにより、端子６８１にプリチャージ電圧Ｖｐが印加されている時は、スイッチ６５５は開いているために、電流出力回路６５４にはプリチャージ電圧は印加されない。このタイミングチャートを図２３４の（ａ）に図示する。図２３４の（ａ）において、ＯＰＶ信号がＨになっている期間ｔには、ＰＯ信号はＬとなっている。さらに好ましくは、スイッチ４８１ａが閉じている期間の前後には、スイッチ６５５がオフ（開いている）になっていることが好ましい。つまり、図２３４の（ｂ）に図示するように、ＯＰＶ信号がＨになっている期間の前後を含めたｔ２の期間の間ＰＯ信号がＬレベルにする。スイッチ４８１ａのオンオフによる過渡現象の悪影響を防止するためである。
【１０２６】
図１のように画素１６の駆動用トランジスタ１１ａ、選択トランジスタ（１１ｂ、１１ｃ）がＰチャンネルトランジスタの場合は、突き抜け電圧が発生する。これは、ゲート信号線１７ａの電位変動が、選択トランジスタ（１１ｂ、１１ｃ）のＧ−Ｓ容量（寄生容量）を介して、コンデンサ１９の端子に突き抜けるためである。Ｐチャンネルトランジスタ１１ｂがオフするときにはＶｇｈ電圧となる。そのため、コンデンサ１９の端子電圧がＶｄｄ側に少しシフトする。そのため、トランジスタ１１ａのゲート（Ｇ）端子電圧は上昇し、より黒表示となる。したがって、良好な黒表示を実現できる。
【１０２７】
しかし、第０階調目の完全黒表示は実現できるが、第１階調などは表示しにくいことになる。もしくは、第０階調から第１階調まで大きく階調飛びが発生したり、特定の階調範囲で黒つぶれが発生したりする。
【１０２８】
この課題を解決する構成が、図５４の構成である。出力電流値を嵩上げする機能を有することを特徴としている。嵩上げ回路５４１の主たる目的は、突き抜け電圧の補償である。また、画像データが黒レベル０であっても、ある程度（数１０ｎＡ）電流が流れるようにし、黒レベルの調整にも用いることができる。
【１０２９】
基本的には、図５４は、図４８の出力段に嵩上げ回路（図５４の点線で囲まれた部分）を追加したものである。図５４は、電流値嵩上げ制御信号として３ビット（Ｋ０、Ｋ１、Ｋ２）を仮定したものであり、この３ビットの制御信号により、孫電流源の電流値の０〜７倍の電流値を出力電流に加算することが可能である。
【１０３０】
以上が本発明のソースドライバＩＣ（回路）１４の基本的な概要である。以後、さらに詳細に本発明のソースドライバＩＣ（回路）１４についてさらに詳しく説明をする。
【１０３１】
ＥＬ素子１５に流す電流Ｉ（Ａ）と発光輝度Ｂ（ｎｔ）とは線形の関係がある。つまり、ＥＬ素子１５に流す電流Ｉ（Ａ）と発光輝度Ｂ（ｎｔ）とは比例する。電流駆動方式では、１ステップ（階調刻み）は、電流（単位トランジスタ４８４（１単位））である。
【１０３２】
人間の輝度に対する視覚は２乗特性をもっている。つまり、２乗の曲線で変化する時、明るさは直線的に変化しているように認識される。しかし、図８３の関係であると、低輝度領域でも高輝度領域でも、ＥＬ素子１５に流す電流Ｉ（Ａ）と発光輝度Ｂ（ｎｔ）とは比例する。したがって、１ステップ（１階調）きざみづつ変化させると、低階調部（黒領域）では、１ステップに対する輝度変化が大きい（黒飛びが発生する）。高階調部（白領域）は、ほぼ２乗カーブの直線領域と一致するので、１ステップに対する輝度変化は等間隔で変化しているように認識される。以上のことから、電流駆動方式（１ステップが電流きざみの場合）において（電流駆動方式のソースドライバＩＣ（回路）１４において）、黒表示領域の表示が特に課題となる。
【１０３３】
この課題に対して、低階調領域（階調０（完全黒表示）から階調（Ｒ１））の電流出力の傾きを小さくし、高階調領域（階調（Ｒ１）から最大階調（Ｒ））の電流出力の傾きを大きくする。つまり、低階調領域では、１階調あたりに（１ステップ）増加する電流量と小さくする。高階調領域では、１階調あたりに（１ステップ）増加する電流量と大きくする。高階調領域と低階調領域で１ステップあたりに変化する電流量を異ならせることにより、階調特性が２乗カーブに近くなり、低階調領域での黒飛びの発生はない。
【１０３４】
なお、以上の実施例では、低階調領域と高階調領域の２段階の電流傾きとしたが、これに限定するものではない。３段階以上であっても良いことは言うまでもない。しかし、２段階の場合は回路構成が簡単になるので好ましいことは言うまでもない。好ましくは、５段階以上の傾きを発生できるようにガンマ回路は構成することが望ましい。
【１０３５】
本発明の技術的思想は、電流駆動方式のソースドライバＩＣ（回路）などにおいて（基本的には電流出力で階調表示を行う回路である。したがって、表示パネルがアクティブマトリックス型に限定されるものではなく、単純マトリックス型も含まれる。）、１階調ステップあたりの電流増加量が複数存在させることである。
【１０３６】
ＥＬなどの電流駆動型の表示パネルは、印加される電流量に比例して表示輝度が変化する。したがって、本発明のソースドライバＩＣ（回路）１４では、１つの電流源（１単位トランジスタ）４８４に流れるもととなる基準電流を調整することにより、容易に表示パネルの輝度を調整することができる。
【１０３７】
ＥＬ表示パネルでは、Ｒ、Ｇ、Ｂで発光効率が異なり、また、ＮＴＳＣ基準に対する色純度がずれている。したがって、ホワイトバランスを最適にするためにはＲＧＢの比率を適正に調整する必要がある。調整は、ＲＧＢのそれぞれの基準電流を調整することにより行う。たとえば、Ｒの基準電流を２μＡにし、Ｇの基準電流を１．５μＡにし、Ｂの基準電流を３．５μＡにする。以上のように少なくとも複数の表示色の基準電流のうち、少なくとも１色の基準電流は変更あるいは調整あるいは制御できるように構成することが好ましい。
【１０３８】
電流駆動方式は、ＥＬに流す電流Ｉと輝度の関係は直線の関係がある。したがって、ＲＧＢの混合によるホワイトバランスの調整は、所定の輝度の一点でＲＧＢの基準電流を調整するだけでよい。つまり、所定の輝度の一点でＲＧＢの基準電流を調整し、ホワイトバランスを調整すれば、基本的には全階調にわたりホワイトバランスがとれている。したがって、本発明はＲＧＢの基準電流を調整できる調整手段を具備する点、１点折れまたは多点折れガンマカーブ発生回路（発生手段）を具備する点に特徴がある。以上の事項は電流制御のＥＬ表示パネルに特有の回路方式である。
【１０３９】
本発明のガンマ回路では、一例として低階調領域で１階調あたり１０ｎＡ増加（低階調領域でのガンマカーブの傾き）にする。また、高階調領域で１階調あたり５０ｎＡ増加（高階調領域でのガンマカーブの傾き）する。
【１０４０】
なお、高階調領域で１階調あたり電流増加量／低階調領域で１階調あたり電流増加量をガンマ電流比率と呼ぶ。この実施例では、ガンマ電流比率は、５０ｎＡ／１０ｎＡ＝５である。ＲＧＢのガンマ電流比率は同一にする。つまり、ＲＧＢでは、ガンマ電流比率を同一にした状態でＥＬ素子１５に流れる電流（＝プログラム電流）を制御する。
【１０４１】
このようにガンマ電流比率をＲＧＢで同一に維持したまま調整すると回路構成は容易になる。各色に、低階調部に印加する基準電流を発生する定電流回路と、高階調部に印加する基準電流を発生する定電流回路とを作製し、これらを相対的に流す電流を調整するボリウムを作製（配置）すればよいからである。
【１０４２】
図５６は低電流領域の定電流発生回路部の構成図である。また、図５７は高電流領域の定電流回路部および嵩上げ電流回路部の構成図である。図５６に図示するように低電流源回路部は基準電流ＩＮＬが印加され、基本的にはこの電流が単位電流となり、入力データＬ０〜Ｌ４により、単位トランジスタ４８４が必要個数動作し、その総和として低電流部のプログラム電流ＩｗＬが流れる。
【１０４３】
また、図５７に図示するように高電流源回路部は基準電流ＩＮＨが印加され、基本的にはこの電流が単位電流となり、入力データＨ０〜Ｈ５により、単位トランジスタ４８４が必要個数動作し、その総和として高電流部のプログラム電流ＩｗＨが流れる。
【１０４４】
嵩上げ電流回路部も同様であって、図５７に図示するように基準電流ＩＮＨが印加され、基本的にはこの電流が単位電流となり、入力データＡＫ０〜ＡＫ２により、単位トランジスタ４８４が必要個数動作し、その総和として嵩上げ電流に対応する電流ＩｗＫが流れる
ソース信号線１８に流れるプログラム電流ＩｗはＩｗ＝ＩｗＨ＋ＩｗＬ＋ＩｗＫである。ＩｗＨとＩｗＬの比率、つまりガンマ電流比率は、先にも説明した第１の関係を満足させるようにする。
【１０４５】
図５６、図５７に図示するようにオンオフスイッチ４８１は、インバータ５６２とＰチャンネルトランジスタとＮチャンネルトランジスタからなるアナログスイッチ５６１から構成される。このようにスイッチ４８１を、インバータ５６２とＰチャンネルトランジスタとＮチャンネルトランジスタからなるアナログスイッチ５６１から構成することにより、オン抵抗を低下することができ、単位トランジスタ４８４とソース信号線１８間の電圧降下が極めて小さくすることができる。このことは本発明の他の実施例においても適用されることは言うまでもない。
【１０４６】
図５６の低電流回路部と図５７の高電流回路部の動作について説明をする。本発明のソースドライバＩＣ（回路）１４は、低電流回路部Ｌ０〜Ｌ４の５ビットで構成され、高電流回路部Ｈ０〜Ｈ５の６ビットで構成される。なお、回路の外部から入力されるデータはＤ０〜Ｄ５の６ビット（各色６４階調）である。この６ビットデータをＬ０〜Ｌ４の５ビット、高電流回路部Ｈ０〜Ｈ５の６ビットに変換してソース信号線に画像データに対応するプログラム電流Ｉｗを印加する。つまり、入力６ビットデータを、５＋６＝１１ビットデータに変換をしている。したがって、高精度のガンマカーブを形成できる。
【１０４７】
以上のように、入力６ビットデータを、５＋６＝１１ビットデータに変換をしている。本発明では、高電流領域の回路のビット数（Ｈ）は、入力データ（Ｄ）のビット数と同一にし、低電流領域の回路のビット数（Ｌ）は、入力データ（Ｄ）のビット数−１としている。なお、低電流領域の回路のビット数（Ｌ）は、入力データ（Ｄ）のビット数−２としてもよい。このように構成することにより、低電流領域のガンマカーブと、高電流領域のガンマカーブとが、ＥＬ表示パネルの画像表示に最適になる。
【１０４８】
電流駆動方式は、ＥＬに流す電流Ｉと輝度の関係は直線の関係がある。したがって、ＲＧＢの混合によるホワイトバランスの調整は、所定の輝度の一点でＲＧＢの基準電流を調整するだけでよい。つまり、所定の輝度の一点でＲＧＢの基準電流を調整し、ホワイトバランスを調整すれば、基本的には全階調にわたりホワイトバランスがとれている。この点も本発明の電流駆動方式の特徴ある効果である。
【１０４９】
図２４７などのように折れ線（折れ曲がり位置を有する）のガンマカーブの場合は、少し注意が必要である。まず、ＲＧＢのホワイトバランスを取るためには、ガンマカーブの折れ曲がり位置（階調Ｒ１）をＲＧＢで同一にする必要がある。同一にすることにより、電流駆動方式では、ガンマカーブの相対的な関係をＲＧＢで同一にできる。また、低階調領域の傾きと高階調領域の傾きとの比率をＲＧＢで、一定にする必要がある。一定にすることにより、電流駆動方式では、ガンマカーブの相対的な関係をＲＧＢで同一にできる。
【１０５０】
たとえば、低階調領域で１階調あたり１０ｎＡ増加（低階調領域でのガンマカーブの傾き）し、高階調領域で１階調あたり５０ｎＡ増加（高階調領域でのガンマカーブの傾き）する。なお、高階調領域で１階調あたり電流増加量／低階調領域で１階調あたり電流増加量をガンマ電流比率と呼ぶ。この実施例では、ガンマ電流比率は、５０ｎＡ／１０ｎＡ＝５である。ＲＧＢでは、ガンマ電流比率を同一にした状態でＥＬ素子１５に流れる電流を調整するように構成する。
【１０５１】
図２４８ではそのガンマカーブの例である。図２４８の（ａ）では、低階調部と高階調部とも１階調あたりの電流増加が大きい。図２４８の（ｂ）では、低階調部と高階調部とも１階調あたりの電流増加は図２４８の（ａ）に比較して小さい。ただし、図２４８の（ａ）、図２４８の（ｂ）ともガンマ電流比率は同一にしている。このようにガンマ電流比率を、ＲＧＢで同一に維持したまま調整することは、各色に、低階調部に印加する基準電流を発生する定電流回路と、高階調部に印加する基準電流を発生する定電流回路とを作製し、これらを相対的に流す電流を調整するボリウムを作製（配置）すればよいからである。
【１０５２】
図２４５はガンマ電流比率を維持したまま、出力電流を可変する回路構成である。電流制御回路６９２で低電流領域の基準電流源６９１Ｌと高電流領域の基準電流源６９１Ｈとのガンマ電流比率を維持したまま、電流源４７３Ｌ、４７３Ｈに流れる電流を変化させる。
【１０５３】
また、図２４６に図示するように、ＩＣチップ（回路）１４内に形成した温度検出回路７０１で相対的な表示パネルの温度を検出することが好ましい。ＥＬ素子は、ＲＧＢを構成する材料により温度特性が異なるからである。この温度の検出は、バイポーラトランジスタの接合部の状態が温度により変化し、出力電流が温度により変化することを利用する。この検出した温度を各色に配置（形成）した温度制御回路７０２にフィードバックし、電流制御回路６９２により温度補償を行う。
【１０５４】
なお、ガンマ比率は、３以上１０以下の関係にすることが適切である。さらに好ましくは、４以上８以下の関係にすることが適切である。特にガンマ電流比率は５以上７以下の関係を満足させることが好ましい。これを第１の関係と呼ぶ。
【１０５５】
また、低階調部と高階調部との変化ポイント（図２４７の階調Ｒ１）は、最大階調数Ｋの１／３２以上１／４以下に設定するのが適切である。たとえば、最大階調数Ｋが６ビットの６４階調とすれば、６４／３２＝２階調番目以上、６４／４＝１６階調番目以下にする。さらに好ましくは、低階調部と高階調部との変化ポイント（図２４７の階調Ｒ１）は、最大階調数Ｋの１／１６以上１／４以下に設定するのが適切である。たとえば、最大階調数Ｋが６ビットの６４階調とすれば、４８１６＝４階調番目以上、６４／４＝１６階調番目以下にする。さらに好ましくは、最大階調数Ｋの１／１０以上１／５以下に設定するのが適切である。なお、計算により小数点以下が発生する場合は切り捨てる。たとえば、最大階調数Ｋが６ビットの６４階調とすれば、４８１０＝６階調番目以上、６４／５＝１２階調番目以下にする。以上の関係を第２の関係と呼ぶ。
【１０５６】
なお、以上の説明は、２つの電流領域のガンマ電流比率の関係である。しかし、以上の第２の関係は、３つ以上の電流領域のガンマ電流比率がある（つまり、折れ曲がり点が２箇所以上ある）場合にも適用される。つまり、３つ以上の傾きに対し、任意の２つの傾きに対する関係に適用すればよい。
【１０５７】
以上の第１の関係と第２の関係の両方を同時に満足させることにより、黒飛びがなく良好な画像表示を実現できる。
【１０５８】
図２５０は、本発明の電流駆動方式のソースドライバ回路（ＩＣ）１４を１つの表示パネルに複数個用いた実施例である。本発明のソースドライバＩＣは複数のソースドライバＩＣ１４を用いることを想定した、スレーブ／マスター（Ｓ／Ｍ）端子２５０２を具備している。Ｓ／Ｍ端子２５０２をＨレベルにすることによりマスターチップとして動作し、基準電流出力端子（図示せず）から、基準電流を出力する。この電流がスレーブのソースドライバＩＣ１４（１４ａ、１４ｃ）の図５６、図５７のＩＮＬ、ＩＮＨ端子に流れる電流となる。Ｓ／Ｍ端子２５０２をＬレベルにすることによりソースドライバＩＣ１４はスレーブチップとして動作し、基準電流入力端子（図示せず）から、マスターチップの基準電流を受け取る。
【１０５９】
基準電流入力端子、基準電流出力端子間で受け渡される基準電流は、各色の低階調領域と高階調領域の２系統である。なお、基準電流は基準電流受け渡し配線２５０１で行う。したがって、ＲＧＢの３色では、３×２で６系統となる。なお、上記の実施例では、各色２系統としたがこれに限定するものではなく、各色３系統以上であっても良い。
【１０６０】
本発明の電流駆動方式では、図２４９に図示するように、折れ曲がり点（階調Ｒ１など）を変更できるように構成している。図２４９の（ａ）では、階調Ｒ１で低階調部と高階調部とを変化させ、図２４９の（ｂ）では、階調Ｒ２で低階調部と高階調部とを変化させている。このように、折れ曲がり位置を複数箇所で変化できるようにしている。
【１０６１】
具体的には、本発明では６４階調表示を実現できる。折れ曲がり点（Ｒ１）は、なし、２階調目、４階調目、８階調目、１６階調目としている。なお、完全黒表示を階調０としているため、折れ曲がり点は２、４、８、１６となるのであって、完全に黒表示の階調を階調１とするのであれば、折れ曲がり点は、３、５、９、１７、３３となる。以上のように、折れ曲がり位置を２の倍数の箇所（もしくは、２の倍数＋１の箇所：完全黒表示を階調１とした場合）でできるように構成することにより、回路構成が容易になるという効果が発生する。
【１０６２】
図５６は低電流領域の電流源回路部の構成図である。また、図５７は高電流領域の電流源部および嵩上げ電流回路部の構成図である。図５６に図示するように低電流源回路部は基準電流ＩＮＬが印加され、基本的にはこの電流が単位電流となり、入力データＬ０〜Ｌ４により、電流源４８４が必要個数動作し、その総和として低電流部のプログラム電流ＩｗＬが流れる。
【１０６３】
また、図５７に図示するように高電流源回路部は基準電流ＩＮＨが印加され、基本的にはこの電流が単位電流となり、入力データＨ０〜Ｌ５により、電流源４８４が必要個数動作し、その総和として高電流部のプログラム電流ＩｗＨが流れる。
【１０６４】
嵩上げ電流回路部も同様であって、図５７に図示するように基準電流ＩＮＨが印加され、基本的にはこの電流が単位電流となり、入力データＡＫ０〜ＡＫ２により、電流源４８４が必要個数動作し、その総和として嵩上げ電流に対応する電流ＩｗＫが流れる
ソース信号線１８に流れるプログラム電流ＩｗはＩｗ＝ＩｗＨ＋ＩｗＬ＋ＩｗＫである。なお、ＩｗＨとＩｗＬの比率、つまりガンマ電流比率は、先にも説明した第１の関係を満足させるようにする。
【１０６５】
なお、図５６、図５７に図示するようにオンオフスイッチ４８１は、インバータ５６２とＰチャンネルトランジスタとＮチャンネルトランジスタからなるアナログスイッチ５６１から構成される。このようにスイッチ４８１を、インバータ５６２とＰチャンネルトランジスタとＮチャンネルトランジスタからなるアナログスイッチ５６１から構成することにより、オン抵抗を低下することができ、電流源４８４とソース信号線１８間の電圧降下が極めて小さくすることができる。
【１０６６】
図５６の低電流回路部と図５７の高電流回路部の動作について説明をする。本発明のソースドライバ回路（ＩＣ）１４は、低電流回路部Ｌ０〜Ｌ４の５ビットで構成され、高電流回路部Ｈ０〜Ｈ５の６ビットで構成される。なお、回路の外部から入力されるデータはＤ０〜Ｄ５の６ビット（各色６４階調）である。この６ビットデータをＬ０〜Ｌ４の５ビット、高電流回路部Ｈ０〜Ｈ５の６ビットに変換してソース信号線に画像データに対応するプログラム電流Ｉｗを印加する。つまり、入力６ビットデータを、５＋６＝１１ビットデータに変換をしている。したがって、高精度のガンマカーブを形成できる。
【１０６７】
以上のように、入力６ビットデータを、５＋６＝１１ビットデータに変換をしている。本発明では、高電流領域の回路のビット数（Ｈ）は、入力データ（Ｄ）のビット数と同一にし、低電流領域の回路のビット数（Ｌ）は、入力データ（Ｄ）のビット数−１としている。なお、低電流領域の回路のビット数（Ｌ）は、入力データ（Ｄ）のビット数−２としてもよい。このように構成することにより、低電流領域のガンマカーブと、高電流領域のガンマカーブとが、ＥＬ表示パネルの画像表示に最適になる。
【１０６８】
以下、低電流領域の回路制御データ（Ｌ０〜Ｌ４）と高電流領域の回路制御データ（Ｈ０〜Ｈ４）との制御方法について、図２５２から図２５４を参照しながら説明をする。
【１０６９】
本発明は図５６の図５６のＬ４端子に接続された、電流源４８４ａの動作に特徴がある。この４８４ａは１単位の電流源となる１つのトランジスタで構成されている。このトランジスタをオンオフさせることにより、プログラム電流Ｉｗの制御（オンオフ制御）が容易になる。
【１０７０】
図２５２は、低電流領域と高電流領域を階調４で切り替える場合の低電流側信号線（Ｌ）と高電流側信号線（Ｈ）との印加信号である。なお、図２５２から図２５４において、階調０から１８まで図示しているが、実際は６３階調目まである。したがって、各図面において階調１８以上は省略している。また、表の“１”の時にスイッチ４８１がオンし、該当電流源４８４とソース信号線１８とが接続され、表の“０”の時にスイッチ４８１がオフするとしている。なお、６３階調目に限定するものではなく、２５５階調あるいはそれ以上であってもよい。
【１０７１】
図２５２において、完全黒表示の階調０の場合は、（Ｌ０〜Ｌ４）＝（０、０、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、すべてのスイッチ４８１はオフ状態であり、ソース信号線１８にはプログラム電流Ｉｗ＝０である。
【１０７２】
階調１では、（Ｌ０〜Ｌ４）＝（１、０、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の１つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０７３】
階調２では、（Ｌ０〜Ｌ４）＝（０、１、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の２つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０７４】
階調３では、（Ｌ０〜Ｌ４）＝（１、１、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の２つのスイッチ４８１Ｌａ、４８１Ｌｂがオンし、３つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０７５】
階調４では、（Ｌ０〜Ｌ４）＝（１、２６８１）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の３つのスイッチ４８１Ｌａ、４８１Ｌｂ、４８１Ｌｅがオンし、４つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０７６】
階調５以上では、低電流領域（Ｌ０〜Ｌ４）＝（１、２６８１）は変化がない。しかし、高電流領域において、階調５では（Ｈ０〜Ｈ５）＝（１、０、０、０、０）であり、スイッチ４８１Ｈａがオンし、高電流領域の１つの単位電流源４８１がソース信号線１８と接続されている。また、階調６では（Ｈ０〜Ｈ５）＝（０、１、０、０、０）であり、スイッチ４８１Ｈｂがオンし、高電流領域の２つの単位電流源４８１がソース信号線１８と接続される。同様に、階調７では（Ｈ０〜Ｈ５）＝（１、１、０、０、０）であり、２つのスイッチ４８１Ｈａスイッチ４８１Ｈｂがオンし、高電流領域の３つの単位電流源４８１がソース信号線１８と接続される。さらに、階調８では（Ｈ０〜Ｈ５）＝（０、０、１、０、０）であり、１つのスイッチ４８１Ｈｃがオンし、高電流領域の４つの単位電流源４８１がソース信号線１８と接続される。以後、図２５２のように順次スイッチ４８１がオンオフし、プログラム電流Ｉｗがソース信号線１８に印加される。
【１０７７】
以上の動作で特徴的なのは、折れ曲がり点での動作である。ただし、折れ曲がり点は低電流領域と高電流領域の切り換わり点であり、正確には、プログラム電流Ｉｗとしては、高電流領域の階調の場合、低電流ＩｗＬが加算されているので、切換り点という表現は正しくない。つまり、高階調部の階調では、低階調部の電流に加算されて、高階調部のステップ（階調）に応じた電流がプログラム電流Ｉｗとなっているのである。１ステップの階調（電流が変化する点あるいはポイントもしくは位置というべきであろう）を境として、低電流領域の制御ビット（Ｌ）が変化しない点である。また、この時、図５６のＬ４端子に“１”となり、スイッチ４８１ｅがオンし、トランジスタ４８４ａに電流が流れている点である。
【１０７８】
したがって、図２５２の階調４では低階調部の単位トランジスタ（電流源）４８４が４個動作している。そして、階調５では、低階調部の単位トランジスタ（電流源）４８４が４個動作し、かつ高階調部のトランジスタ（電流源）４８４が１個動作している。以後同様に、階調６では、低階調部の単位トランジスタ（電流源）４８４が４個動作し、かつ高階調部のトランジスタ（電流源）４８４が２個動作する。したがって、折れ曲がりポイントである階調５以上では、折れ曲がりポイント以下の低階調領域の電流源４８４が階調分（この場合、４個）オンし、これに加えて、順次、高階調部の電流源４８４が階調に応じた個数順次オンしていく。
【１０７９】
したがって、図５６におけるＬ４端子のトランジスタ４８４ａの１個は有用に作用していることがわかる。このトランジスタ４８４ａがないと、階調３の次に、高階調部のトランジスタ４８４が１個オンする動作になる。そのため、切り替わりポイントが４、８、１６というように２の乗数にならない。２の乗数は１信号にみが“１”となった状態である。
【１０８０】
したがって、２の重み付けの信号ラインが“１”となったという条件判定がやりやすい。そのため、条件判定のハード規模が小さくすることができる。つまり、ＩＣチップの論理回路が簡略化し、結果としてチップ面積小さいＩＣを設計できるのである（低コスト化が可能である）。
【１０８１】
図２５３は、低電流領域と高電流領域を階調８で切り替える場合の低電流側信号線（Ｌ）と高電流側信号線（Ｈ）との印加信号の説明図である。
【１０８２】
図２５３において、完全黒表示の階調０の場合は、図２５２と同様であり、（Ｌ０〜Ｌ４）＝（０、０、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、すべてのスイッチ４８１はオフ状態であり、ソース信号線１８にはプログラム電流Ｉｗ＝０である。
【１０８３】
同様に階調１では、（Ｌ０〜Ｌ４）＝（１、０、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の１つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０８４】
階調２では、（Ｌ０〜Ｌ４）＝（０、１、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の２つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０８５】
階調３では、（Ｌ０〜Ｌ４）＝（１、１、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の２つのスイッチ４８１Ｌａ、４８１Ｌｂがオンし、３つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０８６】
以下も同様に、階調４では、（Ｌ０〜Ｌ４）＝（０、０、１、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。また、階調５では、（Ｌ０〜Ｌ４）＝（１、０、１、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。階調６では、（Ｌ０〜Ｌ４）＝（０、１、１、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。また、階調７では、（Ｌ０〜Ｌ４）＝（１、１、１、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。
【１０８７】
階調８が切り替わりポイント（折れ曲がり位置）である。階調８では、（Ｌ０〜Ｌ４）＝（１、１、１、０、１）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の４つのスイッチ４８１Ｌａ、４８１Ｌｂ、４８１Ｌｃ、４８１Ｌｅがオンし、８つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０８８】
階調８以上では、低電流領域（Ｌ０〜Ｌ４）＝（１、１、１、０、１）は変化がない。しかし、高電流領域において、階調９では（Ｈ０〜Ｈ５）＝（１、０、０、０、０）であり、スイッチ４８１Ｈａがオンし、高電流領域の１つの単位電流源４８１がソース信号線１８と接続されている。
【１０８９】
以下、同様に、階調ステップに応じて、高電流領域のトランジスタ４８４の個数が１個ずつ増加する。つまり、階調１０では（Ｈ０〜Ｈ５）＝（０、１、０、０、０）であり、スイッチ４８１Ｈｂがオンし、高電流領域の２つの単位電流源４８１がソース信号線１８と接続される。同様に、階調１１では（Ｈ０〜Ｈ５）＝（１、１、０、０、０）であり、２つのスイッチ４８１Ｈａスイッチ４８１Ｈｂがオンし、高電流領域の３つの単位電流源４８１がソース信号線１８と接続される。さらに、階調１２では（Ｈ０〜Ｈ５）＝（０、０、１、０、０）であり、１つのスイッチ４８１Ｈｃがオンし、高電流領域の４つの単位電流源４８１がソース信号線１８と接続される。以後、図２５２のように順次スイッチ４８１がオンオフし、プログラム電流Ｉｗがソース信号線１８に印加される。
図２５４は、低電流領域と高電流領域を階調１６で切り替える場合の低電流側信号線（Ｌ）と高電流側信号線（Ｈ）との印加信号の説明図である。この場合も図２５２、図２５３と基本的な動作は同じである。
【１０９０】
つまり、図２５４において、完全黒表示の階調０の場合は、図２５３と同様であり、（Ｌ０〜Ｌ４）＝（０、０、０、０、０）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、すべてのスイッチ４８１はオフ状態であり、ソース信号線１８にはプログラム電流Ｉｗ＝０である。同様に階調１から階調１６までは、高階調領域の（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の１つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。つまり、低階調領域の（Ｌ０〜Ｌ４）のみが変化する。
【１０９１】
つまり、階調１では、（Ｌ０〜Ｌ４）＝（１、０、０、０、０）であり、階調２では、（Ｌ０〜Ｌ４）＝（０、１、０、０、０）であり、階調３では、（Ｌ０〜Ｌ４）＝（１、１、０、０、０）であり、階調２では、（Ｌ０〜Ｌ４）＝（０、０、１、０、０）である。以下階調１６まで順次カウントされる。つまり、階調１５では、（Ｌ０〜Ｌ４）＝（１、１、１、１、０）であり、階調１６では、（Ｌ０〜Ｌ４）＝（１、１、１、１、１）である。階調１６では、階調を示すＤ０〜Ｄ５の５ビット目（Ｄ４）のみが１本オンするため、データＤ０〜Ｄ５の表現している内容が１６であるということが、１データ信号線（Ｄ４）の判定で決定できる。したがって、論理回路のハード規模が小さくすることができる。
【１０９２】
階調１６が切り替わりポイント（折れ曲がり位置）である（もしくは階調１７が切り替わりポイントというべきであるかもしれないが）。階調１６では、（Ｌ０〜Ｌ４）＝（１、１、１、１、１）であり、（Ｈ０〜Ｈ５）＝（０、０、０、０、０）である。したがって、低電流領域の４つのスイッチ４８１Ｌａ、４８１Ｌｂ、４８１Ｌｃ、４８１ｄ、４８１Ｌｅがオンし、１６つの単位電流源４８４がソース信号線１８に接続されている。高電流領域の単位電流源はソース信号線１８には接続されていない。
【１０９３】
階調１６以上では、低電流領域（Ｌ０〜Ｌ４）＝（１、１、１、０、１）は変化がない。しかし、高電流領域において、階調１７では（Ｈ０〜Ｈ５）＝（１、０、０、０、０）であり、スイッチ４８１Ｈａがオンし、高電流領域の１つの単位電流源４８１がソース信号線１８と接続されている。以下、同様に、階調ステップに応じて、高電流領域のトランジスタ４８４の個数が１個ずつ増加する。つまり、階調１８では（Ｈ０〜Ｈ５）＝（０、１、０、０、０）であり、スイッチ４８１Ｈｂがオンし、高電流領域の２つの単位電流源４８１がソース信号線１８と接続される。同様に、階調１９では（Ｈ０〜Ｈ５）＝（１、１、０、０、０）であり、２つのスイッチ４８１Ｈａスイッチ４８１Ｈｂがオンし、高電流領域の３つの単位電流源４８１がソース信号線１８と接続される。さらに、階調２０では（Ｈ０〜Ｈ５）＝（０、０、１、０、０）であり、１つのスイッチ４８１Ｈｃがオンし、高電流領域の４つの単位電流源４８１がソース信号線１８と接続される。
【１０９４】
以上のように、切り替わりポイント（折れ曲がり位置）で、２の乗数の個数の電流源（１単位）４８４がオンもしくはソース信号線１８と接続（逆に、オフとなる構成も考えられる）ように構成するロジック処理などがきわめて容易になる。たとえば、図２５２に図示するように折れ曲がり位置が階調４（４は２の乗数である）であれば、４個の電流源（１単位）４８４が動作などするように構成する。そして、それ以上の階調では、高電流領域の電流源（１単位）４８４が加算されるように構成する。また、図２５３に図示するように折れ曲がり位置が階調８（８は２の乗数である）であれば、８個の電流源（１単位）４８４が動作などするように構成する。そして、それ以上の階調では、高電流領域の電流源（１単位）４８４が加算されるように構成する。本発明の構成を採用すれば、６４階調に限らず（１６階調：４０９６色、２５６階調：１６７０万色など）、あらゆる階調表現で、ハード構成が小さなガンマ制御回路を構成できる。
【１０９５】
なお、図２５２、図２５３、図２５４で説明した実施例では、切り替わりポイントの階調が２の乗数となるとしたが、これは、完全黒階調を階調０とした場合である。階調１を完全黒表示とする場合は、＋１する必要がある。しかし、これらは便宜上の事項である。
【１０９６】
本発明で重要なのは、複数の電流領域（低電流領域、高電流領域など）を有し、その切り替わりポイントを信号入力が少なく判定（処理）できるように構成することである。その一例として、２の乗数であれば、１信号線を検出するだけでよいからハード規模が極めて小さくなるという技術的思想である。また、その処理を容易にするため、電流源４８４ａを付加する。
【１０９７】
したがって、負論理であれば、２、４、８・・・ではなく、階調１、３、７、１５・・・で切り替わりポイントとすればよい。また、階調０を完全黒表示としたが、これに限定するものではない。たとえば、６４階調表示であれば、階調６３を完全黒表示状態とし、階調０を最大の白表示としてもよい。この場合は、逆方向に考慮して、切り替わりポイントを処理すればよい。したがって、２の乗数から処理上、異なる構成となる場合がある。
【１０９８】
また、切り替わりポイント（折れ曲がり位置）が１つのガンマカーブに限定されるものではない。折れ曲がり位置が複数存在しても本発明の回路を構成することができる。たとえば、折れ曲がり位置が階調４と階調１６に設定することができる。また、階調４と階調１６と階調３２というように３ポイント以上に設定することもできる。
【１０９９】
また、以上の実施例は、階調が２の乗数に設定するとして説明をしたが、本発明はこれに限定するものではない。たとえば、２の乗数の２と８（２＋８＝１０階調目、つまり、判定に要する信号線は２本）で折れ曲がり点を設定してもよい。それ以上の、２の乗数の２と８と１６（２＋８＋１６＝２６階調目、つまり、判定に要する信号線は３本）で折れ曲がり点を設定してもよい。この場合は、多少判定あるいは処理に要するハード規模が大きくなるが、回路構成上、十分に対応することができる。また、以上の説明した事項は本発明の技術的範疇に含まれることは言うまでもない。
【１１００】
図２５５に図示するように、本発明のソースドライバ回路（ＩＣ）１４は３つの部分の電流出力回路６５４から構成されている。高階調領域で動作する高電流領域電流出力回路６５４ａであり、低電流領域および高階調領域で動作する低電流領域電流出力回路６５４ｂであり、嵩上げ電流を出力する電流嵩上げ電流出力回路６５４ｂである。
【１１０１】
高電流領域電流出力回路６５４ａと電流嵩上げ電流出力回路６５４ｃは高電流を出力する基準電流源６９１ａを基準電流として動作し、低電流領域電流出力回路６５４ｂは低電流を出力する基準電流源６９１ｂを基準電流として動作する。
【１１０２】
なお、先にも説明したが、電流出力回路６５４は、高電流領域電流出力回路６５４ａ、低電流領域電流出力回路６５４ｂ、電流嵩上げ電流出力回路６５４ｃの３つに限定するものではなく、高電流領域電流出力回路６５４ａと低電流領域電流出力回路６５４ｂの２つでもよく、また、３つ以上の電流出力回路６５４から構成してもよい。もちろん、電流出力回路６５４は１つでもよい。また、基準電流源６９１はそれぞれの電流領域電流出力回路６５４に対応して配置または形成してもよく、また、すべての電流領域電流出力回路６５４に共通にしてもよい。
【１１０３】
以上の電流出力回路６５４が階調データに対応して、内部の単位トランジスタ４８４が動作し、ソース信号線１８から電流を吸収する。前記単位トランジスタ４８４は、１水平走査期間（１Ｈ）信号に同期して動作する。つまり、１Ｈの期間の間、該当する階調データに基づく電流を入力する（単位トランジスタ４８４がＮチャンネルの場合）。
【１１０４】
一方、ゲートドライバ回路１２も１Ｈ信号に同期して、基本的には１本のゲート信号線１７ａを順次選択する。つまり、１Ｈ信号に同期して、第１Ｈ期間にはゲート信号線１７ａ（１）を選択し、第２Ｈ期間にはゲート信号線１７ａ（２）を選択し、第３Ｈ期間にはゲート信号線１７ａ（３）を選択し、第４Ｈ期間にはゲート信号線１７ａ（４）を選択する。
【１１０５】
しかし、第１のゲート信号線１７ａが選択されてから、次の第２のゲート信号線１７ａが選択される期間には、どのゲート信号線１７ａも選択されない期間（非選択期間、図２５６のｔ１を参照）を設ける。非選択期間は、ゲート信号線１７ａの立ち上がり期間、立下り期間が必要であり、ＴＦＴ１１ｄのオンオフ制御期間を確保するために設ける。
【１１０６】
いずれかのゲート信号線１７ａにオン電圧が印加され、画素１６のＴＦＴ１１ｂ、ＴＦＴ１１ｃがオンしていれば、Ｖｄｄ電源（アノード電圧）から駆動用ＴＦＴ１１ａを介して、ソース信号線１８にプログラム電流Ｉｗが流れる。このプログラム電流Ｉｗがトランジスタ４８４に流れる（図２５６のｔ２期間）。なお、ソース信号線１８には寄生容量Ｃが発生している（ゲート信号線とソース信号線とのクロスポイントの容量などにより寄生容量が発生する）。
【１１０７】
しかし、いずれのゲート信号線１７ａも選択されていない（非選択期間：図２５６のｔ１期間）はＴＦＴ１１ａを流れる電流経路がない。トランジスタ４８４は電流を流すから、ソース信号線１８の寄生容量から電荷を吸収する。そのため、ソース信号線１８の電位が低下する（図２５６のＡの部分）。ソース信号線１８の電位が低下すると、次の画像データに対応する電流を書き込むのに時間がかかる。
【１１０８】
この課題に解決するため、図２５７に図示するように、ソース端子６８１との出力端にスイッチ４８１ａを形成する。また、嵩上げ電流出力回路６５４ｃの出力段にスイッチ４８１ｂを形成または配置する。
【１１０９】
非選択期間ｔ１に、制御端子Ｓ１に制御信号を印加し、スイッチ４８１ａをオフ状態にする。選択期間ｔ２ではスイッチ４８１ａをオン状態（導通状態）にする。オン状態の時にはプログラム電流Ｉｗ＝ＩｗＨ＋ＩｗＬ＋ＩｗＫが流れる。スイッチ４８１ａをオフにするとＩｗ電流は流れない。したがって、図２５８に図示するように図２５６のＡのような電位に低下（変化はない）。なお、スイッチ４８１のアナログスイッチ５６１のチャンネル幅Ｗは、１０μｍ以上１００μｍ以下にする。このアナログスイッチのＷ（チャンネル幅）はオン抵抗を低減するために、１０μｍ以上にする必要がある。しかし、あまりＷが大きいと、寄生容量も大きくなるので１００μｍ以下にする。さらに好ましくは、チャンネル幅Ｗは１５μｍ以上６０μｍ以下にすることが好ましい。
【１１１０】
スイッチ４８１ｂは低階調表示のみに制御するスイッチである。低階調表示（黒表示）時は、画素１６のＴＦＴ１１ａのゲート電位はアノード電圧Ｖｄｄに近くする必要がある。したがって、黒表示では、ソース信号線１８の電位はアノード電圧Ｖｄｄ近くにする必要がある。また、黒表示では、プログラム電流Ｉｗが小さく、図２５６のＡように一度、電位が低下してしまうと、正規の電位に復帰するのに長時間を要する。
【１１１１】
そのため、低階調表示の場合は、非選択期間ｔ１が発生することを避けなくてはならない。逆に、高階調表示では、プログラム電流Ｉｗが大きいため、非選択期間ｔ１が発生しても問題がない場合が多い。したがって、本発明では、高階調表示の画像書き込みでは、非選択期間でもスイッチ４８１ａ、スイッチ４８１ｂの両方をオンさせておく。また、嵩上げ電流ＩｗＫも切断しておく必要がある。極力黒表示を実現するためである。低階調表示の画像書き込みでは、非選択期間ではスイッチ４８１ａをオンさせておき、スイッチ４８１ｂはオフするというように駆動する。スイッチ４８１ｂは端子Ｓ２で制御する。
【１１１２】
もちろん、低階調表示および高階調表示の両方で、非選択期間ｔ１にスイッチ４８１ａをオフ（非導通状態）、スイッチ４８１ｂはオン（導通）させたままにするという駆動を実施してもよい。もちろん、低階調表示および高階調表示の両方で、非選択期間ｔ１にスイッチ４８１ａ、スイッチ４８１ｂの両方をオフ（非導通）させた駆動を実施してもよい。
【１１１３】
いずれにしても、制御端子Ｓ１、Ｓ２の制御でスイッチ４８１を制御できる。なお、制御端子Ｓ１、Ｓ２はコマンド制御で制御する。
【１１１４】
たとえば、制御端子Ｓ２は非選択期間ｔ１をオーバーラップするようにｔ３期間を“０”ロジックレベルとする。このように制御にすることにより、図２５６のＡの状態は発生しない。また、階調が一定以上の黒表示レベルの時は、制御端子Ｓ１を“０”ロジックレベルとする。すると、嵩上げ電流ＩｗＫは停止し、良好な黒表示を実現できる。
【１１１５】
以上の実施例は、表示パネルに１つのソースドライバＩＣ１４を積載することを前提に実施例として説明した。しかし、本発明はこの構成に限定されるものではない。ソースドライバＩＣ１４を１つの表示パネルに複数積載する構成でもよい。たとえば、図２６１は３つのソースドライバＩＣ１４を積載した表示パネルの実施例である。
【１１１６】
本発明のソースドライバＩＣ１４は、図５６、図５７、図２４５などでも説明したように、一例として少なくとも低階調領域の基準電流と、高階調領域の基準電流の２系統を具備する。
【１１１７】
図２５０でも説明したように、本発明の電流駆動方式のソースドライバ回路（ＩＣ）１４は複数のソースドライバＩＣ１４を用いることを想定した、スレーブ／マスター（Ｓ／Ｍ）端子２５０２を具備している。Ｓ／Ｍ端子２５０２をＨレベルにすることによりマスターチップとして動作し、基準電流出力端子（図示せず）から、基準電流を出力する。もちろん、Ｓ／Ｍ端子のロジックは逆極性でもよい。また、ソースドライバＩＣ１４へのコマンドにより切り替えても良い。基準電流はカスケート電流接続線２６１１で伝達される。Ｓ／Ｍ端子２５０２をＬレベルにすることによりソースドライバＩＣ１４はスレーブチップとして動作し、基準電流入力端子（図示せず）から、マスターチップの基準電流を受け取る。この電流が図５６、図５７のＩＮＬ、ＩＮＨ端子に流れる電流となる。
【１１１８】
基準電流はソースドライバＩＣ１４の中央部（真中部分）の基準電流発生回路１６９１で発生させる。マスターチップの基準電流は外部から外付け抵抗、あるいはＩＣ内部に配置あるいは構成された電流きざみ方式の電子ボリウムにより、基準電流が調整されて印加される。
【１１１９】
なお、ソースドライバＩＣ１４の中央部にはコントロール回路（コマンドデコーダなど）なども形成（配置）される。基準電流源をチップの中央部に形成するのは、基準電流発生回路とプログラム電流出力端子までの距離を極力短くするためである。
【１１２０】
図２６１の構成では、マスターチップ１４ｂより基準電流が２つのスレーブチップ（１４ａ、１４ｃ）に伝達される。スレーブチップは基準電流を受け取り、この電流を基準として、親、子、孫電流を発生させる。なお、マスターチップ１４ｂがスレーブチップに受け渡す基準電流は、カレントミラー回路の電流受け渡しにより行う。電流受け渡しを行うことにより、複数のチップで基準電流のずれはなくなり、画面の分割線が表示されなくなる。
【１１２１】
図２６２は基準電流の受け渡し端子位置を概念的に図示している。ＩＣチップの中央部に配置されて信号入力端子２６２１ｉに基準電流信号線２５０１が接続されている。この基準電流信号線２５０１に印加される電流は、ＥＬ材料の温特補償がされている。また、ＥＬ材料の寿命劣化による補償がされている。
【１１２２】
基準電流信号線２５０１に印加された電流（電圧）に基づき、チップ１４内で各電流源（４７１、４７２、４７３、４８４）を駆動する。この基準電流がカレントミラー回路を介して、スレーブチップへの基準電流として出力される。スレーブチップへの基準電流は端子２６２１ｏから出力される。端子２６２１ｏは基準電流発生回路１６９１の左右に少なくとも１個以上配置（形成）される。図２６２では、左右に２個ずつ配置（形成）されている。この基準電流が、カスケード信号線２６１１ａ１、２６１１ａ２、２６１１ｂ１、２６１１ｂ２でスレーブチップ１４に伝達される。なお、スレーブチップ１４ａに印加された基準電流を、マスターチップ１４ｂにフィードバックし、ずれ量を補正するように回路を構成してもよい。
【１１２３】
電流駆動方式のＥＬ表示パネルは、黒表示でのプログラム電流は１００ｎＡ以下を非常に微小である。したがって、ソース信号線１８などに寄生容量が存在すると、寄生容量の充放電が１水平走査期間（１Ｈ）に実施することができない（十分に寄生容量の影響をなくすることができない）。したがって、書き込み不足が発生する。書き込み不足は、表示コントラストの低下、解像度の低下を招く。
【１１２４】
寄生容量には、表示領域の寄生容量と、ソースドライバＩＣ１４の出力回路の寄生容量がある。この出力回路の寄生容量とは、主として図３７５の（ａ）に図示するように、出力段の内部配線３７５２に接続された保護ダイオード３７５１ａによる寄生容量３７５１ｂである。保護ダイオード３７５１ａは、ソースドライバＩＣ１４の静電気対策として重要な回路であるが、図３７５の（ｂ）のように、保護ダイオード３７５１ａはコンデンサ３７５１ｂ（寄生容量）と等価である。なお、保護ダイオードなどによる寄生容量を保護容量と呼ぶ。
【１１２５】
ソースドライバＩＣ１４が電圧出力の場合は、保護容量が比較的大きくとも、ソースドライバＩＣ１４の出力インピーダンスが低いため影響はない。しかし、ソースドライバＩＣ１４が電流出力の場合は、ソースドライバＩＣ１４の出力インピーダンスが高いため、保護容量の大きさは時定数に大きく影響する。つまり、１水平走査期間（１Ｈ）内でプログラム電流Ｉｗを画素１６に書き込めない。しかし、静電気対策などのため、保護ダイオードを削除することはできない。
【１１２６】
本発明はこの課題を解決させるものである。図３７６はその実施例である。図３７５の（ａ）のような保護ダイオード３７５１ａは形成していない。かわりに隣接したソース信号線１８間をショートするスイッチ３７６１（短絡回路）をソースドライバＩＣ１４内に形成している。短絡回路３７６１はごく小さなスイッチである。スイッチして、ＭＯＳトランジスタが例示される。その他、バイポーラトランジスタでもよく、ＰチャンネルとＮチャンネルのトランジスタからなるアナログスイッチでもよい。なお、スイッチはオープン状態の時、１００ＭΩ以上の抵抗値を示すようにトランジスタのＷ（チャンネル幅）とＬ（チャンネル長）が設計される。また、このスイッチ３７６１はソースドライバＩＣ１４形成時、クローズ状態となるように構成されている（ノーマリクローズ）。制御端子（図示せず）に印加した信号（電圧）により図３７７に図示するようにオープンとなる。制御端子とはスイッチ３７６１を構成するトランジスタのゲート端子に接続されている。
【１１２７】
図３７８の実施例は隣接したソース信号線１８間に短絡部３７８１を形成した実施例である。１００ＭΩ以上の高インピーダンスの配線で形成される。隣接したソース信号線１８間には微小なリークが発生するが、微小電流のためプログラム電流Ｉｗには影響を与えない。短絡部はポリシリコンで形成する。
【１１２８】
図３７９の（ａ）は隣接したソース信号線１８間に完全な短絡部３７８１を形成した実施例である。短絡部をメタル配線などで形成する。ソースドライバＩＣ１４を基板７１に実装するまでは、短絡部３７８１は残しておく。実装後、エッチング液などに基板７１とソースドライバＩＣ１４を浸し、短絡部３７８１をエッチングして切り離す。以上の実施例では、エッチングにより短絡部３７８１を切り離すとしたが、レーザーなどを短絡部３７８１に照射することにより切断してもよい。
【１１２９】
図３８２はその実施例である。先にも説明したように、本発明ではソースドライバＩＣ１４の裏面にはベースアノード線２６３１が形成されている。また、ベースアノード線２６３１はＩＣがホトコンにより誤動作することを抑制するため、回路形成部を遮光するように基板上７１に形成されている（図１０２およびその説明を参照のこと）。
【１１３０】
図３８２では、ソースドライバＩＣ１４において、短絡部３７８１が形成された箇所に、ベースアノード線２６３１にスリット３８２１を空けている。スリット３８２１とは、光が透過できる部分である。このスリット３８２１から図３８３に図示するようにレーザー光３８３１を入射させることにより、短絡部３７８１を切断する。レーザー光の波長は１μｍ前後が好ましい。この波長のレーザーとしてはＹＡＧレーザーが例示される。もちろん、他のレーザーでもよい。たとえば、炭酸ガスレーザー、エキシマレーザー、ネオンヘリウムレーザー、白色レーザー、色素レーザーなどが例示される。その他、アルゴンランプ、キセノンランプが放射する光を集光したものを用いても良い。つまり、光学エネルギーにおり、配線などを加工できるものであればいずれでもよい。
【１１３１】
レーザー光３８３１はガラス基板７１を透過させて、短絡部３７８１などに照射する。レーザー光３８３１はベースアノード線２６３１に形成されたスリット３８２１から入射する。なお、スリット３８２１を形成するとしたがこれに限定するものではない。重要なことは、短絡部３７８１などの切断箇所がレーザー光３８３１などで加工できるように構成することである。
【１１３２】
図３８０は内部配線３７５２に接続された保護ダイオード３７５１を形成した実施例である。図３７５の（ａ）と異なる点は、保護ダイオード３７５１を内部配線３７５１ａから切り離せるように短絡部（つまり切断部）３７８１ｂを形成している点である。さらにＶｓｓ電圧源、Ｖｄｄ電圧源とも切断できるように短絡部３７８１ａを形成または配置している。図３８１は切断箇所に×印をつけている。なお、短絡部３７８１の切断に関しては、図３８２、図３８３などで説明したので説明を省略する。
【１１３３】
有機ＥＬ表示パネルをモジュール化する際、問題となる事項に、アノード配線２６３１、カソード配線の引き回し（配置）の抵抗値の課題がある。有機ＥＬ表示パネルは、ＥＬ素子１５の駆動電圧が比較的低いかわりに、ＥＬ素子１５に流れる電流が大きい。そのため、ＥＬ素子１５に電流を供給するアノード配線、カソード配線を太くする必要がある。一例として、２インチクラスのＥＬ表示パネルでも高分子ＥＬ材料では、２００ｍＡ以上の電流をアノード配線２６３１に流す必要がある。そのため、アノード配線２６３１の電圧降下を防止するため、アノード配線は１Ω以下の低抵抗化する必要がある。しかし、アレイ基板７１では、配線は薄膜蒸着で形成するため、低抵抗化は困難である。そのため、パターン幅を太くする必要がある。しかし、２００ｍＡの電流をほとんど電圧降下なしで伝達するためには、配線幅が２ｍｍ以上となるという課題があった。
【１１３４】
図２７３は従来のＥＬ表示パネルの構成である。表示画面５０の左右に内蔵ゲートドライバ回路１２ａ、１２ｂが形成（配置）されている。また、ソースドライバ回路１４ｐも画素１６のＴＦＴと同一プロセスで形成されている（内蔵ソースドライバ回路）。
【１１３５】
アノード配線２６３１はパネルの右側に配置されている。アノード配線２６３１にはＶｄｄ電圧が印加されている。アノード配線２６３１幅は一例として２ｍｍ以上である。アノード配線２６３１は画面の下端から画面の上端に分岐されている。分岐数は画素列数である。たとえば、ＱＣＩＦパネルでは、１７６列×ＲＧＢ＝５２８本である。一方、ソース信号線１８は内蔵ソースドライバ１４ｐから出力されている。ソース信号線１８は画面の上端から画面の下端に配置（形成）されている。また、内蔵ゲートドライバ回路１２の電源配線２７３１も画面の左右に配置されている。
【１１３６】
したがって、表示パネルの右側の額縁は狭くすることができない。現在、携帯電話などに用いる表示パネルでは、狭額縁化が重要である。また、画面の左右の額縁を均等にすることが重要である。しかし、図２７３の構成では、狭額縁化が困難である。
【１１３７】
この課題を解決するため、本発明の表示パネルでは、図２７４に図示するように、アノード配線２６３１はソースドライバＩＣ１４の裏面に位置する箇所、かつアレイ表面に配置（形成）している。ソースドライバ回路（ＩＣ）１４は半導体チップで形成（作製）し、ＣＯＧ（チップオンガラス）技術で基板７１に実装している。ソースドライバＩＣ１４化にアノード配線２６３１を配置（形成）できるのは、チップ１４の裏面に基板に垂直方向に１０μｍ〜３０μｍの空間があるからである。
【１１３８】
図２７３のように、ソースドライバ回路１４ｐをアレイ基板７１に直接形成すると、マスク数の問題、あるいは歩留まりの問題、ノイズの問題からソースドライバ回路１４ｐの下層あるいは上層にアノード配線（ベースアノード線、アノード電圧線、基幹アノード線）２６３１を形成することは困難である。
【１１３９】
また、図２７４に図示するように、共通アノード線２６４２を形成し、ベースアノード線２６３１と共通アノード線２６４２とを接続アノード線２６４１で短絡させている。特に、ＩＣチップの中央部の接続アノード線２６４１を形成した点がポイントである。接続アノード線２６４１を形成することにより、ベースアノード線２６３１と共通アノード線２６４２間の電位差がなくなる。また、アノード配線２６３２を共通アノード線２６４２から分岐している点がポイントである。以上の構成を採用することにより、図２７３のようにアノード配線２６３１の引き回しがなくなり、狭額縁化を実現できる。
【１１４０】
以上の事項を他の図面を使用しながらさらに詳しく説明をする。図２６３は本発明の表示パネルの一部の説明図である。図２６３において、点線がソースドライバＩＣ１４を配置する位置である。つまり、ベースアノード線（アノード電圧線つまり分岐まえのアノード配線）がソースドライバＩＣ１４の裏面かつアレイ基板７１上に形成（配置）されている。なお、本発明の実施例において、ＩＣチップ（１２、１４）の裏面に分岐前のアノード配線２６３１を形成するとして説明するが、これは説明を容易にするためである。たとえば、分岐前のアノード配線２６３１のかわりに分岐前のカソード配線あるいはカソード膜を形成（配置）してもよい。その他、ゲートドライバ回路１２の電源配線１０５１を配置または形成してもよい。
【１１４１】
ソースドライバＩＣ１４はＣＯＧ技術により電流出力（電流入力）端子とアレイ７１に形成された接続端子２６３３とが接続される。接続端子２６３３はソース信号線１８の一端に形成されている。また、接続端子２６３３は２６３３ａと２６３３ｂというように千鳥配置である。なお、ソース信号線の一端には接続端子２６３３が形成され、他の端にもチェック用の端子電極が形成されている。
【１１４２】
また、本発明においてＩＣチップは電流駆動方式のドライバＩＣ（電流で画素にプログラムする方式）としたが、これに限定するものではない。たとえば、図４３などの電圧プログラムの画素を駆動する電圧駆動方式のドライバＩＣを積載したＥＬ表示パネル（装置）などにも適用することができる。
【１１４３】
接続端子２６３３ａと２６３３ｂ間にはアノード配線２６３２（分岐後のアノード配線）が配置される。つまり、太く、低抵抗のベースアノード線２６３１から分岐されたアノード配線２６３２が接続端子２６３３間に形成され、画素１６列に沿って配置されている。したがって、アノード配線２６３２とソース信号線１８とは平行に形成（配置）される。以上のように構成（形成）することにより、図２７３のようにベースアノード線２６３１を画面横に引き回すことなく、各画素にＶｄｄ電圧を供給できる。
【１１４４】
図２６４はさらに、具体的に図示している。図２６３との差異は、アノード配線を接続端子２６３３間に配置せず、別途形成した共通アノード線２６４２から分岐させた点である。共通アノード線２６４２とベースアノード線２６３１とは接続アノード線２６４１で接続している。
【１１４５】
図２６４はソースドライバＩＣ１４を透視して裏面の様子を図示したように記載している。ソースドライバＩＣ１４は出力端子６８１にプログラム電流Ｉｗを出力する電流出力回路６５４が配置されている。基本的に、出力端子６８１と電流出力回路６５４は規則正しく配置されている。ソースドライバＩＣ１４の中央部には親電流源の基本電流を作製する回路、コントロール（制御）回路が形成されている。そのため、ＩＣチップの中央部には出力端子６８１が形成されていない（電流出力回路６５４がＩＣチップの中央部に形成できないからである）。
【１１４６】
本発明では、図２６４の中央部６５４ａ部には出力端子６８１をＩＣチップに作製していない。出力回路がないからである。なお、ソースドライバなどのＩＣチップの中央部に、コントロール回路などが形成され、出力回路が形成されていない事例は多い。本発明のＩＣチップはこの点に着眼し、ＩＣチップの中央部に出力端子６８１を形成（配置）していない。なお、ソースドライバなどのＩＣチップの中央部に、コントロール回路などが形成され、出力回路が形成されていない場合であっても、中央部にダミーパッドをして、出力端子６８１（パッド）が形成されているのが一般的である。この位置に共通アノード線２６４１を形成している（ただし、共通アノード線２６４１はアレイ基板７１面に形成されている）。接続アノード線２６４１の幅は、５０μｍ以上１０００μｍ以下にする。また、長さに対する抵抗（最大抵抗）値は、１００Ω以下になるようにする。
【１１４７】
接続アノード線２６４１でベースアノード線２６３１と共通アノード線２６４２とをショートすることにより、共通アノード線２６４２に電流が流れることにより発生する電圧降下を極力抑制する。つまり、本発明の構成要素である接続アノード線２６４１はＩＣチップの中央部に出力回路がない点を有効に利用しているのである。また、従来、ＩＣチップの中央部にダミーパッドとして形成されている出力端子６８１を削除することのより、このダミーパッドと接続アノード線２６４１が接触することによる、ＩＣチップが電気的に影響をあたえることを防止している。ただし、このダミーパッドがＩＣチップのベース基板（チップのグランド）、他の構成と電気的に絶縁されている場合は、ダミーパッドが接続アノード線２６４１と接触しても全く問題がない。したがって、ダミーパッドをソースドライバＩＣ１４の中央部に形成したままでもよいことは言うまでもない。
【１１４８】
さらに具体的には、図２６７のように接続アノード線２６４１、共通アノード線２６４２は形成（配置）されている。まず、接続アノード線２６４１は太い部分（２６４１ａ）と細い部分（２６４１ｂ）がある。太い部分（２６４１ａ）は抵抗値を低減するためである。細い部分（２６４１ｂ）は、出力端子９６３間に接続アノード線２６４１ｂを形成し、共通アノード線２６４２と接続するためである。
【１１４９】
また、ベースアノード線２６３１と共通アノード線２６４２との接続は、中央部の接続アノード線２６４１ｂだけでなく、左右の接続アノード線２６４１ｃでもショートしている。したがって、共通アノード線２６４２とベースアノード線２６３１とは３本の接続アノード線２６４１でショートされている。したがって、共通アノード線２６４２に大きな電流が流れても共通アノード線２６４２で電圧降下が発生しにくい。これは、ソースドライバＩＣ１４は通常、幅が２ｍｍ以上あり、このソースドライバＩＣ１４下に形成されたベースアノード線２６３１の線幅を太く（低インピーダンス化できる）できるからである。そのため、低インピーダンスのベースアノード線２６３１と共通アノード線２６４２とを複数箇所で接続アノード線２６４１によりショートしているため、共通アノード線２６４２の電圧降下は小さくなるのである。
【１１５０】
以上のように共通アノード線２６４２での電圧降下を小さくできるのは、ソースドライバＩＣ１４下にベースアノード線２６３１を配置（形成）できる点、ソースドライバＩＣ１４の左右の位置を用いて、接続アノード線２６４１ｃを配置（形成）できる点、ソースドライバＩＣ１４の中央部に接続アノード線２６４１ｂを配置（形成）できる点にある。
【１１５１】
また、図２６７では、ベースアノード線２６３１とカソード電源線（ベースカソード線）２６７１とを絶縁膜２６６１を介して積層させている。この積層した箇所がコンデンサを形成する（この構成をアノードコンデンサ構成と呼ぶ）。このコンデンサは、電源パスコンデンサとして機能する。したがって、ベースアノード線２６３１の急激な電流変化を吸収することができる。また、前記構成を応用することにより、ソースドライバＩＣ１４などの電源パスコンデンサとしても用いることができる。
【１１５２】
コンデンサの容量は、ＥＬ表示装置の表示面積をＳ平方ミリメートルとし、コンデンサの容量をＣ（ｐＦ）としたとき、Ｍ／２００ ≦ Ｃ ≦ Ｍ／１０以下の関係を満足させることがよい。さらには、Ｍ／１００ ≦ Ｃ ≦ Ｍ／２０以下の関係を満足させることがよい。Ｃが小さいと電流変化を吸収することが困難であり、大きいとコンデンサの形成面積が大きくなりすぎ実用的でない。
【１１５３】
なお、図２６７などの実施例では、ソースドライバＩＣ１４下にベースアノード線２６３１を配置（形成）するとしたが、アノード線をカソード線としてもよいことは言うまでもない。また、図２６７において、ベースカソード線２６７１とベースアノード線２６３１とを入れ替えても良い。本発明の技術的思想は、ドライバを半導体チップで形成し、かつ半導体チップをアレイ基板７１もしくはフレキシブル基板に実装し、半導体チップの下面にＥＬ素子１５などの電源あるいはグランド電位（電流）を供給する配線などを配置（形成）する点にある。
【１１５４】
したがって、半導体チップは、ソースドライバ１４に限定されるものではなく、ゲートドライバ回路１２でもよく、また、電源ＩＣ８２でもよい。また、半導体チップをフレキシブル基板に実装し、このフレキシブル基板面かつ半導体チップの下面にＥＬ素子１５などの電源あるいはグランドパターンを配線（形成）する構成も含まれる。もちろん、ソースドライバＩＣ１４とゲートドライバＩＣ１２の両方を、半導体チップで構成し、基板７１にＣＯＧ実装を起こっても良い。前記チップの下面に電源あるいはグランドパターンを形成してもよい。また、ＥＬ素子１５への電源あるいはグラントパターンとしたがこれに限定するものではなく、ソースドライバ１４への電源配線、ゲートドライバ回路１２への電源配線でもよい。また、ＥＬ表示装置に限定されるものではなく、液晶表示装置にも適用できる。その他、ＦＥＤ、ＰＤＰなど表示パネルにも適用することができる。以上の事項は、本発明の他の実施例でも同様である。
【１１５５】
図２６５は本発明の他の実施例である。図２６３、図２６４、図２６７との差異は図２６３が出力端子２６３３間にアノード配線２６３２を配置したのに対し、図２６５では、ベースアノード配線２６３１から多数（複数）の細い接続アノード線２６４１ｄを分岐させ、この接続アノード線２６４１ｄを共通アノード線２６４２とをショートした点である。また、細い接続アノード線２６４１ｄと接続端子２６３３と接続されたソース信号線１８とを絶縁膜２６６１を介して積層した点である。
【１１５６】
アノード線２６４１ｄはベースアノード線２６３１とコンタクトホール２６５１ａで接続を取り、アノード配線２６３２は共通アノード線２６４２とコンタクトホール２６５１ｂで接続を取っている。他の点（接続アノード線２６４１ａ、２６４１ｂ、２６４１ｃ、アノードコンデンサ構成など）などは図２６４、図２６７と同様であるので説明を省略する。
【１１５７】
図２６７のａａ‘線での断面図を図２６６に図示する。図２６６の（ａ）では、略同一幅のソース信号線１８を接続アノード線２６４１ｄが絶縁膜２６６１ａを介して積層されている。
絶縁膜２６６１ａの膜厚は、５００オングストローム以上３０００オングストローム（Å）以下にする。さらに好ましくは、８００オングストローム以上２０００オングストローム（Å）以下にする。膜厚が薄いと、接続アノード線２６４１ｄとソース信号線１８との寄生容量が大きくなり、また、接続アノード線２６４１ｄとソース信号線１８との短絡が発生しやすくなり好ましくない。厚いと絶縁膜の形成時間に長時間を要し、製造時間が長くなりコストが高くなる。また、上側の配線の形成が困難になる。
なお、絶縁膜２６６１は、ポリビフェーニールアルコール（ＰＶＡ）樹脂、エポキシ樹脂、ポリプロピレン樹脂、フェノール樹脂、アクリル系樹脂、ポリイミド樹脂などの有機材料と同一材料が例示され、その他、ＳiＯ2、ＳｉＮｘなどの無機材料が例示される。その他、Ａｌ2Ｏ3、Ｔａ2Ｏ3などであってもよいことは言うまでもない。また、図２６６の（ａ）に図示するように、最表面には絶縁膜２６６１ｂを形成し、配線２６４１などの腐食、機械的損傷を防止させる。
【１１５８】
図２６６の（ｂ）では、ソース信号線１８の上にソース信号線１８よりも線幅の狭い接続アノード線２６４１ｄが絶縁膜２６６１ａを介して積層されている。以上のように構成することのより、ソース信号線１８の段差によるソース信号線１８と接続アノード線２６４１ｄとのショートを抑制することができる。図２６６の（ｂ）の構成では、接続アノード線２６４１ｄの線幅は、ソース信号線１８の線幅よりも０．５μｍ以上狭くすることが好ましい。さらには、接続アノード線２６４１ｄの線幅は、ソース信号線１８の線幅よりも０．８μｍ以上狭くすることが好ましい。
【１１５９】
図２６６の（ｂ）では、ソース信号線１８の上にソース信号線１８よりも線幅の狭い接続アノード線２６４１ｄが絶縁膜２６６１ａを介して積層されているとしたが、図２６６の（ｃ）に図示するように、接続アノード線２６４１ｄの上に接続アノード信号線２６４１ｄよりも線幅の狭いソース信号線１８が絶縁膜２６６１ａを介して積層するとしてもよい。他の事項は他の実施例と同様であるので説明を省略する。
【１１６０】
図２６８はソースドライバＩＣ１４部の断面図である。基本的には図２６７の構成を基準にしているが、図２６４、図２６５などでも同様に適用できる。もしくは類似に適用できる。
【１１６１】
図２６８の（ｂ）は図２６７のＡＡ‘での断面図である。図２６８の（ｂ）でも明らかなように、ＩＣチップの１４の中央部には出力パッド６８１が形成（配置）されていない。この出力パッドと、表示パネルのソース信号線１８とが接続される。出力バッド６８１は、メッキ技術あるいはネイルヘッドボンダ技術によりバンプ（突起）が形成されている。突起の高さは１０μｍ以上４０μｍ以下の高さにする。もちろん、金メッキ技術（電解、無電解）により突起を形成してもよいことは言うまでもない。
【１１６２】
前記突起と各ソース信号線１８とは導電性接合層（図示せず）を介して電気的に接続されている。導電性接合層は接着剤としてエポキシ系、フェノール系等を主剤とし、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、カーボン（Ｃ）、酸化錫（ＳnＯ2）などのフレークを混ぜた物、あるいは紫外線硬化樹脂などである。導電性接合層（接続樹脂）２６８１は、転写等の技術でバンプ上に形成する。または、突起とソース信号線１８とをＡＣＦ樹脂２６８１で熱圧着される。なお、突起あるいは出力パッド６８１とソース信号線１８との接続は、以上の方式に限定するものではない。また、アレイ基板上にソースドライバＩＣ１４を積載せず、フィルムキャリヤ技術を用いてもよい。また、ポリイミドフィルム等を用いてソース信号線１８などと接続しても良い。図２６８の（ａ）はソース信号線１８と共通アノード線２６４２とが重なっている部分の断面図である（図２６６を参照のこと）。
【１１６３】
共通アノード線２６４２からアノード配線２６３２が分岐されている。アノード配線２６３２はＱＣＩＦ＋パネルの場合は、１７６×ＲＧＢ＝５２８本である。アノード配線２６３２を介して、図１などで図示するＶｄｄ電圧（アノード電圧）が供給される。１本のアノード配線２６３２には、ＥＬ素子１５が低分子材料の場合は、最大で２００μＡ程度の電流が流れる。したがって、共通アノード配線２６４２には、２００μＡ×５２８で約１００ｍＡの電流が流れる。
【１１６４】
したがって、共通アノード配線２６４２での電圧降下を０．２（Ｖ）以内にするには、電流が流れる最大経路の抵抗値が２Ω（１００ｍＡ流れるとして）以下にする必要がある。本発明では、図２６７に示すように３箇所に接続アノード線２６４１を形成しているので、集中分布回路におきなおすと、共通アノード線２６４２の抵抗値は容易に極めて小さく設計することができる。また、図２６５のように多数の接続アノード線２６４１ｄを形成すれば、共通アノード線２６４２での電圧降下は、ほぼなくなる。
【１１６５】
問題となるのは、共通アノード線２６４２とソース信号線１８との重なり部分における寄生容量（共通アノード寄生容量と呼ぶ）の影響である。基本的に、電流駆動方式では、電流を書き込むソース信号線１８に寄生容量があると黒表示電流を書き込みにくい。したがって、寄生容量は極力小さくする必要がある。
【１１６６】
共通アノード寄生容量は、少なくとも１ソース信号線１８が表示領域内で発生する寄生容量（表示寄生容量と呼ぶ）の１／１０以下にする必要がある。たとえば、表示寄生容量が１０（ｐＦ）であれば、１（ｐＦ）以下にする必要がある。さらに好ましくは、（表示寄生容量と呼ぶ）の１／２０以下にする必要がある。表示寄生容量が１０（ｐＦ）であれば、０．５（ｐＦ）以下にする必要がある。この点を考慮して、共通アノード線２６４２の線幅（図２７１のＭ）、絶縁膜２６６１の膜厚（図２６９を参照）を決定する。
【１１６７】
ベースアノード線２６３１はソースドライバＩＣ１４の下に形成（配置）する。形成する線幅は、低抵抗化の観点から、極力太い方がよいことは言うまでのない。その他、ベースアノード配線２６３１は遮光の機能を持たせることが好ましい。この説明図を図２７０に図示している。なお、ベースアノード配線２６３１を金属材料で所定膜厚形成すれば、遮光の効果があることはいうまでもない。また、ベースアノード線２６３１が太くできない時、あるいは、ＩＴＯなどの透明材料で形成するときは、ベースアノード線２６３１に積層して、あるいは多層に、光吸収膜あるいは光反射膜をソースドライバＩＣ１４下（基本的にはアレイ７１の表面）に形成する。また、図２７０の遮光膜（ベースアノード線２６３１）は、完全な遮光膜であることを必要としない。部分に開口部があってもよく。また、回折効果、散乱効果を発揮するものでもよい。また、ベースアノード線２６３１に積層させて、光学的干渉多層膜からなる遮光膜を形成または配置してもよい。
【１１６８】
もちろん、アレイ基板７１とソースドライバＩＣ１４との空間に、金属箔あるいは板あるいはシートからなる反射板（シート）、光吸収板（シート）を配置あるいは挿入あるいは形成してもよいことは言うまでもない。また、金属箔に限定されず、有機材料あるいは無機材料からなる箔あるいは板あるいはシートからなる反射板（シート）、光吸収板（シート）を配置あるいは挿入あるいは形成してもよいことは言うまでもない。
【１１６９】
また、アレイ基板７１とソースドライバＩＣ１４との空間に、ゲルあるいは液体からなる光吸収材料、光反射材料を注入あるいは配置してもよい。さらに前記ゲルあるいは液体からなる光吸収材料、光反射材料を加熱により、あるいは光照射により硬化させることが好ましい。なお、ここでは説明を容易にするために、ベースアノード線２６３１を遮光膜（反射膜）にするとして説明をする。
【１１７０】
図２７０のように、ベースアノード線２６３１はアレイ基板７１の表面（なお、表面に限定するものではない。遮光膜／反射膜とするという思想を満足させるためには、ソースドライバＩＣ１４の裏面に光が入射しなければよいのである。したがって、基板７１の内面あるいは内層にベースアノード線２６３１などを形成してもよいことは言うまでもない。また、基板７１の裏面にベースアノード線２６３１（反射膜、光吸収膜として機能する構成または構造）を形成することのより、ソースドライバＩＣ１４に光が入射することを防止または抑制できるのであれば、アレイ基板７１の裏面でもよい。
【１１７１】
また、図２７０などでは、遮光膜などはアレイ基板７１に形成するとしたがこれに限定するものではなく、ソースドライバＩＣ１４の裏面に直接に遮光膜などを形成してもよい。この場合は、ソースドライバＩＣ１４の裏面に絶縁膜２６６１（図示せず）を形成し、この絶縁膜上に遮光膜もしくは反射膜などを形成する。また、ソースドライバ回路１４がアレイ基板７１に直接に形成する構成（低温ポリシリコン技術、高温ポリシリコン技術、固相成長技術、アモルファスシリコン技術によるドライバ構成）の場合は、遮光膜、光吸収膜あるいは反射膜を基板７１に形成し、その上にソースドライバ回路１４を形成（配置）すればよい。
【１１７２】
ソースドライバＩＣ１４には電流源４８４など、微少電流を流すトランジスタ素子が多く形成されている（図２７０の回路形成部２７０１）。微少電流を流すトランジスタ素子に光が入射すると、ホトコンダクタ現象が発生し、出力電流（プログラム電流Ｉｗ）、親電流量、子電流量などが異常な値（バラツキが発生するなど）となる。特に、有機ＥＬなどの自発光素子は、基板７１内でＥＬ素子１５から発生した光が乱反射するため、表示画面５０以外の箇所から強い光が放射される。この放射された光が、ソースドライバＩＣ１４の回路形成部１０２１に入射するとホトコンダクタ現象を発生する。したがって、ホトコンダクタ現象の対策は、ＥＬ表示デバイスに特有の対策である。
【１１７３】
この課題に対して、本発明では、ベースアノード線２６３１を基板７１上に構成し、遮光する。ベースアノード線２６３１の形成領域は図２７０に図示するように、回路形成部２７０１を被覆するようにする。以上のように、遮光膜（ベースアノード線２６３１）を形成することにより、ホトコンダクタ現象を完全に防止できる。特にベースアノード配線２６３１などのＥＬ電源線は、画面書き換えに伴い、電流がながれて多少の電位が変化する。しかし、電位の変化量は、１Ｈタイミングで少しずつ変化するため、ほど、グランド電位（電位変化しないという意味）として見なせる。したがって、ベースアノード線２６３１あるいはベースカソード線は、遮光の機能だけでなく、シールドの効果も発揮する。
【１１７４】
有機ＥＬなどの自発光素子は、基板７１内でＥＬ素子１５から発生した光が乱反射するため、表示画面５０以外の箇所から強い光が放射される。この乱反射光を防止あるいは抑制するため、図２６９に図示するように、画像表示に有効な光が通過しない箇所（無効領域）に光吸収膜２６９１を形成する（逆に有効領域とは、表示画面５０をその近傍）。光吸収膜を形成する箇所は、封止フタ８５の外面（光吸収膜２６９１ａ）、封止フタ８５の内面（光吸収膜２６９１ｃ）、基板７１の側面（光吸収膜２６９１ｄ）、基板の画像表示領域以外（光吸収膜２６９１ｂ）などである。なお、光吸収膜２６９１に限定するものではなく、光吸収シートを取り付けてもよく、また、光吸収壁でもよい。また、光吸収の概念には、光を散乱させることのより、光を発散させる方式あるいは構造も含まれる、また、広義には反射により光を封じこめる方式あるいは構成も含まれる。
【１１７５】
光吸収膜２６９１を構成する物質としては、アクリル樹脂などの有機材料にカーボンを含有させたもの、黒色の色素あるいは顔料を有機樹脂中に分散させたもの、カラーフィルターの様にゼラチンやカゼインを黒色の酸性染料で染色したものが例示される。その他、単一で黒色となるフルオラン系色素を発色させて用いたものでもよく、緑色系色素と赤色系色素とを混合した配色ブラックを用いることもできる。また、スパッタにより形成されたＰｒＭｎＯ3膜、プラズマ重合により形成されたフタロシアニン膜等が例示される。
【１１７６】
以上の材料はすべて黒色の材料であるが、光吸収膜２６９１としては、表示素子が発生する光色に対し、補色の関係の材料を用いても良い。例えば、カラーフィルター用の光吸収材料を望ましい光吸収特性が得られるように改良して用いれば良い。基本的には前記した黒色吸収材料と同様に、色素を用いて天然樹脂を染色したものを用いても良い。また、色素を合成樹脂中に分散した材料を用いることができる。色素の選択の範囲は黒色色素よりもむしろ幅広く、アゾ染料、アントラキノン染料、フタロシアニン染料、トリフェニルメタン染料などから適切な１種、もしくはそれらのうち２種類以上の組み合わせでも良い。
【１１７７】
また、光吸収膜としては金属材料を用いてもよい。たとえば、六価クロムが例示される。六価クロムは黒色であり、光吸収膜として機能する。その他、オパールガラス、酸化チタンなどの光散乱材料であってもよい。光を散乱させることにより、結果的に光を吸収することと等価になるからである。
【１１７８】
なお、封止フタ８５は、４μｍ以上１５μｍ以下の樹脂ビーズ２６９２を含有させた封止樹脂２６９３を用いて、基板７１と封止フタ８５とを接着する。封止フタ８５と基板７１とは、樹脂ビーズ２６９２を含有する封止樹脂２６９３で貼り付ける。フタ８５は加圧せずに配置し、固定する。
【１１７９】
図２６７の実施例は、共通アノード線２６４２をソースドライバＩＣ１４の近傍に形成（配置）するように図示したが、これに限定するものではない。たとえば、図２７１に図示するように、表示画面５０の近傍に形成してもよい。また、形成することが好ましい。なぜならば、ソース信号線１８とアノード配線２６３２とが短距離で、かつ平行して配置（形成）する部分が減少するからである。ソース信号線１８とアノード配線２６３２とが短距離で、かつ平行に配置されると、ソース信号線１８とアノード配線２６３２間に寄生容量が発生するからである。図２７１のように、表示画面５０の近傍に共通アノード線２６４２を配置するとその問題点はなくなる。画面表示画面５０から共通アノード線２６４２の距離Ｋ（図２７１を参照）は、１ｍｍ以下にすることが好ましい。
【１１８０】
共通アノード線２６４２は、極力低抵抗化するため、ソース信号線１８を形成する金属材料で形成することが好ましい。本発明では、Ｃu薄膜、Ａｌ薄膜あるいはＴｉ／Ａｌ／Ｔｉの積層構造、あるいは合金もしくはアマンガムからなる金属材料（ＳＤメタル）で形成している。したがって、ソース信号線１８と共通アノード線２６４２が交差する箇所はショートすることを防止するため、ゲート信号線１７を構成する金属材料（ＧＥメタル）に置き換える。ゲート信号線は、Ｍｏ／Ｗの積層構造からなる金属材料で形成している。
【１１８１】
一般的に、ゲート信号線１７のシート抵抗は、ソース信号線１８のシート抵抗より高い。これは、液晶表示装置で一般的である。しかし、有機ＥＬ表示パネルにおいて、かつ電流駆動方式では、ソース信号線１８を流れる電流は１〜５μＡと微少である。したがって、ソース信号線１８の配線抵抗が高くとも電圧降下はほとんど発生せず、良好な画像表示を実現できる。液晶表示装置においては、電圧でソース信号線１８に画像データを書き込む。したがって、ソース信号線１８の抵抗値が高いと画像を１水平走査期間に書き込むことができない。
【１１８２】
しかし、本発明の電流駆動方式では、ソース信号線１８の抵抗値が高く（つまり、シート抵抗値が高い）とも、課題とはならない。したがって、ソース信号線１８のシート抵抗は、ゲート信号線１７のシート抵抗より高くともよい。したがって、本発明のＥＬ表示パネルにおいて（概念的には、電流駆動方式の表示パネルあるいは表示装置において）、図２７２に図示するように、ソース信号線１８をＧＥメタルで作製（形成）し、ゲート信号線１７をＳＤメタルで作製（形成）してもよい。これは、液晶表示パネルと逆の構成である。
【１１８３】
図２７５は、図２６７、図２７１の構成に加えて、ゲートドライバ回路１２を駆動する電源配線２７３１を配置した構成である。電源配線２７３１はパネルの表示画面５０の右端→下辺→表示画面５０の左端に引き回している。つまり、ゲートドライバ回路１２ａと１２ｂの電源とは同一になっている。
【１１８４】
しかし、ゲート信号線１７ａを選択するゲートドライバ回路１２ａ（ゲート信号線１７ａはＴＦＴ１１ｂ、ＴＦＴ１１ｃを制御する）と、ゲート信号線１７ｂを選択するゲートドライバ回路１２ｂ（ゲート信号線１７ｂはＴＦＴ１１ｄを制御し、ＥＬ素子１５に流れる電流を制御する）とは、電源電圧を異ならせることが好ましい。特に、ゲート信号線１７ａの振幅（オン電圧−オフ電圧）は小さいことが好ましい。ゲート信号線１７ａの振幅が小さくなるほど、画素１６のコンデンサ１９への突き抜け電圧が減少するからである（図１などを参照）。一方、ゲート信号線１７ｂはＥＬ素子１５を制御する必要があるため、振幅は小さくできない。
【１１８５】
したがって、図２７６に図示するように、ゲートドライバ回路１２ａの印加電圧はＶｈａ（ゲート信号線１７ａのオフ電圧）と、Ｖｌａ（ゲート信号線１７ａのオン電圧）とし、
ゲートドライバ回路１２ａの印加電圧はＶｈｂ（ゲート信号線１７ｂのオフ電圧）と、Ｖｌａ（ゲート信号線１７ｂのオン電圧）とする。Ｖｌａ < Ｖｌｂなる関係とする。なお、ＶｈａとＶｈｂとは、略一致させてもよい。
【１１８６】
ゲートドライバ回路１２は、通常、ＮチャンネルトランジスタとＰチャンネルトランジスタで構成する。しかし、Ｐチャンネルトランジスタのみで形成することが好ましい。アレイを作製に必要とするマスク数が減少し、製造歩留まり向上、スループットの向上が見込まれるからである。したがって、図１、図２などに例示したように、画素１６を構成するトランジスタをＰチャンネルトランジスタとするとともに、ゲートドライバ回路１２もＰチャンネルトランジスタで形成あるいは構成する。ＮチャンネルトランジスタとＰチャンネルトランジスタでゲートドライバ回路を構成すると必要なマスク数は１０枚となるが、Ｐチャンネルトランジスタのみで形成すると必要なマスク数は５枚になる。
【１１８７】
しかし、Ｐチャンネルトランジスタのみでゲートドライバ回路１２などを構成すると、レベルシフタ回路をアレイ基板７１に形成できない。レベルシフタ回路はＮチャンネルトランジスタとＰチャンネルトランジスタで構成するからである。
【１１８８】
この課題に対して、本発明では、レベルシフタ回路機能を、電源ＩＣ８２に内蔵させている。図２７７はその実施例である。電源ＩＣ８２はゲートドライバ回路１２の駆動電圧、ＥＬ素子１５のアノード、カソード電圧、ソースドライバ回路１４の駆動電圧を発生させる。
【１１８９】
電源ＩＣ８２はゲートドライバ回路１２のＥＬ素子１５のアノード、カソード電圧を発生させるため、高い耐圧の半導体プロセスを使用する必要がある。この耐圧があれば、ゲートドライバ回路１２の駆動する信号電圧までレベルシフトすることができる。
【１１９０】
したがって、レベルシフトおよびゲートドライバ回路１２の駆動は図２７７の構成で実施する。入力データ（画像データ、コマンド、制御データ）２６７２はソースドライバＩＣ１４に入力される。入力データにはゲートドライバ回路１２の制御データも含まれる。ソースドライバＩＣ１４は耐圧（動作電圧）が５（Ｖ）である。一方、ゲートドライバ回路１２は動作電圧が１５（Ｖ）である。ソースドライバ回路１４から出力されるゲートドライバ回路１２に出力される信号は、５（Ｖ）から１５（Ｖ）にレベルシフトする必要がある。このレベルシフトを電源回路（ＩＣ）８２で行う。図２７７ではゲートドライバ回路１２を制御するデータ信号も電源ＩＣ制御信号２７７２としている。
【１１９１】
電源回路８２は入力されたゲートドライバ回路１２を制御するデータ信号２７７２を内蔵するレベルシフタ回路でレベルシフトし、ゲートドライバ回路制御信号２７７３として出力し、ゲートドライバ回路１２を制御する。
【１１９２】
以下、基板７１に内蔵するゲートドライバ回路１２をＰチャンネルのトランジスタのみで構成した本発明のゲートドライバ回路１２について説明をする。先にも説明したように、画素１６とゲートドライバ回路１２とをＰチャンネルトランジスタのみで形成する（つまり、基板７１に形成するトランジスタはすべてＰチャンネルトランジスタである。反対に言えば、Ｎチャンネルのトランジスタを用いない状態）ことにより、アレイを作製に必要とするマスク数が減少し、製造歩留まり向上、スループットの向上が見込まれるからである。また、Ｐチャンネルトランジスタの性能のみの向上に取り組みができるため、結果として特性改善が容易である。たとえば、Ｖｔ電圧の低減化（より０（Ｖ）に近くするなど）、Ｖｔバラツキの減少を、ＣＭＯＳ構造（ＰチャンネルとＮチャンネルトランジスタを用いる構成）よりも容易に実施できる。
【１１９３】
一例として、図２７４に図示するように、本発明は、表示画面５０の左右に１相（シフトレジスタ）づつ、ゲートドライバ回路１２を配置または形成あるいは構成している。ゲートドライバ回路１２など（画素１６のトランジスタも含む）は、プロセス温度が４５０度（摂氏）以下の低温ポリシリコン技術で形成または構成するとして説明するが、これに限定するものではない。プロセス温度が４５０度（摂氏）以上の高温ポリシリコン技術を用いて構成してもよく、また、固相（ＣＧＳ）成長させた半導体膜を用いてＴＦＴなどを形成したものを用いてもよい。その他、有機ＴＦＴで形成してもよい。また、アモルファスシリコン技術で形成あるいは構成したＴＦＴであってもよい。
【１１９４】
１つは選択側のゲートドライバ回路１２ａである。ゲート信号線１７ａにオンオフ電圧を印加し、画素ＴＦＴ１１を制御する。他方のゲートドライバ回路１２ｂは、ＥＬ素子１５に流す電流を制御（オンオフさせる）する。
【１１９５】
本発明の実施例では、主として図１の画素構成を例示して説明をするがこれに限定するものではない。図２、図４２、図４３、図１１５、図１１６、図１１７などの他の画素構成においても適用できることは言うまでもない。また、本発明のゲートドライバ回路１２の構成あるいはその駆動方式は、本発明の表示パネル、表示装置あるいは情報表示装置との組み合わせにおいて、より特徴ある効果を発揮する。しかし、他の構成においても特徴ある効果を発揮できることは言うまでもない。
【１１９６】
本発明の実施例では、主として図１の画素構成を例示して説明をするがこれに限定するものではなく、他の画素構成でもよいことは言うまでもない。また、以下に説明するゲートドライバ回路１２構成あるいは配置形態は、有機ＥＬ表示パネルなどの自己発光デバイスに限定されるものではない。液晶表示パネル、電磁誘導表示パネルあるいはＦＥＤ（フィールドエミッションディスプレイ）などにも採用することができる。たとえば、液晶表示パネルでは、画素の選択スイッチング素子の制御として本発明のゲートドライバ回路１２の構成あるいは方式を採用してもよい。また、ゲートドライバ回路１２を２相用いる場合は、１相を画素のスイッチング素子の選択用として用い、他方を画素において、保持容量の１方の端子に接続してもよい。この方式は、独立ＣＣ駆動と呼ばれるものである。また、図７１、図７３などで説明する構成は、ゲートドライバ回路１２だけでなく、ソースドライバ回路１４のシフトレジスタ回路などにも採用することができることは言うまでもない。
【１１９７】
図７１は、本発明のゲートドライバ回路１２のブロック図である。説明を容易にするため、４段分しか図示していないが、基本的には、ゲート信号線１７数に対応する単位ゲート出力回路７１１が形成または配置される。
【１１９８】
図７１に図示するように、本発明のゲートドライバ回路１２（１２ａ、１２ｂ）では、４つのクロック端子（ＳＣＫ０、ＳＣＫ１、ＳＣＫ２、ＳＣＫ３）と、１つのスタート端子（データ信号（ＳＳＴＡ））、シフト方向を上下反転制御する２つの反転端子（ＤＩＲＡ、ＤＩＲＢ、これらは、逆相の信号を印加する）の信号端子から構成される。また、電源端子としてＬ電源端子（ＶＢＢ）と、Ｈ電源端子（Ｖｄ）などから構成される。
【１１９９】
画素１６をＰチャンネルのトランジスタで構成することのより、Ｐチャンネルトランジスタで形成したゲートドライバ回路１２とのマッチングが良くなる。Ｐチャンネルトランジスタ（図１の画素構成では、トランジスタ１１ｂ、１１ｃ、トランジスタ１１ｄ）はＬ電圧でオンする。一方、ゲートドライバ回路１２もＬ電圧が選択電圧である。Ｐチャンネルのゲートドライバは図７３の構成でもわかるが、Ｌレベルを選択レベルとするとマッチングが良い。Ｌレベルが長期間保持できないからである。一方、Ｈ電圧は長時間保持することができる。
【１２００】
ＥＬ素子１５に電流を供給する駆動用トランジスタ（図１ではトランジスタ１１ａ）をＰチャンネルで構成することにより、ＥＬ素子１５のカソードが金属薄膜のべた電極に構成することができる。また、アノード電位Ｖｄｄから順方向にＥＬ素子１５に電流を流すことができる。以上の事項から、画素１６のトランジスタをＰチャンネルとし、ゲートドライバ回路１２のトランジスタもＰチャンネルとすることがよい。以上のことから、本発明の画素１６を構成するトランジスタ（駆動用トランジスタ、スイッチング用トランジスタ）をＰチャンネルで形成し、ゲートドライバ回路１２のトランジスタをＰチャンネルで構成するという事項は単なる設計事項ではない。
【１２０１】
なお、レベルシフタ（ＬＳ）回路を、基板７１に直接に形成してもよい。つまり、レベルシフタ（ＬＳ）回路をＮチャンネルとＰチャンネルトランジスタで形成する。コントローラ（図示せず）からのロジック信号は、基板７１に直接形成されたレベルシフタ回路で、Ｐチャンネルトランジスタで形成されたゲートドライバ回路１２のロジックレベルに適合するように昇圧する。この昇圧したロジック電圧を前記ゲートドライバ回路１２に印加する。
【１２０２】
なお、レベルシフタ回路を半導体チップで形成し、基板７１にＣＯＧ実装などしてもよい。また、ソースドライバ回路１４は、半導体チップで形成し、基板７１にＣＯＧ実装する。ただし、ソースドライバ回路１４を半導体チップで形成することに限定するものではなく、ポリシリコン技術を用いて基板７１に直接に形成してもよい。
【１２０３】
画素１６を構成するトランジスタ１１をＰチャンネルで構成すると、プログラム電流は画素１６からソース信号線１８に流れ出す方向になる。そのため、ソースドライバ回路の単位トランジスタ（単位電流源）４８４（図５６、図５７などを参照のこと）は、Ｎチャンネルのトランジスタで構成する必要がある。つまり、ソースドライバ回路１４はプログラム電流Ｉｗを引き込むように回路構成する必要がある。
【１２０４】
したがって、画素１６の駆動用トランジスタ１１ａ（図１の場合）がＰチャンネルトランジスタの場合は、必ず、ソースドライバ回路１４はプログラム電流Ｉｗを引き込むように、単位トランジスタ４８４をＮチャンネルトランジスタで構成する。ソースドライバ回路１４をアレイ基板７１に形成するには、Ｎチャンネル用マスク（プロセス）とＰチャンネル用マスク（プロセス）の両方を用いる必要がある。概念的に述べれば、画素１６とゲートドライバ回路１２をＰチャンネルトランジスタで構成し、ソースドライバの引き込み電流源のトランジスタはＮチャンネルで構成するのが本発明の表示パネル（表示装置）である。
【１２０５】
したがって、画素１６のトランジスタ１１をＰチャンネルトランジスタで形成し、ゲートドライバ回路１２をＰチャンネルトランジスタで形成する。このように画素１６のトランジスタ１１とゲートドライバ回路１２の両方をＰチャンネルトランジスタで形成することにより基板７１を低コスト化できる。しかし、ソースドライバ１４は、単位トランジスタ４８４をＮチャンネルトランジスタで形成することが必要になる。したがって、ソースドライバ回路１４は基板７１に直接形成することができない。そこで別途、シリコンチップなどでソースドライバ回路１４を作製し、基板７１に積載する。なお、ソースドライバ回路１４はシリコンチップで構成するとしたがこれに限定するものではない。たとえば、低温ポリシリコン技術などでガラス基板に多数個を同時に形成し、チップ状に切断して、基板７１に積載してもよい。なお、基板７１にソースドライバ回路を積載するとして説明しているが、積載に限定するものではない。ソースドライバ回路１４の出力端子６８１を基板７１のソース信号線１８に接続するのであればいずれの形態でもよい。たとえば、ＴＡＢ技術でソースドライバ回路１４をソース信号線１８に接続する方式が例示される。シリコンチップなどに別途ソースドライバ回路１４を形成することにより、出力電流のバラツキが低減し、良好な画像表示を実現できる。また、低コスト化が可能である。
【１２０６】
また、画素１６の選択トランジスタをＰチャンネルで構成し、ゲートドライバ回路をＰチャンネルトランジスタで構成するという構成は、有機ＥＬなどの自己発光デバイス（表示パネルあるいは表示装置）に限定されるものではない。たとえば、液晶表示デバイス、ＦＥＤ（フィールドエミッションディスプレイ）にも適用することができる。
【１２０７】
反転端子（ＤＩＲＡ、ＤＩＲＢ）は各単位ゲート出力回路７１１に対し、共通の信号が印加される。なお、図７３の等価回路図をみれば、理解できるが、反転端子（ＤＩＲＡ、ＤＩＲＢ）は互いに逆極性の電圧値を入力する。また、シフトレジスタの走査方向を反転させる場合は、反転端子（ＤＩＲＡ、ＤＩＲＢ）に印加している電圧の極性を反転させる。
【１２０８】
なお、図７１の回路構成は、クロック信号線数は４つである。４つが本発明では最適な数であるが、本発明はこれに限定するものではない。４つ以下でも４つ以上でもよい。
【１２０９】
クロック信号（ＳＣＫ０、ＳＣＫ１、ＳＣＫ２、ＳＣＫ３）の入力は、隣接した単位ゲート出力回路７１１で異ならせている。たとえば、単位ゲート出力回路７１１ａには、クロック端子のＳＣＫ０がＯＣに、ＳＣＫ２がＲＳＴに入力されている。この状態は、単位ゲート出力回路７１１ｃも同様である。単位ゲート出力回路７１１ａに隣接した単位ゲート出力回路７１１ｂ（次段の単位ゲート出力回路）は、クロック端子のＳＣＫ１がＯＣに、ＳＣＫ３がＲＳＴに入力されている。したがって、単位ゲート出力回路７１１に入力されるクロック端子は、ＳＣＫ０がＯＣに、ＳＣＫ２がＲＳＴに入力され、次段は、クロック端子のＳＣＫ１がＯＣに、ＳＣＫ３がＲＳＴに入力され、さらに次段の単位ゲート出力回路７１１に入力されるクロック端子は、ＳＣＫ０がＯＣに、ＳＣＫ２がＲＳＴに入力され、というように交互に異ならせている。
【１２１０】
図７３が単位ゲート出力回路７１１の回路構成である。構成するトランジスタはＰチャンネルのみで構成している。図７４が図７３の回路構成を説明するためのタイミングチャートである。なお、図７２は図７３の複数段分におけるタイミングチャートを図示したものである。したがって、図７３を理解することにより、全体の動作を理解することができる。動作の理解は、文章で説明するよりも、図７３の等価回路図を参照しながら、図７４のタイミングチャートを理解することにより達成されるため、詳細な各トランジスタの動作の説明は省略する。
【１２１１】
Ｐチャンネルのみでドライバ回路構成を作成すると、基本的にゲート信号線１７をＨレベル（図７３ではＶｄ電圧）に維持することは可能である。しかし、Ｌレベル（図７３ではＶＢＢ電圧）に長時間維持することは困難である。しかし、画素行の選択時などの短期間維持は十分にできる。
【１２１２】
画素１６のスイッチング用トランジスタ１１ｂ、１１ｃがＰチャンネルトランジスタで形成されていると、Ｖｇｈで画素１６が選択状態となる。Ｖｇｌで画素１６が非選択状態となる。以前にも説明したが、ゲート信号線１７ａがオン（Ｖｇｌ）からオフ（Ｖｇｈ）になる時に電圧が突き抜ける（突き抜け電圧）。画素１６の駆動用トランジスタ１１ａがＰチャンネルトランジスタで形成されていると、黒表示状態の時、この突き抜け電圧によりトランジスタ１１ａがより電流が流れないようになる。したがって、良好な黒表示を実現できる。黒表示を実現することが困難であるという点が、電流駆動方式の課題である。しかし、ゲートドライバ回路１２をＰチャンネルトランジスタで構成することにより、オン電圧はＶｇｈとなる。したがって、Ｐチャンネルトランジスタで形成された画素１６とマッチングがよい。また、図１、図２、図３２、図１１３、図１１６の画素１６構成のように、アノード電圧Ｖｄｄから駆動用トランジスタ１１ａ、ソース信号線１８を介してソースドライバ回路１４の単位トランジスタ４８４にプログラム電流Ｉｗが流入するように構成することが重要である。したがって、ゲートドライバ回路１２および画素１６をＰチャンネルトランジスタで構成し、ソースドライバ回路１４を基板に積載し、かつソースドライバ回路１４の単位トランジスタ４８４をＮチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。
【１２１３】
なお、図４２の（ｂ）においても同様である。図４２の（ｂ）は駆動用トランジスタ１１ｂを介してソースドライバ回路１４の単位トランジスタ４８４に電流が流入するのではない。しかし、アノード電圧Ｖｄｄからプログラム用トランジスタ１１ａ、ソース信号線１８を介してソースドライバ回路１４の単位トランジスタ４８４にプログラム電流Ｉｗが流入するように構成である。したがって、図１と同様に、ゲートドライバ回路１２および画素１６をＰチャンネルトランジスタで構成し、ソースドライバ回路１４を基板に積載し、かつソースドライバ回路１４の単位トランジスタ４８４をＮチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。
【１２１４】
ＩＮ端子に入力された信号と、ＲＳＴ端子に入力されたＳＣＫクロックにより、ｎ１が変化し、ｎ２はｎ１の反転信号状態となる。ｎ２の電位とｎ４の電位とは同一極性であるが、ＯＣ端子に入力されたＳＣＫクロックによりｎ４の電位レベルはさらに低くなる。この低くなるレベルに対応して、Ｑ端子がその期間、Ｌレベルに維持される（オン電圧がゲート信号線１７から出力される）。ＳＱあるいはＱ端子に出力される信号は、次段の単位ゲート出力回路７１１に転送される。
【１２１５】
図７１、図７３の回路構成において、ＩＮ（ＩＮＡ、ＩＮＢ）端子、クロック端子の印加信号のタイミングを制御することにより、図７５の（ａ）に図示するように、１ゲート信号線１７を選択する状態と、図７５の（ｂ）に図示するように２ゲート信号線１７を選択する状態とを同一の回路構成を用いて実現できる。
【１２１６】
選択側のゲートドライバ回路１２ａにおいて、図７５の（ａ）の状態は、１画素行（５１ａ）を同時に選択する駆動方式である（ノーマル駆動）。また、選択画素行は１行ずつシフトする。図７５の（ｂ）は、２画素行を選択する構成である。この駆動方式は、図２７、図２８、図２９で説明した複数画素行（５１ａ、５１ｂ）の同時選択駆動（ダミー画素行を構成する方式）である。選択画素行は、１画素行ずつシフトし、かつ隣接した２画素行が同時に選択される。特に、図７５の（ｂ）の駆動方法は、最終的な映像を保持する画素行（５１ａ）に対し、画素行５１ｂは予備充電される。そのため、画素１６が書き込み易くなる。つまり、本発明は、端子に印加する信号により、２つの駆動方式を切り替えて実現できる。
【１２１７】
なお、図７５の（ｂ）は隣接した画素１６行を選択する方式であるが、図７６に図示するように、隣接した以外の画素１６行を選択してもよい（図７６は、３画素行離れた位置の画素行を選択している実施例である）。また、図７３の構成では、４画素行の組で制御される。４画素行にうち、１画素行を選択するか、連続した２画素行を選択するかの制御を実施できる。これは、使用するクロック（ＳＣＫ）が４本によることの制約である。クロック（ＳＣＫ）８本になれば、８画素行の組で制御を実施できる。
【１２１８】
選択側のゲートドライバ回路１２ａの動作は、図７５の動作である。図７５の（ａ）に図示するように、１画素行を選択し、選択位置を１水平同期信号に同期して１画素行ずつシフトする。また、図７５の（ｂ）に図示するように、２画素行を選択し、選択位置を１水平同期信号に同期して１画素行ずつシフトする。
図２７９の（ａ）では、４画素行に組で１画素行を選択することができる（４画素行の組で、１本の画素行を選択するが、全く選択しないかは、ＩＮデータの入力状態と、シフト状態で決定される）。図２７９の（ｂ）では、４画素行に組で連続した２画素行を選択することができる（４画素行の組で、２本の画素行を選択するが、全く選択しないかは、ＩＮデータの入力状態と、シフト状態で決定される）。また、本発明は、クロック数に等しい画素行を組として、この画素行の組において、１画素行もしくは、画素行の組の１／２以下の本数（たとえば、４画素行の組であれば、４／２＝２画素行）を選択する方式である。したがって、画素行に組内では、必ず非選択の画素行が発生する。
１画素行を選択する方式では、図２７８の（ａ）で図示するように、プログラム電流Ｉｗは１つの画素１６に流れる。２画素行を同時に選択する駆動方式は、図２４、図２７で説明した駆動方式と同様になる。プログラム電流Ｉｗは図２７８の（ｂ）に図示するように、２画素行に分割されて画素１６に書き込まれる。ただし、これに限定されるものではない。たとえば、図２７８の（ｂ）に図示するように、プログラム電流Ｉｗ×２の電流を印加し、選択された２つの画素（１６ａ、１６ｂ）に同一の電流を流すように構成してもよい。
【１２１９】
選択側のゲートドライバ回路１２ａの動作は、図７５の動作である。図７５の（ａ）に図示するように、１画素行を選択し、選択位置を１水平同期信号に同期して１画素行ずつシフトする。また、図７５の（ｂ）に図示するように、２画素行を選択し、選択位置を１水平同期信号に同期して１画素行ずつシフトする。
【１２２０】
図２７９は、ＥＬ素子１５をオンオフさせるゲート信号線１７ｂを制御するゲートドライバ回路１２ｂの動作を説明する説明図である。図２７９の（ａ）は、４画素行の組（以降、このような画素行の組を画素行組と呼ぶ）に１画素行のゲート信号線１７ｂにオン電圧を印加した状態である。表示画素行５３位置は、水平同期信号（ＨＤ）に同期して１画素行ずつシフトする。もちろん、４画素行組に１画素行に対応するゲート信号線１７ｂにオン電圧を印加する（他の３画素行に対応するゲート信号線１７ｂにはオフ電圧が印加されている）か、４画素行組のすべてにオフ電圧を印加する（４画素行に対応するゲート信号線１７ｂにオフ電圧が印加されている）かは、任意に選択できる。なお、シフトレジスタの構成であるから、設定された選択状態は、水平同期信号に同期してシフトされる。
【１２２１】
図２７９の（ｂ）は、４画素行組の２画素行のゲート信号線１７ｂにオン電圧を印加した状態である。表示画素行５３位置は、水平同期信号（ＨＤ）に同期して１画素行ずつシフトする。もちろん、４画素行組に２画素行に対応するゲート信号線１７ｂにオン電圧を印加する（他の２画素行に対応するゲート信号線１７ｂにはオフ電圧が印加されている）か、４画素行組のすべてにオフ電圧を印加する（４画素行に対応するゲート信号線１７ｂにオフ電圧が印加されている）かは、任意に選択できる。なお、シフトレジスタの構成であるから、設定された選択状態は、水平同期信号に同期してシフトされる。
【１２２２】
また、図２７９の（ａ）は４画素行組に１画素行のゲート信号線１７ｂにオン電圧を印加した状態である。図２７９の（ｂ）は、４画素行組の２画素行のゲート信号線１７ｂにオン電圧を印加した状態である。しかし、本発明はこの構成（方式）に限定するものではない。たとえば、６画素行組に１画素行のゲート信号線１７ｂにオン電圧を印加してもよい。
【１２２３】
図２８０は図２７９の（ａ）の駆動状態の時に、ゲート信号線１７ｂに出力される電圧の状態である。先にも説明したように、信号線１７ｂの（ ）で記載した添え字は、画素行を示している。なお、説明を容易にするため、画素行は（１）からとしている。また、表の上段の数字は、水平走査期間の番号を示している。
【１２２４】
図２８０に図示するように、ゲート信号線１７ｂ（１）〜ゲート信号線１７ｂ（４）と、ゲート信号線１７ｂ（５）〜ゲート信号線１７ｂ（８）とが同一波形である。つまり、４画素行組で同一の動作が実施されている。
図２８１は図２７９の（ｂ）の駆動状態の時に、ゲート信号線１７ｂに出力される電圧の状態である。図２８１に図示するように、ゲート信号線１７ｂ（１）〜ゲート信号線１７ｂ（４）と、ゲート信号線１７ｂ（５）〜ゲート信号線１７ｂ（８）とが同一波形である。つまり、４画素行組で同一の動作が実施されている。
【１２２５】
図２７９の実施例では、任意の時刻で、表示状態の画素数を増減することにより、表示画面５０の明るさを調整することができる。ＱＣＩＦ＋パネルの場合は、垂直画素数は２２０ドットである。したがって、図２７９の（ａ）では、２２０／４＝５５画素行を表示することができる。つまり、白ラスター表示では、５５画素行を表示させた時が、最大の明るさである。画面の明るさは、表示画素行数を５５本→５４本→５３本→５２本→５１本→・・・・・・・５本→４本→３本→２本→１本→０本と変化させることにより、表示画面を暗くすることができる。逆に、０本→１本→２本→３本→４本→５本→・・・・・・・５０本→５１本→５２本→５３本→５４本→５５本と変化させることにより、画面を明るくすることができる。したがって、多段階の明るさ調整を実現できる。
【１２２６】
この明るさ調整では、画面の明るさは表示画素数に比例し、かつ変化はリニアである。その上、明るさに対応するガンマ特性に変化はない（画面が明るくとも、暗くとも階調数は維持される）。
【１２２７】
以上の実施例では、表示画面５０の明るさを調整する表示画素行数の変化は、１本ごとにするとしたが、これに限定するものではない。５４本→５２本→５０本→４８本→４６本→・・・・・・・６本→４本→２本→０本と変化させてもよい。また、５５本→５０本→４５本→４０本→３５本→・・・・・・・１５本→１０本→５本→０本と変化させてもよい。
【１２２８】
同様に、図２７９の（ｂ）では、ＱＣＩＦ＋パネルでは、２２０／２＝１１０画素行を表示することができる。つまり、白ラスター表示では、１１０画素行を表示させた時が、最大の明るさである。画面の明るさは、表示画素行数を１１０本→１０８本→１０６本→１０４本→１０２本→・・・・・・・１０本→８本→６本→４本→２本→０本と変化させることにより、表示画面を暗くすることができる。逆に、０本→２本→４本→６本→８本→１０本→・・・・・・・１００本→１０２本→１０４本→１０６本→１０８本→１１０本と変化させることにより、画面を明るくすることができる。したがって、多段階の明るさ調整を実現できる。なお、表示画面５０の明るさを調整する表示画素行数の変化は、２本ごとにするとしたが、これに限定するものではない。４本ごとにしてもよく、４本以上であってもよい。また、明るさを調整するために、表示画素行を間引くのは、一箇所に集中して間引くのではなく、極力分散するように間引くことがよい。フリッカの発生を抑制するためである。
【１２２９】
明るさ調整は、画素行数の単位ではなく（画素行を１水平走査期間の略全期間の間点灯させる、あるいは非点灯とさせるという駆動）、１水平走査期間あたりの点灯時間でも調整することができる。つまり、１水平走査期間の一部の期間（たとえば、１Ｈの１／８の期間、１Ｈの１５／１６の期間というように）点灯することのより表示画面の明るさを調整するのである。
【１２３０】
この調整（制御）は、表示パネルのメインクロック（ＭＣＬＫ）を用いて行う。ＱＣＩＦ＋パネルでは、ＭＣＬＫは約２．５ＭＨｚである。つまり、１水平走査期間（１Ｈ）に１７６クロックをカウントすることができる。したがって、ＭＣＬＫをカウンタし、このカウント値により、ゲート信号線１７ｂにオン電圧（Ｖｇｌ）を印加する期間を制御することにより各画素行のＥＬ素子１５をオンオフさせることができる。
【１２３１】
具体的には、図７２、図７４に図示するタイミングチャートにおいて、クロック（ＳＣＫ）のＬレベルにする位置、Ｌレベルの期間を制御することにより実現できる。ＳＣＫがＬレベルにする期間を短くするほど、出力のＱ端子がＬレベル（Ｖｇｌ）となる期間が短くなる。
【１２３２】
図２７９の（ａ）の駆動方式では、図２８２に図示するように、１Ｈの期間において左右対称にＶｇｌ（オン電圧）となる期間が短くなる。図２８２ではの（ａ）が１Ｈ期間のすべてがＶｇｌ（オン電圧）を出力している期間である（ただし、図７３のＰチャンネルのゲートドライバ回路１２構成では、１Ｈ期間のすべてにＬレベル出力をすることは不可能である。１Ｈと次の１Ｈとの間にはＶｇｈ電圧（オフ電圧）の期間が発生する。図２８２は説明を容易にするためにあえて（ａ）のように図示している。
【１２３３】
同様に、図２８２の（ｂ）では、ゲート信号線１７ｂにＶｇｌを出力している期間が、ＭＣＬＫが２クロック分だけ短く（（ａ）に比較して）していることを図示している。さらに、図２８２の（ｃ）では、ゲート信号線１７ｂにＶｇｌを出力している期間が、ＭＣＬＫが２クロック分だけ短く（（ｂ）に比較して）していることを図示している。以下、同様であるので説明を省略する。
図２７９の（ｂ）の駆動方式では、図２８３に図示するように、２Ｈの期間において左右対称にＶｇｌ（オン電圧）となる期間が短くなる。図２８３では（ａ）が１Ｈ期間のすべてがＶｇｌ（オン電圧）を出力している期間である（ただし、図７３のＰチャンネルのゲートドライバ回路１２構成では、２Ｈ期間のすべてにＬレベル出力をすることは不可能である。２Ｈと次の２Ｈとの間にはＶｇｈ電圧（オフ電圧）の期間が発生する。このことは、図２８２と同様である。
【１２３４】
同様に、図２８３の（ｂ）では、ゲート信号線１７ｂにＶｇｌを出力している期間が、２Ｈ期間でＭＣＬＫが２クロック分だけ短く（（ａ）に比較して）していることを図示している。さらに、図２８３の（ｃ）では、ゲート信号線１７ｂにＶｇｌを出力している期間が、ＭＣＬＫが２クロック分だけ短く（（ｂ）に比較して）していることを図示している。以下、同様であるので説明を省略する。
【１２３５】
なお、ゲートドライバ回路１２の構成を多少変更し、クロックを調整すれば、図２８４に図示するように、図２８２のゲート信号線１７ｂの印加期間が２Ｈ期間連続して行うことができる。
【１２３６】
図１３、図１４などでは、動画ボケを解決する駆動方式について説明をした。画像を間欠表示することにより、画像の輪郭ぼけがなくなり良好な表示状態を実現できという方法である。つまり、ＣＲＴに近い表示状態を実現することにおり、良好な動画表示を実現するものである。
【１２３７】
図２７９の駆動方式でも、良好な動画表示を実現できる。ただし、図１３では表示領域５３が連続し、非表示領域５２も連続しているのに対し、図２７９では、表示領域５３が連続しない。４画素行組で１画素行にオン電圧を印加（図２７９の（ａ））するか、４画素行組で連続した２画素行にオン電圧を印加（図２７９の（ｂ））するかの表示状態となるからである。もちろん、図７１、図７３に例示した回路構成を変更あるいは改良することにより、クロック（ＳＣＫ）に対する表示画素行を変更あるいは変化させることができる。たとえば、１画素行飛ばしで表示させることもできる。また、６画素行飛ばしで点灯させることもできる。ただし、Ｐチャンネルのトランジスタで構成あるいは形成したドライバ回路（シフトレジスタ）では、少なくとも表示画素行５３間に非点灯の表示画素行５２が配置（挿入）される。
【１２３８】
図２８５に、ゲートドライバ回路１２が図７３のようにＰチャンネルで形成されている場合において、動画表示対応とする駆動方式を示す。以前にも説明したように、動画ボケによる画像表示劣化を防止するためには、間欠表示にする必要がある。つまり、黒挿入（黒あるいは低輝度の表示画面を表示する）する必要がある。ＣＲＴの表示のように駆動（表示）する。つまり、任意の画素行に画像が表示すると、所定の期間の表示後、黒（低輝度）表示にする。この画素行は、点滅（画像表示と非表示（黒表示あるいは低輝度表示）が交互に繰り返される）することになる。黒表示期間は４ｍｓｅｃ以上にする必要がある。もしくは、１フレーム（１フィールド）の１／４以上の期間を黒表示（低輝度表示）にする。好ましくは、１フレーム（１フィールド）の１／２の期間以上を黒表示（低輝度表示）にする。この条件は、人間の目の残像特性による。つまり、所定周期より速く点滅する画像は、人間の目の残像特性により、連続して点灯しているように見える。これが、動画ボケにつながる。しかし、所定周期より遅く点滅する画像は、視覚的には、連続しているように見えるが、間に挿入された非点灯（黒表示）状態を認識することができるようになり、表示画像が飛び飛びの状態になる（視覚的には変には感じないが）。そのため、動画表示で、画像が飛び飛びになり、画像ぶれが発生しない。つまり、動画ボケがなくなる。
【１２３９】
図２８５の（ａ）において、Ａの領域は、４画素行に１画素行が表示（点灯状態）状態である。したがって、４水平走査期間（４Ｈ）に１回点灯する（４Ｈ期間に１Ｈ期間の間点灯する）。この期間（画素行が点灯し、非点灯となり、次に点灯するまでの期間）は、４ｍｓｅｃ以下である。したがって、人間の目には、画像が完全に連続して表示されているように見える（任意の画素行がたえず、点灯しているのと大差がない）。図２８５の（ａ）のＢの領域では、画素行が表示されてから、次に表示されるまで、４ｍｓｅｃ以上、好ましくは８ｍｓｅｃ以上となるように黒挿入（低輝度表示）されている。したがって、画像は飛び飛びとなり、良好な動画表示を実現できる。
【１２４０】
なお、以上の説明でＡの領域あるいはＢの領域として説明したが、以上の事項は説明を容易にするためである。図２８５において、Ａの領域は矢印方向（画面の上から下）に順次走査される。ＣＲＴで電子ビームの走査されるごとくにである。つまり、画像は順次書き換えられる（図２８５の（ａ）は図２８６を参照のこと。図２８６の（ａ）→（ｂ）→（ｃ）→（ａ）のように走査（駆動）される。図２８５の（ｂ）は図２８７を参照のこと。図２８７の（ａ）→（ｂ）→（ｃ）→（ａ）のように走査（駆動）される）。
【１２４１】
以上のように、本発明の駆動方式において、任意の画素行は、図２８５の（ａ）において、１フィールド（１フレーム）の４ｍｓｅｃ（好ましくは８ｍｓｅｃ）以上の期間は、４Ｈに１Ｈの期間表示され、その他の期間（１フィールド（１フレーム）の残りの期間）は、連続して非点灯（黒表示（黒挿入）あるいは低輝度表示）状態が維持される。したがって、説明を容易にするために、Ａ領域あるいはＢ領域と表現したが、時間的な観点から、Ａ期間あるいはＢ期間と表現するほうが適切である。つまり、Ａ領域（Ａ期間）は、連続して画像が点灯する期間であり、Ｂ領域（Ｂ期間）は画素行（画面５０）が間欠表示される期間である。以上の事項は図２８５の（ｂ）あるいは他の本発明の実施例においても同様である。
【１２４２】
図２８５の（ｂ）では、２画素行を連続して点灯状態にし、つづく、２画素行を非点灯状態にしている。つまり、Ａ領域（Ａ期間）では、２Ｈの期間点灯し、２Ｈの期間非点灯状態となることを繰り返す。Ｂ領域（Ｂ期間）は所定の期間、連続して非点灯状態が維持される。図２８５の（ｂ）の駆動方式においても、Ａ領域は見かけ上、連続表示状態であり、Ｂ領域は見かけ上、間欠表示である。
【１２４３】
以上のように、本発明の駆動方式は、任意の画素行（画素）に着目して表示状態を観測したとき、４ｍｓｅｃ未満の期間（もしくは１フレーム（１フィールド）の１／４未満の期間）で画像表示と非表示（黒表示または所定以下の低輝度表示）が少なくとも１回以上繰り返させる第１の期間と、前記画素行（画素）が表示状態から非表示（黒表示または所定以下の低輝度表示）状態になり、次に表示状態になる期間が、４ｍｓｅｃ以上となる第２の期間（もしくは１フレーム（１フィールド）の１／４以上の期間）を実施するものである。以上の駆動を実施することのより、良好な動画表示を実現でき、また、その制御回路（ゲートドライバ回路１２など）の構成も容易であり、低コスト化を実現できる。
【１２４４】
図２８５においても、点灯画素行数を変化させることにより、画面５０の明るさを調整（変化）させることができる（図２７９と同様に、表示画素数５３を変化あるいは調整すればよい）。また、黒挿入領域（図２８５のＢ領域）の割合を変化させることにより、画像表示状態に応じて最適状態にすることができる。たとえば、静止画では、Ｂ領域が長くなることを避けるべきである。フリッカの発生の原因となるからである。静止画の場合は、表示画素行５３を分散して表示（画面５０内に配置）すべきである。たとえば、ＱＣＩＦ＋パネルの場合は、画素行数が２２０本である。このうち、静止画で５５画素行を表示するのであれば、２２０／４４＝４であるから、４画素行ごとに１画素行を表示させればよい。２２０画素行のうち１０画素行を表示するのであれば、２２０／１０＝２２画素行に１画素行を表示させればよい。なお、図２８５においてＢ領域（Ｂ期間）は１つとしているが、これに限定するものではなく、２つ以上（複数）に分割あるいは分散させてもよいことはいうまでもない。
【１２４５】
しかし、図２８５の（ａ）では、４画素行組で１画素行を点灯させるか否かの表示しか実現できない。したがって、２２画素行に１画素行を点灯させることはできない。そのため、４画素行組を５回＝２０画素行に１画素行を表示する（つまり、２０画素行に１画素行を表示する。言い換えれば、４画素行組の４つは、まったく画素行を点灯状態とせず、１画素行組の１画素行を点灯状態とする）。残りの２０画素行（２２０−４×５＝２００）はすべてを非点灯状態にする。つまり、本発明では、制約（規制あるいは規定）される画素行組を１単位として、この画素行組の組み合わせ（ブロック）内で、このブロック内にいくつの画素行組の画素行を点灯させるか否かの制御を行う。以上の事項は、図２８５の（ｂ）においても適用され、また、本発明の他の実施例においても適用される。
【１２４６】
動画表示の場合は、図２８５で説明したように、少なくとも４ｍｓｅｃ以上の黒挿入を実施する必要がある。また、黒挿入の割合（黒表示の連続時間、表示画面に対する黒表示面積）を変化させることにより、動画表示状態を変化することができる（最適状態に調整できる）。非常に高速な動画表示（画像の動きが激しい場合など）は、黒挿入面積を増大させるとよい。この際、画像を表示する画素数が減少することにより輝度低下は、１画素行の発光輝度を高くすることにより対応する。また、黒表示が連続する期間を長くするとよい。比較的全画面に対する動画表示領域の割合が少ない場合、あるいは比較的動画の動きがゆっくりとしている場合は、黒挿入の割合を減少させるとよい。この場合の点灯画素行５３が増加することによる表示輝度の増大は、１画素行あたりの発光輝度を低下させることにより容易に調整できる。この調整はプログラム電流Ｉｗなどで変更できるからである。もしくは、黒挿入期間を複数に分散させるとよい。フリッカが減少し良好な画像表示を実現できる。
【１２４７】
以上のような、動画表示においても黒挿入状態を変更あるいは調整することにより、より最適な画像表示を実現できる。以上の事項は以下の実施例においても適用されることは言うまでもない。
入力映像信号の動画検出（ＩＤ検出）を行い、動画の場合あるいは動画が多い画像では、図２８５の駆動方式（黒挿入による間欠表示）を実施する。静止画の場合は、図２７９の駆動方式（点灯画素行位置が極力分散して配置する）を実施する。もちろん、本発明の表示パネルあるいは表示装置を用いる用途に応じて切り替えてもよい。たとえば、コンピュータモニターのように静止画の場合は図２７９の駆動方式を採用する。テレビのようにＡＶ用途の場合は、図２８５の駆動方式を採用する。この駆動方式の切り替えは、ゲートドライバ回路１２ｂのＳＳＴＡデータのより、容易に変更することができる。図１などのＥＬ素子１５に流れる電流をオンオフさせるＴＦＴを制御するだけであるからである。図２８５と図２７９の切り替え（動画対応かあるいは静止画対応か、もしくは、より動画対応かより静止画対応か）は、ユーザーが操作できる切り替えスイッチなどを状況に応じて実施してもよいし、本発明の表示パネルの製造業者が実施してもよい。また、ホトセンサなどを用いて、周囲環境状態を検出し、自動で切り替えてもよい。また、本発明が受信する映像信号に制御信号（切り替え信号）をあらかじめ乗せておき、この制御信号を検出して、表示状態（駆動方式）を切り替えてもよい。
【１２４８】
図２８８は、図２８５の（ａ）の駆動方式の場合の、ゲート信号線１７ｂの出力波形である。図１の画素構成では、ゲート信号線１７ｂに印加されるオンオフ信号（Ｖｇｈがオフ電圧、Ｖｇｌがオン電圧）でＴＦＴ１１ｄをオンオフ制御し、ＥＬ素子１５に流れる電流をオンオフさせる。図１において、上段は水平走査期間を示しており、Ｌ記号は、画素行数Ｌ（ＱＣＩＦ＋パネルの場合は、Ｌ＝２２０本）を示している。なお、図２７９、図２８５においても、本発明の駆動方式は、図１の画素構成に限定されるものではない。たとえば他の画素構成（図５４など）においても適用できることは言うまでもない。
【１２４９】
図２８８でわかるように、Ａ期間（Ａ領域）では、４Ｈ期間に１Ｈ期間の割合で各ゲート信号線１７ｂにオン電圧（Ｖｈｌ）が印加される。Ｂ期間（Ｂ領域）では、連続してオフ電圧（Ｖｇｈ）が印加される。したがって、この期間にはＥＬ素子１５には電流が流れない。そして、各ゲート信号線１７ｂのオン電圧位置が１画素行ずつ走査されている。
【１２５０】
なお、以上の実施例では、１画素行ずつ走査されるとしたが、本発明はこれ限定されるものではない。たとえば、インターレース走査では、１画素行飛ばしで走査される。つまり、第１フレームでは偶数画素行が走査される。第２フレームでは奇数画素行が走査される。また、第１フレームを書き換えているときは、第２フレームで書き込まれた画像はそのまま保持される。ただし、点滅動作を実施する（実施しなくともよい）。第２フレームを書き換えているときは、第１フレームで書き込まれた画像はそのまま保持される。もちろん、図２８５の実施例のように点滅動作を実施してもよい。
【１２５１】
インターレース走査は２フレームで１フィールドがＣＲＴで通常である。しかし、本発明はこれに限定するものではない。たとえば、４フレーム＝１フィールドでもよい。この場合は、第１フレームでは、（４Ｎ＋１）画素行（ただし、Ｎは以上の整数）の画像が書き換えられる。第２フレームでは、（４Ｎ＋２）画素行の画像が書き換えられる。次の第３フレームでは（４Ｎ＋３）画素行の画像が書き換えられる。また、最後の第４フレームでは、（４Ｎ＋４）画素行の画像が書き換えられる。以上のように、本発明は、画素行への書き込みは、順次走査のみに限定するものではない。以上の事項は他の実施例においても適用される。また、本発明において、インターレース走査とは広く一般的な飛び越し走査を意味し、２フレーム＝１フィールドに限定されるものではない。つまり、複数フレーム＝１フィールドである。
【１２５２】
なお、図２８８、図２８９においても、図２８２、図２８３、図２８４などの１水平走査期間（１Ｈ）あるいは複数の水平走査期間内において、ＥＬ素子１５に流れる電流を制御すること（オン期間を制御すること）により、表示画面５０の明るさを調整する駆動方式を併用できることは言うまでもない。
【１２５３】
図２８９は図２８８と同様に、図２８５の（ｂ）におけるゲート信号線１７ｂの印加波形である。図２８８との差異は、Ａ期間（Ａ領域、図２７９の（ｂ）を参照のこと）において、各ゲート信号線１７ｂには、２水平走査期間（２Ｈ）の間、オン電圧（Ｖｇｌ）が印加され、その後、２Ｈの期間、オフ電圧（Ｖｇｈ）が印加されている。また、このオン電圧とオフ電圧とは交互に繰り返されている。Ｂ期間（Ｂ領域）では連続してオフ電圧が印加される。各ゲート信号線１７ｂのオン電圧の印加位置は、１Ｈごとに走査される。
【１２５４】
図２８８は図２８５の（ａ）の駆動方式の場合の、ゲート信号線１７ｂの出力波形である。図１の画素構成では、ゲート信号線１７ｂに印加されるオンオフ信号（Ｖｇｈがオフ電圧、Ｖｇｌがオン電圧）でＴＦＴ１１ｄをオンオフ制御し、ＥＬ素子１５に流れる電流をオンオフさせる。図１において、上段は水平走査期間を示しており、Ｌ記号は、画素行数Ｌ（ＱＣＩＦ＋パネルの場合は、Ｌ＝２２０本）を示している。なお、図２７９、図２８５においても、本発明の駆動方式は、図１の画素構成に限定されるものではない。たとえば他の画素構成（図５４など）においても適用できることは言うまでもない。
【１２５５】
図２８８でわかるように、Ａ期間（Ａ領域）では、４Ｈ期間に１Ｈ期間の割合で各ゲート信号線１７ｂにオン電圧（Ｖｈｌ）が印加される。Ｂ期間（Ｂ領域）では、連続してオフ電圧（Ｖｇｈ）が印加される。したがって、この期間にはＥＬ素子１５には電流が流れない。そして、各ゲート信号線１７ｂのオン電圧位置が１画素行ずつ走査されている。
【１２５６】
なお、以上の実施例では、１画素行ずつ走査されるとしたが、本発明はこれ限定されるものではない。たとえば、インターレース走査では、１画素行飛ばしで走査される。つまり、第１フレームでは偶数画素行が走査される。第２フレームでは奇数画素行が走査される。また、第１フレームを書き換えているときは、第２フレームで書き込まれた画像はそのまま保持される。ただし、点滅動作を実施する（実施しなくともよい）。第２フレームを書き換えているときは、第１フレームで書き込まれた画像はそのまま保持される。もちろん、図２８５の実施例のように点滅動作を実施してもよい。
【１２５７】
インターレース走査は２フレームで１フィールドがＣＲＴで通常である。しかし、本発明はこれに限定するものではない。たとえば、４フレーム＝１フィールドでもよい。この場合は、第１フレームでは、（４Ｎ＋１）画素行（ただし、Ｎは以上の整数）の画像が書き換えられる。第２フレームでは、（４Ｎ＋２）画素行の画像が書き換えられる。次の第３フレームでは（４Ｎ＋３）画素行の画像が書き換えられる。また、最後の第４フレームでは、（４Ｎ＋４）画素行の画像が書き換えられる。以上のように、本発明は、画素行への書き込みは、順次走査のみに限定するものではない。以上の事項は他の実施例においても適用される。また、本発明において、インターレース走査とは広く一般的な飛び越し走査を意味し、２フレーム＝１フィールドに限定されるものではない。つまり、複数フレーム＝１フィールドである。
【１２５８】
なお、図２８８、図２８９においても、図２８２、図２８３、図２８４などの１水平走査期間（１Ｈ）あるいは複数の水平走査期間内において、ＥＬ素子１５に流れる電流を制御すること（オン期間を制御すること）により、表示画面５０の明るさを調整する駆動方式を併用できることは言うまでもない。
【１２５９】
図２８９は図２８８と同様に、図２８５の（ｂ）におけるゲート信号線１７ｂの印加波形である。図２８８との差異は、Ａ期間（Ａ領域、図２７９の（ｂ）を参照のこと）において、各ゲート信号線１７ｂには、２水平走査期間（２Ｈ）の間、オン電圧（Ｖｇｌ）が印加され、その後、２Ｈの期間、オフ電圧（Ｖｇｈ）が印加されている。また、このオン電圧とオフ電圧とは交互に繰り返されている。Ｂ期間（Ｂ領域）では連続してオフ電圧が印加される。各ゲート信号線１７ｂのオン電圧の印加位置は、１Ｈごとに走査される。他の事項は、図２８８と同様あるいは類似であるので説明を省略する。
【１２６０】
なお、以上の実施例では、表示画面５０内で、Ａ領域とＢ領域とが混在する駆動方式である。つまり、画面表示状態のいずれの期間でも、かならず、Ａ領域をＢ領域がある（もちろん、Ａ領域がどこにあるかは、異なる）。このことは、１フィールド（１フレーム、つまり画面の書き換え周期）内に、Ａ期間とＢ期間があるということである。しかし、動画表示を良好にするためには、黒挿入（黒表示あるいは低輝度表示）を行えばよいのであるから、図２８５の駆動方式に限定されるものではない。
【１２６１】
たとえば、図２９０の駆動方式が例示される。理解を容易にするために、図２９０では、４つの表示期間（（ａ）、（ｂ）、（ｃ）、（ｄ））で構成されているとする。また、４フレー＝１フィールドとし、図２９０の（ａ）を第１フレーム、図２９０の（ｂ）を第２フレーム、図２９０の（ｃ）を第３フレーム、図２９０の（ｄ）を第４フレームとする。表示は図２９０の（ａ）→（ｂ）→（ｃ）→（ｄ）→（ａ）→（ｂ）→・・・・・・・と繰り返される。
【１２６２】
第１フレームでは、図２９０の（ａ）に図示するように、偶数番目の画素行を順次選択し、画像を書き換える。第１フレームの書き換えが終わると、図２９０の（ｂ）に図示するように、画面５０の上から順次黒表示としていく（図２９０の（ｂ）は黒表示書き込みが終了した状態である）。次の第３フレームでは、図２９０の（ｃ）に図示するように、奇数番目の画素行を、画面５０の上から順次、画像を書き込んでいく。つまり、奇数番目の画像が、画面の上部から順次表示される。次の第４フレームでは、画面５０の上部から、画像が非点灯状態（黒表示）にされていく（図２９０の（ｄ）も完全に非点灯状態にした時の状態を示す）。
【１２６３】
なお、図２９０において、（ａ）（ｃ）では、画像を書き込むと表現し、かつ画像を表示すると表現したが、本発明は基本的に、画像を表示する（点灯させる）状態に特徴がある。したがって、画像を書き込むこと（プログラムを実施すること）と画像を表示することとは同一である必要はない。つまり、図２９０の（ａ）（ｃ）では、ゲート信号線１７ｂの制御により、ＥＬ素子１５に流れる電流を制御し、点灯あるいは非点灯状態にすると考えてよい。したがって、図２９０の（ａ）の状態と図２９０の（ｂ）の状態との切り替えは、一括で（たとえば、１Ｈ期間で）行うことができる。たとえば、イネーブル端子を制御することで実施できる（ゲートドライバ回路１２ｂのシフトレジスタにオンオフ状態（図２９０の（ａ）では、偶数画素行に対応するシフトレジスタがオンデータ）を保持しておき、イネーブル端子がオフの時は、図２９０の（ｂ）（ｄ）の状態を表示し、イネーブル端子をオンにすることのより、図２９０の（ａ）の表示状態になるなど）。したがって、ゲート信号線１７ｂのオンオフ状態で図２９０の（ａ）（ｃ）の表示を実施できる（あらかじめ、画像データは図１の画素構成で例示すれば、コンデンサ１９に保持させておく）。以上の説明では、図２９０のの（ａ）（ｂ）（ｃ）（ｄ）の状態は、各１ｌフレーム期間の間実施するとした。
【１２６４】
しかし、本発明がこの表示状態に限定するものではない。少なくとも動画表示状態を改善あるいは良好なものとするには、図２９０の（ｂ）（ｄ）などの黒挿入状態を４ｍｓｅｃの期間、実施すればよいからである。したがって、本発明の実施例において、ゲートドライバ回路１２ｂのシフトレジスタ回路を用いて、ゲート信号線１７ｂを走査し、図２９０の（ａ）（ｃ）の表示状態を実現することの限定されるものではない。奇数番目のゲート信号線１７ｂ（奇数ゲート信号線組と呼ぶ）を一括接続しておき、また、偶数番目のゲート信号線１７ｂ（偶数ゲート信号線組と呼ぶ）を一括接続しておき、奇数ゲート信号線組と偶数ゲート信号線組とを交互にオンオフ電圧を印加するようにすればよい。奇数ゲート信号線組にオン電圧を印加し、偶数ゲート信号線組にオフ電圧を印加すれば、図２９０の（ｃ）の表示状態が実現される。偶数ゲート信号線組にオン電圧を印加し、奇数ゲート信号線組にオフ電圧を印加すれば、図２９０の（ａ）の表示状態が実現される。奇数ゲート信号線組と偶数ゲート信号線組の両方にオフ電圧を印加すれば、図２９０の（ｂ）（ｄ）の表示状態が実現される。図２９０の（ａ）（ｂ）（ｃ）（ｄ）の各状態は、４ｍｓｅｃ（特に図２９０の（ｂ）（ｄ）は）以上の期間、実施すればよい。
【１２６５】
以上の図２９０の駆動方式では、画面表示状態（図２９０の（ａ）（ｃ））と黒表示状態（黒挿入、図２９０の（ｂ）（ｄ））が交互に繰り返される。したがって、画像表示が間欠表示となり、動画表示性能が向上する（動画ボケが発生しない）。
【１２６６】
図２９０の実施例では、第１フレームと第３フレームでは、奇数画素行または偶数画素行に画像を表示し、この２つの画面間に黒画面（図２９０の（ｂ）（ｄ））を挿入する駆動方式であった。しかし、本発明はこれに限定するものではなく、図２７９の表示状態を第１フレームおよび第３フレームに実施し、この２つのフレーム間に黒表示を挿入してもよい。以上の実施例におけるタイミングチャートを図２９１に示す。図２９１の（ａ）は第１フレームであり、図２９１の（ｂ）は黒挿入状態の第２フレームである。図２９１の（ｃ）は第３フレームである。なお、第４フレームは図２９１の（ｂ）と同様であるので省略している。ただし、第４フレ−ムは必ずしも必要ではない。３フレーム＝１フィールド構成でもよい。第２フレームで黒画面が挿入されるから動画ボケは大幅に改善されるからである。つまり、図２９１の（ａ）→（ｂ）→（ｃ）→（ａ）→・・・・・と繰り返す。
【１２６７】
図２９１の（ａ）は、図２７９の（ａ）に４水平走査期間（４Ｈ）に１Ｈの期間、画像を表示する（各ゲート信号線１７ｂは４Ｈごとに１Ｈの期間、Ｖｇｌ電圧（オン電圧）が印加される。次の第２フレームでは、すべてのゲート信号線１７ｂはオフ電圧（Ｖｇｈ）が印加されている。この制御は先の実施例と同様に、イネーブル端子を制御することのより、一括で行うことができる。したがって、図２９１の（ｂ）の状態は、１フレーム期間実施することに限定されるものではない。動画表示を良好なものとするには、４ｍｓｅｃ以上の期間、維持されればよいからである。ただし、図２９１の（ａ）が画面の上（上からに限定するものではないが）から順次画像を書き換えるとすると、画像が飛んでしまう。図２９０説明したように、複数のゲート信号線１７ｂを一括接続し、また、イネーブル端子を制御することによれば、容易に実施することができる。
【１２６８】
図２９１は、各画素行は、４Ｈ期間に１Ｈ期間、点灯するなど、規則正しく、画像表示を実施するものであった。しかし、各画素行は、単位期間（たとえば、１フレーム、１フィールドなど）で、点灯（表示）期間が一致していればよい。つまり、規則正しく、点灯状態と非点灯状態とを実施する必要はない。
【１２６９】
図２９２は、規則正しくない点灯状態の場合の実施例である。ゲート信号線１７ｂ（１）は第１Ｈ、第５Ｈ、第６Ｈ、第９Ｈ、第１３Ｈ、第１４Ｈ、・・・・・・にオン電圧が印加されている。他の期間にはオフ電圧が印加されている。したがって、周期的にオン電圧が印加されているのではなく（長期間でみれば、周期てきであるが）、ランダム的である。この１フレーム期間（単位期間）に各ゲート信号線１７ｂにオン電圧が印加される期間を加算したものが、他のゲート信号線１７ｂと略一致させておけばよい。このように各画素行の点灯時間（ゲート信号線１７ｂにオン電圧を印加することのより、画素行が点灯（表示）するとしている）が略一致する。なお、図２９２では、各ゲート信号線１７ｂに印加する信号波形は、１Ｈずつ走査されたようにしている。このように、基本パターン波形を、各ゲート信号線１７ｂで１Ｈ（所定クロックあるいは単位）ずらして走査する（印加する）ことにより、表示画面の輝度を全画面で均一化できる。なお、図２９２においてもオン電圧（Ｖｇｌ）の印加期間を調整することにより、画面の明るさを制御（調整）することができることはいうまでもない。
【１２７０】
以上の実施例では、各フレーム（単位期間）において、ゲート信号線１７ｂには、同一のオンオフ電圧パターンを印加する実施例であった。しかし、本発明は、所定期間で、各画素行（画素）が点灯（表示）もしくは非点灯（非表示）となる期間が略等しくするものである。したがって、２フレーム＝１フィールドの駆動方式において、第１フレームと第２フレームとに印加する各ゲート信号線１７ｂの信号波形が異なっていてもよい。たとえば、任意の画素行が第１フレームで１０Ｈの期間の間、オン電圧が印加され、第２フレームで２０Ｈの期間の間、オン電圧が印加されるように駆動してもよい（２フレームという単位期間で、１０Ｈ＋２０Ｈの期間の間、オン電圧が印加される）。他の画素行も、３０Ｈの期間、オン電圧が印加されるようにする。
【１２７１】
この実施例を図２９３に図示する。図２９３の（ａ）（第１フレームとする）では、各画素行に対応するゲート信号線１７ｂには、４水平走査期間（４Ｈ）周期で１水平走査期間（１Ｈ）オン電圧が印加される。図２９３の（ｂ）（第２フレームとする）では、各画素行に対応するゲート信号線１７には、４Ｈ周期で２Ｈの期間オン電圧が印加されている。つまり、２フレームでは、（４＋４）Ｈ周期で（１＋２）Ｈの期間オン電圧が印加されることになる。このように駆動しても、単位期間（図２９３では２フレーム）では、各ゲート信号線１７ｂにはオン電圧が同一期間印加されることになる。したがって、各画素行は、同一輝度で表示される（白ラスター表示と仮定した場合）。
【１２７２】
なお、図２９１では、４Ｈ周期で１Ｈの期間オン電圧を印加するとしたが、これに限定するこのではない。たとえば、図２９４に図示するように、８Ｈ周期で１Ｈの期間オン電圧を印加するとしてもよい。また、各フレームでの各ゲート信号線１７ｂに印加する信号波形は、周期性をもたせることはなく、完全にランダム化してもよい。単位周期（単位期間）でオン電圧を印加する総和期間が、すべてのゲート信号線１７ｂで一致していればよいからである。
【１２７３】
しかし、以上の実施例では、すべてのゲート信号線１７ｂで単位期間において、オン電圧を印加する総和期間を一致させるとしたが、以下の場合には適用されない。１画面５０内（つまり、１つの表示パネル）で、複数の輝度が異なる画面５０を有する場合である。画面５０が、第１の画面５０ａと第２の画面５０ｂが構成されており、画面５０ａと５０ｂとの輝度が異なる場合である。２つの画面５０の輝度を異ならせるのは、プログラム電流Ｉｗを調整することのよっても変化することができるが、ゲート信号線１７ｂを走査し、第１の画面５０ａにおける各画素行の点灯（表示）期間と第２の画面５０ｂにおける各画素行の点灯（表示）期間とを異ならせる方式が実現容易である。たとえば、第１の画面５０ａの各画素行は、４Ｈに１Ｈの期間、ゲート信号線１７ｂにオン電圧を印加する。第２の画面５０ｂの各画素行は、８Ｈに１Ｈの期間、ゲート信号線１７ｂにオン電圧を印加する。このように、各画面でオン電圧を印加する期間を変化させることにより、画面の明るさを調整でき、また、そのときのガンマカーブも相似にすることができる。
【１２７４】
以上の実施例は、ゲート信号線１７ｂを制御することにより、ＥＬ素子１５に流れる電流を調整（オンオフさせ）し、表示画面５０の輝度を調整する、あるいは、動画表示を良好にするというものであった。図２９５は、以上の効果などを有する本発明の他の実施例である。
【１２７５】
図２９５の画素１６は、図２９６のように配置または構成されている。図１の画素構成と異なる点は、蓄積容量１９（コンデンサ１９）の一方の端子が容量制御線２９５１に接続されている点である。１本の容量制御線２９５１は、１画素行に共通である。容量制御線２９５１は容量制御共通線２９５３に接続されている。
【１２７６】
図２９６において、コンデンサ１９は一方の端子は容量制御線２９５１に接続され、他方の端子は、ＴＦＴ１１ａのゲート端子に接続されている。今、ＴＦＴ１１ａのゲート端子（Ｇ）にＶａ電圧が印加されているとする。また、ＴＦＴ１１ａのソース端子（Ｓ）に、Ｖｄｄ電圧が印加されているとする。また、Ｖａ ＜ Ｖｄｄとする。容量制御線２９５１にはＶｃ電圧が印加されているとする。
【１２７７】
以上の状態で、容量制御線２９５１のＶｃ電圧を＋側に変化させると、この変化に伴い、Ｖａ電圧も＋側にシフトする。ＴＦＴ１１ａはＰチャンネルトランジスタであるので、ＴＦＴ１１ａのゲート端子が、＋側（Ｖｄｄ側）にシフトすると、ＴＦＴ１１ａは電流を流さない方向になる。したがって、Ｖｃ電圧の＋側への変化が一定以上に大きいと、ＴＦＴ１１ａは完全に電流を流さない状態（カットオフ状態）となる。つまり、容量制御線２９５１への印加電位を制御することにより、該当画素行を黒表示状態にすることができる。なお、逆に、容量制御線２９５１のＶｃ電圧を−側に変化させると、ＴＦＴ１１ａのゲート端子（Ｇ）の電位も−側にシフトする。そのため、ＴＦＴ１１ａはより電流を流すようになる。以上の事項は、駆動用ＴＦＴ１１ａがＰチャンネルトランジスタで構成されている場合である。駆動用ＴＦＴ１１ａがＮチャンネルの場合は、逆になる。つまり、容量制御線２９５１の電位を＋側にシフトすると、Ｎチャンネルの駆動用ＴＦＴ１１ａはより電流をＥＬ素子１５に流すようになる。
【１２７８】
以上の駆動方式を図２９６に適用することにより、表示画面５０を黒表示にすることができる。つまり、図２８５などで説明した黒挿入を実現できる。
【１２７９】
図２９５では、容量制御共通線２９５３（２９５３ａ、２９５３ｂ、２９５３ｃ、２９５３ｄ）が形成あるいは配置されている。（４Ｎ＋１）画素行（ただし、Ｎは０以上の整数）の容量制御線２９５１は容量制御共通線２９５３ａに接続されている。また、（４Ｎ＋２）画素行の容量制御線２９５１は容量制御共通線２９５３ｂに接続されている。（４Ｎ＋３）画素行は容量制御共通線２９５３ｃに接続され、（４Ｎ＋４）画素行の容量制御線２９５１は容量制御共通線２９５３ｄに接続されている。
【１２８０】
以上の構成で、容量制御共通線２９５３ａの印加電圧を、＋側にシフトすれば、（４Ｎ＋１）画素行が非表示（黒表示または低輝度表示）となる。同様に、容量制御共通線２９５３ｂの印加電圧を、＋側にシフトすれば、（４Ｎ＋２）画素行が非表示（黒表示または低輝度表示）となる。また、容量制御共通線２９５３ｃの印加電圧を、＋側にシフトすれば、（４Ｎ＋３）画素行が非表示となり、容量制御共通線２９５３ｄの印加電圧を、＋側にシフトすれば、（４Ｎ＋４）画素行が非表示となる。
【１２８１】
以上のように容量制御共通線２９５３を制御することにより、所定の画素行を黒表示にすることができる。したがって、容量制御共通線２９５３の制御タイミング、制御周期を調整することのより、画面輝度の調整を実施することができる。また、容量制御線２９５１と容量制御共通線２９５３との接続状態、接続本数、容量制御共通線２９５３の形成本数を所定状態とすることにより、図２８５のように、集中した黒挿入部分を設けることができる。したがって、動画表示を良好にすることもできる。
【１２８２】
図２９６の（ａ）では、奇数番目の画素行は容量制御共通線２９５３ａに接続され、偶数番目の画素行は容量制御共通線２９５３ｂに接続されている。したがって、容量制御共通線２９５３ａと２９５３ｂとに交互に＋側に電圧を印加することのより、表示画面５０を櫛状に、非表示画素行とすることができる。図２９６の（ｂ）では、３画素行ごとに異なる容量制御共通線２９５３に接続されている。したがって、３画素行周期で、点灯あるいは非点灯制御を行うことができる。
【１２８３】
容量制御線２９５１に印加し、＋側に変化させる電圧が比較小さい場合は、再び、容量制御線２９５１に印加する電圧を、−側にシフトすることにより、ＴＦＴ１１ａが流す電流は元の電流に戻すことができる（ただし、補償電圧の加算は必要である。）。しかし、＋側にシフトする電圧が所定値以上大きいと、ＴＦＴ１１ａが流す電流は元に戻すことができない（必要とする補償電圧が大きくなり、元の電流値にすることが困難になる）。
【１２８４】
図２９６の構成で黒挿入を実施するには、基本的には、コンデンサ１９に保持された画像データの復帰は望まない方がよい（完全にもとの保持電圧に復帰させることが困難だからである）。言い返せば、画像を黒表示にすることはできる。
【１２８５】
たとえば、図２９７に図示するように、画像書き込み前に、Ｒ位置で容量制御線２９５１に＋電圧を印加し黒表示５２にする。つまり、容量制御線２９５１に＋電圧を印加し、画面５０を黒表示５２にする。次に所定期間の経過後に、画像を書き込む（画像書き込み位置は画素書き込み行５１）。図２９７では、画素行がＫ（図２９７の（ａ）の場合はＫ１、図２９７の（ｂ）の場合はＫ２）離れた位置で書き込みを行っている。Ｋ１は画素行数を示している。つまり、Ｒ位置の黒書き込みを行ってから、画像を書き込むまでの時間は、画素行数×１水平走査期間となる。したがって、Ｋが大きいほど、黒書き込み期間は増加（Ｋ１＜Ｋ２）し、画像表示は暗くなる。Ｋの値が大きくするほど画面が暗くなり、Ｋの値が小さいほど画面は明るくなる。このＫの値の調整により画像の輝度を調整することができる。また、Ｋの値が大きいほど、動画ボケの改善効果が高くなる。
【１２８６】
以上の実施例では、１つのソースドライバ回路（ＩＣ）１４と１つのゲートドライバ回路（ＩＣ）１２で、１つの画面５０に画像を表示するものであった。しかし、本発明はこれに限定するものではない。たとえば、図２９８の実施例では、画面５０は画面５０ａと画面５０ｂで構成されている。画面５０ａのソース信号線１８ａにはソースドライバ回路１４ａが接続されている。画面５０ｂのソース信号線１８ｂにはソースドライバ回路１４ｂが接続されている。画面５０ａ、画面５０ｂとのゲート信号線（１７ａ、１７ｂ）は１つの内蔵ゲートドライバ回路１２に接続されている。
【１２８７】
つまり、図２９８の実施例では、ゲートドライバ回路（ＩＣ）１２は、画面５０ａ、５０ｂに共通であり、画面５０を２つに分割して２つのソースドライバ回路（１４ａ、１４ｂ）で駆動されている。画像の書き込みは、画面５０の上から下方向（Ａ方向）に限定するものではない。図２９８に図示するように、画面５０の下から上方向（Ｂ方向）に走査してもよい。また、画面５０ａをＡ方向に走査し、画面５０ｂをＢ方向に走査してもよい。図２９８では画面５０の分割は２分割であるが、３分割以上としてもよいことは言うまでもない。また、ソースドライバ回路１４ａが、１つの表示画面５０における偶数番目のソース信号線１８を駆動し、ソースドライバ回路１４ｂが前記表示画面５０における奇数番目のソース信号線１８を駆動するように配置または構成してもよい。ゲートドライバ回路１２についても同様である。ゲートドライバ回路１２を複数個用いて、それぞれの画面（５０ａ、５０ｂ）を駆動してもよい。また、ゲートドライバ回路１２ａが１つの表示画面５０における偶数番目のゲート信号線１８を駆動し、ゲートドライバ回路１２ｂが前記表示画面５０における奇数番目のゲート信号線１８を駆動するように配置または構成してもよい。なお、ソース信号線１４およびゲート信号線１２には、静電気保護のために保護ダイオードを形成することが好ましい。以上の事項は、本発明の他の実施例についても適用できることは言うまでもない。
【１２８８】
以下、図面を参照しながら、電流駆動方式（電流プログラム方式）による高画質表示方法について説明をする。電流プログラム方式は、画素１６に電流信号を印加して、画素１６に電流信号を保持させる。そして、ＥＬ素子１５に保持させた電流を印加するものである。
【１２８９】
ＥＬ素子１５は印加した電流の大きさに比例して発光する。つまり、ＥＬ素子１５の発光輝度はプログラムする電流の値とリニアの関係がある。一方、電圧プログラム方式では、印加した電圧を画素１６で電流に変換する。この電圧−電流変換は非線形である。非線形の変換は制御方法が複雑になる。
【１２９０】
電流駆動方式は、映像データの値をそのままプログラム電流に線形に変換する。簡単な例で例示すれば、６４階調表示であれば、映像データの０はプログラム電流Ｉｗ＝０μＡとし、映像データ６３はプログラム電流Ｉｗ＝６．３μＡとする（比例の関係となる）。同様に、映像データ３２はプログラム電流Ｉｗ＝３．２μＡとし、映像データ１０はプログラム電流Ｉｗ＝１．０μＡとする。つまり、映像データはそのまま、比例の関係でプログラム電流Ｉｗに変換される。
理解を容易にするため、映像データとプログラム電流は比例の関係で変換されるとして説明する。実際はさらに容易に、映像データとプログラム電流とを変換できる。図４８に図示するように本発明は単位トランジスタ４８４の単位電流が、映像データの１に該当するからである。さらに、単位電流は基準電流回路を調整することにより、容易に任意の値に調整できるからである。また、基準電流はＲ、Ｇ、Ｂ回路ごとに設けられており、ＲＧＢ回路に基準電流回路を調整することにより全階調範囲にわたりホワイトバランスをとることができるからである。このことは電流プログラム方式で、かつ本発明のソースドライバ回路１４、表示パネル構成の相乗効果である。
【１２９１】
ＥＬ表示パネルでは、プログラム電流とＥＬ素子１５の発光輝度が線形の関係にあるという特徴がある。このことは電流プログラム方式の大きな特徴である。つまり、プログラム電流の大きさを制御すれば、リニアにＥＬ素子１５の発光輝度を調整できる。
【１２９２】
駆動用トランジスタ１１ａはゲート端子に印加した電圧と、駆動用トランジスタ１１ａが流す電流とは非線形である（２乗カーブになることが多い）。したがって、電圧プログラム方式では、プログラム電圧と発光輝度とは非線形の関係にあり、きわめて発光制御が困難である。電圧プログラムに比較して電流プログラム方式では極めて発光制御が容易である。特に、図１の画素構成では、プログラム電流とＥＬ素子１５に流れる電流が理論上は等しい。したがって、発光制御は極めてわかりやすく、制御が容易である。本発明のＮ倍パルス駆動の場合も、プログラム電流を１／Ｎにして計算することにより発光輝度を把握できるから、発光制御の容易という点で優れている。図３８などの画素構成がカレントミラー構成の場合は、駆動用トランジスタ１１ｂとプログラム用トランジスタ１１ａとがことなり、カレントミラー倍率のずれが発生するため、発光輝度の誤差要因がある。しかし、図１の画素構成では、駆動用トランジスタとプログラム用トランジスタが同一であるから、この課題もない。
【１２９３】
ＥＬ素子１５は、投入電流量により発光輝度が比例して変化する。ＥＬ素子１５に印加する電圧（アノード電圧）は固定値である。したがって、ＥＬ表示パネルの発光輝度は消費電力と比例の関係にある。
【１２９４】
以上のことから、映像データとプログラム電流は比例し、プログラム電流とＥＬ素子１５の発光輝度は比例し、ＥＬ素子１５の発光輝度と消費電力は比例する。したがって、映像データをロジック処理すれば、ＥＬ表示パネルの消費電流（電力）、ＥＬ表示パネルの発光輝度、を制御できることになる。つまり、映像データをロジック処理（加算など）することにより、ＥＬ表示パネルの輝度、消費電力を把握することができる。したがって、ピーク電流が設定値を越えないようにすることなどの処理が極めて容易である。
【１２９５】
特に本発明のＥＬ表示パネルは電流駆動方式である。かつ特徴ある構成のより画像表示制御が容易である。特徴ある画像表示制御方法は２つある。１つは、基準電流の制御である。もう１つはＤｕｔｙ比制御である。この基準電流制御とＤｕｔｙ比制御を単独であるいは組み合わせることにより、ダイナミックレンジが広く、かつ高画質表示、高コントラストを実現できる。
【１２９６】
まず、基準電流制御は図７７に図示するように、ソースドライバＩＣ（回路）１４は、各ＲＧＢの基準電流を調整する回路を具備している。また、ソースドライバ回路１４からのプログラム電流Ｉｗはいくつの単位トランジスタ４８４に流れているが出力されているかで決定される。１つの単位トランジスタ４８４が出力する電流は、基準電流の大きさに比例する。したがって、基準電流を調整することにより、１つの単位トランジスタ４８４が出力する電流が決定され、プログラム電流の大きさが決定される。基準電流と単位トランジスタ４８４の出力電流がリニアの関係にあり、かつ、プログラム電流と輝度がリニアの関係にあることから、白ラスター表示で各ＲＧＢの基準電流を調整してホワイトバランスを調整すれば、すべての階調でホワイトバランスが維持される。
【１２９７】
なお、図７７は、カレントミラーを多段接続した構成であるが、本発明はこれに限定するものではない。図１６６から図１７０などの１段構成のソースドライバＩＣ（回路）１４であっても基準電流を容易に調整でき、全階調でホワイトバランスが維持されることは言うまでもない。また、基準電流の調整で、ＥＬ表示パネルの輝度を制御できることは言うまでもない。
【１２９８】
図７８はＤｕｔｙ比制御方法である。図７８の（ａ）は非表示領域５２を連続して挿入する方法である。動画表示に適する。また、図７８の（ａ１）が最も画像が暗く、図７８の（ａ４）が最も明るい。ゲート信号線１７ｂの制御で自由にＤｕｔｙ比を変更できる。図７８の（ｃ）は非表示領域５２を多数に分割して挿入する方法である。特に静止画表示に適する。また、図７８の（ｃ１）が最も画像が暗く、図７８（ｃ４）が最も明るい。ゲート信号線１７ｂの制御で自由にＤｕｔｙ比を変更できる。また、図７８の（ｂ）は、図７８の（ａ）と図７８の（ｃ）との中間状態である。図７８の（ｂ）も同様にゲート信号線１７ｂの制御で自由にＤｕｔｙ比を変更できる。
【１２９９】
表示領域５３の分散は、表示パネルの画素行数が２２０本で、１／４Ｄｕｔｙであれば、２２０／４＝５５となるから、１から５５（１の明るさからその５５倍の明るさまで調整できる）。また、表示パネルの画素行が２２０本で、１／２Ｄｕｔｙであれば、２２０／２＝１１０となるから、１から１１０（１の明るさからその１１０倍の明るさまで調整できる）。したがって、画面５０の輝度の明るさの調整レンジは非常に広い（画像表示のダイナミックレンジが広い）。また、いずれに明るさであっても、表現できる階調数を維持できると特徴がある。たとえば、６４階調表示であれば、白ラスターでの画面５０輝度が３００ｎｔであっても、３ｎｔであっても６４階調表示を実現できる。
【１３００】
なお、以前にも説明したが、Ｄｕｔｙは、ゲートドライバ回路１２ｂへのスタートパルスを制御することにより容易に変更できる。したがって、１／２Ｄｕｔｙ、１／４Ｄｕｔｙ、３／４Ｄｕｔｙ、３／８Ｄｕｔｙと多種多様なＤｕｔｙを容易に変更できる。
【１３０１】
１水平走査期間（１Ｈ）単位のＤｕｔｙ比駆動は、水平同期信号に同期させてゲート信号線１７ｂのオンオフ信号を印加すればよい。さらに、１Ｈ単位以下でもＤｕｔｙ比制御することができる。図１４５、図１４６の駆動方法である。１Ｈ期間以内において、ＯＥＶ２制御を行うことにより、微小ステップの明るさ制御（Ｄｕｔｙ比制御）が可能である（図１０９とその説明も参照のこと。また、図１７５とその説明を参照のこと）。
【１３０２】
１Ｈ以内のＤｕｔｙ比制御を行うのは、Ｄｕｔｙ比が１／４Ｄｕｔｙ以下の場合に実施する。画素行数が２２０画素行であれば、５５／２２０Ｄｕｔｙ以下である。つまり、１／２２０から５５／２２０Ｄｕｔｙの範囲で行う。１ステップの変化が変化前から変化後で１／２０（５％）以上変化する時に実施する。さらに好ましくは、１／５０（２％）以下の変化でもＯＥＶ２制御を行い微小なＤｕｔｙ比駆動制御を行うことが望ましい。つまり、ゲート信号線１７ｂによるＤｕｔｙ比制御では、変化前から変化後の明るさ変化が５％以上になる時は、ＯＥＶ２による制御を行うことにより変化量が５％以下になるように少しずつ変化させる。この変化には、図９４で説明するＷａｉｔ機能を導入することが好ましい。Ｄｕｔｙ比が１／４Ｄｕｔｙ以下で１Ｈ以内のＤｕｔｙ比制御を実施するのは、１ステップあたりの変化量が大きいためもあるが、画像が中間調であるため、微小な変化でも視覚的に認識されやすいためでもある。人間の視覚は、一定以上の暗い画面では、明るさ変化に対する検出能力が低い。また、一定以上の明るい画面でも、明るさ変化に対する検出能力が低い。これは、人間の視覚が２乗特性に依存しているためと思われる。
【１３０３】
図１７５は画面の変化に対する検出機能をグラフ化したものである。横軸は、画面の明るさ（ｎｔ）である。縦軸は許容変化（％）である。許容変化（％）は、任意Ｄｕｔｙから次のＤｕｔｙに変化したさせた明るさの変化割合（％）が、許容できるか限界点を記載したものである。ただし、許容変化（％）は、画像の内容（変化割合、シーンなど）により変動割合が大きい。また、個人的な動画検出能力などに依存しやすい。
【１３０４】
図１７４でもわかるように、画面５０の輝度が高い時には、Ｄｕｔｙ変化に対する許容変化が大きい。また、画面５０の輝度が暗い時もＤｕｔｙ変化に対する許容変化が大きい傾向にある。しかし、中間調表示の場合は、許容変化の限界値（％）は小さい。画像が中間調であるため、微小な変化でも視覚的に認識されやすいためである。
【１３０５】
一例をあげれば、パネルの画素行が２００本であれば、５０／２００Ｄｕｔｙ以下（１／２００以上５０／２００以下）でＯＥＶ２制御を行って、１Ｈ以下の期間のＤｕｔｙ比制御を行う。１／２００Ｄｕｔｙから２／２００Ｄｕｔｙに変化すると１／２００Ｄｕｔｙと２／２００Ｄｕｔｙの差は、１／２００であり、１００％の変化となる。この変化はフリッカとして完全に視覚的に認識されてしまう。したがって、ＯＥＶ２制御（図１７５などを参照のこと）を行い、１Ｈ（１水平走査期間）以下の期間でＥＬ素子１５への電流供給を制御する。なお、１Ｈ期間以下（１Ｈ期間以内）でＤｕｔｙ比制御するとしたが、これに限定するものではない、図１９でもわかるように非表示領域５２は連続している。つまり、１０．５Ｈ期間というような制御も本発明の範疇である。つまり、本発明は１Ｈ期間に限定されず（小数点以下が発生する）、Ｄｕｔｙ比駆動を行うものである。
【１３０６】
４０／２００Ｄｕｔｙから４１／２００Ｄｕｔｙに変化すると、４０／２００Ｄｕｔｙと４１／２００Ｄｕｔｙの差は、１／２００であり、（１／２００）／（４０／２００）で２．５％の変化となる。この変化はフリッカとして視覚的に認識されるか否かは、画面輝度５０に依存する可能性が高い。ただし、４０／２００Ｄｕｔｙは中間調表示であるので、視覚的に敏感である。したがって、ＯＥＶ２制御（図１７５などを参照のこと）を行い、１Ｈ（１水平走査期間）以下の期間でＥＬ素子１５への電流供給を制御することが望ましい。
【１３０７】
以上のように、本発明の駆動方法および表示装置は、画素１６にＥＬ素子１５に流す電流値を記憶できる構成（図１ではコンデンサ１９が該当する）と、駆動用トランジスタ１１ａと発光素子（ＥＬ素子１５が例示される）との電流経路をオンオフできる構成（図１、図４３、図１１３、図１１４、図１１７などの画素構成が該当する）の表示パネルにあって、少なくとも表示画像の表示状態において図１９の表示状態が発生させる（画像の輝度によっては、画面５０が表示領域５３（Ｄｕｔｙ１／１になってもよい））駆動方法である。かつ、Ｄｕｔｙ比駆動（少なくとも画面５０の一部が非表示領域５２となる駆動方法または駆動状態）が所定のＤｕｔｙ比以下では、１水平走査期間（１Ｈ期間）以内あるいは１Ｈ期間単位に限定されるＥＬ素子１５に流す電流を制御して、表示画面５０の輝度制御を行うものである。この制御はＯＥＶ２制御により実施する（ＯＥＶ２に関しては図１７５とその説明を参照のこと）。
【１３０８】
１Ｈ単位以外のＤｕｔｙ比制御を行う所定Ｄｕｔｙ比は、Ｄｕｔｙ比が１／４Ｄｕｔｙ以下の場合に実施する。逆に所定Ｄｕｔｙ比以上では、１Ｈ単位でＤｕｔｙ比制御を行う。もしくはＯＥＶ２制御は実施しない。また、１Ｈ期間以外のＤｕｔｙ比制御は、１ステップの変化が変化前から変化後で１／２０（５％）以上変化する時に実施する。さらに好ましくは、１／５０（２％）以下の変化でもＯＥＶ２制御を行い微小なＤｕｔｙ比制御駆動を行うことが望ましい。もしくは、白ラスターの最大輝度の１／４以下の輝度で実施する。
【１３０９】
本発明のＤｕｔｙ比制御駆動によれば、図７９に図示するように、ＥＬ表示パネルの階調表現数が６４階調であれば、表示画面５０の表示輝度（ｎｔ）がいずれの輝度であっても、６４階調表示が維持される。たとえば、画素行数が２２０本で、１画素行のみが表示領域５３（表示状態）の時（Ｄｕｔｙ比１／２２０）であっても、６４階調表示を実現できる。各画素行がソースドライバ回路１４のプログラム電流Ｉｗにより順次画像が書き込まれ、ゲート信号線１７ｂにより、この１画素行分が順次画像表示されるからである。
【１３１０】
もちろん、２２０画素行のすべてが表示領域５３（表示状態）の時（Ｄｕｔｙ比２２０／２２０＝Ｄｕｔｙ比１／１）であっても、６４階調表示を実現できる。画素行にソースドライバ回路１４のプログラム電流Ｉｗにより順次画像が書き込まれ、ゲート信号線１７ｂによりすべての画素行が同時に画像表示されるからである。また、２０画素行のみが表示領域５３（表示状態）の時（Ｄｕｔｙ２０／２２０＝Ｄｕｔｙ１／１１）であっても、６４階調表示を実現できる。各画素行がソースドライバ回路１４のプログラム電流Ｉｗにより順次画像が書き込まれ、ゲート信号線１７ｂにより、この２０画素行分が順次走査されて画像表示されるからである。
【１３１１】
本発明のＤｕｔｙ比制御駆動は、ＥＬ素子１５の点灯時間の制御であるから、Ｄｕｔｙ比に対する画面５０の明るさは、リニアの関係にある。したがって、画像の明るさ制御がきわめて容易であり、その信号処理回路もシンプルとなり、低コスト化を実現できる。図７７のようにＲＧＢの基準電流を調整し、ホワイトバランスをとる。Ｄｕｔｙ比制御では、Ｒ、Ｇ、Ｂを同時に明るさ制御するためにいずれの階調、画面５０の明るさにおいてもホワイトバランスは維持される。
【１３１２】
Ｄｕｔｙ比制御は、表示画面５０に対する表示領域５３の面積を変化させることにより、画面５０の輝度を変化するものであった。当然、表示面積５３に比例してＥＬ表示パネルに流れる電流はほぼ比例して変化する。したがって、映像データの総和を求めることにより、表示画面５０のＥＬ素子１５に流れる全消費電流を算出することができる。ＥＬ素子１５のアノード電圧Ｖｄｄは直流電圧で固定値のため、全消費電流が算出できれば、画像データに応じて全消費電力をリアルタイムで算出することができる。算出された全消費電力が規定された最大電力を越えると予測される場合は、図７７の基準電流を電子ボリウムなどの調整回路で調整し、ＲＧＢの基準電流を抑制制御すればよい。
【１３１３】
また、白ラスター表示での所定輝度を設定し、この時をＤｕｔｙ比最小になるように設定する。たとえば、Ｄｕｔｙ比１／８にする。自然画像はＤｕｔｙ比を大きくする。最大のＤｕｔｙは１／１である。たとえば、画面５０の１／１００しか画像が表示されない自然画像をＤｕｔｙ１／１とする。Ｄｕｔｙ比１／１からＤｕｔｙ比１／８は画面５０の自然画像の表示状態で滑らかに変化させる。
【１３１４】
以上のように一実施例として、白ラスター表示で（自然画像ではすべての画素が１００％点灯している状態）でＤｕｔｙ比１／８とし、画面５０の１／１００の画素が点灯している状態をＤｕｔｙ比１／１とする。概略の消費電力は、画素数×点灯画素数の割合×Ｄｕｔｙ比で算出できる。
【１３１５】
説明を容易にするため、画素数を１００とすると、白ラスター表示での消費電力は、１００×１（１００％）×Ｄｕｔｙ比１／８＝８０となる。一方、１／１００が点灯している自然画像の消費電力は、１００×（１／１００）（１％）×Ｄｕｔｙ比１／１＝１となる。Ｄｕｔｙ１／１〜Ｄｕｔｙ比１／８は画像の点灯画素数（実際には、点灯画素の総電流＝１フレームのプログラム電流の総和）に応じてフリッカが発生しないようになめらかにＤｕｔｙ比制御が実施される。
以上のように白ラスターで消費電力割合は８０であり、１／１００が点灯している自然画像の消費電力割合は、１になる。したがって、白ラスター表示での所定輝度を設定し、この時をＤｕｔｙ比最小になるように設定すれば、最大電流を抑制することができる。
【１３１６】
本発明は、１画面のプログラム電流の総和をＳとし、Ｄｕｔｙ比をＤとし、Ｓ×Ｄで駆動制御を実施するものである。また、白ラスター表示でのプログラム電流の総和をＳｗとし、最大のＤｕｔｙ比をＤｍａｘ（通常は、Ｄｕｔｙ比１／１が最大である）とし、最小のＤｕｔｙ比をＤｍｉｎとし、また、任意の自然画像でのプログラム電流の総和をＳｓとした時、Ｓｗ×Ｄｍｉｎ ＞＝ Ｓｓ×Ｄｍａｘの関係が維持されるようにする駆動方法およびそれを実現する表示装置である。
【１３１７】
なお、Ｄｕｔｙ比の最大は１／１とする。最小はＤｕｔｙ比１／１６以上にすることが好ましい。つまり、Ｄｕｔｙ比は１／８以上１／１以下にする。なお、１／１を必ず使用することには制約されないことは言うまでもない。好ましくは、最小のＤｕｔｙ比は１／１０以上にする。Ｄｕｔｙ比が小さすぎると、フリッカの発生が目立ちやすく、また、画像内容による画面の輝度変化が大きくなりすぎ、画像が見づらくなるからである。
【１３１８】
先にも説明したがプログラム電流は映像データと比例の関係にある。したがって、映像データの総和とはプログラム電流の総和と同義である。なお、１フレーム（１フィールド）期間のプログラム電流の総和を求めるとしたが、これに限定するものではない、１フレーム（１フィールド）において、所定間隔あるいは、所定周期などでプログラム電流を加算する画素をサンプリングしてプログラム電流（映像データ）の総和としてもよい。また、制御を行うフレーム（フィールド）の前後の総和データを用いてもよいし、推定あるいは予測による総和データをもちいて、Ｄｕｔｙ比制御を行っても良い。
【１３１９】
なお、以上の説明ではＤｕｔｙ比Ｄで制御するとして説明したが、Ｄｕｔｙ比は、所定期間（通常は１フィールドまたは１フレームである。つまり、一般的には任意の画素の画像データが書き換えられる周期もしくは時間である）におけるＥＬ素子１５の点灯期間である。つまり、Ｄｕｔｙ比１／８とは、１フレームの１／８の期間（１Ｆ／８）の間、ＥＬ素子１５が点灯していることを意味する。したがって、Ｄｕｔｙ比は、画素１６が書き変えられる周期時間をＴｆとし、画素の点灯期間Ｔａとした時、Ｄｕｔｙ比＝Ｔａ／Ｔｆと読み替えることができる。
【１３２０】
なお、画素１６が書き変えられる周期時間をＴｆとし、Ｔｆを基準とするとしたがこれに限定されるものではない。本発明のＤｕｔｙ比制御駆動は、１フレームあるいは１フィールドで動作を完結させる必要はない。つまり、数フィールドあるいは数フレーム期間を１周期としてＤｕｔｙ比制御を実施してもよい（図１０４などを参照のこと）。したがって、Ｔｆは画素を書き換える周期だけに限定されるものではなく、１フレームあるいは１フィールド以上であってもよい。たとえば、１フィールドあるいは１フレームごとに点灯期間Ｔａがことなる場合は、繰り返し周期（期間）をＴｆとし、この期間の総点灯期間Ｔａを採用すればよい。つまり、数フィールドあるいは数フレーム期間の平均点灯時間をＴａとしてもよい。Ｄｕｔｙ比についても同様である。Ｄｕｔｙがフレーム（フィールド）ごとに異なる場合は、複数フレーム（フィールド）の平均Ｄｕｔｙ比を算出して用いればよい。
【１３２１】
したがって、白ラスター表示でのプログラム電流の総和をＳｗとし、任意の自然画像でのプログラム電流の総和をＳｓとし、最小の点灯期間をＴａｓ、最大の点灯期間をＴａｍ（通常はＴａｍ＝ＴｆであるからＴａｍ／Ｔｆ＝１）とした時、Ｓｗ×（Ｔａｓ／Ｔｆ） ＞＝ Ｓｓ×（Ｔａｍ／Ｔｆ）の関係が維持されるようにする駆動方法およびそれを実現する表示装置である。
【１３２２】
画面５０の明るさを制御する方式として、図７７などで説明した構成もある。つまり、基準電流を調整することにより、単位トランジスタ４８４に流れる電流を変化させプログラム電流の大きさを調整することにより、画面輝度５０を変化させる方式である。なお、基準電流の調整方式に関しては図５３などで説明している。
【１３２３】
図７７の４９１Ｒは赤（Ｒ）の基準電流を調整するボリウムである。ただし、ボリウムと表現しているのは説明を容易にするためであり、実際には電子ボリウムであり、外部から６ビットのデジタル信号により、６４段階でＲ回路の基準電流ＩａＲがリニアに調整できるように構成されている。基準電流ＩａＲを調整することにより、トランジスタ４７１Ｒとカレントミラー回路を構成するトランジスタ４７２ａに流れる電流をリニアに変化させることができる。したがって、トランジスタ群５２１ａのトランジスタ４７２ａとトランジスタ４７２ａから電流受け渡しされたトランジスタ４７２ｂに流れる電流が変化する。トランジスタ４７２ｂとカレントミラー回路を構成するトランジスタ群５２１ｂのトランジスタ４７３ａに流れる電流が変化し、またトランジスタ４７３ａから電流受け渡しされたトランジスタ４７３ｂが変化する。したがって、単位トランジスタ４８４の駆動電流（単位電流）が変化するから、プログラム電流を変化させることができる。なお、Ｇの基準電流ＩａＧ、Ｂの基準電流ＩａＢについても同様である。
【１３２４】
図７７は、親子孫の３段階のトランジスタ接続であるが、本発明はこれに限定するものではない。たとえば、図１６６から図１７０のように基準電流を発生する回路と単位トランジスタ４８４とが直結された１段構成であっても適用されることが言うまでもない。つまり、本発明は、１つの基準電流あるいは基準電圧により、プログラム電流あるいはプログラム電圧を変更できる回路構成にあって、基準電流あるいは基準電圧によって画面５０の明るさを変化させる方式である。
図７７に図示するように、（電子）ボリウム４９１は、赤（Ｒ）、緑（Ｇ）、Ｂ（青）の回路にそれぞれ形成されている。したがって、ボリウム４９１Ｒ、４９１Ｇ、４９１Ｂを調整することにより、それぞれに接続された単位トランジスタ４８４の電流を変化（制御あるいは調整）することができる。したがって、ＲＧＢの割合調整によりホワイト（Ｗ）調整を容易に行うことができる。もちろん、ＲＧＢの基準電流（トランジスタ４７２Ｒ、４７２Ｇ、４７２Ｂに流れる電流）を出荷時にあらかじめ調整しておけば、ＲＧＢの電子ボリウム（４９１Ｒ，４９１Ｇ，４９１Ｂ）を一括して変化できる電子ボリウムを別途設けることにより、ホワイト（Ｗ）バランス調整を行うこともできる。たとえば、図１７０、図１７１において、抵抗Ｒ１の値を、各ＲＧＢ回路にホワイトバランスがとれるように調整する。この状態で、図１６９、図１７０電子ボリウム４５１のスイッチＳをＲＧＢで同一に切り替えればホワイトバランスを維持したまま、画面輝度を調整できる。
【１３２５】
以上のように本発明の基準電流の駆動方法は、ホワイトバランスがとれるように、ＲＧＢの基準電流値を調整する。そして、この状態を中心として、ＲＧＢの基準電流を同一比率で調整するものである。同一比率で調整するため、ホワイトバランスが維持される。
【１３２６】
以上のように電子ボリウム４９１の調整により、プログラム電流をリニアに変化することができる。なお、説明を容易にするため、図１に図示した画素構成を例として説明するが、本発明はこれに限定するものではなく、他の画素構成でもよいことは言うまでもない。
【１３２７】
図７７に図示あるいは説明したように基準電流の制御により、プログラム電流をリニアに調整することができる。１つあたりの単位トランジスタ４８４の出力電流が変化するからである。単位トランジスタ４８４の出力電流を変化させるとプログラム電流Ｉｗも変化する。画素のコンデンサ１９にプログラムされる電流（実際はプログラム電流に相当する電圧である）が大きいほど、ＥＬ素子１５に流れる電流も大きくなる。ＥＬ素子１５に流れる電流と発光輝度はリニアに比例する。したがって、基準電流を変化することによりＥＬ素子１５の発光輝度をリニアに変化させることができる。
【１３２８】
なお、本発明は、図７７で説明した基準電流制御方式と、図７８で説明したＤｕｔｙ比制御方式のうち、少なくとも一方の方式を用いて画面の明るさなどの制御を行うものである。好ましくは、図７７と図７８の方式を組み合わせて実施することが好ましい。
【１３２９】
以下、図７７、図７８で説明した方式を用いた駆動方法について、さらに詳しく説明をする。本発明の駆動方法は、ＥＬ表示パネルに消費される消費電流の上限にリミットすることが１つの目的である。ＥＬ表示パネルはＥＬ素子１５に流れる電流を輝度が比例関係にある。したがって、ＥＬ素子１５に流れる電流を増大させれば、ＥＬ表示パネルの輝度もどんどん明るくすることができる。輝度に比例して消費される電流（＝消費電力）も増大する。
【１３３０】
携帯装置に用いる場合は、電池などの容量に制限がある。また、電源回路も消費される電流が大きくなると規模が大きくなる。したがって、消費する電流にはリミットを設ける必要がある。このリミットを設けること（ピーク電流抑制）が本発明の１つの目的である。
【１３３１】
また、画像がコントラストを大きくすることにより、表示が良好になる。めりはりのあるように画像変換して画像を表示することにより表示が良好になる。以上のように画像表示を良好にすることが本発明の２つめの目的である。以上の２つの目的（あるいは一方）を実現する本発明をＡＩ駆動と呼ぶことにする。
【１３３２】
まず、説明を容易にするために、本発明のソースドライバＩＣ１４は６４階調表示であるとする。ＡＩ駆動を実現するためには、階調表現範囲を拡大することが望ましい。説明を容易にするために、本発明のソースドライバＩＣ（回路）１４は６４階調表示とし、画像データは２５６階調とする。この画像データをＥＬ表示装置のガンマ特性に適合するように、ガンマ変換を行う。ガンマ変換は入力２５６階調を１０２４階調に拡大することによって実施する。ガンマ変換された画像データは、ソースドライバＩＣ１４の６４階調に適合するように、誤差拡散処理あるいはフレームレートコントロール（ＦＲＣ）処理が行われ、ソースドライバＩＣ１４に印加される。
【１３３３】
ＦＲＣはフィールドごとに画像表示を重ね合わせることにより高階調表示を実現するものである。誤差拡散処理は、一例として図９９に図示するように画素Ａの画像データを処理方向の右に７／１６、左下に３／１６、下に５／１６、右下に１／１６に分散させる方法である。分散処理により高階調表示を実現できる。一種の面積階調である。
【１３３４】
図示する容易性から図８０、図８１では６４階調表示を５１２階調に変換するとして説明をする。変換は、誤差拡散処理方式あるいはフレームレート制御（ＦＲＣ）により行う。ただし、図８０では階調変換を行っているというよりは、画像の明るさを変換したと解釈してもよい。
【１３３５】
図８０は、本発明の駆動方法による画像変換処理を説明するものである。図８０は、横軸は、階調（番号）である。階調（番号）が大きいほど、画面５０の輝度が明るいことを示している。逆に階調（番号）が小さいほど、画像が暗いことを示している。縦軸は、度数である。縦軸は、画像を構成する画素の輝度の出現率を示している。たとえば、図８０の（ａ）のＡ１は画像の３２階調レベルの輝度の画素が最も多いことを示す。
【１３３６】
図８０の（ａ）は画像の階調表現数を維持したまま、表示明るさを変化させた例である。Ａ１を原画像とすると、原画像はおよそ６４階調の表現範囲である。Ａ２は階調表現数を維持したまま、明るさの中心を２５６階調に変換した例である。Ａ３も同様に階調表現数を維持したまま、明るさの中心を４４８階調の変換した例である。このような変換は画像データに所定の大きさのデータを加算することにより変換することにより達成できる。
【１３３７】
しかし、図８０の（ａ）の階調変換は本発明の駆動方式では実現が困難である。本発明の駆動方式では、図８０の（ｂ）の階調変換を行う。
【１３３８】
図８０の（ｂ）は、原画像の度数分布を拡大した例である。Ｂ１を原画像とすると、原画像はおよそ６４階調の表現範囲である。Ｂ２は階調表現範囲を２５６階調まで拡大した例である。画面の輝度が明るくなり、階調表現範囲も拡大する。Ｂ３は、さらに階調表現範囲を５１２階調まで拡大した例である。画面表示輝度がさらに明るくなり、階調表現範囲も拡大する。
【１３３９】
図８０の（ｂ）の実現は、本発明の駆動方式で容易に実現できる。図７７で説明した基準電流を変化させることにより実現できる。また、図７８のＤｕｔｙ比を変更（制御）することにより実現できる。もしくは、図７７と図７８の方式を組み合わせることにより実現できる。基準電流制御あるいはＤｕｔｙ比制御により、画像の明るさ制御は容易である。たとえば、Ｄｕｔｙ比が１／４の時に図８０の（ｂ）のＢ２の表示状態であれば、Ｄｕｔｙ比を１／１６にすれば、図８０の（ｂ）のＢ１の表示状態となる。また、Ｄｕｔｙ比を１／２にすれば、図８０の（ｂ）のＢ３の表示状態となる。基準電流制御の場合も同様である。基準電流の大きさを、２倍あるいは１／４にすることのより図８０の（ｂ）の画像表示が可能である。
【１３４０】
図８０の（ｂ）の横軸は階調数としている。本発明の駆動方法では階調数の増加ではない。本発明の駆動方法では、図７９で説明したように表示輝度が変化しても階調数が維持されていることに特徴がある。つまり、図８０の（ｂ）ではＢ１の６４階調数が、Ｂ２では２５６階調に変換されたとしている。しかし、Ｂ２の階調数は６４階調である。１つの階調範囲が、Ｂ１に比較して４倍に拡大されている。Ｂ１からＢ２への変換は画像表示のダイナミック変換されたことにほかならない。したがって、高階調表示を実現したのを同等である。したがって、高画質表示を実現できる。
【１３４１】
同様に、図８０の（ｂ）ではＢ１の６４階調数が、Ｂ３では５１２階調に変換されたとしている。しかし、Ｂ３の階調数は６４階調である。１つの階調範囲が、Ｂ１に比較して８倍に拡大されている。Ｂ１からＢ３への変換は画像表示のダイナミック変換されたことにほかならない。
【１３４２】
図８０の（ａ）では、画面５０の輝度を向上させることができる。しかし、画面５０は全体が白っぽくなる（白浮き）。しかし、消費電流の増加は比較的少ない（といっても、画面輝度に比例して消費電流は増大する）。図８０の（ｂ）では、画面５０の輝度を向上でき、階調の表示範囲も拡大しているため、画質劣化もない。しかし、消費電流の増加は大きい。
【１３４３】
階調数と画面輝度を比例とし、原画像を６４階調とすると、階調数の増加（ダイナミックレンジの拡大）＝輝度の増大となる。したがって、消費電力（消費電流）が増加する。この課題を解決するため、本発明は、図７７の基準電流と調整（制御）する方式、図７８のＤｕｔｙ比を制御する方式のいずれか、もしくは両方を組み合わせる。
【１３４４】
１画面の画像データが全体的に大きいときは画像データの総和は大きくなる。たとえば、白ラスターは６４階調表示の場合は画像データとしては６３であるから、画面５０の画素数×６３が画像データの総和である。１／１００の白ウインドウ表示で、白表示部が最大輝度の白表示では、画面５０の画素数×（１／１００）×６３が画像データの総和である。
【１３４５】
本発明では画像データの総和あるいは画面の消費電流量を予測できる値を求め、この総和あるいは値により、Ｄｕｔｙ比制御あるいは基準電流制御を行う。
なお、画像データの総和を求めるとしたが、これに限定するものではない。たとえば、画像データの１フレームの平均レベルを求めてこれを用いてもよい。アナログ信号であれば、アナログ画像信号をコンデンサによりフィルタリングすることにより平均レベルを得ることができる。アナログの映像信号に対しフィルタを介して直流レベルを抽出し、この直流レベルをＡＤ変換して画像データの総和としてもよい。この場合は、画像データはＡＰＬレベルとも言うことができる。
また、画面５０を構成する画像のすべてのデータを加算する必要はなく、画面５０の１／Ｗ（Ｗは１より大きい値）をピックアップして抽出し、ピックアップしたデータの総和を求めてもよい。
【１３４６】
説明を容易にするため、以上の場合も画像データの総和を求めるとして説明をする。画像データの総和は、画像のＡＰＬレベルをもとめる事に一致する場合が多い。また、画像データの総和とは、デジタル的に加算する手段もあるが、以上のデジタルおよびアナログによる画像データの総和を、以後、説明を容易にするためＡＰＬレベルと呼ぶ。
【１３４７】
白ラスターの時にＡＰＬレベルは画像がＲＧＢ各６ビットであるから６３（６３階調目であるからデータの表現としては６３で示されている）×画素数（ＱＣＩＦパネルの場合は１７６×３×２２０）となる。したがって、ＡＰＬレベルは最大となる。ただし、ＲＧＢのＥＬ素子１５で消費する電流は異なるから、ＲＧＢで分離して画像データを算出することが好ましい。
【１３４８】
この課題に対して、図８４に図示する演算回路を使用する。図８４において、８４１、８４２乗算器である。８４１は発光輝度を重み付けする乗算器である。Ｒ、Ｇ、Ｂでは視感度が異なる。ＮＴＳＣでの視感度は、Ｒ：Ｇ：Ｂ＝３：６：１である。したがって、Ｒの乗算器８４１Ｒでは、Ｒ画像データ（Ｒｄａｔａ）に対して３倍の乗算を行う。また、Ｇの乗算器８４１Ｇでは、Ｇ画像データ（Ｇｄａｔａ）に対して６倍の乗算を行う。また、Ｂの乗算器８４１Ｂでは、Ｂ画像データ（Ｂｄａｔａ）に対して１倍の乗算を行う。
【１３４９】
ＥＬ素子１５はＲＧＢで発光効率が異なる。通常、Ｂの発光効率が最も悪い。次にＧが悪い。Ｒが最も発光効率が良好である。そこで、乗算器８４２で発光効率の重み付けを行う。Ｒの乗算器８４２Ｒでは、Ｒ画像データ（Ｒｄａｔａ）に対してＲの発光効率の乗算を行う。また、Ｇの乗算器８４２Ｇでは、Ｇ画像データ（Ｇｄａｔａ）に対してＧの発光効率の乗算を行う。また、Ｂの乗算器８４２Ｂでは、Ｂ画像データ（Ｂｄａｔａ）に対してＢの発光効率の乗算を行う。
乗算器８４１および８４２の結果は、加算器８４３で加算され、総和回路８４４に蓄積される。この総和回路８４４の結果にもとづき、図７７のＤｕｔｙ比制御、図７８の基準電流制御を実施する。
【１３５０】
図８４のように制御すると、輝度信号（Ｙ信号）に対するＤｕｔｙ比制御、基準電流制御を実施することができる。しかし、輝度信号（Ｙ信号）を求めて、Ｄｕｔｙ制御などを行うと課題が発生する場合がある。たとえば、ブルーバック表示である。ブルーバック表示ではＥＬパネルで消費する電流は比較的大きい。しかし、表示輝度は低い。ブルー（Ｂ）の視感度が低いためである。そのため、輝度信号（Ｙ信号）の総和（ＡＰＬレベル）は小さく算出されるため、Ｄｕｔｙ制御が高Ｄｕｔｙになる。したがって、フリッカの発生などが生じる。
【１３５１】
この課題に対しては、乗算器８４１をスルーにして用いるとよい。消費電流に対する総和（ＡＰＬレベル）が求められるからである。輝度信号（Ｙ信号）による総和（ＡＰＬレベル）と消費電流による総和（ＡＰＬレベル）は、両方を求めて加味して総合ＡＰＬレベルを求めることが望ましい。総合ＡＰＬレベルによりＤｕｔｙ比制御、基準電流制御を実施する。
【１３５２】
黒ラスターは６４階調表示の場合は０階調目であるから、ＡＰＬレベルは０で最小値となる。図８０の駆動方式では、消費電力（消費電流）は画像データに比例する。なお、画像データは、画面５０を構成するデータの全ビットをカウントする必要はなく、たとえば、画像が６ビットで表現される場合、上位ビット（ＭＳＢ）のみをカウントしてもよい。この場合は、階調数が３２以上で、１カウントされる。したがって、画面５０を構成する画像データによりＡＰＬレベルは変化する。
【１３５３】
本発明では、得られたＡＰＬレベルの大きさにより、図７８の基準電流制御あるいは図７７のＤｕｔｙ比制御を実施する。
理解を容易にするため、具体的に数値を例示して説明する。ただし、これは仮想的であり、実際には実験、画像評価により制御データ、制御方法を決定する必要がある。
【１３５４】
ＥＬパネルで最大に流せる電流を１００（ｍＡ）とする。白ラスター表示ととき、総和（ＡＰＬレベル）は２００（単位なし）になるとする。このＡＰＬレベルが２００の時、そのままパネルに印加するとＥＬパネルに２００（ｍＡ）が流れるとする。なお、ＡＰＬレベルが０の時、ＥＬパネルに流れる電流は０（ｍＡ）である。また、ＡＰＬレベルが１００の時、Ｄｕｔｙ比は１／２で駆動するものとする。
【１３５５】
したがって、ＡＰＬが１００以上の場合は、制限である１００（ｍＡ）以下となるようにする必要がある。最も簡単には、ＡＰＬレベルが２００の時、Ｄｕｔｙを（１／２）×（１／２）＝１／４にし、ＡＰＬレベルが１００の時、Ｄｕｔｙを１／２とする。ＡＰＬレベルが１００以上２００以下の時は、Ｄｕｔｙが１／４〜１／２の間をとるように制御する。Ｄｕｔｙ比１／４〜１／２は、ＥＬ選択側のゲートドライバ回路１２ｂが、同時に選択するゲート信号線１７ｂの本数を制御することにより実現できる。
【１３５６】
ただし、ＡＰＬレベルのみを考慮し、Ｄｕｔｙ比制御を実施すれば、画像に応じて画面５０の平均輝度（ＡＰＬ）が変化し、フリッカが発生する。この課題に対して、もとめるＡＰＬレベルは、少なくとも２フレーム、このましくは、１０フレームさらに好ましくは６０フレーム以上の期間保持し、この期間で演算して、ＡＰＬレベルによりＤｕｔｙ比制御によるＤｕｔｙ比を算出する。また、画面５０の最大輝度（ＭＡＸ）、最小輝度（ＭＩＮ）、輝度の分布状態（ＳＧＭ）などの画像の特徴抽出を行ってＤｕｔｙ比制御を行うことが好ましい。以上の事項は、基準電流制御にも適用されることは言うまでもない。
【１３５７】
また、画像の特徴抽出により、黒伸張、白伸張を実施することも重要である。これは、最大輝度（ＭＡＸ）、最小輝度（ＭＩＮ）、輝度の分布状態（ＳＧＭ）を考慮して行うとよい。たとえば、図８１の（ａ）では、画像の中心データＫｂは２５６階調付近に分布し、高輝度部Ｋｃは、３２０階調付近に分布している。また、低輝度部Ｋａは、１２８階調付近に分布している。
【１３５８】
図８１の（ｂ）は図８１の（ａ）の画像に対して黒伸張および白伸張を実施した例である。ただし、黒伸張と白伸張を同時に行う必要はなく、一方だけを実施してもよい。また、画像の中心部分（図８１の（ａ）のＫｂ）も低階調部あるいは高階調部に移動させてもよい。これらの適切な移動情報は、ＡＰＬレベル、最大輝度（ＭＡＸ）、最小輝度（ＭＩＮ）、輝度の分布状態（ＳＧＭ）からもとめることができる。ただし、経験的な事項の場合もある。人間の視感度が影響するからである。したがって、画像評価と実験とを繰り返して検討する必要がある。しかし、黒伸張あるいは白伸張などの画像処理は、ガンマカーブを演算であるいはルックアップテーブルからもとめることをできるから容易に実現できる。図８１の（ｂ）のように処理をすることにより、画像にめりはりがつき、良好な画像表示を実現できる。
【１３５９】
なお、Ｄｕｔｙ比制御により、画面５０の明るさを変化させるのは、図８２のように行う。図８２の（ａ）は表示領域５３を連続して変化させる駆動方法である。図８２の（ａ１）の画面５０輝度よりは図８２の（ａ２）の画面５０輝度が明るい。最も明るいのは図８２の（ａｎ）の状態である。図８２の（ａ）のＤｕｔｙ比制御による駆動は動画表示に適する。
【１３６０】
図８２の（ｂ）は表示領域５３を分割して変化させる駆動方法である。図８２の（ｂ１）は一例として画面５０の２箇所に表示領域５３を発生させている。図８２の（ｂ２）も図８２の（ｂ１）と同様に画面５０の２箇所に表示領域５３を発生させているが、２箇所のうち１箇所に表示領域５３の画素行が増加している（一方は１画素行が表示領域５３、他方は２画素行が表示領域５３である）。図８２の（ｂ３）も図８２の（ｂ２）と同様に画面５０の２箇所に表示領域５３を発生させているが、２箇所のうち１箇所に表示領域５３の画素行が増加している（両方とも２画素行が表示領域５３である）。以上のように表示領域５３を分散させてＤｕｔｙ比制御を行っても良い。一般的に図８２の（ｂ）は静止画表示に適する。
【１３６１】
図８２の（ｂ）は表示領域５３の分散を２分散としている。しかし、これは作図を容易にするためである。実際には、表示領域５３の分散は３分散以上にする。
【１３６２】
図８３は本発明の駆動回路のブロック図である。以下、本発明の駆動回路について説明をする。図８３では、外部からＹ／ＵＶ映像信号と、コンポジット（ＣＯＭＰ）映像信号が入力できるように構成されている。どちらの映像信号を入力するかは、スイッチ回路８３１により選択される。
【１３６３】
スイッチ回路８３１で選択された映像信号は、デコーダおよびＡ／Ｄ回路によりデコードおよびＡＤ変換され、デジタルのＲＧＢ画像データに変換される。ＲＧＢ画像データは各８ビットである。また、ＲＧＢ画像データはガンマ回路８３４でガンマ処理される。同時に輝度（Ｙ）信号が求められる。ガンマ処理により、ＲＧＢ画像データは各１０ビットの画像データに変換される。
【１３６４】
ガンマ処理後、画像データはＦＲＣ処理または誤差拡散処理が処理回路８３５で行われる。ＦＲＣ処理または誤差拡散処理によりＲＧＢ画像データは６ビットに変換される。この画像データはＡＩ処理回路８３６でＡＩ処理あるいはピーク電流処理が実施される。また、動画検出回路８３７で動画検出が行われる。同時に、カラーマネージメント回路８３８でカラーマネージメント処理が行われる。ＡＩ処理回路８３６、動画検出回路８３７、カラーマネージメント回路８３８の処理結果は演算回路８３９に送られ、演算処理回路８３９で制御演算、Ｄｕｔｙ比制御、基準電流制御データに変換され、変換された結果が、ソースドライバ回路１４およびゲートドライバ回路１２に制御データとして送出される。
【１３６５】
Ｄｕｔｙ比制御データはゲートドライバ回路１２ｂに送られ、Ｄｕｔｙ比制御が実施される。一方、基準電流制御データはソースドライバ回路１４に送られ、基準電流制御が実施される。ガンマ補正され、ＦＲＣまたは誤差拡散処理された画像データもソースドライバ回路１４に送られる。
【１３６６】
図８１の（ｂ）の画像データ変換は、ガンマ回路８３４のガンマ処理により行う必要がある。ガンマ回路８３４は、多点折れガンマカーブにより階調変換を行う。２５６階調の画像データは、多点折れガンマカーブにより１０２４階調に変換される。
【１３６７】
ガンマ回路８３４により多点折れガンマカーブでガンマ変換するとしたが、これに限定するものではない。図８５に図示するように、一点折れガンマカーブでガンマ変換してもよい。一点折れガンマカーブを構成するハード規模が小さいため、コントロールＩＣを低コスト化できる。
【１３６８】
図８５において、ａは３２階調目での折れ線ガンマ変換である。ｂは６４階調目での折れ線ガンマ変換である。ｃは９６階調目での折れ線ガンマ変換である。ｄは１２８階調目での折れ線ガンマ変換である。画像データが高階調に集中している場合は、高階調での階調数を多くするため、図８５のｄのガンマカーブを選択する。画像データが低階調に集中している場合は、低階調での階調数を多くするため、図８５のａのガンマカーブを選択する。画像データの分布が分散している場合は、図８５のｂ、ｃなどのガンマカーブを選択する。なお、以上の実施例では、ガンマカーブを選択するとしたが、実際には、ガンマカーブは演算により発生させるので選択するのではない。
【１３６９】
ガンマカーブの選択は、ＡＰＬレベル、最大輝度（ＭＡＸ）、最小輝度（ＭＩＮ）、輝度の分布状態（ＳＧＭ）を加味して行う。また、Ｄｕｔｙ比制御、基準電流制御も加味して行う。
【１３７０】
図８６は多点折れガンマカーブの実施例である。画像データが高階調に集中している場合は、高階調での階調数を多くするため、図８６のｎのガンマカーブを選択する。画像データが低階調に集中している場合は、低階調での階調数を多くするため、図８６のａのガンマカーブを選択する。画像データの分布が分散している場合は、図８６のｂからｎ−１のガンマカーブを選択する。ガンマカーブの選択は、ＡＰＬレベル、最大輝度（ＭＡＸ）、最小輝度（ＭＩＮ）、輝度の分布状態（ＳＧＭ）を加味して行う。また、Ｄｕｔｙ比制御、基準電流制御も加味して行う。
【１３７１】
表示パネル（表示装置）が使用する環境に合わせて選択するガンマカーブを変化することも有効である。特にＥＬ表示パネルでは、屋内では良好な画像表示を実現できるが、屋外では低階調部は見えない。ＥＬ表示パネルは自発光のためである。そこで、図８７に図示するように、ガンマカーブを変化させてもよい。ガンマカーブａは屋内用のガンマカーブである。ガンマカーブｂは屋外用のガンマカーブである。ガンマカーブａとｂとの切り替えは、ユーザーがスイッチを操作することにより切り替えるようにする。また、外光の明るさをホトセンサで検出し、自動的に切り替えるようにしてもよい。なお、ガンマカーブを切り替えるとしたが、これに限定するものではない。計算によりガンマカーブを発生させてもよいことは言うまでもない。屋外の場合は、外光があかるいため、低階調表示部は見えない。したがって、低階調部をつぶすガンマカーブｂを選択することが有効である。
【１３７２】
屋外では、図８８のようにガンマカーブを発生させることも有効である。ガンマカーブａは１２８階調目までは出力階調は０にする。１２８階調からガンマ変換を行う。以上のように、低階調部は全く表示しないようにガンマ変換することにより消費電力を削減できる。また、図８８のガンマカーブｂのようにガンマ変換を行っても良い。図８８のガンマカーブは１２８階調目までは出力階調を０にする。１２８以上は出力階調を５１２以上とする。図８８のガンマカーブｂでは高階調部を表示し、出力階調数も少なくすることにより屋外でも画像表示を見えやすくする効果がある。
【１３７３】
本発明の駆動方式では、Ｄｕｔｙ比制御と基準電流制御により画像輝度を制御し、また、ダイナミックレンジを拡大する。また、高コントラスト表示を実現する。
【１３７４】
液晶表示パネルでは、白表示および黒表示はバックライトからの透過率で決定される。本発明のＤｕｔｙ比駆動のように画面５０に非表示領域５２を発生させても、黒表示における透過率は一定である。逆に非表示領域５２を発生させることにより、１フレーム期間における白表示輝度が低下するから表示コントラストは低下する。
【１３７５】
ＥＬ表示パネルは、黒表示は、ＥＬ素子１５に流れる電流が０の状態である。したがって、本発明のＤｕｔｙ比駆動のように画面５０に非表示領域５２を発生させても、黒表示の輝度は０である。非表示領域５２の面積を大きくすると白表示輝度は低下する。しかし、黒表示の輝度が０であるから、コントラストは無限大である。したがって、Ｄｕｔｙ比駆動は、ＥＬ表示パネルに最適な駆動方法である。以上のことは、基準電流制御においても同様である。基準電流の大きさを変化させても、黒表示の輝度は０である。基準電流を大きくすると白表示輝度は増加する。したがって、基準電流制御においても良好な画像表示を実現できる。
【１３７６】
Ｄｕｔｙ比制御は、全階調範囲で階調数が保持され、また、全階調範囲でホワイトバランスが維持される。また、Ｄｕｔｙ比制御により画面５０の輝度変化は１０倍近く変化させることができる。また、変化はＤｕｔｙ比に線形の関係になるから制御も容易である。しかし、Ｄｕｔｙ比制御は、Ｎ倍パルス駆動であるから、ＥＬ素子１５に流れる電流の大きさが大きく、また、画面５０の輝度にかかわらず、常時ＥＬ素子に流れる電流の大きさが大きくなり、ＥＬ素子１５が劣化しやすいという課題がある。
【１３７７】
基準電流制御は、画面輝度５０を高くするときに、基準電流量を大きくするものである。したがって、画面の輝度が高いときにしか、ＥＬ素子１５に流れる電流は大きくならない。そのため、ＥＬ素子１５が劣化しにくい。課題は、基準電流を変化させた時のホワイトバランス維持が困難である傾向が強い。
【１３７８】
本発明では、基準電流制御とＤｕｔｙ比制御の両方を用いる。画面５０が白ラスター表示に近い時には、基準電流は一定値に固定し、Ｄｕｔｙ比のみを制御して表示輝度などを変化させる。画面５０に黒ラスター表示に近い時は、Ｄｕｔｙ比は一定値に固定し、基準電流のみを制御させて表示輝度などを変化させる。
【１３７９】
Ｄｕｔｙ比制御は、データ和／最大値が１／１０以上１／１の範囲で実施する。さらに好ましくは、データ和／最大値が１／１００以上１／１の範囲で実施する。また、基準電流の倍率変化（単位トランジスタ４８４の出力電流変化）は、データ和／最大値が１／１０以上１／１０００の範囲で実施する。さらに好ましくはデータ和／最大値が１／１００以上１／２０００の範囲で実施する。基準電流制御とＤｕｔｙ比制御はオーバーラップしないようにすることが好ましい。図８９ではデータ和／最大値が１／１００以下では基準電流の倍率を変化させており、１／１００以上でＤｕｔｙ比を変化させている。したがって、オーバーラップはしていない。
【１３８０】
ここでは説明を容易にするため、Ｄｕｔｙ比の最大はＤｕｔｙ比１／１とし、最小はＤｕｔｙ比１／８とする。基準電流は、１倍から３倍に変化させるとする。また、データ和は画面５０のデータの総和を意味し、（データ和の）最大値は、最大輝度での白ラスター表示での画像データの総和であるとする。なお、Ｄｕｔｙ比１／１まで使用する必要がないことは言うまでもない。Ｄｕｔｙ比１／１は最大値として記載している。本発明の駆動方法では、最大のＤｕｔｙ比を２１０／２２０などと設定してもよいことは言うまでもない。なお、２２０はＱＣＩＦ＋の表示パネルの画素行数を例示している。
【１３８１】
なお、Ｄｕｔｙ比の最大はＤｕｔｙ比１／１とし、最小はＤｕｔｙ比１／１６以内にすることが好ましい。さらに好ましくは、Ｄｕｔｙ比１／１０以内にするとよい。フリッカの発生を抑制できるからである。基準電流の変化範囲は、４倍以内にすることが好ましい。さらに好ましくは２．５倍以内にする。基準電流の倍数を大きくしすぎると、基準電流発生回路の線形性がなくなり、ホワイトバランスずれが発生するからである。
【１３８２】
データ和／（データ和の）最大値＝１／１００とは、一例として１／１００の白ウインドウ表示である。自然画像では、画像表示する画素のデータ和が、白ラスター表示の１／１００に換算できる状態を意味する。したがって、１００画素あたりに１点の白輝点表示もデータ和／最大値が１／１００である。
【１３８３】
以下の説明では最大値とは白ラスターの画像データの加算値としたが、これは説明を容易にするためである。最大値は画像データの加算処理あるいはＡＰＬ処理などで発生する最大値である。したがって、データ和／最大値とは、処理を行う画面の画像データの最大値に対する割合である。
【１３８４】
なお、データ和は消費電流で算定するか、輝度で算定するかはどちらでもよい。ここでは説明を容易にするため、輝度（画像データ）の加算であるとして説明をする。一般的に輝度（画像データ）の加算の方式が処理は容易であり、コントローラＩＣのハード規模も小さくできる。また、Ｄｕｔｙ比制御によるフリッカの発生もなく、ダイナミックレンジを広く取れることから好ましい。
【１３８５】
図８９は本発明の基準電流制御とＤｕｔｙ比制御を実施した例である。図８９ではデータ和／最大値が１／１００以下では基準電流の倍率を３倍まで変化させている。１／１００以上でＤｕｔｙ比を１／１から１／８まで変化させている。したがって、データ和／最大値が１／１から１／１００００までで、Ｄｕｔｙ比制御で８倍、基準電流制御で３倍であるから、８×３＝２４倍の変化が実施されている。基準電流制御およびＤｕｔｙ比制御はともに画面輝度を変化させるから、２４倍のダイナミックレンジが実現されていることになる。
【１３８６】
データ和／最大値が１／１ではＤｕｔｙ比が１／８である。したがって、表示輝度は最大値の１／８になっている。データ和／最大値が１であるから、白ラスター表示である。つまり、白ラスター表示では表示輝度が最大の１／８に低下している。画面５０の１／８が画像表示領域５３であり、非表示領域５２が７／８を占めている。データ和／最大値が１／１に近い画像は、ほとんどの画素１６が高階調表示である。ヒストグラムで表現すれば、ヒストグラムの高階調領域に大多数のデータが分布している。この画像表示では、画像が白つぶれ状態でありメリハリ感がない。そのため、図８６などのガンマカーブのｎまたはｎに近いものが選択される。
【１３８７】
データ和／最大値が１／１００では、Ｄｕｔｙ比は１／１である。画面５０の全体が表示領域５３である。したがって、Ｎ倍パルス駆動は実施されていない。ＥＬ素子１５の発光輝度がそのまま画面５０の表示輝度となる。画像表示はほとんどが黒表示であり、一部に画像が表示されている状態である。イメージで表現すれば、データ和／最大値が１／１００の画像表示とは、真っ暗な夜空に月がでている画像である。この画像でＤｕｔｙ比を１／１にするということは、月の部分は、白ラスターの輝度の８倍の輝度で表示されることになる。したがって、ダイナミックレンジの広い画像表示を実現できる。画像表示されているのは１／１００の領域であるから、１／１００の領域の輝度を８倍にしたとしても消費電力の増加はわずかである。
【１３８８】
データ和／最大値が１／１００に近い画像は、ほとんどの画素１６が低階調表示である。ヒストグラムで表現すれば、ヒストグラムの低階調領域に大多数のデータが分布している。この画像表示では、画像が黒つぶれ状態でありメリハリ感がない。そのため、図８６などのガンマカーブのｂまたはｂに近いものが選択される。
【１３８９】
以上のように本発明の駆動方法は、Ｄｕｔｙ比が小さくなるにしたがって、ガンマのｘ乗数を大きくする駆動方法である。Ｄｕｔｙ比が大きくなるにしたがって、ガンマのｘ乗数を小さくする駆動方法である。
【１３９０】
図８９ではデータ和／最大値が１／１００以下では基準電流の倍率を３倍まで変化させている。データ和／最大値が１／１００ではＤｕｔｙ比が１／１として、Ｄｕｔｙ比により画面輝度を高くしている。データ和／最大値が１／１００よりも小さくなるにしたがって、基準電流の倍率を大きくしている。したがって、発光している画素１６はより高輝度で発光する。たとえば、データ和／最大値が１／１０００とは、メージで表現すれば、真っ暗な夜空に星がでている画像である。この画像でＤｕｔｙ比を１／１にするということは、星の部分は、白ラスターの輝度の８×２＝１６倍の輝度で表示されることになる。したがって、ダイナミックレンジの広い画像表示を実現できる。画像表示されているのは１／１０００の領域であるから、１／１０００の領域の輝度を１６倍にしたとしても消費電力の増加はわずかである。
【１３９１】
基準電流の制御はホワイトバランスを維持することが難しいという点である。しかし、真っ暗な夜空に星がでている画像ではホワイトバランスがずれていても視覚的にはホワイトバランスずれは認識されない。以上のことから、データ和／最大値が非常に小さい範囲で、基準電流制御を行う本発明は適切な駆動方法である。
【１３９２】
データ和／最大値が１／１０００では、Ｄｕｔｙ比は１／１である。画面５０の全体が表示領域５３である。したがって、Ｎ倍パルス駆動は実施されていない。ＥＬ素子１５の発光輝度がそのまま画面５０の表示輝度となる。画像表示はほとんどが黒表示であり、一部に画像が表示されている状態である。
【１３９３】
データ和／最大値が１／１０００に近い画像は、ほとんどの画素１６が低階調表示である。ヒストグラムで表現すれば、ヒストグラムの低階調領域に大多数のデータが分布している。この画像表示では、画像が黒つぶれ状態でありメリハリ感がない。そのため、図８６などのガンマカーブのｂまたはｂに近いものが選択される。
【１３９４】
以上のように本発明の駆動方法は、基準電流が小さくなるにしたがって、ガンマのｘ乗数を大きくする駆動方法である。また、基準電流が大きくなるにしたがって、ガンマのｘ乗数を小さくする駆動方法である。
【１３９５】
図８９では、基準電流の変化およびＤｕｔｙ比制御の変化は直線的に図示している。しかし、本発明はこれに限定されるものではない。図９０に図示するように基準電流の倍率制御、Ｄｕｔｙ比制御を曲線的にしてもよい。図８９、図９０では、横軸のデータ和／最大値が対数であるから、基準電流制御およびＤｕｔｙ比制御の線が曲線になるのは自然である。データ和／最大値と基準電流倍率の関係、データ和／最大値とＤｕｔｙ比制御の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。
【１３９６】
図８９、図９０は、ＲＧＢのＤｕｔｙ比制御、基準電流制御を同一にした実施例である。本発明は、これに限定するものではない。図９１に図示するように、ＲＧＢで基準電流倍率の傾きを変化させてもよい。図９１では、青（Ｂ）の基準電流倍率の変化の傾きを最も大きくし、緑（Ｇ）の基準電流倍率の変化の傾きを次に大きくし、赤（Ｒ）の基準電流倍率の変化の傾きを最も小さくしている。基準電流を大きくすると、ＥＬ素子１５に流れる電流も大きくなる。ＥＬ素子はＲＧＢで発光効率が異なる。また、ＥＬ素子１５に流れる電流が大きくなると印加電流に対する発光効率が悪くなる。特に、Ｂではその傾向が顕著である。そのため、ＲＧＢで基準電流量を調整しないとホワイトバランスが取れなくなる。したがって、図９１のように、基準電流倍率を大きくした時（各ＲＧＢのＥＬ素子１５に流す電流が大きい領域）では、ホワイトバランスを維持できるようにＲＧＢの基準電流倍率を異ならせることが有効である。データ和／最大値と基準電流倍率の関係、データ和／最大値とＤｕｔｙ比制御の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。
【１３９７】
図９１は基準電流倍率をＲＧＢで異ならせた実施例であった。図９２はＤｕｔｙ比制御も異ならせている。データ和／最大値を１／１００以上でＢとＧで同一にし、Ｒの傾きを小さくしている。また、ＧとＲは１／１００以下でＤｕｔｙ比１／１であるが、Ｂは１／１００以下でＤｕｔｙ比１／２としている。以上のような駆動方法は、図１２５から図１３１で説明した駆動方法により実施することができる。以上のように駆動すれば、ＲＧＢのホワイトバランス調整を最適にすることができる。データ和／最大値と基準電流倍率の関係、データ和／最大値とＤｕｔｙ比制御の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。また、ユーザーが自由に設定あるいは調整できるように構成することが好ましい。
【１３９８】
図８９から図９１は、一例としてデータ和／最大値を１／１００を境に基準電流倍率とＤｕｔｙ比を変化させる方法であった。データ和／最大値を一定の値を境で、基準電流倍率とＤｕｔｙ比を変化させ、基準電流倍率が変化させる領域とＤｕｔｙ比を変化させる領域を重ならないようにしている。このように構成することによりホワイトバランスの維持が容易である。つまり、データ和／最大値が１／１００以上Ｄｕｔｙ比を変化させ、データ和／最大値が１／１００以下で基準電流を変化させている。基準電流倍率が変化させる領域とＤｕｔｙ比を変化させる領域を重ならないようにしている。この方法は、本発明の特徴ある方法である。
【１３９９】
なお、データ和／最大値が１／１００以上でＤｕｔｙ比を変化させ、データ和／最大値が１／１００以下で基準電流を変化させたとしたが、逆の関係でもよい。つまり、データ和／最大値が１／１００以下でＤｕｔｙ比を変化させ、データ和／最大値が１／１００以上で基準電流を変化させてもよい。また、データ和／最大値が１／１０以上でＤｕｔｙ比を変化させ、データ和／最大値が１／１００以下で基準電流を変化させ、データ和／最大値が１／１００以上１／１０以下では、基準電流倍率およびＤｕｔｙ比を一定値としてもよい。
【１４００】
場合によっては、本発明は以上の方法に限定されない。図９３に図示するようにデータ和／最大値が１／１００以上でＤｕｔｙ比を変化させ、データ和／最大値が１／１０以下でＢの基準電流を変化させてもよい。Ｂの基準電流変化とＲＧＢのＤｕｔｙ比とを変化をオーバーラップさせている。
【１４０１】
早いスピードで明るい画面と暗い画面とは交互に繰り返す時、変化に応じてＤｕｔｙ比を変化させるとのフリッカが発生する。したがって、あるＤｕｔｙ比から他のＤｕｔｙ比に変化する時は、ヒステリシス（時間遅延）を設けて変化させることが好ましい。たとえば、ヒステリシス期間を１ｓｅｃとすると、１ｓｅｃ期間内に、画面輝度が明るい暗いが複数回繰り返しても、以前のＤｕｔｙ比が維持される。つまり、Ｄｕｔｙ比は変化しない。
【１４０２】
このヒステリシス（時間遅延）時間をＷａｉｔ時間と呼ぶ。また、変化前のＤｕｔｙ比を変化前Ｄｕｔｙ比と呼び、変化後のＤｕｔｙ比を変化後Ｄｕｔｙ比と呼ぶ。
【１４０３】
変化前Ｄｕｔｙ比が小さい状態から、他のＤｕｔｙ比に変化する時は、変化によるフリッカの発生が起こりやすい。変化前Ｄｕｔｙ比が小さい状態は、画面５０のデータ和が小さい状態あるいは画面５０に黒表示部が多い状態である。したがって、画面５０が中間調の表示で視感度が高いためと思われる。また、Ｄｕｔｙ比が小さい領域では、変化Ｄｕｔｙとの差が大きくなる傾向があるからである。もちろん、Ｄｕｔｙ比の差が大きくなる時は、ＯＥＶ２端子を用いて制御する。しかし、ＯＥＶ２制御にも限界がある。以上のことから、変化前Ｄｕｔｙ比が小さい時は、ｗａｉｔ時間を長くする必要がある。
【１４０４】
変化前Ｄｕｔｙ比が大きい状態から、他のＤｕｔｙ比に変化する時は、変化によるフリッカの発生が起こりにくい。変化前Ｄｕｔｙ比が大きい状態は、画面５０のデータ和が大きい状態あるいは画面５０に白表示部が多い状態である。したがって、画面５０全体が白表示で視感度が低いためと思われる。以上のことから、変化前Ｄｕｔｙ比が大きい時は、ｗａｉｔ時間は短くてよい。
【１４０５】
以上の関係を図９４に図示する。横軸は変化前Ｄｕｔｙ比である。縦軸はＷａｉｔ時間（秒）である。Ｄｕｔｙ比が１／１６以下では、Ｗａｉｔ時間を３秒（ｓｅｃ）と長くしている。Ｄｕｔｙ比が１／１６以上Ｄｕｔｙ比８／１６（＝１／２）では、Ｄｕｔｙ比に応じてＷａｉｔ時間を３秒から２秒に変化させる。Ｄｕｔｙ比８／１６以上Ｄｕｔｙ比１６／１６＝１／１では、Ｄｕｔｙ比に応じて２秒から０秒に変化させる。
【１４０６】
以上のように、本発明のＤｕｔｙ比制御はＤｕｔｙ比に応じてＷａｉｔ時間を変化させる。Ｄｕｔｙ比が小さい時はＷａｉｔ時間を長くし、Ｄｕｔｙ比が大きい時はＷａｉｔ時間を短くする。つまり、少なくともＤｕｔｙ比を可変する駆動方法にあって、第１の変化前のＤｕｔｙ比が第２の変化前のＤｕｔｙ比よりも小さく、第１の変化前Ｄｕｔｙ比のＷａｉｔ時間が、第２の変化前Ｄｕｔｙ比のＷａｉｔ時間よりも長く設定することを特徴とするものである。
【１４０７】
なお、以上の実施例では、変化前Ｄｕｔｙ比を基準にしてＷａｉｔ時間を制御あるいは規定するとした。しかし、変化前Ｄｕｔｙ比と変化後Ｄｕｔｙ比との差はわずかである。したがって、前述の実施例において変化前Ｄｕｔｙ比を変化後Ｄｕｔｙ比と読み替えても良い。
【１４０８】
また、以上の実施例において、変化前Ｄｕｔｙ比と変化後Ｄｕｔｙ比を基準にして説明した。変化前Ｄｕｔｙ比と変化後Ｄｕｔｙ比との差が大きい時はＷａｉｔ時間を長くとる必要があることはいうまでもない。また、Ｄｕｔｙ比の差が大きい時は、中間状態のＤｕｔｙ比を経由して変化後Ｄｕｔｙ比に変化させることが良好であることは言うまでもない。
【１４０９】
本発明のＤｕｔｙ比制御方法は、変化前Ｄｕｔｙ比と変化後Ｄｕｔｙ比との差が大きい時はＷａｉｔ時間を長くとる駆動方法である。つまり、Ｄｕｔｙ比の差に応じてＷａｉｔ時間を変化させる駆動方法である。また、Ｄｕｔｙ比の差が大きい時にＷａｉｔ時間を長くとる駆動方法である。
【１４１０】
また、本発明のＤｕｔｙ比の方法は、Ｄｕｔｙ比の差が大きい時は、中間状態のＤｕｔｙ比を経由して変化後Ｄｕｔｙ比に変化させることを特徴とする駆動方法である。
【１４１１】
図９４の実施例では、Ｄｕｔｙ比に対するＷａｉｔ時間を、Ｒ（赤）Ｇ（緑）Ｂ（青）で同一にするとして説明した。しかし、本発明は、図９５に図示するようにＲＧＢでＷａｉｔ時間を変化させてもよいことは言うまでもない。ＲＧＢで視感度が異なるからである。視感度にあわせてＷａｉｔ時間を設定することにより、より良好な画像表示を実現できる。
【１４１２】
データ和／（データ和の）最大値＝１／１００とは、一例として１／１００の白ウインドウ表示である。自然画像では、画像表示する画素のデータ和が、白ラスター表示の１／１００に換算できる状態を意味する。したがって、１００画素あたりに１点の白輝点表示もデータ和／最大値が１／１００である。
【１４１３】
以下の説明では最大値とは白ラスターの画像データの加算値としたが、これは説明を容易にするためである。最大値は画像データの加算処理あるいはＡＰＬ処理などで発生する最大値である。したがって、データ和／最大値とは、処理を行う画面の画像データの最大値に対する割合である。
【１４１４】
ただし、データ和とは、１画面のデータを正確に加算することを必要としない。１画面をサンプリングした画素のデータの加算値から１画面の加算値を推定（予測）したものでもよい。また、最大値も同様である。また、複数フィールドあるいは複数フレームからの予測値あるいは推定値でもよい。また、画像データの加算だけでなく、映像データをローパスフィルタ回路によりＡＰＬレベルを求めて、このＡＰＬレベルをデータ和としてもよい。この時の最大値は、最大振幅の映像データが入力された時のＡＰＬレベルの最大値である。
【１４１５】
なお、データ和は表示パネルの消費電流で算定するか、輝度で算定するかはどちらでもよい。ここでは説明を容易にするため、輝度（画像データ）の加算であるとして説明をする。一般的に輝度（画像データ）の加算の方式が処理は容易である。
【１４１６】
図１９７は横軸をデータ和／最大値としている。最大値は１である。縦軸はＤＵＴＹ比である。データ和＝最大値（データ和／最大値＝１）は、全画素行が最大の白表示状態である。データ和／最大値が小さい時は、暗い画面あるいは画像表示領域が少ない画面である。この時は、ＤＵＴＹ比を大きくしている。したがって、画像を表示している画素の輝度は高い。そのため、画像のダイナミックレンジが拡大されて高画質表示される。データ和／最大値が大きい時（最大値は１）は、明るい画面あるいは画像表示領域が広い画面である。この時は、ＤＵＴＹ比を小さくしている。したがって、画像を表示している画素の輝度は低い。そのため、低消費電力化が可能である。画面から放射される光量は大きいため、画像が暗く感じることはない。
【１４１７】
図１９７では、データ和／最大値が１．０の時に、到達するＤＵＴＹ比値を変化させている。たとえば、ＤＵＴＹ比＝１／２は画面の１／２が画像表示状態になる。したがって、画像は明るい。ＤＵＴＹ比＝１／８は画面の１／８が画像表示状態になる。したがって、ＤＵＴＹ比＝１／２に比較して１／４の明るさである。
【１４１８】
本発明の駆動方式では、データ和などにより画像輝度を制御し、また、ダイナミックレンジを拡大する。また、高コントラスト表示を実現する。
【１４１９】
液晶表示パネルでは、白表示および黒表示はバックライトからの透過率で決定される。本発明の駆動方法のように画面に非表示領域を発生させても、黒表示における透過率は一定である。逆に非表示領域を発生させることにより、１フレーム期間における白表示輝度が低下するから表示コントラストは低下する。
【１４２０】
ＥＬ表示パネルは、黒表示は、ＥＬ素子に流れる電流が０の状態である。したがって、本発明の駆動方法のように画面に非表示領域を発生させても、黒表示の輝度は０である。非表示領域の面積を大きくすると白表示輝度は低下する。しかし、黒表示の輝度が０であるから、コントラストは無限大である。したがって、良好な画像表示を実現できる。
【１４２１】
また、本発明の駆動方法では、全階調範囲で階調数が保持され、また、全階調範囲でホワイトバランスが維持される。また、ＤＵＴＹ比制御により画面の輝度変化は１０倍近く変化させることができる。また、変化はＤＵＴＹ比に線形の関係になるから制御も容易である。また、Ｒ、Ｇ、Ｂを同一比率で変化させることできる。したがって、どのＤｕｔｙ比においてもホワイトバランスは維持される。
【１４２２】
データ和／最大値とＤＵＴＹ比の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。また、ユーザーが自由に設定あるいは調整できるように構成することが好ましい。
【１４２３】
以上の切り替え動作は、携帯電話、モニターなどの電源をオンしたときに、表示画面を非常に明るく表示し、一定の時間を経過した後は、電力セーブするために、表示輝度を低下させる構成に用いる。また、ユーザーが希望する明るさに設定する機能としても用いることができる。たとえば、屋外などでは、画面を非常に明るくする。屋外では周辺が明るく、画面が全く見えなくなるからである。つまり、屋外では、図１９７のａのカーブを選択する。しかし、高い輝度で表示し続けるとＥＬ素子は急激に劣化する。そのため、非常に明るくする場合は、短時間で通常の輝度に復帰させるように構成しておく。たとえば、通常では、ｃのカーブを選択する。また、さらに、高輝度で表示させる場合は、ユーザーがボタンと押すことにより表示輝度を高くできるようの構成しておく。
【１４２４】
したがって、ユーザーがボタンで切り替えできるようにしておくか、設定モードで自動的に変更できるか、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、表示輝度を５０％、６０％、８０％とユーザーなどが設定できるように構成しておくことが好ましい。また、外部のマイコンなどにより、Ｄｕｔｙ比カーブ、傾きなどを書き換えるように構成することが好ましい。また、メモリされた複数のＤｕｔｙカーブから１つを選択できるように構成することが好ましい。
【１４２５】
なお、ＤＵＴＹ比カーブなどの選択は、ＡＰＬレベル、最大輝度（ＭＡＸ）、最小輝度（ＭＩＮ）、輝度の分布状態（ＳＧＭ）を加味して行うことが好ましいことは言うまでもない。
【１４２６】
以上のように、たとえば、ａは屋外用のカーブである。ｃは屋内用のカーブである。ｂは屋内と屋外との中間状態用のカーブである。カーブａ、ｂ、ｃとの切り替えは、ユーザーがスイッチを操作することにより切り替えるようにする。また、外光の明るさをホトセンサで検出し、自動的に切り替えるようにしてもよい。なお、ガンマカーブを切り替えるとしたが、これに限定するものではない。計算によりガンマカーブを発生させてもよいことは言うまでもない。
【１４２７】
図１９７のＤＵＴＹ比は直線であったが、これに限定するものではない。図１９８に図示するように、一点折れカーブとしてもよい。
【１４２８】
画像データ和が小さい時は、図１９８のｃカーブを選択する。消費電力が低減する効果が発揮される。画像表示の低下はない。画像データ和が大きい時は、ａカーブを選択する。画像の表示が明るくない、フリッカの発生が少なくなる。
【１４２９】
本発明の他の実施例において、ＤＵＴＹ比の変化は、データ和／最大値が１／１０以上の範囲で実施する（図１９９を参照のこと）。データ和／最大値が１に近い画像の発生は少なく、図１９７のようにデータ和／最大値が１まで、ＤＵＴＹ比が変化するように駆動すると、画像表示が暗く感じられるからである。さらに好ましくは、ＤＵＴＹ比の変化はデータ和／最大値が８／１０以上の範囲で実施する。
【１４３０】
図１９９ではデータ和／最大値が０．９以下ではＤＵＴＹ比を１から１／５まで変化させている。したがって、５倍のダイナミックレンジが実現されていることになる。
【１４３１】
データ和／最大値が０．９以上では１／５である。したがって、表示輝度は最大値の１／５になっている。データ和／最大値＝１は白ラスター表示である。つまり、白ラスター表示では表示輝度が最大の１／５に低下している。
【１４３２】
データ和／最大値が０．１以下では、ＤＵＴＹ比は１／１である。画面の１／１０が表示領域である。ＥＬ素子の発光輝度がそのまま画素の表示輝度となる。画像表示はほとんどが黒表示であり、一部に画像が表示されている状態である。イメージで表現すれば、データ和／最大値が０．１以下の画像表示とは、真っ暗な夜空に月がでている画像である。この画像でＤＵＴＹ比を１／１にするということは、月の部分は、白ラスターの輝度の５倍の輝度で表示されることになる。したがって、ダイナミックレンジの広い画像表示を実現できる。画像表示されているのは１／１０の領域であるから、１／１０の領域の輝度を５倍にしたとしても消費電力の増加はわずかである。
【１４３３】
データ和／最大値が０に近い画像は、ほとんどの画素が低階調表示である。ヒストグラムで表現すれば、ヒストグラムの低階調領域に大多数のデータが分布している。この画像表示では、画像が黒つぶれ状態でありメリハリ感がない。そのため、ガンマカーブを制御して黒表示部のダイナミックレンジを広くする。
【１４３４】
以上の実施例では、データ和／最大値が０では、ＤＵＴＹ比を１にするとしたが、本発明はこれに限定するものではない。図２００に図示するように、ＤＵＴＹ比を１より小さい値となるようにしてもよいことは言うまでもない。また、ＤＵＴＹ比のカーブは図２０１に図示するように曲線となるようにしてもよい。
【１４３５】
図２０２に図示するように、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素で、ＤＵＴＹ比カーブを変化させてもよい。図２０２では、青（Ｂ）のＤＵＴＹ比の変化の傾きを最も大きくし、緑（Ｇ）のＤＵＴＹ比の変化の傾きを次に大きくし、赤（Ｒ）のＤＵＴＹ比の変化の傾きを最も小さくしている。以上のように駆動すれば、ＲＧＢのホワイトバランス調整を最適にすることができる。データ和／最大値とＤＵＴＹ比の関係は、画像データの内容、画像表示状態、外部環境に合わせて設定することが好ましい。また、ユーザーが自由に設定あるいは調整できるように構成することが好ましい。
【１４３６】
早いスピードで明るい画面と暗い画面とは交互に繰り返す時、変化に応じてＤＵＴＹ比を変化させるとのフリッカが発生する。したがって、あるＤＵＴＹ比から他のＤＵＴＹ比に変化する時は、図２０３に図示するように、ヒステリシス（時間遅延）を設けて変化させることが好ましい。たとえば、ヒステリシス期間を１ｓｅｃとすると、１ｓｅｃ期間内に、画面輝度が明るい暗いが複数回繰り返しても、以前のＤＵＴＹ比が維持される。つまり、ＤＵＴＹ比は変化しない。
このヒステリシス（時間遅延）時間をＷａｉｔ時間と呼ぶ。また、変化前のＤＵＴＹ比を変化前ＤＵＴＹ比と呼び、変化後のＤＵＴＹ比を変化後ＤＵＴＹ比と呼ぶ。
【１４３７】
変化前ＤＵＴＹ比が小さい状態から、他のＤＵＴＹ比に変化する時は、変化によるフリッカの発生が起こりやすい。変化前ＤＵＴＹ比が小さい状態は、画面のデータ和が小さい状態あるいは画面に黒表示部が多い状態である。
【１４３８】
したがって、画面が中間調の表示で視感度が高いためと思われる。また、ＤＵＴＹ比が小さい領域では、変化ＤＵＴＹ比との差が大きくなる傾向があるからである。もちろん、ＤＵＴＹ比の差が大きくなる時は、ＯＥＶを用いて制御する。しかし、ＯＥＶ制御にも限界がある。以上のことから、変化前ＤＵＴＹ比が小さい時は、ｗａｉｔ時間を長くする必要がある。
【１４３９】
変化前ＤＵＴＹ比が大きい状態から、他のＤＵＴＹ比に変化する時は、変化によるフリッカの発生が起こりにくい。変化前ＤＵＴＹ比が大きい状態は、画面のデータ和が大きい状態あるいは画面に白表示部が多い状態である。したがって、画面全体が白表示で視感度が低いためと思われる。以上のことから、変化前ＤＵＴＹ比が大きい時は、ｗａｉｔ時間は短くてよい。
【１４４０】
以上の関係を図２０３に図示する。横軸は変化前ＤＵＴＹ比である。縦軸はＷａｉｔ時間（秒）である。ＤＵＴＹ比が１／１６以下では、Ｗａｉｔ時間を３秒（ｓｅｃ）と長くしている。ＤＵＴＹ比が１／１６以上ＤＵＴＹ比８／１６（＝１／２）では、ＤＵＴＹ比に応じてＷａｉｔ時間を３秒から２秒に変化させる。ＤＵＴＹ比８／１６以上ＤＵＴＹ比１６／１６＝１／１では、ＤＵＴＹ比に応じて２秒から０秒に変化させる。
【１４４１】
以上のように、本発明のＤＵＴＹ比制御はＤＵＴＹ比に応じてＷａｉｔ時間を変化させる。ＤＵＴＹ比が小さい時はＷａｉｔ時間を長くし、ＤＵＴＹ比が大きい時はＷａｉｔ時間を短くする。つまり、少なくともＤＵＴＹ比を可変する駆動方法にあって、第１の変化前のＤＵＴＹ比が第２の変化前のＤＵＴＹ比よりも小さく、第１の変化前ＤＵＴＹ比のＷａｉｔ時間が、第２の変化前ＤＵＴＹ比のＷａｉｔ時間よりも長く設定することを特徴とするものである。
【１４４２】
なお、以上の実施例では、変化前ＤＵＴＹ比を基準にしてＷａｉｔ時間を制御あるいは規定するとした。しかし、変化前ＤＵＴＹ比と変化後ＤＵＴＹ比との差はわずかである。したがって、前述の実施例において変化前ＤＵＴＹ比を変化後ＤＵＴＹ比と読み替えても良い。
【１４４３】
また、以上の実施例において、変化前ＤＵＴＹ比と変化後ＤＵＴＹ比を基準にして説明した。変化前ＤＵＴＹ比と変化後ＤＵＴＹ比との差が大きい時はＷａｉｔ時間を長くとる必要があることはいうまでもない。また、ＤＵＴＹ比の差が大きい時は、中間状態のＤＵＴＹ比を経由して変化後ＤＵＴＹ比に変化させることが良好であることは言うまでもない。
【１４４４】
本発明のＤＵＴＹ比制御方法は、変化前ＤＵＴＹ比と変化後ＤＵＴＹ比との差が大きい時はＷａｉｔ時間を長くとる駆動方法である。つまり、ＤＵＴＹ比の差に応じてＷａｉｔ時間を変化させる駆動方法である。また、ＤＵＴＹ比の差が大きい時にＷａｉｔ時間を長くとる駆動方法である。
【１４４５】
また、本発明のＤＵＴＹ比の方法は、ＤＵＴＹ比の差が大きい時は、中間状態のＤＵＴＹ比を経由して変化後ＤＵＴＹ比に変化させることを特徴とする駆動方法である。
【１４４６】
以上の実施例では、ＤＵＴＹ比に対するＷａｉｔ時間を、Ｒ（赤）Ｇ（緑）Ｂ（青）で同一にするとして説明した。しかし、本発明は、Ｒ、Ｇ、ＢでＷａｉｔ時間を変化させてもよいことは言うまでもない。ＲＧＢで視感度が異なるからである。視感度にあわせてＷａｉｔ時間を設定することにより、より良好な画像表示を実現できる。
【１４４７】
以上の実施例は、Ｄｕｔｙ比制御に関する実施例であった。基準電流制御についてもＷａｉｔ時間を設定することが好ましい。図９６はその実施例である。
【１４４８】
基準電流が小さい時は画面５０が暗く、基準電流が大きい時は画面５０が明るい。つまり、基準電流倍率が小さい時は、中間調表示状態と言い換えることができる。基準電流倍率が高いときは、高輝度の画像表示状態である。したがって、基準電流倍率が低い時は、変化に対する視感度が高いため、Ｗａｉｔ時間を長くする必要がある。一方、基準電流倍率が高いときは、変化に対する視感度が低いため、Ｗａｉｔ時間が短くても良い。したがって、図９６に図示するように、基準電流倍率に対するＷａｉｔ時間を設定すればよい。
【１４４９】
データ和などに対する基準電流倍率は、パネルモジュール外部から変更できるようにしておくことが望ましい。外部からの変更は、マイコンなどを用いて、パネルモジュールの制御回路８３９（図８３、図２０５およびその説明を参照のこと）のメモリに書き込めばよい。
【１４５０】
図２２４は基準電流倍率を変化させる方式の説明図である。図２２４の横軸はアドレス番号である。アドレス番号は０番地から５１１番地であり、９ビットとなっている。また、横軸はアドレスとしているが、図１９７から図２０２などで説明したデータ和／最大値に対応していると考えてよい。つまり、データ和＝最大値の時は、データ和／最大値＝１である。この状態がアドレスの５１１番地に該当させていると考えてよい。また、データ和×２＝最大値の時は、データ和／最大値＝１／２である。この状態がアドレスの２５５番地に該当させていると考えてよい。
【１４５１】
各アドレスに対するデータ（基準電流倍率）は、図２２５に図示するようにアドレスバスとデータバスに印加されたデータ値により順次書き換えられる。
【１４５２】
縦軸の基準電流はメモリ状態によって変化する。実線のａ線では、アドレスの値によらず、たえず、基準電流倍率が１と変化しない状態にされた場合を示している。点線のｂ線では、データ和が大きい時（画面５０全体が白表示に近い状態）では基準電流を１から変化しないようにし、データ和が小さい時（画面５０が黒表示に近い状態か、表示された画素が少ない状態）では基準電流の変化を大きくしている。したがって、画像表示のダイナミックレンジが拡大されている。一点鎖線のｃ線では、データ和が大きい時から小さい時に、その変化が一定に変化するようにしている。
【１４５３】
以上のように、基準電流倍率を書き換えることにより本発明の駆動方式の適用性が拡大される。なお、図２２４において、ａ、ｂ、ｃ線となるように各アドレスに対するデータを書き換えるとしたが、これに限定するものでなく、制御回路８３９などに、ａ、ｂ、ｃ線のカーブ（データ）を格納しておき、選択して切り換えるように制御してもよい。
【１４５４】
図２２６はｄｕｔｙ比を変化させる方式の説明図である。図２２６の横軸はアドレス番号である。アドレス番号は０番地から２５５番地であり、８ビットとなっている。また、横軸はアドレスとしているが、図１９７から図２０２などで説明したデータ和／最大値に対応していると考えてよい。つまり、データ和＝最大値の時は、データ和／最大値＝１である。この状態がアドレスの２５５番地に該当させていると考えてよい。また、データ和×２＝最大値の時は、データ和／最大値＝１／２である。この状態がアドレスの１２７番地に該当させていると考えてよい。各アドレスに対するデータ（ｄｕｔｙ比）は、図２２７に図示するようにアドレスバスとデータバスに印加されたデータ値により順次書き換えられる。縦軸の基準電流はメモリ状態によって変化する。実線のａ線では、アドレスの値によらず、たえず、ｄｕｔｙ比が１と変化しない状態にされた場合を示している。点線のｂ線では、データ和が大きい時（画面５０全体が白表示に近い状態）ではｄｕｔｙ比を０．２から変化しないようにし、データ和が小さい時（画面５０が黒表示に近い状態か、表示された画素が少ない状態）ではｄｕｔｙ比の変化を大きくしている。したがって、画像表示のダイナミックレンジが拡大されている。一点鎖線のｃ線では、データ和が大きい時から小さい時に、その変化が一定に変化するようにしている。
【１４５５】
以上のように、ｄｕｔｙ比を書き換えることにより本発明の駆動方式の適用性が拡大される。なお、図２２６において、ａ、ｂ、ｃ線となるように各アドレスに対するデータを書き換えるとしたが、これに限定するものでなく、制御回路８３９などに、ａ、ｂ、ｃ線のカーブ（データ）を格納しておき、選択して切り換えるように制御してもよい。また、図２２４と図２２６とは相互に組み合わせて実施してもよいことは言うまでもない。
【１４５６】
本発明は、データ和あるいはＡＰＬを算出（検出）し、この値のよりＤｕｔｙ比制御、基準電流制御を行うものである。図９８はこのＤｕｔｙ比と基準電流倍率を求めるフローチャートである。
【１４５７】
図９８に図示するように、入力された画像データは、概略のＡＰＬが算出される（仮ＡＰＬが算出される）。このＡＰＬから基準電流の値、基準電流倍率が決定される。決定された基準電流、基準電流倍率は、電子ボリウムデータに変換されソースドライバ回路１４に印加される。
【１４５８】
一方、画像データはガンマ処理回路に入力され、ガンマ特性が決定される。ガンマ特性の処理した画像データからＡＰＬが算出される。算出されたＡＰＬよりＤｕｔｙ比を決定する。次に、画像が動画か静止画により、Ｄｕｔｙパターンが決定される。Ｄｕｔｙパターンとは、非表示領域５２と表示領域５３との分布状態である。動画の場合は、非表示領域５２を一括に挿入する。静止画の場合は、非表示領域５２を分散させて挿入にする。したがって、静止画の場合は、非表示領域５２を分散させて挿入するＤｕｔｙパターンに変換する。動画の場合は、非表示領域５２を一括で挿入するＤｕｔｙパターンに変換する。変換されたパターンは、ゲートドライバ回路１２ｂのスタートパルスＳＴ（図６を参照のこと）として印加される。
【１４５９】
図９４、図９５では、Ｄｕｔｙ比に応じてＷａｉｔ時間を制御することを説明し、また、図８９から図９３において、データ和に応じてＤｕｔｙ比制御を行うことを説明した。図１０３はさらにＤｕｔｙ比制御およびＷａｉｔ時間制御を行うための詳細な説明図である。ただし、説明を容易にするため、時間的ファクタなどを縮小して表現している。
【１４６０】
図１０３において、最上段はフレーム（フィールド）番号を示している。２段目はＡＰＬレベル（データ和が該当）を示している。３段目はＡＰＬレベルから算出された対応Ｄｕｔｙ比を示している。最下段は、Ｗａｉｔ時間を考慮し補正して結果のＤｕｔｙ比（処理Ｄｕｔｙ比）を示している。つまり、各フレームのＡＰＬレベルにより対応Ｄｕｔｙ比（３段目）は８／６４→９／６４→９／６４→１０／６４→９／６４→１０／６４→１１／６４→１１／６４→１２／６４→１４／６４→・・・・・と変化する。
【１４６１】
対応Ｄｕｔｙ比に対して、処理Ｄｕｔｙ比はＷａｉｔ時間を考慮して、８／６４→８／６４→９／６４→９／６４→９／６４→１０／６４→１０／６４→１１／６４→１２／６４→１２／６４→・・・・・と変化する。
【１４６２】
図１０３では、Ｗａｉｔ時間により対応Ｄｕｔｙ比を補正している。また、処理Ｄｕｔｙ比は分子が整数にしている（図１０７は分子には小数点があることと比較のこと）。図１０３では、Ｄｕｔｙ比の変化が滑らかにし、フリッカが発生しにくいように駆動している。図１０３において、フレーム３、４、５で対応Ｄｕｔｙ比が９／６４、１０／６４、９／６４に変化しているが、Ｗａｉｔ時間制御を実施し、処理Ｄｕｔｙ比は、９／６４、９／６４、９／６４に変化させている（フレーム４において点線で補正箇所を記載している）。また、図１０３において、フレーム９、１０、１１で対応Ｄｕｔｙ比が１２／６４、１４／６４、１１／６４に変化しているが、Ｗａｉｔ時間制御を実施し、処理Ｄｕｔｙ比は、１２／６４、１２／６４、１１／６４に変化させている（フレーム１０において点線で補正箇所を記載している）。以上のようにＷａｉｔ時間制御を行うことにより、Ｄｕｔｙ比制御にヒステリシス（時間遅延あるいはローパスフィルタ）を持たせることにより、ＡＰＬレベルが急激に変化してもＤｕｔｙ比が変化しないようにしている。
【１４６３】
以上のような、Ｄｕｔｙ比制御は、１フレームあるいは１フィールドで完結する必要はない。数フィールド（数フレーム）の期間でＤｕｔｙ比制御を行っても良い。この場合のＤｕｔｙ比は数フィールド（数フレーム）の平均値をＤｕｔｙ比とする。なお、数フィールド（数フレーム）でＤｕｔｙ比制御を行う場合であっても、数フィールド（数フレーム）期間は、６フィールド（６フレーム）以下にすることが好ましい。これ以上であるとフリッカが発生する場合があるからである。また、数フィールド（数フレーム）とは整数ではなく、２．５フレーム（２．５フィールド）などでもよい。つまり、フィールド（フレーム）単位には限定されない。
【１４６４】
図１０４は数フィールド（数フレーム）でＤｕｔｙ比制御を行う場合の実施例である。図１０４は数フィールド（数フレーム）を行う場合の概念を図示している。ＭはＤｕｔｙ比制御を行う長さである。１フィールド（１フレーム）が画素行数２５６であれば、Ｍ＝１０２４は４フィールド（４フレーム）が該当する。つまり、図１０４は４フィールド（４フレーム）でＤｕｔｙ比制御を行う実施例である。
【１４６５】
Ｍは仮想的ゲートドライバ回路１２ｂのシフトレジスタ６１ｂの保持データ列をしめしている（図６を参照のこと）。保持データ列には、ゲート信号線１７ｂに印加する電圧をオフ電圧にするかオン電圧にするかのデータ（オンオフ電圧）が保持されている。この保持データ列の平均値がＤｕｔｙ比を示すことになる。なお、図１０４において、Ｍ＝Ｎであっても良いことは言うまでもない。また、場合によっては、Ｍ ＜ Ｎの関係でＤｕｔｙ比制御を行っても良いことは言うまでもない。
【１４６６】
たとえば、Ｍ＝１０２４の保持データ列において、オン電圧データが２５６あり、オフ電圧が７６８であれば、Ｄｕｔｙ比は２５６／１０２４＝１／４となる。なお、オン電圧データの分布状態は表示画像が動画の場合は、固まって保持されており、表示画像が静止画の場合は、オン電圧の分布状態は分散して保持されている。
【１４６７】
つまり、仮想的にオンオフ電圧データ列がＥＬ表示パネルのゲート信号線１７ｂに順次印加される。オンオフ電圧が順次印加されることによりＥＬ表示パネルがＤｕｔｙ比制御され、所定の明るさで表示される。
【１４６８】
図１０５は図１０４のＤｕｔｙ比制御を実現するための回路構成のブロック図である。まず、映像信号（画像データ）はＹ変換回路１０５１により、輝度信号に変換される。次に、ＡＰＬ演算回路１０５２により、ＡＰＬレベル（データ和あるいはデータ和／最大値）が求められる。このＡＰＬレベルによりＤｕｔｙ比がフィールド（フレーム）単位で算出され、結果はスタック１０５３に蓄えられる。スタック回路１０５３はｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ構成である。なお、Ｗａｉｔ時間制御によりＤｕｔｙ比は補正されてスタック回路１０５３に格納される。スタック１０５３に格納されたＤｕｔｙ比データは、パラレル／シリアル変換（Ｐ／Ｓ）回路１０５４により、シフトレジスタ６１ｂのＳＴパルス（図６を参照のこと）として印加され、印加されたデータの順番に応じてゲートドライバ回路１２ｂからゲート信号線１７ｂのオンオフ電圧が出力される。
【１４６９】
以上の実施例では、フィールドあるいはフレームでＤｕｔｙ比制御を実施するとした。しかし、本発明はこれに限定するものではない。たとえば、１フレーム＝４フィールドとし、複数のフィールドを単位としてＤｕｔｙ比制御を行っても良い。複数のフィールドを用いてＤｕｔｙ比制御を行うことにより、フリッカの発生しない滑らかな画像表示を実現できる。
【１４７０】
図１０６において、１−１は１フレームの第１フィールドを意味し、１−２は１フレームの第２フィールドを意味し、１−３は１フレームの第３フィールドを意味し、１−４は１フレームの第４フィールドを意味する。また、２−１は２フレームの第１フィールドを意味する。
【１４７１】
Ｄｕｔｙ比が１２８／１０２４→１３２／１０２４に変化させる場合は、１−１では１２８／１０２４、１−２では１２９／１０２４、１−３では１３０／１０２４、１−４では１３１／１０２４、２−１では１３２／１０２４と変化させる。以上の変化により１２８／１０２４から１３２／１０２４に緩やかに変化する。
【１４７２】
Ｄｕｔｙ比が１２８／１０２４→１３０／１０２４に変化させる場合は、１−１では１２８／１０２４、１−２では１２８／１０２４、１−３では１２９／１０２４、１−４では１２９／１０２４、２−１では１３０／１０２４と変化させる。以上の変化により１２８／１０２４から１３０／１０２４に緩やかに変化する。
【１４７３】
Ｄｕｔｙ比が１２８／１０２４→１３６／１０２４に変化させる場合は、１−１では１２８／１０２４、１−２では１３０／１０２４、１−３では１３２／１０２４、１−４では１３４／１０２４、２−１では１３６／１０２４と変化させる。以上の変化により１２８／１０２４から１３６／１０２４に緩やかに変化する。
【１４７４】
フィールド（フレーム）のＤｕｔｙ比制御におけるＤｕｔｙ比の分子は整数である必要はない。たとえば、図１０７に図示するように、小数点以下となるように制御してもよい。分子が小数点以下とするのは、ＯＥＶ２端子を制御することより、容易に実現できる。また、複数のフレーム（フィールド）での平均Ｄｕｔｙ比を用いることによりＤｕｔｙ比の分子を見かけ上、小数点以下にすることができる。逆に、Ｄｕｔｙ比の分母に小数点以下を発生するようにしてもよい。図１０７では、分子が３０．８、３１．２など小数点以下としている。なお、分母、分子を一定以上の大きな整数にすることにより小数点以下を必要ないようにすることができる。
【１４７５】
動画と静止画とでは、Ｄｕｔｙ比パターンを変化させる。Ｄｕｔｙ比パターンを急激に変化させると画像変化が認識されてしまうことがある。また、フリッカが発生する場合がある。この課題は動画のＤｕｔｙ比と静止画のＤｕｔｙ比との差異によって発生する。動画では非表示領域５２を一括して挿入するＤｕｔｙパターンを用いる。静止画では非表示領域５２を分散して挿入するＤｕｔｙパターンを用いる。非表示領域５２の面積／画面面積５０の比率がＤｕｔｙ比となる。しかし、同一Ｄｕｔｙ比であっても、非表示領域５２の分散状態で人間の視感度は異なる。これは人間の動画応答性に依存するためと考えられる。
【１４７６】
中間動画は、非表示領域５２の分散状態が、動画の分散状態と静止画の分散状態との中間の分散状態である。なお、中間動画は複数の状態を準備し、変化前の動画状態あるいは静止画状態に対応させて複数の中間動画から選択してもよい。複数の中間動画状態とは、非表示領域の分散状態が動画表示に近く、たとえば、非表示領域５２が３分割された構成が一例として例示される。また、逆に非表示領域が静止画のように多数に分散された状態が例示される。
【１４７７】
静止画でも明るい画像もあれば暗い画像もある。動画も同様である。したがって、変化前の状態に応じてどの中間動画の状態に移行するかを決定すればよい。また、場合によっては、中間動画を経由せずに動画から静止画に移行してもよい。中間動画を経由せずに静止画から動画に移行してもよい。たとえば、画面５０が低輝度の画像は動画表示と静止画表示とが直接移動しても違和感はない。また、複数の中間動画表示を経由して表示状態を移行させてもよい。たとえば、動画表示のＤｕｔｙ状態から、中間動画表示１のＤｕｔｙ比状態に移行し、さらに中間動画表示２のＤｕｔｙ状態に移行してから静止画表示のＤｕｔｙ状態に移行させてもよい。
【１４７８】
図１０８に図示するように動画表示から静止画表示に移動する時に、中間動画状態を経由させる。また、静止画表示から中間動画表示を経由して動画表示に移行させる。各状態の移行時間はＷａｉｔ時間をおくことが好ましい。
【１４７９】
図１１０は動画と静止画および中間動画を移行するときの、Ｄｕｔｙ比、非表示領域の分散数を示している。図１１０において、動画静止画レベルが０の時は、画像表示が動画レベルであること、１の時は画像表示が準動画（中間動画）状態であることを示している。また、２の時は、画像表示が静止画状態であることを示している。
【１４８０】
分散数は、非表示領域５２の分割数である。１とは非表示領域５２が一括して画面に挿入されていることを示している。３０とは非表示領域５２が３０に分割して挿入されていることを示している。同様に５０とは非表示領域５２が５０に分割して挿入されていることを示している。Ｄｕｔｙ比は以前にも説明したが、白表示の輝度低減率をしめしている。つまり、Ｄｕｔｙ比１／２とは、最高の白輝度の１／２の表示状態となっていることを示す。
【１４８１】
図１１０で図示するように、動画静止画レベルは、動画から静止画に移行する時、静止画から動画に移行する時に中間動画（準動画）状態を経由して以降する。
【１４８２】
動画から静止画に移行する時間は、図１１１に図示するようにＷａｉｔ時間を設けることが好ましい。Ｗａｉｔ時間は、動画の割合によって決定するとよい。図１１１の横軸の異なるデータ数とは、あるフレームと次のフレーム間で動画検出をし、動画検出により検出された動画の割合を示している。つまり、フレーム間で演算し、画像データが異なっている画素の割合が横軸である。したがって、数値が大きいほど、動画表示に近いということになる。図１１１では動画表示に近いほど、Ｗａｉｔ時間を長く確保している。
【１４８３】
さらにＤｕｔｙ比制御について説明するために、本発明の有機ＥＬ表示装置の電源回路について説明をする。図１１２は本発明の電源回路の構成図である。１１２２は制御回路である。抵抗１１２５ａと１１２５ｂの中点電位を制御し、トランジスタ１１２６のゲート信号を出力する。トランス１１２１の１次側には電源Ｖｐｃが印加され、１次側の電流がトランジスタ１１２６のオンオフ制御により２次側に伝達される。１１２３は整流ダイオードであり、１１２４は平滑化コンデンサである。
【１４８４】
図２０１は本発明の電源回路の構成図である。１１２２は制御回路である。トランジスタ１７７５をオンオフ制御かけることにより、コイル１７７１に流れる電流、駆動波形を変化させ、コンデンサ１７７４に充電される電荷を制御する。抵抗１１２５ａと１１２５ｂの中点電位を制御し、トランジスタ１１２６のゲート信号を出力する。抵抗の抵抗値を変化させることによりＶｄｄ電圧（アノード電圧）を変化させることができる。電圧の発生はコイル（トランス）１７７１で行っているため、アノード電圧の変化によりカソード電圧（Ｖｓｓ）も変化する。つまり、アノード電圧（Ｖｄｄ）が高くなれば、カソード電圧（Ｖｓｓ）もシフトする。
【１４８５】
たとえば、アノード電圧（Ｖｄｄ）が６（Ｖ）で、カソード電圧（Ｖｓｓ）が−６（Ｖ）の場合を考える。アノード電圧（Ｖｄｄ）を９（Ｖ）に３（Ｖ）変化させると、カソード電圧（Ｖｓｓ）は−６（Ｖ）から−３（Ｖ）にシフトする。これは、トランス１１２１の入力側と出力側が絶縁されている効果である。
【１４８６】
電流駆動方式の有機ＥＬ表示パネルは、電位的な観点から以下の特徴がある。本発明の画素構成は、図１などでの説明したように駆動用トランジスタ１１ａはＰチャンネルのトランジスタである。また、プログラム電流を発生するソースドライバ１４の単位トランジスタ４８４はＮチャンネルのトランジスタである。この構成により、プログラム電流は、画素１６からソースドライバＩＣ（回路）１４に向かって流れる吸い込み電流（シンク電流）となっている。したがって、電位的な動作は、アノード（Ｖｄｄ）を原点として動作している。つまり、画素１６へのプログラムは電流であるから、駆動の電圧マージンが確保されていれば、ソースドライバＩＣ（回路）１４の電位はいずれでも良い。
【１４８７】
制御回路１１２２の制御はコントローラなどのロジック回路で制御する。したがって、制御回路１１２２とロジック回路のグランドは一致させる必要がある。しかし、トランス１１２１は入力側と出力側は切り離されている。電流プログラム方式のソースドライバＩＣ（回路）１４は出力側に作用し、アノード電位（Ｖｄｄ）を基準に動作する。したがって、ソースドライバＩＣ（回路）１４のグランドは、制御回路１１２２、ロジック回路のグランドと一致させる必要はない。この点で、ソースドライバＩＣ１４が電流プログラム方式であること、トランス１１２２を用いてアノード電圧（Ｖｓｓ）を発生させること（さらに加えるならば、アノード電圧（Ｖｄｄ）を基準としてカソード電圧（Ｖｓｓ）を発生させること）、画素１６の駆動用トランジスタ１１ａがＰチャンネルであることの組み合わせは相乗効果を発揮する。
【１４８８】
また、有機ＥＬ表示パネルは、アノード（Ｖｄｄ）とカソード（Ｖｓｓ）との絶対値で動作する。たとえば、Ｖｄｄ＝６（Ｖ）で、Ｖｓｓ＝−６（Ｖ）であれば、６−（−６）＝１２（Ｖ）で動作する。図１１２の本発明のトランス１１２１を用いた電源回路では、アノード（Ｖｄｄ）を基準にしてカソード電圧（Ｖｓｓ）が変化する。また、アノード電圧（Ｖｄｄ）が、本発明の電流駆動のソースドライバＩＣ（回路）１４のプログラム電流の基準位置である。つまり、アノード電圧（Ｖｄｄ）を原点として動作している。逆に、カソード電圧（Ｖｓｓ）の電位あるいは制御はラフでよい。この理由によっても、図１１２のトランスを用いた本発明の電源回路、電流駆動の画素１６構成を有する有機ＥＬパネル、電流プログラム方式のソースドライバＩＣ（回路）１４とは組み合わせによる相乗効果を発揮することが理解できる。また、アノード電圧の変化によりカソード電圧がシフトする点も重要である。
【１４８９】
また、有機ＥＬパネルは、アノードＶｄｄから駆動用トランジスタ１１ａに流れ込む電流Ｉｄｄと、ＥＬ素子１５からカソードＶｓｓに流れ出す電流Ｉｓｓが略一致する。つまり、Ｉｄｄ＝Ｉｓｓの関係がある。実際は、Ｉｄｄ＞Ｉｓｓとなるが、この差は、ソースドライバＩＣ（回路）１４のプログラム電流であるため、極わずかであり無視できる。図１１２、図１７７のトランス１１２１は、構成上、アノードＶｄｄから出力される電流と、カソードＶｓｓから吸い込む電流が一致する。この点においても、有機ＥＬパネルと本発明のトランス１１２１を用いた電源回路の組み合わせの相乗効果は大きい。
【１４９０】
なお、画素１６の駆動用トランジスタ１１ａをＮチャンネルトランジスタとする場合は、ソースドライバＩＣ（回路）１４の単位トランジスタ４８４はＰチャンネルトランジスタとすると同様の効果を発揮できることは言うまでもない。
【１４９１】
ゲートドライバ回路１２のＶｇｈ電圧、Ｖｇｌ電圧、ソースドライバ回路の電源電圧などは、カソード電圧（Ｖｓｓ）または（および）アノード電圧（Ｖｄｄ）から発生させると効率がよい。また、トランス１１２１は入力２端子、出力２端子の４端子構成でもよいか、図１１２に図示するように、入力２端子、出力は中点といれて３端子とすることが望ましい。なお、トランス１１２１には単巻きトランス（コイル）も含まれる。
【１４９２】
トランス１１２１の１次側には電源Ｖｐｃが印加され、１次側の電流がトランジスタ１１２６のオンオフ制御により２次側に伝達される。１１２３は整流ダイオードであり、１１２４は平滑化コンデンサである。
【１４９３】
アノード電圧Ｖｄｄは抵抗１１２５ｂに出力電圧が調整される。Ｖｓｓはカソード電圧である。カソード電圧Ｖｓｓは図１７８に図示するように２つの電圧を選択して出力できるように構成されている。選択はスイッチ１７８１で行う。カソード電圧としての２つの電圧（図１７８では、−９（Ｖ）と−６（Ｖ））の発生は、トランス１１２１の出力側に中間タップを設けることにより容易に発生できる。また、トランス１１２１の出力側に−９（Ｖ）用と、−６（Ｖ）用の２つの巻線を構成し、この巻線のいずれかを選択することのより容易に発生できる。この点も本発明のすぐれた点である。また、図１７８などではカソード電圧（Ｖｓｓ）を切り換える点も特徴である。アノードは電位の原点として変化させると回路構成が複雑となり、コストが高くなる。一方、カソード電圧（Ｖｓｓ）は１０％程度の電位誤差が発生しても、画像表示に影響を与えない（鈍感である）。したがって、アノード電圧を基準としてカソード電圧を設定する点、パネルの温度特性にあわせて、カソード電圧（Ｖｓｓ）を変化させる点は本発明の優れた特徴である。また、トランス１１２１は、入力巻線数と出力巻線数との比を変化させることにより容易にカソード電圧およびアノード電圧を変化させることも利点が多い。また、トランジスタ１７７６のスイッチング状態を変化することにより、アノード電圧（Ｖｄｄ）を変化できることも利点が多い。図１７８では、スイッチ１７８１により−９（Ｖ）が選択されている。
【１４９４】
なお、図１７８では、カソード電圧Ｖｓｓを２つの電圧から選択するとしたが、これに限定するものではなく、２つ以上にしてもよい。また、カソード電圧は可変レギュレータ回路を用いて、連続的に変化させてもよい。
【１４９５】
スイッチ２０２１の選択は温度センサ７０１からの出力結果による。パネル温度が低いときは、Ｖｓｓ電圧として、−９（Ｖ）を選択する。一定以上のパネル温度の時は、−６（Ｖ）を選択する。これは、ＥＬ素子１５に温特があり、低温側でＥＬ素子１５の端子電圧が高くなるためである。なお、図１７８では、２つの電圧から１つの電圧を選択し、Ｖｓｓ（カソード電圧）とするとしたが、これに限定するものではなく、３つ以上の電圧からＶｓｓ電圧を選択できるように構成してもよい。以上の事項は、Ｖｄｄについても同様に適用される。なお、本発明は一定以下の低温では、カソード電圧（Ｖｓｓ）を低くする点も特徴ある構成である。
【１４９６】
なお、図１７８では、温度センサ７０１でカソード電圧を切り換える（変化させる）としたが、これに限定するものではない。たとえば、図１７７に図示するように、出力電圧を決定する抵抗１７７５に並列にあるいは直列に可変抵抗（ポジスタ、サーミスタなど）を形成または配置し、全体として温度により抵抗値を変化できるように構成してもよい。
【１４９７】
図１７８のように、複数の電圧をパネル温度により選択できるように構成することで、パネルの消費電力を低減することができる。一定温度以下の時に、Ｖｓｓ電圧を低下させればよいからである。通常は、電圧が低いＶｓｓ＝−６（Ｖ）を使用することができる。なお、スイッチ２０２１は図１７８に図示するように構成してもよい。なお、複数のカソード電圧Ｖｓｓを発生させるのは、図１７８のトランス１１２１から中間タップをとりだすことにより容易に実現できる。アノード電圧Ｖｄｄの場合も同様である。実施例として、図１７９の構成を例示する。図１７９では、トランス１７７１の中間タップを用いて複数のカソード電圧を発生させている。
【１４９８】
図１８０は電位設定の説明図である。この例では説明を容易にするため、ソースドライバＩＣ１４はＧＮＤを基準にするとして説明をする。ソースドライバＩＣ１４の電源はＶｃｃである。Ｖｃｃはアノード電圧（Ｖｄｄ）と一致させてもよい。本発明では消費電力の観点から、Ｖｃｃ＜Ｖｄｄにしている。好ましくは、ソースドライバＩＣ（回路）のＶｃｃ電圧は Ｖｄｄ−１．５（Ｖ） ＜＝ Ｖｃｃ ＜＝ Ｖｄｄの関係を満足させることが好ましい。たとえば、Ｖｄｄ＝７（Ｖ）であれば、Ｖｃｃは、Ｖｄｄ−１．５＝５．５（Ｖ）以上７（Ｖ）以下の条件を満足させることが好ましい。なお、Ｖｃｃ電圧とは、図４８、図１６６のスイッチ４８１を動作させる最大電圧である。
【１４９９】
ゲートドライバ回路１２のオフ電圧Ｖｇｈは、Ｖｄｄ電圧以上にする。好ましくは、Ｖｄｄ＋０．２（Ｖ）＜＝Ｖｇｈ＜＝Ｖｄｄ＋２．５（Ｖ）の関係を満足させる。たとえば、Ｖｄｄ＝７（Ｖ）であれば、Ｖｇｈは、７＋０．２＝７．２（Ｖ）以上７＋２．５＝９．５（Ｖ）以下の条件を満足させるようにする。以上の条件は、画素選択側（図１の画素構成ではトランジスタ１１ｂ、１１ｃ）と、ＥＬ選択側（図１の画素構成ではトランジスタ１１ｄ）の両方に適用される。
【１５００】
駆動用トランジスタ１１ａとのプログラム電流の経路を発生させるスイッチング用トランジスタ（図１の画素構成にあっては、トランジスタ１１ｂ、１１ｃが該当する）のオン電圧Ｖｇｌは、Ｖｄｄ−Ｖｄｄ以下Ｖｄｄ−Ｖｄｄ−４（Ｖ）の条件を満足させるか、もしくは、カソード電圧Ｖｓｓと略一致させることが好ましい。同様に、ＥＬ選択側（図１の画素構成にあっては、トランジスタ１１ｄが該当する）のオン電圧も同様である。つまり、アノード電圧が７（Ｖ）、カソード電圧が−６（Ｖ）であれば、オン電圧Ｖｇｌは、７−７（Ｖ）＝０（Ｖ）以下７−７−４＝−４（Ｖ）の範囲にすることが好ましい。もしくは、オン電圧Ｖｇｌはカソード電圧と略一致させ、−６（Ｖ）あるいはその近傍とすることが好ましい。
【１５０１】
なお、画素１６の駆動用トランジスタ１１ａがＮチャンネルのトランジスタの場合は、Ｖｇｈはオン電圧となる。この場合は、オフ電圧をオン電圧に置き換えればよいことは言うまでもない。
【１５０２】
本発明の電源回路の課題に、アノード電圧Ｖｄｄおよび（または）カソード電圧ＶｓｓからＶｇｈ、Ｖｇｌ電圧などを発生させている点がある。アノード電圧などはトランス１１２１で発生させ、この電圧から、ＤＣＤＣコンバータＶｇｈ、Ｖｇｌ電圧などが印加されることになる。
【１５０３】
しかし、Ｖｇｈ、Ｖｇｌはゲートドライバ回路１２の制御電圧であり、この電圧が印加されていないと、画素のトランジスタ１１はフローティング状態となってしまう。また、Ｖｃｃ電圧がないと、ソースドライバＩＣ（回路）１４もフローティング状態となり、誤動作と引き起こす。したがって、図１８１に図示するように、Ｖｇｈ、Ｖｇｌ、Ｖｃｃ電圧をパネルに印加した後、Ｔ１時間経過後、あるいは同時にＶｄｄ、Ｖｓｓ電圧を印加する必要がある。
【１５０４】
この課題に対して、本発明は図１８２に図示する構成で解決している。図１８２において、１７８３ａはトランス１１２１などから構成される電源回路である。１７８３ｂは、電源回路１７８３ａからの電圧を入力し、Ｖｇｈ、Ｖｇｌ、Ｖｃｃ電圧などを発生させる電源回路であり、ＤＣＤＣコンバータ回路、レギュレータ回路などで構成される。１８２１はスイッチである。サイリスタ、メカニカルリレー、電子リレー、トランジスタ、アナログスイッチなどが該当する。
【１５０５】
図１８２の（ａ）では、電源回路１７８３ａがまず、アノード電圧（Ｖｄｄ）およびカソード電圧（Ｖｓｓ）を発生する。この発生時には、スイッチ１８２１ａがオープン状態となっている。したがって、表示パネルにはアノード電圧（Ｖｄｄ）は印加されない。電源回路１７８３ａで発生したアノード電圧（Ｖｄｄ）およびカソード電圧（Ｖｓｓ）は電源回路１７８３ｂに印加され、電源回路１７８３ｂでＶｇｈ、Ｖｇｌ、Ｖｃｃ電圧が発生させられ、表示パネルに印加される。Ｖｇｈ、Ｖｇｌ、Ｖｃｃ電圧を表示パネルに印加した後、スイッチ１８２１ａがオン（クローズ）し、表示パネルにアノード電圧（Ｖｄｄ）が印加される。
【１５０６】
図１８２の（ａ）では、アノード電圧（Ｖｄｄ）のみをスイッチ１８２１ａで遮断している。これは、アノード電圧（Ｖｄｄ）が印加されていなければ、ＥＬ素子１５に電流を印加する経路が発生せず、また、ソースドライバＩＣ（回路）１４に流れる経路も発生しないからである。したがって、表示パネルが誤動作あるいはフローティング動作することがない。
【１５０７】
もちろん、図１８２の（ｂ）に図示するように、スイッチ１８２１ａ、１８２１ｂの両方をオンオフ制御することにより、表示パネルに印加する電圧を制御してもよい。ただし、スイッチ１８２１ａと１８２１ｂは同時にクローズ状態にするか、もしくは、スイッチ１８２１ａがクローズした後、スイッチ１８２１ｂがクローズ状態となるように制御する必要がある。
【１５０８】
以上は、電源回路１７８３ａのＶｄｄ端子にスイッチ１８２１を形成または配置する構成であった。図１８３はスイッチ１８２１を形成または配置しない構成である。アノード電圧（Ｖｄｄ）とＶｇｈ電圧が近似し、また、アノード電圧（Ｖｄｄ）とＶｃｃ電圧が近似している点、Ｖｇｈ電圧が印加されていればゲートドライバ回路１２によりゲート信号線１７ａ、１７ｂにオフ電圧Ｖｇｈが印加され、トランジスタ１１（図１の構成ではトランジスタ１１ｂ、トランジスタ１１ｃ、トランジスタ１１ｄ）がオフ状態になることを利用している。トランジスタ１１がオフ状態であれば、駆動用トランジスタ１１ａからＥＬ素子１５に流れる電流経路は発生せず、また、駆動用トランジスタ１１ａからソースドライバＩＣ（回路）１４に流れるプログラム電流の経路も発生しないから、表示パネルが誤動作あるいは異状動作することがない。
【１５０９】
アノード電圧（Ｖｄｄ）とＶｇｈ電圧が近似していると、抵抗１８３１ａでショートされていても抵抗にはほとんどで電流が流れない。したがって、電力ロスはほとんど発生しない。たとえば、アノード電圧（Ｖｄｄ）＝７（Ｖ）で、Ｖｇｈ＝８（Ｖ）とし、抵抗１８３１ａが１０（ＫΩ）とすれば、（８−７）／１０＝０．１となるから、抵抗１８３１ａに流れる電流は、０．１（ｍＡ）である。また、Ｖｇｈはオフ電圧である。また、ゲートドライバ回路１２から出力される電圧であるので、使用する電流は小さい。本発明はこの性質を利用している。つまり、アノード電圧（Ｖｄｄ）端子とＶｇｈ端子とを短絡した抵抗１８３１ａによって、ゲート信号線１７をオフ電圧（Ｖｇｈ）あるいはその近傍の電位に保持することができる。したがって、アノード電圧（Ｖｄｄ）からＥＬ素子１５に流れる電流経路が発生することがなく、表示パネルに異状動作が発生しない。なお、ゲートドライバ回路１２のシフトレジスタ６１（図６を参照のこと）を動作させ、すべてのゲート信号線１７からオフ電圧（Ｖｇｈ）が出力されるように、制御することは言うまでもない。
【１５１０】
その後、電源回路１７８３ｂが完全動作し、電源回路１７８３ｂから規定のＶｇｈ電圧、Ｖｇｌ電圧、Ｖｃｃ電圧が出力される。
【１５１１】
同様に、アノード電圧（Ｖｄｄ）とＶｃｃ電圧が近似していると、抵抗１８３１ｂでショートされていても抵抗にはほとんどで電流が流れない。したがって、電力ロスはほとんど発生しない。たとえば、アノード電圧（Ｖｄｄ）＝７（Ｖ）で、Ｖｃｃ＝６（Ｖ）とし、抵抗１８３１ａが１０（ＫΩ）とすれば、（７−６）／１０＝０．１となるから、抵抗１８３１ｂに流れる電流は、０．１（ｍＡ）である。また、ＶｃｃはソースドライバＩＣ（回路）１４で使用する電圧であるが、Ｖｃｃから消費される電流はソースドライバ回路１４のシフトレジスタ回路とスイッチ４８１（図４８、図１６６を参照のこと）のオンオフ制御に使用される程度であり、わずかである。
【１５１２】
本発明はこの性質を利用している。つまり、アノード電圧（Ｖｄｄ）端子とＶｃｃ端子とを短絡した抵抗１８３１ｂによって、ソースドライバ回路１４のスイッチ４８１をオフ（オープン）状態にすることにより、単位トランジスタ４８４には電流が流れ込まなくすることができる。したがって、アノード電圧（Ｖｄｄ）からソース信号線１８への電流経路は発生しないから、表示パネルに異状動作が発生しない。なお、ソースドライバ回路１４のシフトレジスタを動作させ、すべてのソース信号線１７から単位トランジスタ４８４の電流経路を切り離すように制御することは言うまでもない。
【１５１３】
また、図１８３において、カソード電圧（Ｖｓｓ）端子とＶｇｌ端子間を抵抗（図示せず）で短絡しておいてもよい。この抵抗の短絡により、カソード電圧（Ｖｓｓ）の発生時にカソード電圧（Ｖｓｓ）がＶｇｌ端子に印加される。したがって、ゲートドライバ回路１２が正常動作する。
【１５１４】
なお、図１８３ではアノード電圧（Ｖｄｄ）でＶｇｈ端子を抵抗１８３１でショートするとしたが、駆動用トランジスタ１１ａがＮチャンネルのトランジスタの場合は、アノード電圧（Ｖｄｄ）とＶｇｌ端子もしくは、カソード電圧（Ｖｓｓ）とＶｇｌ端子とをショートさせることは言うまでもない。
【１５１５】
アノード電圧（Ｖｄｄ）とＶｇｈ電圧間、アノード電圧（Ｖｄｄ）とＶｃｃ電圧間などは比較的に高い抵抗でショート（接続）するとしたが、これに限定するものではない。抵抗１８３１をリレーあるいはアナログスイッチなどのスイッチに置き換えても良い。つまり、アノード電圧（Ｖｄｄ）が発生した時点で、リレーがクローズ状態にしておく。したがって、アノード電圧（Ｖｄｄ）をＶｇｈ端子およびＶｃｃ端子に印加される。次に、電源回路１７８３ｂでＶｇｈ電圧、Ｖｈｌ電圧、Ｖｃｃ電圧などが発生した時点で、リレーをオープン状態にし、アノード電圧（Ｖｄｄ）とＶｇｈ端子、およびアノード電圧（Ｖｄｄ）とＶｃｃ端子とを切り離す。
【１５１６】
トランス１１２１は比較的高さが高い。そのため、図２０６に図示するように、ソースドライバＩＣ１４に対面する位置に配置された基板８３に実装する。基板８３はシャーシ２０６１に取り付け、トランス１１２１などからの放熱を良好にする。基板８３にはチップコンデンサ、チップ抵抗などのチップ部品２０６３を実装する。また、トランス１１２１に前面には、パネルモジュールの操作ボタン２０６２を配置している。
【１５１７】
ＥＬ表示パネルからの発熱対策は重要である。発熱対策のため、パネルの裏面（表示画面５０からの光が出ない面）に金属材料からなるシャーシ２０６１を取り付ける（図２０６を参照のこと）。シャーシ２０６１には放熱を良好にするため、凹凸（図示せず）を形成する。また、シャーシ２０６１とパネルでは封止フタ８５）間に接着層を配置する。接着層は熱伝導性のよい材料を用いる。たとえば、シリコン樹脂やシリコン材料からなるペーストが例示される。これらは、レギュレータＩＣと放熱板間の接着剤（密着剤）としてよく用いられている。なお、接着層は接着する機能に限定されず、シャーシとパネルとを密着させる機能のみでもよい。
【１５１８】
有機ＥＬ表示パネルは、アノードＶｄｄとカソードＶｓｓ間にＥＬ素子１５が形成（配置）されている。図１１２の電源回路からアノードＶｄｄ電圧およびカソードＶｓｓ電圧の供給を受ける。ＥＬ素子１５が発光しない時は、アノード−カソード間に流れる電流は０である。本発明のＤｕｔｙ比制御では、画素行ごとにゲート信号線１７ｂのオンオフ電圧と印加し、ＥＬ素子１５の電流制御を行なう。また、オン電圧を印加したゲート信号線１７ｂの位置は走査される。たとえば、図９７は非表示領域５２を４分割した実施例である。図９７の（ａ）、（ｂ）、（ｃ）、（ｄ）は非表示領域５２の大きさは異なる。しかし、非表示領域５２は画面５０の上部から下部に走査される（移動していく）。同様に表示領域５３も画面５０の上から下方向に走査される。非表示領域５２に該当する画素１６のＥＬ素子１５には電流が流れない。一方、表示領域５３に該当する画素１６のＥＬ素子１５には電流が流れる。
【１５１９】
ここで課題を説明するために、１画素行ごとに非表示領域５２と表示領域５３とが繰り返す表示パターンを例示する。この表示状態は白黒の横ストライプ表示である。つまり、奇数画素行が白表示であり、偶数画素行が黒表示である。なお、この表示パターンを１横ストライプと呼ぶ。
画素行数を２２０画素行数あるとし、Ｄｕｔｙ比を１１０／２２０の状態を例示する。Ｄｕｔｙ比１１０／２２０とは、ゲート信号線１７ｂに対し、１画素行ごとにオン電圧とオフ電圧が印加された状態である。また、オン電圧またはオフ電圧が印加されたゲート信号線１７ｂ位置は、水平同期信号に同期して走査される。したがって、ある画素行のゲート信号線１７ｂに着目すれば、このゲート信号線１７ｂには水平同期信号に同期して、オン電圧印加状態とオフ電圧印加状態とが交互に繰り返される。画面５０全体で考えれば偶数画素行にオン電圧が印加される。この期間には、奇数画素行にはオフ電圧が印加されている。１水平走査期間後に奇数画素行にオン電圧が印加される。この期間には偶数画素行にはオフ電圧が印加される。
【１５２０】
奇数画素行が白表示で、偶数画素行が黒表示の１横ストライプ表示では、奇数画素行にオン電圧が印加された時には、電源回路から表示領域に電流が流れる。しかし、偶数画素行にオン電圧が印加されたときは、偶数画素行が黒表示のため、電源回路から表示領域には電流が流れない。したがって、電源回路は１水平走査期間ごとに、電流を流す動作と、電流を全く流さない動作とを繰り返すことになる。この動作は電源回路にとって、好ましいことではない。電源回路に過渡現象が発生し、また電源効率が悪化するからである。
【１５２１】
この課題を解決する駆動方式を図１００に図示する。図１００では、Ｄｕｔｙ比を１／２とせず、複数のＤｕｔｙ比の状態が画面５０内で発生するようにし、１横ストライプ表示であっても常時電流が流れるように制御している。
【１５２２】
図１００の（ａ）（ｂ）はＤｕｔｙ比１／２とＤｕｔｙ比１／１とＤｕｔｙ比１／３とを発生させ、全体として（１フレーム期間の平均で）Ｄｕｔｙ比１／２を実現している。以上のように、複数のＤｕｔｙ比を１フレーム期間に組み合わせることにより１横ストライプ表示であっても、電源回路からの出力電流がオンオフ状態となることはなくなる。つまり、比較的１横ストライプなどの規則正しい表示パターンは多く表示さえることが多い。これに対して、非表示領域５２幅が等間隔になるＤｕｔｙ比パターンによるＤｕｔｙ比制御を行うと電源回路に負担が発生しやすい。したがって、Ｄｕｔｙ比パターンは画面５０に同時に複数発生するように駆動することが好ましい。また、Ｄｕｔｙ比パターンは、単一Ｄｕｔｙ比パターンとせず、１フレームまたは福数フレーム（フィールド）の平均として所定Ｄｕｔｙ比になるようにすることが好ましい。
【１５２３】
なお、図１００において、Ｄｕｔｙ比パターンは図９７に図示するように画面５０の上から下方向に走査されることはいうまでもない。また、本発明のＤｕｔｙ比制御方法において、水平同期信号に同期して１画素行ごとに走査位置を移動させるとしたが、これに限定するものではない。たとえば、水平同期信号に同期して複数画素行ずつ走査位置を移動させてもよい。また、走査方向は、画面５０の上から下方向に限定するものではない。たとえば、１フィールド目は画面５０の上から下方向に走査し、２フィールド目は画面５０の下から上方向に走査してもよい。
【１５２４】
図１００は離散した１画素行のゲート信号線１７ｂごとにオン電圧印加とオフ電圧印加する駆動方法であった。しかし、本発明はこれに限定するものではない。図１０１ａ）は図１００の駆動状態である。同様の画面５０輝度を実現する駆動は、図１０１の（ｂ）のＤｕｔｙ比パターンでの実現できる。図１０１の（ｂ）ではオン電圧またはオフ電圧が印加される画素行連続させている。
【１５２５】
同一の画面５０輝度を実現するＤｕｔｙ比パターンは多種多様なパターンがある。図１０２の（ａ）に図示するように、非表示領域５２を極めて多く分散させるパターンもあれば、図１０２の（ｂ）のように比較的非表示領域５２の分散状態を少なくしたパターンもある。図１０２の（ａ）のパターンも図１０２の（ｂ）のパターンのＤｕｔｙ比を約分すれば同一になる。したがって、画面５０輝度は同一にすることができる。
【１５２６】
ＥＬ表示パネルでは、ＥＬ素子１５の劣化により画像が焼きつくという問題がある。特に画像は固定パターンで焼きつきやすい。この課題に対応するため、本発明は、固定パターンを表示するサブ画像表示画面５０ｂ（サブ画面）を具備している。表示画面５０ａ（メイン画面）はテレビ画像などの動画表示領域である。
【１５２７】
図１４７の本発明のＥＬ表示パネルでは、サブ画面５０ｂとメイン画面５０ａとのゲートドライバ回路１２は共通である。サブ画面５０ｂは２０画素行以上とする。したがって、一例として画面５０はメイン画面５０ａの２２０画素行と、サブ画面５０ｂの２４画素行から構成される。なお、画素列数は１７６×ＲＧＢである（図１４８参照）。
【１５２８】
メイン画面５０ａとサブ画面５０ｂとは図１４９に図示するように、明確に分離してもよい。図１４９では、メイン画面５０ａとサブ画面５０ｂ間にスペースＢＬを設けている。スペースＢＬは画素１６が形成されていない領域である。
【１５２９】
なお、メイン画面（メインパネル）とサブ画面（サブパネル）の画素の駆動用トランジスタ１１ａのＷ／Ｌ（Ｗは駆動用トランジスタのチャンネル幅、Ｌは駆動用トランジスタのチャンネル長）を変化させてもよい。基本的にはサブ画面（サブパネル）のＷ／Ｌを大きくする。また、メイン画面（メインパネル）５０ａの画素１６ａサイズとサブ画面（サブパネル）５０ｂの画素サイズ１６ｂの大きさを変化させてもよい。また、メイン画面（メインパネル）５０ａのアノード電圧あるいはカソード電圧と、サブ画面（サブパネル）５０ｂのアノード電圧Ｖｄｄあるいはカソード電圧Ｖｓｓを別電圧とし、印加する電圧を変化させてもよい。
【１５３０】
また、サブパネル７１ｂとメインパネル７１ａを図１５０の（ｂ）に図示するように重ねて使用する場合は、封止基板（封止薄膜層）８５ａと封止基板（封止薄膜層）８５ｂ間に緩衝シート１５０４を配置もしくは形成する。緩衝シート１５０４としては、マグネシウム合金などの金属からなる板あるいはシート、ポリエステルなどの樹脂からなる板あるいはシートが例示される。
【１５３１】
図１５０も図示するように、サブ画面５０ｂを表示するサブパネル７１ｂを別途設けてもよい。メインパネル７１ａとサブパネル７１ｂとはフレキ基板８４でソース信号線１８ａと１８ｂ接続する。フレキ基板８４には、接続配線１５０３を形成しておく。ソース信号線１８ａの終端には、アナログスイッチ１５０１から構成されるアナログスイッチ群を配置する。アナログスイッチ１５０１はソースドライバ回路１４からの電流信号をサブパネル７１ｂに供給するか否かの制御を行うものである。
【１５３２】
アナログスイッチ１５０１のオンオフ制御を行うため、スイッチ制御線１５０２が形成される。スイッチ制御線１５０２へのロジック信号によりサブパネルへの信号供給が制御され画像が表示される。
【１５３３】
なお、サブパネル７１ｂにゲートドライバ回路を形成せず、もしくはゲートドライバＩＣチップを実装せず、図９で説明したようにＷＲ側にゲート信号線１７を形成し、図４０で説明した点灯制御線４０１を形成または配置してもよい（図１５１参照）。
【１５３４】
アナログスイッチ１５０１は図１５２に図示するようにＰチャンネルとＮチャンネルとを組み合わせたＣＭＯＳタイプが好ましい。スイッチ制御線１５０２の途中にインバータ１５２１を配置してスイッチ１５０１をオンオフ制御する。また、図１５３に図示するように、アナログスイッチ１５０１ｂはＰチャンネルのみで形成してもよい。
【１５３５】
また、サブパネル７１ｂとメインパネル７１ａでソース信号線１８数が異なる場合は、図１５４のように構成してもよい。アナログスイッチ１５０１ａと１５０１ｂの出力をショートし、同一の端子１５２２ａに接続する。また、図１５５に図示するように、アナログスイッチ１５０１ｂの出力をＶｄｄ電圧に接続し、オンしないように構成してもよい。また、図１５６に図示するように、サブパネル７１ｂと接続することが不要なソース信号線１８の終端にはアナログスイッチ１５０１ａ（１５０１ａ１，１５０１ａ２）を配置または形成してもよい。アナログスイッチ１５０１ａはオフ電圧を印加し、オンしないように構成する。
【１５３６】
焼き付きは、一定以上の期間、画像が変化しない場合に発生する。本発明では、データ和が小さい時にＤＵＴＹ比を大きくしてダイナミックレンジを拡大させている。しかし、データ和が小さいときに、静止画を表示しつづけると焼き付きが発生してしまう。この課題を解決するためには、一定期間以上、静止画が表示されていることを検出し、ＤＵＴＹ比を小さくするか、基準電流を小さくすればよい。本発明は、静止画状態が一定期間連続する場合に、ｄｕｔｙ比あるいは（および）基準電流を変化（小さくする）する駆動方法である。
【１５３７】
課題はいかにして静止画が連続しているかを検出するかである。静止検出は、フレームあるいはフィールド間で、画像データの差分をとりことにより実現できる。しかし、フレーム間などで差分をとるためには、フレームメモリが必要である。本発明では、画像データのサンプルポイントのみの画像データ対して差分演算を実施してこの課題を解決している。図２０４、図２０５はその説明図である。
【１５３８】
図２０４において、画面５０を構成する画像データを一定間隔でサンプリングし、サンプリングされた画像データの総和（総和はＳＵＭ回路２０５１で実施する）を求め、次にフレームの画像データの総和と比較する。総和が一致しているか、類似した大きさであれば、静止画である。判定は、数秒あるいは数十秒の単位で行う。つまり、総和の比較（比較回路２０５２で実施する）はフレーム（フィールド）ごとに行う（もちろん、複数フレームまたはフィールド間隔で実施してもよい）。途中で比較結果が静止画として判定される場合もあるが、すぐにＤＵＴＹ比あるいは基準電流を変更せず、一定期間以上に連続する場合に、固定パターンが表示されているとしてＤＵＴＹ比あるいは基準電流を変化させる。
なお、実施例ではサンプリングした画像データの総和をとり、比較するとしたが、これに限定するものではなく、画素データごとに差分をとり、静止画であるかを検出してもよいことは言うまでもない。
【１５３９】
以上に説明した本発明のＥＬ表示装置、液晶表示装置などに用いるアレイ基板、前記アレイ基板にＥＬ素子１５を形成したＥＬ表示パネル、前記ＥＬ表示パネルを用いたＥＬ表示装置あるいは情報表示装置もしくは映像表示装置の検査方法と検査装置について説明をする。検査方法は、アレイ基板もしくは表示装置の製造方法において歩留まりを向上させ、低コスト化のための必須技術である。
【１５４０】
なお、ＥＬ表示パネルの検査方法あるいは検査装置として説明をするが、しかし、本発明はＥＬ素子１５が形成されていない状態（アレイ状態）でも本発明の検査方式を適用することができる。つまり、ＥＬ表示パネルの検査方法として説明していても、アレイの検査方法にも適用できる。アレイと、ＥＬパネルとの差は、ＥＬ素子１５の形成の有無だけである。したがって、ＥＬ表示パネルとアレイの検査方式とは同義であり、両方とも本発明の技術的範疇に含まれる。同様に、ＥＬ表示装置の検査方式も同様である。また、アレイと表示パネルとは特に断りがない限り同義として取り扱う。また、表示パネルと表示装置についても特に断りがない限り同義として取り扱う。
【１５４１】
まず、最初に図１に記載している電流駆動方式の画素構成を採用するアレイ基板あるいはそれを用いた表示装置を中心として説明をする。しかし、本発明はこれに限定するものではなく、他の画素構成でも適用できることは言うまでもない。
【１５４２】
図１の画素構成において、図３５７に図示するように、ゲート信号線１７に電圧を印加する。なお、図３５７において、画素１６の駆動用ＴＦＴ１１ａのゲート端子（Ｇ）には、Ｖｔ以上の電圧が印加されているとする。Ｖｔ電圧を印加するためには、図３６１に図示するようにゲート信号線１７ａにオン電圧（Ｖｇｌ）を印加し、ソース信号線１８に印加されたＶｓ電圧をＴＦＴ１１ａのゲート端子に書き込めばよい。
【１５４３】
なお、ここではＶｔ電圧とは、ＥＬ素子１５が発光し、この発光を視覚的あるいは光学的に検出できる以上の電流の意味で用いている。つまり、ＴＦＴ１１ａが比較的ＥＬ素子を発光させるのに十分な電流を流す状態である。したがって、Ｖｔ電圧とは、ＥＬ素子１５の発光開始電流以上となるようにＴＦＴ１１ａを制御したものである。ここでは説明を容易にするため、Ｖｔ電圧以上の電圧を印加することによりＴＦＴ１１ａが流す電流をオン電流と呼ぶ。
ゲート信号線１７ａにはゲートオフ電圧（Ｖｇｈ）、ゲート信号線１７ｂにはゲートオン電圧（Ｖｇｌ）を印加する（以上はスイッチングＴＦＴ１１がＰチャンネルの場合である。Ｎチャンネルの場合は、逆の関係となる）。
【１５４４】
すると、図３５８に図示するように、ゲート信号線１７ａに接続されたスイッチングＴＦＴ１１ｂ、１１ｃはオフ状態となり、ゲート信号線１７ｂに接続されたスイッチングＴＦＴ１１ｄはオン状態となる。一方、駆動ＴＦＴ１１ａのソース端子（Ｓ）にはドレイン端子（Ｄ）よりも高い電圧Ｖｄｄが印加されている。この状態では、駆動用ＴＦＴ１１ａから電流ＩｅがＥＬ素子１５に流れる。したがって、ＥＬ素子１５は点灯する。
【１５４５】
駆動用ＴＦＴ１１ａがオン電流を流すようにするには、ソース信号線１８にＶｔ電圧（駆動用トランジスタ１１ａが電流を流し始める電圧）以上の電圧を印加し、ゲート信号線１７ａにオン電圧を印加することのより、ＴＦＴ１１ｂ、ＴＦＴ１１ｃをオンさせ、ソース信号線１８に印加された電圧を駆動ＴＦＴ１１ａのゲート（Ｇ）端子に印加する方法がある。もちろん、本発明の検査方法において、この方法を採用してもよい。しかし、この方法では、ソース信号線１８に電圧を印加する必要がある。
【１５４６】
他の方法として、ソース信号線１８をオープンにし（電圧などが無印加状態）、ゲート信号線１７ａ、ゲート信号線１７ｂにオン電圧を印加し、ＴＦＴ１１ｂ、１１ｄをオンさせる方法がある。すると、駆動用ＴＦＴ１１ａのゲート（Ｇ）端子の電位は、ＥＬ素子１５のアノード電位となる。Ｖｄｄ電圧が十分高く、またＥＬ素子１５のカソード電位（Ｖｓｓ）が低ければ、駆動用ＴＦＴ１１ａはオン電流を流すようになる。この状態で、ゲート信号線１７ａのオフ電圧を印加し、ＴＦＴ１１ｂをオフ状態にしても、ＴＦＴ１１ａがオン状態を維持するのに、コンデンサ１９に十分な電荷が保持されている。したがって、ＴＦＴ１１ａは一定の期間、オン状態（オン電流を流す状態）を維持する。
【１５４７】
つまり、ソース信号線１８がオープン状態であっても、ゲート信号線１７ａ、１７ｂにオン電圧を印加し、ＴＦＴ１１ｂ、ＴＦＴ１１ｄをオンさせればよい。また、ゲート信号線１７ｂにオン電圧を印加し、ＴＦＴ１１ｄのオン状態を維持したまま、ゲート信号線１７ａのオン電圧位置を走査していけば、ＥＬ素子１５が発光する。なお、ゲート信号線１７ａにオン電圧を印加し、ＴＦＴ１１ｂをオンさせて、駆動用ＴＦＴ１１ａがオン電流を流すようにするとしたが、実際には、ゲート信号線１７ａをオフ状態のままを維持しても、駆動用ＴＦＴ１１ａはオン電流を流すようになり、ＥＬ素子１５が発光する。これは、ＴＦＴ１１ｂのリークによるためと推定される。したがって、ゲート信号線１７ａは走査しなくとも、また、ゲート信号線１７ａにオン電圧を印加せずとも本発明の検査方式を実現することができる。しかし、以下の実施例においては、検査を確実にするため、ゲート信号線１７ａは走査あるいはオン電圧を印加するとして説明する。そのため、本発明において、ゲート信号線１７ａの操作状態に限定されるものではない。
【１５４８】
以上の駆動を実施すれば、図１の画素構成において、ＥＬ素子１５の点灯、非点灯を検出することのより、少なくともＴＦＴ１１ａ、ＴＦＴ１１ｂ、ＴＦＴ１１ｄ、ＥＬ素子１５の動作状態（正常あるいは非正常）を検出あるいは検査を行うことができる。
【１５４９】
なお、本発明の検査方法などにおいて、ゲートドライバ回路１２は、画素１６の形成時に同時に形成した内蔵ゲートドライバ回路１２として説明をするが、これに限定するものではない。たとえば、シリコンチップからなる半導体のゲートドライバＩＣをゲート信号線１７に接続（実装）する構成であってもよい。もちろん、ゲートドライバＩＣを実装し、このゲートドライバＩＣ１７を動作させて検査する方式に限定するものではなく、各ゲート信号線１７あるいは単独のゲート信号線１７ごとにプローブ３５９１でプロービィングすることにより実施してもよい。
【１５５０】
本発明では説明を容易にするため、ソースドライバ回路１４は半導体ＩＣチップ（外付け）とし、ゲートドライバ回路１２は内蔵（基板７１に直接形成されている）であるとして説明をする。
【１５５１】
図３５９は、本発明のアレイ（パネル状態も含む）基板の検査方式を説明するための説明図である。図３５９において、内蔵ゲートドライバ回路１７ａはゲート信号線１７ａと接続されており、外部のクロック、制御信号と電源（図示せず）により動作する。制御信号は、ゲートドライバ制御端子３５９４（信号線（クロック、スタートパルス、シフト信号線）、電源）により供給される。内蔵ゲートドライバ回路１７ｂはゲート信号線１７ｂと接続されており、外部のクロック、制御信号と電源（図示せず）により動作する。制御信号は、ゲートドライバ制御端子３５９４（信号線（クロック、スタートパルス、シフト信号線）、電源）により供給される。
【１５５２】
また、図３５９において、ソース信号線１７はオープン状態であるとして説明をするが、先にも説明したように所定電圧（Ｖｔ電圧以上）を印加し、この所定電圧をＴＦＴ１１ａのゲート端子に印加するように操作してもよいことは言うまでもない。
【１５５３】
図３５９に図示するように、ベースアノード線２６３１にはアノード端子電極３５９２が形成あるいは配置されており、プローブ３５９１を介して電圧（電流の場合もある。一定の電流を外部から印加することによりＥＬ素子１５が発光に要する電流を供給するからである）印加配線３５９３からの電圧もしくは電流をベースアノード線２６３１に印加する。なお、発明では、ベースアノード線２６３１から電圧を印加するとして説明をするが、これに限定されるものではない。カード電極に電圧（Ｖｓｓ）に印加してもよい。ＥＬ素子１５を点灯制御するためには、アノードあるいはカソードの一方を基準にして電圧あるいは電流を印加すればよいからである（つまり、ＥＬ素子１５のアノードとカソード間に電位差が発生するように電圧（電流）を印加する。本発明では、説明を容易にするため、図３５９に図示するように、アノード側に電圧（電流）を印加するとして説明をする。
【１５５４】
ベースアノード線２６３１に電圧を印加することにより、ベースアノード線２６３１から分岐されたアノード配線２６３２にＶｄｄ電圧が印加される。ゲートドライバ回路１２ｂは、制御端子３５９４ｂの制御により、オン電圧を走査し、すべてのゲート信号線１７ｂにオン電圧が印加されるように動作する。もちろん、１本あるいは複数のゲート信号線１７ｂにオン電圧を印加し、他のゲート信号線１７ｂにはオフ電圧を印加し、さらにオン電圧印加位置が走査されるように制御してもよい。本発明は駆動用ＴＦＴ１１ａからＥＬ素子１５にオン電流を流し、ＥＬ素子１５が発光あるいは点灯しないことを検出するものである。したがって、ゲートドライバ回路１２ｂの動作状態に同期して、ＴＦＴ１１ｄがオンオフし、ＥＬ素子１５が点滅動作したとしても、ＥＬ素子１５が点灯する（逆に非点灯を維持）することを検出できれば、検査方法を実現できるからである。また、ＴＦＴ１１ｄをオンオフさせることにより、ＥＬの点滅周期、点灯状態を測定することのよりＥＬ表示パネルの良否、性能を検査あるいは評価することができる。
【１５５５】
なお、先にも述べたが、ソース信号線１８に電圧を印加し、ＴＦＴ１１ａを制御（オン電流を流すなど）、ＥＬ素子１５にソース信号線１８から直接に電流を流すことにより、ＥＬ表示パネルの良否、性能を検査あるいは評価してもよいことは言うまでもない。
【１５５６】
一方、ゲートドライバ１７ａは基本的には、１本以上のゲート信号線１７ａにオン電圧を印加し、このオン電圧を印加したゲート信号線１７ａ位置を走査させる（制御端子３５９４ａで制御する）。この動作により、表示画面５０内の駆動用ＴＦＴ１１ａのゲート端子にはオン電圧が書き込まれ、ＴＦＴ１１ａはオン電流を流せるようになる。もちろん、先に説明したように、ゲートドライバ回路１２ａを制御し、すべてのゲート信号線１７ａがオフ状態となるように制御してもよい。他に、全ゲート信号線１７ａがオン電圧を出力し、次の期間に全ゲート信号線１７ａにオフ電圧を出力するように制御してもよい。この制御は、ゲートドライバ回路１７に付加（形成あるいは作製）された回路構成のイネーブル回路により容易に実現できる。
【１５５７】
なお、以上の事項はゲートドライバ回路１２ｂについても適用される。つまり、イネーブル回路により、全ゲート信号線１７ｂをオン状態にしたり、オフ状態にしたりして検査を実施する。
【１５５８】
図３６０は、本発明の検査装置の構成図である。ベースアノード線２６３１の一端には、アノード端子電極３５９２が形成または配置され、この端子電極３５９２にプローブ３５９１ｃが接続もしくは配置または導通がとれるように構成される。なお、プローブ３５９１などはマニピュレータに配置され、ＸＹＺ方向を移動できるように構成されている。この移動により、端子電極３５９２などに位置決めされる。
【１５５９】
すべてのソース信号線１８は、ショート配線３６３４で電気的に短絡されている。なお、技術的思想は、複数のソース信号線１８を電気的に接続するということである。したがって、ショート配線３６３４でソース信号線１８を短絡することに限定されるものではない。たとえば、導電体材料をソース信号線間に圧接することのより、電気的に接続をとってもよい。また、すべてのソース信号線１８が１つのショート配線３６３４で接続されることに限定するものではなく、偶数番目のソース信号線１８が第１のショート配線３６３４でショートされ、この第１のショート配線３６３４に第１の端子電極３６３１が配置または形成され、奇数番目のソース信号線１８が第２のショート配線３６３４でショートされ、この第２ショート配線３６３４に第１の端子電極３６３１が配置または形成されるように構成してもよい。
【１５６０】
ベースカソード線２６７１の一端には、カソード端子電極３６０６が形成または配置され、この端子電極３６０６にプローブ３５９１ｂが接続もしくは配置または導通がとれるように構成される。これらのプローブ３５９１などはマニピュレータに配置され、ＸＹＺ方向を移動し、複数のアレイが作製された１基板に、順次プロービィングが行われる。
【１５６１】
アノード端子電極３５９２とカソード端子電極３６０６間には電流計３６０４ｃ、３６０４ｂが接続される。また、アノード端子電極３５９２とカソード端子電極３６０６間に電圧源３６０５ａが接続または配置されている。制御回路３６０１は電圧源３６０５ａを制御し、所定の電圧をアノード端子電極３５９２とカソード端子電極３６０６間に印加する。電圧の印加により、電流計３６０４ｃ、３６０４ｂに流れる電流が測定され、制御回路３６０１に入力される。基本的にＥＬ素子１５は電流素子である。したがって、電圧源３６０５ａを用いて、アノード端子電極３５９２とカソード端子電極３６０６間に所定値になるように電圧を印加するのではなく、電流計３６０４が所定の電流が流れるように、電圧源３６０４ａの発生する電圧を所定値にする。
【１５６２】
電流計３６０４ｃに流れる電流は図３５７に図示するＶｄｄ端子（ＴＦＴ１１ａのソース（Ｓ）端子）から流れ込む電流である。したがって、Ｖｄｄ端子には、プログラム電流Ｉｗも流れる。また、ＥＬ素子１５に流れる電流Ｉｅも流れる。電流計３６０４ｂに流れる電流は図３５７に図示するＥＬ素子１５のＶｓｓ端子（ＥＬ素子１５のカソード端子）から流れ出す電流である。したがって、基本的には、ＥＬ素子１５に流れる電流Ｉｅしか流れない。
【１５６３】
プログラム電流Ｉｗは、該当画素行が選択されている時にしか流れない。したがって、１フレームの期間、保持されて電流を流しつづけるＥＬ素子１５電流Ｉｅに比較すると小さい。逆に電流計３６０４ｃの値と、電流計３６０４ｂの値が大きく異なる時、アレイ内に異常があることを検出できる。また、電流計３６０４ｃの値と電流計３６０４ｂの値を検討／評価することによりアレイ、パネル検査を良好に行うことができる。
ベースカソード線２６７１の一端には、カソード端子電極３６０６が形成または配置され、この端子電極３６０６にプローブ３５９１ｂが接続もしくは配置または導通がとれるように構成される。これらのプローブ３５９１などはマニピュレータに配置され、ＸＹＺ方向を移動し、複数のアレイが作製された１基板に、順次プロービィングが行われる。
【１５６４】
ソース信号線ショート端子電極３６３１にプローブ３５９１ａが接続されている。端子電極３６３１には電流計３６０４ａが接続される。また、電圧源３６０５ｂが接続または配置されている。制御回路３６０１は電圧源３６０５ｂを制御し、所定の電圧を端子電極３６３１に印加する。電圧の印加により、電流計３６０４ａに流れる電流が測定され、制御回路３６０１に入力される。
【１５６５】
ソース信号線１８に流れる電流は、基本的にプログラム電流である。ただし、複数のソース信号線１８をショートしているため、電流駆動ではなく、電圧駆動となっている。電流計３６０４ａには画素行が選択されている時にしか流れない。したがって、１フレームの期間、保持されて電流を流しつづけるＥＬ素子１５電流Ｉｅに比較すると小さい。逆に電流計３６０４ａの値が大きく異なる時、アレイ内に異常があることを検出できる。電流計３６０４ａの値を検討／評価することによりアレイ、パネル検査を良好に行うことができる。
【１５６６】
図３９７のように、Ｖｄｄ端子をＯｐｅｎにする場合は、プローブ３５９１を電極などに接触させないようにする。もしくは、図３９７に図示するように、プローブ３５９１への経路にスイッチ６４１を形成または配置し、導通状態と、ハイインピーダンス状態（オープン）状態とを切り替えられるようにする。
【１５６７】
図３９７のように構成すれば、プローブ３５９１を移動せずに、プローブをベースソース線２６３１などと接触あるいは非接触状態にすることができる。したがって、本発明の検査方法を容易に実現できるようになる。
【１５６８】
検査は、図３５９で説明したように、ベースアノード線２６３１に電圧を印加することにより、ベースアノード線２６３１から分岐されたアノード配線２６３２にＶｄｄ電圧が印加される。ゲートドライバ回路１２ｂは、制御端子３５９４ｂの制御により、オン電圧を印加するゲート信号線１７ｂの位置を走査し、すべてのゲート信号線１７ｂにオン電圧が印加されるように動作する。もちろん、イネーブル端子を用いて、すべてのゲート信号線１７ｂに一度にオン電圧を印加するように構成してもよい。また、イネーブル端子を制御し、クロックに同期して、ＴＦＴ１１ｄをオンオフさせ、ＥＬ素子１５を点滅動作させることにより、検査を実施してもよい。この検査時に流れる電流計３６０４の電流値により、アレイ、パネル検査／評価を実施することもできる。
【１５６９】
一方、ゲートドライバ１７ａは基本的には、１本以上のゲート信号線１７ａにオン電圧を印加し、このオン電圧を印加したゲート信号線１７ａ位置を走査させる（制御端子３５９４ａで制御する）。この動作により、表示画面５０内の駆動用ＴＦＴ１１ａのゲート端子にはオン電圧が書き込まれ、ＴＦＴ１１ａはオン電流を流せるようになる。もちろん、先に説明したように、ゲートドライバ回路１２ａを制御し、すべてのゲート信号線１７ａがオフ状態となるように制御してもよい。他に、全ゲート信号線１７ａがオン電圧を出力し、次の期間に全ゲート信号線１７ａにオフ電圧を出力するように制御してもよい。この制御は、ゲートドライバ回路１７に付加（形成あるいは作製）された回路構成のイネーブル回路により容易に実現できる。
【１５７０】
ＥＬ素子１５の点灯状態は、カメラ（光学的入力手段）３６０２で行う。カメラはイメージセンサを有しておき、ゲートドライバ回路１２の制御信号に同期して、順次、表示画面５０の表示状態を取り込むように構成されている。この表示状態から、非点灯状態である画素１６を検出する。また、本来、非点灯状態の印加信号の時に、点灯する欠陥画素１６を検出する。
【１５７１】
なお、図３６０では、カメラあるいはイメージセンサあるいはホトマルなどで検査もしくは評価などするとしたが、これに限定するものではない。本発明は光学的にアレイ、パネルなどを検査あるいは評価あるいは測定あるいは検出するものである。したがって、人間の目を用いて、視覚的にアレイ、パネルなどを検査あるいは評価あるいは測定あるいは検出してもよい。
【１５７２】
また、光学的にのみ限定するものではない。ＴＦＴ１１あるいはＥＬ素子１５あるいは信号線（１７、１８など）に流れる電流を直接検出したり、電流が流れることにより発生する電界あるいは磁界を検出したりするものである（ホール素子、コイルなどで測定あるいは検出できる）。ＴＦＴ１１あるいはＥＬ素子１５あるいは信号線（１７、１８など）から放出される電子あるいは電荷あるいは光子を検出することにより、アレイ、パネルなどを検査あるいは評価あるいは測定あるいは検出してもよい。また、磁気歪みを検出することにより、アレイ、パネルなどを検査あるいは評価あるいは測定あるいは検出してもよい。
【１５７３】
以上の実施例は、光学的に画素１６欠陥などを検出するということを前提に実施例を説明した。しかし、図３５７において、ＥＬ素子１５が形成されていない状態（アレイ状態）でも検査を実施できる。プログラム電流Ｉｗを検出することにより、トランジスタ１１ａ、１１ｂ、１１ｃの欠陥を検出できるからである（電気的検査）。したがって、図３６０に図示する本発明の検査装置は、光学的検査装置だけではなく、電気的検査装置としても用いることができる。
【１５７４】
以上の本発明の検査方式は、Ｖｄｄ端子（ＴＦＴ１１ａのソース端子）にＶｄｄ電圧を印加して検査を実施するものであった。そのため、ベースアノード線２６３１にＶｄｄ電圧を印加することにより、ベースアノード線２６３１から分岐されたアノード配線２６３２にＶｄｄ電圧が印加した。
【１５７５】
しかし、ＥＬ素子１５を点灯させ、検査を実施するのはこの方法だけではなく、図３６１の構成でも実施することできる。図３６１と図３５７の相違は、Ｖｄｄ端子をオープン（インピーダンス無限大）にした点である。図３６０の検査回路ではプローブ３５９１ｃを非接触状態にした状態である。ただし、プローブ３５９１ｂは端子電極３６０６と接触させ、電圧源３６０６ｂとの電位関係を所定値にしておく（つまり、電圧源３６０５ａと３６０５ｂとは、グラント共通にされており、プローブ３５９１ａ、３５９１ｂ、３５９１ｃに印加する電位は独立に電位設定を行えるように構成されている）。以上のように、図３６０の検査回路を用いて、図３６１で説明する検査方法を実施することができる。
【１５７６】
図３６１に図示するようにＶｄｄ端子を‘Ｏｐｅｎ’にすることにより、駆動用ＴＦＴ１１ａの電流経路はなくなる。ゲートドライバ回路１２ａを制御し、ゲート信号線１７ａにオン電圧（Ｖｇｌ）を印加すれば、ＴＦＴ１１ｂ、ＴＦＴ１１ｃがオン状態となる。また、ゲートドライバ回路１２ａを制御し、ゲート信号線１７ｂにオン電圧（Ｖｇｌ）を印加すれば、ＴＦＴ１１ｄがオン状態となる。この状態で、電圧源３６０５ｂからＶｓ電圧（Ｖｓ＞Ｖｓｓ）をソース信号線１８に印加すれば、ソース信号線１８からＴＦＴ１１ｃ→ＴＦＴ１１ｄ→ＥＬ素子１５→Ｖｓｓ端子なる電流Ｉｓが流れる電流経路が発生する。したがって、ソース信号線１８の電圧印加により図３６２に図示するようにＥＬ素子１５を点灯させることができる。
【１５７７】
ゲートドライバ回路１２ｂを制御して、すべてのゲート信号線１７ｂにオン電圧を印加する（表示画面５０内のＴＦＴ１１ｄはオン状態）。また、ゲートドライバ回路１２ａを制御し、ゲート信号線１７ａに順次、オン電圧（Ｖｇｌ）を印加（走査状態）する。すると、１画素行が順次、選択され、１画素行が点灯する。そして、この点灯画素行が画面の上から下に移動する。この点灯画素行をカメラ３６０２で観察することにより、画素欠陥を検出することができる。もちろん、ソース信号線１８にＶｓ電圧を印加しない状態で点灯する画素があれば、この画素１６は欠陥であることを検出することができる。
【１５７８】
また、ゲートドライバ回路１２ｂを制御して、すべてのゲート信号線１７ｂにオン電圧を印加する（表示画面５０内のＴＦＴ１１ｄはオン状態）。また、ゲートドライバ回路１２ａを制御し、すべてのゲート信号線１７ａにオン電圧（Ｖｇｌ）を印加する。すると、画面５０全体が点灯状態となる。この点灯画面をカメラ３６０２で観察することにより、画素欠陥を検出することができる。
【１５７９】
なお、ソース信号線１８にＶｓ電圧を印加することは、ソース信号線１８にソースドライバＩＣ１４を実装し、このソースドライバＩＣ１４を動作させることによっても実現することができる。この場合、前記ソースドライバＩＣ１４が電流駆動方式のＩＣであれば、ソース信号線１８に印加される信号はＶｓではなく、電流Ｉｓである。重要なのは、本発明はソースドライバＩＣ（回路）１４を動作させて行う検査方法も技術的範疇であることである。
【１５８０】
また、本発明の検査方式では、表示画像は、白ラスターに限定されるものではなく、クロスパッチ、縦ストライプ、横ストライプ、チェッカー、階調パターン、カラーバー、ウインドウなどを表示させて行っても良い。
【１５８１】
なお、図３６２では、Ｖｄｄ端子（駆動用ＴＦＴ１１ａのソース（Ｓ）端子）をＯｐｅｎにして、本発明の検査方式を実施するとしたが、これは一例である。たとえば、図３９８に図示するように、Ｖｄｄ端子に−電圧（少なくとも、駆動用ＴＦＴ１１ａがゲート信号線１７ａの電位状態にかかわらず、オフする電圧である。もしくは、電流が流れても検査に影響を与えない状態にする電圧である）を印加しても、ソース信号線１８→ＴＦＴ１１ｃ→ＴＦＴ１１ｄ→ＥＬ素子１５→Ｖｓｓなる電流経路が発生する。この状態でＥＬ素子１５が発光すれば光学的に検査を実施することができる。また、電流Ｉｓを電流計で直接に、電流Ｉｓの経路にピックアップ抵抗を接続し、ピックアップ抵抗５３１の両端の電圧を検出すれば、間接的に電圧計３９９１（電圧測定手段）で測定することができる（図３９９を参照のこと）。したがって、検査を行うことができる。
【１５８２】
また、ＥＬ素子１５のカソード−アノード間（画素電極−カソード電極間）に短絡が発生しているかどうか検査する場合（つまり、ＥＬ膜が破れている）は、図３９８の（ｂ）に図示するように電圧を印加することにより検査を行うことができる。図３９８の（ｂ）では、ＥＬ素子１５のカソード端子に高い電圧（一例としてＶｓ電圧）を印加する（なお、図３９８の（ａ）のように電流経路を発生する場合は低い電圧でもよい）。この状態で、ゲート信号線１７ａ、ゲート信号線１７ｂにオン電圧を印加すれば、Ｖｓｓ端子→ＥＬ素子→ＴＦＴ１１ｄ→ＴＦＴ１１ｃ→ソース信号線１８なる電流経路が発生する。したがって、電気的にアレイ（パネル）に検査を実施することができる。また、電流Ｉｓを電流計で直接に、電流Ｉｓの経路にピックアップ抵抗５３１を接続し、ピックアップ抵抗５３１の両端の電圧を検出すれば、間接的に電圧計で測定することができる。
【１５８３】
また、Ｖｓ電圧、Ｖｓｓ電圧は、直流電圧または直流電流のように表現しているが、これに限定するものではない。たとえば、図４００に図示するように、信号発生器４００１（信号発生手段）を接続してもよい。
【１５８４】
以上の実施例は、検査時は、図４０１のように構成される。内蔵ゲートドライバ回路１２ａ、１２ｂが接続され、このゲートドライバ回路１２を制御することにより、ゲート信号線１７ａ、１７ｂにオンオフ電圧が印加される。この印加状態により、検査画素行が順次、選択され、検査が実施される。本発明は、基本的には、画素の発光状態を光学的に検出し、検査を実施する。電気的に検査を実施する場合は、図４０１に図示するように、ソース信号線１８の接続端子２６３３などにプロ−ブ３５９１を接触させ、プローブ３５９１に流れる電流を直接に、あるいは、ピックアップ抵抗５３１に流れる電流を電圧計３２６７１で測定することのより実施する。
【１５８５】
なお、以上の事項は、他の画素構成の検査方式も適用されることはいうまでもない。また、他の本発明の他の検査方式の実施例に適用されることも言うまでもない。ＥＬ素子１５を形成後に検査を実施する場合は、ＥＬ膜の封止を行ってから実施する。
【１５８６】
また、図３６０の検査回路を用いて、図３６１、図３６２で説明した第２の検査方法と、図３５７、図３５８で説明した第１の検査方法の両方を実施することができる。この第１の検査方法と第２の検査方法の両方を実施することにより、画素１６のＴＦＴ１１ａ、１１ｂ、１１ｃ、１１ｄ、ＥＬ素子１５のすべての電流パスを実施したことになる。したがって、完全な検査を実現できる。また、以降に説明する本発明の他の検査方法を単独であるいは組み合わせて実施してもよい。
【１５８７】
ゲートドライバ回路１２ａを１画素行ずつ、順次、走査すれば、１画素行ずつ点灯させることができる。ゲートドライバ回路１２ａを制御し、すべてのゲート信号線１７ａにオン電圧を印加すれば、画面５０全体を表示することができる。また、１画素行飛ばし（偶数行、奇数行）で交互に点灯させて検査を行ってもよい。複数画素行（２画素行、４画素行など）の組みで、順次、走査して検査を行ってもよい。また、画面を分割（画面５０を４分割して、この４分割の領域を順次点灯するなど）して、順次検査を行ってもよい。
【１５８８】
以上の事項は、図３５７、図３５９、図３６０などで説明した本発明の検査方式においても適用できることは言うまでもない。なお、以上の事項は以降に説明する他の本発明の検査方式においても適用できる。
【１５８９】
図３６３に図示するようにソース信号線１８をショート配線３６３４でショートしておく。ショート配線３６３４はソース信号線１８と同時に形成しておく。ショート配線３６３４を形成しておくことにより、静電気対策にもなる。ショート配線３６３４の一端にソース信号線端子電極３３３１３を形成または配置し、図３６０に図示するように、この端子電極３３３１３にプロ−ブ３５９１ａを接続し、このプローブ３５９１ａは電圧（電流）印加配線３５９３が接続されている。
【１５９０】
一方、ソース信号線１８の一端には、チェック端子電極３６３３が形成されている。チェック端子３６３３は各ソース信号線１８の電位をチェックあるいは測定するためのものである。アレイ検査後、ＡＡ‘線で切断することにより、各ソース信号線１８は分離されて、アレイが完成する。
【１５９１】
なお、本発明の検査方式において、画素構成は図３５７に限定されるものではない。たとえば、画素構成がカレントミラーの構成であっても適用することができる。また、画素構成が電圧駆動の画素構成であっても適用することができる。
【１５９２】
以下、図面を参照しながら、本発明の他の実施例について説明をする。図３６４は本発明の検査方法を説明するための説明図である。図３６４の画素構成では、プログラム電流Ｉｗをソース信号線１８に印加する。プログラム電流Ｉｗは１μＡ〜１０μＡの電流である。駆動用ＴＦＴ１１ａは所定のプログラム電流Ｉｗが流れるように駆動される。つまり、駆動用ＴＦＴ１１ａのゲート（Ｇ）端子の電位は変化する。この所定の電流Ｉｗを流すための、ＴＦＴ１１ａのゲート端子（Ｇ）の電位をＶｔと呼ぶ。
【１５９３】
たとえば、ある画素の駆動用ＴＦＴ１１ａはＩｗ電流を流すのに、ゲート端子はＶｄｄ電圧よりもＶｔ２だけ低くする必要がある（図３６４の（ａ）の実線）。他のある画素の駆動用ＴＦＴ１１ａはＩｗ電流を流すのに、ゲート端子はＶｄｄ電圧よりもＶｔ１だけ低くする必要がある（図３６４の（ａ）の点線）。これらのＶｔはソース信号線１８の電位の変化であるが、画素１６のＴＦＴ１１ａの特性を示していることになる。
【１５９４】
ゲートドライブ回路１２を制御し、１ゲート信号線１７ａにオン電圧を印加する。つまり、１画素行ずつ、順次選択していく（他のゲート信号線１７ａにはオフ電圧が印加されている）。また、ソース信号線１８にはＩｗ電流を流すように設定する。ゲート信号線１７ａにオン電圧が印加され、選択された画素１６のＴＦＴ１１ａのゲート端子は、所定電流Ｉｗを流すに必要とするＶｔ電圧となる。
【１５９５】
ゲート信号線１７ｂにはオフ電圧を印加しておく。オフ電圧に印加によりＴＦＴ１１ｄはオフ状態となり、駆動用ＴＦＴ１１ａとＥＬ素子１５とは切り離された状態となる。したがって、ＥＬ素子１５が形成されていないアレイ状態でも本発明の検査方法を適用できる。
【１５９６】
以上のように、ゲート信号線１７ａのオン電圧位置を、１水平走査期間（１Ｈ）に同期して順次シフトしていくと、図３６５に図示するようにソース信号線１８電位が変化する（図３６４も参照のこと）。変化は、１Ｈに同期して出力される。なお、１Ｈに同期すること限定されるものではない。画像を表示するのではなく、検査のためだからである。したがって、１Ｈとは、１画素行を順次選択するという意味であって、説明を容易にするためである。１Ｈは任意の固定の時間（期間）であって良い。
【１５９７】
図３６６は、図３６４の検査方法を実施するための検査回路である。基本的に図３６０の検査回路と同一である。異なる点は、各ソース信号線１８の電極端子２６３３にプローブ３５９１を接続し、ソース信号線１８にプログラム電流Ｉｗを印加している点である。プログラム電流Ｉｗは、基準電圧回路３６６１の電圧値により変更あるいは調整できる。
【１５９８】
プログラム電流Ｉｗは１μＡ以上１０μＡ以下に設定する。基本的には、パネルを駆動するのに必要な最大値の電流で実施する。また、黒書き込み状態（黒表示時）の検討するため、１００ｎＡ以下の低電流で測定してもよい。
【１５９９】
基準電圧回路３６６１が出力する基準電圧Ｖａは、オペアンプ７２２の＋端子に印加される。オペアンプの＋端子と−端子は同一電位となるから、トランジスタ３３１３にはソース信号線１８に流れる電流Ｉｗ＝Ｖａ／Ｒｍが流れる。したがって、すべてのソース信号線１８には定電流Ｉｗが流れる。
【１６００】
以上の回路構成によれば、ソース信号線１８に定電流Ｉｗが流れるから、ゲート信号線１７ａを順次シフトしていくと、図３６５の電圧波形を測定することができる。この電圧波形をＡＤ（アナログ−デジタル）変換して、パーソナルコンピュータ（ＰＣ）３６６２などのデータ収集手段および制御手段に取り込む。
【１６０１】
ソース信号線１８には微小な電流が流れることから、インピーダンスが高い状態である。この状態で、ソース信号線１８の電位変化（あるいは絶対値）を良好に測定するためには、高インピーダンス回路（たとえば、ＦＥＴ回路で構成された入力オペアンプの入力端子）をソース信号線１８に接続する。また、ＱＣＩＦ＋パネルの場合、１７６×ＲＧＢ＝５２８本のソース信号線１８がある。このソース信号線１８のすべてに、ＡＤコンバータを配置することは困難である。そこで、入力オペアンプの出力端に、マルチプレクサタイプのアナログスイッチを配置する。このアナログスイッチの出力にＡＤコンバータを配置し、このＡＤコンバータからのデータをパーソナルコンピュータ（ＰＣ：制御手段）３６６２に取り込む。図３６６では、この高インピーダンス回路、アナログスイッチなどを３６６３として表現している。なお、端子電極２６３３との接続状態を図３７０に図示する。
【１６０２】
図３６７がソース信号線１８の電位を測定する回路（検査回路）のデータ測定のタイミングチャートである。図３６７の（ａ）は１Ｈに同期したソース信号線１８の電位変化を示している。図３６７の（ｂ）はゲート信号線１７ｂの電位を図示している。つまり、１画素行ずつオン電圧位置がシフトされていることを示している。この選択画素行に同期して、選択された画素行のＴＦＴ１１ａが動作し、ソース信号線電位（図３６７の（ａ））が変化する。
【１６０３】
図３６７の（ｃ）はＰＣ３６６２へのデータ取り込み信号である（アナログスイッチの切り替え信号ということもできる）。このデータ取り込み信号の立ち上がりでＰＣ３６６２にデータが取り込まれる。
【１６０４】
ＰＣ３６６２では取り込まれたデータの値を評価／判断する。この結果により、アレイあるいはパネルの欠陥状態、欠陥位置、欠陥モード、不良状態などを検出あるいは検査する。
【１６０５】
図３５７の画素構成で、ゲート信号線１７ａにオン電圧を印加し、ゲート信号線１７ｂにオフ電圧を印加した状態（図３６６の検査方式）では、Ｖｄｄ端子→ＴＦＴ１１ａのＳＤ間→ＴＦＴ１１ｃ→ソース信号線１８への電流経路が生じる。
【１６０６】
ＴＦＴ１１ａにＳＤショート（チャンネルショート）が発生していると、ソース信号線１８にはＶｄｄ電圧が出力される（図３６８の（ａ））。したがって、ＴＦＴ１１ａのＳＤショート（画素欠陥）を検出できる。また、ゲート信号線１７ａが断線していれば、プログラム電流Ｉｗの経路は発生しないので、ソース信号線１８の電位がグランド電位に近くなる（図３６８の（ｂ）を参照）。したがって、ゲート信号線１７ａの断線などの線欠陥も検出できる（検査できる）。また、すべてのゲート信号線１７ａにオフ電圧を印加した状態で、規定以外の電圧がソース信号線１８に出力されていれば、ＴＦＴ１１ｃあるいはＴＦＴ１１ｂに欠陥が発生しているなどの検出もできる。また、Ｖｄｄ端子にＶｄｄ電圧を印加するか、図３６１のように、Ｖｄｄ端子をＯｐｅｎにするかを変化させることにより欠陥を詳細に検討、検査することができる。
【１６０７】
図３６９の（ａ）に図示するように、１画素列（１つのソース信号線１８に接続された画素１６）のソース信号線１８の信号線電位を測定することにより、最大電圧Ｖｔｍａｘ、最小電圧Ｖｔｍｉｎを検出することができる。この最大電圧と最小電圧との差が所定値以上の場合に、測定あるいは検査しているアレイまたはパネルを不良と判定することも容易である。また、アレイまたはパネル内のＶｔ分布を測定し、図３６９の（ｂ）に図示するように、ＴＦＴ１１ａの特性分布を求めることができる。この特性分布から、Ｖｔの標準偏差、平均値を算出することができる。また、Ｖｔの標準偏差、平均値が所定範囲以外の時、測定あるいは検査しているアレイまたはパネルを不良と判定することも容易である。
【１６０８】
本発明の検査方法は、ゲートドライバ回路１２を制御して、少ないとも１本のゲート信号線１７ａにオン電圧を印加し、ソース信号線１８にプログラム電流を流すことにより、画素１６の検査を行う。
【１６０９】
なお、以上の実施例において、１画素行ずつ、選択し、ソース信号線１８に出力されるＶｔを測定あるいは検査するとしたが、これに限定するものではない。複数画素行を同時に選択しても、ソース信号線１８の電位は変化する。この場合であっても、図３６８に図示するような画素欠陥（ゲート断線、ＳＤショートなど）を検出することができる。したがって、検査を高速に実施するためには、まず、複数本のゲート信号線１８を選択し、概略の欠陥を検出した後、欠陥がある箇所を再度、１ゲート信号線１７ａずつオン電圧を印加して、欠陥位置あるいは欠陥状態を特定すればよい。
【１６１０】
本発明の検査方式において、すべてのソース信号線１８には一度にプロービィングすることを要しない。たとえば、図３７１に図示するように、１本ごとにプロービィングしてもよい。つまり、偶数番目のソース信号線１８ｂはオープンにし、奇数番目のソース信号線１８ａの端子電極２６３３ａにプローブ３５９１をプロービィングして、本発明の検査方式を実施してもよい。ソース信号線１８ａに接続された画素１６を検査後、偶数番目のソース信号線１８ｂの端子電極２６３３ｂにプロ−ビィングしてソース信号線１８ｂに接続された画素を検査する。
【１６１１】
以上の実施例では、ソースドライバＩＣ１４を接続する接続端子２６３３にプローピィングするものであった。しかし、接続端子２６３３にプローピィングすると、接続端子２６３３に凹凸が発生し、ソースドライバＩＣ１４のＣＯＧ接続がやりにくくなる。
【１６１２】
図３７２の実施例では、接続端子２６３３を表示画面５０間に検査電極３７２１を配置または形成している。また、内蔵のゲートドライバ回路１２を動作あるいは制御（図３６７などのシフト動作など）させる（する）ため、ゲートドライバ回路１２の制御信号線および電源端子にも検査端子３７２１を形成または配置している。したがって、プロービィングすることにより、ゲートドライバ回路１２を制御して、ゲート信号線１７のオン電圧、オフ電圧の印加位置を容易に制御することができる。
【１６１３】
図３７２では、複数に分割して検査できるようにするため、検査電極３７２１は検査電極３７２１ａと３７２１ｂを形成または配置している。偶数番目のソース信号線１８ｂはオープンにし、奇数番目のソース信号線１８ａの端子電極２６３３ａにプローブ３５９１をプロービィングして、本発明の検査方式を実施する。ソース信号線１８ａに接続された画素１６を検査後、偶数番目のソース信号線１８ｂの端子電極２６３３ｂにプロ−ビィングしてソース信号線１８ｂに接続された画素を検査する。奇数番目のソース信号線１８ａを検査する際にも、偶数板目のソース信号線１８ｂを検査する際も、ゲートドライバ回路１２を制御できるように、信号線３５９４に電圧、信号を印加できるように構成している。
【１６１４】
検査電極３７２１が形成されたソース信号線１８の他端には、図３７３に図示するようにチェック端子電極３７３１が形成または配置されている。チェック端子３７３１は、３段千鳥配置となっている。１段目が赤色のソース信号線１８に接続されたチェック端子電極３７３１Ｒである。２段目が赤色のソース信号線１８に接続されたチェック端子電極３７３１Ｇである。３段目が赤色のソース信号線１８に接続されたチェック端子電極３７３１Ｂである。
【１６１５】
チェック端子電極３７３１もソース信号線１８の電位変化を観察あるいはモニターするためのものである。プローブ３５９１を接続することにより、図３６９の評価、図３６８の検査などを容易に実施することができる。
【１６１６】
図３６６などで説明した検査方式の課題は、図３５７のＴＦＴ１１ｄの検査が完全に実施できないことである。特に、ＴＦＴ１１ｄのチャンネル（ＳＤ）の状態が検査できない。この課題を解決するためには、図３７４に図示するように、画素１６にＴＦＴ１１ｇを付加（形成または配置）すればよい。ＴＦＴ１１ｇのソース（Ｓ）端子は隣接のソース信号線１８ｂに接続され、ドレイン（Ｄ）端子はＥＬ素子１５のアノード端子に接続されている。また、ゲート（Ｇ）端子はゲート信号線１７ｇに接続されている。
【１６１７】
ゲート信号線１７ｇにオン電圧を印加することにより、ＴＦＴ１１ｇがオンする。また、ソース信号線１８ｂにＶｓ電圧を印加する。すると、ソース信号線１８ｂ→ＴＦＴ１１ｇ→ＴＦＴ１１ｄ→ＴＦＴ１１ｃ→ソース信号線１８ａの経路で流れる電流パスＩｓが形成される。したがって、ＴＦＴ１１ｄの検査を容易に実施することができる。なお、ゲート信号線１７ｇにオフ電圧を印加することによりＴＦＴ１１ｇはオフにすることができる。したがって、検査時以外は、ゲート信号線１７ｇにオフ電圧を印加しておく。
【１６１８】
また、Ｖｓ電圧を−電圧とすることにより、ソース信号線１８ｂからＥＬ素子１５に逆バイアス電圧（Ｖｓ＜Ｖｓｓ）を印加することができる。もちろん、逆バイアス電圧を印加するときは、ゲート信号線１７ｇにオン電圧を印加する。
【１６１９】
なお、図３６６などにおいて、ゲートドライバ回路１２は内蔵ゲートドライバ回路（半導体チップとして外付けでない）としたが、これに限定するものではない。図３８４に図示するように、ゲートドライバＩＣ１２を半導体チップで形成し、接続端子３７２１に接続（ＣＯＧ工法などを用いて）してもよい。この場合は、ゲート信号線１７にオンオフ電圧を印加するゲートドライバ回路１２がない。そのため、図３８４に図示するようにプローブ３５９１を接続端子３７２１（もしくは検査電極３７２１）に圧接して、各ゲート信号線１７にオン電圧またはオフ電圧を印加する。
【１６２０】
図３６３では、プローブ３５９１を介して、ソース信号線１８に電圧を印加するとしたが、これに限定するものではない。ソースドライバＩＣ１４を基板７１に実装した後は、ソースドライバＩＣ１４を動作させて、ソース信号線１８に電圧Ｖｓを印加してもよい。図３８５はその実施例である。以前にも説明したように、本発明のソースドライバＩＣ１４にはプリチャージ回路を形成（構成あるいは配置）している。このプリチャージ回路（図７０などを参照のこと）を用いて本発明の検査を実施する。
【１６２１】
図３８５の構成では、ソースドライバＩＣ１４の外部にプリチャージ電圧の調整回路が配置されている。図３８５では単純に概念的に記載している。抵抗５３１によりＶｐ電圧からＶｓ電圧を形成する。このＶｓ電圧はスイッチ６４１を制御することにより、各ソース信号線１８に印加する。他の点は以前に説明した本発明の検査方法と同様であるので説明を省略する。
【１６２２】
以上の実施例では、図３５７の画素構成における検査方式の説明であった。しかし、本発明はこれに限定するものではなく、他の画素構成においても本発明の検査方式を実施することができる。
【１６２３】
図３８６はカレントミラータイプの画素構成（図３８とその説明なども参照のこと）である。図３８６の画素構成の検査では、まず、ソース信号線１８にＴＦＴ１１ｂのＶｔ電圧以上のＶｓ電圧を印加する。また、ゲート信号線１７ａ、１７ｂのオン電圧を印加し、ＴＦＴ１１ｃ、ＴＦＴ１１ｄをオンさせて、Ｖｓ電圧をＴＦＴ１１ｂのゲート端子に書き込む（図３８８の（ａ））。次に、ゲート信号線１７ｂにオフ電圧を印加し、ＴＦＴ１１ｄをオフさせる。すると図３８７に図示するようにＶｄｄ端子→ＴＦＴ１１ｂ→ＥＬ素子１５→Ｖｓｓ端子なる電流経路が発生し、ＥＬ素子１５が点灯する。したがって、ＥＬ素子１５の点灯検査を行うことができる。また、図３８８の（ｂ）に図示するように、Ｖｄｄ端子→ＴＦＴ１１ａ→ＴＦＴ１１ｃ→ソース信号線１８なる電流Ｉｓの経路が発生する。したがって、ＴＦＴ１１ａ、ＴＦＴ１１ｂ、ＴＦＴ１１ｃ、ＴＦＴ１１ｄ、ＥＬ素子１５の検査を実施することができる。
【１６２４】
図３８９は電圧駆動の画素構成である。ソース信号線１８に印加された電圧をＴＦＴ１１ｂで駆動用ＴＦＴ１１ａのゲート端子に書き込み、この電圧に応じた電流をＥＬ素子１５に印加する構成である。従来の電圧駆動の２ＴＦＴ画素構成と異なる点は、リセット用のＴＦＴ１１ｅが付加（形成または配置）されている点である（図４４とその説明なども参照のこと）。
【１６２５】
図３８９に図示するように、ゲート信号線１７ａにオン電圧を印加することにより、ＴＦＴ１１ｂがオンし、ゲート信号線１７ｂにオフ電圧を印加することにより、ＴＦＴ１１ｅがオフする。したがって、図３９０の（ａ）に図示するように、駆動用ＴＦＴ１１ａのゲート端子にＶｓ電圧が書き込まれる。次に、図３９０の（ｂ）のように、ソース信号線１８へのＶｓ電圧の印加を止め、定電流回路に接続し、ゲート信号線１７ｂにオン電圧を印加すれば、Ｖｄｄ端子→ＴＦＴ１１ａ→ＴＦＴ１１ｅ→ＴＦＴ１１ｂ→ソース信号線１８なる電流Ｉｓの経路が発生する。したがって、ＴＦＴ１１ａ、ＴＦＴ１１ｂ、ＴＦＴ１１ｅ、ＥＬ素子１５の検査を実施することができる。
【１６２６】
なお、図３９０の実施例では、ＥＬ素子１５に流れる電流を阻止するために、Ｖｓｓ端子をオープン（ハイインピィーダンス状態）にしておく。または、Ｖｓｓ端子の電圧をＥＬ素子１５に流れないように高くしておく。または、アレイ状態でＥＬ素子１５が形成されていないときは、駆動用ＴＦＴ１１ａのドレイン（Ｄ）端子とＶｓｓ端子間はハイインピィーダンス状態であるから、本発明の検査方式を実施できる。以上の事項は本発明の他の検査方式においても同様である。
【１６２７】
図３９１に図示するように、図４４の画素構成であれば、さらに良好な検査を実現できる。図３９１に図示するように、ゲート信号線１７ａおよび１７ｅにオン電圧を印加することにより、ＴＦＴ１１ｂ、ＴＦＴ１１ｅがオンし、ゲート信号線１７ｂにオフ電圧を印加することにより、ＴＦＴ１１ｄがオフする。したがって、図３９２の（ａ）（ｂ）に図示するように、ＥＬ素子１５が形成されていても、ＴＦＴ１１ｄによりＥＬ素子１５への電流経路を遮断することができる。そのため、Ｖｄｄ端子→ＴＦＴ１１ａ→ＴＦＴ１１ｅ→ＴＦＴ１１ｂ→ソース信号線１８なる電流Ｉｓの経路が発生する。したがって、ＴＦＴ１１ａ、ＴＦＴ１１ｂ、ＴＦＴ１１ｅ、ＥＬ素子１５の検査を実施することができる。
【１６２８】
また、Ｖｄｄ端子をＯｐｅｎにし、ソース信号線１８にＶｓ電圧を印加する。また、ゲート信号線１７ａ、１７ｂおよび１７ｅにオン電圧を印加することにより、ＴＦＴ１１ｂ、ＴＦＴ１１ｄ、ＴＦＴ１１ｅがオンする。したがって、ソース信号線１８→ＴＦＴ１１ｂ→ＴＦＴ１１ｅ→ＴＦＴ１１ｄ→ＥＬ素子１５→Ｖｓｓ端子なる電流Ｉｓの経路が発生する。したがって、画素が正常であればＥＬ素子１５が点灯する。したがって、ＴＦＴ１１ａ、ＴＦＴ１１ｂ、ＴＦＴ１１ｄ、ＴＦＴ１１ｅ、ＥＬ素子１５の検査を実施することができる。
【１６２９】
図３９３に図示する検査方式も実施できる。ゲート信号線１７ａにオン電圧を印加することにより、ＴＦＴ１１ｂがオンし、ゲート信号線１７ｂおよび１７ｅにオフ電圧を印加することにより、ＴＦＴ１１ｅ、ＴＦＴ１１ｄがオフする。したがって、図３９３の（ａ）に図示するように、駆動用ＴＦＴ１１ａのゲート端子にＶｓ電圧が書き込まれる。次に、図３９３の（ｂ）のように、ゲート信号線１７ｂにオン電圧し、ゲート信号線１７ａおよび１７ｅにオフ電圧を印加すれば、Ｖｄｄ端子→ＴＦＴ１１ａ→ＴＦＴ１１ｄ→ＥＬ素子１５→Ｖｓｓ端子なる電流Ｉｅの経路が発生する。したがって、ＴＦＴ１１ａ、ＴＦＴ１１ｂ、ＴＦＴ１１ｄ、ＴＦＴ１１ｅ、ＥＬ素子１５の検査を実施することができる。
【１６３０】
図３８６に付加して、図３９４に図示するように、ＴＦＴ１１ｆを追加すれば、カレントミラーの画素構成において、駆動用ＴＦＴ１１ｂの検査も実施することができる。ＴＦＴ１１ｆはソース（Ｓ）端子がＥＬ素子１５のアノード端子に接続され、ドレイン（Ｄ）端子がコンデンサ１９の一方の端子に接続されている。また、ＴＦＴ１１ｆのゲート端子はゲート信号線１７ｃに接続されている。
【１６３１】
図３９４に図示するように、ゲート信号線１７ａおよび１７ｂにオン電圧を印加し、ゲート信号線１７ｃにオフ電圧を印加する。ＴＦＴ１１ｃ、ＴＦＴ１１ｄがオンし、ＴＦＴ１１ｆがオフする。この状態で、駆動用ＴＦＴ１１ｂのゲート（Ｇ）端子にソース信号線１８からＶｓ電圧を印加する。月に、図３９５に図示するように、ゲート信号線１７ｃにオン電圧を印加し、ＴＦＴ１１ｆをオンさせる。すると、Ｖｄｄ端子→ＴＦＴ１１ｂ→ＴＦＴ１１ｆ→ＴＦＴ１１ｄ→ＴＦＴ１１ｃ→ソース信号線１８なる電流Ｉｓの経路が発生する。したがって、ＴＦＴ１１ａ、ＴＦＴ１１ｂ、ＴＦＴ１１ｄ、ＴＦＴ１１ｅ、ＴＦＴ１１ｆの検査を実施することができる。
【１６３２】
また、この状態で、図３９６に図示するように、Ｖｄｄ端子をＯｐｅｎにし、ソース信号線１８にＶｓ電圧を印加すれば、ソース信号線１８→ＴＦＴ１１ｃ→ＴＦＴ１１ｄ→ＴＦＴ１１ｆ→ＥＬ素子１５→Ｖｓｓ端子なる電流Ｉｓの経路が発生する。ＥＬ素子の点灯検査を実現できる。したがって、ＴＦＴ１１ａ、ＴＦＴ１１ｂ、ＴＦＴ１１ｄ、ＴＦＴ１１ｅ、ＴＦＴ１１ｆ、ＥＬ素子１５の検査を実施することができる。
【１６３３】
つぎに、本発明の駆動方式を実施する本発明の表示機器についての実施例について説明をする。図１５７は情報端末装置の一例としての携帯電話の平面図である。筐体１５７３にアンテナ１５７１、テンキー１５７２などが取り付けられている。１５７２などが表示色切換キーあるいは電源オンオフ、フレームレート切り替えキーである。
【１６３４】
キー１５７２を１度押さえると表示色は８色モードに、つづいて同一キー１５７２を押さえると表示色は４０９６色モード、さらにキー１５７２を押さえると表示色は２６万色モードとなるようにシーケンスを組んでもよい。キーは押さえるごとに表示色モードが変化するトグルスイッチとする。なお、別途表示色に対する変更キーを設けてもよい。この場合、キー１５７２は３つ（以上）となる。
【１６３５】
キー１５７２はプッシュスイッチの他、スライドスイッチなどの他のメカニカルなスイッチでもよく、また、音声認識などにより切換るものでもよい。たとえば、４０９６色への変更を、音声入力して実施すること、たとえば、「高品位表示」、「４０９６色モード」あるいは「低表示色モード」と受話器に音声入力することにより表示パネルの表示画面５０に表示される表示色が変化するように構成する。これは現行の音声認識技術を採用することにより容易に実現することができる。
【１６３６】
また、表示色の切り替えは電気的に切換るスイッチでもよく、表示パネルの表示部５０に表示させたメニューを触れることにより選択するタッチパネルでも良い。また、スイッチを押さえる回数で切換る、あるいはクリックボールのように回転あるいは方向により切換るように構成してもよい。
【１６３７】
１５７２は表示色切換キーとしたが、フレームレートを切換るキーなどとしてもよい。また、動画と静止画とを切換るキーなどとしてもよい。また、動画と静止画とフレームレートなどの複数の要件を同時に切り替えてもよい。また、押さえ続けると徐々に（連続的に）フレームレートが変化するように構成してもよい。この場合は発振器を構成するコンデンサＣ、抵抗Ｒのうち、抵抗Ｒを可変抵抗にしたり、電子ボリウムにしたりすることにより実現できる。また、コンデンサはトリマコンデンサとすることにより実現できる。また、半導体チップに複数のコンデンサを形成しておき、１つ以上のコンデンサを選択し、これらを回路的に並列に接続することにより実現してもよい。
【１６３８】
さらに、本発明のＥＬ表示パネルあるいはＥＬ表示装置もしくは駆動方法を採用した実施の形態について、図面を参照しながら説明する。
【１６３９】
図１５８は本発明の実施の形態におけるビューファインダの断面図である。但し、説明を容易にするため模式的に描いている。また一部拡大あるいは縮小した箇所が存在し、また、省略した箇所もある。たとえば、図１５８において、接眼カバーを省略している。以上のことは他の図面においても該当する。
【１６４０】
ボデー１５７３の裏面は暗色あるいは黒色にされている。これは、ＥＬ表示パネル（表示装置）１５７４から出射した迷光がボデー１５７３の内面で乱反射し表示コントラストの低下を防止するためである。また、表示パネルの光出射側には位相板（λ／４板など）１０８、偏光板１０９などが配置されている。このことは図１０、図１１でも説明している。
【１６４１】
接眼リング１５８１には拡大レンズ１５８２が取り付けられている。観察者は接眼リング１５８１をボデー１５７３内での挿入位置を可変して、表示パネル１５７４の表示画面５０にピントがあうように調整する。
【１６４２】
また、必要に応じて表示パネル１５７４の光出射側に正レンズ１５８３を配置すれば、拡大レンズ１５８２に入射する主光線を収束させることができる。そのため、拡大レンズ１５８２のレンズ径を小さくすることができ、ビューファインダを小型化することができる。
【１６４３】
図１５９はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部１５９２とビデオかメラ本体１５７３と具備し、撮影レンズ部１５９２とビューファインダ部１５７３とは背中合わせとなっている。また、ビューファインダ（図１５８も参照）１５７３には接眼カバーが取り付けられている。観察者（ユーザー）はこの接眼カバー部から表示パネル１５７４の画面５０を観察する。
【１６４４】
一方、本発明のＥＬ表示パネルは表示モニターとしても使用されている。表示部５０は支点１５９１で角度を自由に調整できる。表示部５０を使用しない時は、格納部１５９３に格納される。
【１６４５】
スイッチ１５９４は以下の機能を実施する切り替えあるいは制御スイッチである。スイッチ１５９４は表示モード切り替えスイッチである。スイッチ１５９４は、携帯電話などにも取り付けることが好ましい。この表示モード切り替えスイッチ１５９４について説明をする。
【１６４６】
本発明の駆動方法の１つにＮ倍の電流をＥＬ素子１５に流し、１Ｆの１／Ｍの期間だけ点灯させる方法がある。この点灯させる期間を変化させることのより、明るさをデジタル的に変更することができる。たとえば、Ｎ＝４として、ＥＬ素子１５には４倍の電流を流す。点灯期間を１／Ｍとし、Ｍ＝１、２、３、４と切り替えれば、１倍から４倍までの明るさ切り替えが可能となる。なお、Ｍ＝１、１．５、２、３、４、５、６などと変更できるように構成してもよい。
【１６４７】
以上の切り替え動作は、携帯電話、モニターなどの電源をオンしたときに、表示画面５０を非常に明るく表示し、一定の時間を経過した後は、電力セーブするために、表示輝度を低下させる構成に用いる。また、ユーザーが希望する明るさに設定する機能としても用いることができる。たとえば、屋外などでは、画面を非常に明るくする。屋外では周辺が明るく、画面が全く見えなくなるからである。しかし、高い輝度で表示し続けるとＥＬ素子１５は急激に劣化する。そのため、非常に明るくする場合は、短時間で通常の輝度に復帰させるように構成しておく。さらに、高輝度で表示させる場合は、ユーザーがボタンと押すことにより表示輝度を高くできるようの構成しておく。
【１６４８】
したがって、ユーザーがボタン１５９４で切り替えできるようにしておくか、設定モードで自動的に変更できるか、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、表示輝度を５０％、６０％、８０％とユーザーなどが設定できるように構成しておくことが好ましい。
【１６４９】
なお、表示画面５０はガウス分布表示にすることが好ましい。ガウス分布表示とは、中央部の輝度が明るく、周辺部を比較的暗くする方式である。視覚的には、中央部が明るければ周辺部が暗くとも明るいと感じられる。主観評価によれば、周辺部が中央部に比較して７０％の輝度を保っておれば、視覚的に遜色ない。さらに低減させて、５０％輝度としてもほぼ、問題がない。本発明の自己発光型表示パネルでは、以前に説明したＮ倍パルス駆動（Ｎ倍の電流をＥＬ素子１５に流し、１Ｆの１／Ｍの期間だけ点灯させる方法）を用いて画面の上から下方向に、ガウス分布を発生させている。
【１６５０】
具体的には、画面の上部と下部ではＭの値と大きくし、中央部でＭの値を小さくする。これは、ゲートドライバ回路１２のシフトレジスタの動作速度を変調することなどにより実現する。画面の左右の明るさ変調は、テーブルのデータと映像データとを乗算することにより発生させている。以上の動作により、周辺輝度（画角０．９）を５０％にした時、１００％輝度の場合に比較して約２０％の低消費電力化が可能である。周辺輝度（画角０．９）を７０％にした時、１００％輝度の場合に比較して約１５％の低消費電力化が可能である。
【１６５１】
なお、ガウス分布表示はオンオフできるように切り替えスイッチなどを設けることが好ましい。たとえば、屋外などで、ガウス表示させると画面周辺部が全く見えなくなるからである。したがって、ユーザーがボタンで切り替えできるようにしておくか、設定モードで自動的に変更できるか、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、周辺輝度を５０％、６０％、８０％とユーザーなどが設定できるように構成しておくことがこのましい。
【１６５２】
液晶表示パネルではバックライトで固定のガウス分布を発生させている。したがって、ガウス分布のオンオフを行うことはできない。ガウス分布をオンオフできるのは自己発光型の表示デバイス特有の効果である。
【１６５３】
また、フレームレートが所定の時、室内の蛍光灯などの点灯状態と干渉してフリッカが発生する場合がある。つまり、蛍光灯が６０Ｈｚの交流で点灯しているとき、ＥＬ表示素子１５がフレームレート６０Ｈｚで動作していると、微妙な干渉が発生し、画面がゆっくりと点滅しているように感じられる場合がある。これをさけるにはフレームレートを変更すればよい。本発明はフレームレートの変更機能を付加している。また、Ｎ倍パルス駆動（Ｎ倍の電流をＥＬ素子１５に流し、１Ｆの１／Ｍの期間だけ点灯させる方法）において、ＮまたはＭの値を変更できるように構成している。
【１６５４】
以上の機能をスイッチ１５９４で実現できるようにする。スイッチ１５９４は表示画面５０のメニューにしたがって、複数回おさえることにより、以上に説明した機能を切り替え実現する。
【１６５５】
なお、以上の事項は、携帯電話だけに限定されるものではなく、テレビ、モニターなどに用いることができることはいうまでもない。また、どのような表示状態にあるかをユーザーがすぐに認識できるように、表示画面にアイコン表示をしておくことが好ましい。以上の事項は以下の事項に対しても同様である。
【１６５６】
本実施の形態のＥＬ表示装置などはビデオカメラだけでなく、図１６０に示すような電子カメラ、スチルカメラなどにも適用することができる。表示装置はカメラ本体１６０１に付属されたモニター５０として用いる。カメラ本体１６０１にはシャッタ１６０３の他、スイッチ１５９４が取り付けられている。
【１６５７】
以上は表示パネルの表示領域が比較的小型の場合であるが、３０インチ以上と大型となると表示画面５０がたわみやすい。その対策のため、本発明では図１６１に示すように表示パネルに外枠１６１１をつけ、外枠１６１１をつりさげられるように固定部材１６１４で取り付けている。この固定部材１６１４を用いて、壁などに取り付ける。
【１６５８】
しかし、表示パネルの画面サイズが大きくなると重量も重たくなる。そのため、表示パネルの下側に脚取り付け部１６１３を配置し、複数の脚１６１２で表示パネルの重量を保持できるようにしている。
【１６５９】
脚１６１２はＡに示すように左右に移動でき、また、脚１６１２はＢに示すように収縮できるように構成されている。そのため、狭い場所であっても表示装置を容易に設置することができる。
【１６６０】
図１６１のテレビでは、画面の表面を保護フィルム（保護板でもよい）で被覆している。これは、表示パネルの表面に物体があたって破損することを防止することが１つの目的である。保護フィルムの表面にはＡＩＲコートが形成されており、また、表面をエンボス加工することにより表示パネルに外の状況（外光）が写り込むことを抑制している。
【１６６１】
保護フィルムと表示パネル間にビーズなどを散布することにより、一定の空間が配置されるように構成されている。また、保護フィルムの裏面に微細な凸部を形成し、この凸部で表示パネルと保護フィルム間に空間を保持させる。このように空間を保持することにより保護フィルムからの衝撃が表示パネルに伝達することを抑制する。
【１６６２】
また、保護フィルムと表示パネル間にアルコール、エチレングリコールなど液体あるいはゲル状のアクリル樹脂あるいはエポキシなどの固体樹脂などの光結合剤を配置または注入することも効果がある。界面反射を防止できるとともに、前記光結合剤が緩衝材として機能するからである。
【１６６３】
保護フィルムをしては、ポリカーボネートフィルム（板）、ポリプロピレンフィルム（板）、アクリルフィルム（板）、ポリエステルフィルム（板）、ＰＶＡフィルム（板）などが例示される。その他エンジニアリング樹脂フィルム（ＡＢＳなど）を用いることができることは言うまでもない。また、強化ガラスなど無機材料からなるものでもよい。保護フィルムを配置するかわりに、表示パネルの表面をエポキシ樹脂、フェノール樹脂、アクリル樹脂で０．５ｍｍ以上２．０ｍｍ以下の厚みでコーティングすることも同様の効果がある。また、これらの樹脂表面にエンボス加工などをすることも有効である。
【１６６４】
また、保護フィルムあるいはコーティング材料の表面をフッ素コートすることも効果がある。表面についた汚れを洗剤などで容易にふき落とすことができるからである。また、保護フィルムを厚く形成し、フロントライトと兼用してもよい。
【１６６５】
ＥＬ表示パネルなどを用いる環境は、屋外、屋内がある。屋内は、周囲の照度が低いため、表示画面５０の輝度は１００（ｎｔ）以下でもよい。屋外では、太陽光が照射されるため、４００（ｎｔ）以上必要である。また、ＥＬ表示パネルでは、カソード電極１０６がＡｌなどの金属薄膜で形成されるため、外部の景色あるいは使用者がカソード電極１０６に映りこむという現象が発生し、表示画面５０が見づらくなる。映り込みを対策するには、表示画面５０の光出射側に円偏光板１４４（偏光板＋λ／４板）あるいは偏光板（偏光フィルム）を配置するとよい。しかし、円偏光板などを配置すると、表示パネルから出射する光の１／２以上が偏光板に吸収されてしまい、表示画面５０が暗くなってしまう。映り込みは使用環境に左右され、円偏光板１４４を使用せず、表示画面５０が明るければ表示画面５０が見やすいという場合も多い。
【１６６６】
図４０２などは、この課題を解決する構成である。なお、図面は、図１５７で説明した携帯電話をイメージしているが、本発明はこれに限定するものではなく、図１５８のビューファインダ、図１５９、図１６０のビデオ機器、図１６１のテレビなどにも適用することができる。
【１６６７】
図４０２、図４０４の構成は、表示画面５０に脱着できる円偏光板（偏光板でも効果は高い）４０２１を付加した点である。円偏光板４０２１をＥＬ表示パネル１５７４の表示画面５０上（光出射側）に配置すると、映り込みが抑制される。ＥＬ表示パネル１５７４の表示画面５０上（光出射側）から円偏光板を除去すると表示画面５０が２倍以上に明るくなる。
【１６６８】
図４０２（図１５７）の表示装置は、メイン画面５０が本発明のＥＬ表示装置１５７４で構成されている。このＥＬ表示装置１５７４と背中合わせにサブ表示装置としての液晶表示装置（液晶表示パネル）４０３３が配置または形成されている。また、液晶表示装置４０３３の裏面には、白色ＬＥＤを有するバックライト４０３１が配置されている。なお、図面１４４では、説明を容易にするため、説明に不要な構成は図示していない。しかし、折りたたみ構成にしてもよい。また、付加的にキーボードなどを取り付けられるように構成してもよいことは言うまでもない。
【１６６９】
使用者は、サブ液晶表示装置４０３３の表示画面を見るか、ＥＬ表示装置１５７４の表示画面５０を見るかの一方のみを一度に観察する。円偏光板４０２１は図４０３の（ａ）の構成の時、ＥＬ表示装置１５７４側にλ／４板（フィルム）が配置され、外側に偏光板が配置されるように構成されている。
【１６７０】
円偏光板４０２１は２つの支点１５９１（１５９１ａ、１５９１ｂ）で３６０度回転できるように構成されている。支点１５９１ａと支点１５９１ｂ間は支持部材４０３２で連結されている。つまり、図４０３の（ａ）のようにＥＬ表示装置１５７４の表示画面５０側に円偏光板４０２１を配置することもできる。また、図４０３の（ｃ）のように液晶表示装置４０３３側に円偏光板４０２１を配置することもできる。なお、図４０３の（ｂ）は図４０３の（ａ）の状態から図４０３の（ｃ）の状態に移行する途中段階の状態を図示している。
【１６７１】
図４０２の装置の使用者は、２つの状態でＥＬ表示装置１５７４の画面５０を観察することができる。１つは、図４０３の（ａ）のように、ＥＬ表示装置１５７４の表示画面５０上に円偏光板４０２１を配置した状態である。映り込みがなくなり良好な画像表示を観察できる。他の１つは、図４０３の（ｂ）または図４０３の（ｃ）の状態である。ＥＬ表示装置１５７４上には円偏光板４０２１がなく、明るい画面５０を観察できる。使用者は、図４０３の（ａ）と図４０３の（ｃ）の状態とを円偏光板４０２１を移動させることにより、自由に変更出来る。他の点（ＥＬ表示装置に関する事項、その他）などは、図１５７などで説明している（あるいは説明する）ので説明を省略する。
【１６７２】
図４０３は、支持部材４０３２に取り付けられた円偏光板４０２１を移動させることにより、ＥＬ表示装置１５７４上に円偏光板４０２１を配置する構成であった。図４０４は、円偏光板４０２１を差し込む（脱着）ことにより、円偏光板４０２１をＥＬ表示装置１５７４上に配置する構成である。
【１６７３】
図４０３において、ＥＬ表示装置１５７４の光出射側には、透明カバー４０４１が配置されている。透明カバー４０４１はアクリル樹脂で構成されており、表面に反射防止のためのＡＩＲコート（この構成については以前に説明した２層あるいは３層構成であるので説明を省略する）が形成されている。また、機械的に表面に傷がつくことを防止するために６Ｈ以上の硬度を持つＵＶ樹脂からなるハードコートが形成または構成されている。
【１６７４】
透明カバー１４６とＥＬ表示装置１５７４間に挿入部（空間）４０４２が配置されている。この挿入部４０４２に必要に応じて円偏光板４０２１を挿入することにより映り込み防止を実施することができる。他の点については、図４０２、図４０３などと同様であるので説明を省略する。
【１６７５】
ＥＬ表示装置１５７４のＥＬ素子１５から放射される光は指向性がないため、また、この光はＥＬ素子が形成された基板７１を介して外部の空間に出射される。そのため、屈折率の高い基板（屈折率は１．５程度）から、空間（屈折率１．０）に光が出射される際、２／３の光はスネルの法則に基づく臨界角以上となり、空間に出射されない（つまり、ＥＬ素子１５が発生した光の２／３は基板７１からでることができない）。基板７１に閉じ込められた光は、基板７１内で乱反射しハレーションとなり、ＥＬ表示装置の表示コントラストを低下させる。また、発熱の要因となり好ましいことではない。
【１６７６】
図４０５などは、基板７１などで乱反射するＥＬ素子１５からの光をボタンの照明光などとして用いるものである。なお、ボタンなどの照明はＥＬ表示装置１５７４からの光のみに限定するものではなく、白色ＬＥＤなどの照明光を別途設け、ＥＬ表示装置１５７４からの光は補助的に用いるとしても良い。なお、白色ＬＥＤ照明光を用いるか、ＥＬ表示装置１５７４からの照明光のみを用いるかは使用者がボタンなどで切り替えられるように構成することが好ましい。
【１６７７】
図４０５は導光板４０５４にＥＬ表示装置１５７４が取り付けられている。もしくは、導光板４０５４として機能する基板とＥＬ表示装置１５７４が一体として構成されている。たとえば、導光板４０５４を別途設けるのではなく、ＥＬ表示装置１５７４の封止基板８５を導光板として機能させるなどである。導光板４０５４は、透明な基板を想像するがこれに限定するものではなく、アルミニウムなどの板でもよい。また、導光部が樹脂で形成されている必要はなく、空気でもよい（つまり、アルミニウムの反射部４０５２のみがある構成である）。導光板４０５４が封止基板（フタ）８５とする場合は、図４０５の１５７４とは基板７１になる。
【１６７８】
導光板４０５４の周囲（画像表示に有効な光が通過しない領域、また、ボタンなどの照明に有効な光が通過しない領域）には、反射膜（反射部）４０５２が形成または構成あるいは配置されている。反射膜は、アルミニウム、銀などの蒸着による薄膜による構成の他、アルミニウム、銀などの反射板を接着剤などで貼り付けるあるいは配置してもよい。その他、光を反射させることに限定するものではなく、光を拡散させる材料（光拡散材）あるいは構成でもよい。光拡散材としては、酸化チタンの微粉末を塗布した構成、オバールガラスなどがある。これらを塗布したり、光拡散材からなるシートは貼り付けたりしてもよい。その他、導光板４０５４において、光拡散材を充填あるいは拡散配置したものを採用してもよい。また、導光板４０５４において、光反射材を充填あるいは拡散配置したものを採用してもよい。
【１６７９】
ＥＬ素子１５（図示せず）から放射された光４０５３ａは、ＥＬ表示装置１５７４の表示光となり表示画面５０として寄与する。一方、臨界角以上となった光４０５３ｃは導光板４０５４を伝達する。なお、ＩＣ１２（１４）の裏面にも反射膜４０５２を形成することが好ましい。ＩＣに迷光４０５３ｃが入射することによる誤動作を防止するためである。
図１０に図示したように、金属薄膜ならなるカソード電極１０６が表示領域前面に構成されていたのでは、光４０５３ｃは発生しない（乱反射による弱い光はある）。そのため、カソード電極１０６を半透明状態となるように、薄いアルミニウム薄膜でカソード電極１０６を形成し、さらにカソード電極１０６の抵抗値を低減するために、アルミニウムのカソード電極１０６にＩＴＯ、ＩＺＯからなる透明薄膜を積層して構成する。もしくはカソード電極１０６に微細は開口部を形成する。しかし、実用上は、基板７１と封止基板（フタ）８５を密接して配置すること、封止基板８５を基板７１との取り付け箇所から、回り込み光４０５３ｃが発生する。
【１６８０】
光４０５３ｃは反射膜４０５２で反射されて導光板４０５４内を導光する。光４０５３ｃは、ボタン１５７２（図５７、図４０２を参照のこと）が配置される開口部４０５１から出射する。この出射する光がボタン１５７２などの照明光となる。以上のように、本発明は、ＥＬ表示装置１５７４が画像表示として利用しない光を伝達し、この伝達した光を用いて、他の照明部材の照明光として利用するものである。
【１６８１】
図４０６は、照明対象物（図４０６ではボタン１５７２）の近傍に光拡散部（光拡散部材）４０６１を配置した構成である。近傍とは、照明対象物の裏面、図４０６の反射面４０５２あるいは導光板４０５４の表面などが該当する。この光拡散部４０６１に入射した光４０５３ｃが散乱し、この散乱光４０５３ｂが効率良く開口部４０５１に入射して照明する。なお、図４０６では、光拡散部４０６１を形成または配置するとしたが、これに限定するものではなく、反射膜（反射面）４０５２に凹凸部あるいは傾斜部を形成または構成し、この凹凸部または傾斜部などに入射する光４０５３ｃの進行方向をかえて、開口部４０５１に入射するようにしてもよいことは言うまでもない。
【１６８２】
図４０６などは、ボタン１５７２などの照明光として光４０５３ｃを用いるものであった。この光は、液晶表示パネル４０３３などの照明光としても用いることができる。液晶表示パネルは、自発光デバイスでなく、図４０３に図示するように、画像表示にはバックライト４０３１が必要である。つまり、液晶表示パネル４０３３のバックライトとして光４０５３ｃを用いる。なお、光４０５３ｃのみで液晶表示パネル４０３３を照明することに限定するものではなく、別途バックライト４０３１を設けておき、補助的に光４０５３ｃを用いるように構成してもよい。バックライト４０３１を点灯させるか否かは、使用者が切り替えることができるように構成する。
【１６８３】
図４０７ではＥＬ素子１５（図示せず）から、放射された光４０５３ｃを用いて、ＥＬ表示装置１５７４の裏面に配置されたサブ表示装置としての液晶表示パネル４０３３を照明している。
【１６８４】
図４０５では、ＥＬ表示装置１５７４と導光板４０５４とを一体として構成するとしたがこれに限定するものではない。図４０８に図示するようにＥＬ表示装置１５７４と導光板４０５４ａ（もしくは封止フタ８５）を一体として形成し、別途導光板４０５４ｂを設け、この導光板４０５４ａと導光板４０５４ｂとを光結合層４０８１（接着剤など）で接続してもよい。
【１６８５】
図４０７では、画像表示用として、ＥＬ素子１５から発生させた光４０５３ｃを液晶表示パネル４０３３の照明用として用いるとした。しかし、本発明はこれに限定するものではない。たとえば、図４０９に図示するように、液晶表示パネル４０３３のバックライト（照明用）として、ＥＬ表示パネル１５７４にＥＬバックライト４０９２を形成または配置してもよい。ＥＬバックライト４０９２は基板７１に画像表示用のＥＬ素子１５と同時に形成する。たとえば、ＥＬ素子１５材料が低分子ＥＬ材料の場合は、マスク蒸着により画像表示領域４０９３のＥＬ素子１５をＥＬバックライト４０９２のＥＬ素子１５と同時に形成する。ＥＬバックライト４０９２は画素１６がマトリックス状に形成されている必要はない。また、アクティブマトリクス型でなくともよい（もちろん、ＥＬ素子１５をマトリックス状に形成してもよいし、アクティブマトリクス型でもよい）。本発明では、ＥＬバックライト４０９２部は、ストライプ状に形成しており、単純型である。
【１６８６】
ＥＬバックライト４０９２は、白色発光である必要はない。単色でもよい。単色の場合は、液晶表示パネル４０３３の表示画像は、単色表示となる。しかし、ＥＬバックライト４０３３を複数色とすることにより、液晶表示パネル４０３３の表示色を多種多様に変化できるようになり、好ましい。
【１６８７】
ＥＬバックライト４０９２部の発光が、使用者から見えないようにするため、図４０９に図示するように、遮光膜４０９１（遮光手段、光吸収手段）を、一方の光出射側に形成または配置することが好ましい。遮光膜４０９１の一部に開口部を形成しておくことにより、ＥＬバックライト４０９２が点灯しているか否かのインジケータ（表示器）として活用することができる。この表示器は、遮光膜４０９１を加工することにより、文字の形状にしたり、円形などにしたりすることができる。
【１６８８】
なお、図４０９の実施例では、ＥＬバックライト４０９２と画像表示領域４０９３とを同時に形成するとしたがこれに限定するものではなく、分離して形成してもよい。また、ＥＬバックライト４０９２とＥＬ表示パネル１５７４を分離して作製し、取り付けても良い。
【１６８９】
また、ＥＬ表示装置の放熱対策を行うには、図４２４、図４２６の構成を採用し、図４２７に図示するように、筐体１５７３をＥＬ表示装置間に空気穴（空気の通路）４２７１を形成または配置するとよい。
【１６９０】
本発明の実施例における表示パネルは、３辺フリーの構成と組み合わせることも有効であることはいうまでもない。特に３辺フリーの構成は画素がアモルファスシリコン技術を用いて作製されているときに有効である。また、アモルファスシリコン技術で形成されたパネルでは、トランジスタ素子の特性バラツキのプロセス制御が不可能のため、本発明のＮ倍パルス駆動、リセット駆動、ダミー画素駆動などを実施することが好ましい。つまり、本発明におけるトランジスタ１１などは、ポリシリコン技術によるものに限定するものではなく、アモルファスシリコンによるものであってもよい。つまり、本発明の表示パネルにおいて画素１６を構成するトランジスタ１１はアモルファスシリコン技術で用いて形成したトランジスタであってもよい。また、ゲートドライバ回路１２、ソースドライバ回路１４もアモルファスシリコン技術を用いて形成あるいは構成してもよいことは言うまでもない。
【１６９１】
なお、本発明のＮ倍パルス駆動（図１３、図１６、図１９、図２０、図２２、図２４、図３０など）などは、低温ポリシリコン技術でトランジスタ１１を形成して表示パネルよりも、アモルファスシリコン技術でトランジスタ１１を形成した表示パネルに有効である。アモルファスシリコンのトランジスタ１１では、隣接したトランジスタの特性がほぼ一致しているからである。したがって、加算した電流で駆動しても個々のトランジスタの駆動電流はほぼ目標値となっている（特に、図２２、図２４、図３０のＮ倍パルス駆動はアモルファスシリコンで形成したトランジスタの画素構成において有効である）。
【１６９２】
Ｄｕｔｙ比制御駆動、基準電流制御、Ｎ倍パルス駆動など本明細書で記載した本発明の駆動方法および駆動回路などは、有機ＥＬ表示パネルの駆動方法および駆動回路などに限定されるものではない。図１７３に図示するようにフィールドエミッションディスプレイ（ＦＥＤ）などの他のディスプレイにも適用できることは言うまでもない。
【１６９３】
図１７３のＦＥＤでは基板７１上にマトリックス状に電子を放出する電子放出突起１７３３（図１０では画素電極１０５が該当する）が形成されている。画素には映像信号回路１７３２（図１ではソースドライバ回路１４が該当する）からの画像データを保持する保持回路１７３４が形成されている（図１ではコンデンサが該当する）。また、電子放出突起１７３３の前面には制御電極１７３１が配置されている。制御電極１７３１にはオンオフ制御回路１７３５（図１ではゲートドライバ回路１２が該当する）により電圧信号が印加される。
【１６９４】
図１７３の画素構成で、図１７４に図示するように周辺回路を構成すれば、Ｄｕｔｙ比制御駆動あるいはＮ倍パルス駆動などを実施できる。映像信号回路１７３２からソース信号線１８に画像データ信号が印加される。オンオフ制御回路１７３５ａから選択信号線２１７３に画素１６選択信号が印加され順次画素１６が選択され、画像データが書き込まれる。また、オンオフ制御回路１７３５ｂからオンオフ信号線１７４２にオンオフ信号が印加され、ＦＥＤの画素がオンオフ制御（Ｄｕｔｙ比制御）される。
【１６９５】
本発明の実施例で説明した技術的思想はビデオカメラ、プロジェクター、立体テレビ、プロジェクションテレビなどに適用できる。また、ビューファインダ、携帯電話のモニター、ＰＨＳ、携帯情報端末およびそのモニター、デジタルカメラおよびそのモニターにも適用できる。
【１６９６】
また、電子写真システム、ヘッドマウントディスプレイ、直視モニターディスプレイ、ノートパーソナルコンピュータ、ビデオカメラ、電子スチルカメラにも適用できる。また、現金自動引き出し機のモニター、公衆電話、テレビ電話、パーソナルコンピュータ、腕時計およびその表示装置にも適用できる。
【１６９７】
さらに、家庭電器機器の表示モニター、ポケットゲーム機器およびそのモニター、表示パネル用バックライトあるいは家庭用もしくは業務用の照明装置などにも適用あるいは応用展開できることは言うまでもない。照明装置は色温度を可変できるように構成することが好ましい。これは、ＲＧＢの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更できる。また、広告あるいはポスターなどの表示装置、ＲＧＢの信号器、警報表示灯などにも応用できる。
【１６９８】
また、スキャナの光源としても有機ＥＬ表示パネルは有効である。ＲＧＢのドットマトリックスを光源として、対象物に光を照射し、画像を読み取る。もちろん、単色でもよいことは言うまでもない。また、アクティブマトリックスに限定するものではなく、単純マトリックスでもよい。色温度を調整できるようにすれば画像読み取り精度も向上する。
【１６９９】
また、液晶表示装置のバックライトにも有機ＥＬ表示装置は有効である。ＥＬ表示装置（バックライト）のＲＧＢの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更でき、また、明るさの調整も容易である。その上、面光源であるから、画面の中央部を明るく、周辺部を暗くするガウス分布を容易に構成できる。また、Ｒ、Ｇ、Ｂ光を交互に走査する、フィールドシーケンシャル方式の液晶表示パネルのバックライトとしても有効である。また、バックライトを点滅しても黒挿入することにより動画表示用などの液晶表示パネルのバックライトとしても用いることができる。
【１７００】
【発明の効果】
【１７０１】
本発明のＥＬ表示装置およびその駆動方法は、高画質、良好な動画表示性能、低消費電力、低コスト化、高輝度化等のそれぞれの構成に応じて特徴ある効果を発揮する。
【１７０２】
なお、本発明を用いれば、低消費電力の情報表示装置などを構成できるので、電力を消費しない。また、小型軽量化できるので、資源を消費しない。また、高精細の表示パネルであっても十分に対応できる。したがって、地球環境、宇宙環境に優しいこととなる。
【図面の簡単な説明】
【図１】 本発明の表示パネルの画素構成図である。
【図２】 本発明の表示パネルの画素構成図である。
【図３】 本発明の表示パネルの動作の説明図である。
【図４】 本発明の表示パネルの動作の説明図である。
【図５】 本発明の表示装置の駆動方法の説明図である。
【図６】 本発明の表示装置の構成図である。
【図７】 本発明の表示パネルの製造方法の説明図である。
【図８】 本発明の表示装置の構成図である。
【図９】 本発明の表示装置の構成図である。
【図１０】 本発明の表示パネルの断面図である。
【図１１】 本発明の表示パネルの断面図である。
【図１２】 本発明の表示パネルの説明図である。
【図１３】 本発明の表示装置の駆動方法の説明図である。
【図１４】 本発明の表示装置の駆動方法の説明図である。
【図１５】 本発明の表示装置の駆動方法の説明図である。
【図１６】 本発明の表示装置の駆動方法の説明図である。
【図１７】 本発明の表示装置の駆動方法の説明図である。
【図１８】 本発明の表示装置の駆動方法の説明図である。
【図１９】 本発明の表示装置の駆動方法の説明図である。
【図２０】 本発明の表示装置の駆動方法の説明図である。
【図２１】 本発明の表示装置の駆動方法の説明図である。
【図２２】 本発明の表示装置の駆動方法の説明図である。
【図２３】 本発明の表示装置の駆動方法の説明図である。
【図２４】 本発明の表示装置の駆動方法の説明図である。
【図２５】 本発明の表示装置の駆動方法の説明図である。
【図２６】 本発明の表示装置の駆動方法の説明図である。
【図２７】 本発明の表示装置の駆動方法の説明図である。
【図２８】 本発明の表示装置の駆動方法の説明図である。
【図２９】 本発明の表示装置の駆動方法の説明図である。
【図３０】 本発明の表示装置の駆動方法の説明図である。
【図３１】 本発明の表示装置の駆動方法の説明図である。
【図３２】 本発明の表示装置の駆動方法の説明図である。
【図３３】 本発明の表示装置の駆動方法の説明図である。
【図３４】 本発明の表示装置の構成図である。
【図３５】 本発明の表示装置の駆動方法の説明図である。
【図３６】 本発明の表示装置の駆動方法の説明図である。
【図３７】 本発明の表示装置の構成図である。
【図３８】 本発明の表示パネルの画素構成図である。
【図３９】 本発明の表示装置の駆動方法の説明図である。
【図４０】 本発明の表示装置の構成図である。
【図４１】 本発明の表示装置の構成図である。
【図４２】 本発明の表示パネルの画素構成図である。
【図４３】 本発明の表示パネルの画素構成図である。
【図４４】 本発明の表示装置の駆動方法の説明図である。
【図４５】 本発明の表示装置の駆動方法の説明図である。
【図４６】 本発明の表示装置の駆動方法の説明図である。
【図４７】 本発明の駆動回路の説明図である。
【図４８】 本発明の駆動回路の説明図である。
【図４９】 本発明の駆動回路の説明図である。
【図５０】 本発明の駆動回路の説明図である。
【図５１】 本発明の駆動回路の説明図である。
【図５２】 本発明の駆動回路の説明図である。
【図５３】 本発明の駆動回路の説明図である。
【図５４】 本発明の駆動回路の説明図である。
【図５５】 本発明の駆動回路の説明図である。
【図５６】 本発明の駆動回路の説明図である。
【図５７】 本発明の駆動回路の説明図である。
【図５８】 本発明の駆動回路の説明図である。
【図５９】 本発明の駆動回路の説明図である。
【図６０】 本発明の駆動回路の説明図である。
【図６１】 本発明の駆動回路の説明図である。
【図６２】 本発明の駆動回路の説明図である。
【図６３】 本発明の駆動回路の説明図である。
【図６４】 本発明の駆動回路の説明図である。
【図６５】 本発明の駆動回路の説明図である。
【図６６】 本発明の駆動回路の説明図である。
【図６７】 本発明の駆動回路の説明図である。
【図６８】 本発明の駆動回路の説明図である。
【図６９】 本発明の駆動回路の説明図である。
【図７０】 本発明の駆動回路の説明図である。
【図７１】 本発明の駆動回路の説明図である。
【図７２】 本発明の駆動回路の説明図である。
【図７３】 本発明の駆動回路の説明図である。
【図７４】 本発明の駆動回路の説明図である。
【図７５】 本発明の表示装置の駆動方法の説明図である。
【図７６】 本発明の表示装置の駆動方法の説明図である。
【図７７】 本発明の駆動回路の説明図である。
【図７８】 本発明の表示装置の駆動方法の説明図である。
【図７９】 本発明の表示装置の駆動方法の説明図である。
【図８０】 本発明の表示装置の駆動方法の説明図である。
【図８１】 本発明の表示装置の駆動方法の説明図である。
【図８２】 本発明の表示装置の駆動方法の説明図である。
【図８３】 本発明の表示装置の駆動回路の説明図である。
【図８４】 本発明の表示装置の駆動回路の説明図である。
【図８５】 本発明の表示装置の駆動回路の説明図である。
【図８６】 本発明の表示装置の駆動回路の説明図である。
【図８７】 本発明の表示装置の駆動回路の説明図である。
【図８８】 本発明の表示装置の駆動回路の説明図である。
【図８９】 本発明の表示装置の駆動回路の説明図である。
【図９０】 本発明の表示装置の駆動回路の説明図である。
【図９１】 本発明の表示装置の駆動回路の説明図である。
【図９２】 本発明の表示装置の駆動回路の説明図である。
【図９３】 本発明の表示装置の駆動回路の説明図である。
【図９４】 本発明の表示装置の駆動回路の説明図である。
【図９５】 本発明の表示装置の駆動回路の説明図である。
【図９６】 本発明の表示装置の駆動回路の説明図である。
【図９７】 本発明の表示装置の駆動回路の説明図である。
【図９８】 本発明の表示装置の駆動回路の説明図である。
【図９９】 本発明の表示装置の駆動回路の説明図である。
【図１００】 本発明の表示パネルの駆動方法の説明図である。
【図１０１】 本発明の表示パネルの駆動方法の説明図である。
【図１０２】 本発明の表示パネルの駆動方法の説明図である。
【図１０３】 本発明の表示パネルの駆動方法の説明図である。
【図１０４】 本発明の表示パネルの駆動方法の説明図である。
【図１０５】 本発明の表示パネルの駆動方法の説明図である。
【図１０６】 本発明の表示パネルの駆動方法の説明図である。
【図１０７】 本発明の表示パネルの駆動方法の説明図である。
【図１０８】 本発明の表示パネルの駆動方法の説明図である。
【図１０９】 本発明の表示パネルの駆動方法の説明図である。
【図１１０】 本発明の表示パネルの駆動方法の説明図である。
【図１１１】 本発明の表示パネルの駆動方法の説明図である。
【図１１２】 本発明の表示装置の駆動回路の説明図である。
【図１１３】 本発明の表示パネルの画素構成図である。
【図１１４】 本発明の表示パネルの画素構成図である。
【図１１５】 本発明の表示パネルの画素構成図である。
【図１１６】 本発明の表示パネルの画素構成図である。
【図１１７】 本発明の表示パネルの画素構成図である。
【図１１８】 本発明の表示装置の駆動回路の説明図である。
【図１１９】 本発明の表示装置の駆動回路の説明図である。
【図１２０】 本発明の表示装置の駆動回路の説明図である。
【図１２１】 本発明の表示装置の駆動回路の説明図である。
【図１２２】 本発明の表示装置の駆動回路の説明図である。
【図１２３】 本発明の表示装置の駆動回路の説明図である。
【図１２４】 本発明の表示装置の駆動回路の説明図である。
【図１２５】 本発明の表示装置の説明図である。
【図１２６】 本発明の表示装置の説明図である。
【図１２７】 本発明の表示パネルの駆動方法の説明図である。
【図１２８】 本発明の表示パネルの駆動方法の説明図である。
【図１２９】 本発明の表示パネルの駆動方法の説明図である。
【図１３０】 本発明の表示パネルの駆動方法の説明図である。
【図１３１】 本発明の表示パネルの駆動方法の説明図である。
【図１３２】 本発明の表示装置の説明図である。
【図１３３】 本発明の表示装置の説明図である。
【図１３４】 本発明の表示パネルの駆動方法の説明図である。
【図１３５】 本発明の表示パネルの駆動方法の説明図である。
【図１３６】 本発明の表示パネルの駆動方法の説明図である。
【図１３７】 本発明の表示パネルの駆動方法の説明図である。
【図１３８】 本発明の表示パネルの駆動方法の説明図である。
【図１３９】 本発明の表示パネルの駆動方法の説明図である。
【図１４０】 本発明の表示パネルの駆動方法の説明図である。
【図１４１】 本発明の表示パネルの駆動方法の説明図である。
【図１４２】 本発明の表示パネルの駆動方法の説明図である。
【図１４３】 本発明の表示パネルの駆動方法の説明図である。
【図１４４】 本発明の表示パネルの駆動方法の説明図である。
【図１４５】 本発明の表示パネルの駆動方法の説明図である。
【図１４６】 本発明の表示パネルの駆動方法の説明図である。
【図１４７】 本発明の表示装置の説明図である。
【図１４８】 本発明の表示装置の説明図である。
【図１４９】 本発明の表示装置の説明図である。
【図１５０】 本発明の表示装置の説明図である。
【図１５１】 本発明の表示装置の説明図である。
【図１５２】 本発明の表示装置の説明図である。
【図１５３】 本発明の表示装置の説明図である。
【図１５４】 本発明の表示装置の説明図である。
【図１５５】 本発明の表示装置の説明図である。
【図１５６】 本発明の表示装置の説明図である。
【図１５７】 本発明の表示装置の説明図である。
【図１５８】 本発明の表示装置の説明図である。
【図１５９】 本発明の表示装置の説明図である。
【図１６０】 本発明の表示装置の説明図である。
【図１６１】 本発明の表示装置の説明図である。
【図１６２】 本発明の表示装置の説明図である。
【図１６３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１６４】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１６５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１６６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１６７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１６８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１６９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１７０】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１７１】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１７２】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１７３】 本発明の表示装置の説明図である。
【図１７４】 本発明の表示装置の説明図である。
【図１７５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１７６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１７７】 本発明の電源回路の説明図である。
【図１７８】 本発明の電源回路の説明図である。
【図１７９】 本発明の電源回路の説明図である。
【図１８０】 本発明の電源回路の説明図である。
【図１８１】 本発明の電源回路の説明図である。
【図１８２】 本発明の電源回路の説明図である。
【図１８３】 本発明の電源回路の説明図である。
【図１８４】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１８５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１８６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１８７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１８８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１８９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１９０】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１９１】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１９２】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１９３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図１９４】 本発明の表示装置の説明図である。
【図１９５】 本発明の表示装置の説明図である。
【図１９６】 本発明の表示装置の説明図である。
【図１９７】 本発明の表示装置の説明図である。
【図１９８】 本発明の表示装置の説明図である。
【図１９９】 本発明の表示装置の説明図である。
【図２００】 本発明の表示装置の説明図である。
【図２０１】 本発明の表示装置の説明図である。
【図２０２】 本発明の表示装置の説明図である。
【図２０３】 本発明の表示装置の説明図である。
【図２０４】 本発明の表示装置の説明図である。
【図２０５】 本発明の表示装置の説明図である。
【図２０６】 本発明の表示装置の説明図である。
【図２０７】 本発明の表示装置の説明図である。
【図２０８】 本発明の表示装置の説明図である。
【図２０９】 本発明の表示装置の説明図である。
【図２１０】 本発明の表示装置の説明図である。
【図２１１】 本発明の表示装置の説明図である。
【図２１２】 本発明の表示装置の説明図である。
【図２１３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２１４】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２１５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２１６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２１７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２１８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２１９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２２０】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２２１】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２２２】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２２３】 本発明の表示装置の説明図である。
【図２２４】 本発明の表示装置の説明図である。
【図２２５】 本発明の表示装置の説明図である。
【図２２６】 本発明の表示装置の説明図である。
【図２２７】 本発明の表示装置の説明図である。
【図２２８】 本発明の表示装置の説明図である。
【図２２９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３０】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３１】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３２】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３４】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３５】 本発明の駆動回路の説明図である。
【図２３６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２３９】 本発明の駆動方法の説明図である。
【図２４０】 本発明の駆動方法の説明図である。
【図２４１】 本発明の駆動方法の説明図である。
【図２４２】 本発明の駆動方法の説明図である。
【図２４３】 本発明の駆動方法の説明図である。
【図２４４】 本発明の駆動方法の説明図である。
【図２４５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２４６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２４７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２４８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２４９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５０】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５１】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５２】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５４】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図２５９】 本発明の表示パネルの説明図である。
【図２６０】 本発明の表示パネルの説明図である。
【図２６１】 本発明の表示パネルの説明図である。
【図２６２】 本発明の表示パネルの説明図である。
【図２６３】 本発明の表示パネルの説明図である。
【図２６４】 本発明の表示パネルの説明図である。
【図２６５】 本発明の表示パネルの説明図である。
【図２６６】 本発明の表示パネルの説明図である。
【図２６７】 本発明の表示パネルの説明図である。
【図２６８】 本発明の表示パネルの説明図である。
【図２６９】 本発明の表示パネルの説明図である。
【図２７０】 本発明の表示パネルの説明図である。
【図２７１】 本発明の表示パネルの説明図である。
【図２７２】 本発明の表示パネルの説明図である。
【図２７３】 本発明の表示パネルの説明図である。
【図２７４】 本発明の表示パネルの説明図である。
【図２７５】 本発明の表示パネルの説明図である。
【図２７６】 本発明の表示パネルの説明図である。
【図２７７】 本発明の表示パネルの説明図である。
【図２７８】 本発明の表示パネルの駆動方法の説明図である。
【図２７９】 本発明の表示パネルの駆動方法の説明図である。
【図２８０】 本発明の表示パネルの駆動方法の説明図である。
【図２８１】 本発明の表示パネルの駆動方法の説明図である。
【図２８２】 本発明の表示パネルの駆動方法の説明図である。
【図２８３】 本発明の表示パネルの駆動方法の説明図である。
【図２８４】 本発明の表示パネルの駆動方法の説明図である。
【図２８５】 本発明の表示パネルの駆動方法の説明図である。
【図２８６】 本発明の表示パネルの駆動方法の説明図である。
【図２８７】 本発明の表示パネルの駆動方法の説明図である。
【図２８８】 本発明の表示パネルの駆動方法の説明図である。
【図２８９】 本発明の表示パネルの駆動方法の説明図である。
【図２９０】 本発明の表示パネルの駆動方法の説明図である。
【図２９１】 本発明の表示パネルの駆動方法の説明図である。
【図２９２】 本発明の表示パネルの駆動方法の説明図である。
【図２９３】 本発明の表示パネルの駆動方法の説明図である。
【図２９４】 本発明の表示パネルの駆動方法の説明図である。
【図２９５】 本発明の表示パネルの駆動方法の説明図である。
【図２９６】 本発明の表示パネルの駆動方法の説明図である。
【図２９７】 本発明の表示パネルの駆動方法の説明図である。
【図２９８】 本発明の表示パネルの駆動方法の説明図である。
【図２９９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３００】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０１】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０２】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０４】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３０９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３１０】 本発明の表示パネルの駆動方法の説明図である。
【図３１１】 本発明の表示パネルの駆動方法の説明図である。
【図３１２】 本発明の表示パネルの駆動方法の説明図である。
【図３１３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３１４】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３１５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３１６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３１７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３１８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３１９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３２０】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３２１】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３２２】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３２３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３２４】 本発明の表示パネルの駆動方法の説明図である。
【図３２５】 本発明の表示パネルの駆動方法の説明図である。
【図３２６】 本発明の表示パネルの駆動方法の説明図である。
【図３２７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３２８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３２９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３０】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３１】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３２】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３３】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３４】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３５】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３６】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３７】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３８】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３３９】 本発明のソースドライバＩＣ（回路）の説明図である。
【図３４０】 本発明の表示パネルの駆動方法の説明図である。
【図３４１】 本発明の表示パネルの駆動方法の説明図である。
【図３４２】 本発明の表示パネルの駆動方法の説明図である。
【図３４３】 本発明の表示パネルの駆動方法の説明図である。
【図３４４】 本発明の表示パネルの駆動方法の説明図である。
【図３４５】 本発明の表示パネルの駆動方法の説明図である。
【図３４６】 本発明の表示パネルの駆動方法の説明図である。
【図３４７】 本発明の表示パネルの駆動方法の説明図である。
【図３４８】 本発明の表示パネルの駆動方法の説明図である。
【図３４９】 本発明の表示パネルの駆動方法の説明図である。
【図３５０】 本発明の表示パネルの駆動方法の説明図である。
【図３５１】 本発明の表示パネルの駆動方法の説明図である。
【図３５２】 本発明の表示パネルの駆動方法の説明図である。
【図３５３】 本発明の表示パネルの駆動方法の説明図である。
【図３５４】 本発明の表示パネルの駆動方法の説明図である。
【図３５５】 本発明の表示パネルの駆動方法の説明図である。
【図３５６】 本発明の表示パネルの駆動方法の説明図である。
【図３５７】 本発明の検査方法の説明図である。
【図３５８】 本発明の検査方法の説明図である。
【図３５９】 本発明の検査方法の説明図である。
【図３６０】 本発明の検査方法の説明図である。
【図３６１】 本発明の検査方法の説明図である。
【図３６２】 本発明の検査方法の説明図である。
【図３６３】 本発明の検査方法の説明図である。
【図３６４】 本発明の検査方法の説明図である。
【図３６５】 本発明の検査方法の説明図である。
【図３６６】 本発明の検査方法の説明図である。
【図３６７】 本発明の検査方法の説明図である。
【図３６８】 本発明の検査方法の説明図である。
【図３６９】 本発明の検査方法の説明図である。
【図３７０】 本発明の検査方法の説明図である。
【図３７１】 本発明の検査方法の説明図である。
【図３７２】 本発明の検査方法の説明図である。
【図３７３】 本発明の検査方法の説明図である。
【図３７４】 本発明の検査方法の説明図である。
【図３７５】 本発明の表示パネルの説明図である。
【図３７６】 本発明の表示パネルの説明図である。
【図３７７】 本発明の表示パネルの説明図である。
【図３７８】 本発明の表示パネルの説明図である。
【図３７９】 本発明の表示パネルの説明図である。
【図３８０】 本発明の表示パネルの説明図である。
【図３８１】 本発明の表示パネルの説明図である。
【図３８２】 本発明の表示パネルの説明図である。
【図３８３】 本発明の表示パネルの説明図である。
【図３８４】 本発明の検査方法の説明図である。
【図３８５】 本発明の検査方法の説明図である。
【図３８６】 本発明の検査方法の説明図である。
【図３８７】 本発明の検査方法の説明図である。
【図３８８】 本発明の検査方法の説明図である。
【図３８９】 本発明の検査方法の説明図である。
【図３９０】 本発明の検査方法の説明図である。
【図３９１】 本発明の検査方法の説明図である。
【図３９２】 本発明の検査方法の説明図である。
【図３９３】 本発明の検査方法の説明図である。
【図３９４】 本発明の検査方法の説明図である。
【図３９５】 本発明の検査方法の説明図である。
【図３９６】 本発明の検査方法の説明図である。
【図３９７】 本発明の検査方法の説明図である。
【図３９８】 本発明の検査方法の説明図である。
【図３９９】 本発明の検査方法の説明図である。
【図４００】 本発明の検査方法の説明図である。
【図４０１】 本発明の検査方法の説明図である。
【図４０２】 本発明の表示装置の説明図である。
【図４０３】 本発明の表示装置の説明図である。
【図４０４】 本発明の表示装置の説明図である。
【図４０５】 本発明の表示装置の説明図である。
【図４０６】 本発明の表示装置の説明図である。
【図４０７】 本発明の表示装置の説明図である。
【図４０８】 本発明の表示装置の説明図である。
【図４０９】 本発明の表示装置の説明図である。
【図４１０】 本発明の表示装置の説明図である。
【図４１１】 本発明の表示装置の説明図である。
【図４１２】 本発明の表示装置の説明図である。
【図４１３】 本発明の表示装置の説明図である。
【図４１４】 本発明の表示装置の説明図である。
【図４１５】 本発明の表示装置の説明図である。
【図４１６】 本発明の表示装置の説明図である。
【図４１７】 本発明の表示装置の説明図である。
【図４１８】 本発明の表示装置の説明図である。
【図４１９】 本発明の表示装置の説明図である。
【図４２０】 本発明の表示装置の説明図である。
【図４２１】 本発明の表示装置の説明図である。
【図４２２】 本発明の表示装置の説明図である。
【図４２３】 本発明の表示装置の説明図である。
【図４２４】 本発明の表示装置の説明図である。
【図４２５】 本発明の表示装置の説明図である。
【図４２６】 本発明の表示装置の説明図である。
【図４２７】 本発明の表示装置の説明図である。
【図４２８】 本発明の表示装置の説明図である。
【図４２９】 本発明の表示装置の説明図である。
【図４３０】 本発明の表示装置の説明図である。
【符号の説明】
１１ トランジスタ（薄膜トランジスタ）
１２ ゲートドライバＩＣ（回路）
１４ ソースドライバＩＣ（回路）
１５ ＥＬ（素子）（発光素子）
１６ 画素
１７ ゲート信号線
１８ ソース信号線
１９ 蓄積容量（付加コンデンサ、付加容量）
５０ 表示画面
５１ 書き込み画素（行）
５２ 非表示画素（非表示領域、非点灯領域）
５３ 表示画素（表示領域、点灯領域）
６１ シフトレジスタ
６２ インバータ
６３ 出力バッファ
７１ アレイ基板（表示パネル）
７２ レーザー照射範囲（レーザースポット）
７３ 位置決めマーカー
７４ ガラス基板（アレイ基板）
８１ コントロールＩＣ（回路）
８２ 電源ＩＣ（回路）
８３ プリント基板
８４ フレキシブル基板
８５ 封止フタ
８６ カソード配線
８７ アノード配線（Ｖｄｄ）
８８ データ信号線
８９ ゲート制御信号線
１０１ 土手（リブ）
１０２ 層間絶縁膜
１０４ コンタクト接続部
１０５ 画素電極
１０６ カソード電極
１０７ 乾燥剤
１０８ λ／４板
１０９ 偏光板
１１１ 薄膜封止膜
２７１ ダミー画素（行）
３４１ 出力段回路
３７１ ＯＲ回路
４０１ 点灯制御線
４５１ 電子ボリウム回路
４５２ トランジスタのＳＤ（ソース−ドレイン）ショート
４７１、４７２、４７３ 電流源（トランジスタ）
４８１ スイッチ（オンオフ手段）
４８４ 電流源（単位トランジスタ）
４８３ 内部配線
４９１ 電子ボリウム
５２１ トランジスタ群
５３１ 抵抗
５３２ デコーダ回路
５３３ レベルシフタ回路
５４１ 嵩上げ回路
５５１ Ｄ／Ａ変換器
５５２ オペアンプ
５６１ アナログスイッチ
５６２ インバータ
５８１ ゲート配線
６３１ スリープスイッチ（基準電流オンオフ手段）
６５１ カウンタ
６５２ ＮＯＲ
６５３ ＡＮＤ
６５４ 電流出力回路
６５５ スイッチ
６７１ 一致回路
６８１ 入出力パッド
６９１ 基準電流回路
６９２ 電流制御回路
７０１ 温度検出手段
７０２ 温度制御回路
７１１ 単位ゲート出力回路
１１２１ コイル（トランス）
１１２２ 制御回路
１１２３ ダイオード
１１２４ コンデンサ
１１２５ 抵抗
１１２６ トランジスタ
１１３１ 切り替え回路（アナログスイッチ）
１２５１ 出力切り替え回路
１２５２ 切り替えスイッチ
１５０１ アナログスイッチ
１５０２ スイッチ制御線
１５０３ 接続配線
１５０４ 緩衝シート（板）
１５２１ インバータ
１５２２ 接続端子
１５７１ アンテナ
１５７２ キー
１５７３ 筐体
１５７４ 表示パネル
１５８１ 接眼リング
１５８２ 拡大レンズ
１５８３ 凸レンズ
１５９１ 支点（回転部）
１５９２ 撮影レンズ
１５９３ 格納部
１５９４ スイッチ
１６０１ 本体
１６０２ 撮影部
１６０３ シャッタスイッチ
１６１１ 取り付け枠
１６１２ 脚
１６１３ 取り付け台
１６１４ 固定部
１７３１ 制御電極
１７３２ 映像信号回路
１７３３ 電子放出突起
１７３４ 保持回路
１７３５ オンオフ制御回路
１７４１ 選択信号線
１７４２ オンオフ信号線
１７８１ スイッチ
１７８３ 電源回路
１８２１ スイッチ
１８３１ 抵抗
１９０１ 基準電流回路
２０４１ サンプリングポイント
２０５１ ＳＵＭ回路
２０５２ 比較回路
２０６１ シャーシ
２０６２ 操作ボタン
２０６３ チップ部品
２１７１ ダミートランジスタ
２１８１ サブトランジスタ
２３５１ プリチャージ制御回路
２３６１ ラッチ回路
２３６２ セレクタ回路
２３６３ プリチャージ回路
２５９１ レベルシフタ回路
２６１１ カスケード電流接続線
２６２１ｉ 電流入力端子
２６２１ｏ 電流出力端子
２６３１ ベースアノード線
２６３２ アノード配線
２６３３ 接続端子
２６４１ 接続アノード線
２６４２ 共通アノード線
２６５１ コンタクトホール
２６６１ 絶縁膜、層間膜、絶縁手段
２６７１ ベースカソード線
２６７２ 入力信号線
２６８１ 接続樹脂
２６９１ 光吸収膜
２６９２ 樹脂ビーズ
２６９３ 封止樹脂
２７０１ 回路形成部
２７３１ ゲート電圧線
２７７２ 電源ＩＣ制御信号
２７７３ ゲートドライバ回路制御信号
２９５１ 容量制御線（コンデンサグランド）
２９５３ 容量制御共通線
３００１ 選択スイッチ（選択手段、切り替え手段）
３３１１ 基準電圧回路（基準電圧発生手段）
３３１３ トランジスタ
３３１４ トランジスタ
３３２１ ツェナーダイオード（基準電圧発生手段）
３３３１ 配線
３３３２ バッファ回路
３３３３ 調整基準電圧出力配線
３３４１ 調整基準電圧出力端子
３３５１ 調整基準電圧入力配線
３３５２ 基準電圧切り替えスイッチ（切り替え手段、選択手段）
３３５３ 調整基準電圧入力端子
３３９１ 倍率可変スイッチ
３３９２ トランジスタ
３４３１ 出力バッファ回路
３４３３ 昇圧回路
３５９１ プローブ（接続手段）
３５９２ アノード端子電極
３５９３ 電圧（電流）印加配線（供給配線、伝達手段）
３５９４ ゲートドライバ（走査ドライバ）制御端子（信号線、電源線）
３６０１ 制御回路（コントローラ、制御手段）
３６０２ カメラ（光学的入力手段、光学的検出手段）
３６０４ 電流計（電流検出手段、電流測定手段）
３６０５ 電圧源（電圧発生手段、信号発生手段）
３６３１ ソース信号線端子電極
３６３３ チェック端子電極
３６３４ ショート配線
３６６１ 基準電圧回路（電圧発生回路、電圧発生手段）
３６６２ パーソナルコンピュータ（ＰＣ）（データ入力手段、制御手段、データ収集手段）
３６６３ 入力回路（データ入力手段、電圧入力手段）
３７２１ 検査電極
３７３１ チェック端子電極
３７５１ 保護ダイオード
３７５２ 内部配線
３７６１ 短絡回路
３７８１ 短絡部
３８２１ スリット
３８３１ レーザー光
３９９１ 電圧計（電圧測定手段）
４００１ 信号発生器（信号発生手段）
４０２１ 円偏光板（円偏光フィルム、偏光板）
４０３１ バックライト
４０３２ 支持部材
４０３３ 液晶表示パネル
４０４１ 透明カバー（光透過性フィルム、光透過性板）
４０４２ 挿入部
４０５１ 開口部
４０５２ 反射膜（反射部、反射手段）
４０５３ 光（光の軌跡）
４０５４ 導光部（導光坂）
４０６１ 光拡散部（光拡散材料、光散乱部）
４０８１ 光結合層（オプティカルカップリング材、光結合材）
４０９１ 遮光膜（反射膜）
４０９２ ＥＬバックライト（光発生手段、面発光源）
４０９３ 画像表示領域（有効表示領域）
４１０１ 光吸収膜
４１０２ 光吸収土手
４１１１ トランジスタ等形成領域（無効領域）
４１２１ ビーズ
４１２３ 接着層（接着材）
４１２４ 土手材料
４１３１ 電源配線
４１４１ 電圧供給配線
４１５１ 凸部
４１９１ 放熱板（放熱手段）
４２３１ 金属板（金属シート、放熱シート、放熱板）
４２５１ カソード電極
４２５２ ビーズ
４２５３ 導電材料
４２５４ 固定材
４２７１ 空気穴（空気の通路）
４２９１ 高分子ＥＬ材料[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a self-luminous display panel such as an EL display panel using an organic or inorganic electroluminescence (EL) element. The present invention also relates to a drive circuit (IC) for these display panels. The present invention relates to a driving method and a driving circuit of an EL display panel, an information display device using them, and the like.
[0002]
[Prior art]
In general, in an active matrix display device, an image is displayed by arranging a large number of pixels in a matrix and controlling the light intensity for each pixel in accordance with a given video signal (see, for example, Patent Document 1). For example, when liquid crystal is used as the electro-optical material, the transmittance of the pixel changes according to the voltage written to each pixel. In an active matrix image display device using an organic electroluminescence (EL) material as an electro-optic conversion substance, light emission luminance changes according to a current written to a pixel.
[0003]
In the liquid crystal display panel, each pixel operates as a shutter, and an image is displayed by turning on and off light from a backlight with a shutter that is a pixel. The organic EL display panel is a self-luminous type having a light emitting element in each pixel. Therefore, the organic EL display panel has advantages such as higher image visibility than the liquid crystal display panel, no backlight, and high response speed.
[0004]
In the organic EL display panel, the luminance of each light emitting element (pixel) is controlled by the amount of current. That is, it is greatly different from the liquid crystal display panel in that the light emitting element is a current drive type or a current control type.
[0005]
The organic EL display panel can also be configured in a simple matrix system and an active matrix system. Although the former has a simple structure, it is difficult to realize a large and high-definition display panel. However, it is cheap. The latter can realize a large, high-definition display panel. However, there is a problem that the control method is technically difficult and relatively expensive. At present, active matrix systems are actively developed. In the active matrix system, a current flowing through a light emitting element provided in each pixel is controlled by a thin film transistor (transistor) provided in the pixel.
[0006]
  This active matrix organic EL display panel isPatent Document 2Is disclosed. An equivalent circuit for one pixel of this display panel is shown in FIG. The pixel 16 includes an EL element 15 that is a light emitting element, a first transistor 11 a, a second transistor 11 b, and a storage capacitor 19. Reference numeral 15 denotes an organic electroluminescence (EL) element. In the present invention, the transistor 11 a that supplies (controls) current to the EL element 15 is referred to as a driving transistor 11. A transistor that operates as a switch, such as the transistor 11b in FIG. 46, is referred to as a switching transistor 11.EIn many cases, the L element 15 has a rectifying property and is therefore called an OLED (organic light emitting diode). In FIG. 46 and the like, a diode symbol is used as the EL element 15.
[0007]
However, the light-emitting element in the present invention is not limited to the OLED, and may be any element whose luminance is controlled by the amount of current flowing through the element 15. For example, an inorganic EL element is illustrated. In addition, a white light emitting diode made of a semiconductor is exemplified. Moreover, a common light emitting diode is illustrated. In addition, a light emitting transistor may be used. In addition, the light emitting element is not necessarily required to have rectification. A bidirectional diode may also be used. Any of these may be sufficient as the EL element 15 of this invention.
[0008]
  In the example of FIG. 46, the source terminal (S) of the P-channel transistor 11a is set to Vdd (power supply potential), and the cathode (cathode) of the EL element 15 is connected to the ground potential (Vss). On the other hand, the anode (anode) is the transistor 11.aConnected to the drain terminal (D). On the other hand, a P-channel type transistor 11bThe gate terminal is connected to the gate signal line 17a, the source terminal is connected to the source signal line 18,DoThe rain terminal is connected to the storage capacitor 19 and the gate terminal (G) of the transistor 11a.
[0009]
  In order to operate the pixel 16, first, the gate signal line 17 a is selected, and a video signal representing luminance information is applied to the source signal line 18. Then, the transistor 11bBecomes conductive, the storage capacitor 19 is charged or discharged, and the transistor 11aThe gate potential is equal to the potential of the video signal. When the gate signal line 17a is not selected, the transistor 11a is turned off and the transistor 11b is electrically disconnected from the source signal line 18. However, the gate potential of the transistor 11 a is stably held by the storage capacitor (capacitor) 19. The current flowing through the EL element 15 via the transistor 11a has a value corresponding to the gate / source terminal voltage Vgs of the transistor 11a.dThe light continues to be emitted with a luminance corresponding to the amount of current supplied through the light.
[0010]
[Patent Document 1]
JP 2001-147659 A
[Patent Document 2]
JP-A-8-234683
[0011]
[Problems to be solved by the invention]
  However, conventionalLCD panelInIsHigh image quality, good video display performance, low power consumption, low cost, high brightness, etc.There was a problem.
An object of the present invention is to provide a high-quality EL display device and a driving method thereof in consideration of the above-described conventional problems.
[0014]
[Means for Solving the Problems]
  The first aspect of the present invention for solving the above problems is as follows.
  Pixels with EL elements in a matrixIn the display screen areaArrangedA display unit; a gate driver circuit that applies an on / off signal to a gate signal line connected to the pixel; and a source driver circuit that applies a video signal to a source signal line connected to the pixel;HaveIn the pixel, a driving transistor for supplying a current to the EL element and a switching transistor formed in the current path are formed.A method for driving an EL display device, comprising:
  From image data for generating a signal to be applied to the pixel of the EL display deviceThe EL element isIn one frame periodDisplay areaAsk for display period,
The image data is subjected to gradation conversion by a gamma curve,
  The gamma curve of the output gradation with respect to the input gradation when the obtained display period is shorter than when the obtained display period is longIncrease the x multiplier of
By applying the on / off signal to the gate signal line by the gate driver circuit, the switch transistor is turned on and off to control the current,
The gate driver circuit generates a strip-shaped non-display area and the display area on the display screen by controlling the current.This is a method for driving an EL display device.
  The second aspect of the present invention
  The EL display device further includes detection means for detecting the brightness of external light,
  According to the driving method of the EL display device of the first aspect of the present invention, the ratio between the non-display area and the display area is changed or the ratio between the non-display area and the display area is adjusted according to an output value of the detection means. is there.
  The third aspect of the present invention
  The EL display device further includes a time means for grasping the elapsed time,
  The EL display device driving method according to the first aspect of the present invention is characterized in that the ratio of the non-display area on the display screen is increased after a predetermined time has elapsed.
  The fourth aspect of the present invention is
  The EL display device driving method according to the first aspect of the present invention is characterized in that the ratio between the non-display area and the display area can be changed or adjusted to a predetermined ratio by a user operation.
  The fifth aspect of the present invention provides
  The EL display device includes a source driver circuit that supplies a signal to a source signal line connected to a pixel arranged in a region of the display screen, a substrate on which the pixel is formed, and the source driver circuit A selection circuit disposed between the output terminal and the source signal line;
  The selection circuit applies the output signal of the source driver circuit by selecting one source signal line from the plurality of source signal lines, and driving the EL display device according to the first aspect of the present invention. is there.
  In addition, the sixth aspect of the present invention,
A display unit in which pixels having EL elements are arranged in a region of a display screen in a matrix,
  A gate driver circuit for applying an on / off signal to a gate signal line connected to the pixel;
  A source driver circuit for applying a video signal to a source signal line connected to the pixel,
  In the pixel, a driving transistor for supplying current to the EL element and a switching transistor formed in the current path are formed,
  From image data that generates a signal to be applied to the pixelThe EL element isIn one frame periodDisplay areaAsk for the display period,
The image data is subjected to gradation conversion by a gamma curve,
  The gamma curve of the output gradation with respect to the input gradation when the obtained display period is shorter than when the obtained display period is longIncrease x multiplierAnd
  The gate driver circuit controls the current by turning on and off the switch transistor by applying the on / off signal to the gate signal line,
  The gate driver circuit has a strip-shaped non-display area and a display area on the display screen under the control of the current.SaidAn EL display device that generates a display area.
  Also,7thThe present invention is
  The EL display device further includes detection means for detecting the brightness of external light,
  The ratio between the non-display area and the display area is changed or the ratio between the non-display area and the display area is adjusted according to an output value of the detection means.6thThe EL display device of the present invention.
  Also,8thThe present invention is
  The EL display device further includes a time means for grasping the elapsed time,
  After a certain period of time, the display brightness of the EL display device is lowered by increasing the ratio of the non-display area on the display screen.6thThe EL display device of the present invention.
  Also,9thThe present invention is
  The control signal to the gate driver circuit is supplied from the source driver circuit.6thThe EL display device of the present invention.
  Also,10thThe present invention is
  The EL display device further includes a selection circuit,
  The source driver circuit is an IC chip made of a semiconductor,
  The selection circuit is formed by polysilicon technology on a substrate on which the display area is formed,
  The selection circuit has one input terminal and a plurality of output terminals,
  The input terminal of the selection circuit is connected to the output terminal of the source driver circuit,
  The source signal line is connected to each output terminal of the selection circuit.6thThe EL display device of the present invention.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
In the present specification, each drawing is omitted or / and enlarged or reduced for easy understanding and / or drawing. For example, in the cross-sectional view of the display panel shown in FIG. 11, the thin film sealing film 111 and the like are shown to be sufficiently thick. On the other hand, in FIG. 10, the sealing lid 85 is shown thinly. Also, there are some omitted parts. For example, in the display panel of the present invention, a phase film such as a circularly polarizing plate is necessary for preventing reflection. However, it is omitted in each drawing of this specification. The same applies to the following drawings. Moreover, the part which attached | subjected the same number or the symbol etc. has the same or similar form, material, function, or operation | movement.
[0017]
Note that the contents described in the drawings and the like can be combined with other embodiments and the like without particular notice. For example, a touch panel or the like is added to the display panel of FIG. 8, and the information display device illustrated in FIGS. 157 and 159 to 161 can be obtained. Further, a viewfinder (see FIG. 58) used for a video camera (see FIG. 159, etc.) can be configured by attaching a magnifying lens 1582. Also, the driving method of the present invention described in FIGS. 4, 15, 18, 21, 23, 29, 30, 30, 35, 36, 40, 41, 44, 100, etc. The present invention can be applied to any display device or display panel of the present invention.
[0018]
Note that in this specification, the driving transistor 11 and the switching transistor 11 are described as thin film transistors, but the present invention is not limited thereto. A thin film diode (TFD), a ring diode, or the like can also be used. The transistor is not limited to a thin film element, and may be a transistor formed on a silicon wafer. The substrate 71 may be formed of a silicon wafer. Of course, an FET, a MOS-FET, a MOS transistor, or a bipolar transistor may be used. These are also basically thin film transistors. In addition, it goes without saying that varistors, thyristors, ring diodes, photodiodes, phototransistors, PLZT elements may be used. That is, any of these can be used for the transistor element 11, the gate driver circuit 12, the source driver circuit 14, and the like of the present invention.
[0019]
Hereinafter, the EL panel of the present invention will be described with reference to the drawings. As shown in FIG. 10, the organic EL display panel includes at least one of an electron transport layer, a light emitting layer, a hole transport layer, and the like on a glass plate 71 (array substrate) on which a transparent electrode 105 as a pixel electrode is formed. An organic functional layer (EL layer) 15 and a metal electrode (reflection film) (cathode) 106 are laminated. A positive voltage is applied to the anode (anode), which is the transparent electrode (pixel electrode) 105, and a negative voltage is applied to the cathode (cathode) of the metal electrode (reflection electrode) 106, that is, a direct current is applied between the transparent electrode 105 and the metal electrode 106. As a result, the organic functional layer (EL layer) 15 emits light.
[0020]
The metal electrode 106 is preferably made of a material having a small work function such as lithium, silver, aluminum, magnesium, indium, copper, or an alloy thereof. In particular, for example, an Al—Li alloy is preferably used. The transparent electrode 105 can be made of a conductive material having a high work function such as ITO or gold. In addition, when gold is used as an electrode material, the electrode is in a translucent state. ITO may be other materials such as IZO. The same applies to the other pixel electrodes 105.
[0021]
A desiccant 107 is disposed in the space between the sealing lid 85 and the array substrate 71. This is because the EL film 15 is vulnerable to humidity. The desiccant 107 absorbs moisture penetrating the sealant and prevents the EL film 15 from deteriorating.
[0022]
  FIG. 10 shows a configuration in which sealing is performed using a glass lid 85, but sealing may be performed using a film (which may be a thin film, that is, a thin film sealing film) 111 as illustrated in FIG. For example, as the sealing film (thin film sealing film) 111, it is exemplified to use a film of an electrolytic capacitor obtained by vapor-depositing DLC (diamond-like carbon). This film has extremely poor moisture permeability (high moisture resistance). This film is used as the sealing film 111. In addition, a structure in which a DLC (diamond-like carbon) film or the like is directly deposited on the surface of the electrode 106ButNeedless to say, it is good. In addition, a thin film sealing film may be configured by laminating a resin thin film and a metal thin film in multiple layers.
[0023]
  The thickness of the thin film is n · d (where n is the refractive index of the thin film, and if a plurality of thin films are stacked, the refractive indexes of them are combined (calculate n · d for each thin film))ShiTo calculate. d is the thickness of the thin film, and if multiple thin films are stacked,With multiple thin filmsCalculate the total refractive index. ) May be less than or equal to the emission main wavelength λ of the EL element 15. By satisfying this condition, the light extraction efficiency from the EL element 15 becomes twice or more as compared with the case of sealing with a glass substrate. Further, an alloy or a mixture or a laminate of aluminum and silver may be formed.
[0024]
A configuration in which sealing is performed with the sealing film 111 without using the lid 85 as described above is referred to as thin film sealing. Thin film sealing in the case of “lower extraction (see FIG. 10, the light extraction direction is the arrow direction in FIG. 10)” for extracting light from the substrate 71 side becomes a cathode on the EL film after the EL film is formed. An aluminum electrode is formed. Next, a resin layer as a buffer layer is formed on the aluminum film. Examples of the buffer layer include organic materials such as acrylic and epoxy. Further, the film thickness is suitably 1 μm or more and 10 μm or less. More preferably, the film thickness is 2 μm or more and 6 μm or less. A sealing film 74 on the buffer film is formed. Without the buffer film, the structure of the EL film collapses due to the stress, and a line-like defect occurs. As described above, the sealing film 111 is exemplified by DLC (Diamond Like Carbon) or a layer structure of an electric field capacitor (a structure in which dielectric thin films and aluminum thin films are alternately deposited).
[0025]
In the case of extracting light from the EL layer 15 side, see “Upper extraction see FIG. 11, the light extraction direction is the arrow direction in FIG. 11”, thin film sealing is performed by forming a cathode (on the EL film 15 after forming the EL film 15. An Ag—Mg film to be an anode is formed with a film thickness of 20 Å or more and 300 Å. A transparent electrode such as ITO is formed thereon to reduce the resistance. Next, a resin layer as a buffer layer is formed on the electrode film. A sealing film 111 is formed on the buffer film.
[0026]
Half of the light generated from the EL layer 15 is reflected by the reflective film 106 and transmitted through the array substrate 71 to be emitted. However, external light is reflected on the reflective film 106 and a reflection occurs to reduce the display contrast. For this measure, a λ / 4 plate 108 and a polarizing plate (polarizing film) 109 are arranged on the array substrate 71. These are generally called circularly polarizing plates (circularly polarizing sheets).
[0027]
When the pixel is a reflective electrode, the light generated from the EL layer 15 is emitted upward. Therefore, it goes without saying that the phase plate 108 and the polarizing plate 109 are arranged on the light emitting side. The reflective pixel is obtained by forming the pixel electrode 105 with aluminum, chromium, silver, or the like. Further, by providing a convex portion (or a concave and convex portion) on the surface of the pixel electrode 105, the interface with the EL layer 15 is widened, the light emitting area is increased, and the luminous efficiency is improved. Note that the circularly polarizing plate is not necessary when the reflective film to be the cathode 106 (anode 105) is formed on the transparent electrode or when the reflectance can be reduced to 30% or less. This is because the reflection is greatly reduced. It is also desirable to reduce light interference.
[0028]
Since the light emitted from the EL element 15 of the EL display panel has no directivity, this light is emitted to an external space through the substrate 71 on which the EL element 15 is formed. Therefore, when light is emitted into a space (refractive index 1.0) from a substrate with a high refractive index (refractive index is about 1.5), 2/3 of the light is above the critical angle based on Snell's law, It is not emitted into the space (that is, 2/3 of the light generated by the EL element 15 cannot be emitted from the substrate 71). The light confined in the substrate 71 is irregularly reflected in the substrate 71 and becomes halation (see FIG. 420. The light 4093 is irregularly reflected in the substrate 71), and the display contrast of the EL display panel is lowered. In addition, it is not preferable because it causes heat generation.
[0029]
In order to solve this problem, in the present invention, as shown in FIG. 410, a light absorbing material is used as the bank (rib) 101 material. Hereinafter, the bank formed of the light absorbing material is referred to as a light absorbing bank 4101. By using the light absorbing bank 4101, it is possible to prevent the occurrence of halation occurring on the substrate 71 and the like, and to significantly improve the display contrast.
[0030]
That is, as illustrated in FIG. 420, light 4093 that is irregularly reflected in the substrate 71 is absorbed by the light absorption film 4101 (4102). As shown in FIG. 421, the light absorption film 4102 (4101) is an ineffective area (an area other than the effective area A (screen 50 through which light effective for image display passes) (area where light effective for image display is emitted). Preferably, the light absorbing film 4102 (4101) is also formed or disposed on the sealing lid 85, as shown in FIG. It is also effective to form 85 with a black material or the like.
[0031]
Substances that make up the light absorption film include organic materials such as acrylic resins containing carbon, black pigments or pigments dispersed in organic resins, and gelatin or casein as a color filter. What was dye | stained with the acid dye is illustrated. In addition, a single black fluoran dye may be used, and a color scheme black obtained by mixing a green dye and a red dye may also be used. Examples thereof include a PrMnO3 film formed by sputtering and a phthalocyanine film formed by plasma polymerization.
[0032]
The above materials are all black materials, but as the light absorption film, a material having a complementary color with respect to the light color generated by the display element may be used. For example, a light-absorbing material for a color filter may be used so as to obtain desired light absorption characteristics. Basically, a material obtained by dyeing a natural resin with a pigment may be used in the same manner as the black absorbing material described above. Further, a material in which a pigment is dispersed in a synthetic resin can be used. The selection range of the pigment is wider than the black pigment, and may be one suitable from azo dye, anthraquinone dye, phthalocyanine dye, triphenylmethane dye, or a combination of two or more thereof.
[0033]
Further, a metal material may be used as the light absorption film. For example, hexavalent chromium is exemplified. Hexavalent chromium is black and functions as a light absorbing film. In addition, light scattering materials such as opal glass and titanium oxide may be used. This is because scattering the light is equivalent to absorbing the light as a result.
[0034]
In addition, as illustrated in FIG. 411, it is preferable to form or dispose a light absorption film 4102 also in a region of the transistor 11 (transistor formation region 4111) included in the pixel 16. This is because when light is incident on the transistor 11, a photoconductor phenomenon occurs and the off-characteristic of the transistor is deteriorated.
[0035]
The light absorption film 4102 is also formed on the back surface of the gate driver circuit 12 so that light confined in the substrate 71 does not enter the driver circuit 12. Similarly, it is preferably formed on the back surface of the source driver circuit (IC) 14. This is for the same reason as that for forming the base anode line 2631 in FIG.
[0036]
In the EL display panel, the sealing lid 85 and the substrate 71 are bonded together in order to prevent external moisture from entering the EL element 15 part. At that time, in order to realize a narrow frame, the joining portion is placed on the gate driver circuit 12. However, when pressure is applied to the bonding portion, the gate driver circuit 12 may be destroyed due to this pressure. In particular, in order to make the adhesive layer 4123 at the bonding portion uniform, beads 4121 are mixed into the adhesive constituting the adhesive layer 4123 (see FIG. 412). This bead 4121 may be pressurized to sink into the gate driver circuit 12 and destroy the gate driver circuit 12. The configuration of the gate driver circuit 12 and the like will be described later.
[0037]
In order to solve this problem, in the present invention, the interlayer insulating film 102 is formed on the gate driver circuit 12. The thickness of the interlayer insulating film 102 is preferably 0.5 μm or more and 2.0 μm or less. In particular, the thickness is preferably 0.8 μm or more and 1.6 μm or less. Further, a light absorbing bank 4101 (bank material 4124) formed simultaneously with the formation of the bank 101 is formed on the interlayer insulating film 102. For the sake of convenience, the light absorption bank 4101 is described. However, the bank formed on the gate driver circuit 12 does not function as a bank, and prevents the gate driver circuit 12 from being broken by the bead 4121. This is the main purpose.
[0038]
The light absorbing bank 4101 also exhibits an effect of shielding light incident on the gate driver circuit 12. The film thickness of the light absorbing bank 4101 is the same as the height of the bank 101 of the pixel 16. The film thickness of the light absorption bank 4101 is preferably 0.5 μm or more and 2.0 μm or less. In particular, the thickness is preferably 0.8 μm or more and 1.6 μm or less. Note that an acrylic resin material is preferably used as the main material of the light absorbing bank 4101.
[0039]
Further, an aluminum thin film 106 serving as a cathode electrode is formed on the light absorbing bank 4101. The aluminum thin film 106 is formed simultaneously with the cathode electrode of the pixel 16. By forming the aluminum thin film 106, the moisture-proof performance is remarkably improved. The film thickness of the aluminum thin film 106 is preferably 0.1 μm or more and 1.5 μm or less. In particular, the thickness is preferably 0.2 μm or more and 1.0 μm or less. This thin film is not limited to aluminum, but may be formed of a material constituting the cathode electrode.
[0040]
As described above, by forming the interlayer insulating film 102, the light absorption bank 4101, and the aluminum thin film 106 on the gate driver circuit 12, the gate driver circuit 12 is not destroyed due to the attachment of the sealing lid 85. Moreover, sufficient moisture resistance can be obtained.
[0041]
In particular, in FIG. 412, as indicated by arrows, the aluminum thin film 106 covers the light absorption bank 4101 and the side surfaces of the interlayer insulating film 102. This coating can completely prevent moisture from entering. More preferably, a thin film made of an inorganic material is formed on the aluminum thin film 106. Examples of the thin film made of an inorganic material include SiO2 and SiNx. Needless to say, Al2O3, Ta2O3, or the like may be used. The thin film made of an inorganic material is preferably formed to have a thickness of 0.1 μm or more. It is also formed on the side surface shown in FIG. In addition, you may use what vapor-deposited DLC (diamond like carbon) for a thin film.
[0042]
The diameter of the beads 4121 is preferably 5 μm or more and 30 μm or less, and more preferably 8 m or more and 15 μm or less. Moreover, it is preferable that the width | variety of the contact bonding layer 4123 shall be 0.8 mm or more and 2 mm or less. Moreover, it is preferable to use resin beads as the material of the beads.
[0043]
In the embodiment of FIG. 412, the adhesive layer 4123 of the sealing lid 85 is disposed on the gate driver circuit 12. However, the present invention is not limited to this. As illustrated in FIG. 413, the adhesive layer 4123 may be disposed avoiding the gate driver circuit 12. With the configuration as shown in FIG. 413, the gate driver circuit 12 is not destroyed by the beads 4121 or the like.
[0044]
In FIG. 413, the adhesive layer 4123 is formed on the power supply wiring 4131 of the gate driver circuit 12. This is because even if pressure is applied to the power supply wiring 4131, the power supply wiring 4131 is not destroyed. A range indicated by B in FIG. 414 is a range where the adhesive layer 4123 that adheres to the sealing lid 85 is applied (adhesion range). A voltage is supplied to the gate driver circuit 12 from a power supply wiring 4131 through a voltage supply line 4141.
[0045]
In order to make the film thickness of the adhesive layer 4123 uniform without using the beads 4121, a convex portion 4151 may be formed on the sealing lid 85 as shown in FIG. 415 (shown by a dotted line in FIG. 415). . The protrusion 4151 can be easily formed by pressing. The convex portion 4151 is not limited to being formed on the sealing lid 85, and may be formed on the substrate 71 side.
[0046]
As shown in FIG. 415, it is preferable not to arrange the gate driver circuit 12 below the convex portion 4151. Further, when the source driver circuit 14 is also formed directly on the substrate 71 as shown in FIG. 416, it is preferable to avoid the source driver 14 as well. However, when the convex portion 4151 is formed in a linear shape (4151a, 4151b) as shown in FIG. 416, there is no escape space for the applied adhesive (becomes the adhesive layer 4123). Therefore, as shown in FIG. 417, the convex portion 4151 is preferably formed or arranged in a dot shape. The dot shape means a state other than a linear shape that is not completely interrupted as shown in FIG. Even if it is the linear convex part 4151, if the part has interrupted, it will become the escape place of an adhesive agent. Therefore, the dot shape may be a linear shape. Other configurations are the same as or similar to those in FIG.
[0047]
FIG. 412 shows a configuration for sealing with a sealing lid 85. However, the present invention is not limited to this, and may be sealed with a thin film 111 (thin film sealing film 111) as shown in FIG. Other configurations are the same as those in FIG. As described above, the thin film sealing film 111 is exemplified by using a film of an electrolytic capacitor obtained by vapor-depositing DLC (diamond-like carbon). Moisture resistance is very good. This film is used as the sealing film 111. Needless to say, a structure in which a DLC film or the like is directly deposited on the surface of the electrode 106 is preferable.
[0048]
When the source driver IC is COG-mounted (chip-on-glass mounting method) as the source driver circuit 14, it is necessary to pay attention to the mounting. This is because the EL material constituting the EL element 15 has a low glass transition temperature and may be deteriorated by heating during COG mounting. In general, an organic EL material causes deterioration of its characteristics when a temperature of 100 degrees (Celsius) or higher is applied for 1 minute.
[0049]
In order to cope with this problem, the distance between the driver IC to be COG-mounted and the portion where the EL film is formed (display screen 50) may be increased by a certain distance. According to the experiment, when the maximum heating temperature applied during COG mounting is C and the distance from the terminal position end of the IC to be mounted to the nearest EL element forming portion is K, K (mm)> C / It is preferable to satisfy the relationship of 120 (mm). More preferably, it is preferable to satisfy the relationship of K (mm)> C / 100 (mm).
[0050]
If this condition cannot be satisfied, a heat radiating plate 4191 (heat radiating means) is disposed between the IC chip and the display screen 50 during COG mounting as shown in FIG. The heat radiating plate 4191 can prevent the heat at the time of COG mounting from being transmitted to the display screen 50. The heat radiating plate 4191 may be any configuration or material as long as it has better thermal conductivity than the material constituting the substrate 71 such as metal.
[0051]
As shown in FIG. 418, when a thin film sealing configuration is adopted, it is also effective to dispose or attach a metal plate 4231 or the like to the sealing thin film 111 and dissipate heat (FIG. 423). An adhesive made of a silicon material is applied on the sealing thin film 111, and a metal plate 4231 having a heat dissipation effect is disposed. Of course, the material is not limited to the metal plate (metal sheet) 4231, and any material may be used as long as it has a heat dissipation effect. For example, organic materials such as diamond thin film and carbon are exemplified. Note that the adhesive layer 4123 is not necessarily required, and the metal plate 4231 may be in close contact with the sealing thin film 111.
[0052]
In order to further improve the heat dissipation effect, the surface of the metal plate 4231 may be uneven as shown in FIG.
[0053]
As shown in FIG. 423, when the adhesive layer 4123 is applied to the entire surface of the sealing thin film 111, the sealing thin film 111 may be broken due to shrinkage when the adhesive layer is cured. In order to cope with this problem, as shown in FIG. 424, the adhesive 4123 may be applied in the form of dots (dotted state). Of course, the adhesive 4123 may be applied linearly.
[0054]
In order to suppress reflection at the cathode 106, the configuration illustrated in FIG. 425 may be employed. In FIG. 425, the cathode electrode 106 (4251 in FIG. 425) is formed very thin. Therefore, the cathode electrode 4251 is used in FIG. The thickness of the cathode electrode 4251 is 100 angstroms or more and 1000 angstroms or less. More preferably, it is 200 angstroms or more and 500 angstroms or less. By forming the cathode electrode 4251 thin, the cathode electrode becomes a semi-transmissive state, so that reflection is reduced. However, if the cathode electrode 4251 is thin, the resistance value becomes high.
[0055]
As a countermeasure, as shown in FIG. 425, a conductor film 4253 made of a transparent material is formed on the cathode electrode 4251. Examples of the conductor film 4253 include ITO or IZO. The transparent conductor film 4253 may be a light-absorbing conductor film such as carbon. This is because the reflection is suppressed by carbon or the like.
[0056]
The sealing thin film 111 is further formed on the transparent conductor film 4253, or fine beads 4252 are dispersed directly on the transparent conductor film 4253. The diameter of the beads is preferably 1 μm or more and 10 μm or less. On this, a fixing material 4254 for fixing the beads 4252 is formed by coating or vapor deposition. An inorganic material such as the fixing material 4254, SiO2, or SiOx, or an organic material such as polyvinyl alcohol or polyimide can be used. In addition to the acrylic resin, an epoxy adhesive or a polyester adhesive can be used. Note that the thickness of the fixing material 4254 is 100 μm or less.
[0057]
Note that when a thin film is deposited on the pixel electrode 105 or the like, the EL film 15 may be formed in an argon atmosphere. Further, by forming a carbon film with a thickness of 20 to 50 nm on ITO as the pixel electrode 105, the stability of the interface is improved, and the light emission luminance and the light emission efficiency are also improved. Moreover, it is needless to say that the EL film 15 is not limited to being formed by vapor deposition, and may be formed by inkjet. This inkjet method is particularly effective for polymer organic EL materials. In this case, it is preferable to form a hydrophilic film at a location where the polymer organic EL material is applied.
[0058]
Since the polymer EL material is formed by the ink jet method, it is necessary to satisfactorily apply to the substrate 71. Basically, as shown in FIG. 429 (a), the periphery is surrounded by a bank 101, and a polymer EL material 4291 is applied into the bank 101. However, as illustrated in FIG. 429 (a), when the periphery is surrounded by the bank 101, a portion where the polymer EL material 4291 is not applied to the peripheral portion as indicated by C occurs.
[0059]
In response to this problem, the present invention removes the portion D of the bank 101 as shown in FIG. 429 (b) (the bank 101 is interrupted). In this way, by removing the four corners of the bank 101 in particular, the polymer EL material 4291 can be satisfactorily applied to the periphery of the pixel.
FIG. 428 illustrates the shape and arrangement of the bank 101 of the present invention. The bank 101 includes banks 101a dotted in the vertical direction and dots 101b dotted in the horizontal direction.
[0060]
As shown in FIG. 430, even when the region to which the polymer EL material 4291 is applied is a circle (other than a rectangle), as shown in the figure, the structure where the bank 101 is removed is shown. It is good to adopt.
[0061]
Hereinafter, in order to facilitate understanding of the EL display panel structure of the present invention, a method for manufacturing the organic EL display panel of the present invention will be described first.
[0062]
In order to improve the heat dissipation of the sealing lid 85 and the substrate 71, the substrate may be formed of sapphire glass. Further, a thin film or a thick film having good thermal conductivity may be formed. For example, the use of a substrate on which a diamond thin film (such as DLC) is formed is exemplified. Of course, a quartz glass substrate or a soda glass substrate may be used. In addition, a ceramic substrate such as alumina may be used, a metal plate made of copper or the like, or an insulating film coated with a metal film or a carbon film by vapor deposition or coating may be used. When the pixel electrode 105 is of a reflective type, light is emitted from the surface direction of the substrate as the substrate material. Therefore, non-transparent materials such as stainless steel can be used in addition to transparent or translucent materials such as glass, quartz and resin.
[0063]
Further, a microlens may be formed or disposed outside or inside the sealing lid 85 and the substrate 71 corresponding to the pixel shape. By configuring the microlens, the directivity of light emitted from the EL film is narrowed, and high luminance can be realized.
[0064]
In the embodiment of the present invention, the cathode electrode 106 and the like are formed of a metal film. However, the present invention is not limited to this, and may be formed of a transparent film such as ITO or IZO. Thus, by making both the anode and cathode electrodes of the EL element 15 transparent, a transparent EL display panel can be formed (of course, one of them may be formed of a light-transmitting metal film, or An extremely thin metal film may be used as a cathode electrode, and a transparent conductor material such as ITO may be laminated on the cathode electrode). By increasing the transmittance to about 80% without using a metal film, it is possible to make the other side of the display panel almost transparent while displaying characters and pictures.
[0065]
Needless to say, a plastic substrate may be used for the sealing lids 85 and 71. Plastic substrates are difficult to break and are lightweight, making them ideal as display panel substrates for mobile phones. The plastic substrate is preferably used as a laminated substrate by attaching an auxiliary substrate to one surface of a base substrate serving as a core material with an adhesive. Of course, these substrates are not limited to plates, and may be films having a thickness of 0.05 mm or more and 0.3 mm or less.
[0066]
As the base substrate, an alicyclic polyolefin resin is preferably used. As such alicyclic polyolefin resin, a single plate of 200 μm in thickness of ARTON manufactured by Nippon Synthetic Rubber Co., Ltd. is exemplified. From polyester resin, polyethylene resin or polyethersulfone resin, etc., on which one side of the base substrate is formed with a hard coat layer with heat resistance, solvent resistance or moisture permeability function, and a gas barrier layer with air permeability resistance function An auxiliary substrate (or film or membrane) is placed.
[0067]
As described above, when the substrate 71 and the like are formed of plastic, the substrate 71 and the like are formed of a base substrate and an auxiliary substrate. On the other surface of the base substrate, an auxiliary substrate (or film or film) made of a polyethersulfone resin or the like on which a hard coat layer and a gas barrier layer are formed is disposed in the same manner as described above. It is preferable that the angle formed by the optical slow axis of the auxiliary substrate and the optical slow axis of the auxiliary substrate is 90 degrees. Note that the base substrate and the auxiliary substrate are attached to each other with an adhesive or a pressure-sensitive adhesive to form a laminated substrate.
[0068]
As the adhesive, it is preferable to use a UV (ultraviolet) curable adhesive made of an acrylic resin. The acrylic resin preferably has a fluorine group. In addition, an epoxy adhesive or pressure-sensitive adhesive may be used. The refractive index of the adhesive or pressure-sensitive adhesive is preferably 1.47 or more and 1.54 or less. Moreover, it is preferable that the difference in refractive index with the refractive index of the substrate is 0.03 or less. In particular, the adhesive is preferably added with a light diffusing material such as titanium oxide as described above to function as a light scattering layer.
[0069]
When the auxiliary substrate and the auxiliary substrate are bonded to the base substrate, the angle formed by the optical slow axis of the auxiliary substrate and the optical slow axis of the auxiliary substrate is preferably set to 45 degrees or more and 120 degrees or less. More preferably, it is 80 degrees or more and 100 degrees or less. By setting it within this range, the retardation generated in the auxiliary substrate and the polyethersulfone resin as the auxiliary substrate can be completely canceled in the laminated substrate. Therefore, the plastic substrate for display panel can be handled as an isotropic substrate having no phase difference. Therefore, the structure using a circularly polarizing plate does not cause unevenness of the display panel due to different phase states. Needless to say, the matter regarding the circularly polarizing plate is not limited to a plastic substrate, but is also effective for a glass substrate. This is because a reduction in contrast due to external light reflected on the substrate surface can be effectively suppressed.
[0070]
With this configuration, versatility is significantly increased as compared with a film substrate or a film laminated substrate having a phase difference. That is, by combining the retardation film, linearly polarized light can be converted into elliptically polarized light as designed. If the substrate has a phase difference, an error from the design value occurs due to this phase difference.
[0071]
Here, as the hard coat layer, a polyester resin, an epoxy resin, a urethane resin, an acrylic resin, or the like can be used, and a stripe electrode (simple matrix EL display panel) or a pixel electrode (active matrix display panel). ) Also serves as the first undercoat layer of the transparent conductive film.
[0072]
As the gas barrier layer, an inorganic material such as SiO 2 or SiO x, or an organic material such as polyvinyl alcohol or polyimide can be used. As an adhesive, an adhesive, etc., an epoxy adhesive or a polyester adhesive can be used in addition to the acrylic described above. The adhesive layer has a thickness of 100 μm or less. However, it is preferably 10 μm or more in order to smooth the surface irregularities such as the substrate.
[0073]
The transistor 11 preferably employs an LDD (lightly doped drain) structure. In this specification, an EL element (described with various abbreviations such as OEL, PEL, PLED, and OLED) 15 is described as an example of the EL element, but the present invention is not limited to this. It goes without saying that also applies.
[0074]
First, the active matrix method used for organic EL display panels is:
A specific pixel can be selected and given display information can be given.
Two conditions must be satisfied that current can flow through the EL element throughout one frame period.
[0075]
In order to satisfy these two conditions, in the conventional organic EL pixel configuration shown in FIG. 46, the first transistor 11b is a switching transistor for selecting a pixel, and the second transistor 11a is an EL element (EL film). ) A driving transistor for supplying current to 15.
[0076]
In the case of displaying gradation using this configuration, it is necessary to apply a voltage corresponding to the gradation as the gate voltage of the driving transistor 11a. Therefore, the variation in the on-state current of the driving transistor 11a appears in the display as it is.
[0077]
The on-current of a transistor is very uniform if it is a transistor formed of a single crystal, but in a low-temperature polycrystalline transistor formed by low-temperature polysilicon technology that can be formed on an inexpensive glass substrate with a formation temperature of 450 degrees or less. The threshold value varies in the range of ± 0.2V to 0.5V. For this reason, the on-current flowing through the driving transistor 11a varies correspondingly, and the display is uneven. These irregularities are caused not only by variations in threshold voltage, but also by transistor mobility, gate insulating film thickness, and the like. The characteristics also change due to deterioration of the transistor 11.
[0078]
This phenomenon is not limited to low-temperature polysilicon technology, and transistors and the like are formed using solid-phase (CGS) grown semiconductor films even in high-temperature polysilicon technology with a process temperature of 450 degrees Celsius or higher. Even things can occur. In addition, it occurs in organic transistors. It also occurs in amorphous silicon transistors.
[0079]
The present invention described below is a configuration or method that can cope with these techniques. In this specification, a transistor formed by low-temperature polysilicon technology will be mainly described.
[0080]
Therefore, as shown in FIG. 46, in the method of displaying gradation by writing a voltage, it is necessary to strictly control the device characteristics in order to obtain a uniform display. However, the current low-temperature polycrystalline polysilicon transistor and the like cannot satisfy the specification of suppressing this variation within a predetermined range.
[0081]
Specifically, the pixel structure of the EL display device of the present invention is formed by a plurality of transistors 11 and EL elements each having at least four unit pixels as shown in FIG. The pixel electrode is configured to overlap the source signal line. That is, an insulating film or a planarizing film made of an acrylic material is formed on the source signal line 18 for insulation, and the pixel electrode 105 is formed on the insulating film. Such a configuration in which the pixel electrode is overlaid on at least a part on the source signal line 18 is called a high aperture (HA) structure. Unnecessary interference light and the like are reduced, and a good light emission state can be expected.
[0082]
By activating the gate signal line (first scanning line) 17a (applying an ON voltage), the current value to be passed through the EL element 15 through the driving transistor 11a and the switching transistor 11c of the EL element 15 is sourced. It flows from the driver circuit 14. In addition, the transistor 11b opens when the gate signal line 17a becomes active (applies an ON voltage) so as to short-circuit between the gate and drain of the transistor 11a, and a capacitor (capacitor, capacitor) connected between the gate and source of the transistor 11a. The gate voltage (or drain voltage) of the transistor 11a is stored in the storage capacitor (additional capacitor) 19 (see (a) of FIG. 3).
[0083]
  Note that the size of the capacitor (storage capacitor) 19 is preferably 0.2 pF or more and 2 pF or less, and in particular, the size of the capacitor (storage capacitor) 19 is preferably 0.4 pF or more and 1.2 pF or less. . The capacitance of the capacitor 19 is determined in consideration of the pixel size. If the capacity required for one pixel is Cs (pF) and the area occupied by one pixel (not the aperture ratio) is Sp (square μm), 500 /Sp  ≦ Cs ≦ 20000 /SpMore preferably, 1000 / Sp ≦ Cs ≦ 10000 / Sp. Note that the gate capacitance of the transistor is small, so hereCsIs the capacity of the storage capacitor (capacitor) 19 alone.
[0084]
The gate signal line 17a is inactive (OFF voltage is applied), the gate signal line 17b is active, and the current flow path includes the transistor 11d and the EL element 15 connected to the first transistor 11a and the EL element 15. It switches to a path | route, and it operate | moves so that the memorize | stored electric current may be sent through the said EL element 15 (refer FIG.3 (b)).
[0085]
This circuit has four transistors 11 in one pixel, and the gate of the transistor 11a is connected to the source of the transistor 11b. The gates of the transistors 11b and 11c are connected to the gate signal line 17a. The drain of the transistor 11 b is connected to the source of the transistor 11 c and the source of the transistor 11 d, and the drain of the transistor 11 c is connected to the source signal line 18. The gate of the transistor 11d is connected to the gate signal line 17b, and the drain of the transistor 11d is connected to the anode electrode of the EL element 15.
[0086]
In FIG. 1, all the transistors are P-channel. The P channel has a lower mobility than an N channel transistor, but is preferable because it has a high breakdown voltage and is less likely to deteriorate. However, the present invention is not limited to the configuration of the EL element with the P channel. You may comprise only N channel. Moreover, you may comprise using both N channel and P channel.
[0087]
Optimally, it is preferable that all the transistors 11 constituting the pixel are formed by P-channel, and the built-in gate driver circuit 12 is also formed by P-channel. By forming the array with only P-channel transistors in this way, the number of masks becomes five, and cost reduction and high yield can be realized.
[0088]
Hereinafter, in order to facilitate the understanding of the present invention, the EL element configuration of the present invention will be described with reference to FIG. The EL device configuration of the present invention is controlled by two timings. The first timing is a timing for storing a necessary current value. When the transistor 11b and the transistor 11c are turned on at this timing, an equivalent circuit is obtained as shown in FIG. Here, a predetermined current Iw is written from the signal line. As a result, the gate and drain of the transistor 11a are connected, and a current Iw flows through the transistor 11a and the transistor 11c. Therefore, the gate-source voltage of the transistor 11a is a voltage at which I1 flows.
[0089]
  The second timing is the transistor 11bThe transistor 11c is closed and the transistor 11d is opened, and the equivalent circuit at that time is shown in FIG. The voltage between the source and gate of the transistor 11a remains held. In this case, since the transistor 11a always operates in the saturation region, the current Iw is constant.
[0090]
When operated in this way, it is as shown in FIG. That is, 51a in FIG. 5A indicates a pixel (row) (write pixel row) on the display screen 50 that is current-programmed at a certain time. This pixel (row) 51a is not lit (non-display pixel (row)) as shown in FIG. The other pixel (row) is a display pixel (row) 53 (current flows through the EL element 15 of the pixel 16 in the display area 53, and the EL element 15 emits light).
[0091]
In the case of the pixel configuration of FIG. 1, as shown in FIG. 3A, the program current Iw flows through the source signal line 18 during current programming. The voltage is set (programmed) in the capacitor 19 so that the current Iw flows through the transistor 11a and the current flowing through Iw is maintained. At this time, the transistor 11d is in an open state (off state).
[0092]
Next, during a period in which a current flows through the EL element 15, the transistors 11c and 11b are turned off and the transistor 11d operates as shown in FIG. That is, the off voltage (Vgh) is applied to the gate signal line 17a, and the transistors 11b and 11c are turned off. On the other hand, an on voltage (Vgl) is applied to the gate signal line 17b, and the transistor 11d is turned on.
[0093]
This timing chart is shown in FIG. In FIG. 4 and the like, subscripts in parentheses (for example, (1) and the like) indicate pixel row numbers. That is, the gate signal line 17a (1) indicates the gate signal line 17a of the pixel row (1). Also, * H in the upper part of FIG. 4 (an arbitrary symbol or numerical value is applied to “*” and indicates a horizontal scanning line number) indicates a horizontal scanning period. That is, 1H is the first horizontal scanning period. The above items are for ease of explanation and are not limited (1H number, 1H cycle, order of pixel row numbers, etc.).
[0094]
As can be seen from FIG. 4, when a turn-on voltage is applied to the gate signal line 17a in each selected pixel row (selection period is 1H), a turn-off voltage is applied to the gate signal line 17b. Yes. During this period, no current flows through the EL element 15 (non-lighting state). In an unselected pixel row, an off voltage is applied to the gate signal line 17a, and an on voltage is applied to the gate signal line 17b. Further, during this period, a current flows through the EL element 15 (lighting state).
[0095]
Note that the gate of the transistor 11a and the gate of the transistor 11c are connected to the same gate signal line 17a. However, the gate of the transistor 11a and the gate of the transistor 11c may be connected to different gate signal lines 17 (see FIG. 32). One pixel has three gate signal lines (the configuration in FIG. 1 is two). By individually controlling the ON / OFF timing of the gate of the transistor 11b and the ON / OFF timing of the gate of the transistor 11c, variation in the current value of the EL element 15 due to variations in the transistor 11a can be further reduced.
[0096]
When the gate signal line 17a and the gate signal line 17b are made common and the transistors 11c and 11d have different conductivity types (N channel and P channel), the drive circuit can be simplified and the aperture ratio of the pixel can be improved. .
[0097]
With this configuration, the write path from the signal line is turned off as the operation timing of the present invention. That is, when a predetermined current is stored, if there is a branch in the current flow path, an accurate current value is not stored in the capacitance (capacitor) between the source (S) and the gate (G) of the transistor 11a. By making the transistors 11c and 11d have different conductivity types, the transistor 11d can be turned on after the transistor 11c is always turned off at the timing of switching of the scanning lines by controlling the threshold values of the transistors 11c and 11d.
[0098]
In this case, however, it is necessary to carefully control each other's thresholds, so care must be taken in the process. Although the circuit described above can be realized with at least four transistors, the transistor 11e is cascade-connected as shown in FIG. 2 to control the timing more accurately or to reduce the mirror effect as described later. The operation principle is the same even when the total number of transistors is 4 or more. With the configuration in which the transistor 11e is added as described above, the current programmed through the transistor 11c can be supplied to the EL element 15 with higher accuracy.
[0099]
Note that the pixel configuration of the present invention is not limited to the configurations of FIGS. For example, it may be configured as shown in FIG. 113 does not have the switching transistor 11d as compared with the configuration of FIG. Instead, a changeover switch 1131 is formed or arranged. The switch 11d in FIG. 1 has a function of controlling on / off (flow or not flow) of a current flowing from the driving transistor 11a to the EL element 15. As will be described in the following embodiments, the on / off control function of the transistor 11d is an important component of the present invention. The configuration in FIG. 113 realizes an on / off function without forming the transistor 11d.
[0100]
In FIG. 113, the terminal a of the changeover switch 1131 is connected to the anode voltage Vdd. The voltage applied to the terminal a is not limited to the anode voltage Vdd, and any voltage that can turn off the current flowing through the EL element 15 may be used.
[0101]
The b terminal of the changeover switch 1131 is connected to the cathode voltage (shown as ground in FIG. 113). The voltage applied to the b terminal is not limited to the cathode voltage, and any voltage that can turn on the current flowing through the EL element 15 may be used.
[0102]
The cathode terminal of the EL element 15 is connected to the c terminal of the changeover switch 1131. Note that the change-over switch 1131 may be any as long as it has a function of turning on and off the current flowing through the EL element 15. Therefore, it is not limited to the formation position in FIG. 113, and any path may be used as long as the current of the EL element 15 flows. Further, the function of the switch is not limited, and any function may be used as long as the current flowing through the EL element 15 can be turned on and off. In other words, in the present invention, any pixel configuration may be used as long as switching means capable of turning on and off the current flowing through the EL element 15 is provided in the current path of the EL element 15.
[0103]
Further, “off” does not mean a state in which no current flows completely. Any current can be used as long as the current flowing through the EL element 15 can be reduced more than usual. The above matters are the same in other configurations of the present invention.
[0104]
Since the change-over switch 1131 can be easily realized by combining a P-channel transistor and an N-channel transistor, description thereof will not be required. For example, two analog switches may be formed. Of course, since the switch 1131 only turns on and off the current flowing through the EL element 15, it is needless to say that the switch 1131 can be formed of a P-channel transistor or an N-channel transistor.
[0105]
When the switch 1131 is connected to the a terminal, the Vdd voltage is applied to the cathode terminal of the EL element 15. Therefore, no current flows through the EL element 15 regardless of the voltage holding state of the gate terminal G of the driving transistor 11a. Therefore, the EL element 15 is not turned on.
[0106]
When the switch 1131 is connected to the b terminal, the GND voltage is applied to the cathode terminal of the EL element 15. Therefore, a current flows through the EL element 15 in accordance with the voltage state held at the gate terminal G of the driving transistor 11a. Therefore, the EL element 15 is turned on.
[0107]
From the above, in the pixel configuration of FIG. 113, the switching transistor 11 d is not formed between the driving transistor 11 a and the EL element 15. However, the lighting control of the EL element 15 can be performed by controlling the switch 1131.
[0108]
In the pixel configuration shown in FIGS. 1 and 2, the number of driving transistors 11a is one per pixel. The present invention is not limited to this, and a plurality of driving transistors 11a may be formed or arranged in one pixel. FIG. 116 shows an example. In FIG. 116, two driving transistors 11 a 1 and 11 a 2 are formed in one pixel, and the gate terminals of the two driving transistors 11 a 1 and 11 a 2 are connected to a common capacitor 19. By forming a plurality of driving transistors 11a, there is an effect that variation in programmed current is reduced. Other configurations are the same as those in FIG.
[0109]
1 and 2, the current output from the driving transistor 11a is supplied to the EL element 15, and the current is controlled to be turned on and off by the switching transistor 11d disposed between the driving transistor 11a and the EL element 15. However, the present invention is not limited to this. For example, the configuration of FIG. 117 is illustrated.
[0110]
In the embodiment of FIG. 117, the current flowing through the EL element 15 is controlled by the driving transistor 11a. The switching transistor 11 d disposed between the Vdd terminal and the EL element 15 is controlled to turn on and off the current flowing through the EL element 15. Therefore, in the present invention, the switch transistor 11d may be arranged anywhere, and any arrangement can be used as long as the current flowing through the EL element 15 can be controlled.
[0111]
The variation in the characteristics of the transistor 11a has a correlation with the transistor size. In order to reduce the characteristic variation, the channel length of the first transistor 11a is preferably 5 μm or more and 100 μm or less. More preferably, the channel length of the first transistor 11a is 10 μm or more and 50 μm or less. This is considered to be because when the channel length L is increased, the grain boundary included in the channel increases, the electric field is relaxed, and the kink effect is suppressed to a low level.
[0112]
As described above, the present invention controls the current flowing through the EL element 15 in the path through which current flows into the EL element 15 or the path through which current flows from the EL element 15 (that is, the current path of the EL element 15). The circuit means is configured, formed or arranged.
[0113]
Even in the current mirror system which is one of current programming systems, as shown in FIG. 114, an EL element is formed by arranging or arranging a transistor 11g as a switching element between the driving transistor 11b and the EL element 15. The current flowing through 15 can be turned on and off (can be controlled). Of course, the transistor 11g may be replaced with the switch 1131 in FIG.
[0114]
114 are connected to one gate signal line 17a. However, as shown in FIG. 115, the transistor 11c is controlled by the gate signal line 17a1, and the transistor 11d has a gate signal. You may comprise so that it may control by the line 17a2. 115 is more versatile in controlling the pixel 16.
[0115]
Further, as illustrated in FIG. 42A, the transistors 11b and 11c may be formed of N-channel transistors. Further, as illustrated in FIG. 42B, the transistors 11c and 11d may be formed of P-channel transistors.
[0116]
The object of the invention of this patent is to propose a circuit configuration in which variations in transistor characteristics do not affect display, and for that purpose four or more transistors are required. When circuit constants are determined based on these transistor characteristics, it is difficult to obtain appropriate circuit constants if the characteristics of the four transistors do not match. When the channel direction is horizontal and vertical with respect to the major axis direction of laser irradiation, the threshold value and mobility of transistor characteristics are different. In both cases, the degree of variation is the same. The average value of mobility and threshold value differs between the horizontal direction and the vertical direction. Therefore, it is desirable that the channel directions of all the transistors constituting the pixel are the same.
[0117]
  The capacitance value of the storage capacitor 19 is set to Cs.(PF), The off-state current value of the second transistor 11b is set to Ioff(PA)In this case, it is preferable to satisfy the following formula.
[0118]
3 <Cs / Ioff <24
More preferably, it is preferable to satisfy the following formula.
[0119]
  6 <Cs / Ioff <18
  Off-state current of transistor 11bIoffBy setting the current to 5 pA or less, the change in the current value flowing through the EL can be suppressed to 2% or less. This is because when the leakage current increases, the electric charge stored between the gate and the source (both ends of the capacitor) cannot be held for one field in the voltage non-writing state. Therefore, if the storage capacity of the capacitor 19 is large, the allowable amount of off-current is also large. By satisfying the above equation, the fluctuation of the current value between adjacent pixels can be suppressed to 2% or less.
[0120]
In addition, it is preferable to adopt a multi-gate structure in which the transistors constituting the active matrix are configured as p-channel polysilicon thin film transistors and the transistor 11b is a dual gate or higher. Since the transistor 11b functions as a switch between the source and drain of the transistor 11a, the transistor 11b is required to have as high a ON / OFF ratio as possible. By setting the gate structure of the transistor 11b to a multi-gate structure that is equal to or higher than the dual gate structure, a characteristic with a high ON / OFF ratio can be realized.
[0121]
The semiconductor film constituting the transistor 11 of the pixel 16 is generally formed by laser annealing in the low temperature polysilicon technology. Variations in the laser annealing conditions result in variations in transistor 11 characteristics. However, if the characteristics of the transistors 11 in one pixel 16 match, the current programming method shown in FIG. 1 can be driven so that a predetermined current flows through the EL element 15. This is an advantage not found in voltage programming. An excimer laser is preferably used as the laser.
[0122]
In the present invention, the formation of the semiconductor film is not limited to the laser annealing method, but may be a thermal annealing method or a method by solid phase (CGS) growth. In addition, the present invention is not limited to the low temperature polysilicon technology, and it goes without saying that the high temperature polysilicon technology may be used. Further, it may be a semiconductor film formed using amorphous silicon technology.
[0123]
To deal with this problem, in the present invention, as shown in FIG. 7, a laser irradiation spot (laser irradiation range) 72 at the time of annealing is irradiated in parallel to the source signal line 18. Further, the laser irradiation spot 72 is moved so as to coincide with one pixel column. Of course, the present invention is not limited to one pixel column. For example, RGB in FIG. 55 may be irradiated with laser in units of one pixel 16 (in this case, it is a three pixel column). In addition, a plurality of pixels may be irradiated simultaneously. It goes without saying that the movement of the laser irradiation range may overlap (usually, the irradiation range of the moving laser light is usually overlapped).
[0124]
The pixels are made of three pixels of RGB and have a square shape. Accordingly, each of the R, G, and B pixels has a vertically long pixel shape. Therefore, by annealing the laser irradiation spot 72 in a vertically long shape, the characteristic variation of the transistor 11 can be prevented from occurring within one pixel. Further, the characteristics (mobility, Vt, S value, etc.) of the transistor 11 connected to one source signal line 18 can be made uniform (that is, the characteristics are different from those of the transistor 11 of the adjacent source signal line 18). However, the characteristics of the transistor 11 connected to one source signal line can be made substantially equal).
[0125]
In the configuration of FIG. 7, three panels are formed vertically within the range of the length of the laser irradiation spot 72. The annealing apparatus that irradiates the laser irradiation spot 72 recognizes the positioning markers 73a and 73b of the glass substrate 74 (automatic positioning by pattern recognition) and moves the laser irradiation spot 72. The positioning marker 73 is recognized by a pattern recognition device. An annealing apparatus (not shown) recognizes the positioning marker 73 and extracts the position of the pixel column (makes the laser irradiation range 72 parallel to the source signal line 18). The laser irradiation spot 72 is irradiated so as to overlap the pixel column position, and annealing is sequentially performed.
[0126]
The laser annealing method described in FIG. 7 (method of irradiating a line-shaped laser spot in parallel with the source signal line 18) is preferably employed particularly in the current programming method of the organic EL display panel. This is because the characteristics of the transistor 11 match in the direction parallel to the source signal line (the characteristics of the pixel transistors adjacent in the vertical direction are approximate). Therefore, there is little change in the voltage level of the source signal line at the time of current driving, and current writing shortage hardly occurs.
[0127]
For example, in the case of white raster display, the current flowing through the transistor 11a of each adjacent pixel is almost the same, so the change in the current amplitude output from the source driver IC 14 is small. If the characteristics of the transistor 11a in FIG. 1 are the same and the current values to be programmed in each pixel are the same in the pixel columns, the potential of the source signal line 18 at the time of current programming is constant. Therefore, the potential fluctuation of the source signal line 18 does not occur. If the characteristics of the transistors 11a connected to one source signal line 18 are almost the same, the potential fluctuation of the source signal line 18 is small. This is the same for other current-programmed pixel configurations such as FIG. 38 (that is, it is preferable to apply the manufacturing method of FIG. 7).
[0128]
In addition, uniform image display (since display unevenness due to variations in transistor characteristics is unlikely to occur) can be realized by a method of simultaneously writing a plurality of pixel rows described with reference to FIGS. In FIG. 27 and the like, a plurality of pixel rows are selected simultaneously. Therefore, if the transistors in adjacent pixel rows are uniform, the transistor characteristic unevenness in the vertical direction can be absorbed by the source driver circuit 14.
[0129]
In FIG. 7, the source driver circuit 14 is illustrated as having an IC chip mounted thereon; however, the present invention is not limited to this, and the source driver circuit 14 may be formed in the same process as the pixel 16. Needless to say.
[0130]
In the present invention, in particular, the threshold voltage Vth2 of the driving transistor 11b is set not to be lower than the threshold voltage Vth1 of the corresponding driving transistor 11a in the pixel. For example, the gate length L2 of the transistor 11b is made longer than the gate length L1 of the transistor 11a so that Vth2 does not become lower than Vth1 even if the process parameters of these thin film transistors vary. Thereby, a minute current leak can be suppressed.
[0131]
The above items can also be applied to the pixel configuration of the current mirror shown in FIG. In FIG. 38, the pixel circuit and the data line data are controlled by controlling the gate signal line 17a1 in addition to the driving transistor 11b for controlling the driving current flowing in the light emitting element including the driving transistor 11a and the EL element 15 through which the signal current flows. The switching transistor 11d that short-circuits the gate and drain of the transistor 11a during the writing period and the gate-source voltage of the transistor 11a are held even after the writing is finished, by controlling the take-in transistor 11c to be connected or cut off and the gate signal line 17a2. For example, a capacitor C19 and an EL element 15 as a light emitting element.
[0132]
In FIG. 38, the transistors 11c and 11d are N-channel transistors, and the other transistors are P-channel transistors. However, this is an example, and this is not necessarily the case. The capacitor Cs has one terminal connected to the gate of the transistor 11a and the other terminal connected to Vdd (power supply potential). However, the capacitor Cs is not limited to Vdd, and may be any constant potential. The cathode (cathode) of the EL element 15 is connected to the ground potential.
[0133]
Next, the EL display panel or EL display device of the present invention will be described. FIG. 6 is an explanatory diagram focusing on the circuit of the EL display device. Pixels 16 are arranged or formed in a matrix. Each pixel 16 is connected to a source driver circuit 14 that outputs a current for current programming of each pixel. A current mirror circuit corresponding to the number of bits of the video signal is formed at the output stage of the source driver circuit 14 (described later). For example, in the case of 64 gradations, 63 current mirror circuits are formed in each source signal line, and a desired current can be applied to the source signal line 18 by selecting the number of these current mirror circuits. (See FIG. 48).
[0134]
The minimum output current of one current mirror circuit is 10 nA or more and 50 nA. In particular, the minimum output current of the current mirror circuit is preferably 15 nA or more and 35 nA. This is to ensure the accuracy of the transistors constituting the current mirror circuit in the source driver IC 14.
[0135]
A precharge or discharge circuit for forcibly releasing or charging the source signal line 18 is incorporated. The voltage (current) output value of the precharge or discharge circuit that forcibly releases or charges the source signal line 18 is preferably configured to be set independently by R, G, and B. This is because the threshold value of the EL element 15 is different between RGB (refer to FIGS. 65 and 67 and the description of the precharge circuit).
[0136]
It is known that the EL element has a large temperature dependency characteristic (temperature characteristic). In order to adjust the light emission luminance change due to the temperature characteristics, a non-linear element such as a thermistor or a posistor that changes the output current is added to the current mirror circuit, and the temperature characteristics change is adjusted by the thermistor as an analog reference. Adjust (change) the current.
[0137]
  In the present invention, the source driver 14 is formed of a semiconductor silicon chip,Chip on glassIt is connected to the terminal of the source signal line 18 of the substrate 71 by (COG) technology. The mounting of the source driver 14 is not limited to the COG technology, and the source driver IC 14 described above may be mounted on the chip on film (COF) technology and connected to the signal line of the display panel. Further, the drive IC may have a three-chip configuration by separately producing a power supply IC 82.
[0138]
On the other hand, the gate driver circuit 12 is formed by low-temperature polysilicon technology. That is, it is formed by the same process as the pixel transistor. This is because the internal structure is easier and the operating frequency is lower than that of the source driver circuit 14. Therefore, it can be formed easily even if it is formed by a low temperature polysilicon technique, and a narrow frame can be realized. Of course, it goes without saying that the gate driver circuit 12 may be formed of a silicon chip and mounted on the substrate 71 using COG technology or the like. In addition, switching elements such as pixel transistors, gate drivers, and the like may be formed by high-temperature polysilicon technology or organic materials (organic transistors).
[0139]
The gate driver circuit 12 includes a shift register circuit 61a for the gate signal line 17a and a shift register circuit 61b for the gate signal line 17b. Each shift register circuit 61 is controlled by positive-phase and negative-phase clock signals (CLKxP, CLKxN) and a start pulse (STx) (see FIG. 6). In addition, it is preferable to add an enable (ENABL) signal for controlling the output and non-output of the gate signal line and an up / down (UPDWM) signal for reversing the shift direction up and down. In addition, it is preferable to provide an output terminal for confirming that the start pulse is shifted to the shift register and output. Note that the shift timing of the shift register is controlled by a control signal from the control IC 81. A level shift circuit for shifting the level of external data is incorporated.
[0140]
Since the buffer capacity of the shift register circuit 61 is small, the gate signal line 17 cannot be driven directly. For this reason, at least two or more inverter circuits 62 are formed between the output of the shift register circuit 61 and the output gate 63 that drives the gate signal line 17.
[0141]
  The same applies to the case where the source driver 14 is directly formed on the substrate 71 by a polysilicon technique such as low-temperature polysilicon. Between the gate of an analog switch such as a transfer gate that drives the source signal line 18 and the shift register of the source driver circuit 14. A plurality of inverter circuits are formed. The following items (outputs of shift registers and output stages for driving signal lines (related to inverter circuits arranged between output stages such as output gates or transfer gates)))Is common to the source drive and gate drive circuits.
[0142]
For example, FIG. 6 shows that the output of the source driver 14 is directly connected to the source signal line 18, but actually, the output of the shift register of the source driver is connected to a multi-stage inverter circuit, The output is connected to the gate of an analog switch such as a transfer gate.
The inverter circuit 62 includes a P-channel MOS transistor and an N-channel MOS transistor. As described above, the inverter circuit 62 is connected in multiple stages to the output terminal of the shift register circuit 61 of the gate driver circuit 12, and its final output is connected to the output gate circuit 63. Note that the inverter circuit 62 may be composed of only the P channel. However, in this case, it may be configured as a simple gate circuit instead of an inverter.
[0143]
FIG. 8 is a configuration diagram of signal and voltage supply of the display device of the present invention or a configuration diagram of the display device. Signals (power supply wiring, data wiring, etc.) supplied from the control IC 81 to the source driver circuit 14 a are supplied via the flexible substrate 84.
[0144]
In FIG. 8, the control signal of the gate driver circuit 12 is generated by the control IC, and after the level shift is performed by the source driver 14, it is applied to the gate driver circuit 12. Since the drive voltage of the source driver 14 is 4 to 8 (V), the 3.3 (V) amplitude control signal output from the control IC 81 is converted to 5 (V) amplitude that the gate driver circuit 12 can receive. Can do.
[0145]
8 is described as a source driver in FIG. 8 and the like, but not only a driver, but also a power supply circuit, a buffer circuit (including a circuit such as a shift register), a data conversion circuit, a latch circuit, a command decoder, a shift circuit, an address A conversion circuit, an image memory, or the like may be incorporated. Needless to say, the three-side free configuration or configuration described in FIG. 9 or the like, the driving method, or the like can be applied to the configuration described in FIG. 8 or the like.
[0146]
When the display panel is used for an information display device such as a mobile phone, as shown in FIG. 9, the source driver IC (circuit) 14 and the gate driver IC (circuit) 12 are mounted (formed) on one side of the display panel. (A configuration in which the driver IC (circuit) is mounted (formed) on one side in this way is called a three-side free configuration (structure). Conventionally, the gate driver IC 12 is mounted on the X side of the display area, and Y The source driver IC 14 was mounted on the side). This is because it is easy to design the center line of the screen 50 to be the center of the display device, and it is easy to mount the driver IC. Note that the gate driver circuit may be fabricated with a three-side free configuration using high-temperature polysilicon or low-temperature polysilicon technology (that is, at least one of the source driver circuit 14 and the gate driver circuit 12 in FIG. 9 is polysilicon). Directly formed on the substrate 71 by technology).
[0147]
The three-side free configuration is not only a configuration in which an IC is directly stacked or formed on the substrate 71, but also a film (TCP, TAB technology, etc.) on which a source driver IC (circuit) 14, a gate driver IC (circuit) 12, etc. are attached. ) Is attached to one side (or almost one side) of the substrate 71. In other words, this means a configuration, arrangement, or all similar to that where no IC is mounted or attached to two sides.
[0148]
When the gate driver circuit 12 is arranged beside the source driver circuit 14 as shown in FIG. 9, the gate signal line 17 needs to be formed along the side C.
[0149]
In FIG. 9 and the like, a portion indicated by a thick solid line indicates a portion where the gate signal lines 17 are formed in parallel. Therefore, the gate signal lines 17 corresponding to the number of scanning signal lines are formed in parallel in the portion b (lower screen), and one gate signal line 17 is formed in the portion a (upper screen).
[0150]
  The pitch of the gate signal lines 17 formed on the C side is 5 μm or more and 12 μm or less. If it is less than 5 μm, noise will be applied to the adjacent gate signal line due to the influence of parasitic capacitance. According to the experiment, the influence of the parasitic capacitance is remarkably generated at 7 μm or less. Furthermore, if it is less than 5 μm, image noise such as a beat is generated violently on the display screen. In particular, noise generation differs between the left and right sides of the screen, and it is difficult to reduce image noise such as a beat. Also,PitchIf it exceeds 12 μm, the frame width D of the display panel becomes too large and is not practical.
[0151]
  In order to reduce the above-mentioned image noise, the ground signal layer 17 is formed on the lower layer or upper layer of the portion where the gate signal line 17 is formed.DoIt can be reduced by arranging a pattern (a conductive pattern fixed to a constant voltage or set to a stable potential as a whole). Further, a separately provided shield plate (shield foil (conductive pattern fixed to a constant voltage or set to a stable potential as a whole)) may be disposed on the gate signal line 17.
[0152]
Although the gate signal line 17 on the C side in FIG. 9 may be formed of an ITO electrode, it is preferably formed by laminating ITO and a metal thin film in order to reduce resistance. Moreover, it is preferable to form with a metal film. When laminating with ITO, a titanium film is formed on ITO, and an aluminum or aluminum / molybdenum alloy thin film is formed thereon. Alternatively, a chromium film is formed on ITO. In the case of a metal film, it is formed of an aluminum thin film or a chromium thin film. The above matters are the same in other embodiments of the present invention.
[0153]
In FIG. 9 and the like, the gate signal lines 17 and the like are arranged on one side of the display area. However, the present invention is not limited to this and may be arranged on both sides. For example, the gate signal line 17 a may be arranged (formed) on the right side of the screen 50 display screen 50, and the gate signal line 17 b may be arranged (formed) on the left side of the display screen 50. The above matters are the same in other embodiments.
[0154]
Further, the source driver IC 14 and the gate driver IC 12 may be integrated into one chip. If one chip is used, only one IC chip needs to be mounted on the display panel. Therefore, the mounting cost can be reduced. Various voltages used in the one-chip driver IC can be generated simultaneously.
[0155]
The source driver IC 14 and the gate driver IC 12 are made of a semiconductor wafer such as silicon and mounted on the display panel. However, the present invention is not limited to this, and the source driver IC 14 and the gate driver IC 12 are directly formed on the display panel 82 by low-temperature polysilicon technology or high-temperature polysilicon technology. Needless to say.
[0156]
The pixels are R, G, and B primary colors. However, the present invention is not limited to this, and may be cyan, yellow, and magenta. Also, two colors of B and yellow may be used. Of course, it may be a single color. Also, six colors of R, G, B, cyan, yellow, and magenta may be used. Five colors of R, G, B, cyan, and magenta may be used. These are natural colors, and the color reproduction range is expanded to achieve a good display. As described above, the EL display device of the present invention is not limited to one that performs color display with the three primary colors RGB.
[0157]
There are mainly three methods for colorizing an organic EL display panel, and one of them is a color conversion method. It is only necessary to form a blue-only single layer as the light emitting layer, and the remaining green and red colors necessary for full color are generated from blue light by color conversion. Therefore, there is an advantage that it is not necessary to separately coat each layer of RGB, and it is not necessary to prepare organic EL materials of each color of RGB. The color conversion method does not cause a decrease in yield unlike the color separation method. The EL display panel of the present invention can be applied to any of these methods.
[0158]
In addition to the three primary colors, white light emitting pixels may be formed. A white light emitting pixel can be realized by forming (forming or configuring) by stacking R, G, and B light emitting structures. One set of pixels includes three primary colors of RGB and a pixel 16W that emits white light. By forming a pixel emitting white light, white peak luminance can be easily expressed. Accordingly, it is possible to realize a bright image display.
[0159]
Even in the case of forming a set of pixels for three primary colors such as RGB, it is preferable that the areas of the pixel electrodes of the respective colors are different. Of course, if the luminous efficiency of each color is well balanced and the color purity is well balanced, the same area may be used. However, if the balance of one or more colors is bad, it is preferable to adjust the pixel electrode (light emitting area). The electrode area of each color may be determined based on the current density. That is, when the white balance is adjusted within a color temperature range of 7000 K (Kelvin) to 12000 K, the difference in current density of each color is within ± 30%. More preferably, it is within ± 15%. For example, if the current density is 100 A / square meter, the three primary colors are all set to 70 A / square meter or more and 130 A / square meter or less. More preferably, the three primary colors are all set to 85 A / square meter or more and 115 A / square meter or less.
[0160]
The EL element 15 is a self-luminous element. When light emitted by this light emission enters a transistor as a switching element, a photoconductor phenomenon (photoconversion) occurs. “Photocon” refers to a phenomenon in which leakage (off leak) increases when a switching element such as a transistor is turned off by photoexcitation.
[0161]
In order to cope with this problem, in the present invention, a light shielding film below the gate driver circuit 12 (or the source driver 14 in some cases) and below the pixel transistor 11 is formed. The light shielding film is formed of a metal thin film such as chromium, and the film thickness is set to 50 nm or more and 150 nm or less. If the film thickness is thin, the light shielding effect is poor, and if it is thick, irregularities are generated, making it difficult to pattern the upper transistor 11A1.
[0162]
The gate driver circuit 12 and the like should prevent light from entering not only from the back surface but also from the front surface. This is because malfunction occurs due to the influence of the photocon. Therefore, in the present invention, when the cathode electrode is a metal film, the cathode electrode is also formed on the surface of the driver 12 and the like, and this electrode is used as a light shielding film.
[0163]
However, when a cathode electrode is formed on the driver 12, there is a possibility that a malfunction of the driver due to an electric field from the cathode electrode or an electrical contact between the cathode electrode and the driver circuit may occur. In order to cope with this problem, in the present invention, at least one layer, preferably a plurality of layers of EL films are formed on the gate driver circuit 12 and the like simultaneously with the formation of the EL film on the pixel electrode.
[0164]
When the terminals of one or more transistors 11 of the pixel or the transistor 11 and the signal line are short-circuited, the EL element 15 may be a bright spot that is always lit. This bright spot is visually conspicuous and needs to be turned into black (not lit). For the bright spot, the corresponding pixel 16 is detected, and the capacitor 19 is irradiated with laser light to short-circuit the terminals of the capacitor. Therefore, since the capacitor 19 cannot hold the electric charge, the transistor 11a can be prevented from flowing current. It is desirable to remove the cathode film corresponding to the position where the laser beam is irradiated. This is to prevent the terminal electrode of the capacitor 19 and the cathode film from being short-circuited by laser irradiation.
[0165]
The defect of the transistor 11 of the pixel 16 also affects the source driver IC 14 and the like. For example, in FIG. 45, when a source-drain (SD) short 452 is generated in the driving transistor 11a, the Vdd voltage of the panel is applied to the source driver IC. Therefore, the power supply voltage of the source driver IC 14 is preferably the same as or higher than the power supply voltage Vdd of the panel. It should be noted that the reference current used in the source driver IC is preferably configured so that it can be adjusted by the electronic volume 451.
[0166]
When the SD short 452 is generated in the transistor 11a, an excessive current flows in the EL element 15. That is, the EL element 15 is always lit (bright spot). Bright spots are easily noticeable as defects. For example, in FIG. 45, when the source-drain (SD) short of the transistor 11a occurs, a current always flows from the Vdd voltage to the EL element 15 regardless of the gate (G) terminal potential of the transistor 11a ( When the transistor 11d is on). Therefore, it becomes a bright spot.
[0167]
On the other hand, when an SD short occurs in the transistor 11a, the Vdd voltage is applied to the source signal line 18 and the Vdd voltage is applied to the source driver 14 when the transistor 11c is in the on state. If the power supply voltage of the source driver 14 is equal to or lower than Vdd, the source driver 14 may be destroyed beyond the breakdown voltage. Therefore, it is preferable that the power supply voltage of the source driver 14 be equal to or higher than the Vdd voltage (the higher voltage of the panel).
[0168]
The SD short of the transistor 11a is not limited to a point defect, and may cause destruction of the source driver circuit of the panel. Further, since the bright spot is conspicuous, the panel becomes defective. Therefore, it is necessary to cut the wiring connecting the transistor 11a and the EL element 15 to make the bright spot a black spot defect. For this cutting, it is preferable to use an optical means such as a laser beam.
[0169]
Hereinafter, the driving method of the present invention will be described. As shown in FIG. 1, the gate signal line 17a becomes conductive during the row selection period (here, since the transistor 11 of FIG. 1 is a p-channel transistor, it becomes conductive at a low level), and the gate signal line 17b remains in the non-selection period. Sometimes conductive.
[0170]
The source signal line 18 has a parasitic capacitance (not shown). The parasitic capacitance is generated by the capacitance of the cross portion between the source signal line 18 and the gate signal line 17, the channel capacitance of the transistors 11b and 11c, and the like.
[0171]
The time t required to change the current value of the source signal line 18 is t = C · V / I, where C is the size of the stray capacitance, V is the voltage of the source signal line, and I is the current flowing through the source signal line. The fact that the value can be increased 10 times can shorten the time required for the current value change to nearly 1/10. Or, it shows that even if the parasitic capacitance of the source signal line 18 is increased 10 times, it can be changed to a predetermined current value. Therefore, it is effective to increase the current value in order to write a predetermined current value within a short horizontal scanning period.
[0172]
  When the input current is increased 10 times, the output current is also increased 10 times, and the EL brightness is increased 10 times.11dThe predetermined luminance is displayed by setting the conduction period of 1/10 of the conventional and the light emission period of 1/10. Note that the explanation is given by exemplifying 10 times for easy understanding. Needless to say, it is not limited to 10 times.
[0173]
That is, it is necessary to output a relatively large current from the source driver 14 in order to sufficiently charge and discharge the parasitic capacitance of the source signal line 18 and to program a predetermined current value in the transistor 11 a of the pixel 16. However, when such a large current flows through the source signal line 18, this current value is programmed in the pixel, and a large current flows through the EL element 15 with respect to a predetermined current. For example, if programming is performed with 10 times the current, naturally, 10 times the current flows through the EL element 15, and the EL element 15 emits light with 10 times the luminance. In order to obtain a predetermined light emission luminance, the time required to flow through the EL element 15 may be reduced to 1/10. By driving in this way, the parasitic capacitance of the source signal line 18 can be sufficiently charged and discharged, and a predetermined light emission luminance can be obtained.
[0174]
It should be noted that although 10 times the current value is written in the pixel transistor 11a (more precisely, the terminal voltage of the capacitor 19 is set) and the on-time of the EL element 15 is reduced to 1/10, this is merely an example. In some cases, a 10 times larger current value may be written in the pixel transistor 11a, and the on-time of the EL element 15 may be reduced to 1/5. On the contrary, there may be a case where a 10 times larger current value is written in the pixel transistor 11a and the on-time of the EL element 15 is halved.
[0175]
The present invention is characterized in that the pixel write current is set to a value other than a predetermined value and the current flowing through the EL element 15 is driven intermittently. In this specification, for ease of explanation, it is assumed that N times the current value is written in the transistor 11 of the pixel and the on-time of the EL element 15 is 1 / N times. However, the present invention is not limited to this, and it goes without saying that a current value of N1 times is written in the transistor 11 of the pixel, and the ON time of the EL element 15 may be 1 / (N2) times (different from N1 and N2). .
[0176]
  In the white raster display, it is assumed that the average luminance in one field (frame) period of the display screen 50 is B0. At this time, the current (voltage) program is performed so that the luminance B1 of each pixel 16 is higher than the average luminance B0. And in at least one field (frame) period, a non-display area52This is a driving method for generating the above. Therefore, in the driving method of the present invention, the average luminance in one field (frame) period is lower than B1.
[0177]
The intermittent interval (non-display area 52 / display area 53) is not limited to an equal interval. For example, it may be random (as a whole, the display period or the non-display period may be a predetermined value (a constant ratio)). Also, it may be different for RGB. That is, the driving method of the present invention may be adjusted (set) so that the R, G, B display period or the non-display period becomes a predetermined value (a constant ratio) so that the white balance is optimal. 1 / N is described assuming that 1F is set to 1 / N on the basis of 1F (one field or one frame). However, there is a time during which one pixel row is selected and the current value is programmed (usually, one horizontal scanning period (1H)), and it goes without saying that an error may occur depending on the scanning state.
[0178]
For example, the pixel 16 may be current-programmed with a current N = 10 times, and the EL element 15 may be turned on for a period of 1/5. The EL element 15 is lit with 10/5 = 2 times the luminance. The pixel 16 may be current-programmed with N = 2 times the current, and the EL element 15 may be turned on for a quarter period. The EL element 15 is lit with a brightness of 2/4 = 0.5 times. In other words, the present invention performs programming with a current that is not N = 1 times and performs a display other than the always-on (1/1, ie, not intermittent display) state. Further, this is a driving method in which the current supplied to the EL element 15 is turned off at least once in one frame (or one field) period. Further, it is a driving method in which the pixel 16 is programmed with a current larger than a predetermined value and at least intermittent display is performed.
[0179]
The organic (inorganic) EL display device also has a problem in that the display method is basically different from a display that displays an image as a set of line displays with an electron gun, such as a CRT. That is, in the EL display device, the current (voltage) written to the pixel is held for a period of 1F (1 field or 1 frame). For this reason, when a moving image is displayed, there is a problem that the outline of the display image is blurred.
[0180]
In the present invention, a current is passed through the EL element 15 only during the period of 1F / N, and no current is passed during the other period (1F (N-1) / N). Consider the case where this driving method is implemented and one point on the screen is observed. In this display state, image data display and black display (non-lighting) are repeatedly displayed every 1F. That is, the image data display state is intermittently displayed over time. When the moving image data display is viewed in the intermittent display state, the outline of the image is not blurred and a good display state can be realized. That is, a moving image display close to a CRT can be realized.
[0181]
In the driving method of the present invention, intermittent display is realized. However, the intermittent display only needs to be turned on / off for the transistor 11d in a cycle of 1H. Therefore, the main clock of the circuit is not different from the conventional one, and the power consumption of the circuit does not increase. In the liquid crystal display panel, an image memory is necessary to realize intermittent display. In the present invention, image data is held in each pixel 16. Therefore, an image memory for performing intermittent display is unnecessary.
[0182]
In the present invention, the current supplied to the EL element 15 is controlled only by turning on or off the switching transistor 11d or the transistor 11e. That is, even when the current Iw flowing through the EL element 15 is turned off, the image data is held in the capacitor 19 as it is. Therefore, if the switching transistor 11d and the like are turned on at the next timing and a current flows through the EL element 15, the flowing current is the same as the previously flowing current value. In the present invention, it is not necessary to increase the main clock of the circuit even when black insertion (intermittent display such as black display) is realized. Further, there is no need for an image memory because it is not necessary to perform time axis expansion. Further, the EL element 15 has a short time from application of current to light emission, and responds at high speed. Therefore, it is suitable for moving image display and can solve the problem of moving image display, which is a problem of conventional data retention type display panels (liquid crystal display panel, EL display panel, etc.) by performing intermittent display.
[0183]
Further, when the wiring length of the source signal line 18 is increased and the parasitic capacitance of the source signal line 18 is increased in a large display device, it is possible to cope with the problem by increasing the N value. When the program current value applied to the source signal line 18 is increased N times, the conduction period of the gate signal line 17b (transistor 11d) may be set to 1 F / N. Accordingly, the present invention can be applied to large display devices such as televisions and monitors.
[0184]
Hereinafter, the driving method of the present invention will be described in more detail with reference to the drawings. The parasitic capacitance of the source signal line 18 is generated by a coupling capacitance between adjacent source signal lines 18, a buffer output capacitance of the source drive IC (circuit) 14, a cross capacitance between the gate signal line 17 and the source signal line 18, and the like. This parasitic capacitance is usually 10 pF or more. In the case of voltage driving, a voltage is applied to the source signal line 18 with a low impedance from the source driver IC 14, so that there is no problem in driving even if the parasitic capacitance is somewhat large.
[0185]
However, current driving requires that the pixel capacitor 19 be programmed with a very small current of 20 nA or less, particularly for black level image display. Accordingly, when the parasitic capacitance is generated with a magnitude greater than or equal to a predetermined value, the time for programming to one pixel row (usually within 1H, however, it is not limited to within 1H because two pixel rows may be written simultaneously. ) Can not charge and discharge the parasitic capacitance. If charging / discharging is not possible in the 1H period, writing into the pixel is insufficient and the resolution is not high.
[0186]
In the case of the pixel configuration of FIG. 1, as shown in FIG. 3A, the program current Iw flows through the source signal line 18 during current programming. The voltage is set (programmed) in the capacitor 19 so that the current Iw flows through the transistor 11a and the current flowing through Iw is maintained. At this time, the transistor 11d is in an open state (off state).
[0187]
Next, during a period in which a current flows through the EL element 15, the transistors 11c and 11b are turned off and the transistor 11d operates as shown in FIG. That is, the off voltage (Vgh) is applied to the gate signal line 17a, and the transistors 11b and 11c are turned off. On the other hand, an on voltage (Vgl) is applied to the gate signal line 17b, and the transistor 11d is turned on.
[0188]
Assuming that the current I1 is N times the current (predetermined value) that flows originally, the current flowing through the EL element 15 in FIG. 3B is also Iw. Therefore, the EL element 15 emits light with a luminance 10 times the predetermined value. That is, as shown in FIG. 12, the display brightness B of the pixel 16 increases as the magnification N increases. Therefore, the magnification and the luminance of the pixel 16 are in a proportional relationship.
[0189]
Therefore, if the transistor 11d is turned on only for a period of 1 / N of the time for which the transistor 11d is originally turned on (about 1F) and is turned off for the other periods (N-1) / N, the average brightness of the entire 1F becomes a predetermined brightness. Become. This display state approximates that the CRT is scanning the screen with an electron gun. The difference is that the range in which the image is displayed is 1 / N of the entire screen (the whole screen is 1) is lit (in CRT, the lit range is one pixel row (strictly Is one pixel).
[0190]
In the present invention, the 1F / N image display area 53 moves from the top to the bottom of the screen 50 as shown in FIG. In the present invention, current flows through the EL element 15 only during the period of 1F / N, and no current flows during the other period (1F · (N−1) / N). Accordingly, each pixel 16 is intermittently displayed. However, since the image is retained by the afterimage to the human eye, the entire screen appears to be displayed uniformly.
[0191]
As shown in FIG. 13, the writing pixel row 51a is a non-lighting display 52a. However, this is the case of the pixel configuration shown in FIGS. In the pixel configuration of the current mirror illustrated in FIG. 38 and the like, the writing pixel row 51a may be lit. However, in this specification, for ease of explanation, the pixel configuration in FIG. A driving method in which programming is performed with a current larger than the predetermined driving current Iw, such as FIGS. 13 and 16, and intermittent driving is referred to as N-fold pulse driving.
[0192]
In this display state, image data display and black display (non-lighting) are repeatedly displayed every 1F. That is, the image data display state is a temporal display (intermittent display) state. In a liquid crystal display panel (an EL display panel other than the present invention), since data is held in pixels for a period of 1F, even if image data changes in the case of moving image display, the change cannot be followed. The video was blurred (outline blur in the image). However, since the image is intermittently displayed in the present invention, the outline of the image is not blurred and a good display state can be realized. That is, a moving image display close to a CRT can be realized.
[0193]
As shown in FIG. 13, in order to drive, the current program period of the pixel 16 (in the pixel configuration of FIG. 1, the period during which the ON voltage Vgl of the gate signal line 17a is applied), the EL element It is necessary to be able to control independently the period during which 15 is turned off or on (in the pixel configuration of FIG. 1, the period during which the on voltage Vgl or the off voltage Vgh of the gate signal line 17b is applied). Therefore, the gate signal line 17a and the gate signal line 17b need to be separated.
[0194]
For example, when there is one gate signal line 17 wired from the gate driver circuit 12 to the pixel 16, the logic (Vgh or Vgl) applied to the gate signal line 17 is applied to the transistor 11 b, and the gate signal line 17 is applied. The driving method of the present invention cannot be implemented in a configuration in which the applied logic is converted (Vgl or Vgh) by an inverter and applied to the transistor 11d. Therefore, the present invention requires the gate driver circuit 12a for operating the gate signal line 17a and the gate driver circuit 12b for operating the gate signal line 17b.
[0195]
In addition, the driving method of the present invention is a driving method for non-lighting display in the pixel configuration of FIG. 1 and in a period other than the current program period (1H).
[0196]
FIG. 14 shows a timing chart of the driving method of FIG. In the present invention and the like, the pixel configuration when there is no particular notice is assumed to be FIG. As can be seen from FIG. 14, when the ON voltage (Vgl) is applied to the gate signal line 17a in each selected pixel row (the selection period is 1H) (see FIG. 14A). In addition, an off voltage (Vgh) is applied to the gate signal line 17b (see FIG. 14B). During this period, no current flows through the EL element 15 (non-lighting state). In an unselected pixel row, an off voltage (Vgh) is applied to the gate signal line 17a, and an on voltage (Vgl) is applied to the gate signal line 17b. Further, during this period, a current flows through the EL element 15 (lighting state). In the lighting state, the EL element 15 is lit with a predetermined N times luminance (N · B), and the lighting period is 1 F / N. Therefore, the display luminance of the display panel that averages 1F is (N · B) × (1 / N) = B (predetermined luminance).
[0197]
FIG. 15 shows an embodiment in which the operation of FIG. 14 is applied to each pixel row. A voltage waveform applied to the gate signal line 17 is shown. In the voltage waveform, the off voltage is Vgh (H level) and the on voltage is Vgl (L level). Subscripts such as (1) and (2) indicate the selected pixel row number.
[0198]
In FIG. 15, the gate signal line 17 a (1) is selected (Vgl voltage), and a program current flows through the source signal line 18 from the transistor 11 a of the selected pixel row toward the source driver 14. This program current is N times a predetermined value (for ease of explanation, it is assumed that N = 10. Of course, since the predetermined value is a data current for displaying an image, it is not a fixed value unless it is a white raster display or the like. .) Therefore, the capacitor 19 is programmed so that 10 times the current flows through the transistor 11a. When the pixel row (1) is selected, in the pixel configuration of FIG. 1, the gate signal line 17b (1) is applied with the off voltage (Vgh), and no current flows through the EL element 15.
[0199]
After 1H, the gate signal line 17a (2) is selected (Vgl voltage), and a program current flows through the source signal line 18 from the transistor 11a in the selected pixel row toward the source driver. This program current is N times a predetermined value (in order to facilitate explanation, explanation will be made assuming that N = 10). Therefore, the capacitor 19 is programmed so that 10 times the current flows through the transistor 11a. When the pixel row (2) is selected, the gate signal line 17b (2) is applied with the off voltage (Vgh) in the pixel configuration of FIG. 1, and no current flows through the EL element 15. However, the off voltage (Vgh) is applied to the gate signal line 17a (1) of the previous pixel row (1), and the on voltage (Vgl) is applied to the gate signal line 17b (1). It has become.
[0200]
After the next 1H, the gate signal line 17a (3) is selected, the off voltage (Vgh) is applied to the gate signal line 17b (3), and no current flows through the EL elements 15 in the pixel row (3). However, the off voltage (Vgh) is applied to the gate signal lines 17a (1) (2) of the previous pixel rows (1) (2), and the on voltage (Vgl) is applied to the gate signal lines 17b (1) (2). ) Is applied, and is in a lighting state.
[0201]
The above operation is displayed in synchronization with the 1H synchronization signal. However, in the driving method of FIG. 15, 10 times of current flows through the EL element 15. Therefore, the display screen 50 is displayed with about 10 times the luminance. Of course, in order to perform a predetermined luminance display in this state, it goes without saying that the program current may be set to 1/10. However, if the current is 1/10, insufficient writing occurs due to parasitic capacitance or the like. Therefore, programming at a high current and obtaining a predetermined luminance by inserting the black screen 52 is the basic gist of the present invention.
[0202]
In the driving method of the present invention, the concept is that a current higher than a predetermined current flows in the EL element 15 and the parasitic capacitance of the source signal line 18 is sufficiently charged and discharged. That is, it is not necessary to flow N times the current through the EL element 15. For example, a current path is formed in parallel with the EL element 15 (a dummy EL element is formed, a light shielding film is not formed on the EL element to emit light, etc.), and the current is shunted between the dummy EL element and the EL element 15. May be flushed. For example, when the signal current is 0.2 μA, the program current is set to 2.2 μA, and 2.2 μA is passed through the transistor 11a. Of these currents, a system is exemplified in which a signal current of 0.2 μA is passed through the EL element 15 and 2 μA is passed through a dummy EL element. That is, the dummy pixel row 271 in FIG. 27 is always selected. Note that the dummy pixel rows are configured not to emit light or to form a light-shielding film or the like so that they cannot be visually seen even if they emit light.
[0203]
With the above configuration, by increasing the current flowing through the source signal line 18 by N times, it is possible to program the driving transistor 11a so that N times the current flows, and the current EL element 15 Therefore, a current sufficiently smaller than N times can be achieved. In the above method, the entire display screen 50 can be used as the image display area 53 without providing the non-display area 52 as shown in FIG.
[0204]
FIG. 13A illustrates a writing state on the display screen 50. In FIG. 13A, reference numeral 51a denotes a writing pixel row. A program current is supplied from the source driver IC 14 to each source signal line 18. In FIG. 13 and the like, one pixel row is written in the 1H period. However, it is not limited to 1H at all, and it may be 0.5H period or 2H period. In addition, although the program current is written to the source signal line 18, the present invention is not limited to the current program method, and a voltage program method (such as FIG. 46) in which the voltage is written to the source signal line 18 may be used. .
[0205]
In FIG. 13A, when the gate signal line 17a is selected, the current flowing through the source signal line 18 is programmed into the transistor 11a. At this time, an off voltage is applied to the gate signal line 17 b and no current flows through the EL element 15. This is because, when the transistor 11d is in the ON state on the EL element 15 side, the capacitance component of the EL element 15 can be seen from the source signal line 18, and the capacitor 19 cannot be sufficiently accurately programmed due to the capacitance. It is. Therefore, taking the configuration of FIG. 1 as an example, a pixel row in which a current is written becomes a non-display area 52 as shown in FIG.
[0206]
Now, if the current is programmed with N times (N = 10 as described above), the screen brightness will be 10 times. Accordingly, a 90% range of the display screen 50 may be set as the non-display area 52. Therefore, if the horizontal scanning lines of the image display area are 220 QCIF (S = 220), 22 lines and the display area 53 may be used, and 220-22 = 198 may be the non-display area 52. Generally speaking, if the horizontal scanning line (number of pixel rows) is S, the S / N area is set as the display area 53, and the display area 53 is caused to emit light with N times the luminance. Then, the display area 53 is scanned in the vertical direction of the screen. Therefore, the area of S (N−1) / N is a non-display area 52. This non-display area is black display (non-light emission). The non-light emitting portion 52 is realized by turning off the transistor 11d. Although it is assumed that the light is lit at N times the luminance, it goes without saying that the value is adjusted to N times by brightness adjustment and gamma adjustment.
[0207]
Further, in the previous embodiment, if programming was performed with 10 times the current, the brightness of the screen would be 10 times, and the 90% range of the display screen 50 should be the non-display area 52. However, this is not limited to the common use of the RGB pixels as the non-display area 52. For example, 1/8 of the R pixel is the non-display area 52, 1/6 is the non-display area 52 of the G pixel, and 1/10 of the non-display area 52 is the color of the B pixel. You may change by. Further, the non-display area 52 (or the display area 53) may be individually adjusted with RGB colors. In order to realize these, separate gate signal lines 17b are required for R, G, and B. However, by allowing individual adjustment of RGB as described above, it is possible to adjust white balance, and color balance adjustment is facilitated at each gradation (see FIG. 41).
[0208]
As shown in FIG. 13B, the pixel row including the writing pixel row 51a is a non-display area 52, and the S / N (1F / N in terms of time) range of the upper screen from the writing pixel row 51a. Is the display area 53 (if the writing scan is from the top to the bottom of the screen, the opposite is true when the screen is scanned from the bottom to the top). In the image display state, the display area 53 is strip-shaped and moves from the top to the bottom of the screen.
[0209]
In the display of FIG. 13, one display area 53 moves downward from the top of the screen. When the frame rate is low, it is visually recognized that the display area 53 moves. In particular, it becomes easier to recognize when the eyelid is closed or when the face is moved up and down.
[0210]
For this problem, the display area 53 may be divided into a plurality of parts as shown in FIG. If the divided sum is an area of S (N-1) / N, it is equivalent to the brightness of FIG. The divided display areas 53 do not have to be equal (equally divided). Further, the divided non-display areas 52 need not be equal.
[0211]
As described above, screen flickering is reduced by dividing display area 53 into a plurality of parts. Therefore, no flicker occurs and a good image display can be realized. The division may be made finer. However, the moving image display performance decreases as it is divided.
[0212]
FIG. 17 shows the voltage waveform of the gate signal line 17 and the light emission luminance of EL. As is apparent from FIG. 17, the period (1F / N) during which the gate signal line 17b is set to Vgl is divided into a plurality of numbers (the number of divisions K). That is, a period of 1 gl / (K · N) is performed K times for the period of Vgl. By controlling in this way, the occurrence of flicker can be suppressed and an image display with a low frame rate can be realized. Further, it is preferable that the number of divisions of the image is variable. For example, this change may be detected and the value of K may be changed by the user pressing a brightness adjustment switch or turning the brightness adjustment volume. Moreover, you may comprise so that a user may adjust a brightness | luminance. You may comprise so that it may change manually or automatically by the content and data of the image to display.
[0213]
In FIG. 17 and the like, the period (1F / N) for setting the gate signal line 17b to Vgl is divided into a plurality (number of divisions K), and the period for setting the Vgl is 1F / (K · N) K times. However, this is not a limitation. The period of 1F / (K · N) may be performed L (L ≠ K) times. In other words, the present invention displays the screen 50 by controlling the period (time) flowing through the EL element 15. Therefore, it is included in the technical idea of the present invention to execute the period of 1F / (K · N) L (L ≠ K) times. Further, the brightness of the screen 50 can be changed digitally by changing the value of L. For example, when L = 2 and L = 3, the luminance (contrast) changes by 50%. Further, when the image display area 53 is divided, the period during which the gate signal line 17b is set to Vgl is not limited to the same period.
[0214]
In the above embodiment, the current flowing through the EL element 15 is cut off, and the current flowing through the EL element is connected to turn on and off the display screen 50 (lighting or non-lighting). That is, substantially the same current is caused to flow through the transistor 11a a plurality of times by the charge held in the capacitor 19. The present invention is not limited to this. For example, the display screen 50 may be turned on / off (lighted or not lighted) by charging / discharging the charge held in the capacitor 19.
[0215]
FIG. 18 shows voltage waveforms applied to the gate signal line 17 for realizing the image display state of FIG. The difference between FIG. 18 and FIG. 15 is the operation of the gate signal line 17b. The gate signal lines 17b are turned on / off (Vgl and Vgh) corresponding to the number of divided screens. The other points are the same as in FIG.
[0216]
In the EL display device, since the black display is completely unlit, there is no reduction in contrast as in the case where the liquid crystal display panel is intermittently displayed. In the configurations of FIGS. 1, 2, 32, 43, and 117, intermittent display can be realized only by turning on and off the transistor 11d. In the configurations of FIGS. 38, 51, and 115, intermittent display can be realized simply by turning on and off the transistor element 11e. In FIG. 113, intermittent display can be realized by controlling the switching circuit 1131. In FIG. 114, intermittent display can be realized by on / off controlling the transistor 11g. This is because the image data is stored in the capacitor 19 (the number of gradations is infinite because it is an analog value). That is, the image data is held in each pixel 16 during the period of 1F. Whether or not a current corresponding to the stored image data is supplied to the EL element 15 is realized by controlling the transistors 11d and 11e.
[0217]
Therefore, the above driving method is not limited to the current driving method, but can also be applied to the voltage driving method. That is, in the configuration in which the current flowing through the EL element 15 is stored in each pixel, the driving transistor 11 is intermittently driven by turning on and off the current path between the EL elements 15.
[0218]
  Maintaining the terminal voltage of the capacitor 19 is important for reducing flicker and reducing power consumption. When the terminal voltage of the capacitor 19 changes (charges / discharges) in one field (frame) period, the screen brightness changes.To do. When screen brightness changesThis is because flickering (such as flicker) occurs when the frame rate decreases. It is necessary that the current that the transistor 11a passes through the EL element 15 in one frame (one field) period does not decrease to at least 65% or less. This 65% means that when the current written to the pixel 16 and the current flowing to the EL element 15 is 100%, the current flowing to the EL element 15 immediately before writing to the pixel 16 in the next frame (field) is 65% or more. It is to do.
[0219]
In the pixel configuration of FIG. 1, there is no change in the number of transistors 11 constituting one pixel in the case where intermittent display is realized or not. That is, the current configuration is realized by removing the influence of the parasitic capacitance of the source signal line 18 without changing the pixel configuration. In addition, a moving image display close to a CRT is realized.
[0220]
Further, since the operation clock of the gate driver circuit 12 is sufficiently slower than the operation clock of the source driver circuit 14, the main clock of the circuit does not increase. Further, it is easy to change the value of N.
[0221]
The image display direction (image writing direction) may be from the top to the bottom in the first field (one frame) and from the bottom to the top in the second field (frame). In other words, the top-to-bottom direction and the bottom-to-top direction are alternately repeated.
[0222]
In the first field (one frame), the screen is displayed from the top to the bottom. Once the entire screen is displayed in black (not displayed), the second field (frame) is displayed from the bottom to the top. Also good. Alternatively, the entire screen may be displayed black (not displayed) once.
[0223]
In the above description of the driving method, the screen writing method is set from the top to the bottom or from the bottom to the top, but the present invention is not limited to this. The screen writing direction is constantly fixed from top to bottom or from bottom to top, and the non-display area 52 operation direction is from top to bottom in the first field, and from the bottom in the second field. It is good also as an upward direction. Further, one frame may be divided into three fields, and R is formed in the first field, G is formed in the second field, and B is formed in the third field. Further, R, G, and B may be switched and displayed for each horizontal scanning period (1H) (see FIGS. 125 to 132 and the description thereof). The above matters are the same in other embodiments of the present invention.
[0224]
The non-display area 52 does not have to be completely unlit. Even if there is weak light emission or low luminance image display, there is no practical problem. That is, it should be interpreted as an area having a lower display luminance than the image display area 53. Further, the non-display area 52 includes a case where only one or two colors of the R, G, and B image displays are in a non-display state. In addition, the case where only one or two colors of the R, G, and B image displays are in a low luminance image display state is also included.
[0225]
Basically, when the brightness (brightness) of the display area 53 is maintained at a predetermined value, the brightness of the screen 50 increases as the area of the display area 53 increases. For example, when the luminance of the display area 53 is 100 (nt), if the ratio of the display area 53 to the display screen 50 is changed from 10% to 20%, the luminance of the screen is doubled. Therefore, the display brightness of the screen can be changed by changing the area of the display area 53 occupying the display screen 50. The display brightness of the screen 50 is proportional to the ratio of the display area 53 occupying the screen 50.
[0226]
The area of the display area 53 can be arbitrarily set by controlling the data pulse (ST2) to the shift register 61. Also, the display state of FIG. 16 and the display state of FIG. 13 can be switched by changing the input timing and period of the data pulse. If the number of data pulses in the 1F cycle is increased, the screen 50 becomes brighter, and if it is decreased, the screen 50 becomes darker. If the data pulse is continuously applied, the display state shown in FIG. 13 is obtained, and if the data pulse is input intermittently, the display state shown in FIG. 16 is obtained.
[0227]
FIG. 19A shows a brightness adjustment method when the display area 53 is continuous as shown in FIG. The display brightness of the screen 50 of (a1) in FIG. 19 is the brightest. The display brightness of the screen 50 in (a2) of FIG. 19 is the next brightest, and the display brightness of the screen 50 of (a3) in FIG. 19 is the darkest. FIG. 19A is most suitable for moving image display.
[0228]
The change from (a1) in FIG. 19 to (a3) in FIG. 19 (or vice versa) can be easily realized by controlling the shift register circuit 61 of the gate driver circuit 12 as described above. At this time, it is not necessary to change the Vdd voltage in FIG. That is, it is possible to change the luminance of the display screen 50 without changing the power supply voltage. Further, the gamma characteristic of the screen does not change at all in the case of the change from (a1) in FIG. 19 to (a3) in FIG. Therefore, the contrast and gradation characteristics of the display image are maintained regardless of the brightness of the screen 50. This is an effective feature of the present invention.
[0229]
In the conventional screen brightness adjustment, when the brightness of the screen 50 is low, the gradation performance deteriorates. That is, even when 64 gradation display can be realized during high brightness display, only half or less of the number of gradations can be displayed during low brightness display. Compared to this, the driving method of the present invention can realize the highest 64 gradation display without depending on the display brightness of the screen.
[0230]
FIG. 19B shows a brightness adjustment method when the display area 53 is dispersed as shown in FIG. The display brightness of the screen 50 in FIG. 19B1 is the brightest. The display brightness of the screen 50 in FIG. 19B2 is the next brightest, and the display brightness of the screen 50 in FIG. 19B3 is the darkest. The change from (b1) in FIG. 19 to (b3) in FIG. 19 (or vice versa) can be easily realized by controlling the shift register circuit 61 of the gate driver circuit 12 as described above. If the display area 53 is dispersed as shown in FIG. 19B, flicker does not occur even at a low frame rate.
[0231]
In order to prevent flicker from occurring even at a lower frame rate, the display area 53 may be finely dispersed as shown in FIG. However, the display performance of moving images decreases. Therefore, the driving method shown in FIG. 19A is suitable for displaying a moving image. When a still image is displayed and low power consumption is desired, the driving method shown in FIG. 19C is suitable. Switching of the driving method from (a) in FIG. 19 to (c) in FIG. 19 can be easily realized by controlling the shift register 61.
[0232]
The above embodiments are mainly embodiments in which N = 2 times, 4 times, and the like. However, it goes without saying that the present invention is not limited to integer multiples. Moreover, it is not limited to N = 2 or more. For example, an area less than half of the display screen 50 at a certain time may be set as the non-display area 52. If the current is programmed with a current Iw that is 5/4 times the predetermined value and the light is turned on for 4/5 of 1F, a predetermined luminance can be realized.
[0233]
The present invention is not limited to this. As an example, there is a method in which current programming is performed with a current Iw that is 10/4 times, and lighting is performed for a 4/5 period of 1F. In this case, it is lit at twice the predetermined luminance. There is also a method in which current programming is performed with a current Iw that is 5/4 times, and lighting is performed for a period of 2/5 of 1F. In this case, the light is lit at half the predetermined luminance. There is also a method in which current programming is performed with a current Iw that is 5/4 times, and lighting is performed for a 1/1 period of 1F. In this case, it is lit at 5/4 times the predetermined luminance.
[0234]
That is, the present invention is a method for controlling the luminance of the display screen by controlling the magnitude of the program current and the lighting period of 1F. Further, by turning on the light for a period shorter than the 1F period, the black screen 52 can be inserted, and the moving image display performance can be improved. A bright screen can be displayed by always lighting it for the period of 1F.
[0235]
When the pixel size is A square mm and the white raster display predetermined luminance is B (nt), the current written into the pixel (program current output from the source driver circuit 14) is:
(A * B) / 20 <= I <= (A * B)
It is preferable to set it as the range. Luminous efficiency is improved and insufficient current writing is eliminated.
[0236]
Further preferably, the program current I (μA) is
(A * B) / 10 <= I <= (A * B)
It is preferable to set it as the range.
[0237]
FIG. 20 is an explanatory diagram of another embodiment in which the current flowing through the source signal line 18 is increased. Basically, a plurality of pixel rows are selected simultaneously, and a parasitic capacitance of the source signal line 18 is charged / discharged with a current obtained by combining the plurality of pixel rows, thereby greatly improving current writing shortage. However, since a plurality of pixel rows are selected at the same time, the driving current per pixel can be reduced. Therefore, the current flowing through the EL element 15 can be reduced. Here, for ease of explanation, as an example, N = 10 will be described (the current flowing through the source signal line 18 is multiplied by 10).
[0238]
The present invention described with reference to FIG. 20 selects M pixel rows at the same time as the pixel rows. From the source driver IC 14, a current N times the predetermined current is applied to the source signal line 18. Each pixel is programmed with a current N / M times the current flowing through the EL element 15. As an example, in order to set the EL element 15 to a predetermined light emission luminance, the time flowing through the EL element 15 is set to M / N time of one frame (one field) (however, it is not limited to M / N). / N is for ease of understanding, as described above, needless to say, it can be set freely depending on the brightness of the screen 50 to be displayed.) By driving in this way, the parasitic capacitance of the source signal line 18 can be sufficiently charged and discharged, and a predetermined light emission luminance can be obtained with good resolution.
[0239]
Display is performed so that current flows through the EL element 15 only during the M / N period of one frame (one field) and no current flows during the other period (1F (N−1) M / N). In this display state, image data display and black display (non-lighting) are repeatedly displayed every 1F. That is, the image data display state is a temporal display (intermittent display) state. Accordingly, the outline blurring of the image is eliminated and a good moving image display can be realized. Further, since the source signal line 18 is driven with N times the current, it is not affected by the parasitic capacitance and can be applied to a high-definition display panel.
[0240]
FIG. 21 is an explanatory diagram of drive waveforms for realizing the drive method of FIG. The signal waveform has an off voltage of Vgh (H level) and an on voltage of Vgl (L level). The subscript of each signal line describes the number of the pixel row ((1) (2) (3) etc.). The number of rows is 220 for the QCIF display panel and 480 for the VGA panel.
[0241]
In FIG. 21, the gate signal line 17 a (1) is selected (Vgl voltage), and a program current flows through the source signal line 18 from the transistor 11 a of the selected pixel row toward the source driver 14. Here, for ease of explanation, first, it is assumed that the writing pixel row 51a is the pixel row (1) -th.
[0242]
The program current flowing through the source signal line 18 is N times a predetermined value (for ease of explanation, N = 10 will be described. Of course, since the predetermined value is a data current for displaying an image, white raster display is performed. It is not a fixed value unless it is). Further, description will be made assuming that five pixel rows are selected simultaneously (M = 5). Therefore, ideally, the capacitor 19 of one pixel is programmed so that the current flows through the transistor 11a twice (N / M = 10/5 = 2).
[0243]
When the writing pixel row is the (1) pixel row, as shown in FIG. 21, (1), (2), (3), (4), and (5) are selected for the gate signal line 17a. That is, the switching transistors 11b and the transistors 11c in the pixel rows (1), (2), (3), (4), and (5) are on. Further, the gate signal line 17b has an opposite phase to the gate signal line 17a. Therefore, the switching transistors 11d in the pixel rows (1), (2), (3), (4), and (5) are in the OFF state, and no current flows through the EL elements 15 in the corresponding pixel rows. That is, it is a non-lighting state 52.
[0244]
Ideally, each of the five-pixel transistors 11a passes an Iw × 2 current to the source signal line 18 (that is, Iw × 2 × N = Iw × 2 × 5 = Iw × 10 in the source signal line 18). Therefore, when the N-times pulse driving according to the present invention is not performed and the predetermined current Iw is used, a current 10 times as large as Iw flows in the source signal line 18).
[0245]
With the above operation (driving method), a double current is programmed in the capacitor 19 of each pixel 16. Here, in order to facilitate understanding, description will be made assuming that the characteristics (Vt, S value) of the transistors 11a are the same.
[0246]
Since five pixel rows (M = 5) are selected at the same time, the five driving transistors 11a operate. That is, 10/5 = 2 times the current flows through the transistor 11a per pixel. A current obtained by adding the program currents of the five transistors 11a flows through the source signal line 18. For example, the write current Iw is originally set to the write pixel row 51a, and a current of Iw × 10 is supplied to the source signal line 18. This is a pixel row used as an auxiliary to increase the amount of current to the writing pixel row 51b to which the image data is written after the writing pixel row (1). However, there is no problem in the writing pixel row 51b because normal image data is written later.
[0247]
Accordingly, the same display as 51a is performed in the four pixel row 51b during the 1H period. Therefore, at least the non-display state 52 is set for the writing pixel row 51a and the pixel row 51b selected to increase the current. However, in the current mirror pixel configuration as shown in FIG. 38 and other voltage programming pixel configurations, the display state may be used.
[0248]
After 1H, the gate signal line 17a (1) is not selected, and an ON voltage (Vgl) is applied to the gate signal line 17b. At the same time, the gate signal line 17a (6) is selected (Vgl voltage), and a program current flows from the transistor 11a of the selected pixel row (6) to the source driver 14 to the source signal line 18. By operating in this way, regular image data is held in the pixel row (1).
[0249]
After the next 1H, the gate signal line 17a (2) is not selected, and the ON voltage (Vgl) is applied to the gate signal line 17b. At the same time, the gate signal line 17 a (7) is selected (Vgl voltage), and a program current flows from the transistor 11 a of the selected pixel row (7) toward the source driver 14 through the source signal line 18. By operating in this way, regular image data is held in the pixel row (2). One screen is rewritten by performing the above operation and scanning while shifting one pixel row at a time.
[0250]
In the driving method of FIG. 20, since each pixel is programmed with twice the current (voltage), the light emission luminance of the EL element 15 of each pixel is ideally doubled. Therefore, the brightness of the display screen is twice the predetermined value. In order to obtain a predetermined luminance, as shown in FIG. 16, a non-display area 52 may be included that includes the write pixel row 51 and that is ½ of the display screen 50.
[0251]
As in FIG. 13, when one display area 53 moves downward from the top of the screen as shown in FIG. 20, it is visually recognized that the display area 53 moves when the frame rate is low. In particular, it becomes easier to recognize when the eyelid is closed or when the face is moved up and down.
[0252]
For this problem, the display area 53 may be divided into a plurality of parts as shown in FIG. When the divided non-display area 52 is added to have an area of S (N-1) / N, it is the same as when not divided.
[0253]
FIG. 23 shows voltage waveforms applied to the gate signal line 17. The difference between FIG. 21 and FIG. 23 is basically the operation of the gate signal line 17b. The gate signal lines 17b are turned on / off (Vgl and Vgh) corresponding to the number of divided screens. The other points are almost the same as those in FIG.
[0254]
As described above, screen flickering is reduced by dividing display area 53 into a plurality of parts. Therefore, no flicker occurs and a good image display can be realized. The division may be made finer. However, the more divided, the less flicker. In particular, since the responsiveness of the EL element 15 is fast, even if it is turned on / off in a time shorter than 5 μsec, the display luminance does not decrease.
[0255]
In the driving method of the present invention, ON / OFF of the EL element 15 can be controlled by ON / OFF of a signal applied to the gate signal line 17b. Therefore, in the driving method of the present invention, control is possible at a low frequency on the order of KHz. Further, an image memory or the like is not required to realize black screen insertion (non-display area 52 insertion). Therefore, the drive circuit or method of the present invention can be realized at low cost.
[0256]
FIG. 24 shows a case where two pixel rows are selected simultaneously. According to the examination result, in the display panel formed by the low-temperature polysilicon technology, the method of selecting two pixel rows at the same time has practical display uniformity. This is presumably because the characteristics of the driving transistors 11a of the adjacent pixels are very consistent. In addition, when laser annealing was performed, a good result was obtained by irradiating the stripe laser beam in parallel with the source signal line 18.
[0257]
This is because the characteristics of the semiconductor film that is annealed in the same time are uniform. That is, the semiconductor film is uniformly formed within the stripe-shaped laser irradiation range, and the Vt and mobility of the transistor using the semiconductor film are almost equal. Therefore, by irradiating a striped laser shot parallel to the formation direction of the source signal line 18 and moving the irradiation position, pixels (pixel columns, pixels in the vertical direction of the screen) along the source signal line 18 are moved. The characteristics are made approximately equal. Therefore, when current programming is performed with multiple pixel rows turned on at the same time, the program current is selected at the same time, and the current obtained by dividing the program current by the number of selected pixels is the same current program. Is done. Therefore, a current program close to the target value can be implemented, and uniform display can be realized. Therefore, there is a synergistic effect between the laser shot direction and the driving method described in FIG.
[0258]
As described above, by making the direction of the laser shot substantially coincide with the formation direction of the source signal line 18 (see FIG. 7), the characteristics of the transistor 11a in the vertical direction of the pixel become substantially the same, and a good current can be obtained. The program can be executed (even if the characteristics of the transistors 11a in the horizontal direction of the pixel do not match). The above operation is performed by shifting the position of the selected pixel row by one pixel row or a plurality of pixel rows in synchronization with 1H (one horizontal scanning period).
[0259]
As described with reference to FIG. 8, the laser shot direction is made parallel to the source signal line 18, but it is not necessarily parallel. This is because even if the source signal line 18 is irradiated with a laser shot in an oblique direction, the characteristics of the transistors 11a in the vertical direction of the pixels along one source signal line 18 are formed substantially coincident with each other. Therefore, irradiating a laser shot in parallel with the source signal line means that adjacent pixels above or below an arbitrary pixel along the source signal line 18 are formed so as to fall within one laser irradiation range. . The source signal line 18 is generally a wiring for transmitting a program current or voltage that becomes a video signal.
[0260]
In the embodiment of the present invention, the writing pixel row position is shifted every 1H. However, the present invention is not limited to this, and the writing pixel row position may be shifted every 2H (every 2 pixel rows). The pixel rows may be shifted one by one. Moreover, you may shift by arbitrary time units. Further, it may be shifted by one pixel row.
[0261]
  Depending on the screen position, the shift time may be changed. For example, the shift time at the center of the screen may be shortened and the shift time may be lengthened at the top and bottom of the screen. For example, the center portion of the screen 50 shifts one pixel row every 200 μsec, and the upper and lower portions of the screen 50 shift one pixel row every 100 μsec. By shifting in this way, the light emission luminance at the center of the screen 50 is increased, and the periphery (upper and lower portions of the screen 50) can be decreased.TheNeedless to say, the shift time between the central portion of the screen 50 and the upper portion of the screen, and the shift time between the central portion of the screen 50 and the lower portion of the screen are changed smoothly so as not to have a luminance contour.
[0262]
  Note that the reference current of the source driver circuit 14 may be changed corresponding to the scanning position of the screen 50 (see FIG. 146 and the like). For example, the reference current at the center of the screen 50 is 10 μA, and the reference current at the top and bottom of the screen 50 is 5 μA. Thus, by changing the reference current corresponding to the position of the screen 50, the light emission luminance at the center of the screen 50 is increased, and the periphery (the upper and lower portions of the screen 50) can be decreased.TheThe values of the reference current between the center portion of the screen 50 and the upper portion of the screen and the reference current values between the center portion of the screen 50 and the lower portion of the screen are changed with time so that the luminance contour is not present. Needless to say, control.
[0263]
It goes without saying that image display may be performed by combining a driving method for controlling the time for shifting the pixel rows in accordance with the screen position and a driving method for changing the reference current in accordance with the position of the screen 50.
[0264]
The shift time may be changed for each frame. Further, the present invention is not limited to selecting a plurality of continuous pixel rows. For example, a pixel row extending to one pixel row may be selected.
[0265]
That is, the first pixel row and the third pixel row are selected in the first horizontal scanning period, and the second pixel row and the fourth pixel row are selected in the second horizontal scanning period. The third pixel row and the fifth pixel row are selected during the third horizontal scanning period, and the fourth pixel row and the sixth pixel row are selected during the fourth horizontal scanning period. This is a driving method. Of course, a driving method of selecting the first pixel row, the third pixel row, and the fifth pixel row in the first horizontal scanning period is also a technical category. Of course, even if a pixel row position extending to a plurality of pixel rows is selected.
[0266]
Note that the combination of the laser shot direction and the selection of a plurality of pixel rows at the same time is not limited to the pixel configurations of FIGS. 1, 2, and 32, and is a pixel configuration of a current mirror. Needless to say, the present invention can be applied to other current-driven pixel configurations such as 38, 42, and 50. The present invention can also be applied to voltage-driven pixel configurations such as those shown in FIGS. 43, 51, 54, and 46. That is, if the characteristics of the transistors on the upper and lower sides of the pixel match, the voltage program can be satisfactorily performed with the voltage value applied to the same source signal line 18.
[0267]
In FIG. 24, when the writing pixel row is (1) pixel row, (1) and (2) are selected for the gate signal line 17a (see FIG. 25). That is, the switching transistors 11b and 11c in the pixel rows (1) and (2) are in the on state. Accordingly, at least the switching transistors 11d in the pixel rows (1) and (2) are in the OFF state, and no current flows through the EL elements 15 in the corresponding pixel rows. That is, it is a non-lighting state 52. In FIG. 24, the display area 53 is divided into five parts in order to reduce the occurrence of flicker.
[0268]
Ideally, the transistors 11a of two pixels (rows) each have Iw × 5 (N = 10. That is, since K = 2, the current flowing through the source signal line 18 is Iw × K × 5 = Iw. A current of × 10) is passed through the source signal line 18. Then, the capacitor 19 of each pixel 16 is programmed with 5 times the current.
[0269]
Since two pixel rows (K = 2) are selected at the same time, the two driving transistors 11a operate. That is, a current of 10/2 = 5 times flows through the transistor 11a per pixel. A current obtained by adding the program currents of the two transistors 11a flows through the source signal line 18.
[0270]
For example, the write current Id is originally written in the write pixel row 51 a, and a current of Iw × 10 is passed through the source signal line 18. There is no problem in the writing pixel row 51b because normal image data is written later. The pixel row 51b has the same display as 51a during the 1H period. Therefore, at least the non-display state 52 is set for the writing pixel row 51a and the pixel row 51b selected to increase the current.
[0271]
After the next 1H, the gate signal line 17a (1) is not selected, and the ON voltage (Vgl) is applied to the gate signal line 17b. At the same time, the gate signal line 17 a (3) is selected (Vgl voltage), and a program current flows from the transistor 11 a of the selected pixel row (3) toward the source driver 14 through the source signal line 18. By operating in this way, regular image data is held in the pixel row (1).
[0272]
After the next 1H, the gate signal line 17a (2) is not selected, and the ON voltage (Vgl) is applied to the gate signal line 17b. At the same time, the gate signal line 17 a (4) is selected (Vgl voltage), and a program current flows from the transistor 11 a of the selected pixel row (4) toward the source driver 14 through the source signal line 18. By operating in this way, regular image data is held in the pixel row (2). The above operation and shift by one pixel row (of course, multiple pixel rows may be shifted. For example, if pseudo-interlace driving is used, the shift will be performed by two rows. One screen is rewritten by scanning while the same image may be written in the pixel row.
[0273]
Although it is the same as FIG. 16, in the driving method of FIG. 24, since each pixel is programmed with a current (voltage) 5 times, the emission luminance of the EL element 15 of each pixel is ideally 5 times. . Therefore, the luminance of the display area 53 is five times higher than the predetermined value. In order to obtain a predetermined luminance, as shown in FIG. 16 and the like, a non-display area 52 may be included that includes a writing pixel row 51 and that is 1/5 of the display screen 1.
[0274]
As shown in FIG. 27, two write pixel rows 51 (51a, 51b) are selected and sequentially selected from the upper side to the lower side of the screen 50 (see also FIG. 26. In FIG. 26, the pixel row 16a). And 16b are selected). However, as shown in FIG. 27B, when the pixel reaches the lower side of the screen, the writing pixel row 51a exists, but the 51b disappears. That is, only one pixel row is selected. Therefore, all the current applied to the source signal line 18 is written to the pixel row 51a. Therefore, twice as much current is programmed in the pixel as compared with the pixel row 51a.
[0275]
In response to this problem, the present invention forms (places) a dummy pixel row 271 on the lower side of the screen 50 as shown in FIG. Therefore, when the selected pixel row is selected up to the lower side of the screen 50, the last pixel row and the dummy pixel row 271 on the screen 50 are selected. Therefore, a prescribed current is written into the write pixel row in FIG.
[0276]
Although the dummy pixel row 271 is illustrated as being formed adjacent to the upper end or the lower end of the display screen 50, the present invention is not limited to this. It may be formed at a position away from the display screen 50. Further, it is not necessary to form the switching transistor 11d, the EL element 15 and the like in FIG. By not forming, the size of the dummy pixel row 271 is reduced.
[0277]
FIG. 28 shows the state shown in FIG. As is apparent from FIG. 28, when the selected pixel rows are selected up to the pixel 16c row on the lower side of the screen 50, the last pixel row (dummy pixel row) 271 of the screen 50 is selected. The dummy pixel row 271 is arranged outside the display screen 50. That is, the dummy pixel row (dummy pixel) 271 is configured not to be lit, not to be lit, or not to be seen as a display even when lit. For example, the contact hole between the pixel electrode 105 and the transistor 11 is eliminated, or the EL film 15 is not formed in the dummy pixel row 271. Further, a configuration in which an insulating film is formed over the pixel electrode 105 in the dummy pixel row is exemplified.
[0278]
In FIG. 27, the dummy pixels (rows) 271 are provided (formed or arranged) on the lower side of the screen 50, but the present invention is not limited to this. For example, as shown in FIG. 29A, when scanning from the lower side to the upper side of the screen (upside down scanning), dummy pixels are also formed on the upper side of the screen 50 as shown in FIG. Row 271 should be formed. That is, the dummy pixel rows 271 are formed (arranged) on the upper side and the lower side of the screen 50, respectively. With the configuration described above, it is possible to cope with upside down scanning of the screen. In the above embodiment, two pixel rows are selected simultaneously.
[0279]
The present invention is not limited to this. For example, a method of simultaneously selecting five pixel rows (see FIG. 23) may be used. That is, in the case of simultaneous driving of five pixel rows, the dummy pixel rows 271 may be formed for four rows. Therefore, the dummy pixel rows 271 may be formed by the number of pixels of the pixel row-1 selected simultaneously. However, this is a case where pixel rows to be selected are shifted one pixel row at a time. In the case of shifting by a plurality of pixel rows, it is sufficient to form (M-1) × L pixel rows, where M is the number of selected pixels and L is the number of pixel rows to be shifted.
[0280]
The dummy pixel row configuration or dummy pixel row driving according to the present invention is a method using at least one dummy pixel row. Of course, it is preferable to use a combination of the dummy pixel row driving method and N-times pulse driving.
[0281]
In the driving method of selecting a plurality of pixel rows at the same time, it becomes more difficult to absorb the characteristic variation of the transistor 11a as the number of pixel rows to be selected simultaneously increases. However, when the number M of simultaneously selected pixel rows decreases, the current programmed to one pixel increases, and a large current flows through the EL element 15. If the current passed through the EL element 15 is large, the EL element 15 is likely to deteriorate.
[0282]
FIG. 30 solves this problem. The basic concept of FIG. 30 is a method of simultaneously selecting a plurality of pixel rows in 1 / 2H (1/2 of the horizontal scanning period) as described in FIGS. Subsequent (1/2) H (1/2 of the horizontal scanning period) is a combination of methods for selecting one pixel row as described with reference to FIGS. By combining in this way, it is possible to absorb the characteristic variation of the transistor 11a, and to improve the in-plane uniformity at a higher speed. In addition, in order to make an understanding easy, although it demonstrates as operating by (1/2) H, it is not limited to this. The first period may be (1/4) H and the latter period may be (3/4) H.
[0283]
In FIG. 30, for ease of explanation, it is assumed that five pixel rows are simultaneously selected in the first period and one pixel row is selected in the second period. First, in the first period (1 / 2H in the first half), as shown in (a1) of FIG. 30, five pixel rows are simultaneously selected. Since this operation has been described with reference to FIG. As an example, the current flowing through the source signal line 18 is 25 times the predetermined value. Accordingly, the transistor 11a of each pixel 16 (in the case of the pixel configuration in FIG. 1) is programmed with a current that is five times (25/5 pixel row = 5). Since the current is 25 times, the parasitic capacitance generated in the source signal line 18 and the like is charged and discharged in a very short time. Therefore, the potential of the source signal line 18 becomes the target potential in a short time, and the terminal voltage of the capacitor 19 of each pixel 16 is also programmed to flow 5 times the current. The application time of the 25 times current is set to 1 / 2H in the first half (1/2 of one horizontal scanning period).
[0284]
As a matter of course, since the same image data is written in the five pixel rows of the writing pixel row, the transistors 11d in the five pixel rows are turned off so as not to be displayed. Therefore, the display state is (a2) in FIG.
[0285]
In the next ½H period of the second half, one pixel row is selected and current (voltage) programming is performed. This state is illustrated in (b1) of FIG. The write pixel row 51a is programmed with a current (voltage) so as to pass a current that is five times the current as before. 30 (a1) and FIG. 30 (b1) make the current passed through each pixel the same, the change in the terminal voltage of the programmed capacitor 19 can be reduced, and the target current can be passed at a higher speed. It is for doing so.
[0286]
That is, in (a1) of FIG. 30, current is supplied to a plurality of pixels, and the value is approximated to a value at which an approximate current flows at high speed. In this first stage, since programming is performed by the plurality of transistors 11a, an error due to transistor variation occurs with respect to the target value. In the next second stage, only a pixel row in which data is written and held is selected, and a complete program is executed from a rough target value to a predetermined target value.
[0287]
Since the non-display area 52 is scanned from the top to the bottom of the screen and the writing pixel row 51a is scanned from the top to the bottom of the screen as well, the description is omitted. .
[0288]
FIG. 31 shows drive waveforms for realizing the drive method of FIG. As can be seen in FIG. 31, 1H (one horizontal scanning period) is composed of two phases. These two phases are switched by the ISEL signal. The ISEL signal is illustrated in FIG.
[0289]
First, the ISEL signal will be described. The source driver circuit 14 that implements FIG. 30 includes a current output circuit A and a current output circuit B. Each current output circuit includes a DA circuit for DA-converting 8-bit gradation data, an operational amplifier, and the like. In the embodiment of FIG. 30, the current output circuit A is configured to output a current 25 times larger. On the other hand, the current output circuit B is configured to output five times the current. The outputs of the current output circuit A and the current output circuit B are applied to the source signal line 18 by controlling the switch circuit formed (arranged) in the current output unit by the ISEL signal. This current output circuit is disposed on each source signal line.
[0290]
When the ISEL signal is at the L level, the current output circuit A that outputs a current 25 times larger is selected, and the current from the source signal line 18 is absorbed by the source driver IC 14 (more suitably, formed in the source driver circuit 14). Absorbed by the current output circuit A). It is easy to adjust the magnitude of the current output circuit current such as 25 times or 5 times. This is because it can be easily configured with a plurality of resistors and analog switches.
[0291]
  As shown in FIG. 30, when the writing pixel row is (1) pixel row (FIG. 3).1(1), (1), (2), (3), (4), and (5) are selected for the gate signal line 17a (in the case of the pixel configuration in FIG. 1). That is, the switching transistors 11b and the transistors 11c in the pixel rows (1), (2), (3), (4), and (5) are on. Further, since ISEL is at the L level, the current output circuit A that outputs a 25-fold current is selected and connected to the source signal line 18. Further, an off voltage (Vgh) is applied to the gate signal line 17b. Therefore, the switching transistors 11d in the pixel rows (1), (2), (3), (4), and (5) are in the OFF state, and no current flows through the EL elements 15 in the corresponding pixel rows. That is, it is a non-lighting state 52.
[0292]
Ideally, each of the five-pixel transistors 11 a allows a current of Iw × 2 to flow through the source signal line 18. Then, the capacitor 19 of each pixel 16 is programmed with 5 times the current. Here, in order to facilitate understanding, description will be made assuming that the characteristics (Vt, S value) of the transistors 11a are the same.
[0293]
Since five pixel rows (K = 5) are selected at the same time, the five driving transistors 11a operate. That is, a current of 25/5 = 5 times flows to the transistor 11a per pixel. A current obtained by adding the program currents of the five transistors 11a flows through the source signal line 18. For example, when the current Iw to be written to the pixel by the conventional driving method is set in the write pixel row 51a, a current of Iw × 25 is passed through the source signal line 18. This is a pixel row used as an auxiliary to increase the amount of current to the writing pixel row 51b to which the image data is written after the writing pixel row (1). However, there is no problem in the writing pixel row 51b because normal image data is written later.
[0294]
Therefore, the pixel row 51b has the same display as 51a during the 1H period. Therefore, at least the non-display state 52 is set for the writing pixel row 51a and the pixel row 51b selected to increase the current.
[0295]
In the next 1 / 2H (1/2 of the horizontal scanning period), only the writing pixel row 51a is selected. That is, (1) only the pixel row is selected. As apparent from FIG. 31, only the gate signal line 17a (1) is applied with the ON voltage (Vgl), and the gate signal lines 17a (2), (3), (4), and (5) are applied with OFF (Vgh). Has been. Therefore, the transistor 11a in the pixel row (1) is in an operating state (a state in which current is supplied to the source signal line 18), but the switching transistor 11b in the pixel rows (2), (3), (4), and (5). The transistor 11c is off. That is, it is a non-selection state.
[0296]
Further, since ISEL is at the H level, the current output circuit B that outputs a 5-fold current is selected, and the current output circuit B and the source signal line 18 are connected. Further, the state of the gate signal line 17b is not changed from the previous state of 1 / 2H, and an off voltage (Vgh) is applied. Therefore, the switching transistors 11d in the pixel rows (1), (2), (3), (4), and (5) are in the OFF state, and no current flows through the EL elements 15 in the corresponding pixel rows. That is, it is a non-lighting state 52.
[0297]
  From the above, the transistors 11a in the pixel row (1) flow Iw × 5 current to the source signal line 18, respectively. And, PaintingThe capacitor 19 of the elemental row (1) is programmed with 5 times the current.
[0298]
In the next horizontal scanning period, one pixel row and a writing pixel row are shifted. That is, the writing pixel row is (2) this time. In the first ½H period, when the writing pixel row is the (2) pixel row as shown in FIG. 31, the gate signal line 17a is (2) (3) (4) (5) (6). Is selected. That is, the switching transistors 11b and the transistors 11c in the pixel rows (2), (3), (4), (5), and (6) are on. Further, since ISEL is at the L level, the current output circuit A that outputs a 25-fold current is selected and connected to the source signal line 18. Further, an off voltage (Vgh) is applied to the gate signal line 17b.
[0299]
Therefore, the switching transistors 11d in the pixel rows (2), (3), (4), (5), and (6) are in the off state, and no current flows through the EL elements 15 in the corresponding pixel rows. That is, it is a non-lighting state 52. On the other hand, since the Vgl voltage is applied to the gate signal line 17b (1) of the pixel row (1), the transistor 11d is on, and the EL element 15 of the pixel row (1) is lit.
[0300]
Since five pixel rows (K = 5) are selected at the same time, the five driving transistors 11a operate. That is, a current of 25/5 = 5 times flows to the transistor 11a per pixel. A current obtained by adding the program currents of the five transistors 11a flows through the source signal line 18.
[0301]
In the next 1 / 2H (1/2 of the horizontal scanning period), only the writing pixel row 51a is selected. That is, (2) only the pixel row is selected. As apparent from FIG. 31, only the gate signal line 17a (2) is applied with the ON voltage (Vgl), and the gate signal lines 17a (3), (4), (5), and (6) are applied with OFF (Vgh). Has been.
[0302]
Therefore, the transistors 11a in the pixel rows (1) and (2) are in an operating state (the pixel row (1) supplies current to the EL element 15 and the pixel row (2) supplies current to the source signal line 18). However, the switching transistors 11b and 11c in the pixel rows (3), (4), (5), and (6) are off. That is, it is a non-selection state.
[0303]
  In addition, since ISEL is at the H level, the current output circuit B that outputs a 5 times current is selected, and this current output circuitBAnd the source signal line 18 are connected. Further, the state of the gate signal line 17b is not changed from the previous state of 1 / 2H, and an off voltage (Vgh) is applied. Therefore, the switching transistors 11d in the pixel rows (2), (3), (4), (5), and (6) are in the off state, and no current flows through the EL elements 15 in the corresponding pixel rows. That is, it is a non-lighting state 52.
[0304]
From the above, the transistors 11 a in the pixel row (2) flow a current of Iw × 5 to the source signal line 18. Then, the capacitor 19 in each pixel row (2) is programmed with 5 times the current. One screen can be displayed by sequentially performing the above operations.
[0305]
The driving method described with reference to FIG. 30 selects G pixel rows (G is 2 or more) in the first period, and performs programming so that N times the current flows in each pixel row. In the second period after the first period, a B pixel row (B is smaller than G and 1 or more) is selected, and the pixel is programmed to flow N times as much current.
[0306]
However, there are other strategies. In the first period, G pixel rows (G is 2 or more) are selected and programmed so that the total current of each pixel row is N times the current. In the second period after the first period, a B pixel row (B is smaller than G and is 1 or more) is selected, and the total current of the selected pixel rows (however, when the selected pixel row is 1, In this method, the current of one pixel row is programmed to be N times. For example, in (a1) of FIG. 30, five pixel rows are selected at the same time, and a double current is passed through the transistor 11a of each pixel. Therefore, the current of 5 × 2 = 10 times flows through the source signal line 18. In the next second period, one pixel row is selected in (b1) of FIG. A 10-fold current flows through the transistor 11a of one pixel.
[0307]
In FIG. 31, the period for simultaneously selecting a plurality of pixel rows is set to 1 / 2H and the period for selecting one pixel row is set to 1 / 2H. However, the present invention is not limited to this. The period for selecting a plurality of pixel rows at the same time may be 1 / 4H, and the period for selecting one pixel row may be 3 / 4H. In addition, the period including the period for simultaneously selecting a plurality of pixel rows and the period for selecting one pixel row is set to 1H, but the present invention is not limited to this. For example, it may be a 2H period or a 1.5H period.
[0308]
In FIG. 30, the period for simultaneously selecting five pixel rows may be set to 1 / 2H, and two pixel rows may be simultaneously selected in the next second period. Even in this case, it is possible to realize an image display that is practically satisfactory.
[0309]
In FIG. 30, the first period for selecting five pixel rows at the same time is ½H, and the second period for selecting one pixel row is ½H. However, the present invention is not limited to this. Absent. For example, the first stage may select three pixel rows at the same time, the second period may select three pixel rows among the five pixel rows, and finally select one pixel row. . That is, the image data may be written in the pixel row at a plurality of stages.
[0310]
In the above-described embodiments, one pixel row is sequentially selected and current programming is performed on the pixels, or a plurality of pixel rows are sequentially selected and current programming is performed on the pixels. However, the present invention is not limited to this. A method in which one pixel row is sequentially selected according to image data and current programming is performed on the pixel may be combined with a method in which a plurality of pixel rows are sequentially selected and current programming is performed on the pixel.
[0311]
Hereinafter, the interlace drive of the present invention will be described. FIG. 133 shows the structure of the display panel of the present invention which performs interlace driving. In FIG. 133, the gate signal lines 17a in the odd-numbered pixel rows are connected to the gate driver circuit 12a1. The gate signal lines 17a in the even pixel rows are connected to the gate driver circuit 12a2. On the other hand, the gate signal lines 17b in the odd-numbered pixel rows are connected to the gate driver circuit 12b1. The gate signal lines 17b in the even pixel rows are connected to the gate driver circuit 12b2.
[0312]
Therefore, the image data of the odd-numbered pixel rows is sequentially rewritten by the operation (control) of the gate driver circuit 12a1. In the odd-numbered pixel row, lighting / non-lighting control of the EL element is performed by the operation (control) of the gate driver circuit 12b1. In addition, the image data of the even pixel rows is sequentially rewritten by the operation (control) of the gate driver circuit 12a2. In the even-numbered pixel row, lighting / non-lighting control of the EL element is performed by the operation (control) of the gate driver circuit 12b2.
[0313]
FIG. 134 (a) shows the operation state of the display panel in the first field. FIG. 134 (b) shows the operating state of the display panel in the second field. For ease of explanation, it is assumed that one frame is composed of two fields. In FIG. 134, the hatched gate driver circuit 12 indicates that no data scanning operation is performed. That is, in the first field of FIG. 134A, the gate driver circuit 12a1 operates as program current write control, and the gate driver circuit 12b2 operates as lighting control of the EL element 15. In the second field of FIG. 134 (b), the gate driver circuit 12a2 operates as program current write control, and the gate driver circuit 12b1 operates as lighting control of the EL element 15. The above operation is repeated in the frame.
[0314]
  FIG. 135 shows an image display state in the first field. FIG. 135A shows a write pixel row (odd pixel row position where current (voltage) programming is performed.)Is illustrated. The write pixel row position is sequentially shifted in the order of (a1) → (a2) → (a3) in FIG. In the first field, the odd-numbered pixel rows are sequentially rewritten (the image data of the even-numbered pixel rows are retained). FIG. 135 (b) illustrates a display state of odd-numbered pixel rows. Note that FIG. 135 (b) illustrates only odd-numbered pixel rows. Even-numbered pixel rows are illustrated in FIG. As is clear from FIG. 135 (b), the EL elements 15 of the pixels corresponding to the odd-numbered pixel rows are in a non-lighting state. On the other hand, the even-numbered pixel row scans the display area 53 and the non-display area 52 as shown in FIG. 135 (c) (N-fold pulse drive).
[0315]
  FIG. 136 shows the image display state in the second field. 136 (a) shows a write pixel row (odd pixel row position where current (voltage) programming is performed.)Is illustrated. The write pixel row position is sequentially shifted in the order of (a1) → (a2) → (a3) in FIG. In the second field, even-numbered pixel rows are sequentially rewritten (image data of odd-numbered pixel rows is retained). FIG. 136 (b) illustrates a display state of odd-numbered pixel rows. Note that FIG. 136 (b) illustrates only odd-numbered pixel rows. The even pixel rows are illustrated in FIG. 136 (c). As is clear from FIG. 136 (b), the EL elements 15 of the pixels corresponding to the even-numbered pixel rows are in a non-lighting state. On the other hand, the odd-numbered pixel rows scan the display area 53 and the non-display area 52 as shown in FIG. 136 (c) (N-fold pulse drive).
[0316]
By driving as described above, interlaced driving can be easily realized with an EL display panel. In addition, by performing N-fold pulse driving, writing shortage does not occur and moving image blur does not occur. In addition, the control of the current (voltage) program and the lighting control of the EL element 15 are easy, and the circuit can be easily realized.
[0317]
Note that the driving method of the present invention is not limited to the driving method shown in FIGS. 135 and 136. For example, the driving method of FIG. 137 is also exemplified. 135 and 136, the odd-numbered pixel row or the even-numbered pixel row for which the current (voltage) program is performed is the non-display area 52 (non-lit, black display). In the embodiment of FIG. 137, both the gate driver circuits 12b1 and 12b2 for controlling the lighting of the EL element 15 are operated in synchronization. However, it goes without saying that the pixel row 51 on which current (voltage) programming is performed is controlled to be a non-display area (the current mirror pixel configuration in FIG. 38 does not need to do so). In FIG. 137, since the lighting control of the odd-numbered pixel row and the even-numbered pixel row is the same, it is not necessary to provide two gate driver circuits 12b1 and 12b2. One gate driver circuit 12b can be controlled for lighting.
[0318]
FIG. 137 shows a driving method in which the lighting control is the same for odd-numbered pixel rows and even-numbered pixel rows. However, the present invention is not limited to this. FIG. 138 shows an embodiment in which the lighting control for odd-numbered pixel rows and even-numbered pixel rows is different. In particular, FIG. 138 is an example in which the reverse pattern of the lighting state of the odd-numbered pixel rows (display area 53, non-display area 52) is changed to the lighting state of even-numbered pixel rows. Therefore, the area of the display area 53 and the area of the non-display area 52 are made the same. Of course, the area of the display area 53 and the area of the non-display area 52 are not limited to be the same.
[0319]
In FIG. 136 and FIG. 135, the pixel rows are not limited to the non-lighting state in the odd pixel rows or the even pixel rows.
[0320]
The above embodiment is a driving method for executing a current (voltage) program for each pixel row. However, the driving method of the present invention is not limited to this, and it goes without saying that two pixel rows (multiple pixel rows) may be simultaneously programmed with current (voltage) as shown in FIG. 139 (FIG. 27). And its description). FIG. 139 (a) shows an example of an odd field, and FIG. 139 (b) shows an example of an even field. In the odd field, (1,2) pixel rows, (3,4) pixel rows, (5,6) pixel rows, (7,8) pixel rows, (9,10) pixel rows, (11,12) pixels ... (N, n + 1) Two pixel rows are sequentially selected from a set of (n, n + 1) pixel rows (n is an integer of 1 or more), and current programming is performed. In the even field, (2, 3) pixel rows, (4, 5) pixel rows, (6, 7) pixel rows, (8, 9) pixel rows, (10, 11) pixel rows, (12, 13) pixels ... (N + 1, n + 2) Two pixel rows are sequentially selected from a set of (n + 1, n + 2) pixel rows (n is an integer of 1 or more), and current programming is performed.
[0321]
As described above, by selecting a plurality of pixel rows in each field and performing current programming, the current flowing through the source signal line 18 can be increased, and black writing can be improved. Further, the resolution of the image can be improved by shifting a set of a plurality of pixel rows selected in the odd field and the even field by at least one pixel row.
[0322]
In the embodiment of FIG. 139, the pixel rows selected in each field are two pixel rows. However, the pixel row is not limited to this, and may be three pixel rows. In this case, it is possible to select two methods, ie, a method of shifting one pixel and a method of shifting two pixels by a set of three pixel rows selected in the odd field and the even field. The pixel rows selected in each field may be four or more pixel rows. Further, as shown in FIGS. 125 to 132, one frame may be composed of three or more fields.
[0323]
In the embodiment of FIG. 139, two pixel rows are selected at the same time. However, the present invention is not limited to this, and 1H is set to the first half 1 / 2H and the second half 1 / 2H, and in the odd field, the first half of the first H period. In the 1 / 2H period, the first pixel row is selected and current programming is performed, and in the latter half of the 1 / 2H period, the second pixel row is selected and current programming is performed. In the first half of the next 2H period, the third pixel row is selected and current programming is performed, and in the second half of the H period, the fourth pixel row is selected and current programming is performed. The fifth pixel row is selected and current programming is performed in the first 1 / 2H period of the first H period of the next 3H period, and the sixth pixel row is selected and current programming is performed in the second 1 / 2H period. Do.・ ・ ・ ・ It may be driven.
[0324]
In the even field, the second pixel row is selected and current programming is performed in the first 1 / 2H period of the first H period, and the third pixel row is selected and current programming is performed in the second half of the H period. In the first half of the next 2H period, the fourth pixel row is selected for current programming, and in the second half of the H period, the fifth pixel row is selected for current programming. Further, the sixth pixel row is selected and current programming is performed in the first 1 / 2H period of the first H period of the next 3H period, and the seventh pixel row is selected and current programming is performed in the second half of the H period. Do.・ ・ ・ ・ It may be driven.
[0325]
Also in the above embodiment, the pixel rows selected in each field are two pixel rows. However, the pixel rows are not limited to this and may be three pixel rows. In this case, it is possible to select two methods, ie, a method of shifting one pixel and a method of shifting two pixels by a set of three pixel rows selected in the odd field and the even field. The pixel rows selected in each field may be four or more pixel rows.
[0326]
In the N-fold pulse driving method of the present invention, the waveform of the gate signal line 17b is made the same in each pixel row, and the application is performed by shifting at an interval of 1H. By scanning in this way, it is possible to sequentially shift the pixel rows to be lit while prescribing the time during which the EL element 15 is lit to 1 F / N. Thus, it is easy to realize that the waveform of the gate signal line 17b is the same and shifted in each pixel row. This is because it is only necessary to control ST1 and ST2 which are data applied to the shift register circuits 61a and 61b in FIG. For example, if Vgl is output to the gate signal line 17b when the input ST2 is L level, and Vgh is output to the gate signal line 17b when the input ST2 is H level, ST2 applied to the shift register 61b is output. Input is made at the L level only for the period of 1F / N, and is set to the H level for the other periods. The input ST2 is simply shifted by the clock CLK2 synchronized with 1H.
[0327]
  Note that the cycle of turning on and off the EL element 15 needs to be 0.5 msec or more. When this period is short, the image is not completely displayed due to the afterimage characteristics of the human eye, and the image becomes blurred, as if the resolution is lowered. Further, the display state of the data holding type display panel is set. However, when the on / off cycle is 100 msec or more, it appears to blink. Therefore, the on / off period of the EL element is 0.5.mIt should be not less than sec and not more than 100 msec. More preferably, the on / off cycle should be 2 msec or more and 30 msec or less. More preferably, the on / off cycle should be 3 msec or more and 20 msec or less.
[0328]
As described above, if the number of divisions of the black screen 52 is one, a satisfactory moving image display can be realized, but the flickering of the screen can be easily seen. Therefore, it is preferable to divide the black insertion portion into a plurality. However, if the number of divisions is too large, motion blur will occur. The number of divisions should be between 1 and 8. More preferably, it is 1 or more and 5 or less.
[0329]
  It should be noted that the number of divisions of the black screen is preferably configured so that it can be changed between a still image and a moving image. With N = 4, 75% is a black screen and 25% is an image display. At this time, the division number is 1 to scan the 75% black display portion in the vertical direction of the screen in the 75% black belt state. The number of divisions is 3 for scanning with 3 blocks of a 25% black screen and a 25/3% display screen. Increase the number of divisions for still images. Reduce the number of divisions for movies. Switching may be performed automatically (moving image detection or the like) according to the input image, or may be performed manually by the user. In addition, video of the display deviceofInput controlTenzWhat is necessary is just to comprise so that it can switch corresponding to.
[0330]
For example, in a mobile phone or the like, the number of divisions is set to 10 or more on the wallpaper display and input screen (extremely, it may be turned on / off every 1H). When displaying NTSC moving images, the number of divisions is set to 1 or more and 5 or less. It should be noted that the number of divisions is preferably configured so that it can be switched to multiple stages of 3 or more. For example, no division number, 2, 4, 8, etc.
[0331]
The ratio of the black screen to the total display screen is preferably 0.2 or more and 0.9 or less (1.2 or more and 9 or less if displayed in N) when the area of the entire screen is 1. In particular, it is preferably 0.25 or more and 0.6 or less (1.25 to 6 if expressed in N). If it is 0.20 or less, the improvement effect in moving image display is low. If it is 0.9 or more, the luminance of the display portion increases, and it is easy to visually recognize that the display portion moves up and down.
[0332]
The number of frames per second is preferably 10 or more and 100 or less (10 Hz or more and 100 Hz or less). Furthermore, 12 or more and 65 or less (12 Hz or more and 65 Hz or less) are preferable. If the number of frames is small, the flickering of the screen becomes conspicuous. If the number of frames is too large, writing from the source driver circuit 14 becomes difficult and the resolution is deteriorated.
[0333]
Needless to say, the above items can be applied to the pixel configuration of the current program shown in FIG. 38 and the pixel configuration of the voltage program shown in FIGS. 43, 51, and 54. In FIG. 38, the transistor 11d, the transistor 11d in FIG. 43, and the transistor 11e in FIG. In this way, by turning on and off the wiring for supplying current to the EL element 15, the N-fold pulse driving of the present invention can be easily realized.
[0334]
Further, the time to set Vgl only during the period of 1F / N of the gate signal line 17b may be any time in the period of 1F (not limited to 1F; it may be a unit period). This is because a predetermined average luminance is obtained by turning on the EL element 15 for a predetermined period of time in the unit time. However, it is better to set the gate signal line 17b to Vgl immediately after the current program period (1H) and cause the EL element 15 to emit light. This is because it is less susceptible to the retention characteristics of the capacitor 19 of FIG.
[0335]
Further, it is preferable that the number of divisions of the image is variable. For example, when the user presses the brightness adjustment switch or turns the brightness adjustment volume, this change is detected and the value of K is changed. You may comprise so that it may change manually or automatically by the content and data of the image to display.
[0336]
In this way, it is possible to easily change the value of K (the number of divisions of the image display unit 53). This is because the timing of data to be applied to ST in FIG. 6 (when it is set to L level at 1F) can be adjusted or varied.
[0337]
In FIG. 16 and the like, the period (1F / N) in which the gate signal line 17b is set to Vgl is divided into a plurality (number of divisions M), and the period of 1F / (K · N) is performed K times for the period to set Vgl. However, this is not a limitation. The period of 1F / (K · N) may be performed L (L ≠ K) times. In other words, the present invention displays the screen 50 by controlling the period (time) flowing through the EL element 15. Therefore, it is included in the technical idea of the present invention to execute the period of 1F / (K · N) L (L ≠ K) times. Further, the brightness of the screen 50 can be changed digitally by changing the value of L. For example, when L = 2 and L = 3, the luminance (contrast) change is 50%. It goes without saying that these controls can also be applied to other embodiments of the present invention (of course, the present invention described later can also be applied). These are also the N-fold pulse drive of the present invention.
[0338]
In the above embodiment, the transistor 11d as a switching element is disposed (formed) between the EL element 15 and the driving transistor 11a, and the screen 11 is displayed on and off by controlling the transistor 11d. . By this driving method, current writing shortage in the black display state of the current programming method is eliminated, and a good resolution or black display is realized. That is, in the current program method, it is important to realize a good black display. The driving method described below is to reset the driving transistor 11a to realize good black display. Hereinafter, the embodiment will be described with reference to FIG.
[0339]
FIG. 32 basically shows the pixel configuration of FIG. In the pixel configuration of FIG. 32, the programmed Iw current flows through the EL element 15, and the EL element 15 emits light. That is, the driving transistor 11a retains the ability to flow current by being programmed. A method of resetting (turning off) the transistor 11a using this current flowing capability is the driving method of FIG. Hereinafter, this driving method is referred to as reset driving.
[0340]
In order to realize reset driving with the pixel configuration of FIG. 1, it is necessary to configure the transistor 11b and the transistor 11c so that they can be controlled on and off independently. That is, as shown in FIG. 32, the gate signal line 17a (gate signal line WR) for controlling on / off of the transistor 11b and the gate signal line 17c (gate signal line EL) for controlling on / off of the transistor 11c can be controlled independently. To do. The gate signal line 17a and the gate signal line 17c may be controlled by two independent shift registers 61 as shown in FIG.
[0341]
The drive voltage of the gate signal line 17a for driving the transistor 11b and the gate signal line 17b for driving the transistor 11d may be changed (in the case of the pixel configuration in FIG. 1). The amplitude value of the gate signal line 17a (difference between the on voltage and the off voltage) is made smaller than the amplitude value of the gate signal line 17b.
[0342]
If the amplitude value of the gate signal line 17 is large, the punch-through voltage between the gate signal line 17 and the pixel 16 increases, and black floating occurs. The amplitude of the gate signal line 17a may be controlled so that the potential of the source signal line 18 is not applied to the pixel 16 (applied (when selected)). Since the potential fluctuation of the source signal line 18 is small, the amplitude value of the gate signal line 17a can be reduced.
[0343]
On the other hand, the gate signal line 17b needs to perform EL on / off control. Therefore, the amplitude value becomes large. In order to cope with this, the output voltages of the shift registers 61a and 61b are changed. When the pixel is formed of a P-channel transistor, the Vgh (off voltage) of the shift registers 61a and 61b is substantially the same, and the Vgl (on voltage) of the shift register 61a is greater than the Vgl (on voltage) of the shift register 61b. make low.
[0344]
Hereinafter, the reset driving method will be described with reference to FIG. FIG. 33 is a diagram for explaining the principle of reset driving. First, as illustrated in FIG. 33A, the transistors 11c and 11d are turned off and the transistor 11b is turned on. Then, the drain (D) terminal and the gate (G) terminal of the driving transistor 11a are short-circuited, and an Ib current flows. Generally, the transistor 11a is current-programmed in the previous field (frame). In this state, when the transistor 11d is turned off and the transistor 11b is turned on, the drive current Ib flows to the gate (G) terminal of the transistor 11a. Therefore, the gate (G) terminal and the drain (D) terminal of the transistor 11a have the same potential, and the transistor 11a is reset (a state in which no current flows).
[0345]
Note that before the operation in FIG. 33A, it is preferable to perform an operation in which the transistor 11b and the transistor 11c are turned off, the transistor 11d is turned on, and a current is supplied to the driving transistor 11a. This operation is preferably completed in as short a time as possible. This is because a current flows through the EL element 15 and the EL element 15 is lit, which may reduce the display contrast. This operation time is preferably 0.1% or more and 10% or less of 1H (one horizontal scanning period). More preferably, it is preferably 0.2% or more and 2% or less. Alternatively, it is preferable to be 0.2 μsec or more and 5 μsec or less. Further, the above-described operation (operation performed before (a) in FIG. 33) may be performed collectively on the pixels 16 of the entire screen. By performing the above operation, the drain (D) terminal voltage of the driving transistor 11a is lowered, and a smooth Ib current can be passed in the state of FIG. The above matters also apply to other reset driving methods of the present invention.
[0346]
As the execution time of FIG. 33A is increased, the Ib current flows and the terminal voltage of the capacitor 19 tends to decrease. Therefore, the execution time of FIG. 33A needs to be a fixed value. According to experiments and examinations, it is preferable that the execution time of FIG. 33 (a) is 1H or more and 5H or less.
[0347]
Note that this period is preferably different for R, G, and B pixels. This is because the EL material is different for each color pixel, and the rising voltage of the EL material is different. For each pixel of RGB, the most optimal period is set according to the EL material. In the embodiment, this period is set to 1H or more and 5H or less, but it goes without saying that it may be 5H or more in a driving method mainly for black insertion (writing a black screen). Note that the longer the period, the better the black display state of the pixel.
[0348]
After implementing (a) of FIG. 33, it is set to the state of (b) of FIG. 33 in the period of 1H or more and 5H or less. FIG. 33B shows a state in which the transistors 11c and 11b are turned on and the transistor 11d is turned off. The state shown in FIG. 33 (b) is a state where current programming is performed as described above. That is, the program current Iw is output (or absorbed) from the source driver circuit 14, and this program current Iw is supplied to the driving transistor 11a. The potential of the gate (G) terminal of the driving transistor 11a is set so that the program current Iw flows (the set potential is held in the capacitor 19).
[0349]
If the program current Iw is 0 (A), the transistor 11a remains in a state where no current flows as shown in FIG. 33A, so that a good black display can be realized. In addition, even when white display current programming is performed in FIG. 33B, even if there is a variation in the characteristics of the driving transistors of each pixel, the current programming is completely performed from the offset voltage in the black display state. Do. Therefore, the time programmed to the target current value becomes equal according to the gradation. Therefore, there is no gradation error due to the characteristic variation of the transistor 11a, and a good image display can be realized.
[0350]
After the current programming in FIG. 33B, as shown in FIG. 33C, the transistors 11b and 11c are turned off, the transistor 11d is turned on, and the program current Iw (= Ie) is caused to flow through the EL element 15 to cause the EL element 15 to emit light. 33 (c) has already been described with reference to FIG.
[0351]
That is, in the driving method (reset driving) described in FIG. 33, the driving transistor 11a and the EL element 15 are disconnected (the current does not flow), and the drain (D) terminal and the gate (G) ) Terminal (or source (S) terminal and gate (G) terminal, more generally, two terminals including the gate (G) terminal of the driving transistor), Thereafter, a second operation of performing current (voltage) programming on the driving transistor is performed. In addition, at least the second operation is performed after the first operation. In order to perform reset driving, the transistor 11b and the transistor 11c must be configured to be independently controlled as in the configuration of FIG.
[0352]
The image display state (if an instantaneous change can be observed), first, the pixel row for which current programming is performed is in the reset state (black display state), and current programming is performed after 1H (at this time) Is also in a black display state because the transistor 11d is off.) Next, a current is supplied to the EL element 15, and the pixel row emits light with a predetermined luminance (programmed current). That is, it should appear that the black pixel line moves from the top to the bottom of the screen, and the image is rewritten at the position where the pixel line passes.
[0353]
Although current programming is performed 1H after reset, this period may be within about 5H. This is because a relatively long time is required for the reset of FIG. If this period is 5H, 5 pixel rows should be displayed in black (6 pixel rows if a current program pixel row is included).
[0354]
In addition, the reset state is not limited to performing one pixel row at a time, and the reset state may be simultaneously performed for a plurality of pixel rows. Alternatively, the scanning may be performed while simultaneously resetting and overlapping each pixel row. For example, if four pixel rows are simultaneously reset, the pixel rows (1), (2), (3), and (4) are reset in the first horizontal scanning period (one unit), and the next second horizontal scan is performed. In the scanning period, the pixel rows (3), (4), (5), and (6) are reset, and in the next third horizontal scanning period, the pixel rows (5), (6), (7), and (8) are reset. Put it in a state. In addition, a driving state in which the pixel rows (7), (8), (9), and (10) are reset in the next fourth horizontal scanning period is exemplified. Of course, the driving states of FIGS. 33B and 33C are also performed in synchronization with the driving state of FIG.
[0355]
Further, it goes without saying that the driving shown in FIGS. 33B and 33C may be carried out after all the pixels of one screen are reset at the same time or in the scanning state. Needless to say, the interlace drive state (interlaced scanning of one pixel row or a plurality of pixel rows) may be set to the reset state (interlace of one pixel row or a plurality of pixel rows). Moreover, you may implement a random reset state. Further, the description of the reset driving according to the present invention is a method of operating a pixel row (that is, controlling the vertical direction of the screen). However, the concept of reset driving does not limit the control direction to pixel rows. For example, it goes without saying that reset driving may be performed in the pixel column direction.
[0356]
Note that the reset driving in FIG. 33 can be combined with the N-fold pulse driving of the present invention or with interlaced driving to realize better image display. In particular, the configuration of FIG. 22 is an intermittent N / K-fold pulse drive (a drive method in which a plurality of lighting regions are provided on one screen. This drive method is easy by controlling the gate signal line 17b and turning on / off the transistor 11d. (This has been described before.) Can be easily realized, so that a good image display can be realized without occurrence of flicker.
[0357]
It goes without saying that a better image display can be realized by combining with other driving methods, for example, a precharge driving method described below. As described above, it is needless to say that reset driving can be performed in combination with other embodiments of the present specification as in the present invention.
[0358]
FIG. 34 is a configuration diagram of a display device that realizes reset driving. The gate driver circuit 12a controls the gate signal line 17a and the gate signal line 17b in FIG. The transistor 11b is on / off controlled by applying an on / off voltage to the gate signal line 17a. Further, the transistor 11d is on / off controlled by applying an on / off voltage to the gate signal line 17b. The gate driver circuit 12b controls the gate signal line 17c in FIG. The transistor 11c is on / off controlled by applying an on / off voltage to the gate signal line 17c.
[0359]
  Therefore, the gate signal line 17a is operated by the gate driver circuit 12a, and the gate signal line 17c is operated by the gate driver circuit 12b. Therefore, the timing for turning on the transistor 11b and resetting the driving transistor 11a, and the transistor11cCan be freely set to the timing for performing current programming on the driving transistor 11a. Other configurations are the same as or similar to those previously described, and thus description thereof is omitted.
[0360]
FIG. 35 is a timing chart of reset driving. When a turn-on voltage is applied to the gate signal line 17a to turn on the transistor 11b and the driving transistor 11a is reset, a turn-off voltage is applied to the gate signal line 17b and the transistor 11d is turned off. Therefore, the state shown in FIG. During this period, an Ib current flows.
[0361]
In the timing chart of FIG. 35, the reset time is 2H (the on-voltage is applied to the gate signal line 17a and the transistor 11b is turned on), but the invention is not limited to this. It may be 2H or more. If the reset can be performed at a very high speed, the reset time may be less than 1H.
[0362]
The number of reset periods can be easily changed by the DATA (ST) pulse period input to the gate driver circuit 12. For example, if DATA input to the ST terminal is set to H level for 2H period, the reset period output from each gate signal line 17a becomes 2H period. Similarly, if DATA input to the ST terminal is set to the H level during the 5H period, the reset period output from each gate signal line 17a becomes the 5H period.
[0363]
After the reset of the 1H period, the ON voltage is applied to the gate signal line 17c (1) of the pixel row (1). When the transistor 11c is turned on, the program current Iw applied to the source signal line 18 is written to the driving transistor 11a via the transistor 11c.
[0364]
After current programming, a turn-off voltage is applied to the gate signal line 17c of the pixel (1), the transistor 11c is turned off, and the pixel is disconnected from the source signal line. At the same time, a turn-off voltage is applied to the gate signal line 17a, and the reset state of the driving transistor 11a is canceled (in this period, it is more appropriate to express the current program state than the reset state). is there). Further, an on-voltage is applied to the gate signal line 17b, the transistor 11d is turned on, and a current programmed in the driving transistor 11a flows through the EL element 15. The pixel row (2) and subsequent pixels are the same as the pixel row (1), and the operation is obvious from FIG.
[0365]
In FIG. 35, the reset period is a 1H period. FIG. 36 shows an embodiment in which the reset period is 5H. The number of reset periods can be easily changed by the DATA (ST) pulse period input to the gate driver circuit 12. FIG. 36 shows an embodiment in which DATA input to the ST1 terminal of the gate driver circuit 12a is set to H level for 5H periods, and the reset period output from each gate signal line 17a is 5H periods. The longer the reset period, the more complete the reset and the better black display can be realized. However, the display luminance is reduced for the ratio of the reset period.
[0366]
FIG. 36 shows an example in which the reset period is 5H. Moreover, this reset state was a continuous state. However, the reset state is not limited to being performed continuously. For example, the signal output from each gate signal line 17a may be turned on / off every 1H. Such an on / off operation can be easily realized by operating an enable circuit (not shown) formed in the output stage of the shift register. Further, it can be easily realized by controlling the DATA (ST) pulse input to the gate driver circuit 12.
[0367]
In the circuit configuration of FIG. 34, the gate driver circuit 12a requires at least two shift register circuits (one for controlling the gate signal line 17a and the other for controlling the gate signal line 17b). Therefore, there is a problem that the circuit scale of the gate driver circuit 12a is increased. FIG. 37 shows an embodiment in which the gate driver circuit 12a has one shift register. A timing chart of an output signal obtained by operating the circuit of FIG. 37 is as shown in FIG. Note that FIG. 35 and FIG. 37 are different in the symbol of the gate signal line 17 output from the gate driver circuits 12a and 12b.
[0368]
As is apparent from the addition of the OR circuit 371 in FIG. 37, the output of each gate signal line 17a is ORed with the preceding stage output of the shift register circuit 61a. That is, the ON voltage is output from the gate signal line 17a during the 2H period. On the other hand, the output of the shift register circuit 61a is output as it is to the gate signal line 17c. Therefore, the on-voltage is applied during the 1H period.
[0369]
For example, when the second H level signal is output from the shift register circuit 61a, an ON voltage is output to the gate signal line 17c of the pixel 16 (1), and the pixel 16 (1) is in a current (voltage) program state. It is. At the same time, an on-voltage is output to the gate signal line 17a of the pixel 16 (2), the transistor 11b of the pixel 16 (2) is turned on, and the driving transistor 11a of the pixel 16 (2) is reset.
[0370]
  Similarly, when the third H level signal is output from the shift register circuit 61a, an on-voltage is output to the gate signal line 17c of the pixel 16 (2), and the pixel 16 (2) is subjected to the current (voltage) program. State. At the same time, pixel 16 (3)The ON voltage is also output to the gate signal line 17a, the pixel 16 (3) transistor 11b is turned on, and the pixel 16 (3) driving transistor 11a is reset. That is, an on-voltage is output from the gate signal line 17a during the 2H period, and an on-voltage is output to the gate signal line 17c during the 1H period.
[0371]
In the programmed state, when the transistor 11b and the transistor 11c are simultaneously turned on (FIG. 33B), the transistor 11c is more than the transistor 11b when shifting to the non-programmed state (FIG. 33C). If the switch is turned off first, the reset state shown in FIG. In order to prevent this, the transistor 11c needs to be turned off after the transistor 11b. For this purpose, it is necessary to control the gate signal line 17a so that the ON voltage is applied before the gate signal line 17c.
[0372]
The above example is an example related to the pixel configuration of FIG. 32 (basically, FIG. 1). However, the present invention is not limited to this. For example, the pixel configuration of a current mirror as shown in FIG. 38 can be implemented. In FIG. 38, the N-fold pulse driving illustrated in FIGS. 13 and 15 can be realized by on / off controlling the transistor 11e. FIG. 39 is an explanatory diagram of an embodiment in the pixel configuration of the current mirror of FIG. Hereinafter, the reset driving method in the pixel configuration of the current mirror will be described with reference to FIG.
[0373]
  As illustrated in FIG. 39A, the transistors 11c and 11e are turned off and the transistor 11d is turned on. Then, the current programming transistor11aThe drain (D) terminal and the gate (G) terminal are short-circuited, and an Ib current flows as shown in the figure. In general, the transistor 11b is current-programmed in the previous field (frame) and has a capability of flowing current (the gate potential is held in the capacitor 19 for 1F period and is naturally displayed. , Current does not flow when a complete black display is performed). In this state, when the transistor 11e is turned off and the transistor 11d is turned on, the drive current Ib flows in the direction of the gate (G) terminal of the transistor 11a (the gate (G) terminal and the drain (D) terminal are short-circuited). ) Therefore, the gate (G) terminal and the drain (D) terminal of the transistor 11a have the same potential, and the transistor 11a is reset (a state in which no current flows). Further, since the gate (G) terminal of the driving transistor 11b is common with the gate (G) terminal of the current programming transistor 11a, the driving transistor 11b is also reset.
[0374]
The reset state (state in which no current flows) of the transistors 11a and 11b is equivalent to the state in which the offset voltage of the voltage offset canceller system described in FIG. That is, in the state of FIG. 39A, an offset voltage (starting voltage at which current starts to flow) is applied between the terminals of the capacitor 19. By applying a voltage higher than the absolute value of this voltage, current flows through the transistor 11. ) Is held. This offset voltage has a different voltage value depending on the characteristics of the transistors 11a and 11b. Therefore, by carrying out the operation shown in FIG. 39A, the transistor 19a and the transistor 11b do not pass current through the capacitor 19 of each pixel (that is, the black display current (almost equal to 0)) is maintained. (Reset to the starting voltage at which current begins to flow).
[0375]
39 (a), as in FIG. 33 (a), the Ib current flows and the terminal voltage of the capacitor 19 tends to decrease as the reset execution time increases. Therefore, the implementation time of FIG. 39A needs to be a fixed value. According to experiments and examinations, it is preferable that the execution time of FIG. 39A is 1H or more and 10H (10 horizontal scanning periods) or less. Furthermore, it is preferable to set it to 1H or more and 5H or less. Alternatively, it is preferably 20 μsec or more and 2 msec or less. The same applies to the driving method shown in FIG.
[0376]
  The same applies to (a) of FIG. 33, but when the reset state of (a) of FIG. 39 and the current program state of (b) of FIG. There is no problem because the period from the reset state to the current program state shown in FIG. 39B is a fixed value (constant value). That is, the period from the reset state in FIG. 33A or 39A to the current program state in FIG. 33B or 39B is 1H or more and 10H (10 horizontal scanning periods). ) The following is preferable. Furthermore, it is preferable to set it to 1H or more and 5H or less. Alternatively, it is preferably 20 μsec or more and 2 msec or less. If this period is short, the driving transistor11aIs not reset completely. If it is too long, the driving transistor 11 is completely turned off, and this time, it takes a long time to program the current. In addition, the brightness of the screen 50 also decreases.
[0377]
After implementing (a) of FIG. 39, the state shown in (b) of FIG. 39 is obtained. FIG. 39B shows a state in which the transistors 11c and 11d are turned on and the transistor 11e is turned off. The state of (b) in FIG. 39 is a state where current programming is performed. That is, the program current Iw is output (or absorbed) from the source driver circuit 14, and this program current Iw is supplied to the current programming transistor 11a. The potential of the gate (G) terminal of the driving transistor 11b is set in the capacitor 19 so that the program current Iw flows.
[0378]
  If the program current Iw is 0 (A) (black display), the transistor 11b displays the current.39Since the state in which the current of (a) does not flow is maintained, good black display can be realized. Further, when white display current programming is performed in FIG. 39B, even if there is a variation in the characteristics of the driving transistors in each pixel, the offset voltage in the completely black display state (characteristics of each driving transistor). The current program is started from the starting voltage at which the current set according to the current flows. Therefore, the time programmed to the target current value becomes equal according to the gradation. Therefore, there is no gradation error due to the characteristic variation of the transistor 11a or the transistor 11b, and a good image display can be realized.
[0379]
After the current programming of FIG. 39B, as shown in FIG. 39C, the transistors 11c and 11d are turned off, the transistor 11e is turned on, and the program current Iw (= Ie) is caused to flow through the EL element 15 to cause the EL element 15 to emit light. Since (c) in FIG. 39 has been described before, the details are omitted.
[0380]
In the driving method (reset driving) described with reference to FIGS. 33 and 39, the driving transistor 11a or 11b and the EL element 15 are disconnected (the current does not flow. Performed by the transistor 11e or the transistor 11d) and the driving is performed. Between a drain (D) terminal and a gate (G) terminal of a transistor for driving (or a source (S) terminal and a gate (G) terminal, more generally two terminals including a gate (G) terminal of a driving transistor)) A first operation for short-circuiting and a second operation for performing a current (voltage) program on the driving transistor after the operation are performed.
[0381]
At least the second operation is performed after the first operation. Note that the operation of disconnecting the driving transistor 11a or the transistor 11b and the EL element 15 in the first operation is not necessarily an essential condition. If the driving transistor 11a or the transistor 11b and the EL element 15 in the first operation are not disconnected, the first operation of shorting between the drain (D) terminal and the gate (G) terminal of the driving transistor is performed. This is because there may be a case where a slight variation in the reset state may occur. This is determined by examining the transistor characteristics of the fabricated array.
[0382]
The pixel configuration of the current mirror in FIG. 39 is a driving method in which the current transistor transistor 11b is reset as a result by resetting the current program transistor 11a.
[0383]
In the pixel configuration of the current mirror in FIG. 39, it is not always necessary to disconnect the driving transistor 11b and the EL element 15 in the reset state. Accordingly, the drain (D) terminal and the gate (G) terminal (or the source (S) terminal and the gate (G) terminal) of the current programming transistor a, or more generally, the gate (G) terminal of the current programming transistor. A first operation for short-circuiting between the two terminals including the first terminal and the second terminal including the gate (G) terminal of the driving transistor), and a second program for performing current (voltage) programming on the current programming transistor after the first operation. Operation. At least the second operation is performed after the first operation.
[0384]
In the image display state (if an instantaneous change can be observed), first, the pixel row to be subjected to the current program is in a reset state (black display state), and the current program is performed after a predetermined H. From the top of the screen to the bottom, the black pixel row should move, and the image should appear to be rewritten at the position where this pixel row has passed.
[0385]
Although the above embodiments have been described with a focus on the pixel configuration of the current program, the reset driving of the present invention can also be applied to the pixel configuration of the voltage program. FIG. 43 is an explanatory diagram of the pixel configuration (panel configuration) of the present invention for performing reset driving in the pixel configuration of the voltage program.
[0386]
In the pixel configuration of FIG. 43, a transistor 11e for resetting the driving transistor 11a is formed. When a turn-on voltage is applied to the gate signal line 17e, the transistor 11e is turned on, and the gate (G) terminal and the drain (D) terminal of the driving transistor 11a are short-circuited. In addition, a transistor 11d that cuts off a current path between the EL element 15 and the driving transistor 11a is formed. Hereinafter, the reset driving method of the present invention in the pixel configuration of the voltage program will be described with reference to FIG.
[0387]
As shown in FIG. 44A, the transistors 11b and 11d are turned off and the transistor 11e is turned on. The drain (D) terminal and the gate (G) terminal of the driving transistor 11a are short-circuited, and an Ib current flows as shown in the figure. Therefore, the gate (G) terminal and the drain (D) terminal of the transistor 11a have the same potential, and the driving transistor 11a is reset (a state in which no current flows). Before resetting the transistor 11a, as described in FIG. 33 or FIG. 39, in synchronization with the HD synchronization signal, the transistor 11d is first turned on, the transistor 11e is turned off, and a current flows through the transistor 11a. Keep it. Thereafter, the operation of FIG. 44A is performed.
[0388]
In the voltage-programmed pixel configuration, like the current-programmed pixel configuration, the Ib current flows and the terminal voltage of the capacitor 19 tends to decrease as the reset execution time in FIG. is there. Therefore, the execution time of FIG. 44 (a) needs to be a fixed value. The implementation time is preferably 0.2H or more and 5H (5 horizontal scanning periods) or less. Furthermore, it is preferable to set it to 0.5H or more and 4H or less. Or it is preferable to set it as 2 to 400 microseconds.
[0389]
The gate signal line 17e is preferably shared with the gate signal line 17a in the previous pixel row. That is, the gate signal line 17e and the gate signal line 17a of the previous pixel row are formed in a short state. This configuration is called a pre-stage gate control system. Note that the pre-stage gate control method uses a gate signal line waveform of a pixel row selected at least 1H before the target pixel row. Therefore, it is not limited to one pixel row before. For example, the driving transistor 11a of the pixel of interest may be reset using the signal waveform of the gate signal line two rows before.
[0390]
A more specific description of the pre-stage gate control method is as follows. A pixel row of interest is an (N) pixel row, and its gate signal lines are a gate signal line 17e (N) and a gate signal line 17a (N). The pixel row in the previous stage selected 1H before is the (N-1) pixel row, and the gate signal lines are the gate signal line 17e (N-1) and the gate signal line 17a (N-1). . A pixel row selected after 1H after the pixel row of interest is an (N + 1) pixel row, and its gate signal lines are a gate signal line 17e (N + 1) and a gate signal line 17a (N + 1).
[0390]
In the (N−1) H period, when the ON voltage is applied to the gate signal line 17a (N−1) of the (N−1) th pixel row, the gate signal line 17e (N) of the (N) th pixel row. ) Is also applied with an ON voltage. This is because the gate signal line 17e (N) and the gate signal line 17a (N-1) in the previous pixel row are formed in a short state. Therefore, the transistor 11b (N-1) of the pixel in the (N-1) th pixel row is turned on, and the voltage of the source signal line 18 is written to the gate (G) terminal of the driving transistor 11a (N-1). At the same time, the transistors 11e (N) of the pixels in the (N) th pixel row are turned on, the gate (G) terminal and the drain (D) terminal of the driving transistor 11a (N) are short-circuited, and the driving transistor 11a (N ) Is reset.
[0392]
In the (N) period following the (N−1) H period, when the ON voltage is applied to the gate signal line 17a (N) of the (N) pixel row, the gate signal of the (N + 1) pixel row. The on-voltage is also applied to the line 17e (N + 1). Accordingly, the transistor 11b (N) of the pixel in the (N) th pixel row is turned on, and the voltage applied to the source signal line 18 is written to the gate (G) terminal of the driving transistor 11a (N). At the same time, the transistor 11e (N + 1) of the pixel in the (N + 1) th pixel row is turned on, the gate (G) terminal and the drain (D) terminal of the driving transistor 11a (N + 1) are short-circuited, and the driving transistor 11a (N + 1) ) Is reset.
[0393]
Similarly, in the (N + 1) period subsequent to the (N) H period, when the ON voltage is applied to the gate signal line 17a (N + 1) in the (N + 1) th pixel row, the (N + 2) th pixel row. The on-voltage is also applied to the gate signal line 17e (N + 2). Accordingly, the transistor 11b (N + 1) of the pixel in the (N + 1) th pixel row is turned on, and the voltage applied to the source signal line 18 is written to the gate (G) terminal of the driving transistor 11a (N + 1). At the same time, the transistor 11e (N + 2) of the pixel in the (N + 2) th pixel row is turned on, the gate (G) terminal and the drain (D) terminal of the driving transistor 11a (N + 2) are short-circuited, and the driving transistor 11a (N + 2) ) Is reset.
[0394]
In the above-described pre-stage gate control system of the present invention, the driving transistor 11a is reset for 1H period, and then the voltage (current) program is executed.
[0395]
  The same applies to (a) of FIG. 33, but when the reset state of FIG. 44 (a) and the voltage program state of (b) of FIG. There is no problem because the period from the reset state to the current program state shown in FIG. 44B is a fixed value (constant value). If this period is short, the driving transistor 11 is not completely reset. If it is too long, the driving transistor 11a is completely turned off, and this time, it takes a long time to program the current. Also screen50The brightness is also reduced.
[0396]
After implementing (a) of FIG. 44, the state of (b) of FIG. 44 is obtained. FIG. 44B shows a state in which the transistor 11b is turned on and the transistors 11e and 11d are turned off. The state shown in FIG. 44B is a state where voltage programming is being performed. That is, a program voltage is output from the source driver circuit 14, and this program voltage is written to the gate (G) terminal of the driving transistor 11a (the potential of the gate (G) terminal of the driving transistor 11a is set in the capacitor 19). In the case of the voltage programming method, it is not always necessary to turn off the transistor 11d during voltage programming. Further, it is a combination of the N-fold pulse drive shown in FIGS. 13 and 15 or the like, or the intermittent N / K-fold pulse drive as described above (a drive method in which a plurality of lighting regions are provided on one screen. The transistor 11e is not necessary if it is not necessary to implement (by easily turning on and off the transistor 11e). Since this has been described before, the description is omitted.
[0397]
When the voltage program for white display is performed by the configuration of FIG. 43 or the driving method of FIG. 44, the offset voltage of each black display state (each driving transistor is completely different even if the characteristics of the driving transistor for each pixel vary. The voltage program is performed from the starting voltage at which a current set according to the characteristics of the current flows. Therefore, the time programmed to the target current value becomes equal according to the gradation. Therefore, there is no gradation error due to the characteristic variation of the transistor 11a, and a good image display can be realized.
[0398]
  44 (b)PressureAfter programming, as shown in FIG. 44C, the transistor 11b is turned off, the transistor 11d is turned on, the program current from the driving transistor 11a is supplied to the EL element 15, and the EL element 15 is caused to emit light.
[0399]
As described above, in the reset driving of the present invention in the voltage program of FIG. 43, first, in synchronization with the HD synchronization signal, the transistor 11d is first turned on, the transistor 11e is turned off, and the current flows through the transistor 11a. 1, the transistor 11 a and the EL element 15 are disconnected, and the drain (D) terminal and the gate (G) terminal (or the source (S) terminal and the gate (G) terminal of the driving transistor 11 a, In other words, a second operation for short-circuiting between the gate (G) terminals of the driving transistor) and a third operation for performing voltage programming on the driving transistor 11a after the above operation are performed. Is.
[0400]
In the above embodiment, the transistor 11d is turned on / off to control the current flowing from the driving transistor 11a (in the pixel configuration of FIG. 1) to the EL element 15. In order to turn on and off the transistor 11d, it is necessary to scan the gate signal line 17b, and the shift register 61 (gate driver circuit 12) is necessary for scanning. However, the shift register 61 is large in scale and cannot be narrowed by using the shift register 61 for controlling the gate signal line 17b. The method described in FIG. 40 solves this problem.
[0401]
Although the present invention will be described mainly by exemplifying the pixel configuration of the current program illustrated in FIG. 1 and the like, the present invention is not limited to this, and other current program configurations described in FIG. Needless to say, the present invention can be applied to a pixel configuration. Needless to say, the technical concept of turning on / off in a block can be applied to the pixel configuration of the voltage program shown in FIG.
[0402]
FIG. 40 shows an embodiment of the block drive system. First, for ease of explanation, the description will be made assuming that the gate driver circuit 12 is formed directly on the substrate 71 or the gate driver IC 12 of a silicon chip is mounted on the substrate 71. Further, the source driver 14 and the source signal line 18 are omitted because the drawing becomes complicated.
[0403]
In FIG. 40, the gate signal line 17a is connected to the gate driver circuit 12. On the other hand, the gate signal line 17 b of each pixel is connected to the lighting control line 401. In FIG. 40, four gate signal lines 17b are connected to one lighting control line 401.
[0404]
Needless to say, blocking with the four gate signal lines 17b is not limited to this, and may be more than that. In general, the display screen 50 is preferably divided into at least five or more. More preferably, it is preferably divided into 10 or more. Furthermore, it is preferable to divide into 20 or more. When the number of divisions is small, flicker is easy to see. If the number of divisions is too large, the number of lighting control lines 401 increases, and the layout of the control lines 401 becomes difficult.
[0405]
  Therefore, in the case of a QCIF display panel, since the number of vertical scanning lines is 220, it is necessary to block at least 220/5 = 44, preferably 220/10 =22It is necessary to make a block by the above. However, when two blocks are formed on the odd and even lines, the occurrence of flicker is relatively small even at a low frame rate, and thus two blocks may be sufficient.
[0406]
In the embodiment of FIG. 40, an ON voltage (Vgl) or an OFF voltage (Vgh) is sequentially applied to the lighting control lines 401a, 401b, 401c, 401d. The current that flows is turned on and off.
[0407]
  In the embodiment of FIG. 40, the gate signal line 17b and the lighting control line 401 do not cross each other. Therefore, a short defect between the gate signal line 17b and the lighting control line 401 does not occur. Further, since the gate signal line 17b and the lighting control line 401 are not capacitively coupled, the capacitance when the gate signal line 17b side is viewed from the lighting control line 401.loadIs extremely small. Therefore, it is easy to drive the lighting control line 401.
[0408]
A gate signal line 17 a is connected to the gate driver circuit 12. By applying an on voltage to the gate signal line 17a, a pixel row is selected, the transistors 11b and 11c of each selected pixel are turned on, and the current (voltage) applied to the source signal line 18 is supplied to each pixel. Program the capacitor 19. On the other hand, the gate signal line 17b is connected to the gate (G) terminal of the transistor 11d of each pixel. Therefore, when a turn-on voltage (Vgl) is applied to the lighting control line 401, a current path is formed between the driving transistor 11a and the EL element 15, and conversely, when a turn-off voltage (Vgh) is applied, the EL element Fifteen anode terminals are opened.
[0409]
Note that the control timing of the on / off voltage applied to the lighting control line 401 and the timing of the pixel row selection voltage (Vgl) output from the gate driver circuit 12 to the gate signal line 17a are synchronized with one horizontal scanning clock (1H). It is preferable. However, the present invention is not limited to this.
[0410]
The signal applied to the lighting control line 401 simply turns on and off the current to the EL element 15. Further, it is not necessary to be synchronized with the image data output from the source driver 14. This is because the signal applied to the lighting control line 401 controls the current programmed in the capacitor 19 of each pixel 16. Therefore, it is not necessarily required to be synchronized with the pixel row selection signal. Even in the case of synchronization, the clock is not limited to the 1H signal, and may be 1 / 2H or 1 / 4H.
[0411]
Even in the pixel configuration of the current mirror shown in FIG. 38, the transistor 11e can be controlled to be turned on / off by connecting the gate signal line 17b to the lighting control line 401. Therefore, block driving can be realized.
[0412]
In FIG. 32, if the gate signal line 17a is connected to the lighting control line 401 and resetting is performed, the block driving can be realized. That is, the block driving of the present invention is a driving method in which a plurality of pixel rows are simultaneously not lit (or black display) with one control line.
[0413]
  In the above embodiment, one selection per pixel rowGate signal lineIt is the structure which arrange | positions (forms). The present invention is not limited to this, and one selection gate signal line may be arranged (formed) in a plurality of pixel rows.
[0414]
FIG. 41 shows an example. In order to facilitate the description, the pixel configuration will be described mainly using the case of FIG. In FIG. 41, the pixel row selection gate signal line 17a simultaneously selects three pixels (16R, 16G, 16B). The symbol “R” means a red pixel relationship, the symbol “G” means a green pixel relationship, and the symbol “B” means a blue pixel relationship.
[0415]
Therefore, by selecting the gate signal line 17a, the pixel 16R, the pixel 16G, and the pixel 16B are simultaneously selected to enter a data writing state. The pixel 16R writes data from the source signal line 18R to the capacitor 19R, and the pixel 16G writes data from the source signal line 18G to the capacitor 19G. The pixel 16B writes data from the source signal line 18B to the capacitor 19B.
[0416]
The transistor 11d of the pixel 16R is connected to the gate signal line 17bR. The transistor 11d of the pixel 16G is connected to the gate signal line 17bG, and the transistor 11d of the pixel 16B is connected to the gate signal line 17bB. Accordingly, the EL element 15R of the pixel 16R, the EL element 15G of the pixel 16G, and the EL element 15B of the pixel 16B can be separately controlled on and off. That is, the EL element 15R, the EL element 15G, and the EL element 15B can individually control the lighting time and the lighting cycle by controlling the gate signal lines 17bR, 17bG, and 17bB.
[0417]
In order to realize this operation, in the configuration of FIG. 6, the shift register circuit 61 that scans the gate signal line 17a, the shift register circuit 61 that scans the gate signal line 17bR, and the shift register that scans the gate signal line 17bG. It is appropriate to form (place) four circuits 61 and shift register circuit 61 that scans gate signal line 17bB.
[0418]
Although a current N times the predetermined current is supplied to the source signal line 18 and a current N times the predetermined current is supplied to the EL element 15 for a period of 1 / N, this cannot be realized in practice. This is because the signal pulse applied to the gate signal line 17 actually penetrates the capacitor 19 and a desired voltage value (current value) cannot be set in the capacitor 19. Generally, a voltage value (current value) lower than a desired voltage value (current value) is set for the capacitor 19. For example, even if it is driven to set a current value 10 times, only about 5 times the current is set in the capacitor 19. For example, even when N = 10, the current that actually flows through the EL element 15 is the same as when N = 5. Therefore, the present invention is a method of setting the current value N times and driving the EL element 15 so that a current proportional to or corresponding to the N times flows through the EL element 15. Alternatively, it is a driving method in which a current larger than a desired value is applied to the EL element 15 in a pulse shape.
[0419]
Further, a current (voltage) program is applied to the driving transistor 11a (in the case of FIG. 1) by supplying a current (a current that is higher than the desired luminance when a current is continuously passed through the EL element 15 as it is) from a desired value. In this way, the light emission luminance of the desired EL element is obtained by making the current flowing through the EL element 15 intermittent.
[0420]
Further, the switching transistors 11b, 11c and the like shown in FIG. 1 are preferably formed of an N channel. This is because the penetration voltage to the capacitor 19 is reduced. Further, since the off-leakage of the capacitor 19 is also reduced, it can be applied to a low frame rate of 10 Hz or less.
[0421]
Further, depending on the pixel configuration, when the punch-through voltage acts in the direction of increasing the current flowing through the EL element 15, the white peak current increases and the contrast of the image display increases. Therefore, a good image display can be realized.
[0422]
On the other hand, it is also effective to make the black display better by causing the penetration transistors of the switching transistors 11b and 11c of FIG. When the P-channel transistor 11b is turned off, the voltage becomes Vgh. Therefore, the terminal voltage of the capacitor 19 is slightly shifted to the Vdd side. For this reason, the gate (G) terminal voltage of the transistor 11a rises, resulting in a black display. In addition, since the current value for the first gradation display can be increased (a constant base current can be made to flow until gradation 1), a shortage of write current can be reduced by the current programming method.
[0423]
The transistor 11b in FIG. 1 operates to hold the current flowing in the driving transistor 11a in the capacitor 19. That is, it has a function of shorting between the gate terminal (G) and the drain terminal (D) or the source terminal (S) of the driving transistor 11a at the time of programming. A switching transistor having a function like the transistor 11b is referred to as a short-circuit transistor. The short-circuit transistor has a source terminal or drain terminal connected to the holding capacitor 19. The short-circuit transistor is on / off controlled by the voltage applied to the gate signal line 17a. The problem is that the voltage of the gate signal line 17a penetrates the capacitor 19 when the off-voltage is applied. Due to this punch-through voltage, the potential of the capacitor 19 (= the potential of the gate terminal (G) of the driving transistor 11a) fluctuates, and a good current program cannot be performed, causing laser shot unevenness and the like. Therefore, it is necessary to reduce the punch-through voltage.
[0424]
In order to reduce the punch-through voltage, it is preferable to reduce the size of the short-circuit transistor 11b. Now, the size Scc of the short-circuit transistor is defined as channel width W (μm) and channel length L (μm), and Scc = W · L (square μm). When a plurality of short-circuit transistors are connected in series, Scc is the sum of the connected transistor sizes. For example, if W = 5 (μm) and L = 6 (μm) of one short-circuit transistor and the number (n = 4) is connected, Scc = 5 × 6 × 4 = 120 (square μm) ).
[0425]
There is a correlation between the size of the short-circuit transistor and the punch-through voltage. This relationship is shown in FIG. Note that the short-circuit transistor is a P-channel transistor. However, even an N-channel transistor can be applied.
[0426]
In FIG. 194, the horizontal axis is Scc / n. As described above, Scc is the sum of the sizes of the short-circuit transistors. n is the number of connected short-circuit transistors. In FIG. 194, the horizontal axis represents n pieces of Scc. That is, the size of one short-circuit transistor is one.
[0427]
In the first embodiment, when the size Scc of the short-circuit transistor is the channel width W (μm) and the channel length L (μm), and the number of short-circuit transistors is n = 4, Scc / n = 5 × 6 × 4/4 = 30 (square μm). In FIG. 194, the vertical axis represents the penetration voltage (V).
[0428]
If the punch-through voltage is not within 0.3 (V), laser shot unevenness occurs and is not visually acceptable. Therefore, the size of one short-circuited transistor needs to be 25 (square μm) or less. On the other hand, unless the short-circuit transistor is set to 5 (square μm) or more, the processing accuracy of the transistor cannot be achieved and the variation becomes large. There is also a problem with drive capability. From the above, the short-circuit transistor 11b needs to be 5 (square μm) or more and 25 (square μm) or less. More preferably, the short-circuit transistor 11b needs to be 5 (square μm) or more and 20 (square μm) or less.
[0429]
The punch-through voltage due to the short-circuit transistor is also correlated with the amplitude value (Vgh−Vgl) of the voltage (Vgh, Vgl) for driving the short-circuit transistor. The larger the amplitude value, the larger the punch-through voltage. This relationship is illustrated in FIG. In FIG. 196, the horizontal axis represents the amplitude value (Vgh−Vhl) (V). The vertical axis represents the penetration voltage. As described with reference to FIG. 194, the punch-through voltage needs to be 0.3 (V) or less.
[0430]
In other words, the permissible voltage 0.3 (V) of the penetration voltage is 1/5 or less (20% or less) of the amplitude value of the source signal line 18. The source signal line 18 is 1.5 (V) when the program current is white, and 3.0 (V) when the program current is black. Therefore, (3.0−1.5) /5=0.3 (V).
[0431]
On the other hand, if the amplitude value (Vgh−Vhl) of the gate signal line is 4 (V) or more, the pixel 16 cannot be sufficiently written. From the above, the amplitude value (Vgh−Vgl) of the gate signal line needs to satisfy the condition of 4 (V) or more and 15 (V) or less. More preferably, the amplitude value (Vgh−Vgl) of the gate signal line needs to satisfy the condition of 5 (V) or more and 12 (V) or less.
[0432]
In the EL element 15, electrons are injected from the cathode (cathode) into the electron transport layer and simultaneously holes are also injected from the anode (anode) into the hole transport layer. The injected electrons and holes move to the counter electrode by the applied electric field. At that time, carriers are trapped in the organic layer or carriers are accumulated due to a difference in energy level at the interface of the light emitting layer.
[0433]
When space charge is accumulated in the organic layer, the molecule is oxidized or reduced, and the generated radical anion molecule or radical cation molecule is unstable. It is known that this causes an increase in driving voltage. In order to prevent this, the device structure is changed as an example, and a reverse voltage is applied.
[0434]
When a reverse bias voltage is applied, a reverse current is applied, so that injected electrons and holes are extracted to the cathode and the anode, respectively. Thereby, it becomes possible to extend the lifetime by eliminating the formation of space charge in the organic layer and suppressing the electrochemical degradation of the molecules.
[0435]
Note that the reverse bias driving of the present invention described below is performed during a period in which no image is displayed. That is, reverse bias driving is performed for a certain period after the display panel of the present invention is turned on. Alternatively, reverse bias driving is performed for a certain period before the display panel is turned on.
[0436]
FIG. 340 is an explanatory diagram for explaining the reverse bias drive system of the present invention. The power supply circuit (IC) 82 has two terminals. One terminal A is connected to the base anode line 2631 and applies the anode voltage Vdd to the anode line of the pixel 16. On the other hand, the other terminal B is connected to the base cathode line 2671 and supplies the Vss voltage to the cathode of the pixel 16.
[0437]
For ease of explanation, it is assumed that the anode voltage Vdd is higher than the cathode voltage Vss. Further, the pixel configuration will be described by exemplifying the configuration of FIG. 1, but is not limited to this pixel configuration. This is because the reverse bias drive system of the present invention described below applies a reverse bias voltage to the EL element 15 by changing the voltage applied to at least one of the cathode and the anode. More preferably, the source driver circuit 14 writes a predetermined voltage to the pixel, and a reverse bias voltage is applied by this voltage and the voltage applied to the changed EL element 15. Therefore, the pixel configuration is not limited.
[0438]
For easier understanding, as an example, voltage values and the like are specified for the drive voltages and signal amplitudes of the respective units. First, the source driver circuit 14 operates with a power supply voltage of GND (0 (V)) and 5.5 (V), and the output video signal is a maximum of 5.5 (V) and a minimum of 0.5 (V). (Since the operation of the unit transistor 634 in FIG. 71 requires about 0.5 (V), GND + 0.5 (V) is the minimum output amplitude). Therefore, a video signal having a potential of 5.5 (V) to 0.5 (V) is output to the source signal line 18. The precharge voltage output from the source driver circuit 14 is set to 5.5 (V) to 0 (V).
[0439]
On the other hand, the anode voltage Vdd of the pixel is set to 5.5 (V) which is the power supply voltage of the source driver circuit 14. Therefore, when the driving TFT 11a of the pixel 16 passes the maximum current Imax necessary for image display, the voltage drop in the channel (between S and D) in the diode connection state is set to 5.0 (V) or less. This is important. That is, when the voltage Vic (in this case, 5.5 (V))-0.5 (V) used by the source driver circuit 14 is set, the driving transistor of the pixel 16 is diode-connected (the GD short state of the TFT 11a). When the maximum current (white display) necessary for image display is passed, the pixel voltage is set so that the channel voltage (SD voltage) is smaller than Vic-0.5 (V). Design. That is, in the above embodiment, the voltage of the video signal output from the source driver circuit 14 to the source signal line 18 is 5.0 (V). At this time, the S-D voltage of the diode-connected TFT 11a is set to 5.0 (V) or less at the maximum. The diode characteristics can be freely varied by designing the channel width (W) and channel length (L) of the transistor to predetermined values.
[0440]
The cathode voltage Vss is -8 (V). The on voltage Vgl applied to the gate signal line 17 is −8 + (− 2) = − 10 (V), and the off voltage Vgh applied to the gate signal line 17 is + 5.5 + 1.5 = + 7 (V). . The precharge voltage Vp output from the source driver circuit 14 is 5 (V), and Vm is 0 (V).
[0441]
FIG. 340 shows an image display state. From the power supply circuit (IC) 82, the Vdd voltage is applied to the anode of the pixel 16, and the Vss voltage is applied to the anode. A video signal is applied from the source driver circuit 14 to the source signal line 18 based on the video signal displayed on the display panel. Further, as described with reference to FIGS. 65, 66, 67, 232, 233, etc., the precharge voltage Vp is applied to the source signal line 18 as necessary. The gate driver circuit 12 synchronizes with the horizontal synchronization signal, sequentially selects the gate signal lines 17, and applies an ON voltage to the selected gate signal lines 17.
[0442]
Through the above operation, the program current Iw corresponding to the video signal is written into the pixel 16, the current corresponding to the program current Iw is applied from the drive TFT 11a to the EL element 15, and the EL element 15 emits light. The above is the operation in the image display state.
[0443]
When the user turns off the power switch, the controller 81 (see FIG. 8 and the like) detects that the power switch is turned off, and controls the power circuit 82 and the source driver circuit 14 to start reverse bias driving. FIG. 341 is an explanatory diagram of the reverse bias drive state.
[0444]
At the time of reverse bias driving, first, the EL side gate driver circuit 12b is controlled to apply the off voltage Vgh to the gate signal line 17b so that no current flows through the EL element 15. Next, the precharge voltage Vm is output from the source driver circuit 14 to the source signal line 18. In addition, the selection-side gate driver circuit 12a is operated sequentially or simultaneously, the selection TFTs 11b and 11c are operated, and the Vm voltage is written to the gate terminal of the TFT 11a (in other words, the pixel electrode 105 is written. This is the anode side terminal of the EL element 15). For the relationship between the EL element 15 and the pixel electrode, see FIG. 10 and the description thereof.
[0445]
Next, an off voltage is applied to the gate signal line 17a to turn off the selection side TFT 11b and TFT 11c. Note that in the case where the source driver circuit 14 can fix the potential of the source signal line 18 to the Vm voltage without variation, the TFT 11b and the TFT 11c may remain in the on state.
[0446]
Next or simultaneously with the previous operation, the power supply circuit 82 is controlled so that the voltage V2 = Vdd is applied to the base cathode line 2671 and the voltage V1 = Vm−2 (V) is applied to the base anode line 2631. To do. The reason why the voltage V1 is set to Vm−2 (V) is to completely turn off the TFT 11a so that no current flows. Therefore, the V1 voltage may be any voltage as long as the TFT 11a can be set to a current value equal to or lower than the leakage state in relation to the Vm voltage.
[0447]
In this state, the EL side gate driver circuit 12a is operated to turn on the TFT 11d. When the TFT 11d is turned on, the Vm voltage is applied to the anode side of the EL element 15 (applied to the pixel electrode 105), and the V2 voltage is applied to the cathode side (reflection electrode) of the EL element 15. Therefore, a reverse bias voltage is applied to the EL element 15.
[0448]
Although the TFT 11d is turned on after applying the Vm voltage to the pixel electrode 105, the present invention is not limited to this. The Vm voltage may be applied with the TFT 11d turned on. However, if the V2 voltage is applied to the cathode terminal while the TFTs 11d and 11c are on, the potential of the source signal line 18 is lowered and the source driver circuit 14 may be destroyed. It is necessary to consider (consider) the control timing.
[0449]
Further, although the V2 voltage is the Vdd voltage, it is not limited to this. Since the Vdd voltage is a voltage generated by the power supply circuit 82, the use of the Vdd voltage has an effect of reducing the circuit scale of the power supply circuit 82. However, the higher the voltage applied to the cathode of the EL element 15, the higher the effect of reverse bias, and the lower the terminal voltage increase of the EL element 15 due to deterioration often decreases. Therefore, it may be another voltage (may be Vdd voltage or more and Vdd voltage or less). That is, the effect of applying the reverse bias voltage needs to be determined by experiment. Here, in order to facilitate the description, the description will be made assuming that V2 = Vdd. In addition, the Vm voltage can be set to Vm = 0 (V) or less (for example, −5 (V)).
[0450]
Further, the reverse bias voltage Vs (the absolute value of Vs = (V2−Vm)) applied to the EL element 15 is required to be 3 (V) or more when the EL element 15 is made of a polymer EL material. Preferably, 5 (V) or more is necessary. Note that the maximum value Vs needs to be 15 (V) or less (if the reverse bias voltage is higher than a predetermined value, the application of the reverse bias voltage causes a short circuit between the anode electrode and the cathode electrode of the EL element 15). appear). When the EL element 15 is made of a low molecular EL material, the Vs voltage needs to be 5 (V) or more, and preferably 10 (V) or more. Note that the maximum value Vs needs to be 20 (V) or less (if the reverse bias voltage is higher than a predetermined value, the application of the reverse bias voltage causes a short circuit between the anode electrode and the cathode electrode of the EL element 15). appear).
[0451]
FIG. 344 illustrates the effect of the reverse bias drive method of FIG. 341 (the same applies to other embodiments described later). In FIG. 344, the vertical axis indicates the change voltage ratio. The change voltage ratio is the ratio of the voltage change when the reverse bias voltage is applied and when it is not applied. For example, when the constant terminal current of 1 (μA) is passed through the EL element 15, the initial terminal voltage is 10 (V), and the reverse bias voltage driving of the present invention is not performed, the power failure of 1 (μA) If the terminal voltage of the EL element 15 at the time of the dragon is 13 (V), the change voltage ratio is 13 (V) / 10 (V) = 1.3.
[0452]
When reverse bias voltage driving is performed, the terminal voltage increase of the EL element 15 due to deterioration is reduced. For example, if the initial terminal voltage when a constant current of 1 (μA) is passed through the EL element 15 is 10 (V) and the reverse bias voltage driving of the present invention is performed, the EL during a power outage dragon of 1 (μA) The terminal voltage of the element 15 becomes 11 (V) or less, and a significant improvement effect is seen. In this case, the change voltage ratio is 11 (V) / 10 (V) = 1.1.
[0453]
In FIG. 344, the horizontal axis indicates the application time of the reverse bias voltage to be applied after the display panel is used. Note that the reverse bias voltage Vs needs to be 3 (V) or more, preferably 5 (V) or more when the EL element 15 is made of a polymer EL material. The maximum value Vs needs to be 15 (V) or less. When the EL element 15 is made of a low molecular EL material, the Vs voltage needs to be 5 (V) or more, and preferably 10 (V) or more. Note that the maximum value Vs needs to be 20 (V) or less. Note that the solid line in FIG. 344 indicates the case where the EL element 15 is a low molecular material, and the dotted line indicates the case where the EL element 15 is a high molecular material. In FIG. 344, when G color is displayed at 200 (nt), continuous lighting is performed for 10 minutes, and then a reverse bias voltage is applied to the EL element 15, and the total lighting time is 2000 hours. The voltage change ratio is shown. However, the tendency of R and B is the same or similar.
[0454]
As can be seen from FIG. 344, when no reverse bias voltage is applied, the terminal voltage of the EL element 15 is increased by 30%. However, the change voltage ratio is reduced by performing the reverse bias voltage driving of the present invention. When a reverse bias voltage is applied for 2 seconds after the EL display element is continuously turned on, the change voltage ratio changes by about 5% (1.05). Therefore, the reverse bias voltage is preferably applied for 2 seconds (sec) or longer. In particular, when a reverse bias voltage is applied for 5 seconds after the EL display element is continuously turned on, the change voltage ratio changes by about 2% (1.02). Therefore, the reverse bias voltage is more preferably applied for a time of 5 seconds (sec) or more. The maximum period during which the reverse bias voltage is applied is a limitation in the use of the system. When a reverse bias voltage is applied for a long time, the controller 81 or the like needs to be operated during the period in which the reverse bias voltage is applied. Therefore, the power consumption of the system (display device) increases. Therefore, the period during which the reverse bias voltage is applied needs to be within 60 seconds (60 seconds) at the maximum.
[0455]
Note that FIG. 344 shows an example in which the reverse bias voltage driving of the present invention is performed after using the display panel. However, the display panel is used after the reverse bias voltage driving of the present invention is performed before using the display panel. However, the characteristics of FIG. 344 are the same. FIG. 344 shows an example in which the reverse bias voltage driving of the present invention is performed after the display panel is used for 10 minutes. There is no difference in the effect of reverse bias voltage driving depending on the usage time of the display panel. That is, whether the display panel is used continuously for 3 minutes or continuously for 60 minutes, the terminal voltage of the EL element 15 is increased by applying a reverse bias voltage for 2 seconds or more. Can be suppressed. This is presumably because the charge charged in the EL element 15 can be discharged by applying a voltage of a certain level or more regardless of the period of use.
[0456]
FIG. 342 illustrates a connection state between the power supply circuit 82 and the source driver circuit 14 of the present invention. Voltages (Vp, Vm) are applied to the source signal line 18 from the precharge circuit. During normal display, the analog switch 561b2 applies the Vp voltage to the source signal line 18. When the reverse bias voltage is driven, the Vm voltage is applied to the source signal line 18 in synchronization with the power supply circuit 82 (synchronization is controlled by the controller 81). When the Vm voltage is applied, the analog switch 561 disposed or formed between the output terminal of the current output circuit 654 and the connection terminal 2633 is turned off (opened). This is because the current output circuit 654 is protected from the Vm voltage or the voltage output from the pixel 16 to the source signal line 18 and is prevented from being destroyed.
[0457]
Although the Vm voltage is applied to the source signal line 18 from the source driver circuit 14, the application of the Vm voltage is not limited to being applied from the source driver circuit 14. For example, as described with reference to FIG. 92, the array substrate may be configured to generate the precharge voltage PV, and this PV voltage may be changed to the Vm voltage and applied to the source signal line 18. Further, as shown in FIG. 103, the probe may be directly brought into contact with the connection terminal 971, and the Vm voltage may be applied from the probe.
[0458]
FIG. 343 is a block diagram of the power supply circuit (IC) 82 of the present invention. The power supply circuit 82 of the present invention includes two booster circuits 3433. The booster circuit 3433 is applied with a reference voltage or a DC voltage Vd supplied from a battery. This DC voltage Vd is converted into a rectangular wave (AC) by a switching circuit (not shown). The converted rectangular wave is boosted to a specified value (desired value) by a transformer 1121 formed of a single-winding coil. The boosted rectangular wave is again converted to a DC voltage by a smoothing circuit formed or arranged in the booster circuit 3433. This DC voltage can be easily varied by the switching cycle or timing of the switching circuit. Further, the polarity of the generated DC voltage can be freely set according to the winding direction of the coil of the transformer 1121.
[0459]
As described above, two voltages (Va and Vb) are generated by the two boosting circuits, and these two voltages are applied to the a terminal and the b terminal of the switching circuit 481 (481c, 481d).
[0460]
The switching circuit 481c controls whether to output the Va voltage or the Vb voltage to the base anode line 2631 under the control of the controller 81. Similarly to the switching circuit 481d, the controller 81 controls whether to output the Va voltage or the Vb voltage to the base cathode line 2671.
[0461]
Reference numeral 3431 denotes an output buffer circuit, which has a function of holding the Va voltage or Vb voltage at a constant voltage value regardless of the magnitude of the output current. Further, as shown in FIG. 351, the switches 561c and 561d are switches for setting the voltage output to the base anode line 2631 or the base cathode line 2671 to a high impedance state.
[0462]
FIG. 345 is a timing chart of reverse bias voltage driving according to the present invention. When the display control signal is at the H level, the power is on (a state in which an image is displayed on the display panel), and when the display control signal is at the L level, the power is off (a state in which no image is displayed on the display panel). Therefore, the controller 81 detects when the display control signal becomes L level and enters the reverse bias voltage drive mode.
[0463]
The voltage (V1 applied voltage) applied to the base anode line 2631 after t1 (point c) after the display control signal becomes L level (point b) is changed from the VH1 voltage (Vdd voltage) to the VL1 voltage (Vm). -2 (V)) (see FIG. 341). Further, the voltage (V2 applied voltage) applied to the base cathode line 2671 changes from the VL2 voltage (Vss voltage) to the VH2 voltage (Vdd voltage) (see FIG. 341). In this way, preparation for applying a reverse bias voltage to the EL element 15 is completed. The Vm voltage need not be a constant value, and may be changed.
[0464]
The time (t1) between the points c and b needs to be 1 msec or more. This is to ensure a period for changing the selection state of the gate signal line 17. Further, the time between the point d and the point c (t2: t2 is a period from when the first gate signal line 17a is selected and the Vm voltage is applied to the pixel electrode 105. Basically, in order to perform reverse bias driving, the pixel electrode 105 It is necessary to secure a period of at least 1 msec at the time until the potential is set to 1). More preferably, it must be 4 msec or more. This is because the cathode electrode has a capacity of 0.01 μF or more, so that it takes a relatively long time for the voltages (V1, V2) output from the power supply circuit 82 to reach a predetermined voltage.
[0465]
On the other hand, the gate signal line 17 a is sequentially scanned, and the Vm voltage applied to the source signal line 18 is applied to the pixel electrode 105. At this time, the TFT 11d is not turned on when the Vm voltage is applied (written) to the pixel electrode 105 in synchronization with the on / off of the EL-side TFT 11d. Since the period during which the TFT 11c and TFT 11b are on is the selection period (basically one horizontal scanning period) of the one gate signal line 17a, the TFT 11d is turned off and a reverse bias voltage is applied to the EL element 15. The period when it is not negligible.
[0466]
As described above, the reverse bias voltage can be applied to the EL element 15 by sequentially selecting the gate signal lines 17a, applying the Vm voltage to the anode side of the EL element 15, and applying the + voltage to the cathode side. Therefore, there is no increase in the terminal voltage of the EL element 15, and the life of the EL display panel can be extended.
[0467]
In the embodiment of FIG. 345, the period for selecting each gate signal line 17a for applying a reverse bias voltage is set to one horizontal scanning period (1H) which is the same as that for normal image display. It is not limited. For example, as illustrated in FIG. 346, a period (T1) longer than 1H may be used. That is, since an image is not displayed, it is not necessary to limit to 1H. By setting T1> 1H, the stability when the reverse bias voltage is applied is improved.
[0468]
In the embodiment of FIG. 345, the gate signal line 17a is selected by scanning. However, the present invention is not limited to this. For example, as shown in FIG. 347, an ON voltage may be applied to all the gate signal lines 17a, and a Vm voltage may be applied to the anode of the EL element 15 of each pixel 16.
[0469]
Similarly, as shown in FIG. 348, the period (T2) in which the on-voltage is applied to all the gate signal lines 17a and the period (T3) in which the off-voltage is applied may be alternately repeated. Further, as shown in FIG. 349, an on-voltage is applied to the even-numbered gate signal line 17a, and in this case, an off-voltage is applied to the odd-numbered gate signal line 17a. A state in which an on-voltage is applied to the gate signal line 17a and an off-voltage is applied to the even-numbered gate signal line 17a may be alternately repeated.
[0470]
In FIG. 341, a voltage of V1 = Vm−2 (V) is applied to the base anode line 2631. The reason why the voltage V1 = Vm−2 (V) is applied is to turn off the TFT 11a so that no current flows into the pixel electrode 105. To prevent current from flowing, the source (S) terminal of the driving TFT 11a may be opened as shown in FIG. By opening the source terminal, no current flows between the channels of the TFT 11a. Opening can be easily realized by opening the switch 561 (see FIG. 343). Alternatively, the connection point between the power supply circuit 82 and the base anode line 2631 may be removed.
[0471]
350, the voltage Vm applied from the source driver circuit 14 to the source signal line 18 can be applied to the pixel electrode 105 (Vm voltage can be applied to the anode side of the EL element 15). Further, a Vdd voltage can be applied from the power supply circuit 82 to the cathode side of the EL element 15, and a reverse bias voltage can be applied to the EL element 15.
[0472]
In the above-described embodiment, the Vm voltage is written on the anode side of the EL element 15 by sequentially selecting the gate signal line 17a, selecting the gate signal line 17a, or selecting the gate signal line 17a at a predetermined cycle. By writing the Vm voltage, the potential is accurately determined on the anode side of the EL element 15. However, if the purpose is to apply a reverse bias voltage to the EL element 15, the anode potential of the EL element 15 need not be accurate (predetermined value). For example, there may be an error of about ± 2 (V) from the Vm voltage.
[0473]
Therefore, unlike the embodiment of FIG. 351, the on / off state of the gate signal lines 17a and 17b is not timing-controlled, the off voltage is applied to the gate signal line 17a, and the TFT 11b and TFT 11c are maintained in the off state. An on voltage may be applied to the signal line 17b to keep the TFT 11d on. In this state, the V1 voltage is applied to the base anode line 2631 and the V2 voltage is applied to the base cathode line 2671 as shown in FIG. In this case, the potential Vc of the pixel electrode 105 is divided by the inter-channel voltage of the TFT 11a and the inter-terminal voltage of the EL element 15 (basically determined by the impedance of both elements). Accordingly, the Vc voltage is not an accurate value, but at least the relationship of Vc> V1 and Vc <V2 is satisfied, and therefore a reverse bias voltage is applied to the EL element 15.
[0474]
The above embodiment has been described by exemplifying the pixel configuration of FIG. However, the present invention is not limited to this. For example, as shown in FIG. 352, the reverse bias voltage drive of the present invention can be implemented even with a current mirror pixel configuration. Further, as shown in FIG. 353, it is needless to say that the reverse bias voltage driving of the present invention can also be implemented by a voltage driving pixel configuration. Even in the pixel configurations of FIG. 352 and FIG. 353, the reverse bias voltage driving method is the same as or similar to the method or configuration described above, and thus description thereof is omitted.
[0475]
As described above, deterioration of the EL element 15 can be prevented by the reverse bias voltage driving of the present invention. However, measures using only the drive system are not perfect. This is because the EL element 15 causes burn-in when the luminance decreases by 1 to 5%. The burn-in in the case of the liquid crystal display panel disappears by driving for 1 to 2 hours. However, the burn-in of the EL display panel is a deterioration of the EL element 15 and therefore does not disappear once.
[0476]
In order to counter this problem, the EL display panel (device) of the present invention has a display area for one character in both the vertical and horizontal directions with respect to the display screen 50 of horizontal M characters and vertical N characters as shown in FIG. . As shown in FIG. 355, if one character is expressed by horizontal D1 dots × vertical D2 dots, the number of dots is larger than the number of display dots originally required by the horizontal D1 dots and vertical D2 dots. have.
[0477]
The burn-in occurs because the fixed pattern is displayed at the same position. Therefore, if the fixed pattern (character or wallpaper) is moved at a constant cycle or interval, the occurrence of image sticking is reduced. The movement cycle (timing, that is, the time interval for moving from one display location state to another display location) is preferably 10 seconds or more and 120 seconds or less. If it is 10 seconds or less, the screen (characters, etc.) moves while the user is gazing at the screen, which is visually unacceptable. On the other hand, if it is displayed at the same position for an excessively long time, printing will occur.
[0478]
The movement interval is preferably within 3 dots. More preferably, it is preferably within 1 dot. If it is 4 dots or more, it is recognized as a large fluctuation state when the screen (characters, etc.) moves while the user is gazing at the screen, which is visually unacceptable. Further, when the power is turned off and the next power is turned on, the previous image display position may be stored in the flash memory.
[0479]
In FIG. 355, the movement from (a) in FIG. 355 to (b) in 355 shows a state in which one dot is moved both vertically and horizontally. However, as shown in FIG. 356, the movement is preferably performed little by little in the vertical direction or the horizontal direction. In FIG. 355, first, the character display position is moved downward (upper left in FIG. 356), then moved one dot left and right, and this time the character display position is moved upward. ing. When it moves to the end (upper right of FIG. 356), it moves in the reverse order of the arrows. This operation is repeated.
[0480]
As described above, by moving the display position, it is possible to significantly reduce the fixed pattern from being burned on the EL display panel.
[0481]
Hereinafter, another driving method of the present invention will be described with reference to the drawings. FIG. 125 is an explanatory diagram of a display panel for carrying out the sequence driving of the present invention. The source driver circuit 14 switches the R, G, B data to the connection terminal 681 and outputs it. Therefore, the number of output terminals of the source driver circuit 14 can be reduced to 1/3 as compared with the case of FIG.
[0482]
A signal output from the source driver circuit 14 to the connection terminal 681 is distributed to the source signal lines 18R, 18G, and 18B by the output switching circuit 1251. The output switching circuit 1251 is directly formed on the substrate 71 by polysilicon technology or amorphous silicon technology. The output switching circuit 1251 may be formed of a silicon chip and mounted on the substrate 71 by COG technology, TAB technology, or COF technology. Further, the output switching circuit 1251 may incorporate the changeover switch 1251 in the source driver circuit 14 as a circuit of the source driver circuit 14.
[0483]
When the changeover switch 1252 is connected to the R terminal, the output signal from the source driver circuit 14 is applied to the source signal line 18R. When the changeover switch 1252 is connected to the G terminal, the output signal from the source driver circuit 14 is applied to the source signal line 18G. When the changeover switch 1252 is connected to the B terminal, the output signal from the source driver circuit 14 is applied to the source signal line 18B.
[0484]
In the configuration of FIG. 126, when the changeover switch 1252 is connected to the R terminal, the G terminal and B terminal of the changeover switch are open. Therefore, the current input to the source signal lines 18G and 18B is 0A. Therefore, the pixels 16 connected to the source signal lines 18G and 18B display black.
[0485]
When the changeover switch 1252 is connected to the G terminal, the R terminal and the B terminal of the changeover switch are open. Therefore, the current input to the source signal lines 18R and 18B is 0A. Therefore, the pixels 16 connected to the source signal lines 18R and 18B display black.
[0486]
In the configuration of FIG. 126, when the changeover switch 1252 is connected to the B terminal, the R terminal and the G terminal of the changeover switch are open. Therefore, the current input to the source signal lines 18R and 18G is 0A. Therefore, the pixels 16 connected to the source signal lines 18R and 18G display black.
[0487]
Basically, when one frame is composed of three fields, R image data is sequentially written in the pixels 16 of the display screen 50 in the first field. In the second field, G image data is sequentially written to the pixels 16 of the display screen 50. In the third field, B images are sequentially written in the pixels 16 of the display screen 50.
[0488]
As described above, R data → G data → B data → R data → G data → B data → R data →. As described with reference to FIGS. 5, 13, and 16, the switching transistor 11 d is turned on / off as shown in FIG. 1 to realize N-fold pulse driving. Needless to say, these driving methods can be combined with sequence driving. Of course, it goes without saying that other driving methods of the present invention and sequence driving can be combined.
[0489]
In the embodiment described above, when image data is written to the R pixel 16, black data is written to the G pixel and the B pixel. When image data is written to the G pixel 16, black data is written to the R pixel and the B pixel. When image data is written to the B pixel 16, black data is written to the R pixel and the G pixel. The present invention is not limited to this.
[0490]
For example, when image data is written to the R pixel 16, the image data of the G pixel and the B pixel may hold the image data rewritten in the previous field. By driving in this way, the brightness of the screen 50 can be increased. When the image data is written to the G pixel 16, the image data of the R pixel and the B pixel is retained as the image data rewritten in the previous field. When writing image data to the B pixel 16, the image data of the G pixel and the R pixel holds the image data rewritten in the previous field.
[0491]
As described above, in order to hold image data of pixels other than the color pixel being rewritten, the gate signal line 17a may be controlled independently by RGB pixels. For example, as shown in FIG. 125, the gate signal line 17aR is a signal line for controlling on / off of the transistors 11b and 11c of the R pixel. The gate signal line 17aG is a signal line for controlling on / off of the transistors 11b and 11c of the G pixel. The gate signal line 17aB is a signal line for controlling on / off of the transistors 11b and 11c of the B pixel. On the other hand, the gate signal line 17b is a signal line that turns on and off the transistors 11d of the R pixel, the G pixel, and the B pixel in common.
[0492]
With the above configuration, when the source driver circuit 14 outputs R image data and the switch 1252 is switched to the R contact, an ON voltage is applied to the gate signal line 17aR, and the gate signal line aG and the gate An off voltage can be applied to the signal line aB. Accordingly, R image data can be written to the R pixel 16, and the G pixel 16 and the B pixel 16 can retain the image data of the field before.
[0493]
In the second field, when the source driver circuit 14 outputs G image data and the switch 1252 is switched to the G contact, an ON voltage is applied to the gate signal line 17aG, and the gate signal line aR, the gate signal line aB, An off-voltage can be applied to. Therefore, the G image data can be written into the G pixel 16, and the R pixel 16 and the B pixel 16 can retain the image data of the field before.
[0494]
When the source driver circuit 14 outputs B image data and the switch 1252 is switched to the B contact in the third field, an ON voltage is applied to the gate signal line 17aB, and the gate signal line aR, the gate signal line aG, An off-voltage can be applied to. Therefore, the B image data can be written to the B pixel 16, and the R pixel 16 and the G pixel 16 can retain the image data of the field before.
[0495]
In the embodiment of FIG. 125, the gate signal line 17a for turning on and off the transistor 11b of the pixel 16 is formed or arranged for each of RGB. However, the present invention is not limited to this. For example, as shown in FIG. 126, a configuration in which a gate signal line 17a common to the RGB pixels 16 is formed or arranged may be employed.
[0496]
In the configuration of FIG. 125 and the like, it has been described that the G source signal line and the B source signal line are opened when the changeover switch 1252 selects the R source signal line. However, the open state is an electrically floating state, which is not preferable.
[0497]
FIG. 126 shows a configuration in which measures are taken to eliminate this floating state. The a terminal of the switch 1252 of the output switching circuit 1251 is connected to the Vaa voltage (voltage for black display). The b terminal is connected to the output terminal of the source driver circuit 14. The switch 1252 is provided for each of RGB.
[0498]
In the state of FIG. 126, the switch 1252R is connected to the Vaa terminal. Therefore, Vaa voltage (black voltage) is applied to the source signal line 18R. The switch 1252G is connected to the Vaa terminal. Therefore, Vaa voltage (black voltage) is applied to the source signal line 18G. The switch 1252B is connected to the output terminal of the source driver circuit 14. Therefore, the B video signal is applied to the source signal line 18B.
[0499]
In the above state, the B pixel is rewritten, and the black display voltage is applied to the R pixel and the G pixel. By controlling the switch 1252 as described above, the image of the pixel 16 is rewritten. Note that the control of the gate signal line 17b and the like are the same as those in the previously described embodiment, and thus the description thereof is omitted.
[0500]
In the above embodiment, the R pixel 16 is rewritten in the first field, the G pixel 16 is rewritten in the second field, and the B pixel 16 is rewritten in the third field. That is, the color of the pixel that is rewritten for each field changes. The present invention is not limited to this. The color of the pixel to be rewritten may be changed every horizontal scanning period (1H). For example, the R pixel is rewritten in the 1H, the G pixel is rewritten in the 2Hth, the B pixel is rewritten in the 3Hth, the R pixel is rewritten in the 4Hth, and so on. Of course, the color of the pixel to be rewritten may be changed every 2H or more horizontal scanning periods, or the color of the pixel to be rewritten may be changed every 1/3 field.
[0501]
FIG. 127 shows an embodiment in which the color of the pixel to be rewritten is changed every 1H. In FIG. 127 to FIG. 129, the pixel 16 shown by hatching indicates that the image data of the previous field is held without rewriting the pixel, or is displayed in black. Of course, it may be repeatedly performed such that the pixel is displayed in black or the data of the previous field is retained.
[0502]
Needless to say, in the driving methods shown in FIGS. 125 to 129, N-fold pulse driving or M-row simultaneous driving as shown in FIG. 125 to 129 and the like illustrate the writing state of the pixel 16. Although the lighting control of the EL element 15 will not be described, it goes without saying that the embodiments described before or after can be combined. Of course, the configuration in which the dummy pixel row 271 described in FIG. 27 is formed and the driving method using the dummy pixel row may be combined.
[0503]
Further, one frame is not limited to being composed of three fields. Two fields or four or more fields may be used. In the case where one frame has two fields and the three primary colors of RGB, an example in which R and G pixels are rewritten in the first field and B pixels are rewritten in the second field is exemplified. In addition, when one frame has four fields and three primary colors of RGB, the R pixel is rewritten in the first field, the G pixel is rewritten in the second field, and the B pixel is rewritten in the third field and the fourth field. An example is illustrated. These sequences can achieve white balance more efficiently by considering the light emission efficiency of the RGB EL elements 15.
[0504]
In the above embodiment, the R pixel 16 is rewritten in the first field, the G pixel 16 is rewritten in the second field, and the B pixel 16 is rewritten in the third field. That is, the color of the pixel that is rewritten for each field changes.
[0505]
In the embodiment of FIG. 127, the R pixel is rewritten in the 1H of the first field, the G pixel is rewritten in the 2Hth, the B pixel is rewritten in the 3Hth, the R pixel is rewritten in the 4Hth, and so on. It is a method of driving. Of course, the color of the pixel to be rewritten may be changed every 2H or more horizontal scanning periods, or the color of the pixel to be rewritten may be changed every 1/3 field.
[0506]
In the embodiment of FIG. 127, the R pixel is rewritten in the 1H of the first field, the G pixel is rewritten in the 2Hth, the B pixel is rewritten in the 3Hth, and the R pixel is rewritten in the 4Hth. The G pixel is rewritten in the 1H of the second field, the B pixel is rewritten in the 2Hth, the R pixel is rewritten in the 3Hth, and the G pixel is rewritten in the 4Hth. The B pixel is rewritten in 1H of the third field, the R pixel is rewritten in the 2Hth, the G pixel is rewritten in the 3Hth, and the B pixel is rewritten in the 4Hth.
[0507]
As described above, R, G, and B color separation can be prevented by rewriting R, G, and B pixels arbitrarily or with a predetermined regularity in each field. In addition, occurrence of flicker can be suppressed.
[0508]
In FIG. 128, the number of colors of pixels 16 rewritten every 1H is plural. In FIG. 127, in the first field, the 1H-th pixel 16 to be rewritten is an R pixel, and the 2H-th pixel 16 to be rewritten is a G pixel. Further, the 3H-th pixel 16 to be rewritten is a B pixel, and the 4H-th pixel 16 to be rewritten is an R pixel.
[0509]
In FIG. 128, the color position of the pixel to be rewritten is different for each 1H. R, G, and B color separation can be prevented by making R, G, and B pixels different in each field (it goes without saying that they may have a predetermined regularity) and sequentially rewriting them. In addition, occurrence of flicker can be suppressed.
[0510]
In the embodiment of FIG. 128 as well, each pixel (a set of RGB pixels) has the same RGB lighting time or light emission intensity. Needless to say, this is also implemented in the embodiments of FIG. 126, FIG. 127, and the like. This is because the color becomes uneven.
[0511]
As shown in FIG. 128, the number of pixels to be rewritten every 1H (in the 1H field of FIG. 128, the three colors R, G, and B are rewritten) is plural in FIG. The source driver circuit 14 is configured to output a video signal of any color (may have a certain regularity) to each output terminal, and the switch 1252 can arbitrarily connect the contacts R, G, and B (a certain rule) It may be configured so that it can be connected.
[0512]
The display panel of the embodiment of FIG. 129 has W (white) pixels 16W in addition to the three primary colors RGB. By forming or arranging the pixel 16W, the color peak luminance can be satisfactorily realized. In addition, high luminance display can be realized. FIG. 129 (a) shows an embodiment in which R, G, B, and W pixels 16 are formed in one pixel row. FIG. 129 (b) shows a configuration in which RGBW pixels 16 are arranged for each pixel row.
[0513]
It goes without saying that the driving method shown in FIGS. 127 and 128 can also be implemented in the driving method shown in FIG. It goes without saying that N-fold pulse driving, M pixel row simultaneous driving, and the like can be performed. Those matters can be easily realized by those skilled in the art according to the present specification, and the description thereof will be omitted.
[0514]
In order to facilitate the description of the present invention, the display panel of the present invention is described as having three primary colors of RGB, but the present invention is not limited to this. In addition to RGB, cyan, yellow, and magenta may be added, or a display panel using any one of R, G, and B, and any two colors of R, G, and B may be used.
[0515]
In the above sequence driving method, although RGB is operated for each field, it goes without saying that the present invention is not limited to this. Further, the embodiments of FIGS. 125 to 129 describe a method of writing image data to the pixels 16. It does not describe a method of operating the transistor 11d in FIG. 1 or the like and causing an electric current to flow through the EL element 15 to display an image (which is of course relevant). The current flowing through the EL element 15 is controlled by controlling the transistor 11d in the pixel configuration of FIG.
[0516]
In the driving method shown in FIGS. 127 and 128, RGB images can be sequentially displayed by controlling the transistor 11d (in the case of FIG. 1). For example, FIG. 130 (a) scans the R display area 53R, the G display area 53G, and the B display area 53B from the top to the bottom of the screen (or from the bottom to the top) in one frame (one field) period. . An area other than the RGB display area is a non-display area 52. That is, intermittent driving is performed.
[0517]
FIG. 130 (b) shows an example in which a plurality of RGB display areas 53 are generated in one field (one frame) period. This driving method is similar to the driving method of FIG. Therefore, no explanation will be required. By dividing the display area 53 into a plurality of parts in FIG. 130B, flicker is eliminated even at a lower frame rate.
[0518]
FIG. 131A shows an RGB display area 53 in which the area of the display area 53 is different (it goes without saying that the area of the display area 53 is proportional to the lighting period). In FIG. 131A, the R display area 53R and the G display area 53G have the same area. The area of the B display area 53B is larger than that of the G display area 53G. In the organic EL display panel, the light emission efficiency of B is often poor. As shown in FIG. 131 (a), the B display area 53B is made larger than the display area 53 of other colors, thereby effectively achieving white balance. Will be able to.
[0519]
FIG. 131 (b) shows an example in which the B display period 53B is plural (53B1, 53B2) in one field (frame) period. FIG. 131 (a) shows a method of changing one B display area 53B. By changing it, the white balance can be adjusted well. FIG. 131 (b) improves white balance by displaying a plurality of B display regions 53B having the same area.
[0520]
The drive system of the present invention is not limited to either FIG. 131 (a) or FIG. 131 (b). An object is to generate display areas 53 for R, G, and B, and to intermittently display them, thereby preventing motion blur and improving insufficient writing to the pixels 16. In the driving method of FIG. 16, the display area 53 in which R, G, and B are independent does not occur. RGB is displayed at the same time (should be expressed when the W display area 53 is displayed). Of course, (a) in FIG. 131 and (b) in FIG. 131 may be combined. For example, the driving method for changing the RGB display area 53 in FIG. 131A and generating a plurality of RGB display areas 53 in FIG. 131B is shown.
[0521]
130 to 131 is not limited to the drive system of the present invention shown in FIGS. 125 to 129. As shown in FIG. 41, if the current flowing through the EL element 15 (EL element 15R, EL element 15G, EL element 15B) can be controlled for each of RGB, the driving method shown in FIGS. 130 and 131 can be easily implemented. But not. By applying an on / off voltage to the gate signal line 17bR, the R pixel 16R can be on / off controlled. By applying an on / off voltage to the gate signal line 17bG, the G pixel 16G can be on / off controlled. By applying an on / off voltage to the gate signal line 17bB, the B pixel 16B can be on / off controlled.
[0522]
In order to realize the above driving, as shown in FIG. 132, the gate driver circuit 12bR for controlling the gate signal line 17bR, the gate driver circuit 12bG for controlling the gate signal line 17bG, and the gate signal line 17bB are controlled. The gate driver circuit 12bB to be formed may be formed or arranged. The gate driver circuits 12bR, 12bG, and 12bB in FIG. 132 are driven by the method described with reference to FIG. 6 and the like, whereby the driving method in FIGS. 130 and 131 can be realized. Of course, it is needless to say that the driving method of FIG. 16 can be realized with the configuration of the display panel of FIG.
[0523]
If the black image data is rewritten to the pixels 16 other than the pixel 16 whose image data is to be rewritten with the configuration shown in FIGS. 125 to 128, the gate signal line 17bR for controlling the EL element 15R and the EL element 15G are controlled. Needless to say, the gate signal line 17bG and the gate signal line bB for controlling the EL element 15B are not separated, and the drive system shown in FIGS. 130 and 131 can be realized even if the gate signal line 17b is common to the RGB pixels. .
[0524]
In FIG. 15, FIG. 18, FIG. 21, etc., it is assumed that the gate signal line 17b (EL-side selection signal line) applies ON voltage (Vgl) and OFF voltage (Vgh) in units of one horizontal scanning period (1H). Did. However, the light emission amount of the EL element 15 is proportional to the flow time when the flow current is a constant current. Therefore, it is not necessary to limit the flowing time to 1H unit.
In order to introduce the concept of output enable (OEV), it is defined as follows. By performing the OEV control, an on / off voltage (Vgl voltage, Vgh voltage) can be applied to the pixel 16 to the gate signal lines 17a and 17b within one horizontal scanning period (1H).
For ease of explanation, the display panel of the present invention will be described on the assumption that it is the gate signal line 17a (in the case of FIG. 1) for selecting a pixel row for current programming. The output of the gate driver circuit 12a that controls the gate signal line 17a is called a WR-side selection signal line. The description will be made assuming that the gate signal line 17b (in the case of FIG. 1) for selecting the EL element 15 is used. The output of the gate driver circuit 12b that controls the gate signal line 17b is called an EL-side selection signal line.
[0525]
The gate driver circuit 12 receives a start pulse, and the input start pulse sequentially shifts in the shift register as retained data. Data held in the shift register of the gate driver circuit 12a determines whether the voltage output to the WR side selection signal line is the on voltage (Vgl) or the off voltage (Vgh). Further, an OEV1 circuit (not shown) that forcibly turns off the output is formed or arranged at the output stage of the gate driver circuit 12a. When the OEV1 circuit is at the L level, the WR side selection signal that is the output of the gate driver circuit 12a is output to the gate signal line 17a as it is. If the above relationship is logically illustrated, the relationship shown in FIG. 224 (a) is obtained (an OR circuit). The on-voltage is a logic level L (0), and the off-voltage is a logic voltage H (1).
[0526]
That is, when the gate driver circuit 12a outputs an off voltage, the off voltage is applied to the gate signal line 17a. When the gate driver circuit 12a outputs an on-voltage (logic L level), the OR circuit takes an OR with the output of the OEV1 circuit and outputs it to the gate signal line 17a. That is, when the OEV1 circuit is at the H level, the voltage output to the gate driver signal line 17a is set to the off voltage (Vgh) (see the timing chart example in FIG. 176).
[0527]
Data held in the shift register of the gate driver circuit 12b determines whether the voltage output to the gate signal line 17b (EL-side selection signal line) is the on voltage (Vgl) or the off voltage (Vgh). Further, an OEV2 circuit (not shown) for forcibly turning off the output is formed or arranged at the output stage of the gate driver circuit 12b. When the OEV2 circuit is at L level, the output of the gate driver circuit 12b is output as it is to the gate signal line 17b. If the above relationship is illustrated logically, the relationship shown in FIG. The on-voltage is a logic level L (0), and the off-voltage is a logic voltage H (1).
[0528]
  That is, when the gate driver circuit 12b outputs the off voltage (the EL side selection signal is the off voltage), the off voltage is applied to the gate signal line 17b. When the gate driver circuit 12b outputs an ON voltage (logic L level), the OR circuit takes an OR with the output of the OEV2 circuit and outputs it to the gate signal line 17b. In other words, when the input signal is at the H level, the OEV2 circuitGate signal lineThe voltage output to 17b is turned off (Vgh). Therefore, even if the EL side selection signal of the OEV2 circuit is in the ON voltage output state, the signal forcibly output to the gate signal line 17b becomes the OFF voltage (Vgh). If the input of the OEV2 circuit is L, the EL side selection signal is output through to the gate signal line 17b (see the timing chart example in FIG. 176).
[0529]
  The screen brightness is adjusted by the control of OEV2. There is a permissible range of brightness that can change depending on the screen brightness. FIG. 175 illustrates the relationship between the allowable change (%) and the screen brightness (nt). As can be seen from FIG. 175, the allowable change amount is relatively small in a relatively dark image. Therefore, the brightness adjustment of the screen 50 by the control by the OEV2 or the duty ratio control is controlled in consideration of the screen 50 brightness. Allowable change due to control is when the screen is darker than bright.smallTo do.
[0530]
FIG. 140 shows the 1/4 duty ratio drive. During the 1H period in the 4H period, the ON voltage is applied to the gate signal line 17b (EL-side selection signal line), and the position where the ON voltage is applied in synchronization with the horizontal synchronizing signal (HD) is scanned. Therefore, the on-time is 1H unit.
[0531]
  However, the present invention is not limited to this, and as shown in FIG.more than(FIG. 143 may be 1 / 2H), or may be 1H or less. That is, it is not limited to 1H units, and generation other than 1H units is easy. An OEV2 circuit formed or arranged at the output stage of the gate driver circuit 12b (a circuit for controlling the gate signal line 17b) may be used. Since the OEV2 circuit is the same as the OEV1 circuit described above, description thereof is omitted.
[0532]
In FIG. 141, the ON time of the gate signal line 17b (EL-side selection signal line) does not have 1H as a unit. The on-voltage is applied to the gate signal line 17b (EL-side selection signal line) in the odd pixel row for a period of less than 1H. The on-voltage is applied to the gate signal line 17b (EL-side selection signal line) in the even pixel row for an extremely short period. Further, an on-voltage time T1 applied to the gate signal line 17b (EL-side selection signal line) of the odd-numbered pixel row and an on-voltage time T2 applied to the gate signal line 17b (EL-side selection signal line) of the even-numbered pixel row. The added time is set to be 1H period. FIG. 141 shows the state of the first field.
[0533]
In the second field next to the first field, the ON voltage is applied to the gate signal line 17b (EL-side selection signal line) of the even-numbered pixel row for a period of less than 1H. The ON voltage is applied to the gate signal line 17b (EL-side selection signal line) in the odd-numbered pixel row for an extremely short period. Further, an on-voltage time T1 applied to the gate signal line 17b (EL-side selection signal line) of the even-numbered pixel row and an on-voltage time T2 applied to the gate signal line 17b (EL-side selection signal line) of the odd-numbered pixel row. The added time is set to be 1H period.
[0534]
As described above, the sum of the ON times applied to the gate signal lines 17b (EL-side selection signal lines) in a plurality of pixel rows is made constant, and the lighting time of the EL elements 15 in each pixel row in a plurality of fields. May be constant.
[0535]
  142 shows the ON time of the gate signal line 17b (EL-side selection signal line).But1.5HIndicates the caseis doing. Further, the rising and falling of the gate signal line 17b (EL-side selection signal line) at the point A overlap each other. The gate signal line 17b (EL-side selection signal line) and the source signal line 18 are coupled. Therefore, when the waveform of the gate signal line 17b (EL-side selection signal line) changes, the change in waveform penetrates to the source signal line 18. When potential fluctuation occurs in the source signal line 18 due to this penetration, the accuracy of current (voltage) programming is lowered, and the characteristic unevenness of the driving transistor 11a is displayed.
[0536]
142, at point A, the gate signal line 17B (EL-side selection signal line) (1) changes from the on-voltage (Vgl) application state to the off-voltage (Vgh) application state. The gate signal line 17B (EL-side selection signal line) (2) changes from the off voltage (Vgh) application state to the on voltage (Vgl) application state. Therefore, at point A, the signal waveform of the gate signal line 17B (EL-side selection signal line) (1) and the signal waveform of the gate signal line 17B (EL-side selection signal line) (2) cancel each other. Therefore, even if the source signal line 18 and the gate signal line 17B (EL-side selection signal line) are coupled, the waveform change of the gate signal line 17B (EL-side selection signal line) does not penetrate into the source signal line 18. Absent. Therefore, good current (voltage) programming accuracy can be obtained, and uniform image display can be realized.
[0537]
FIG. 142 shows an example in which the on-time is 1.5H. However, the present invention is not limited to this, and it goes without saying that the ON voltage application time may be 1H or less as shown in FIG.
[0538]
The brightness of the display screen 50 can be linearly adjusted by adjusting the period during which the ON voltage is applied to the gate signal line 17B (EL-side selection signal line). This can be easily realized by controlling the OEV2 circuit. For example, in FIG. 145, the display luminance is lower in FIG. 145 (b) than in FIG. 145 (a). In addition, the display luminance is lower in (c) of FIG. 145 than in (b) of FIG.
[0539]
FIG. 109 illustrates the relationship between the signal waveforms of OEV2 and the gate signal line 17b. In FIG. 109, (a) in FIG. 109 has the shortest period during which OEV2 is at the L level. Therefore, since the period during which the on-voltage is applied to the gate signal line 17b is short, the current period flowing through the EL element 15 is shortened. This state is a state where the duty ratio is small as a result. In FIG. 109 (b), the period during which OEV2 becomes L level next is long. Further, FIG. 109 (c) has a longer period during which OEV2 is at the L level than FIG. 109 (b). For this reason, the duty ratio in FIG. 109 (c) is larger than the duty ratio in FIG. 109 (b).
[0540]
Note that the embodiments of FIGS. 109A, 109B, and 109C perform duty ratio control in a period shorter than 1H. However, the present invention is not limited to this, and the duty ratio control may be performed in units of 1H as illustrated in FIG. FIG. 109 (d) shows an example with a duty ratio of 1/2.
In FIG. 109A, the period during which OEV2 is at the L level is the shortest. Therefore, since the period during which the on-voltage is applied to the gate signal line 17b is short, the current period flowing through the EL element 15 is shortened. This state is a state where the duty ratio is small as a result. In FIG. 109A, the period during which OEV2 is at the L level is the shortest. Therefore, since the period during which the on-voltage is applied to the gate signal line 17b is short, the current period flowing through the EL element 15 is shortened. This state is a state where the duty ratio is small as a result.
In addition, as illustrated in FIG. 146, a set of a period in which the on-voltage is applied and a period in which the off-voltage is applied in the 1H period may be provided a plurality of times. FIG. 146 (a) shows an embodiment provided six times. FIG. 146 (b) shows an embodiment provided three times. FIG. 146 (c) shows an embodiment provided once. In FIG. 146, the display brightness is lower in FIG. 146 (b) than in FIG. 146 (a). In addition, the display brightness is lower in (c) of FIG. 146 than in (b) of FIG. Therefore, the display luminance can be easily adjusted (controlled) by controlling the number of ON periods.
[0541]
Hereinafter, the current driver type source driver IC (circuit) 14 of the present invention will be described. The source driver IC of the present invention is used to realize the driving method and driving circuit of the present invention described above. Further, it is used in combination with the driving method, driving circuit, and display device of the present invention. Although the description will be made with reference to an IC chip, the present invention is not limited to this, and it goes without saying that it may be produced on the substrate 71 of the display panel using a low-temperature polysilicon technique, an amorphous silicon technique, or the like.
[0542]
First, FIG. 55 shows an example of a conventional current-driven driver circuit. However, FIG. 55 is a principle for explaining the current driver type source driver IC (source driver circuit) 14 of the present invention.
[0543]
In FIG. 55, reference numeral 551 denotes a D / A converter. An n-bit data signal is input to the D / A converter 551, and an analog signal is output from the D / A converter based on the input data. This analog signal is input to the operational amplifier 552. The operational amplifier 552 is input to the N-channel transistor 471a, and the current flowing through the transistor 471a flows through the resistor 531. The terminal voltage of the resistor R becomes the negative input of the operational amplifier 552, and the negative terminal voltage and the positive terminal of the operational amplifier 552 become the same voltage. Therefore, the output voltage of the D / A converter 551 becomes the terminal voltage of the resistor 531.
[0544]
If the resistance value of the resistor 531 is 1 MΩ and the output of the D / A converter 551 is 1 (V), a current of 1 (V) / 1 MΩ = 1 (μA) flows through the resistor 531. This is a constant current circuit. Therefore, the analog output of the D / A converter 551 changes according to the value of the data signal, and a predetermined current flows through the resistor 531 based on the value of the analog output, and becomes the program current Iw.
[0545]
However, the circuit scale of the DA conversion circuit 551 is large. The circuit scale of the operational amplifier 552 is also large. If the DA converter circuit 551 and the operational amplifier 552 are formed in one output circuit, the size of the source driver IC 14 becomes enormous. Therefore, it is impossible to produce practically.
[0546]
The present invention has been made in view of this point. The source driver circuit 14 of the present invention has a circuit configuration and a layout configuration for reducing the scale of the current output circuit and minimizing variations in output current between the current output terminals as much as possible.
[0547]
FIG. 47 shows a configuration diagram of one embodiment of the current-driven source driver IC (circuit) 14 of the present invention. FIG. 47 shows a multistage current mirror circuit when the current source has a three-stage configuration (471, 472, 473) as an example.
[0548]
In FIG. 47, the current value of the first-stage current source 471 is copied to N (where N is an arbitrary integer) second-stage current sources 472 by a current mirror circuit. Further, the current value of the second stage current source 472 is copied to M (where M is an arbitrary integer) third stage current sources 473 by a current mirror circuit. With this configuration, as a result, the current value of the first stage current source 471 is copied to N × M third stage current sources 473.
[0549]
For example, when the source signal line 18 of the QCIF display panel is driven by one source driver IC 14, the output is 176 (because the source signal line needs 176 outputs for each RGB). In this case, N is 16 and M = 11. Therefore, 16 × 11 = 176, which corresponds to 176 outputs. In this way, by setting one of N or M to 8 or 16, or a multiple thereof, the layout design of the current source of the driver IC is facilitated.
[0550]
In the current driver type source driver IC (circuit) 14 using the multistage current mirror circuit of the present invention, the current value of the first stage current source 471 is directly applied to the N × M third stage current sources 473 as described above. Instead of copying with the current mirror circuit, the second-stage current source 472 is provided in the middle, so that variations in transistor characteristics can be absorbed there.
[0551]
  In particular, the present invention is characterized in that the first stage current mirror circuit (current source 471) and the second stage current mirror circuit (current source 472) are closely arranged. The first-stage current source 471 to the third-stage current source 473 (that is, the two-stage configuration of the current mirror circuit) are connected to the first-stage current source.3The number of stage current sources 473 is large, and the first stage current source 471 and the third stage current source 473 cannot be disposed closely.
[0552]
Like the source driver circuit 14 of the present invention, the current of the first stage current mirror circuit (current source 471) is copied to the second stage current mirror circuit (current source 472), and the second stage current mirror circuit ( In this configuration, the current of the current source 472) is copied to the current mirror circuit (current source 472) in the third stage. In this configuration, the number of second-stage current mirror circuits (current sources 472) connected to the first-stage current mirror circuits (current sources 471) is small. Therefore, the first-stage current mirror circuit (current source 471) and the second-stage current mirror circuit (current source 472) can be closely arranged.
[0553]
If the transistors constituting the current mirror circuit can be arranged in close proximity, naturally, the variation of the transistors is reduced, so that the variation in the copied current value is also reduced. Further, the number of third-stage current mirror circuits (current sources 473) connected to the second-stage current mirror circuits (current sources 472) is also reduced. Therefore, the second-stage current mirror circuit (current source 472) and the third-stage current mirror circuit (current source 473) can be closely arranged.
[0554]
That is, as a whole, the transistors in the current receiving section of the first-stage current mirror circuit (current source 471), the second-stage current mirror circuit (current source 472), and the third-stage current mirror circuit (current source 473) Can be placed closely. Accordingly, since the transistors constituting the current mirror circuit can be closely arranged, the variation of the transistors is reduced, and the variation of the current signal from the output terminal is extremely reduced (high accuracy).
[0555]
  In the present invention, they are expressed as current sources 471, 472, and 473, or as current mirror circuits. These are used synonymously. That is, the current source is a basic configuration concept of the present invention, and when the current source is specifically configured, it becomes a current mirror circuit. Therefore, the current source is not limited to the current mirror circuit, but the operational amplifier 552 and the transistor.471aAnd a constant current circuit composed of a combination of resistors R.
[0556]
FIG. 48 is a structural diagram of a more specific source driver IC (circuit) 14. FIG. 48 illustrates a portion of the third current source 473. That is, the output unit is connected to one source signal line 18. As a final stage current mirror configuration, a plurality of current mirror circuits of the same size (unit transistors 484 (one unit)) are configured, and the number of bits is weighted corresponding to the bits of the image data.
[0557]
The transistors constituting the source driver IC (circuit) 14 of the present invention are not limited to the MOS type but may be a bipolar type. Moreover, it is not limited to a silicon semiconductor, and a gallium arsenide semiconductor may be used. Further, a germanium semiconductor may be used. Further, the substrate may be formed directly by polysilicon technology such as low-temperature polysilicon or amorphous silicon technology.
[0558]
As is apparent from FIG. 48, a case of 6-bit digital input is shown as one embodiment of the present invention. That is, since it is 2 6, it is a 64 gradation display. By mounting the source driver IC 14 on the array substrate, red (R), green (G), and blue (B) have 64 gradations, so that 64 × 64 × 64 = about 260,000 colors can be displayed. Become.
[0559]
In the case of 64 gradations, there are one D0 bit unit transistor 484, two D1 bit unit transistors 484, four D2 bit unit transistors 484, eight D3 bit unit transistors 484, and D4 bit units. Since there are 16 unit transistors 484 and 32 D5-bit unit transistors 484, the total number of unit transistors 484 is 63. In other words, the present invention configures (forms) one unit transistor 484 with one output number of gradations (in this example, 64 gradations) minus one unit transistor 484. Even when one unit transistor is divided into a plurality of sub-unit transistors, the unit transistor is simply divided into sub-unit transistors. Therefore, there is no difference (synonymous) in that the present invention is composed of unit transistors with the number of grayscale representations minus one.
[0560]
In FIG. 48, D0 indicates the LSB input, and D5 indicates the MSB input. When the D0 input terminal is at the H level (positive logic), the switch 481a (on / off means. Of course, it may be constituted by a single transistor or an analog switch in which a P channel transistor and an N channel transistor are combined). ) Turns on. Then, a current flows toward a current source (1 unit) 484 constituting the current mirror. This current flows through the internal wiring 483 in the source driver IC 14. Since the internal wiring 483 is connected to the source signal line 18 via the terminal electrode of the source driver IC 14, the current flowing through the internal wiring 483 becomes the program current of the pixel 16.
[0561]
For example, when the D1 input terminal is at the H level (positive logic), the switch 481b is turned on. Then, current flows toward the two current sources (1 unit) 484 constituting the current mirror. This current flows through the internal wiring 483 in the source driver IC 14. Since the internal wiring 483 is connected to the source signal line 18 via the terminal electrode of the source driver IC 14, the current flowing through the internal wiring 483 becomes the program current of the pixel 16.
[0562]
The same applies to the other switches 481. When the D2 input terminal is at the H level (positive logic), the switch 481c is turned on. Then, current flows toward the four current sources (1 unit) 484 constituting the current mirror. When the D5 input terminal is at the H level (positive logic), the switch 481f is turned on. Then, current flows toward 32 current sources (1 unit) 484 constituting the current mirror.
[0563]
As described above, according to data (D0 to D5) from the outside, a current flows toward the corresponding current source (1 unit). Therefore, the current flows from 0 to 63 current sources (one unit) according to the data.
[0564]
  In the present invention, for ease of explanation, the number of current sources is 63, which is 6 bits. However, the present invention is not limited to this. In the case of 8 bits, 255 unit transistors 484 may be formed (arranged). In the case of 4 bits, 15 unit transistors 484 may be formed (arranged). The transistors 484 constituting the unit current source have the same channel width W and channel.LongLet L be. By configuring with the same transistor in this way, an output stage with little variation can be configured.
[0565]
Further, all the unit transistors 484 are not limited to flowing the same current. For example, each unit transistor 484 may be weighted. For example, the current output circuit may be configured by mixing one unit unit transistor 484, a double unit transistor 484, a quadruple unit transistor 484, and the like. However, if the unit transistors 484 are weighted, the weighted current sources do not have a weighted ratio, and there is a possibility of variation. Therefore, even in the case of weighting, each current source is preferably configured by forming a plurality of transistors serving as one unit of current source.
[0566]
The size of the transistor constituting the unit transistor 484 needs to be a certain size or more. The smaller the transistor size, the greater the variation in output current. The size of the transistor 484 is a size obtained by multiplying the channel length L by the channel width W. For example, if W = 3 μm and L = 4 μm, the size of the transistor 484 constituting one unit current source is W × L = 12 square μm. The reason why the variation increases as the transistor size decreases is considered to be due to the influence of the crystal interface state of the silicon wafer. Therefore, when one transistor is formed across a plurality of crystal interfaces, the output current variation of the transistor is reduced.
[0567]
FIG. 119 shows the relationship between transistor size and output current variation. The horizontal axis of the graph in FIG. 119 is the transistor size (square μm). The vertical axis shows the variation in output current in%. However, the variation% of the output current is that the unit current source (one unit transistor) 484 is formed of 63 groups (63 units are formed), and a large number of these groups are formed on the wafer, and the variation of the output current is reduced. I have found it. Therefore, although the horizontal axis of the graph is shown as the size of a transistor constituting one unit current source (the size of the unit transistor 484), the area is 63 times because there are 63 actual transistors in parallel. However, in FIG. 119, the size of the unit transistor 484 is considered as a unit. Therefore, in FIG. 119, when 63 unit transistors 484 of 30 square μm are formed, the variation in output current at that time is 0.5%.
[0568]
In the case of 64 gradations, 100/64 = 1.5%. Therefore, the output current variation needs to be within 1.5%. In order to make it 1.5% or less from FIG. 119, the size of the unit transistor needs to be 2 square μm or more (63 unit transistors of 2 square μm operate in 64 gradations). On the other hand, the transistor size is limited. This is because the IC chip size increases and the lateral width per output is limited. From this point, the upper limit of the size of the unit transistor 484 is 300 square μm. Therefore, in the 64 gradation display, the size of the unit transistor 484 needs to be 2 square μm or more and 300 square μm or less.
[0569]
In the case of 128 gradations, 100/128 = 1%. Therefore, the output current variation needs to be within 1%. In order to obtain 1% or less from FIG. 119, the size of the unit transistor needs to be 8 square μm or more. Therefore, in 128 gradation display, the size of the unit transistor 484 needs to be 8 square μm or more and 300 square μm or less.
[0570]
Generally, when the number of gradations is K and the size of the unit transistor 484 is St (square μm),
The relationship of 40 ≦ K / √ (St) and St ≦ 300 is satisfied.
More preferably, it is preferable to satisfy the relationship of 120 ≦ K / √ (St) and St ≦ 300.
[0571]
The above example is a case where 63 transistors are formed with 64 gradations. In the case of configuring 64 gradations with 127 unit transistors 484, the size of the unit transistor 484 is a size obtained by adding two unit transistors 484. For example, if there are 64 gradations, the size of the unit transistor 484 is 10 square μm, and 127 are formed, the size of the unit transistor needs to be in the column of 10 × 2 = 20 in FIG. Similarly, in 64 gradations, if the size of the unit transistor 484 is 10 square μm and 255 are formed, it is necessary to see the column of 10 × 4 = 40 for the size of the unit transistor in FIG.
[0572]
The unit transistor 484 needs to consider not only the size but also the shape. This is to reduce the influence of kink. Kink is a phenomenon in which the current flowing through the unit transistor 484 changes when the source (S) -drain (D) voltage of the unit transistor 484 is changed while the gate voltage of the unit transistor 484 is kept constant. To tell. When there is no kink effect (ideal state), the current flowing through the unit transistor 484 does not change even when the voltage applied between the source (S) and the drain (D) is changed.
[0573]
  The influence of the kink occurs because of the variation in Vt of the driving transistor 11a shown in FIG.PotentialIs different. The source driver circuit 14 supplies a program current to the source signal line 18 so that the program current flows to the pixel driving transistor 11a. With this program current, the gate terminal voltage of the drive transistor 11a changes, and the program current flows through the drive transistor 11a. As can be seen from FIG. 3, when the selected pixel 16 is in the programmed state, the gate terminal voltage of the driving transistor 11a is equal to the potential of the source signal line 18.
[0574]
Therefore, the potential of the source signal line 18 varies depending on the Vt variation of the driving transistor 11a of each pixel 16. The potential of the source signal line 18 becomes the source-drain voltage of the unit transistor 484 of the source driver circuit 14. That is, the source-drain voltage applied to the unit transistor 484 varies depending on the Vt variation of the driving transistor 11a of the pixel 16, and the source-drain voltage causes variation in the output current due to the kink in the unit transistor 484.
[0575]
FIG. 123 is a graph of deviation (variation) from the unit transistor L / W and the target value. When the L / W ratio of the unit transistor is 2 or less, the deviation from the target value is large (the slope of the straight line is large). However, as L / W increases, the deviation of the target value tends to decrease. When the unit transistor L / W is 2 or more, the change in deviation from the target value is small. The deviation (variation) from the target value is L / W = 2 or more and 0.5% or less. Therefore, it can be adopted in the source driver circuit 14 as transistor accuracy. Note that L is the channel length of the unit transistor 484, and W is the channel width of the unit transistor.
[0576]
However, the channel length L of the unit transistor 484 cannot be increased as much as possible. This is because the longer L is, the larger the source driver IC 14 is. Further, the gate terminal voltage of the unit transistor 484 increases, and the power supply voltage required for the source driver IC 14 increases. When the power supply voltage increases, it is necessary to adopt a high breakdown voltage IC process. The source driver IC 14 formed by the high breakdown voltage IC process has a large output variation of the unit transistor 484 (see FIG. 121 and its description). According to the results of the study, L / W is preferably set to 100 or less. More preferably, L / W is preferably 50 or less.
[0577]
From the above, the unit transistor L / W is preferably set to 2 or more. L / W is preferably 100 or less. More preferably, L / W is preferably 40 or less.
[0578]
The magnitude of L / W also depends on the number of gradations. When the number of gradations is small, there is no problem even if the output current of the unit transistor 484 varies due to the kink because the difference between the gradations is large. However, in a display panel with a large number of gradations, the difference between the gradations is small, so that the number of gradations is reduced if the output current of the unit transistor 484 varies even slightly due to the influence of kink.
[0579]
In consideration of the above, the source driver circuit 14 of the present invention sets the number of gradations to K and L / W of the unit transistor 484 (L is the channel length of the unit transistor 484 and W is the channel width of the unit transistor). Time,
(√ (K / 16)) ≦ L / W ≦ and (√ (K / 16)) × 20
It is configured (formed) to satisfy this relationship. This relationship is illustrated in FIG. The upper side of the straight line in FIG. 120 is an implementation range of the present invention.
[0580]
The variation in the output current of the unit transistor 484 also depends on the withstand voltage of the source driver IC 14. The breakdown voltage of the source driver IC generally means the power supply voltage of the IC. For example, with a 5 (V) breakdown voltage, the power supply voltage is used at a standard voltage of 5 (V). The IC withstand voltage may be read as the maximum usable voltage. These breakdown voltages are standardized and held by semiconductor IC manufacturers as a 5 (V) breakdown voltage process and a 10 (V) breakdown voltage process.
[0581]
It is considered that the IC withstand voltage affects the output variation of the unit transistor 484 due to the film quality and film thickness of the gate insulating film of the transistor 484. A transistor 484 manufactured by a process with high IC breakdown voltage has a thick gate insulating film. This is to prevent dielectric breakdown even when a high voltage is applied. When the insulating film is thick, it becomes difficult to control the gate insulating film thickness, and the film quality variation of the gate insulating film also increases. As a result, the variation of the transistors increases. In addition, the mobility of a transistor manufactured by a high breakdown voltage process is low. If the mobility is low, the characteristics differ only by a small change in the electrons injected into the gate of the transistor. Therefore, the variation of the transistors increases. Therefore, in order to reduce the variation of the unit transistors 484, it is preferable to employ an IC process having a low IC withstand voltage.
[0582]
FIG. 121 illustrates the relationship between the IC breakdown voltage and the output variation of the unit transistor 484. With respect to the variation ratio of the vertical axis, the variation of the unit transistor 484 is set to 1 by the 1.8 (V) breakdown voltage process. FIG. 121 shows the output variation of the unit transistor 484 manufactured by each withstand voltage process when the shape L / W of the unit transistor 484 is 12 (μm) / 6 (μm). In addition, a plurality of unit transistors are formed in each IC withstand voltage process, and output current variation is obtained. However, the breakdown voltage process is 1.8 (V) breakdown voltage, 2.5 (V) breakdown voltage, 3.3 (V) breakdown voltage, 5 (V) breakdown voltage, 8 (V) breakdown voltage, 10 (V) breakdown voltage, 15 ( V) A discrete value such as a withstand voltage. However, for ease of explanation, the variation of the transistors formed at each breakdown voltage is entered in a graph and connected by a straight line.
[0583]
As can be seen from FIG. 121, the increase rate of the variation ratio (the output current variation of the unit transistor 484) with respect to the IC process is small until the IC breakdown voltage is about 9 (V). However, when the IC withstand voltage is 10 (V) or more, the slope of the variation ratio with respect to the IC withstand voltage increases.
[0584]
In FIG. 121, the variation ratio within 3 is a variation allowable range in 64 gradation to 256 gradation display. However, this variation ratio varies depending on the area of the unit transistor 484 and L / W. However, even if the shape of the unit transistor 484 is changed, there is almost no difference in the variation tendency of the variation ratio with respect to the IC breakdown voltage. When the IC withstand voltage is 9 to 10 (V) or more, the variation ratio tends to increase.
[0585]
On the other hand, the potential of the output terminal 681 in FIG. 48 changes depending on the program current of the driving transistor 11 a of the pixel 16. The gate terminal voltage of the driving transistor 11a is almost equal to the potential of the source signal line 18. Further, the potential of the source signal line 18 becomes the potential of the output terminal 681 of the source driver IC (circuit) 14. The gate terminal potential Vw when the driving transistor 11a of the pixel 16 passes white raster (maximum white display) current is used. A gate terminal potential Vb when the driving transistor 11a of the pixel 16 passes a black raster (full black display) current is used. The absolute value of Vw−Vb needs to be 2 (V) or more. Further, when the Vw voltage is applied to the terminal 681, the channel-to-channel voltage of the unit transistor 484 needs to be 0.5 (V).
[0586]
Therefore, the output terminal 681 (the terminal 681 is connected to the source signal line 18 and the gate terminal voltage of the driving transistor 11a of the pixel 16 is applied during current programming) from 0.5 (V) to ((Vw A voltage of −Vb) +0.5) (V) is applied. Since Vw−Vb is 2 (V), a maximum of 2 (V) +0.5 (V) = 2.5 (V) is applied to the terminal 681. Therefore, even if the output voltage (current) of the source driver IC 14 has a rail-to-rail circuit configuration (a circuit configuration capable of outputting a voltage up to the IC power supply potential), an IC withstand voltage of 2.5 (V) is required. . The required amplitude range of the terminal 741 is 2.5 (V) or more.
[0587]
From the above, it is preferable to use a process with a withstand voltage of the source driver IC 14 of 2.5 (V) or more and 10 (V) or less. More preferably, the source driver IC 14 has a withstand voltage of 3 (V) or more and 9 (V) or less.
[0588]
  In addition, the above description is a source driver IC.14As for the withstand voltage process, a process of 2.5 (V) to 10 (V) is used. However, this withstand voltage is also applied to an embodiment in which the source driver circuit 14 is formed directly on the substrate 71 (low temperature polysilicon process or the like). The use withstand voltage of the source driver circuit 14 formed on the substrate 71 may be as high as 15 (V) or more. In this case, the power supply voltage used for the source driver circuit 14 may be replaced with the IC withstand voltage shown in FIG. Even in the source driver IC 14, the IC withstand voltage may be replaced with the power supply voltage to be used.
[0589]
  The area of the unit transistor 484 is correlated with variations in output current. FIG. 122 is a graph when the area of the unit transistor 484 is constant and the transistor width W of the unit transistor 484 is changed. Figure122The unit transistor 484 has a channel width W = 2 (μm) variation of 1. The vertical axis of the graph is when the variation of channel width W = 2 (μm) is 1.Variation ratioIt is.
[0590]
As shown in FIG. 122, the variation ratio of the unit transistor gradually increases from 2 (μm) to 9 to 10 (μm), and the variation ratio tends to increase when the unit transistor exceeds 10 (μm). Also, the variation ratio tends to increase when the channel width W = 2 (μm) or less.
[0591]
  In FIG. 122, the variation ratio within 3 is a variation allowable range in 64 gradation to 256 gradation display. However, this variation ratio is the same as that of the unit transistor 484.shapeVaries by However, the unit transistor 484shapeEven if you changeChannel width WThere is almost no difference in the variation tendency of the variation ratio.
[0592]
From the above, the channel width W of the unit transistor 484 is preferably 2 (μm) or more and 10 (μm) or less. More preferably, the channel width W of the unit transistor 484 is preferably 2 (μm) or more and 9 (μm) or less. However, when the number of gradations is 64, there is no practical problem even if the channel width W is 2 (μm) or more and 15 (μm) or less.
[0593]
As shown in FIG. 52, the current flowing through the second-stage transistor 472b is copied to the transistor 473a constituting the third-stage current mirror circuit. When the current mirror magnification is 1, this current is transferred to the transistor 473b. Flowing into. This current is copied to the unit transistor 484 in the final stage.
[0594]
Since the portion corresponding to D0 is composed of one unit transistor 484, it is a current value flowing through the unit transistor 473 of the final stage current source. Since the portion corresponding to D1 is composed of two unit transistors 484, the current value is twice that of the final stage current source. Since D2 is composed of four unit transistors 484, the current value is four times that of the final stage current source, and the portion corresponding to D5 is composed of 32 transistors. The current value is 32 times that of the stage current source. However, this is a case where the mirror ratio of the last stage current mirror circuit is 1.
[0595]
  The program current Iw is output to the source signal line through the switch controlled by the 6-bit image data D0, D1, D2,..., D5 (current is drawn). Therefore, according to the ON / OFF of the 6-bit image data D0, D1, D2,..., D5, the output line is 1 time, 2 times, 4 times,. A current of 32 times is added and output. That is, a current value 0 to 63 times that of the final stage current source 473 is output from the output line by 6-bit image data D0, D1, D2,..., D5 (current is drawn from the source signal line 18).).
[0596]
  actually,77As shown in the figure, the source driver IC 14 is configured such that reference currents (IaR, IaG, IaB) for R, G, and B can be adjusted by a resistor 491 (491R, 491G, 491B) or the like. The white balance can be easily adjusted by adjusting the reference current Ia.
  In order to realize full color display on an EL display panel, it is necessary to form (create) a reference current for each of RGB. White balance can be adjusted by the ratio of RGB reference currents. In the case of the current driving method, the present invention also determines the current value that the unit transistor 484 flows from one reference current. Therefore, if the magnitude of the reference current is determined, the current that the unit transistor 484 flows can be determined. For this reason, if R, G, and B reference currents are set, white balance can be obtained in all gradations. The above items are the effects that are exhibited because the source driver circuit 14 has a current step output (current drive). Therefore, the point is how the reference current can be set for each RGB.
  The luminous efficiency of the EL element is determined by the thickness of the EL material deposited or applied. Or it is the dominant factor. The film thickness is almost constant from lot to lot. Therefore, if the formed film thickness of the EL element 15 is managed as a lot, the relationship between the current passed through the EL element 15 and the light emission luminance is determined. That is, the current value for white balance is fixed for each lot.
[0597]
FIG. 49 shows an example of a circuit diagram of 176 outputs (N × M = 176) by a three-stage current mirror circuit. 49, the current source 471 based on the first stage current mirror circuit is referred to as a parent current source, the current source 472 based on the second stage current mirror circuit is referred to as a child current source, and the current source 473 based on the third stage current mirror circuit is referred to as a grandchild current source. ing. With a configuration of an integral multiple of the current source by the third stage current mirror circuit which is the final stage current mirror circuit, variation in 176 outputs is suppressed as much as possible, and highly accurate current output is possible.
[0598]
Note that the dense arrangement means that the first current source 471 and the second current source 472 are arranged at a distance of at least 8 mm (current or voltage output side and current or voltage input side). . Furthermore, it is preferable to arrange within 5 mm. This is because, if it is within this range, it is arranged in the silicon chip by examination, and the difference in transistor characteristics (Vt, mobility (μ)) hardly occurs. Similarly, the second current source 472 and the third current source 473 (current output side and current input side) are also arranged at a distance of at least 8 mm. More preferably, it is preferable to arrange at a position within 5 mm. Needless to say, the above matters also apply to other embodiments of the present invention.
[0599]
The current or voltage output side and the current or voltage input side mean the following relationship. In the case of the voltage delivery in FIG. 50, the relation is that the transistors 471 (output side) of the (I) -th current source and the transistors 472a (input side) of the (I + 1) -th current source are closely arranged. In the case of the current delivery in FIG. 51, the relationship is that the transistors 471a (output side) of the (I) -th current source and the transistors 472b (input side) of the (I + 1) -th current source are closely arranged.
[0600]
Note that although the number of transistors 471 is one in FIGS. 49 and 50, the present invention is not limited to this. For example, the unit transistor 484 may be configured by forming a plurality of small sub-transistors 471 and connecting the source or drain terminals of the plurality of sub-transistors to the resistor 491. By connecting a plurality of small sub-transistors in parallel, variations in the unit transistors 484 can be reduced.
[0601]
Similarly, although the number of transistors 472a is one, it is not limited to this. For example, a plurality of small transistors 472a may be formed, and a plurality of gate terminals of the transistor 472a may be connected to a gate terminal of the transistor 471. By connecting a plurality of small transistors 472a in parallel, variation in the transistors 472a can be reduced.
[0602]
Therefore, the structure of the present invention includes a structure in which one transistor 471 and a plurality of transistors 472a are connected, a structure in which a plurality of transistors 471 and one transistor 472a are connected, and a plurality of transistors 471 and a plurality of transistors. A configuration in which the transistor 472a is connected is exemplified. The above embodiment will be described in detail later.
[0603]
The above items also apply to the structures of the transistor 473a and the transistor 473b in FIG. A configuration in which one transistor 473a and a plurality of transistors 473ba are connected, a configuration in which a plurality of transistors 473a and one transistor 473b are connected, and a configuration in which a plurality of transistors 473a and a plurality of transistors 473b are connected Illustrated. This is because variation of the transistors 473 can be reduced by connecting a plurality of small transistors 473 in parallel.
[0604]
The above items can also be applied to the relationship with the transistors 472a and 472b in FIG. In addition, the transistor 473b in FIG. 48 is preferably formed using a plurality of transistors. Similarly, the transistor 473 in FIGS. 56 and 57 is preferably formed using a plurality of transistors.
[0605]
Here, the source driver IC 14 is described as being formed of a silicon chip, but the present invention is not limited to this. The source driver IC 14 may be another semiconductor chip formed such as a gallium substrate or a germanium substrate. The unit transistor 484 may be a bipolar transistor, a CMOS transistor, an FET, a bi-CMOS transistor, or a DMOS transistor. However, from the viewpoint of reducing the output variation of the unit transistor 484, the unit transistor 484 is preferably composed of a CMOS transistor.
[0606]
The unit transistor 484 is preferably composed of an N channel. The unit transistor composed of P-channel transistors has an output variation of 1.5 times that of a unit transistor composed of N-channel transistors.
[0607]
Since the unit transistor 484 of the source driver IC 14 is preferably composed of an N-channel transistor, the program current of the source driver IC 14 is a drawing current from the pixel 16 to the source driver IC. Therefore, the driving transistor 11a of the pixel 16 is formed of a P channel. The switching transistor 11d shown in FIG. 1 is also a P-channel transistor.
[0608]
From the above, the configuration in which the unit transistor 484 in the output stage of the source driver IC (circuit) 14 is configured by an N-channel transistor, and the driving transistor 11a of the pixel 16 is configured by a P-channel transistor is characteristic of the present invention. It is a configuration. Note that all of the transistors 11 (transistors 11a, 11b, 11c, and 11d) included in the pixel 16 may be formed as a P channel. Since the process for forming the N-channel transistor can be eliminated, cost reduction and high yield can be realized.
[0609]
Although the unit transistor 484 is formed in the source driver IC 14, it is not limited to this. The source driver circuit 14 may be formed by low-temperature polysilicon technology. Also in this case, the unit transistor 484 in the source driver circuit 14 is preferably composed of an N-channel transistor.
[0610]
FIG. 51 shows an embodiment of a current delivery configuration. FIG. 50 shows an example of a voltage delivery configuration. 50 and 51 are the same as the circuit diagrams, and the layout configuration, that is, the way of wiring is different. In FIG. 50, 471 is a first-stage current source N-channel transistor, 472a is a second-stage current source N-channel transistor, and 472b is a second-stage current source P-channel transistor.
[0611]
In FIG. 51, 471a is a first-stage current source N-channel transistor, 472a is a second-stage current source N-channel transistor, and 472b is a second-stage current source P-channel transistor.
[0612]
In FIG. 50, the gate voltage of the first-stage current source composed of the variable resistor 491 (used to change the current) and the N-channel transistor 471 is the gate voltage of the N-channel transistor 472a of the second-stage current source. Therefore, the layout configuration is a voltage delivery system.
[0613]
On the other hand, in FIG. 51, the gate voltage of the first-stage current source composed of the variable resistor 491 and the N-channel transistor 471a is applied to the gate of the N-channel transistor 472a of the adjacent second-stage current source, and as a result, Since the flowing current value is transferred to the P-channel transistor 472b of the second-stage current source, the layout configuration is a current transfer method.
[0614]
In the embodiment of the present invention, the relationship between the first current source and the second current source is mainly described for the sake of easy explanation or easy understanding. However, the present invention is not limited to this. Needless to say, the present invention can also be applied (applicable) in the relationship between the second current source and the third current source, or in the relationship with other current sources.
[0615]
In the layout configuration of the voltage transfer type current mirror circuit shown in FIG. 50, the N-channel transistor 471 of the first-stage current source and the N-channel transistor 472a of the second-stage current source that constitute the current mirror circuit are separated from each other. (It should be easy to get away from each other.) Therefore, the transistor characteristics of the two are likely to be different. Therefore, the current value of the first stage current source is not accurately transmitted to the second stage current source, and variations tend to occur.
[0616]
On the other hand, in the layout configuration of the current transfer type current mirror circuit shown in FIG. 51, the N-channel transistor 471a of the first-stage current source and the N-channel transistor 472a of the second-stage current source that constitute the current mirror circuit are adjacent to each other. Therefore, the transistor characteristics of the two are hardly different, the current value of the first stage current source is accurately transmitted to the second stage current source, and variations are less likely to occur.
[0617]
From the above, the circuit configuration of the multi-stage current mirror circuit of the present invention (the current-driven source driver IC (circuit) 14 of the present invention has a layout configuration that does not pass voltage but passes current). Of course, the above embodiments can be applied to other embodiments of the present invention.
[0618]
For convenience of explanation, the case of the first stage current source to the second stage current source is shown, but the second stage current source to the third stage current source, the third stage current source to the fourth stage current source,. Needless to say, the same applies to multi-stages such as. In addition, it goes without saying that the present invention may adopt a one-stage current source configuration (see FIGS. 48, 164, 165, 166, etc.).
FIG. 52 shows an example in which the current mirror circuit (three-stage current source) having the three-stage configuration shown in FIG. 49 is configured as a current delivery system (therefore, FIG. 49 shows a circuit configuration of the voltage delivery system). ).
[0619]
In FIG. 52, first, a reference current is created by the variable resistor 491 and the N-channel transistor 471. Although the reference current is adjusted by the variable resistor 491, the source voltage of the transistor 471 is actually set by an electronic volume circuit formed (or arranged) in the source driver IC (circuit) 14. Configured to be adjusted. Alternatively, the reference current is adjusted by supplying the current output from the current-type electronic volume composed of a large number of current sources (one unit) 484 as shown in FIG. 48 directly to the source terminal of the transistor 471. (See FIG. 53).
[0620]
The gate voltage of the first-stage current source by the transistor 471 is applied to the gate of the N-channel transistor 472a of the adjacent second-stage current source, and as a result, the current value flowing through the transistor is the P-channel transistor 472b of the second-stage current source. Is passed on. In addition, the gate voltage of the second current source transistor 472b is applied to the gate of the N-channel transistor 473a of the adjacent third-stage current source, and as a result, the current value flowing through the transistor is the N-channel of the third-stage current source. Passed to the transistor 473b. A large number of unit transistors 484 shown in FIG. 48 are formed (arranged) on the gate of the N-channel transistor 473b of the third stage current source according to the required number of bits.
[0621]
In FIG. 53, the first-stage current source 471 of the multistage current mirror circuit includes a current value adjusting element. With this configuration, the output current can be controlled by changing the current value of the first stage current source 471.
[0622]
The Vt variation (characteristic variation) of the transistors varies about 100 (mV) within one wafer. However, the Vt variation of transistors formed close to each other within 100 μm is at least 10 (mV) or less (actual measurement). That is, by forming transistors in close proximity to form a current mirror circuit, output current variation of the current mirror circuit can be reduced. Therefore, variations in output current at each terminal of the source driver IC can be reduced.
[0623]
Note that the transistor variation is described as Vt, but the transistor variation is not limited to Vt. However, since Vt variation is a main factor of transistor characteristic variation, Vt variation = transistor variation will be described for easy understanding.
[0624]
FIG. 118 shows measurement results of the transistor formation area (square millimeters) and the output current variation of the single transistor 484. The output current variation is a current variation at the Vt voltage. Black spots are transistor output current variations of evaluation samples (10 to 200) produced within a predetermined formation area. The transistor formed in the region A (formation area within 0.5 square millimeter) in FIG. 118 has almost no output current variation (almost only an output current variation in an error range. That is, a constant output current is Output). Conversely, in the C region (formation area of 2.4 square millimeters or more), the variation in output current with respect to the formation area tends to increase rapidly. In the region B (formation area of 0.5 square millimeters or greater and 2.4 square millimeters or less), the variation in output current with respect to the formation area is in a substantially proportional relationship.
[0625]
However, the absolute value of the output current varies from wafer to wafer. However, this problem can be addressed by adjusting the reference current or setting it to a predetermined value in the source driver IC (circuit) 14 of the present invention. Moreover, it can respond (solve) by circuit devices, such as a current mirror circuit.
[0626]
The present invention changes (controls) the amount of current flowing through the source signal line 18 by switching the number of currents flowing through the unit transistor 484 according to the input digital data (D). If the number of gradations is 64 gradations or more, 1/64 = 0.015, so theoretically, it is necessary to make the output current variation within 1-2%. In addition, it is difficult to visually discriminate output variations within 1%, and it is almost impossible to discriminate below 0.5% (appears uniform).
[0627]
In order to make the output current variation (%) within 1%, it is necessary to make the formation area of the transistor group (transistor for which the occurrence of variation is suppressed) within 2 square millimeters as shown in the result of FIG. . More preferably, output current variation (that is, transistor Vt variation) is preferably within 0.5%. As shown in the result of FIG. 118, the formation area of the transistor group 521 may be set within 1.2 square millimeters. The formation area is an area of length × width. For example, as an example, 1.2 mm2 is 1 mm × 1.2 mm.
[0628]
The same applies to the set of unit transistors 484 (for 64 gradations, a set of 63 transistors 484 (see FIG. 48, etc.). The formation area of the set of unit transistors 484 is within 2 square millimeters. More preferably, the formation area of the unit transistor set 484 should be within 1.2 square millimeters.
[0629]
The above is particularly the case of 8 bits (256 gradations) or more. In the case of 256 gradations or less, for example, in the case of 6 bits (64 gradations), the variation in output current may be about 2% (the actual state is not problematic in image display). In this case, the transistor group 521 may be formed within 5 square millimeters. Further, both of the transistor groups 521 (two transistor groups 521a and 521b are illustrated in FIG. 52) do not need to satisfy this condition. If at least one (one or more transistor groups 521 when there are three or more) is configured to satisfy this condition, the effect of the present invention is exhibited. In particular, it is preferable to satisfy this condition with respect to the lower-order transistor group 521 (the relationship in which 521a is the higher order and 521b is the lower order). This is because a problem in image display is less likely to occur.
[0630]
In the source driver IC (circuit) 14 of the present invention, as shown in FIG. 52, a plurality of current sources such as a parent, a child, and a grandchild are connected in multiple stages, and the current sources are arranged densely (of course, A two-stage connection of a parent and a child may be used). In addition, current is passed between the current sources (between the transistor groups 521). Specifically, a range (transistor group 521) surrounded by a dotted line in FIG. 52 is densely arranged. The transistor group 521 is in a voltage transfer relationship. Further, the parent current source 471 and the child current source 472a are formed or arranged at substantially the center of the source driver IC 14 chip. This is because the distance between the transistor 472a constituting the child current source arranged on the left and right of the chip and the transistor 472b constituting the child current source can be made relatively short. That is, the uppermost transistor group 521a is arranged at the substantially central portion of the IC chip. Then, lower transistor groups 521b are arranged on the left and right of the source driver IC. Preferably, the lower transistor group 521b is arranged, formed, or manufactured so that the number of the lower transistor groups 521b is substantially equal on the left and right of the IC chip. The above items are not limited to the source driver IC 14, but also apply to the source driver circuit 14 formed directly on the substrate 71 by the low temperature polysilicon technique or the high temperature polysilicon technique. The same applies to other matters.
[0631]
In the present invention, one transistor group 521a is configured, arranged, formed, or manufactured at a substantially central portion of the source driver IC 14, and eight transistor groups 521b are formed on the left and right sides of the chip (N = 8 + 8, FIG. 47). The child transistor group 521b is equal to the left and right of the chip, or the number of transistor groups 521b formed or arranged on the left side and the position formed or arranged on the right side of the chip with respect to the position where the parent at the center of the chip is formed. It is preferable that the difference between the number of the transistor groups 521b formed is 4 or less. Furthermore, it is preferable that the difference between the number of transistor groups 521b formed or arranged on the left side of the chip and the number of transistor groups 521b formed or arranged on the right side of the chip be within one. . The above matters are the same for the transistor group (not shown in FIG. 52) as a grandchild.
[0632]
Voltage transfer (voltage connection) is performed between the parent current source 471 and the transistor 472a. Therefore, it is easily affected by the Vt variation of the transistor. Therefore, the transistor group 521a is densely arranged. The formation area of the transistor group 521a is formed within an area of 2 square millimeters as shown in FIG. More preferably, it is formed within 1.2 mm 2. Of course, when the number of gradations is 64 gradations or less, it may be within 5 square millimeters.
[0633]
Since data is transferred (current transfer) between the transistor group 521a and the child transistor 472b, a distance may flow. This distance range (for example, the distance from the output terminal of the upper transistor group 521a to the input terminal of the lower transistor 521b) is the same as that of the transistor 472a constituting the second current source (child) as described above. The transistor 472b constituting the second current source (child) is arranged at a distance of at least 10 mm. This is preferably arranged or formed within 8 mm. Furthermore, it is preferable to arrange within 5 mm.
[0634]
This is because the difference in the characteristics (Vt, mobility (μ)) of the transistors arranged in the silicon chip by examination will hardly affect the current delivery. In particular, this relationship is preferably implemented by a lower-order transistor group. For example, if the transistor group 521a is higher, the lower is the transistor group 521b, and the lower is the transistor group 521c, the current transfer between the transistor group 521b and the transistor group 521c is satisfied. Therefore, the present invention is not limited to all the transistor groups 521 satisfying this relationship. It is only necessary that at least one transistor group 521 satisfies this relationship. This is because the number of transistor groups 521 increases especially in the lower order.
[0635]
The same applies to the transistor 473a constituting the third current source (grandchild) and the transistor 473b constituting the third current source. Needless to say, the present invention can also be applied to voltage transfer.
[0636]
The transistor group 521b is formed, fabricated, or arranged in the left-right direction of the chip (longitudinal direction, that is, at a position facing the output terminal 681). The transistor group 521b is formed, fabricated, or arranged in the left-right direction of the chip (longitudinal direction, that is, at a position facing the output terminal 681). The number M of the transistor groups 521b is 11 in the present invention (see FIG. 47).
[0637]
A voltage is passed (voltage connected) between the transistor 472b and the grandchild current source 473a. Therefore, as in the transistor group 521a, the transistor group 521b is densely arranged. The formation area of this transistor group 521b is formed within an area of 2 square millimeters as shown in FIG. More preferably, it is formed within 1.2 mm 2. However, if the Vt of the transistor group 521b varies slightly, it is easily recognized as an image. Therefore, it is preferable that the formation area be an A region (within 0.5 square millimeters) in FIG. 118 so that the variation hardly occurs.
[0638]
Since data is exchanged (current exchange) between the grandchild transistor 473a and the transistor 473b in the transistor group 521b, a slight distance may flow. This distance range is the same as described above. The transistor 473a constituting the third current source (grandchild) and the transistor 473b constituting the second current source (grandchild) are arranged at a distance of at least 8 mm. Furthermore, it is preferable to arrange within 5 mm.
[0639]
FIG. 53 shows a case where the current value control element is composed of an electronic regulator. The electronic volume includes a resistor 531 (which generates a current limit and each reference voltage. The resistor 531 is formed of polysilicon), a decoder 532, a level shifter 533, and the like. The electronic volume outputs a current. The transistor 481 functions as an analog switch circuit.
[0640]
In the source driver IC (circuit) 14, the transistor may be described as a current source. This is because a current mirror circuit composed of transistors functions as a current source.
[0641]
The electronic volume circuit is formed (or arranged) according to the number of colors of the EL display panel. For example, in the case of three primary colors of RGB, it is preferable to form (or arrange) three electronic volume circuits corresponding to each color so that each color can be adjusted independently. However, when one color is used as a reference (fixed), an electronic volume circuit of −1 number of colors is formed (or arranged).
[0642]
  FIG. 68 shows a configuration in which a resistance element 491 that controls the reference current independently for the three primary colors RGB is formed (arranged). Of course, it goes without saying that the resistance element 491 may be replaced with an electronic regulator. The resistance element 491 may be built in the source driver IC (circuit) 14. A basic current source such as a current source 471 and a current source 472 such as a parent current source and a child current source is provided in a region shown in FIG.WhenArrange closely. By arranging them densely, output variations from the source signal lines 18 are reduced. As shown in FIG. 68, a current output circuit is provided at the center of the IC chip (circuit) 14.691(It is not limited to the current output circuit. It may be a reference current generating circuit unit or a controller unit.691Is an area in which no output circuit is formed), it becomes easy to evenly distribute current from the current sources 471 and 472 to the left and right of the IC chip (circuit) 14. Therefore, left and right output variations are unlikely to occur.
[0643]
However, the present invention is not limited to being arranged in the current output circuit 654 at the center. You may form in the one end or both ends of an IC chip. Further, it may be formed or arranged in parallel with the output current circuit 654.
[0644]
Forming the controller or the output current circuit 654 in the center of the source driver IC 14 is not preferable because it is easily affected by the Vt distribution of the unit transistor 484 of the source driver IC 14 (the Vt of the wafer is smooth in the wafer). This is because a random distribution occurs).
[0645]
In the circuit configuration of FIG. 52, one transistor 473a and one transistor 473b are connected in a one-to-one relationship. Also in FIG. 51, one transistor 472a and one transistor 472b are connected in a one-to-one completion. The same applies to FIG. 49 and the like.
[0646]
  However, if one transistor and one transistor are connected in a one-to-one relationship, the characteristics of the corresponding transistor (Vt, etc.)ButVariation occurs in the output of the transistor connected to the transistor.
[0647]
An example of a configuration for solving this problem is the configuration of FIG. In the configuration of FIG. 58, for example, a transmission transistor group 521b (521b1, 521b2, 521b3) including four transistors 473a and a transmission transistor group 521c (521c1, 521c2, 521c3) including four transistors 473b are connected. However, although the transfer transistor group 521b and the transfer transistor group 521c are each configured by four transistors 473, the present invention is not limited to this, and it goes without saying that it may be 3 or less or 5 or more. That is, the reference current Ib flowing through the transistor 473a is output by the plurality of transistors 473 that form a current mirror circuit with the transistor 473a, and the output current is received by the plurality of transistors 473b.
[0648]
It is preferable that the plurality of transistors 473a and the plurality of transistors 473b have substantially the same size and the same number. Further, the number of unit transistors 484 constituting one output (63 in the case of 64 gradations as shown in FIG. 48) and the number of unit transistors 484 and transistors 473b constituting the current mirror are substantially the same size and the same. It is preferable to use a number. Specifically, the difference between the size of the unit transistor 484 and the size of the transistor 473b is preferably within ± 25%. With the above configuration, the current magnification can be set with high accuracy, and variations in output current are reduced. Note that the area of the transistor is an area obtained by multiplying the channel length L of the transistor by the channel width W of the transistor.
[0649]
Note that the current Ib flowing through the transistor 473b is preferably set so that the current Ib flowing through the transistor 473b is five times or more. This is because the gate potential of the transistor 473a is stabilized and the occurrence of a transient phenomenon due to the output current can be suppressed.
[0650]
In addition, four transistors 473a are arranged adjacent to the transfer transistor group 521b1, the transfer transistor group 521b2 is arranged adjacent to the transfer transistor group 521b1, and the four transistors 473a are adjacent to the transfer transistor group 521b2. However, the present invention is not limited to this. For example, the transistor 473a of the transfer transistor group 521b1 and the transistor 473a of the transfer transistor group 521b2 may be arranged or formed so that their positional relationships are interlaced with each other. By varying the positional relationship (the arrangement of the transistors 473 is exchanged between the transmission transistor groups 521), the variation in output current (program current) at each terminal can be further reduced.
[0651]
By configuring the current passing transistor with a plurality of transistors in this way, variations in output current as a whole transistor group are reduced, and variations in output current (program current) at each terminal can be further reduced.
[0652]
The total formation area of the transistors 473 constituting the transmission transistor group 521 is an important item. Basically, the larger the total formation area of the transistors 473, the smaller the variation of the output current (program current flowing from the source signal line 18). That is, the variation decreases as the formation area of the transfer transistor group 521 (the total formation area of the transistors 473) increases. However, if the formation area of the transistor 473 increases, the chip area increases and the price of the source driver IC 14 increases.
[0653]
Note that the formation area of the transfer transistor group 521 is the total area of the transistors 473 constituting the transfer transistor group 521. The area of the transistor 473 is an area obtained by multiplying the channel length L of the transistor 473 and the channel width W of the transistor 473. Therefore, if the transistor 521 is composed of 10 transistors 473, the channel length L of the transistor 473 is 10 μm, and the channel width W of the transistor 473 is 5 μm, the formation area Tm (square μm) of the transfer transistor group 521 is 10 μm × 5 μm × 10 = 500 (square μm).
[0654]
  The formation area of the transmission transistor group 521 is the unit transistor 484.WhereIt is necessary to maintain a certain relationship. Further, it is necessary to maintain a predetermined relationship between the transfer transistor group 521a and the transfer transistor group 521b.
[0655]
  The relation between the formation area of the transistor group 521 and the unit transistor 484 will be described. Figure48However, as shown, a plurality of unit transistors 484 are connected corresponding to one transistor 473b. In the case of 64 gradations, there are 63 unit transistors 484 corresponding to one transistor 473b (in the case of the configuration in FIG. 48). The formation area Ts (square μm) of this unit transistor group (in this example, 63 unit transistors 484) is the unit transistor.484If the channel length L is 10 μm and the channel width W of the transistor 473 is 10 μm, then 10 μm × 10 μm × 63 = 6300 square μm.
[0656]
The transistor 473b in FIG. 48 corresponds to the transfer transistor group 521c in FIG. The formation area Ts of the unit transistor group and the formation area Tm of the transfer transistor group 521c are set as follows.
[0657]
1/4 ≦ Tm / Ts ≦ 6
More preferably, the formation area Ts of the unit transistor group and the formation area Tm of the transmission transistor group 521c have the following relationship.
[0658]
1/2 ≦ Tm / Ts ≦ 4
By satisfying the above relationship, variations in output current (program current) at each terminal can be reduced.
[0659]
  BiographyThe formation area Tmm of the transmission transistor group 521b is set to have the following relationship with the formation area Tms of the transmission transistor group 521c.
[0660]
1/2 ≦ Tmm / Tms ≦ 8
More preferably, the formation area Ts of the unit transistor group and the formation area Tm of the transmission transistor group 521c have the following relationship.
[0661]
1 ≦ Tmm / Tms ≦ 4
By satisfying the above relationship, variations in output current (program current) at each terminal can be reduced.
[0662]
When the output current Ic1 from the transistor group 521b1, the output current Ic2 from the transistor group 521b2, and the output current Ic3 from the transistor group 521b2, it is necessary to match the output current Ic1, the output current Ic2, and the output current Ic3. In the present invention, since the transistor group 521 includes a plurality of transistors 473, even if the individual transistors 473 vary, the transistor group 521 does not vary in output current Ic.
[0663]
  The above embodiment is not limited to the configuration of the three-stage current mirror connection (multi-stage current mirror connection) as shown in FIG. Needless to say, this can also be applied to a one-stage current mirror connection. 52, the transistor group 521b (521b1, 521b2, 521b3,...) Composed of a plurality of transistors 473a and the transistor group 521c (521c1, 521c2, 521c3,...) Composed of a plurality of transistors 473b. ..)). However, the present invention is not limited to this, and a transistor group 521c (521c1, 521c2, 521c3,...) Including one transistor 473a and a plurality of transistors 473b may be connected. In addition, a transistor group 521b (521b1, 521b2, 521b3,...) Including a plurality of transistors 473a and one transistor473b may be connected.
[0664]
48, switch 481a corresponds to the 0th bit, switch 481b corresponds to the 1st bit, switch 481c corresponds to the 2nd bit,... Switch 481f corresponds to the 5th bit. The 0th bit is composed of one unit transistor, the 1st bit is composed of 2 unit transistors, the 2nd bit is composed of 4 unit transistors, the 5th bit is composed of 32 unit transistors. . For ease of explanation, the source driver circuit 14 is assumed to be 64-bit display and 6 bits.
[0665]
In the configuration of the source driver IC (circuit) 14 of the present invention, the first bit outputs a program current twice as large as the 0th bit. The second bit outputs a program current twice that of the first bit. The third bit outputs a program current twice that of the second bit. The fourth bit outputs a program current twice that of the third bit. The fifth bit outputs a program current twice that of the fourth bit. Conversely, each adjacent bit needs to be configured to output exactly twice the program current.
[0666]
The configuration of FIG. 58 reduces the variation in output current at each terminal by receiving the output currents of the plurality of transistors 473a by the plurality of transistors 473b. FIG. 60 shows a configuration in which variations in output current are reduced by supplying a reference current from both sides of a transistor group. That is, a plurality of current Ib supply sources are provided. In the present invention, the current Ib1 and the current Ib2 have the same current value, and a transistor that generates the current Ib1, a transistor that generates the current Ib2, and a pair of transistors constitute a current mirror circuit.
[0667]
Therefore, the present invention has a configuration in which a plurality of transistors (current generating means) for generating a reference current that defines the output current of the unit transistor 484 are formed or arranged. More preferably, the output current from the plurality of transistors is connected to a current receiving circuit such as a transistor constituting a current mirror circuit, and the output current of the unit transistor 484 is controlled by the gate voltage generated by the plurality of transistors. is there. That is, the present invention has a configuration in which a plurality of unit transistors 484 and a plurality of transistors 473b forming a current mirror circuit are formed. In FIG. 58, five transistors 473b forming a current mirror circuit are arranged (formed) for a transistor group in which 63 unit transistors 484 are formed.
[0668]
When the IC chip is a silicon chip, the gate terminal voltage of the unit transistor 484 is preferably set in the range of 0.52 to 0.68 (V). Within this range, the variation in the output current of the unit transistor 484 is reduced. The above matters also apply to other embodiments of the present invention such as FIGS. 163, 164, and 165.
[0669]
In FIG. 60, if the reference current Ib1 and the reference current Ib2 can be individually adjusted, the voltage at the point a and the voltage at the point b of the gate terminal 581 can be freely set. By adjusting the reference currents Ib1 and Ib2, the unit transistors Vt are different on the left and right sides of the source driver IC 14, so that it is possible to correct even when the output current is tilted.
[0670]
The current generated by the transistors constituting the current mirror circuit is preferably transferred by a plurality of transistors. Variations in characteristics occur in the transistors formed in the source driver IC 14. In order to suppress variations in transistor characteristics, there is a method of increasing the transistor size. However, even if the transistor size is increased, the current mirror magnification of the current mirror circuit may be greatly shifted. In order to solve this problem, it is preferable to use a plurality of transistors to exchange current or voltage. If a plurality of transistors are used, even if the characteristics of the transistors vary, the overall characteristic variation becomes small. Also, the accuracy of the current mirror magnification is improved. In total, the IC chip area is also reduced.
[0671]
  In FIG. 58, a transistor group 521a and a transistor group 521b constitute a current mirror circuit. Transistorgroup521a includes a plurality of transistors 472b. On the other hand, the transistor group 521b includes a transistor 473a. Similarly, the transistor group 521c includes a plurality of transistors 473b.
[0672]
The transistor groups 521b1, transistor groups 521b2, transistor groups 521b3, transistor groups 521b4,... Are formed in the same number. Further, the total area of the transistors 473a in each transistor group 521b (WL size of the transistors 473a in the transistor group 521b × number of transistors 473a) is formed to be (substantially) equal. The same applies to the transistor group 521c.
[0673]
The total area of the transistor 473b of the transistor 521c (WL size of the transistor 473b in the transistor group 521c × number of transistors 473b) is Sc. Further, the total area of the transistors 473a in the transistor 521b (WL size of the transistors 473a in the transistor group 521b × the number of transistors 473a) is defined as Sb. The total area of the transistors 472b in the transistor 521a (WL size of the transistors 472b in the transistor group 521a × number of transistors 472b) is Sa. Further, the total area of one output unit transistor 484 is Sd (in the embodiment of FIG. 48, WL area of unit transistor 484 × 63).
[0674]
The total area Sc and the total area Sb are preferably formed to be substantially equal. The number of transistors 473a included in the transistor group 521b is preferably the same as the number of transistors 473b in the transistor group 521c. However, the number of transistors 473a included in the transistor group 521b is smaller than the number of transistors 473b included in the transistor group 521c due to layout restrictions of the source driver IC 14, and the size of the transistor 473a included in the transistor group 521b is reduced to the transistor group. It may be larger than the size of the transistor 473b of 521c.
[0675]
  This embodiment is illustrated in FIG. The transistor group 521a includes a plurality of transistors 472b. The transistor group 521a and the transistor 473a constitute a current mirror circuit. Transistor 473a generates current Ic. One transistor 473a drives a plurality of transistors 473b in the transistor group 521c (current Ic from one transistor 473a is divided into a plurality of transistors 473b.)In general, the number of transistors 473a is arranged or formed by the number of output circuits. For example, in the case of the QCIF + panel, 176 transistors 473a are formed or arranged in the R, G, and B circuits.
[0676]
The relationship between the total area Sd and the total area Sc correlates with output variations. This relationship is illustrated in FIG. Refer to FIG. 121 for the variation ratio and the like. The variation ratio is 1 when the total area Sd: total area Sc = 2: 1 (Sc / Sd = 1/2). As can be seen from FIG. 124, when Sc / Sd is small, the variation ratio sharply deteriorates. In particular, there is a tendency for Sc / Sd = 1/2 or less to deteriorate. When Sc / Sd is ½ or more, output variation is reduced. The reduction effect is moderate. Further, when Sc / Sd = 1/2, the output variation is within the allowable range. In view of the above, it is preferable to form such that 1/2 <= Sc / Sd. However, as Sc increases, the IC chip size also increases. Therefore, the upper limit is preferably Sc / Sd = 4. That is, the relationship of 1/2 <= Sc / Sd <= 4 is satisfied.
[0677]
A> = B means that A is B or more. A> B means that A is larger than B. A << = B means A is B or less. A <B means that A is smaller than B.
[0678]
Furthermore, it is preferable that the total area Sd and the total area Sc are substantially equal. Furthermore, it is preferable that the number of unit transistors 484 with one output and the number of transistors 473b in the transistor group 521c be the same. That is, in the case of 64 gradation display, 63 unit transistors 484 of 1 output are formed. Accordingly, 63 transistors 473b are included in the transistor group 521c.
[0679]
Preferably, the transistor group 521a, the transistor group 521b, the transistor 521c, and the unit transistor 484 are each formed using a transistor having a WL area ratio of 4 times or less. More preferably, a transistor with a WL area ratio of 2 times or less is preferable. Furthermore, it is preferable that all the transistors be the same size. That is, it is preferable that the current mirror circuit and the output current circuit 654 are configured by transistors having substantially the same shape.
[0680]
The total area Sa is set to be larger than the total area Sb. Preferably, it is configured to satisfy the relationship of 200Sb> = Sa> = 4Sb. Further, the total area of the transistors 473a configuring all the transistor groups 521b and Sa are configured to be substantially equal.
[0681]
In FIG. 60 and the like, transistors or transistor groups are arranged at both ends of the gate wiring 581. Therefore, two transistors are arranged on both sides of the gate wiring 581 or two sets of transistors are included. However, the present invention is not limited to this. As shown in FIG. 61, a transistor or a transistor group may be arranged or formed in the central portion of the gate wiring 581 or the like. In FIG. 61, three transistor groups 521a are formed. The present invention is characterized in that a plurality of transistors or transistor groups 521 are formed in the gate wiring 581. By forming a plurality of gate wirings 581, the impedance of the gate wiring 581 can be reduced, and stability is improved.
[0682]
In order to further improve the stability, it is preferable to form or place a capacitor 661 on the gate wiring 581 as shown in FIG. The capacitor 661 may be formed in the source driver IC 14 or the source driver circuit 14, or may be arranged or stacked outside the chip as an external capacitor of the source driver IC 14. When the capacitor 661 is externally attached, a capacitor connection terminal is arranged on the terminal of the IC chip.
[0683]
In the above embodiment, a reference current is supplied, the reference current is copied by a current mirror circuit, and is transmitted to the unit transistor 484 at the final stage. When the image display is black display (complete black raster), no current flows through any of the unit transistors 484. This is because any switch 481 is open. Therefore, since the current flowing through the source signal line 18 is 0 (A), no power is consumed.
[0684]
However, the reference current flows even in black raster display. For example, the current Ib and the current Ic in FIG. This current becomes a reactive current. It is efficient if the reference current is configured to flow during current programming. Therefore, the reference current is restricted from flowing during the vertical blanking period and the horizontal blanking period of the image. Further, the flow of the reference current is also restricted during the wait period.
[0685]
To prevent the reference current from flowing, the sleep switch 631 may be opened as shown in FIG. The sleep switch 631 is an analog switch. The analog switch is formed in the source driver circuit or the source driver IC 14. Of course, the sleep switch 631 may be disposed outside the source driver IC 14 and the sleep switch 631 may be controlled.
[0686]
By turning off the sleep switch 631, the reference current Ib does not flow. Therefore, since no current flows through the transistor 473a in the transistor group 521a1, the reference current Ic is also 0 (A). Accordingly, no current flows through the transistor 473b of the transistor group 521c. Therefore, power efficiency is improved.
[0687]
FIG. 64 is a timing chart. A blanking signal is generated in synchronization with the horizontal synchronizing signal HD. When the blanking signal is at the H level, it is a blanking period, and when it is at the L level, it is a period during which the video signal is applied. The sleep switch 631 is off (open) when at the L level, and is on when at the H level.
[0688]
Therefore, during the blanking period A, the sleep switch 631 is off, so that the reference current does not flow. During the period D, the sleep switch 631 is on and a reference current is generated.
[0689]
Note that on / off control of the sleep switch 631 may be performed according to the image data. For example, when the image data of one pixel row is all black image data (the program current output to all the source signal lines 18 is 0 during the 1H period), the sleep switch 631 is turned off and the reference current (Ic , Ib, etc.). Further, a sleep switch may be formed or arranged so as to correspond to each source signal line, and on / off control may be performed. For example, when the odd-numbered source signal line 18 is displaying black (vertical black stripe display), the sleep switch corresponding to the odd-numbered source signal line 18 is turned off.
[0690]
52 and 77 are configuration diagrams of the source driver IC (circuit) 14 having a multi-stage connection current mirror configuration. The present invention is not limited to the multi-stage connection configuration shown in FIG. A one-stage source driver circuit 14 may be used. FIGS. 166 to 172, 190, 191, 208, 211, 213, and 214 are configuration diagrams of a one-stage connection source driver IC (circuit). The one-stage configuration has a simple circuit configuration and small output current variation. Also in this case, the unit transistor 484 is composed of an N-channel transistor. Therefore, the program current from the source signal line 18 becomes a sink current. The gate terminal of the unit transistor 484 and the gate terminal of the transistor 473b are connected by a common gate wiring 581. FIG. 166 shows the unit transistor group 521c. It is arranged or formed within a dotted line showing the unit transistor 521c in each drawing.
[0691]
Consider a case where a plurality of source driver ICs (14a, 14b) are arranged adjacent to each other as shown in FIGS. 207, 210, and 228. In the white raster display, it is preferable that the output currents of all the terminals (Iout) coincide with each other without variation. Even if the output current varies, if the output current difference between adjacent output terminals is small, it is not visually recognized as a variation. Note that the variation between adjacent output terminals needs to be within 1%.
[0692]
When the display screen 50 is driven by one source driver IC 14, it is sufficient that the variation between adjacent output terminals is small. However, as shown in FIG. 228, driving a single screen 50 with a plurality of source driver ICs 14 is a problem. This is because there is a difference between the absolute values of the output currents of the source driver IC 14a and the source driver IC 14b.
[0693]
This is because if the absolute value of the output current of Ioutn of the unit transistor group 521 of the source driver IC 14a and the output current of Iout (n + 1) of the unit transistor group 521 of the source driver IC 14b are different, a boundary occurs on the screen 50 due to the adjacent output difference. Hereinafter, a method for solving this problem will be described.
[0694]
In FIG. 167, the transistor 472b and the two transistors 473a constitute a current mirror circuit. The transistors 473a1 and 473a2 are the same size. Accordingly, the current Ic flowing through the transistor 473a1 and the current Ic flowing through the transistor 473a2 are the same.
[0695]
The transistor group 521c and the transistor 473b1 including the unit transistor 484 and the transistor group 521c and the transistor 473b2 including the unit transistor 484 form a current mirror circuit in FIG. Variations occur in the output current of the transistor group 521c. However, the current of the output of the transistor group 521 that forms a current mirror circuit in close proximity is accurately defined.
[0696]
In the source driver IC 14a, the transistor 473b1 and the transistor group 521c1 are arranged close to each other to form a current mirror circuit. In addition, the transistor 473b2 and the transistor group 521cn are arranged close to each other to form a current mirror circuit. Therefore, if the current flowing through the transistor 473b1 is equal to the current flowing through the transistor 473b2, the output current of the transistor group 521c1 and the output current of the transistor group 521cn become equal.
[0697]
Similarly, in the source driver IC 14b, the transistor 473b1 and the transistor group 521c (n + 1) are arranged close to each other to form a current mirror circuit. In addition, the transistor 473b2 and the transistor group 521c (2n) are also arranged close to each other to form a current mirror circuit. Therefore, if the current flowing through the transistor 473b1 is equal to the current flowing through the transistor 473b2, the output current of the transistor group 521c (n + 1) and the output current of the transistor group 521c (2n) are equal.
[0698]
In FIG. 228, the reference voltage Vs is applied to the positive terminal of the operational amplifier 522. An external resistor R1 is connected to the negative terminal of the operational amplifier 522. One terminal of the resistor R1 is connected to a stable voltage Vp. Therefore, the resistor R1, the operational amplifier 522, and the transistor 473 constitute a constant current circuit. The current Ic flowing through the transistor 473 is Ic = (Vs−Vp) / R1. The resistor R1 is an external resistor. However, the resistor R1 is not limited to this and may be incorporated in the source driver IC (circuit) 14. For example, diffused resistors and polysilicon resistors formed in the IC chip are exemplified. Of course, the resistor may be formed by low temperature polysilicon technology. Further, the reference voltages Vs, Vp, etc. may be shared with the power supply voltage Vcc of the source driver IC (circuit) 14. Further, it may be shared with the anode voltage Vdd of the panel.
[0699]
The same reference voltage Vs is applied to the source driver IC 14a and the source driver IC 14b, and a reference current Ic is generated by a constant current circuit including the operational amplifier 552 by the reference voltage Vs (see also FIG. 170 and the like). In the following, for ease of explanation, the resistor R1 is an external resistor of the source driver IC 14 and will be described assuming that one having an accuracy of 1% or less is used.
[0700]
With the above configuration, the current Ic flowing through the transistor 473b1 and the transistor 473b2 of the source driver IC 14a and the current Ic flowing through the transistor 473b1 and the transistor 473b2 of the source driver IC 14b can be made equal. Therefore, the current Ic flowing through the transistor 473b2 of the source driver IC 14a and the transistor 473b1 of the source driver IC 14b can be made equal.
[0701]
In the source driver IC 14a, the transistor 473b2 and the transistor group 521cn are arranged close to each other, so that a highly accurate current mirror circuit is configured. In the source driver IC 14b, the transistor 473b1 and the transistor group 521c (n + 1) are arranged close to each other, so that a highly accurate current mirror circuit is configured. From the above, the output current of the unit transistor group 521cn of the source driver IC 14a and the output current of the unit transistor 521c (n + 1) of the source driver IC 14b are substantially the same. Therefore, the boundary between the source driver IC 14a and the source driver IC 14b on the screen 50 does not occur.
[0702]
As described above, the source driver IC 14 of the present invention is characterized in that it includes the transistor 473b that allows the reference current to flow to the left and right of the chip. For example, as shown in FIG. 207, it is obvious when the source driver IC 14 includes the transistor 473b on only one side. In the configuration of FIG. 207, as shown in FIG. 208, the unit transistor group 521c1 is close to the transistor 473b, so that an accurate current mirror circuit is configured. However, the unit transistor group 521cn and the transistor 473b which are D distance away from the transistor 473b (D is a distance close to the lateral width of the IC chip size) do not have the accuracy of the current mirror circuit.
[0703]
When a plurality of source driver ICs 14 having the configuration of FIG. 208 are arranged as shown in FIG. 207, even when a plurality of transistors 4 of the source driver IC 14a are arranged as shown in FIG. 207, the transistors 473b of the source driver IC 14a and the source drivers are arranged. Even if the same reference current Ic is supplied to the transistor 473b of the IC 14b, as shown in FIG. 209, the output currents at the terminals 681a and 681n are inclined. Therefore, a boundary is generated between the screen 50a driven by the source driver IC 14a and the screen 50b driven by the source driver IC 14b.
[0704]
In the present invention, as shown in FIG. 210, the source driver IC 14 is formed or arranged with transistors 473b (473b1, 473b2) that flow a reference current to the left and right of the chip. A specific circuit configuration is shown in FIG.
[0705]
In the embodiment of FIG. 228, the currents Ic1 and Ic2 flowing through the transistors 473a and 473b of the source driver IC 14 can be made equal by increasing the degree of the external resistor and the accuracy of the reference voltage Vs. Therefore, the output currents in the same gradation of the transistor 473b and the transistor groups 521c1, 521cn, 521c (n + 1), and 521c (2n) that form the current mirror circuit can be made the same with high accuracy. Therefore, even when the screen 50 is driven by a plurality of source driver ICs (circuits) 14, the boundary between the source driver ICs (circuits) 14 is not visible. Needless to say, the currents Ic1 and Ic2 may be generated by a reference current circuit configured outside the IC chip and supplied to the transistor 473b.
[0706]
The resistors R11a and R12a are formed (designed) with a resistance value of a predetermined ratio or preferably with the same resistance value. Similarly, the resistor R21a and the resistor R22a are formed (designed) with a predetermined ratio of resistance values or preferably with the same resistance value. The same applies to the combination of the resistors R11b and R12b and the resistors R21b and R22b. Here, for ease of explanation, it is assumed that the resistors R11a, R12a, R21a, R22a, R11b, R12b, R21b, and R22b are designed (formed) to have the same resistance value. .
[0707]
The resistors R11a and R12a are formed or arranged close to each other. Similarly, the resistors R21a and R22a are formed or arranged close to each other, and the resistors R11b and R12b are formed or arranged close to each other. Similarly, the resistors R21b and R22b are formed or arranged close to each other. Each resistor is a polysilicon resistor or a diffused resistor. The value of the resistor formed (configured) in the IC chip has a characteristic that the relative ratio of the resistors arranged close to each other can be formed with high accuracy. However, absolute values often do not have accuracy.
[0708]
In many cases, the reference current source of the source driver IC 14 is formed at both ends of the IC chip. However, the distance between the two reference current sources is at most about 20 mm. Therefore, the resistance value difference between the resistor R11a and the resistor R21a of the source driver IC 14a is often small. However, the absolute values of the resistors R11a and R21a and the source driver IC14b resistors R11b and R21b of the source driver IC14a having different IC chips are often different. This is because even if the source driver ICs 14a and 14b are formed on the same wafer, the IC formation positions are often greatly different.
[0709]
In order to facilitate the explanation, the resistance value of the resistor 11Ra, the resistor R12a, the resistor R21a, and the resistor R22a of the source driver IC 14a is assumed to be equal and 50 (KΩ) as an example. Further, description will be made assuming that the resistance values of the resistor R11b, the resistor R12b, the resistor R21b, and the resistor R22b of the source driver IC 14b are equal to 75 (KΩ). That is, it is assumed that the built-in resistance of the source driver IC 14a and the built-in resistance of the source driver IC 14b have different absolute values, and the relative resistance value of the built-in resistance of each source driver IC is equal.
[0710]
In FIG. 229, one terminal of the resistor R11a, the resistor R21a, the resistor R11b, and the resistor R21b is connected to the voltage Vp. A reference voltage Vs is applied to the operational amplifier 522. In this respect, the configuration is the same as that of FIG. The difference between FIG. 229 and FIG. 228 is that in FIG. 228, the resistor R1 is an external resistor. In addition, the built-in resistors of adjacent source driver ICs in FIG. 229 are cascade-connected by the connection wiring 2291.
[0711]
The resistor R22a of the source driver IC 14a and the resistor R11b of the source driver IC 14b are electrically connected by a connection wiring 2291. The connection wiring 2291c is exemplified by a wiring pattern formed on the substrate 71. Therefore, the resistance connected to the operational amplifier 522b of the source driver IC 14a is R11b + R22a = 75 (KΩ) +50 (KΩ) = 125 (KΩ). The resistor R21a of the source driver IC 14a and the resistor R12b of the source driver IC 14b are electrically connected by a connection wiring 2291b. Therefore, the resistance connected to the operational amplifier 522a of the source driver IC 14b is R11b + R22a = 75 (KΩ) +50 (KΩ) = 125 (KΩ).
[0712]
The resistance connected to the operational amplifier 522b of the source driver IC 14a and the operational amplifier 522a of the source driver IC 14b is equal to 125 (KΩ), and the applied reference voltages Vs and Vp are also the same. Therefore, the current Ic2 flowing through the transistor 473b2 of the source driver IC 14a in FIG. 229 is equal to the current Ic1 flowing through the transistor 473b1 of the source driver IC 14b. Therefore, the program current flowing through the transistor group 521cn of the source driver IC 14a is equal to the program current flowing through the transistor group 521c (n + 1) of the source driver IC 14b.
[0713]
With the configuration of FIG. 229, the program output current between adjacent source driver ICs 14 can be made equal without an external resistor as shown in FIG. That is, even if the absolute value of the resistor R in the source driver IC 14 varies, the reference current can be made equal by self-alignment. Therefore, even when a plurality of source driver ICs 14 of the present invention are mounted on the substrate 71, there is no need for adjustment at all, and the cascade connection of the source driver ICs can be realized only by mounting.
[0714]
Note that the resistance R in the source driver IC 14 may be adjusted to a predetermined absolute value by trimming. Further, the relative resistance value of a set of resistors R11a and R12a, resistors R21a and R22a, etc. may be adjusted to be a predetermined relative value.
Further, as illustrated in FIG. 229, the internal resistor R11a and the resistor R12a at the end of the source driver 14a are short-circuited by a wiring 2291a. Further, the internal resistor R21b and the resistor R22b at the end of the source driver 14b are short-circuited by the wiring 2291d.
[0715]
The internal resistor R11a and the resistor R12a at the end of the source driver 14a are connected by a connection wiring 2291a. The resistance connected to the operational amplifier 522a of the source driver IC 14a is resistance R11a + resistance R12a = 50 (KΩ) +50 (KΩ) = 100 (KΩ). The resistance connected to the operational amplifier 522b of the source driver IC 14a is R21b + R22a = 75 (KΩ) +50 (KΩ) = 125 (KΩ). Therefore, the reference current Ic1 and the reference current Ic2 of the source driver IC 14a have different values. For this reason, the Iout1 program output current of the source driver IC 14a and the Ioutn program output current of the source driver IC 14a have different values. However, since Iout1 is located at the end of the screen 50, it is not visually recognized even if the brightness of the end of the screen 50 is different from the central portion of the screen 50. However, the brightness needs to change smoothly from the center to the end of the screen 50.
[0716]
Similarly, the internal resistor 21b and the resistor 22b at the end of the source driver 14b are connected by a connection wiring 2291d. The resistance connected to the operational amplifier 522b of the source driver IC 14b is resistance 21b + resistance 22b = 75 (KΩ) +75 (KΩ) = 150 (KΩ). The resistance connected to the operational amplifier 522a of the source driver IC 14b is R11b + R12b = 75 (KΩ) +50 (KΩ) = 125 (KΩ). Therefore, the reference current Ic1 and the reference current Ic2 of the source driver IC 14b have different values. Therefore, the program output current of Iout (n + 1) of the source driver IC 14b is different from the program output current of Iout (2n) of the source driver IC 14b. However, since Iout (2n) is located at the end of the screen 50, it is not visually recognized even if the brightness of the end of the screen 50 is different from the central portion of the screen 50.
[0717]
230, the program current from the transistor group 521c can be adjusted by connecting a volume 491a to the resistor R12a and by connecting the volume 491b to the resistor R22b. Good. Further, the resistor R12a, the resistor R22a, etc. may be an electronic volume. It goes without saying that the above matters may be applied to the resistor R22a and the resistor R12b.
[0718]
228, FIG. 229, and FIG. 230 have a configuration in which each source driver circuit 14 has a built-in resistor. The present invention is not limited to this. For example, as shown in FIG. 231, the same resistance value R (R1, R2, R3, R4) may be built in the source driver IC 14a. The resistors R (R1, R2, R3, R4) are arranged close to each other. By arranging them close to each other, the relative value of the resistance value can be accurately formed. The resistors (R1, R2, R3, R4) may be adjusted so that the absolute values are equal by performing laser trimming. Further, the relative values of the resistors may be adjusted to be equal by trimming.
[0719]
The resistors R3 and R4 of the source driver IC 14a are output via the terminals a2 and a4. This output is input to the source driver IC 14b from the terminals b2 and b3 of the source driver IV14b. With the above configuration, the resistor R3 in the source driver IC 14a is connected to the operational amplifier 522a of the source driver IC 14b, and a constant current circuit is configured. In addition, the resistor R4 in the source driver IC 14a is connected to the operational amplifier 522b of the source driver IC 14b to constitute a constant current circuit.
[0720]
The reference voltage Vs is also input to the source driver IC 14a, and is output to the source driver IC 14b via the terminal a1 of the source driver IC 14a. The output reference voltage Vs is input to the source driver IC 14b from the terminal b1 of the source driver IC 14b.
[0721]
In the previous embodiment, the currents flowing through the transistors 473b1 and 473b2 are the same. However, for ease of explanation in FIG. 211, the reference current Ic1 is passed through the transistor 473b1 and the reference current Ic2 is passed through the transistor 473b2. Explain.
[0722]
In the configuration of FIG. 210, since the unit transistor group 521cn of the source driver IC 14a is close to the transistor 473b2, a highly accurate current mirror circuit is configured. Further, since the unit transistor group 521c1 of the source driver IC 14b is close to the transistor 473b1, an accurate current mirror circuit is configured. Therefore, by adjusting the reference current Ic2 of the source driver IC 14a and the reference current Ic1 of the source driver IC 14b, the output current of the unit transistor group 521cn of the source driver IC 14a and the output current of the unit transistor group 521c1 of the source driver IC 14b are adjusted. be able to.
[0723]
Therefore, even when the output currents of the source driver IC 14a and the source driver IC 14b are inclined as shown in FIG. 209, by adjusting the reference current Ic2 of the source driver IC 14a and / or the reference current Ic1 of the source driver IC 14b, FIG. As shown, the output current can be adjusted to be continuous on the screens 50a and 50b. Of course, it goes without saying that the boundary between the screen 50a and the screen 50b can be prevented by making the reference current Ic1 and the reference current Ic2 the same.
[0724]
That is, in the present invention, by configuring so that the reference current Ic1 of the transistor 473b1 and the reference current Ic2 of the transistor 473b2 can be adjusted, the boundary between the screen 50a and the screen 50b can be further prevented.
[0725]
Note that in the above description, the number of transistors 473b is one. However, it is preferable that a plurality of transistors 473b be formed to form the transistor group 521b. The transistor 521b includes a plurality of transistors 473b. The transistor size and shape of the transistor 473b in the transistor group 521b are preferably the same shape and size as the unit transistor 484. The number of transistors 473b in the transistor group 521b is preferably the same as the number of unit transistors 484 in the transistor 521c. Further, it is preferable to form a plurality of blocks of the transistor group 521b.
[0726]
Alternatively, the total area of the transistors 473b in the transistor group 521b is preferably substantially equal to the total area of the unit transistors 484 included in the unit transistor group 521c. Further, it is preferable to form a plurality of blocks of the transistor group 521b.
[0727]
FIG. 215 shows an arrangement configuration of the transistor 483b of the transistor group 521b. In one transistor group 521b, 63 transistors 473b having the same number as the unit transistors 484 of the unit transistor group 521c are formed. Of course, the number of transistors 473b in one transistor group 521b is not limited to 63. When the number of unit transistors 484 in the unit transistor group 521c is configured with the number of gradations −1, the number of transistors 473b in the transistor group 521b is also the number of gradations −1 or the same or similar number. Further, the configuration is not limited to the configuration shown in FIG. 215, and may be formed or arranged in a matrix as shown in FIG.
[0728]
The above configuration is schematically shown in FIG. The unit transistor groups 521c are arranged in parallel by the number of output terminals. A plurality of transistor groups 521b are formed on both sides of the unit transistor group 521c. A gate wiring 581 connects the gate terminal of the transistor 473b of the transistor group 521b and the gate terminal of the unit transistor 484 of the unit transistor group 521c.
[0729]
In the above description, for the sake of simplicity, the description has been made as a single-color source driver IC 14, but it is originally configured as shown in FIG. 214. That is, in the transistor group 521b and the unit transistor group 521c, red (R), green (G), and blue (B) transistor groups are alternately arranged (in FIG. 214, the transistor group to which the subscript R is added is red. (R) is shown, the transistor group to which the subscript G is added indicates green (G), and the transistor group to which the subscript B is added indicates blue (B)). As described above, output variations between RGB are reduced by alternately arranging RGB transistor groups. This configuration is also an important requirement for the layout in the source driver IC 14.
[0730]
  In FIG. 228, the reference current Ic is generated by the operational amplifier 552 or the like, but is not limited to this. Instead of the volume, the reference current Ic may be adjusted by this volume. Similarly to FIG. 62, the transistor 473b is formed using a plurality of transistors, and includes a transistor group 521b1, a transistorgroupIt may be 521b2. Also, a fixed resistor may be used.
[0731]
The arrangement of the unit transistors 484 in the transistor group 521c is also considered. Note that the following matters regarding the arrangement and configuration of the unit transistors 484 and the like also apply to the transistors 473a of the transistor group 521a and the transistors 473b of the transistor group 521b.
[0732]
The unit transistor group 521c needs to be regularly arranged or formed. Further, the unit transistors 484 in the unit transistor group 521c need to be regularly formed or arranged. For example, if the unit transistor 484 is missing, the characteristics of the surrounding unit transistors 484 are different from the characteristics of the other unit transistors 484. Further, it is necessary to regularly form or arrange the layout on the gate line of the transistor.
[0733]
FIG. 217 schematically shows the arrangement of the unit transistors 484 in the unit transistor group 521c in the output stage. 63 unit transistors 484 expressing 64 gradations are regularly arranged in a matrix. However, 64 unit transistors 484 can be arranged in 4 columns × 16 rows. However, since there are 63 unit transistors 484, one portion is not formed (shaded portion). Then, the characteristics of the unit transistors 484a, 484b, and 484c in the vicinity of the shaded area are manufactured differently from those of the other unit transistors 484.
[0734]
In order to solve this problem, in the present invention, a dummy transistor 1341 is formed or arranged in the shaded portion. Then, the characteristics of the unit transistor 484a, the unit transistor 484b, and the unit transistor 484c become the same as those of the other unit transistors 484. That is, according to the present invention, the unit transistors 484 are configured in a matrix by forming the dummy transistors 1341. Further, the unit transistors 484 are arranged so as not to be covered in a matrix. Alternatively, the unit transistors 484 are arranged so as to have line symmetry.
[0735]
In order to express 64 gradations, 63 unit transistors 484 are arranged in the transistor group 521c, but the present invention is not limited to this. The unit transistor 484 may be composed of a plurality of sub-transistors.
[0736]
FIG. 218 (a) shows a unit transistor 484. FIG. FIG. 218 (b) shows a unit transistor 484 composed of four sub-transistors 12181. The output current obtained by adding the plurality of sub-transistors 2181 is set to be the same as that of the unit transistor 484. That is, the unit transistor 484 includes four sub-transistors 2181.
[0737]
Note that the present invention is not limited to the unit transistor 484 configured by the four sub-transistors 2181, and any configuration may be employed as long as the unit transistor 484 is configured by the plurality of sub-transistors 2181. However, the sub-transistors 2181 are configured to output the same size or the same output current.
[0738]
In FIG. 218, S represents a source terminal of the transistor, G represents a gate terminal of the transistor, and D represents a drain terminal of the transistor. In FIG. 218 (b), the sub-transistors 2181 are arranged in the same direction. In FIG. 218 (c), the sub-transistors 2181 are arranged in different directions in the row direction. In FIG. 218 (d), the sub-transistors 2181 are arranged in different directions in the column direction and arranged so as to be point-symmetric. All of FIG. 218 (b), FIG. 218 (c), and FIG. 218 (d) have regularity.
[0739]
218 (a), (b), (c), and (d) are layouts, the sub-transistor 2181 may be connected in series as shown in FIG. 218 (e) to form a unit transistor 484. Further, as shown in FIG. 218 (f), the unit transistors 484 may be connected in parallel.
[0740]
When the formation direction of the unit transistor 484 or the sub-transistor 2181 is changed, the characteristics are often different. For example, in FIG. 218 (c), the unit transistor 484a and the sub-transistor 2181b have different output currents even if the voltages applied to the gate terminals are the same. However, in FIG. 218 (c), the same number of sub-transistors 2181 having different characteristics are formed. Therefore, variations in the transistor (unit) are reduced. Further, by changing the direction of the unit transistor 484 or the sub-transistor 2181 in which the formation direction is different, the characteristic difference is interpolated and the variation of the transistor (one unit) is reduced. Needless to say, the above matters also apply to the arrangement shown in FIG.
[0741]
Therefore, as shown in FIG. 219 and the like, the direction of the unit transistor 484 is changed, and the characteristics of the unit transistor 484 formed in the vertical direction and the characteristics of the unit transistor 484 formed in the horizontal direction are interpolated as the transistor group 521c. Thus, variations in the transistor group 521c can be reduced.
[0741]
FIG. 219 shows an example in which the formation direction of the unit transistors 484 is changed for each column in the transistor group 521c. FIG. 220 shows an embodiment in which the formation direction of the unit transistors 484 is changed for each row in the transistor group 521c. FIG. 221 shows an embodiment in which the formation direction of the unit transistors 484 is changed for each row and column in the transistor group 521c. Note that the dummy transistor 1341 is also formed or arranged in accordance with this configuration requirement.
[0743]
In the above embodiment, unit transistors having the same size or the same current output are configured or formed in the transistor group 521c (see FIG. 222B). However, the present invention is not limited to this. As shown in FIG. 222A, the 0th bit (switch 641a) connects (forms) one unit of unit transistor 484a. The first bit (switch 641b) connects (forms) two units of unit transistors 484b. The second bit (switch 641c) connects (forms) four unit transistors 484c. The third bit (switch 641d) connects (forms) 8 unit transistors 484d. The fourth bit (not shown) connects (forms) 16 unit transistors 484a. The fifth bit (not shown) may connect (form) 32 unit transistors 484a. For example, a unit transistor of 16 units is a transistor that outputs a current corresponding to 16 units of the unit transistor 484.
[0744]
The unit transistor (* is an integer) can be easily formed by changing the channel width W proportionally (the channel length L is constant). However, in reality, even if the channel width W is doubled, the output current often does not double. In this case, the channel width W is determined by experiment by actually manufacturing a transistor. However, in the present invention, even if the channel width W deviates from the proportional condition, it is expressed as proportional.
[0745]
As shown in FIGS. 48, 166, etc., the present invention generates a program current Iw corresponding to video data by controlling the current flowing through the unit current source 484. The unit current source 484 is composed of a transistor. The transistors are densely formed or arranged as a transistor group 521 in the IC chip. Random variations occur in the transistor 484 constituting the unit current. This random variation is caused by IC process etching variation (processing accuracy) and transistor shape. Another variation in characteristics (especially output current) is caused by transistor position distribution in the IC chip.
[0746]
In FIG. 64, the transistor group 521f is formed (arranged) with 32 transistors densely arranged. The transistor group 521f tends to have different output currents depending on the position of the IC chip. When all the output currents of the 32 transistors are large (or small), the accuracy of the program current Iw is determined by the transistor group 521f. Therefore, even if the transistors 484 constituting each transistor group 521 vary individually, the total current (for example, the addition of 32 unit current sources 484) is consistent between the terminals. preferable.
[0747]
In FIGS. 48 and 166, the single transistor 484 is illustrated, and thus the drawings are complicated. For ease of understanding, the configuration of FIGS. 48 and 166 is illustrated as in FIG. The number written in each transistor group 521 is the number of transistors that allow a unit current to flow. For example, the transistor group 521a (in this case, since there is one transistor as the unit current source 484, it may not be appropriate to call it a group. However, in order to facilitate the explanation, it is intentionally called a transistor group) Each unit transistor is configured (formed).
[0748]
Similarly, the transistor group 521b includes (forms) two transistors. The transistor group 521c includes four transistors, the transistor group 521c includes four transistors, the transistor group 521d includes eight transistors, and the transistor group 521e includes sixteen transistors. The transistor group 521f includes 32 transistors.
[0749]
The analog switch 481 corresponds to the video (image) data corresponding to D0 as the switch 481a, and the analog switch 481 corresponds to D1 as the switch 481b. A switch corresponding to D2 is referred to as a switch 481c, and a switch corresponding to D3 is referred to as a switch 481d. Similarly, a switch corresponding to D4 is referred to as a switch 481e, and a switch corresponding to D5 is referred to as a switch 481f.
[0750]
As described above, when the switch 481 is turned on / off, the sum of the unit current sources corresponding to the image data flows to the internal wiring 483, which becomes the program current Iw. For ease of understanding, the drawings will be described assuming that the in-chip layout of each transistor group 521 is imaged. That is, in FIG. 299, the transistor group 521f is arranged at a position close to the output terminal 681 connected to the source signal line 18, and then the transistor group 521e, then the transistor group 521d, the transistor group 521c, and the transistor group 521b are laid out. The transistor group 521a is laid out at a position farthest from the output terminal 681 (see FIG. 322). However, the above is for easy understanding, and it goes without saying that the IC chip layout design is more complicated.
[0751]
The transistor group 521 in FIG. 299 is connected to one output terminal (in the present invention, there is a transistor group 521 that passes IwH in the high gradation region, IwL in the low gradation region, and IwK in the raised current. In order to facilitate the explanation, it is assumed that the configuration of FIG. 299 is connected to one output terminal), and the program current Iw. However, if the transistor groups 521 are arranged too regularly, an output terminal is generated in which the program current Iw is larger than specified.
[0752]
The configuration of the present invention that addresses this problem is the configuration of FIG. Specifically, there are two transistor groups 521f (521f1, 521f2) each including 32 unit transistors. In addition, two transistor groups 521e (521e1, 521e2) each including 16 unit transistors are provided. The transistor group 521 is arranged in order from the output terminal 681 as a transistor group 521f1, a transistor group 521e1, a transistor group 521d, a transistor group 521c, a transistor group 521b, a transistor group 521a, a transistor group 521f2, and a transistor group 521e2 (see FIG. 323). FIG. 323 is a conceptual diagram of the layout of the source driver IC 14).
[0753]
Further, as shown in FIG. 329, the R, G, and B transistor groups 521 may be regularly arranged. 330, the high gradation side transistor group 521H and the low gradation side transistor group 521L may be regularly arranged in RGB.
[0754]
Switching between the transistor group 521f1 and the transistor group 521f2 is performed by the selection switch 3001a. When the selection switch 3001a is set to the a side, the transistor group 521f1 is selected, and when the selection switch 3001a is set to the b side, the transistor group 521f2 is selected. When the selection switch 3001b is set to the a side, the transistor group 521e1 is selected, and when the selection switch 3001b is set to the b side, the transistor group 521e2 is selected.
In the above embodiment, two transistor groups 521f and transistor groups 521e are formed or arranged. However, the present invention is not limited to this, and three or more transistor groups may be formed or arranged. In this case, the selection switch 3001 is a three-input one selection switch. The plurality of transistor groups 521 to be formed or arranged is not limited to the transistor group 521f and the transistor group 521e, and a plurality of other transistor groups 521 may be formed. However, the larger the number of unit current sources 484, the greater the influence on the output variation due to the deviation in transistor characteristics. Therefore, it is preferable to form or arrange a plurality of transistor groups 521 having a large number of unit transistors. In addition, an image is easily noticeable if there is a variation in halftone display. Therefore, it is preferable to form or arrange a plurality of transistor groups 521 that contribute to halftone display. In the case of the 64-gradation display of FIG. 299 (the total number of transistors is 63 (1 + 2 + 4 + 8 + 16 + 32)), the transistor group 521e (the number of unit current sources is 16) and the transistor group 521f (the number of unit current sources is 32) Applicable. The transistor group 521e outputs current at gradation 16 or higher, and the transistor group 521f outputs current at gradation 32 or higher. This is because this range corresponds to halftone display. Therefore, when the number of gradations is Y, a plurality of at least one transistor group 521 among the transistor groups 521 that operate at Y / 5 or more (2Y) / 3 gradations or less may be formed or arranged.
[0755]
The selector switch 3001 is switched between the a side (selecting the transistor group 521f1 and the transistor group 521e1) and the b side (selecting the transistor group 521e1 and the transistor group 521f2) for each field (one frame) (represented as 1F). Switch. This conceptual diagram is illustrated in FIG. Note that FIG. 324 illustrates a switched display of the transistor group 521f1 and the transistor group 521f2 for ease of explanation. In the display screen 50, the transistor group 521f1 or the transistor group 521f2 indicates that the program current Iw from the transistor group 521f1 or the transistor group 521f2 is output to the source signal line 18 and written to the pixel 16 ing. Of course, the other transistor group 521 also operates in the image display of the natural image, so that it does not become as shown in FIG. For illustrative purposes, FIG. 324 assumes that the screen is a white raster display, and further, a white raster display of gradation such as the transistor group 521f is displayed. Note that the explanations of the above drawings are the same in other drawings (FIGS. 325 and 326).
[0756]
In FIG. 324, the transistor group 521f1 is selected in the first F, and the transistor group 521f2 is selected in the second F to display an image. In addition, the transistor group 521f1 is selected repeatedly after the third F, and the transistor group 521f2 is displayed in the fourth F. As described above, the variation in the output current can be averaged by alternately operating the plurality of transistor groups 521 and writing the program current Iw to the pixels, thereby realizing a uniform image display.
In the embodiment of FIG. 324, the image is displayed by the output current of the transistor group 521f1 in the first F and the transistor group 521f2 is displayed in the second F. However, the present invention is not limited to this. For example, the first F and the second F display an image with the output current of the transistor group 521f1, the third F and the fourth F display an image with the output current of the transistor group 521f2, and the fifth F and the sixth F output current of the transistor group 521f1. The image may be displayed with. That is, according to the present invention, the currents written to the pixels 16 are averaged by operating the plurality of transistor groups 521 alternately, thereby reducing variations in image display.
[0757]
In FIG. 324, uniform display is realized by selecting and switching the transistor group 521 to be written in the pixel 16 for each field (frame). However, the present invention is not limited to this. As illustrated in FIG. 325, the transistor group 521 that outputs the program current Iw to be written to the pixels may be switched for each pixel row (or a plurality of pixel rows). FIG. 325 (a) conceptually illustrates a writing state of the first F screen 50. FIG. In FIG. 325 (a), the output current of the transistor group 521f1 is written in the odd pixel row, and the output current of the transistor group 521f2 is written in the even pixel row. In the second F, as shown in FIG. 325 (b), the output current of the transistor group 521f1 is written in the even pixel row, and the output current of the transistor group 521f2 is written in the odd pixel row. This operation is repeated alternately in subsequent fields (frames).
[0758]
In FIG. 325, the transistor group 521 to be written to the pixel 16 is switched for each pixel row or a plurality of pixel rows, and the transistor group 521 to be written to the pixel 16 is switched for each frame (field) or a plurality of frames (fields). By operating as described above, the current written to the pixels 16 can be averaged, and variations in image display can be reduced. That is, in FIG. 325, the transistor group 521 written to the pixel row 16 is changed every horizontal scanning period (the transistor group 521 is changed in synchronization with the horizontal synchronization signal). Of course, the transistor group 521 may be changed for each of a plurality of pixel rows (a plurality of horizontal scanning periods) (that is, the cycle is two horizontal scanning periods). The above matters are the same in FIG.
[0759]
In FIG. 325, uniform display is realized by selecting and switching the transistor group 521 to be written to the pixel 16 for each pixel row and switching the transistor group 521 to be written to the pixel 16 for each frame (field). However, the present invention is not limited to this. As illustrated in FIG. 326, the transistor group 521 that outputs the program current Iw to be written to the pixels may be switched for each pixel column (or a plurality of pixel columns).
[0760]
FIG. 326 (a) conceptually illustrates the writing state of the first F screen 50. FIG. In FIG. 326 (a), the output current of the transistor group 521e1 is written in the odd pixel column, and the output current of the transistor group 521e2 is written in the even pixel column. In the second F, as shown in FIG. 326 (b), the output current of the transistor group 521e1 is written in the even pixel column, and the output current of the transistor group 521e2 is written in the odd pixel column. This operation is repeated alternately in subsequent fields (frames). In FIG. 326, the transistor group 521 written to the pixel row 16 is changed every vertical synchronization period (the transistor group 521 is changed in synchronization with the vertical synchronization signal). The period is two vertical scanning periods. Of course, the transistor group 521 may be changed every plural vertical scanning periods. The above matters are the same in FIG.
[0761]
In FIG. 326, the transistor group 521 to be written to the pixel 16 is switched for each pixel column or a plurality of pixel columns, and the transistor group 521 to be written to the pixel 16 is switched for each frame (field) or a plurality of frames (fields). By operating as described above, the current written to the pixels 16 can be averaged, and variations in image display can be reduced.
In FIG. 325, the transistor group 521 to be written to the pixel 16 is switched for each pixel row, and in FIG. 326, the transistor group 521 to be written to the pixel 16 is switched for each pixel column. However, the present invention is not limited to this. For example, FIG. 325 and FIG. 326 may be combined. That is, the transistor group 521 to be written to the adjacent pixel row is changed, and the transistor group 521 to be written to the adjacent pixel column is changed. Needless to say, the present invention is not limited to adjacent pixel rows or pixel columns, and the transistor group 521 to be written to the pixels 16 may be changed by combining a plurality of pixel rows or a plurality of pixel columns. Further, the transistor group 521 to be written to the pixel 16 by R, G, and B may be changed.
[0762]
Needless to say, the concept of switching the transistor group 521 in the field (frame), the pixel row, and the pixel column can be applied to other embodiments of the present invention.
[0763]
In the example of FIG. 300, the transistor group 521 including the unit current sources 484 having the number of gradations or more is formed or arranged (that is, a plurality of transistor groups 521 overlapping with gradation display are formed). The uneven output of the transistor group 521 occurs because the unit transistors constituting the transistor group 521 are arranged too densely in the chip. Of course, the characteristics of the unit transistors are made uniform by making them dense. However, there is a case where mobility is specifically formed at a position in the chip. In this case, if one transistor group 521 is disposed at this specific location, the gradation output current becomes abnormal. When the number of unit transistors constituting the transistor group 521 is small, the output current is small even when the transistor group 521 is arranged at this specific location, so that it does not stand out in natural image display. However, if the number of unit transistors 484 constituting the transistor group 521 is large (in FIG. 299, the transistor group 521f, the transistor group 521e, and the like), the output current is large, resulting in an unnatural image display.
[0764]
The embodiment of FIG. 301 is an embodiment in which a transistor group 521f having a large number of unit transistors 484 is divided into a plurality of parts. A conceptual diagram of the layout in the chip 14 is shown in FIG. That is, the transistor group 521 corresponding to the 1-bit gradation signal is divided into a plurality of sub-transistor groups 521. Note that the sub-transistor group 521 to be divided is not limited to being divided equally (in FIG. 301, the unit transistor 484 is divided into two pieces each having 16 pieces). For example, the transistor group 521f1 may be composed of 20 unit transistors, and the transistor group 521f2 may be composed of the remaining 12 unit transistors. It goes without saying that the above matters can be applied to other embodiments of the present invention.
[0765]
The transistor group 521f includes 32 unit transistors 484. In FIG. 301, the pixel group is divided into two, and is divided into a transistor group 521f1 and a transistor group 521f2 formed of 16 unit transistors. Further, the formation positions of the transistor group 521f1 and the transistor group 521f2 are separated from each other in the chip. Specifically, as illustrated in FIG. 327, a transistor group 521e is disposed between the transistor group 521f1 and the transistor group 521f2. The division is preferably performed by a multiple of 8. This is because layout becomes easy and gradation control becomes easy.
[0766]
The operation in FIG. 301 is the same as that in FIGS. When the switch 481f is turned on, the program current Iw flows through the transistor group 521f1 and the transistor group 521f2. When the switch 481e is turned on, the program current Iw flows through the transistor group 521e. As described above, the corresponding switch 481 is ON / OFF controlled according to the image data, and the program current Iw flows through the corresponding transistor group 521 and is applied to the source signal line 18.
The embodiment of FIG. 302 is an embodiment in which the transistor group 521 is further divided into a number of parts in comparison with FIG. The transistor group 521f includes 32 unit transistors 484. In FIG. 302, the pixel group is divided into four, and divided into a transistor group 521f1, a transistor group 521f2, a transistor group 521f3, and a transistor group 521f4, each including eight unit transistors. The transistor group 521e is also divided into a transistor group 521e1 and a transistor group 521e2. Further, the layout positions of the transistor group 521a, the transistor group 521b, the transistor group 521c, and the transistor group 521d are changed from those in FIG.
[0767]
The operation in FIG. 302 is the same as that in FIGS. When the switch 481f is turned on, the program current Iw flows through the transistor group 521f1, the transistor group 521f2, the transistor group 521f3, and the transistor group 521f4. When the switch 481e is turned on, the program current Iw flows through the transistor group 521e1 and the transistor group 521e2. As described above, the corresponding switch 481 is ON / OFF controlled according to the image data, and the program current Iw flows through the corresponding transistor group 521 and is applied to the source signal line 18.
[0768]
The above embodiment has been described by exemplifying the case of monochromatic display for easy explanation. In the following description, color display by R, G, and B is exemplified. The following embodiments exemplify the three primary colors of RGB. However, the present invention is not limited to this, and may be replaced with the three primary colors of cyan, yellow, and magenta. Needless to say, the present invention can also be applied to two-color display. Further, the present invention can be applied to six-color display such as R, G, B, cyan, yellow, and magenta.
The following embodiments exemplify the case of color display, but it goes without saying that the layout, driving method, configuration, operation, etc. described in FIGS. 299, 300, 301 and the like can be combined. In addition, although the R, G, and B layouts are used, this can be considered as a single color. For example, the neighbor of R in FIG. 303 is G and the neighbor is B. However, all of these may be considered as a single color transistor group 521. That is, according to the present invention, output variation is reduced by dispersing unit transistors constituting the transistor group 521 under certain conditions. Therefore, if it is considered that the output variation can be reduced by replacing the layout of the adjacent transistor group 521, the effect is exhibited even if they are not distinguished by RGB.
[0769]
FIG. 303 shows the arrangement of FIGS. 48 and 166 expressed in RGB. A conceptual diagram of the layout is shown in FIG. Note that the switch 481 and the like are omitted for ease of illustration. For ease of explanation, “a b c de f” is added to the layout position in the horizontal direction (short side direction of the chip), and “1 2 3” in the vertical direction (long side direction of the chip). 4 5 6 "and the symbol are added. The layout position for explanation is expressed as “a1”, “d3”, and the like.
[0770]
FIG. 304 shows an embodiment of the present invention. RGB transistor groups 521 are arranged at three positions 1, 2, and 3, and are repeatedly laid out. In red (R), the transistor group 521f is arranged at “f1”, the transistor group 521e is arranged at “e2”, the transistor group 521d is arranged at “d3”, the transistor group 521c is arranged at “c1”, The transistor group 521b is arranged at “b2”, and the transistor group 521a is arranged at “a3”. As described above, the layout position is changed.
[0771]
In green (G), the transistor group 521f is arranged at “f2”, the transistor group 521e is arranged at “e3”, the transistor group 521d is arranged at “d1”, the transistor group 521c is arranged at “c2”, The transistor group 521b is arranged at “b3”, and the transistor group 521a is arranged at “a1”. As described above, the layout position is changed.
[0772]
Similarly, in blue (B), the transistor group 521f is arranged at “f3”, the transistor group 521e is arranged at “e1”, the transistor group 521d is arranged at “d2”, and the transistor group 521c is arranged at “c3”. The transistor group 521b is arranged at “b1”, and the transistor group 521a is arranged at “a2”. As described above, the layout position is changed.
[0773]
As described above, instead of making the layout position of the transistor group 521 linear as shown in FIG. 303, the unit constituting the transistor group 521 is replaced by “1”, “2”, “3” positions. The characteristics of the transistor 484 are not biased, and variations in the program current Iw from each output terminal can be reduced. In addition, as illustrated in FIG. 300, a plurality of transistor groups 521 may be formed or arranged, and may be switched and selected in a 1F cycle or the like. Further, the transistor group 521 may be divided as shown in FIGS. 301 and 302. Needless to say, the arrangement of the transistor groups 521 may be interchanged. Needless to say, the above matters can be applied to other embodiments of the present invention.
[0774]
As described above, the effect of reducing the variation in the output current by changing the layout position is an effect that can be exhibited without using RGB as shown in FIG. Therefore, if it is considered that the output variation can be reduced by replacing the layout of the adjacent transistor group 521, the effect is exhibited even if they are not distinguished by RGB.
[0775]
FIG. 304 shows an example in which the transistor group 521 is replaced by a set of three layout lines “1 2 3”, “4, 5, 6”. FIG. 305 shows an embodiment in which the transistor group 521 to be selected line by line is changed.
[0776]
To illustrate red (R), the transistor group 521f is arranged in “f1”, the transistor group 521e is arranged in “e2”, the transistor group 521d is arranged in “d3”, and the transistor group 521c is “ The transistor group 521b is disposed at “b5”, and the transistor group 521a is disposed at “a6”. As described above, the layout position is changed.
[0777]
Similarly, when green (G) is described as an example, the transistor group 521f is arranged in “f2”, the transistor group 521e is arranged in “e3”, the transistor group 521d is arranged in “d4”, and the transistor group 521c. Is arranged at “c5”, the transistor group 521b is arranged at “b6”, and the transistor group 521a is arranged at “a7”. As described above, the layout position of the transistor group 521 selected for each row is changed.
[0778]
In the embodiment of FIG. 306, a transistor group 521L (unit transistor 484 controlled by the L0 to L4 terminals in FIG. 56) that operates mainly for low gradation display, and a transistor group 521H (H0 of FIG. 57) that operates in high gradation display. The layout position of the unit transistor 484) controlled by the .about.H5 terminals is changed.
[0779]
In FIG. 306, the red (R) transistor group 521L is arranged at the “a1” position, and the transistor group 521H is arranged at “b1”. The green (G) transistor group 521L is arranged at the “a2” position, and the transistor group 521H is arranged at the “b2” position. The blue (B) transistor group 521L is arranged at the “a3” position, and the transistor group 521H is arranged at the “b3” position.
[0780]
The next red (R) transistor group 521H is arranged at the “a4” position, and the transistor group 521L is arranged at “b4”. The green (G) transistor group 521H is arranged at the “a5” position, and the transistor group 521L is arranged at the “b5” position. The blue (B) transistor group 521H is arranged at the “a6” position, and the transistor group 521L is arranged at the “b6” position. The following is repeated.
[0781]
In the layout of FIG. 306, when attention is paid to R, it can be seen that the arrangement of the transistor group 521H and the transistor group 521L of the adjacent R output current circuit is alternately changed (replaced). As described above, the output variation can be reduced by replacing the layout of the adjacent transistor group 521.
[0782]
The above is the case of RGB. If it is considered as a single color (if it is considered simply to change the layout position), the transistor group 521L is disposed at the “a1” position, the transistor group 521H is disposed at the “b1” position, and the transistor group 521H is disposed at the “b1” position. The transistor group 521L may be arranged at the “b2” position, the transistor group 521L may be arranged at the “a3” position, and the transistor group 521H may be arranged at the “b3” position (FIG. 308 shows the case of RGB. This is a case where RGB is not considered in FIG. 308).
[0783]
FIG. 307 shows an example in which a plurality of transistor groups 521L and transistor groups 521H are laid out in one row (“1 2 3 4 5...”). The transistor group 521 at the “a1” position and the “b1” position serves as an output of the source signal line 18 of R1 (red 1). The transistor group 521 at the “c1” position and the “d1” position serves as an output of the source signal line 18 of R2 (red 2). The transistor group 521 at the “e1” position and the “f1” position serves as an output of the source signal line 18 of R3 (red 3).
[0784]
Similarly, the transistor group 521 at the “a2” position and the “b2” position becomes the output of the source signal line 18 of G1 (green 1). The transistor group 521 at the “c2” position and the “d2” position serves as an output of the source signal line 18 of G2 (green 2). The transistor group 521 at the “e2” position and the “f2” position is the output of the source signal line 18 of G3 (green 3).
[0785]
Further, the transistor group 521 at the “a3” position and the “b3” position serves as an output of the source signal line 18 of B1 (blue 1). The transistor group 521 at the “c3” position and the “d3” position becomes the output of the source signal line 18 of B2 (blue 2). The transistor group 521 at the “e3” position and the “f3” position becomes the output of the source signal line 18 of B3 (blue 3). The following is repeated in the same manner.
[0786]
The embodiment in FIG. 308 is an embodiment in which a transistor group 521L in a low gradation region and a transistor group 521H in a high gradation region are arranged as a set. In FIG. 309, unit transistors corresponding to each bit of the low gradation region transistor group 521L and unit transistors corresponding to each bit of the high gradation region transistor group 521H are alternately (distributed). This is an example. As described above, the arrangement and distribution of the transistor group 521 of the present invention has a wide variety of configurations. By implementing the configuration of the present invention, there is no variation in the output current Iw, and a uniform image display can be realized.
[0787]
As described above, by considering the arrangement of the transistor group 521 and the like, uniform image display can be realized. Furthermore, a more uniform image display can be realized by implementing the driving method described below. However, it goes without saying that the drive system described below is effective even when implemented alone.
[0788]
First, description will be made with reference to FIG. The program current Iw is output by the number of unit transistors 484 in the transistor group 521 that are in an operating state. The gradation is 0 when all the unit transistors 484 are off, and the gradation is 63 when the unit transistors of all the transistor groups 521 are on.
[0789]
In the gradation 32, the unit transistor 484 of the transistor group 521f is on (the switch 481f is on and the other switches 481 are off). In the gray scale 31, the unit transistor 484 of the transistor group 521a, transistor group 521b, transistor group 521c, transistor group 521d, and transistor group 521e is on (the switch 481f is off and the other switch 481 is on). ).
[0790]
Therefore, the unit transistor 484 that is turned on is completely different between the gradation 32 and the gradation 31. For this reason, if there is a characteristic difference between the unit transistors of the transistor group 521f and the unit transistors of the other transistor groups 521, gradation skip occurs. In addition, variations in the output current to each source signal line 18 are easily noticeable.
[0791]
In response to this problem, the present invention implements the driving method shown in FIG. In order to facilitate understanding, the gradation 32 is illustrated as an example. The indication “32” on the display screen 50 indicates a white raster display of gradation 32 (only the transistor group 521f is operating). The indication “31” on the display screen 50 indicates a white raster display of gradation 31 (other than the transistor group 521f is operating). That is, the gradation 32 is displayed in the first F, the gradation 31 is displayed in the second F, and the gradation display 32 and the gradation 31 are alternately repeated to display an image. That is, to perform gradation display, image display is performed by operating another transistor group 521 without being fixed to one transistor group 521. As described above, by operating a large number of unit transistors 484 using a plurality of fields (frames) to display an image, output variation does not occur and uniform image display can be realized.
[0792]
The above operation is generally expressed as follows. In the first F, the video signal data is converted into on / off data of the switch 481 as it is. In the next second F, after the video signal data is decremented by 1, it is converted into on / off data of the switch 481. In the next third F, the video signal data is converted into ON / OFF data of the switch 481 as it is. In the next 4F, the video signal data is decremented by 1, and then converted into on / off data of the switch 481. The above operation is repeated to display an image. That is, the transistor group 521 contributing to image display operates uniformly. In the gradation 32, the transistor group 521f operates, and in the gradation 31 reduced by 1, the elements other than the transistor group 521f operate. Therefore, the unit transistors 484 of all the transistor groups 521 operate, and the variation in output current in image display is greatly reduced. The driving method is also easy to implement because it only determines whether the video signal is decremented by -1 in synchronization with the 1F signal. However, the gradation 0 cannot be -1 (the unit transistors 484 of all the transistor groups 521 are in the off state). Therefore, the gradation 0 remains 0.
[0793]
The image display is an intermediate image display between the video signal and the -1 video signal. However, this difference is slight. Further, the image display is only in a state where the luminance is slightly lowered. As an effect, characteristic variations of the transistor group 521 are not displayed, and a very uniform image display can be realized.
[0794]
In the embodiment, the video signal is assumed to be -1, but the present invention is not limited to this. The video signal may be incremented by one. That is, in the first F, the video signal data is converted into on / off data of the switch 481 as it is. In the next second F, after the video signal data is incremented by 1, it is converted into on / off data of the switch 481. In the next third F, the video signal data is converted into ON / OFF data of the switch 481 as it is. In the next 4F, after the video signal data is incremented by 1, it is converted to on / off data of the switch 481. The above operation is repeated to display an image.
[0795]
Furthermore, -1 and +1 may be combined. That is, in the first F, the video signal data is converted into on / off data of the switch 481 as it is. In the next second F, after the video signal data is decremented by 1, it is converted into on / off data of the switch 481. In the next third F, the video signal data is converted into ON / OFF data of the switch 481 as it is. In the next 4F, after the video signal data is incremented by 1, it is converted to on / off data of the switch 481. The above operation is repeated at a cycle of 4F to display an image.
[0796]
Although the video signal is assumed to be -1, the present invention is not limited to this. It is good also as -2 or more or +2 or more. The present invention aims to achieve uniform image display by averaging unit fields (frames) by operating unit transistors 484 other than unit transistors 484 of transistor group 521 corresponding to video signals. is there. Therefore, the size is not limited to changing the original video signal.
[0797]
In FIG. 310, the transistor group 521f is selected in the first F, and the transistor group 521 other than the transistor group 521f is selected in the second F to display an image. In addition, the transistor group 521f is selected repeatedly after the third F and the transistor group 521 other than the transistor group 521 is operated in the fourth F. As described above, the variation in the output current can be averaged by alternately operating the plurality of transistor groups 521 and writing the program current Iw to the pixels, thereby realizing a uniform image display.
[0798]
In FIG. 310, it is more appropriate to change the unit transistor of the transistor group 521 to be turned on rather than to select and switch the transistor group 521 to be written to the pixel 16 for each field (frame). It is appropriate to operate 521 or add another transistor group 521. However, here, for the sake of explanation, the expression “switching” is adopted to facilitate uniform display. It was. However, the present invention is not limited to this. As illustrated in FIG. 311, the transistor group 521 that outputs the program current Iw to be written to the pixels may be switched for each pixel row (or a plurality of pixel rows). FIG. 311 (a) conceptually illustrates the writing state of the first F screen 50. In FIG. 311 (a), the output current of the transistor group 521f is written in the odd-numbered pixel row, and the output current of the transistor group 521 other than the transistor group 521f is written in the even-numbered pixel row. In the second F, as shown in FIG. 311B, the output current of the transistor group 521f is written in the even-numbered pixel row, and the output current of the transistor group 521 other than the transistor group 521f is written in the odd-numbered pixel row. This operation is repeated alternately in subsequent fields (frames).
In the above embodiment, only the gradation 32 is illustrated for easy understanding. In general, the video signal conversion described with reference to FIG. 310 is performed.
[0799]
In FIG. 311, the transistor group 521 to be written to the pixel 16 is switched for each pixel row or a plurality of pixel rows, and the transistor group 521 to be written to the pixel 16 is switched for each frame (field) or a plurality of frames (fields). By operating as described above, the current written to the pixels 16 can be averaged, and variations in image display can be reduced.
[0800]
In FIG. 311, uniform display is realized by selecting and switching the transistor group 521 to be written to the pixel 16 for each pixel row and switching the transistor group 521 to be written to the pixel 16 for each frame (field). However, the present invention is not limited to this. As illustrated in FIG. 312, the transistor group 521 that outputs the program current Iw written to the pixel may be switched for each pixel column (or a plurality of pixel columns). FIG. 311 (a) conceptually illustrates the writing state of the first F screen 50. In FIG. 311 (a), the output current of the transistor group 521f is written in the odd pixel column, and the output current of the transistor group 521 other than the transistor group 521f is written in the even pixel column. In the second F, as shown in FIG. 311 (b), the output current of the transistor group 521f is written in the even pixel column, and the output current of the transistor group 521 other than the transistor group 521f is written in the odd pixel column. This operation is repeated alternately in subsequent fields (frames).
[0801]
In FIG. 311, the transistor group 521 to be written to the pixel 16 is switched for each pixel column or a plurality of pixel columns, and the transistor group 521 to be written to the pixel 16 is switched for each frame (field) or a plurality of frames (fields). By operating as described above, the current written to the pixels 16 can be averaged, and variations in image display can be reduced.
In FIG. 311, the transistor group 521 to be written to the pixel 16 is changed for each pixel row, and in FIG. 326, the transistor group 521 to be written to the pixel 16 is changed for each pixel column. However, the present invention is not limited to this. For example, FIG. 311 and FIG. 312 may be combined. That is, the transistor group 521 to be written to the adjacent pixel row is changed, and the transistor group 521 to be written to the adjacent pixel column is changed. Needless to say, the present invention is not limited to adjacent pixel rows or pixel columns, and the transistor group 521 to be written to the pixels 16 may be changed by combining a plurality of pixel rows or a plurality of pixel columns. Further, the transistor group 521 to be written to the pixel 16 by R, G, and B may be changed.
[0802]
Needless to say, the concept of switching the transistor group 521 in the field (frame), the pixel row, and the pixel column can be applied to other embodiments of the present invention.
[0803]
In the above embodiment, the source driver IC 14 is expressed. However, the present invention is not limited to this. Needless to say, the present invention can also be applied to the source driver circuit 14 directly formed on the substrate 71 by the low temperature polysilicon technology, the high temperature polysilicon technology, the CGS technology, or the like.
[0804]
In the above embodiment, uniform display is realized by the source driver circuit (IC) 14 or by a driving method. The embodiment described below is a system that makes the characteristic variation unnoticeable mainly by considering the pixel arrangement of the display panel. Of course, a further characteristic effect can be exhibited by combining with the manufacturing method described in FIG. Further, by combining with the configuration and driving method described in FIGS. 299 to 312 and the like, a further characteristic effect can be exhibited. Further, by combining with other driving methods, configurations, specifications, and the like described in this specification, further characteristic effects can be exhibited.
[0805]
FIG. 313 is a pixel layout in the embodiment of the present invention. For ease of explanation, only one gate signal line 17a (G1, G2, G3,...) Is shown in the pixel 16. The source signal line 18 (S1, S2, S3, S4,...) Is used. The pixel 16 is described as P, and the pixel position is indicated by (m, n). Also, RGB is not represented.
[0806]
In FIG. 313, the source signal lines 18 and the gate signal lines 17a are linearly arranged in a matrix. The pixel P is connected to the gate signal line G3 with P (3,1), P (2,2), P (3,3), P (2,4), P (3,5). . Further, P (4,1), P (3,2), P (4,3), P (3,4), P (4,5),... Are connected to the gate signal line G4. FIG. 314 shows the pixel 16 into which the program current is written when the gate signal line 17a is selected in FIG. 313 for easy understanding.
[0807]
That is, in FIG. 314, when one gate signal line G is selected, the program current Iw is written to the pixels 16 at positions shifted by one pixel row alternately. Of course, the video current output from the source driver circuit 14 is controlled in accordance with the pixel position to be written.
[0808]
As shown in FIG. 313, since the pixel rows to be written are not linear (they are written at alternate vertical positions over two pixel rows), even if the program current Iw output from the source driver circuit 14 varies, In FIG. 314, since the writing is performed in a zigzag manner in two pixel rows, the variation is not conspicuous.
[0809]
FIG. 315 is a pixel layout in the second embodiment of the present invention. In FIG. 315, the source signal lines 18 and the gate signal lines 17a are linearly arranged in a matrix. The pixel P is connected to the gate signal line G3 by P (3,1), P (3,2), P (2,3), P (2,4), P (3,5), P (3,6).・ ・ Connected with Further, P (4,1), P (4,2), P (3,3), P (3,4), P (4,5), P (4,6),.・ It is connected to. FIG. 316 illustrates the pixel 16 into which the program current is written when the gate signal line 17a is selected in FIG.
[0810]
In other words, in FIG. 316, when one gate signal line G is selected, the program current Iw is written to the pixel 16 at a position shifted by one pixel row alternately every two pixel columns. Of course, the video current output from the source driver circuit 14 is controlled in accordance with the pixel position to be written.
[0811]
As shown in FIG. 315, since the pixel rows to be written are not linear (they are written at alternate vertical positions over two pixel rows), even if the program current Iw output from the source driver circuit 14 varies, In FIG. 316, since the writing is performed in a zigzag manner in two pixel rows, the variation is not conspicuous.
[0812]
In FIG. 317, the positions of the pixels 16 are delta arranged in the direction of the gate signal line 17a. In FIG. 317, the source signal line 18 is formed linearly. The gate signal line 17a is formed in a zigzag manner so as to be shifted by 1/2 pixel. The pixel P is connected to the gate signal line G2 by P (2,1), P (2,2), P (2,3), P (2,4), P (2,5), P (2,6).・ ・ Connected with Further, P (3,1), P (3,2), P (3,3), P (3,4), P (3,5), P (3,6),.・ It is connected to. FIG. 318 shows the pixel 16 into which the program current is written when the gate signal line 17a is selected in FIG.
[0813]
In other words, in FIG. 318, when one gate signal line G is selected, the program current Iw is written to the pixel 16 at a position shifted by half a pixel row alternately. Of course, the video current output from the source driver circuit 14 is controlled in accordance with the pixel position to be written.
[0814]
In FIG. 318, since the pixel rows to be written are not linear (the pixel rows are written alternately at the upper and lower positions), even if the program current Iw output from the source driver circuit 14 varies, the variation does not occur. Inconspicuous.
[0815]
In FIG. 319, the position of the pixel 16 is shifted by one pixel in the direction of the gate signal line 17a. In FIG. 319, the source signal line 18 is formed linearly. The gate signal line 17a is formed zigzag pixel by pixel. The pixel P is connected to the gate signal line G3 by P (3,1), P (2,2), P (3,3), P (2,4), P (3,5), P (2,6 ) ... and connected. The gate signal line G3 includes P (4,1), P (3,2), P (4,3), P (3,4), P (4,5), P (3,6). ... and connected.
[0816]
That is, in FIG. 319, when one gate signal line G is selected, the program current Iw is written to the pixels 16 at positions shifted by one pixel row alternately. Of course, the video current output from the source driver circuit 14 is controlled in accordance with the pixel position to be written. In FIG. 319, since the pixel rows to be written are not linear (written at alternate upper and lower positions), even if the program current Iw output from the source driver circuit 14 varies, the variation is not conspicuous.
[0817]
In FIG. 320, the pixel 16 position is delta-arranged in the direction of the source signal line 17a. In FIG. 320, the gate signal line 17a is formed linearly. The source signal line 18 is formed in a zigzag so as to be shifted by 1/2 pixel. The pixel P is connected to the source signal line S2 by P (1,2), P (2,2), P (3,2), P (4,2), P (5,2), P (6,3).・ ・ Connected with Further, P (1,3), P (2,3), P (3,3), P (4,3), P (5,3), P (6,3),.・ It is connected to.
[0818]
That is, in FIG. 320, when one gate signal line G is selected, the program current Iw is written to the pixel 16 at a position shifted by 1/2 pixel row alternately by one pixel row in the left-right direction. Of course, the video current output from the source driver circuit 14 is controlled in accordance with the pixel position to be written. In FIG. 320, since the pixel row to be written is not linear (the pixel pixel is written with a shift of 1/2 pixel in the horizontal direction over two pixel rows), even if the program current Iw output from the source driver circuit 14 varies, The variation is inconspicuous.
[0819]
FIG. 321 shows that the pixel 16 position is shifted by one pixel in the direction of the source signal line 18. In FIG. 321, the gate signal line 17a is formed linearly. The source signal line 18 is formed zigzag pixel by pixel. The pixel P is connected to the source signal line S3 by P (1,2), P (2,2), P (3,2), P (4,3), P (5,2), P (6,3 ) ... and connected. The source signal line S4 includes P (1,3), P (2,4), P (3,3), P (4,4), P (5,3), P (6,4). ... and connected.
[0820]
That is, in FIG. 321, when one gate signal line G is selected, the program current Iw is written to the pixels 16 at positions shifted by one pixel column alternately. Of course, the video current output from the source driver circuit 14 is controlled in accordance with the pixel position to be written. In FIG. 321, since the pixel columns to be written are not linear (written at alternate left and right positions), even if the program current Iw output from the source driver circuit 14 varies, the variation is not conspicuous.
[0821]
Needless to say, as shown in FIGS. 174 and 175, the transistor groups 521 may be interchanged.
[0822]
In FIGS. 167, 168, and 169, the current of the transistor 472b is defined by the resistor R1, but the current is not limited to this, and may be electronic volumes 451a and 451b as shown in FIG. 170, the electronic volume 451a and the electronic volume 451b can be operated independently. Therefore, the value of the current flowing through the transistor 472a1 and the transistor 472a2 can be changed. Therefore, it is possible to adjust the output current slope of the left and right output stages 521c of the chip. Note that one electronic volume 451 may be provided as shown in FIG. 171, and the two operational amplifiers 722 may be controlled. Also, the sleep switch 631 has been described with reference to FIG. Similarly, it goes without saying that a sleep switch may be arranged or formed as shown in FIG.
[0823]
Since the number of unit transistors 484 is very large in the one-stage configuration of the current mirror of FIGS. 166 to 172, the driver circuit output stage of the source driver IC (circuit) 14 will be described. For ease of explanation, FIGS. 168 and 169 will be described as an example. However, since the description relates to the number and total area of the transistors 473b and the number and total area of the unit transistors 484, it goes without saying that the description can be applied to other embodiments.
[0824]
In FIGS. 168 and 169, the total area of the transistors 473b in the transistor group 521b (WL size of the transistors 473b in the transistor group 521b × number of transistors 473b) is Sb. Note that in the case where the transistor group 521b is provided on the left and right of the gate wiring 581 as in FIGS. 168 and 169, the area is doubled. As shown in FIG. 167, the two cases are the area of the transistor 473b × 2. Needless to say, when the transistor group 521b includes one transistor 473b, the transistor group 521b has the size of one transistor 473b.
[0825]
The total area of the unit transistors 484 in the transistor group 521c (WL size of the transistors 484 in the transistor group 521c × number of transistors 484) is Sc. Let n be the number of transistor groups 521c. n is 176 in the case of the QCIF + panel (when a reference current circuit is formed for each RGB).
[0826]
  The horizontal axis of FIG. 165 is Sc × n / Sb. The vertical axis is the fluctuation ratio, and the fluctuation ratio is the mostgoodThe situation is 1. As shown in FIG. 165, as Sc × n / Sb increases, the fluctuation ratio becomes worse. An increase in Sc × n / Sb indicates that the total area of the unit transistors 484 in the transistor group 521c is larger than the total area of the transistors 473b in the transistor group 521b when the number of output terminals n is constant. In this case, the fluctuation ratio becomes worse.
[0827]
The smaller Sc × n / Sb indicates that the total area of the unit transistors 484 in the transistor group 521c is smaller than the total area of the transistors 473b in the transistor group 521b when the number of output terminals n is constant. In this case, the fluctuation ratio becomes small.
[0828]
As for the variation allowable range, Sc × n / Sb is 50 or less. If Sc × n / Sb is 50 or less, the variation ratio is within an allowable range, and the potential variation of the gate wiring 581 becomes extremely small. Therefore, there is no occurrence of lateral crosstalk, and output variation is within an allowable range, so that a good image display can be realized. If Sc × n / Sb is 50 or less, it is an acceptable range, but if Sc × n / Sb is 5 or less, there is almost no effect. Conversely, Sb increases and the chip area of the source driver IC 14 increases. Accordingly, Sc × n / Sb is preferably 5 or more and 50 or less.
[0829]
FIG. 185 illustrates the relationship between the IC breakdown voltage and the output variation of the unit transistors. With respect to the variation ratio of the vertical axis, the variation of the unit transistor 484 is set to 1 by the 1.8 (V) breakdown voltage process. Note that FIG. 185 shows the output variation of the unit transistor 484 manufactured by each withstand voltage process when the shape L / W of the unit transistor 484 is 12 (μm) / 6 (μm). In addition, a plurality of unit transistors are formed in each IC withstand voltage process, and output current variation is obtained. However, the breakdown voltage process is 1.8 (V) breakdown voltage, 2.5 (V) breakdown voltage, 3.3 (V) breakdown voltage, 5 (V) breakdown voltage, 8 (V) breakdown voltage, 10 (V) breakdown voltage, 15 ( V) Breakdown such as withstand voltage. However, for ease of explanation, the variation of the transistors formed at each breakdown voltage is entered in a graph and connected by a straight line.
[0830]
From FIG. 185, until the IC withstand voltage is about 9 (V), the increase rate of the variation ratio (output current variation of the unit transistor 484) with respect to the IC process is small. However, when the IC withstand voltage is 10 (V) or more, the slope of the variation ratio with respect to the IC withstand voltage increases.
[0831]
In FIG. 185, the variation ratio within 3 is the variation allowable range in the 64 gradation to 256 gradation display. However, this variation ratio varies depending on the area of the unit transistor 484 and L / W. However, even if the shape of the unit transistor 484 is changed, there is almost no difference in the variation tendency of the variation ratio with respect to the IC breakdown voltage. When the IC withstand voltage is 9 to 10 (V) or more, the variation ratio tends to increase.
[0832]
On the other hand, the potential of the output terminal 681 of the source driver IC (circuit) 14 changes depending on the program current of the driving transistor 11 a of the pixel 16. The gate terminal potential Vw when the driving transistor 11a of the pixel 16 passes white raster (maximum white display) current is used. A gate terminal potential Vb when the driving transistor 11a of the pixel 16 passes a black raster (full black display) current is used. The absolute value of Vw−Vb needs to be 2 (V) or more. Further, when the Vw voltage is applied to the output terminal 681, the channel-to-channel voltage of the unit transistor 484 needs to be 0.5 (V).
[0833]
Therefore, the output terminal 681 (the terminal 681 is connected to the source signal line 18 and the gate terminal voltage of the driving transistor 11a of the pixel 16 is applied during current programming) from 0.5 (V) to ((Vw A voltage of −Vb) +0.5) (V) is applied. Since Vw−Vb is 2 (V), a maximum of 2 (V) +0.5 (V) = 2.5 (V) is applied to the terminal 681. Therefore, even if the output voltage (current) of the source driver IC 14 is a rail-to-rail output, the IC withstand voltage needs to be 2.5 (V). The required amplitude range of the output terminal 681 is 2.5 (V) or more.
[0834]
From the above, it is preferable to use a process with a withstand voltage of the source driver IC 14 of 2.5 (V) or more and 10 (V) or less. More preferably, the source driver IC 14 has a withstand voltage of 3 (V) or more and 9 (V) or less. The IC withstand voltage is equivalent to the maximum power supply voltage that can be used. The power supply voltage that can be used is a voltage that can be used at all times and is not an instantaneous withstand voltage.
[0835]
In the above description, the withstand voltage process of the source driver IC 12 is assumed to be a process of 2.5 (V) or more and 10 (V) or less. However, this withstand voltage is also applied to an embodiment (such as a low-temperature polysilicon process) in which the source driver circuit 14 is formed directly on the array substrate 71. The use withstand voltage of the source driver circuit 14 formed on the array substrate 71 may be as high as 15 (V) or more. In this case, the power supply voltage used for the source driver circuit 14 may be replaced with the IC withstand voltage shown in FIG. Even in the source driver IC 14, the IC withstand voltage may be replaced with the power supply voltage to be used.
[0836]
The area of the unit transistor 484 is correlated with variations in output current. FIG. 186 is a graph when the area of the unit transistor 484 is constant and the transistor width W of the unit transistor 484 is changed. In FIG. 186, the variation of the channel width W = 2 (μm) of the unit transistor 484 is 1.
[0837]
As shown in FIG. 186, the variation ratio of the unit transistor gradually increases from 2 (μm) to 9 to 10 (μm), and the variation ratio tends to increase when the unit transistor is 10 (μm) or more. Also, the variation ratio tends to increase when the channel width W = 2 (μm) or less.
[0838]
In FIG. 186, the variation ratio within 3 is the variation allowable range in the 64 gradation to 256 gradation display. However, this variation ratio varies depending on the area of the unit transistor 484. However, even if the area of the unit transistor 484 is changed, there is almost no difference in the variation tendency of the variation ratio with respect to the IC breakdown voltage.
[0839]
From the above, the channel width W of the unit transistor 484 is preferably 2 (μm) or more and 10 (μm) or less. More preferably, the channel width W of the unit transistor 484 is preferably 2 (μm) or more and 9 (μm) or less. In addition, the channel width W of the unit transistor 484 is preferably formed in the above range in order to prevent linking of the gate wiring 581 in FIG.
[0840]
FIG. 187 is a graph of L / W of the unit transistor 484 and a deviation (variation) from the target value. When the L / W ratio of the unit transistor 484 is 2 or less, the deviation from the target value is large (the slope of the straight line is large). However, as L / W increases, the deviation of the target value tends to decrease. When the L / W of the unit transistor 484 is 2 or more, the change in deviation from the target value is small. The deviation (variation) from the target value is L / W = 2 or more and 0.5% or less. Therefore, it can be adopted in the source driver circuit 14 as transistor accuracy.
[0841]
From the above, the L / W of the unit transistor 484 is preferably 2 or more. However, large L / W means that L becomes long, so that the transistor size becomes large. Therefore, L / W is preferably 40 or less.
[0841]
The magnitude of L / W also depends on the number of gradations. When the number of gradations is small, there is no problem even if the output current of the unit transistor 484 varies due to the kink because the difference between the gradations is large. However, in a display panel with a large number of gradations, the difference between the gradations is small, so that the number of gradations is reduced if the output current of the unit transistor 484 varies even slightly due to the influence of kink.
[0843]
In consideration of the above, the source driver circuit 14 of the present invention sets the number of gradations to K and L / W of the unit transistor 484 (L is the channel length of the unit transistor 484 and W is the channel width of the unit transistor). Time,
It is configured (formed) so as to satisfy the relationship of (√ (K / 16)) ≦ L / W ≦ and (√ (K / 16)) × 20.
[0844]
In FIG. 169 and the like, when the total area Sa of the transistors 473a in the transistor group 521a is set as the total area Sb of the transistors 473b in the transistor group 521b, the relationship between the total area Sa and the total area Sb has a correlation with the output variation. This relationship is illustrated in FIG. Refer to FIG. 185 for the variation ratio and the like.
[0845]
The variation ratio is set to 1 when the total area Sb: total area Sa = 2: 1 (Sa / Sb = 1/2). As can be seen from FIG. 188, when Sa / Sb is small, the variation ratio suddenly deteriorates. In particular, when Sa / Sb = 1/2 or less, it tends to be worse. When Sa / Sb is 1/2 or more, output variation is reduced. The reduction effect is moderate. Further, the output variation is within an allowable range at about Sa / Sb = 1/2. In view of the above, it is preferable to form such that 1/2 <= Sa / Sb. However, as Sa increases, the IC chip size also increases. Therefore, the upper limit is preferably Sa / Sb = 4. That is, the relationship of 1/2 <= Sa / Sb <= 4 is satisfied.
[0846]
A> = B means that A is B or more. A> B means that A is larger than B. A <= B means A is B or less. A <B means that A is smaller than B.
[0847]
Furthermore, it is preferable that the total area Sb and the total area Sa are substantially equal. Further, it is preferable that the number of unit transistors 484 with one output and the number of transistors 633b in the transistor group 521c be the same. That is, in the case of 64 gradation display, 63 unit transistors 484 of 1 output are formed. Therefore, 63 transistors 633b constituting the transistor group 521c are formed.
[0848]
In addition, the transistor group 521a, the transistor group 521b, the unit transistor group 521c, and the unit transistor 484 are preferably formed using transistors having a WL area within four times. More preferably, the transistor is configured with a transistor having a WL area within twice. Furthermore, it is preferable that all the transistors be the same size. That is, it is preferable that the current mirror circuit and the output current circuit 704 are configured by transistors having substantially the same shape.
[0849]
The total area Sa is set to be larger than the total area Sb. Preferably, it is configured to satisfy the relationship of 200Sb> = Sa> = 4Sb. Further, the total area of the transistors 633a constituting all the transistor groups 521b is set to be substantially equal to Sa.
[0850]
In the one-stage source driver circuit as shown in FIG. 191, particularly when an image is displayed on the display panel, the source signal line potential varies depending on the current applied to the source signal line 18. There is a problem that the gate wiring 581 of the source driver IC 14 which is good against this potential fluctuation is fluctuated (see FIG. 184). As shown in FIG. 184, linking occurs in the gate wiring 581 at the point where the video signal applied to the source signal line 18 changes. Since the potential of the gate wiring 581 changes due to linking, the gate potential of the unit transistor 484 changes and the output current fluctuates. In particular, the potential fluctuation of the gate wiring 581 becomes crosstalk (lateral crosstalk) along the gate signal line 17.
[0851]
This fluctuation (linking of the gate wiring 581 (see FIG. 184)) is influenced by the power supply voltage of the source driver IC. This is because the peak value of linking increases as the power supply voltage increases. Worst, it swings to the power supply voltage. The voltage of the gate wiring 581 has a steady value of 0.55 to 0.65 (V). Therefore, even if slight linking occurs, the fluctuation value of the magnitude of the output current is large.
[0852]
FIG. 163 shows the potential variation ratio of the gate wiring with reference to the time when the power supply voltage of the source driver IC 14 is 1.8 (V). The variation ratio increases as the power supply voltage of the source driver IC 14 increases. The allowable range of the fluctuation ratio is about 3. If the fluctuation ratio is larger than this, lateral crosstalk occurs. The variation ratio tends to increase with respect to the power supply voltage when the IC power supply voltage is 10 to 12 (V) or higher. Therefore, the power supply voltage of the source driver IC 14 needs to be 12 (V) or less.
[0853]
On the other hand, in order for the driving transistor 11a to pass a current from white display to black display, the potential of the source signal line 18 needs to be changed by a constant amplitude. This required amplitude range is 2.5 (V) or more. The required amplitude range is below the power supply voltage. This is because the output voltage of the source signal line 18 cannot exceed the power supply voltage of the IC.
[0854]
From the above, the power supply voltage of the source driver IC 14 needs to be 2.5 (V) or more and 12 (V) or less. By setting it within this range, fluctuations in the gate wiring 581 are suppressed to the specified range, and horizontal crosstalk does not occur, and a good image display can be realized.
[0855]
The wiring resistance of the gate wiring 581 is also a problem. In FIG. 167, the wiring resistance R (Ω) of the gate wiring 581 is a resistance of the entire wiring length from the transistor 473b1 to the transistor 473b2. Alternatively, the resistance is the total length of the gate wiring. The magnitude of the transient phenomenon of the gate wiring 581 also depends on one horizontal scanning period (1H). This is because if the 1H period is short, the influence of the transient phenomenon is large. The higher the wiring resistance R (Ω), the more likely the transient phenomenon occurs. This phenomenon becomes a problem particularly in the configuration of the one-stage current mirror connection shown in FIGS. 166 to 172. This is because the gate wiring 581 is long and the number of unit transistors 484 connected to one gate wiring 581 is large. Of course, it goes without saying that the multistage connection of FIG. 162 is also a problem.
[0856]
FIG. 164 is a graph in which the wiring resistance R (Ω) of the gate wiring 581, the 1H period T (sec), and the multiplication (R · T) are plotted on the horizontal axis and the variation ratio is plotted on the vertical axis. The fluctuation ratio of 1 is based on R · T = 100. As can be seen from FIG. 164, when R · T is 5 or less, the variation ratio tends to increase. Further, when R · T is 1000 or more, the variation ratio tends to increase. Therefore, R · T is preferably 5 or more and 1000 or less.
[0857]
Duty ratio is also an issue. This is because the variation of the source signal line 18 also increases due to the duty ratio. Here, the total area of the unit transistors 484 in the transistor group 521c (WL size of the transistors 484 in the transistor group 521c × number of transistors 484) is Sc.
[0858]
In FIG. 189, the horizontal axis represents the Sc × Duty ratio, and the vertical axis represents the fluctuation ratio. As can be seen from FIG. 189, the fluctuation ratio tends to increase when the Sc × Duty ratio is 50 or more. Further, the fluctuation allowable range is when the fluctuation ratio is 3 or less. Therefore, it is preferable to control so that the Sc × Duty ratio can be driven at 50 or less.
[0859]
The variation allowable range is that the Sc × Duty ratio b is 50 or less. If the Sc × Duty ratio is 50 or less, the fluctuation ratio is within an allowable range, and the potential fluctuation of the gate wiring 581 becomes extremely small. Therefore, there is no occurrence of lateral crosstalk, and output variation is within an allowable range, so that a good image display can be realized. If the Sc × Duty ratio is 50 or less, it is acceptable, but if the Sc × Duty ratio is 5 or less, there is almost no effect. Conversely, the chip area of the source driver IC 14 increases. Therefore, the Sc × Duty ratio is preferably 5 or more and 50 or less.
[0860]
In FIG. 211, the reference current Ic1 that flows through the transistor 473b1 and the reference current Ic2 that flows through the transistor 473b2 are adjusted so that the cascade connection between the source driver ICs 14a and 14b can be satisfactorily performed as illustrated in FIG. did.
[0861]
In FIG. 211, the reference currents Ic1 and Ic2 are adjusted. However, if the gate wiring 581 has a resistance value greater than or equal to a predetermined value, even if the reference current Ic1 flowing through the transistor 473b1 and the reference current Ic2 flowing through the transistor 473b2 are the same, the output current of FIG. The tilt is corrected. This is because the correction current Id for correcting the inclination flows through the gate wiring 581 as shown in FIG.
[0862]
In order to facilitate understanding, specific numerical values will be described. Ic1 = Ic2 = 10 (μA). At this time, the gate terminal voltage V1 of the transistor 473b1 = 0.60 (V) and the gate terminal voltage V2 of the transistor 473b2 = 0.61 (V). Since the difference between the reference current flowing through the transistor 473b2 and the reference current flowing through the transistor 473b1 needs to be within 1%, 1% of the reference current = 10 (μA) is 0.1 (μA). Therefore, (V2−V1) /0.1 (μA) = (0.61−0.60) (V) /0.1 (μA) = 100 (KΩ). Therefore, by setting the resistance value of the gate wiring 581 to 100 (KΩ), the slope of the output current is adjusted, and the difference between the output currents of the adjacent source driver ICs 14 is within 1%.
[0863]
The higher the resistance of the gate wiring 581, the smaller the magnitude of the correction current Id. However, if the resistance value of the gate wiring 581 is too high, the peak value of linking in FIG. 184 also increases and the occurrence of lateral crosstalk becomes significant. Therefore, an appropriate range exists for the resistance value of the gate wiring 581.
[0864]
The present invention is characterized in that all of the gate wiring 581 or at least a part of the gate wiring 581 is formed of a wiring made of polysilicon. Preferably, polysilicon other than the contact portion with the gate terminal of unit transistor 484 or the vicinity thereof is formed. The gate wiring 581 is formed or configured to have a target resistance value by adjusting the wiring width or by meandering.
[0865]
Suppression of the linking of the gate wiring can be achieved by setting the gate wiring 581 to a resistance value equal to or lower than a predetermined value. Further, this can be achieved by increasing the total area Sb of the transistor 473b (total area Sb of the transistor group 521b). Further, this can be achieved by increasing the reference current Ic.
[0866]
When the area of one output unit transistor 484 (total area of unit transistors 484 in one transistor group 521c) is S0, the total area Sb of transistors 473b of the transistor group 521b (when there are a plurality of transistor groups 521b as shown in FIG. 213) Is the total area of the transistors 473b of the plurality of transistor groups 521b). FIG. 192 shows the relationship when Sb / S0 is on the horizontal axis and allowable gate wiring resistance (KΩ) is on the vertical axis. The range below the solid line in FIG. 192 is an allowable range (a range that is not affected by the occurrence of linking). In other words, lateral crosstalk is practically acceptable.
[0867]
The horizontal axis in FIG. 192 is the size S0 of the unit transistor 484 per output with respect to the size Sb of the total transistor group 521b (in the case of 64 gradations, 63 unit transistors 484). Assuming that S0 is a fixed value, the resistance value that the gate wiring 581 can tolerate increases as Sb increases. This is because as Sb increases, the impedance with respect to the gate wiring 581 decreases and the stability increases.
[0868]
Since S0 generates an output current (program current), and the output variation needs to be a certain value or less, the size of S0 has a narrow design change range. On the other hand, there are design restrictions in order to set the resistance value of the gate wiring 581 to a predetermined value. In order to increase the resistance of the gate wiring 581, there are a problem that the wiring becomes thin and disconnection occurs, and a problem of stability. Further, increasing Sb increases the chip area and the cost. Therefore, it is preferable to set Sb / S0 to 50 or less because of the problem of the chip size of the source driver IC 14, and Sb / S0 is set to 5 or more because of restrictions such as stable design of the gate wiring 581 and problems of linking. It is preferable. Therefore, it is necessary to satisfy the condition of 5 <= Sb / S0 <= 50.
[0869]
From the graph (solid line) in FIG. 192, the slope of the solid line curve becomes gentler as Sb / S0 becomes smaller. Further, when Sb / S0 is 15 or more, the inclination tends to be constant. Therefore, when Sb / S0 is 5 or more and 15 or less, the resistance value of the gate wiring 581 needs to be 400 (KΩ) or less. Further, when Sb / S0 is 15 or more and 50 or less, it is necessary to set Sb / S0 × 24 (KΩ) or less. For example, when Sb / S0 = 50, it is necessary to set it to 50 × 24 = 1200 (KΩ) or less.
[0870]
There is a correlation between the reference current Ic flowing through the transistor 473b and the allowable gate wiring resistance. This is because the larger the reference current Ic, the lower the impedance when the gate wiring 581 is viewed from the transistor 473b. FIG. 193 shows the relationship. In FIG. 193, the horizontal axis represents the reference current Ic (μA) flowing through the transistor 473b (or the transistor group 521b). The vertical axis represents allowable gate wiring resistance (KΩ). The range below the solid line in FIG. 193 is an allowable range (a range that is not affected by the occurrence of linking). In other words, lateral crosstalk is practically acceptable.
[0871]
When the reference current Ic is increased, the stability of the gate wiring 581 is improved. However, the reactive current consumed by the source driver IC 14 increases, and the potential of the gate wiring 581 also increases. For this reason, the reference current Ic needs to be 50 (μA) or less.
[0872]
If the reference current Ic is reduced, the stability of the gate wiring 581 decreases, so that the resistance value of the gate wiring 581 needs to be decreased. However, when the reference current is lowered below a certain value, the variation in the output current from the unit transistor 521c increases. That is, the stability of the output current is lost. Therefore, the reference current Ic needs to be 2 (μA) or more. From the above, the reference current Ic flowing through the transistor 473b needs to be 2 (μA) or more and 50 (μA) or less.
[0873]
The graph (solid line) in FIG. 193 can be approximated by two straight lines. When Ic is 2 (μA) or more and 15 (μA) or less, the resistance value (MΩ) of the gate wiring 581 needs to be 0.04 × Ic (MΩ) or less. For example, if Ic = 15 (μA), the resistance value of the gate wiring 581 needs to satisfy the condition of 0.04 × 15 = 0.6 (MΩ) or less.
[0874]
When Ic is 15 (μA) or more and 50 (μA) or less, the resistance value (MΩ) of the gate wiring 581 needs to be 0.025 × Ic (MΩ) or less. For example, if Ic = 50 (μA), the resistance value of the gate wiring 581 needs to satisfy the condition of 0.025 × 50 = 1.25 (MΩ) or less.
[0875]
There is also a correlation between a period in which one pixel row is selected (one horizontal scanning period (1H)) and the resistance R (KΩ) of the gate wiring 581 × the length D (m) of the gate wiring 581. This is because the shorter the period of 1H, the shorter the period required for the potential of the gate wiring 581 to return to the normal value. Further, as shown in FIG. 211, when the gate wiring 581 length D (= chip length of the driver IC) becomes longer, the potential fluctuation of the unit transistor group 521c farthest from the transistor 473b exceeds the allowable range. This phenomenon is presumed to be caused by the parasitic capacitance between the unit transistor 484 and the source signal line 18. That is, when the chip length D of the source driver IC 14 is increased, it is necessary to consider not only the simple resistance value of the gate wiring 581 but also the potential fluctuation of the gate wiring 581 due to parasitic capacitance.
[0876]
In FIG. 195, the horizontal axis represents one horizontal scanning period (μ seconds). The vertical axis represents the product of gate wiring resistance (KΩ) and chip length D (m). The range below the solid line in FIG. 195 is the allowable range. As for R · D, 9 (KΩ · m) is the production limit of the source driver IC. Above this, the cost increases and is not practical. On the other hand, when R · D is 0.05 or less, the current Id in FIG. 191 becomes too large, and the deviation of the adjacent output current becomes too large. Therefore, R · D (KΩ · m) needs to be 0.05 or more and 9 or less.
[0877]
When the transistor 11 constituting the pixel 16 is configured by a P channel, the program current flows in the direction from the pixel 16 to the source signal line 18. Therefore, the unit transistor 484 (see FIGS. 48 and 57) of the source driver circuit needs to be formed of an N-channel transistor. In other words, the source driver circuit 14 needs to be configured to draw the program current Iw.
[0878]
Therefore, when the driving transistor 11a of the pixel 16 (in the case of FIG. 1) is a P-channel transistor, the unit transistor 484 is configured with an N-channel transistor so that the source driver circuit 14 always draws the program current Iw. In order to form the source driver circuit 14 on the array substrate 71, it is necessary to use both an N channel mask (process) and a P channel mask (process). Describing conceptually, the display panel (display device) of the present invention comprises the pixel 16 and the gate driver circuit 12 by P-channel transistors, and the source current source transistor of the source driver by N-channel.
[0879]
Therefore, the transistor 11 of the pixel 16 is formed by a P-channel transistor, and the gate driver circuit 12 is formed by a P-channel transistor. Thus, by forming both the transistor 11 and the gate driver circuit 12 of the pixel 16 with P-channel transistors, the cost of the substrate 71 can be reduced. However, the source driver 14 needs to form the unit transistor 484 as an N-channel transistor. Therefore, the source driver circuit 14 cannot be formed directly on the substrate 71. Therefore, the source driver circuit 14 is manufactured separately using a silicon chip or the like and mounted on the substrate 71. That is, the present invention has a configuration in which a source driver IC 14 (means for outputting a program current as a video signal) is externally attached.
[0880]
Although the source driver circuit 14 is formed of a silicon chip, the present invention is not limited to this. For example, a large number of glass substrates may be simultaneously formed by low-temperature polysilicon technology, cut into chips, and loaded on the substrate 71. Although the description has been made assuming that the source driver circuit is loaded on the substrate 71, the present invention is not limited to loading. Any form may be used as long as the output terminal 681 of the source driver circuit 14 is connected to the source signal line 18 of the substrate 71. For example, a method of connecting the source driver circuit 14 to the source signal line 18 by TAB technology is exemplified. By separately forming the source driver circuit 14 on a silicon chip or the like, variation in output current can be reduced and a good image display can be realized. Moreover, cost reduction is possible.
[0881]
Further, the configuration in which the selection transistor of the pixel 16 is configured by a P channel and the gate driver circuit is configured by a P channel transistor is not limited to a self-luminous device (display panel or display device) such as an organic EL. For example, the present invention can be applied to a liquid crystal display device and FED (field emission display).
[0882]
When the switching transistors 11b and 11c of the pixel 16 are formed of P-channel transistors, the pixel 16 is selected by Vgh. The pixel 16 is in a non-selected state by Vgl. As described before, the voltage penetrates when the gate signal line 17a changes from on (Vgl) to off (Vgh) (penetration voltage). When the driving transistor 11a of the pixel 16 is formed of a P-channel transistor, the current does not flow through the transistor 11a due to the punch-through voltage in the black display state. Therefore, good black display can be realized. It is difficult to realize black display, which is a problem of the current driving method.
[0883]
In the present invention, the on-voltage is Vgh by configuring the gate driver circuit 12 with a P-channel transistor. Therefore, matching with the pixel 16 formed by the P channel transistor is good. Further, in order to exert the effect of improving the black display, the driving transistor 11a and the source signal are generated from the anode voltage Vdd as in the configuration of the pixel 16 in FIGS. 1, 2, 32, 113, and 116. It is important to configure the program current Iw to flow into the unit transistor 484 of the source driver circuit 14 via the line 18. Therefore, it is excellent synergistic effect that the gate driver circuit 12 and the pixel 16 are composed of P channel transistors, the source driver circuit 14 is mounted on the substrate, and the unit transistors 484 of the source driver circuit 14 are composed of N channel transistors. Demonstrate. Further, the unit transistor 484 formed by the N channel has a smaller variation in output current than the unit transistor 484 formed by the P channel. When compared with the transistor 484 having the same area (W · L), the variation in output current of the N-channel unit transistor 484 is 1 / 1.5 to 1/2 compared to the P-channel unit transistor 484. . For this reason, the unit transistor 484 of the source driver IC 14 is preferably formed of an N channel.
[0884]
The same applies to FIG. 42B. In FIG. 42B, current does not flow into the unit transistor 484 of the source driver circuit 14 via the driving transistor 11b. However, the configuration is such that the program current Iw flows from the anode voltage Vdd into the unit transistor 484 of the source driver circuit 14 via the programming transistor 11 a and the source signal line 18. Therefore, as in FIG. 1, the gate driver circuit 12 and the pixel 16 are configured by P-channel transistors, the source driver circuit 14 is mounted on the substrate, and the unit transistors 484 of the source driver circuit 14 are configured by N-channel transistors. Exerts an excellent synergistic effect.
[0885]
In the present invention, the driving transistor 11a of the pixel 16 is configured by the P channel, and the switching transistors 11b and 11c are configured by the P channel. Further, the unit transistor 484 in the output stage of the source driver IC 14 is configured with N channels. Preferably, the gate driver circuit 12 is composed of a P-channel transistor.
[0886]
Needless to say, the above-described reverse configuration is effective. The driving transistor 11a of the pixel 16 is configured with an N channel, and the switching transistors 11b and 11c are configured with an N channel. Further, the unit transistor 484 in the output stage of the source driver IC 14 is configured as a P channel. Preferably, the gate driver circuit 12 is composed of an N channel transistor. This configuration is also a configuration of the present invention.
[0887]
Hereinafter, the reference current circuit will be described. As shown in FIG. 68, the reference current circuit 691 is formed (arranged) for each of R, G, and B. Further, the reference current circuits 691R, 691G, and 691B are arranged close to each other.
[0888]
  R reference current circuit691In R, a volume (electronic volume) 491R for adjusting the reference current is arranged, and the G reference current circuit691In G, a volume (electronic volume) 491G for adjusting a reference current is arranged, and a reference current circuit for B is arranged.691In B, a volume (electronic volume) 491B for adjusting the reference current is arranged.
[0889]
Note that the volume 491 and the like are preferably configured to change with temperature so that the temperature characteristics of the EL element 15 can be compensated. 69, the reference current circuit 691 is controlled by a current control circuit 692. By controlling (adjusting) the reference current, the unit current output from the unit transistor 484 can be changed.
[0890]
In the current output method of the present invention described above (the source driver of the liquid crystal display panel is a voltage output method (a signal is a voltage step)), a plurality of unit currents proportional to the reference current are combined based on the reference current. The program current Iw is output. Therefore, it is important that the reference current can be accurately generated without variation between chips.
[0891]
FIG. 331 shows an example. 49 and 162, the reference current is created by the resistor 471. In FIG. 167, the reference current is created by the resistor R1. In FIG. 331, the resistor 471 in FIG. 68 is replaced with a transistor, and the current flowing through the transistor 3314 forming a current mirror circuit with this transistor is controlled by using an operational amplifier 722 or the like (see FIG. 170 and the like). The transistor 3314 and the transistor form a current mirror circuit. If the current mirror magnification is 1, the current flowing through the transistor 3313 becomes the reference current. Note that 654 described in FIG. 331 and the like is a circuit for generating a program current Iw.
[0892]
The output voltage of the operational amplifier 722 is input to the N-channel transistor 3313, and the current flowing through the transistor 3313 flows through the external resistor 531a. The resistor 531a is a fixed chip resistor. Basically, only the resistor 531a is required. The resistor 531b is a resistance element whose resistance value changes with temperature, such as a posistor or a thermistor. The resistor 531a is used to compensate for the temperature characteristics of the EL element 15. The resistor 531a is inserted or arranged in parallel or in series with the resistor 531b in accordance with the temperature of the EL element 15 particularly (to compensate). Also in FIG. 170 and the like, the resistor 531b may be formed or arranged in parallel or in series with the resistor R1. In the following description, the resistor 531a and the resistor 531b are regarded as one resistor 531 for ease of explanation.
[0893]
The resistor 531a is a chip resistor. Therefore, those with an accuracy of 1% or more can be easily obtained. If the resistor is configured in the IC using diffusion resistance technology or a polysilicon pattern, the resistance value accuracy is very poor. Therefore, it is preferable that the resistor 531a that determines the reference current is a highly accurate external resistor. The chip resistor 531a is attached to the input terminal 681a. In particular, in the EL display panel, the temperature characteristics of the EL element 15 are different for each RGB. Therefore, three external resistors 531a for each RGB are required.
[0894]
The terminal voltage of the resistor 531 is the negative input of the operational amplifier 722, and the negative terminal voltage and the positive terminal of the operational amplifier 722 are the same voltage. Therefore, if the + input voltage of the operational amplifier 722 is V1, the voltage divided by the resistor 531 is the current flowing through the transistor 3314. This current becomes the reference current.
[0895]
If the resistance value of the resistor 531 is 100 KΩ and the input voltage at the + terminal of the operational amplifier 722 is V1 = 1 (V), a reference current of 1 (V) / 100 KΩ = 10 (μA) flows through the resistor 531. . The magnitude of the reference current is preferably set to 2 μA or more and 30 μA or less. More preferably, it is set to 5 μA or more and 20 μA or less. If the reference current flowing through the parent transistor 63 is small, the accuracy of the unit current source 484 is deteriorated. If the reference current is too large, the current mirror magnification converted in the IC (in this case, the reduction direction) increases, the variation in the current mirror circuit increases, and the accuracy of the unit current source 484 deteriorates as before. Needless to say, the above matters also apply to other embodiments of the present invention. The same applies to the items described below.
[0896]
According to the above configuration, if the accuracy of the + input terminal of the operational amplifier 722 is good and the resistance value accuracy 531 is good, an extremely accurate reference current (size, variation accuracy) can be formed. The reference voltage Vref from the reference voltage circuit 3311 is applied to the + terminal of the operational amplifier 722. Many types of ICs for the reference voltage circuit 3311 for outputting the reference voltage are available from Maxim Corporation. The reference voltage Vref can also be formed in the source driver circuit 14 (incorporation of the reference voltage Vref). The range of the reference voltage Vref is preferably 1 (V) or more and 3 (V) or less.
[0897]
The reference voltage is input from the connection terminal 681a. Basically, this Vref voltage may be input to the + terminal of the operational amplifier 722. The reason why the electronic volume circuit 451 is disposed between the connection terminal 681a and the + terminal is that the EL elements 15 have different luminous efficiencies in RGB. In other words, this is for adjusting the current flowing through the RGB EL elements 15 to achieve white balance. Of course, when adjustment can be made with the resistor 531, adjustment with the electronic volume 451 is not necessary. The electronic volume 451 can be used for white balance adjustment again because the EL element 15 is RGB and the deterioration rate is different. In particular, B is easily deteriorated in the EL element 15. For this reason, when an EL display panel is used, the B EL element 15 becomes dark over many years, and the screen turns yellow. In this case, the white balance is implemented by adjusting the electronic volume 451 for B. Needless to say, the electronic volume 451 may be linked to the temperature sensor 781 (see FIG. 78 and the description thereof) to perform EL element luminance compensation or white balance compensation.
[0898]
The electronic volume 451 is built in the IC (circuit) 14 (formed directly on the substrate 71). A plurality of unit resistors (R1, R2, R3, R4,... Rn) are formed by patterning polysilicon and connected in series. Further, analog switches (S1, S2, S2,... Sn + 1) are arranged between the unit resistors, and the reference voltage Vref is divided to output a voltage.
[0899]
In FIG. 331, the transistor 3313 is illustrated as a bipolar transistor; however, the present invention is not limited to this. FIG. 332 (a) shows an embodiment in which the transistor 3313 is an FET. Needless to say, the transistor 3313 need not be built in the IC 14 and may be arranged outside the IC. In addition, a generation circuit such as a power source may be incorporated in the gate driver circuit 12, and a transistor 3313 may be incorporated.
[0900]
Further, instead of the reference voltage circuit 3311 as shown in FIG. 331, the reference voltage Vref may be generated by a Zener diode 3321 and a resistor 531 as shown in FIG. Of course, it is not necessary to use the operational amplifier 722 as shown in FIG. The Zener diode 3321 may be a variable type of reference voltage.
[0901]
When the number of pixels of the EL display panel is large, it is necessary to load a plurality of source driver ICs (circuits) 14 on one EL display panel. In this case, it is necessary to use the reference voltage so as to be common to a plurality of source driver ICs. Simply, a plurality of source driver ICs 14 using the reference voltage Vref from one reference voltage circuit 3311 may be input. A problem arises when the reference voltage input to the operational amplifier 722 is changed by operating (controlling) the electronic volume 451 in FIG. In order to facilitate the following description, the voltage input to the + terminal of the operational amplifier will be referred to as an adjustment reference voltage Vrs. Vrs is a voltage obtained by adjusting the reference voltage Vref to a voltage used in the source driver IC 14.
[0902]
As described above, according to the present invention, in a current output (source) driver circuit (IC), a reference voltage is generated internally or input from the outside, and a reference current is generated from the reference voltage. A plurality of unit current sources 484 are configured, and an output (absorbed) current is changed by switching the number of unit current sources 484 according to an external video (image) data signal.
[0903]
When the adjustment reference voltage Vrs is used, it is necessary to use this adjustment reference voltage Vrs in another source driver 14. FIG. 333 shows an example. The reference voltage Vref from the reference voltage circuit 3311 is voltage-adjusted by the electronic volume circuit 451a to become the adjusted reference voltage Vrs. This adjustment reference voltage Vrs is input to the buffer circuit 3332. The reason why the buffer circuit 3332 is arranged is to suppress fluctuations in the Vrs voltage due to the connection of another source driver 14 to the adjustment reference voltage output wiring 1453. The output Vrs of the buffer circuit 3332 is applied to the + terminal of the operational amplifier 722 and to the adjustment reference voltage output wiring 3333.
[0904]
The adjustment reference voltage output wiring 3333 is connected to the adjustment reference voltage output terminal 3341. A wiring 3331 is connected to the adjustment reference voltage output terminal 3341, and the adjustment reference voltage Vrs is supplied to the other source driver circuit 14 through the wiring 3331. In FIG. 333, an electronic volume 451 b is formed or arranged between the terminal 681 b and the emitter terminal of the transistor 3313. The configuration of the electronic volume 451b is the same as that of the electronic volume 451a. However, the electronic volume 451b changes the magnitude of the reference current according to the magnitude of the resistance value. That is, the electronic volume 451b changes the number of series resistors by turning on and off an internal switch. The magnitude of the reference current varies depending on the resistance value of the electronic volume 451b + the resistance 531 and the Vrs voltage. The maximum resistance of the electronic volume 451b is set to 1/5 or less of the resistance of the resistor 531. This is because variations in the resistance value of the electronic volume 451b result in variations in the reference current. The electronic volume 451b is mainly used for temperature characteristic compensation of the EL element 15.
[0905]
In order to realize full color display on an EL display panel, it is necessary to form (create) a reference current for each of RGB. White balance can be adjusted by the ratio of RGB reference currents. In the case of the current driving method, as shown in FIG. 251, the current I and the luminance B have a linear relationship. Further, the present invention determines the current value that the unit current source 484 flows from one reference current. Therefore, if the magnitude of the reference current is determined, the current that the unit current source 484 flows can be determined. For this reason, if R, G, and B reference currents are set, white balance can be obtained in all gradations. The above matter is a significant feature of the source driver circuit 14 being current step output (current drive). Therefore, the point is how to set the magnitude of the RGB reference current.
[0906]
The luminous efficiency of the EL element is determined (dominant) by the thickness of the deposited or applied EL material. The film thickness is almost constant from lot to lot. Therefore, if the formed film thickness of the EL element 15 is managed as a lot, the relationship between the current passed through the EL element 15 and the light emission luminance is determined. That is, the current value for white balance is fixed for each lot. For example, if the current flowing through the R EL element 15 is Ir (A), the current flowing through the G EL element 15 is Ig (A), and the current flowing through the B EL element 15 is Ib (A), then Ir: Ig : It can be seen that white balance can be obtained when Ib = 1: 2: 4. Therefore, the value of the fixed resistor 531 is determined so that this current flows. If the R circuit resistor 531R is Rr (Ω), the G circuit resistor 531G is Rg (Ω), the B circuit resistor 531B is Rb (Ω), and the adjustment reference voltage Vrs is common to RGB, then Rr: Rg: The resistance value 531 may be set so that Rb = 4: 2: 1. By simply setting in this way, the EL display panel of the present invention can achieve white balance over all gradations. This point is a very effective effect of the present invention.
[0907]
The adjustment reference voltage VrsR of the R circuit is connected to the adjustment reference voltage output terminal 3341R for cascade connection with the other source driver circuit 14. Similarly, the adjustment reference voltage VrsG of the G circuit is also connected to the adjustment reference voltage output terminal 3341G in order to cascade-connect with the other source driver circuit 14. Further, the adjustment reference voltage VrsB of the B circuit is also connected to the adjustment reference voltage output terminal 3341B for cascade connection with the other source driver circuits 14. The other points are the same as in FIG.
[0908]
In the embodiment of FIG. 334, the adjustment reference voltages (VrsR, VrsG, VrsB) are output from the adjustment reference voltage output 3341 for each of RGB, but the present invention is not limited to this. When adjustment is not necessary in the electronic volume circuit 451a (451Ra, 451Ga, 451Ba) for each RGB (for example, when white balance adjustment, temperature compensation, etc. can be performed with the fixed resistor 531 arranged or formed for each RGB) The output of the adjustment reference voltage Vrs for each RGB is not necessary. In addition, when the reference voltage Vref from the outside can be used as it is (when the + terminal input of the operational amplifier 722 is set to Vref), it goes without saying that the electronic volume circuits 451a (451Ra, 451Ga, 451Ba) for each RGB are not necessary. .
[0909]
The source driver circuit (IC) 14 needs to switch between using the reference voltage Vref or adjusting reference voltage Vrs for cascade connection. FIG. 335 shows an embodiment of the source driver circuit (IC) 14 of the present invention incorporating a reference voltage changeover switch 3352.
[0910]
In order to set whether to use the reference voltage Vref or the adjustment reference voltage Vrs, in the present invention, a switching terminal (not shown) of the switch 3352 is provided as an IC terminal, and a logic voltage applied to this terminal The switch 3352 can be switched. This is also used as a master / slave selector switch of the source driver IC 14. Since the master / slave function has been described with reference to FIG.
[0911]
The configuration described above is illustrated in FIG. The reference voltage Vref from one reference voltage circuit 3311 is input to the source driver circuit 14 from the terminal 681a. This voltage is adjusted by the RGB electronic volume circuits 451a (451Ra, 451Ga, 451Ba) as necessary, and the adjustment reference voltage Vrs (VrsR for the R circuit, VrsG for the G circuit, VrsB for the B circuit) is each RGB. To the operational amplifier 722.
[0912]
The reference voltage changeover switch 3352 determines whether the output voltage V2 of the electronic volume circuit 451 inside the source driver IC 14 is input to the operational amplifier 722 or the external reference voltage V1 applied to the terminal 3353 is input to the operational amplifier 722. Switch. When the V2 voltage is input to the operational amplifier 722, the IC (circuit) 14 is used in the master mode. In this case, the V2 voltage is output from the adjustment reference voltage output 3341, and the adjustment reference voltage input terminal 3353 of the source driver IC (circuit) 14 serving as the slave is connected to the wiring 3331 connected to the adjustment reference voltage output 3341. It will be. As described above, when the plurality of source driver circuits (ICs) 14 operate with the reference voltage Vref from one reference voltage circuit 3311 as an input without distinguishing between master and slave, the changeover switch 3352 is It is unnecessary. This is because the reference voltage Vref or the adjustment reference voltage Vrs generated inside the IC becomes the + terminal input of the operational amplifier 722 of each IC. In addition, since other matters have been described above, description thereof will be omitted.
[0913]
An important matter in FIG. 335 is that two adjustment reference voltage input terminals 3353 are provided. Within the source driver IC 14, terminals 3353a and 3353b are connected. This point will be described with reference to FIG.
[0914]
FIG. 336 conceptually illustrates a state in which a plurality of source driver circuits (ICs) 14 are mounted. The drawing shows a state observed through the back surface of the substrate 71 (observed from the back surface of the source driver IC 14). Note that items regarding the base anode wiring 2631, the common anode wiring 2642, and the like have been described with reference to FIGS. 263, 264, 267, and the like, and thus description thereof will be omitted. The above matters also apply to FIGS. 337 and 338.
[0915]
In FIG. 336, the adjustment reference voltage outputs 3341 and 3353 are arranged in the center of the source driver IC 14 chip, and are parallel to the formation direction of the source signal line 18 (parallel to the short side direction of the IC chip). Arranged (formed). As described above, the wiring is formed so that the wiring 3331 connected to the terminal does not intersect.
[0916]
The reference voltage Vref is applied to the source driver IC 14a from the reference voltage circuit 3311 to the terminal 681a by wiring. Therefore, the source driver IC 14a operates as a master. The changeover switch 3352 in the IC is in the input state of the V2 voltage (see FIG. 335). The source driver ICs 14b and 14c mounted adjacent to the source driver IC 14a operate as slaves. The changeover switch 3352 of the source driver IC 14b and the source driver IC 14c is in the V1 voltage input state (see FIG. 335).
[0917]
In FIG. 336, the adjustment voltage Vrs from the source driver IC 14a is output from each RGB adjustment reference voltage output terminal 3341 (3341R, 3341G, 3341B), and the adjustment of the source driver IC 14b and the source driver IC 14c is performed via the wiring 3331 or 3351. The voltage is input to the voltage input terminal 3353 (3353R, 3353G, 3353B). This voltage is the V2 voltage.
[0918]
If the adjustment reference voltage outputs 3341 and 3353 for each RGB are arranged as shown in FIG. 336, the wirings 3351 and 3331 do not cross each RGB. Therefore, the wiring layout is facilitated. Further, since only the reference current flows through the adjusted reference voltage outputs 3341 and 3351, there is no potential change as in the video signal line. Therefore, it can be used as a light shielding pattern as with the base anode line 2631. That is, even if it is arranged on the back surface of the source driver IC 14, noise or the like is generated and the source driver IC 14 is not affected. This effect can be applied as it is by replacing the base anode line 2631 with the adjustment reference voltage output 3341 (3351) in the matters described in FIG. 101, FIG. 102, FIG.
[0919]
FIG. 337 is an explanatory diagram of the effect of forming a plurality of adjustment reference voltage input terminals 3353 described in FIG. In FIG. 337, unlike FIG. 336, the adjusted reference voltage outputs 3341 and 3353 are formed at the edge of the source driver IC. That is, they are formed or arranged on the same side as the video signal input terminal and control terminal of the IC.
[0920]
In the source driver IC 14a, the reference voltage Vref from the reference voltage circuit 3311 is applied to the terminal 681a by wiring. Therefore, the source driver IC 14a operates as a master. The changeover switch 3352 in the IC is in the input state of the V2 voltage (see FIG. 335). The source driver ICs 14b and 14c mounted adjacent to the source driver IC 14a operate as slaves. The changeover switch 3352 of the source driver IC 14b and the source driver IC 14c is in the V1 voltage input state (see FIG. 335).
[0921]
In FIG. 337, the adjustment voltage Vrs from the source driver IC 14a is output from the adjustment reference voltage output terminal 3341. Although not shown in FIG. 335, one adjustment reference voltage output terminal 3341 is formed on each side of the reference voltage input terminal 681a (3341a, 3341b). The adjustment reference voltage Vrs is input to the adjustment voltage input terminal 3353 (3353a, 3353b) of the source driver IC 14b and the source driver IC 14c via the wiring 3331 or 3351. This voltage is the V2 voltage.
[0922]
The adjustment reference voltage input terminals 3353a and 3353b are electrically connected as shown in FIG. Therefore, the voltage Vrs output from the adjusted reference voltage output 3341a of the source driver IC 14a is applied to the terminal 3353b of the source driver IC 14b, and this voltage Vrs is output to the terminal 3353a via the IC 16b. The terminal 3353a is input to the terminal 3353 to the source driver IC 14 mounted adjacent to the other. Similarly, the voltage Vrs output from the adjusted reference voltage output 3341b of the source driver IC 14a is applied to the terminal 3353a of the source driver IC 14c, and this voltage Vrs is output to the terminal 3353b via the IC 16c. The terminal 3353b is input to the terminal 3353 to the source driver IC 14 mounted adjacent to the other. By arranging or connecting the terminals 3353 and 3341 as described above, ICs can be connected in cascade.
[0923]
If the adjustment reference voltage outputs 3341 and 3353 are arranged as shown in FIG. 337 and the wirings 3351 and 3331 are formed on the back surface of the IC, the wirings 3351 and 3331 do not cross each other. Therefore, the wiring layout is facilitated. Similarly to FIG. 336, the adjustment reference voltage outputs 3341 and 3351 only have a reference current flowing therethrough, and thus there is no potential change as in the video signal line. Therefore, it can be used as a light shielding pattern as well as the base anode line 2631. That is, even if it is arranged on the back surface of the source driver IC 14, noise or the like is generated and the source driver IC 14 is not affected. This effect can be applied as it is by replacing the base anode line 2631 with the adjusted reference voltage output 3341 (3351) in the matters described with reference to FIG.
[0924]
FIG. 337 shows the EL display device as a single color for ease of explanation. The EL display device is composed of three colors of RGB. Therefore, adjustment reference voltage outputs 3341 and 3353 are necessary for each RGB. FIG. 338 is a configuration diagram in which adjustment reference voltage outputs 3341 and 3353 are arranged for each RGB.
[0925]
The source driver IC 14a operates as a master, and the reference voltage Vref from the reference voltage circuit 3311 is applied to the terminal 681a in the source driver IC 14a. Adjusted reference voltage output terminals 3341 are arranged on the left and right sides of the reference voltage input terminal 681a. Each RGB adjustment reference voltage output terminal 3341 is arranged at a line-symmetrical position with respect to the reference voltage input terminal 681a. That is, the left and right terminals of the input terminal 681a are 3341Ra and 3341Rb, and 3341Ga and 3341Gb are arranged outside the terminals. Further, 3341Ba and 3341Bb are arranged outside thereof. The adjusted reference voltage outputs 3341Ra and 3341Rb are connected inside the source driver IC 14a. Similarly, the adjustment reference voltage outputs 3341Ga and 3341Gb are also connected inside the source driver IC 14a. Further, the adjustment reference voltage outputs 3341Ba and 3341Bb are also connected inside the source driver IC 14a.
[0926]
The source driver IC 14b operates as a slave, and the adjustment reference voltage Vrs from the source driver IC 14a is input to the source driver IC 14b. Adjustment reference voltage input terminals 3353 are arranged on the left and right sides of the reference voltage input terminal 681a. Each RGB adjustment reference voltage input terminal 3353 is arranged at a line-symmetrical position with respect to the reference voltage input terminal 681a. That is, the left and right terminals of the input terminal 681a are 3353Ra and 3353Rb, and 3353Ga and 3353Gb are arranged outside the terminals. Further, 3353Ba and 3353Bb are arranged outside thereof. The terminals 3353Ra and 3353Rb are connected inside the source driver IC 14a. Similarly, the terminals 3353Ga and 3353Gb are also connected inside the source driver IC 14a. Terminals 3353Ba and 3353Bb are also connected inside the source driver IC 14a (see FIG. 335).
[0927]
The voltage Vrs output from the adjustment reference voltage output 3341Bb of the source driver IC 14a is applied to the terminal 3353Ba of the source driver IC 14b, and this voltage Vrs is output to the terminal 3353Bb via the IC 16b. The terminal 3353Bb is input to the terminal 3353 in the source driver IC 14 mounted adjacent to the other. The voltage Vrs output from the adjustment reference voltage output 3341Gb of the source driver IC 14a is applied to the terminal 3353Ga of the source driver IC 14b, and this voltage Vrs is output to the terminal 3353Gb through the IC 16b. Further, the terminal 3353Gb is input to the terminal 3353 to the source driver IC 14 mounted adjacent to the other. Similarly, the voltage Vrs output from the adjustment reference voltage output 3341Rb of the source driver IC 14a is applied to the terminal 3353Ra of the source driver IC 14b, and this voltage Vrs is output to the terminal 3353Rb through the IC 16b. Further, the terminal 3353Rb is input to the terminal 3353 to the source driver IC 14 mounted adjacent to the other. By arranging or connecting the terminals 3353 and 3341 as described above, the IC can be easily connected to the cascade.
[0928]
If the adjustment reference voltage outputs 3341 and 3353 are arranged and the wirings 3351 and 3331 are formed on the back surface of the IC as shown in FIG. 338, the wirings 3351 and 3331 do not cross each other. Therefore, the wiring layout is facilitated. Similarly to FIG. 336, the adjustment reference voltage outputs 3341 and 3351 only have a reference current flowing therethrough, and thus there is no potential change as in the video signal line. Therefore, it can be used as a light shielding pattern as well as the base anode line 2631. That is, even if it is arranged on the back surface of the source driver IC 14, noise or the like is generated and the source driver IC 14 is not affected. This effect can be applied as it is by replacing the base anode line 2631 with the adjustment reference voltage output 3341 (3351) in the matters described in FIG. 101, FIG. 102, FIG.
[0929]
77, 78, 79, 80, 81, etc., the gamma current ratio has been described. 56 is the ratio of the current flowing through the unit current source 484 in the low gradation part of FIG. 56 to the current flowing through the unit current source 484 in the high gradation part of FIG. It is preferable to set the reference current of the high gradation part to INH and the reference current of the low gradation part to INL, and to set this ratio (gamma current ratio) within a predetermined range, while the reference current is basically Therefore, it is preferable to reduce the adjustment to one current as much as possible (if the reference current for the high gradation part is INH and the reference current for the low gradation part is INL, two reference currents for each RGB) Adjustment is required).
[0930]
FIG. 339 shows a configuration in which a single reference current Ib is used for each RGB. The upper circuit in FIG. 339 is a current source for high gradation, and the lower one is a current source for low gradation (more precisely, the current of the low gradation current source also flows in the high gradation portion). The left part of FIG. 339 is the circuit configuration of FIGS. 333 and 335.
[0931]
An original reference current Ib flows through the transistor 3313. At least one variable-magnification transistor 3392 is formed or arranged in parallel with the high-gradation parent transistor 471aH. The low gradation parent transistor 471aL forms a current mirror circuit with the transistor 3314 as it is. Therefore, the high gradation current mirror circuit includes the transistor 3314, the transistor 3392, and the transistor 471aH. A variable magnification switch 3391 is formed or arranged in series with the transistor 3392. The switch 3391 is exemplified by an analog switch or the like.
[0932]
By controlling on / off of the switch 3391, the current flowing through the transistor 471bH can be changed. When the switch 3391b is turned on, two transistors 3392 + current flowing through the transistor 471aH flows through the transistor 471bH. When the switch 3391a is turned on, one transistor 3392 plus a current flowing through the transistor 471aH flows through the transistor 471bH. When the switches 3391a and 3391b are turned on at the same time, three transistors 3392 + current flowing through the transistor 471aH flows through the transistor 471bH. The switch 3391 is switched by a command to the source driver IC 14. As described above, the gamma current ratio can be changed by the control of the switch 3391. Also, since the reference current is only Ib, the white balance can be adjusted very easily. Other configurations have been described with reference to FIGS. 48, 333, 335, 79, 80, 81, and the like, and thus description thereof will be omitted.
[0933]
An output pad 681 is formed or arranged at the output terminal of the IC chip. This output pad is connected to the source signal line 18 of the display panel. The output pad 681 has bumps (projections) formed by a plating technique or a nail head bonder technique. The height of the protrusion is set to be 10 μm or more and 40 μm or less.
[0934]
The bumps and the source signal lines 18 are electrically connected via a conductive bonding layer (not shown). Conductive bonding layer is mainly composed of epoxy, phenolic, etc. as adhesive and mixed with flakes such as silver (Ag), gold (Au), nickel (Ni), carbon (C), tin oxide (SnO2) Or an ultraviolet curable resin. The conductive bonding layer is formed on the bump by a technique such as transfer. The connection between the bump or output pad 681 and the source signal line 18 is not limited to the above method. Further, the film carrier technology may be used without mounting the source driver IC 14 on the array substrate. Further, the source signal line 18 or the like may be connected using a polyimide film or the like.
[0935]
In the present invention, since the reference current circuit 691 is separated into three systems for R, G, and B, the light emission characteristics and temperature characteristics can be adjusted by R, G, and B, respectively. White balance can be obtained (see FIG. 70).
[0936]
Next, the precharge circuit will be described. As described above, in the current driving method, the current written to the pixel is small during black display. For this reason, if the source signal line 18 or the like has a parasitic capacitance, there is a problem that a sufficient current cannot be written to the pixel 16 in one horizontal scanning period (1H). In general, a current-driven light-emitting element has a weak black level current value of about several nA, and thus it is difficult to drive a parasitic capacitance (wiring load capacitance) that seems to be about several tens of pF in its signal value. . In order to solve this problem, before writing image data to the source signal line 18, a precharge voltage is applied, and the potential level of the source signal line 18 is set to the black display current (basically the transistor 11a of the pixel). It is effective to set 11a to an off state. For the formation (creation) of the precharge voltage, it is effective to output a constant voltage at the black level by decoding the upper bits of the image data.
[0937]
FIG. 65 shows an example of a current output type source driver IC (circuit) 14 having a precharge function of the present invention. FIG. 65 shows a case where a precharge function is mounted in the output stage of a 6-bit constant current output circuit. In FIG. 65, the precharge control signal is a dot clock signal CLK that is decoded by the NOR circuit 652 when the upper 3 bits D3, D4, and D5 of the image data D0 to D5 are all 0 and has a reset function by the horizontal synchronization signal HD. The AND circuit 653 is connected to the output of the counter circuit 651 and outputs the black level voltage Vp for a certain period. In other cases, the output current from the current output stage 654 (specifically, the configuration of FIGS. 48, 56, 57, etc.) is applied to the source signal line 18 (from the source signal line 18 to the program current Iw). Absorbs). With this configuration, when the image data is in the 0th to 7th gradations close to the black level, a voltage corresponding to the black level is written only for a certain period at the beginning of one horizontal period, and the burden of current driving is reduced. It becomes possible to make up for insufficient writing. The complete black display is the 0th gradation, and the complete white display is the 63rd gradation (in the case of 64 gradation display).
[0938]
In FIG. 65, when the precharge voltage is applied, the precharge voltage is applied to the point B of the internal wiring 483. Therefore, the precharge voltage is also applied to the current output stage 654. However, since the current output stage 654 is a constant current circuit, it has a high impedance. Therefore, even if a precharge voltage is applied to the constant current circuit 654, no problem occurs in circuit operation. In order to prevent the precharge voltage from being applied to the current output stage 654, the switch 655 may be disposed by cutting at point A in FIG. 65 (see FIG. 66). The switch is interlocked with the precharge switch 481a and is controlled to be turned off when the precharge switch 481a is on.
[0939]
The precharge may be performed in the entire gradation range, but preferably, the gradation for precharging should be limited to the black display region. That is, the writing image data is determined, and the black region gradation (low luminance, that is, the writing current is small (small) in the current driving method) is selected and precharged (referred to as selective precharging). When pre-charging is performed on all gradation data, this time, a decrease in luminance (not reaching the target luminance) occurs in the white display area. Moreover, the subject that a vertical stripe is displayed on an image may generate | occur | produce.
[0940]
Preferably, selective precharge is performed in a gradation region from gradation 0 to 1/8 of all gradations of gradation data (for example, in the case of 64 gradations, the 0th to 7th gradations are performed). In the case of image data up to, after precharging, the image data is written). Further, it is preferable that selective precharge is performed with gradations in a region of gradations 0 to 1/16 of gradation data (for example, in the case of 64 gradations, images from the 0th gradation to the 3rd gradation are used. Data and time, precharge and then write image data).
[0941]
In particular, in order to increase the contrast in black display, it is also effective to detect only the gradation 0 and precharge. The black display is extremely good. The method of precharging only the gradation 0 has less adverse effects on image display. Therefore, it is preferable to adopt as the most precharge technology.
[0942]
  It is also effective to vary the precharge voltage and gradation range for R, G, and B. This is because the EL display element 15 has different emission start voltages and emission luminances for R, G, and B. For example, R performs selective precharge at the gradation in the range of gradation 0 to 1/8 of the gradation data (for example, at 64 gradations,0 floorAt the time of the image data from the gradation to the seventh gradation, the image data is written after precharging.) Other colors (G, B) are selectively precharged with gradations in the range of gradations 0 to 1/16 of gradation data (for example, in the case of 64 gradations, the 3rd floor from the 0th gradation) The image data up to the time of the adjustment and the control such as writing the image data after precharging are performed. As for the precharge voltage, if R is 7 (V), a voltage of 7.5 (V) is written to the source signal line 18 for the other colors (G, B). The optimum precharge voltage is often different depending on the production lot of the EL display panel. Therefore, it is preferable that the precharge voltage is configured to be adjustable with an external volume or the like. This adjustment circuit can also be easily realized by using an electronic volume circuit.
[0943]
  The precharge voltage is equal to or lower than the anode voltage Vdd-0.5 (V) in FIG. 1 and the anode voltage Vdd-2.5 (V).more thanIt is preferable to make it.
[0944]
Even in the method of precharging only gradation 0, a method of precharging by selecting one or two colors of R, G, B is also effective. Less harmful to image display. It is also effective to precharge when the screen brightness is less than or equal to a predetermined brightness. In particular, when the brightness of the screen 50 is low, black display is difficult. By performing precharge driving such as 0 gradation precharge when the luminance is low, the contrast of the image is improved.
[0945]
In addition, the 0th mode in which no precharge is performed, the first mode in which only the gradation 0 is precharged, the second mode in which the precharge is performed in the range from the gradation 0 to the gradation 3, and the precharging is performed in the range from the gradation 0 to the gradation 7. It is preferable that a third mode to be charged, a fourth mode to be precharged in a range of all gradations, and the like are set, and these are switched by a command. These can be easily realized by configuring (designing) a logic circuit in the source driver IC (circuit) 14.
[0946]
FIG. 66 is a specific configuration diagram of the selective precharge circuit section. PV is a precharge voltage input terminal. Individual precharge voltages are set for R, G, and B by an external input or an electronic volume circuit. Note that although individual precharge voltages are set for R, G, and B, the present invention is not limited to this. R, G, and B may be common. This is because the precharge voltage correlates with Vt of the driving transistor 11a of the pixel 16, and this pixel 16 is the same for the R, G, and B pixels. When the W / L ratio of the driving transistor 11a of the pixel 16 is different between R, G, and B (having different designs), the precharge voltage should be adjusted corresponding to the different designs. Is preferred. For example, if the channel length L of the driving transistor 11a is increased, the diode characteristics of the transistor 11a are deteriorated and the source-drain (SD) voltage is increased. Therefore, the precharge voltage needs to be set lower than the source potential (Vdd).
[0947]
The precharge voltage PV is input to the analog switch 561. The analog switch W (channel width) needs to be 10 μm or more in order to reduce the on-resistance. However, if W is too large, the parasitic capacitance increases, so the thickness is made 100 μm or less. More preferably, the channel width W is preferably 15 μm or more and 60 μm or less.
[0948]
Note that this selective precharge may be fixed by precharging only gradation 0 or precharging in the range of gradation 0 to gradation 7, but the low gradation basin (gradation 0 in FIG. 79). To gradation R1 or gradation (R1-1)) may be linked to the low gradation area. That is, the selective precharge is performed in this range when the low gradation region is from gradation 0 to gradation R1, and is performed in this range when the low gradation region is from gradation 0 to gradation R2. Implement in conjunction. Note that this control method has a smaller hardware scale than other methods.
[0949]
The switch 481a is controlled to be turned on / off by the application state of the above signal, and the precharge voltage PV is applied to the source signal line 18 when the switch 481a is turned on. The time for applying the precharge voltage PV is set by a separately formed counter (not shown). This counter is configured to be set by a command. The precharge voltage application time is preferably set to 1/100 or more and 1/5 or less of one horizontal scanning period (1H). For example, if 1H is 100 μsec, it is 1 μsec or more and 20 μsec (1/100 of 1H or more and 1/5 or less of 1H). More preferably, it is 2 μsec or more and 10 μsec (2/100 of 1H or more and 1/10 or less of 1H).
[0950]
FIG. 67 is a modification of FIG. 65 or FIG. FIG. 67 shows a precharge circuit that determines whether or not to precharge according to input image data and performs precharge control. For example, precharge is set when the image data is only gradation 0, setting is performed when the image data is only gradations 0 and 1, gradation 0 is always precharged, and gradation 1 is continuously greater than a predetermined value. In such a case, a precharge setting can be made.
[0951]
FIG. 67 shows an example of a current output type source driver IC (circuit) 14 having a precharge function of the present invention. FIG. 67 shows a case where a precharge function is mounted in the output stage of a 6-bit constant current output circuit. In FIG. 67, the coincidence circuit 671 decodes according to the image data D0 to D5, and determines whether or not to precharge by the REN terminal input having a reset function by the horizontal synchronization signal HD and the dot clock CLK terminal input. The coincidence circuit 671 has a memory, and holds a precharge output result based on image data of several H or several fields (frames). Based on the holding result, it has a function of determining whether or not to precharge and performing precharge control. For example, it is possible to perform setting so that the gradation 0 is always precharged and the gradation 1 is precharged when the gradation 1 is continuously generated for 6H (6 horizontal scanning periods) or more. In addition, it is possible to perform setting so that the gradations 0 and 1 are always precharged, and the gradation 2 is continuously precharged when the gradation 2 is continuously generated for 3F (three frame periods) or more.
[0952]
The output of the coincidence circuit 671 and the output of the counter circuit 651 are ANDed by an AND circuit 653, and the black level voltage Vp is output for a certain period. In other cases, the output current from the current output stage 654 described with reference to FIG. 52 and the like is applied to the source signal line 18 (the program current Iw is absorbed from the source signal line 18). Other configurations are the same as or similar to those shown in FIGS. In FIG. 67, the precharge voltage is applied to point A, but it goes without saying that it may be applied to point B (see also FIG. 66).
As described above, it is possible to obtain a good result by changing the precharge application time for R, G, and B. For example, the R precharge time is made longer than the G and B precharge times. This is because, in an organic EL or the like, the light emission start time is different for each RGB material. A good result can also be obtained by varying the precharge voltage PV application time according to the image data applied to the source signal line 18 next time. For example, the application time is lengthened in gradation 0 for full black display, and shorter than that in gradation 4. It is also possible to obtain a good result by setting the application time in consideration of the difference between the image data before 1H and the image data to be applied next. For example, when writing a current to display a pixel in white on the source signal line 1H before and writing a current to display a black in the pixel to the next 1H, the precharge time is lengthened. This is because the black display current is very small. On the other hand, when writing the current to make the pixel display black on the source signal line 1H before, and writing the current to make the black display on white next 1H, shorten the precharge time or precharge the current. Stop (do not do). This is because the white display write current is large.
[0953]
It is also effective to change the precharge voltage according to the image data to be applied. This is because the writing current for black display is very small and the writing current for white display is large. Therefore, the precharge voltage is increased as the low gradation region is reached (relative to Vdd. When the pixel TFT 11a is in the P channel), and the precharge voltage is decreased as the high gradation region is reached (the pixel TFT 11a). Is P channel).
[0954]
When the program current open terminal (PO terminal) is “0”, the switch 481b is turned off, and the IL terminal, the IH terminal, and the source signal line 18 are disconnected (the Iout terminal is connected to the source signal line 18). ) Therefore, the program current Iw does not flow through the source signal line 18. The PO terminal is set to “1” when the program current Iw is applied to the source signal line, turns on the switch 481b, and flows the program current Iw to the source signal line 18.
[0955]
The time when “0” is applied to the PO terminal and the switch 481b is opened is when no pixel row in the display area is selected. The current source 484 does not keep current based on the input data (D0 to D5), but is drawn from the source signal line 18. This current is a current that flows from the Vdd terminal of the selected pixel 16 to the source signal line 18 via the TFT 11a. Therefore, when no pixel row is selected, there is no path for current to flow from the pixel 16 to the source signal line 18. The time when no pixel row is selected occurs between the time when an arbitrary pixel row is selected and the next pixel row is selected. Note that a state in which no pixel (pixel row) is selected and there is no path for flowing into (flowing out) the source signal line 18 is referred to as an all non-selection period.
[0956]
In this state, when the IOUT terminal is connected to the source signal line 18, the unit current source 484 that is turned on (actually it is the switch 481 that is controlled by the data of the D0 to D5 terminals). Current). For this reason, the charge charged in the parasitic capacitance of the source signal line 18 is discharged, and the potential of the source signal line 18 rapidly decreases.
[0957]
As described above, when the potential of the source signal line 18 is lowered, it takes time to restore the original potential due to the current originally written in the source signal line 18.
[0958]
In order to solve this problem, the present invention applies “0” to the PO terminal during all non-selection periods, turns off the switch 481b in FIG. 66, and disconnects the IOUT terminal and the source signal line 18. By disconnecting, no current flows from the source signal line 18 to the current source 484, so that no potential change of the source signal line 18 occurs during the entire non-selection period. As described above, good current writing can be performed by controlling the PO terminal during the entire non-selection period and disconnecting the current source from the source signal line 18.
[0959]
In addition, the area of white display area (area with constant brightness) (white area) and the area of black display area (area with luminance below predetermined) (black area) are mixed on the screen. It is effective to add a function of stopping the precharge when the ratio is in a certain range (appropriate precharge). This is because vertical stripes occur in the image within this certain range. Of course, conversely, precharging may be performed within a certain range.
[0960]
Also, when the image moves, the image becomes noise-like. Appropriate precharging can be easily realized by counting (calculating) data of pixels corresponding to the white area and the black area with an arithmetic circuit. It is also effective to make the appropriate precharge different for R, G, and B. This is because the EL display element 15 has different emission start voltages and emission luminances for R, G, and B. For example, R is the ratio of the white area of the predetermined luminance: the black area of the predetermined luminance is stopped or started when the ratio of the black area of the predetermined luminance is 1:20 or more, and G and B are the ratio of the white area of the predetermined luminance: the black area of the predetermined luminance. Is a configuration in which precharge is stopped or started at 1:16 or more. According to the experiment and examination results, in the case of the organic EL panel, the precharge is performed when the ratio of the white area of the predetermined luminance to the black area of the predetermined luminance is 1: 100 or more (that is, the black area is 100 times or more of the white area). Is preferably stopped. Furthermore, it is preferable to stop the precharge when the ratio of the white area with the predetermined luminance to the black area with the predetermined luminance is 1: 200 or more (that is, the black area is 200 times or more of the white area).
[0961]
When the driving TFT 11a of the pixel 16 is a P-channel, the precharge voltage PV needs to be output from the source driver circuit (IC) 14 near Vdd (see FIG. 1). However, as the precharge voltage PV is closer to Vdd, the driver circuit (IC) 14 needs to use a semiconductor with a high breakdown voltage process (even if the high breakdown voltage is referred to, it is 5 (V) to 10 (V). However, when the breakdown voltage exceeds 5 (V), the problem is that the cost of the semiconductor process becomes high, so a higher-definition, low-cost process is used than that of adopting the process of 5 (V) breakdown voltage. be able to).
[0962]
When the diode characteristics of the driving TFT 11a of the pixel 16 are good and an on-current for white display is ensured, if it is 5 (V) or less, the source driver IC 14 can also use the 5 (V) process, so no problem occurs. However, when the diode characteristics exceed 5 (V), it becomes a problem. In particular, since it is necessary to apply a precharge voltage PV close to the source voltage Vdd of the TFT 11a, the precharge cannot be output from the source driver IC.
[0964]
FIG. 260 shows a panel configuration that solves this problem. In FIG. 260, a switch circuit 481 is formed on the array 71 side. The source driver IC 14 outputs an on / off signal for the switch 481. This on / off signal is boosted by a level shift circuit 2591 formed in the array 71 to turn on / off the switch 481. Note that the switch 481 and the level shift circuit 2591 are formed simultaneously or sequentially in the process of forming the pixel TFT. Of course, it may be formed separately by an external circuit (IC) and mounted on the array 71.
[0964]
The on / off signal is output from the terminal 761a of the source driver IC 14 based on the precharge condition described above. Therefore, it goes without saying that the precharge voltage application and driving method can be applied to the embodiment of FIG. The voltage (signal) output from the terminal 761a is as low as 5 (V) or less. The amplitude of this voltage (signal) is increased by the level shifter circuit 2591 to the on / off logic level of the switch 481.
[0965]
With the configuration described above, the source driver circuit (IC) 14 has a power supply voltage in the operating voltage range that can drive the program current Iw. The precharge voltage PV is eliminated by the array substrate 71 having a high operating voltage. Therefore, the precharge can be sufficiently applied up to the Vdd voltage.
[0966]
If the switch circuit 481a in FIG. 66 is also formed (arranged) in the source driver circuit (IC) 14, the breakdown voltage becomes a problem. For example, when the Vdd voltage of the pixel 16 is higher than the power supply voltage of the source driver IC 14, there is a danger that a voltage that destroys the source driver IC 14 is applied to the terminal 761 of the source driver IC 14.
[0967]
An embodiment that solves this problem is the configuration of FIG. A switch circuit 481 is formed (arranged) on the array substrate 71. The configuration and the like of the switch circuit 481 are the same as or similar to the configuration and specifications described in FIG.
[0968]
91 and 92, the switch 481 is arranged before the output of the source driver IC 14 and in the middle of the source signal line 18. When the switch 481 is turned on, a current Iw for programming the pixel 16 flows into the source driver circuit (IC) 14. When the switch 481 is turned off, the source driver circuit (IC) 14 is disconnected from the source signal line 18.
[0969]
Similarly to FIG. 260, the voltage (signal) output from the terminal 761a is as low as 5 (V) or less. The amplitude of this voltage (signal) is increased by the level shifter circuit 2591 to the on / off logic level of the switch 481.
[0970]
With the configuration described above, the source driver circuit (IC) 14 has a power supply voltage in the operating voltage range that can drive the program current Iw. Further, since the switch 481 also operates with the power supply voltage of the array 71, the switch 481 is not destroyed even when the Vdd voltage is applied from the pixel 16 to the source signal line 18, and the source driver circuit (IC) 14 is destroyed. It is never done.
[0971]
It goes without saying that both the switch 481 disposed (formed) in the middle of the source signal line 18 in FIG. 259 and the precharge voltage PV application switch 481 may be formed (arranged) on the array substrate 71 (FIG. 259 + configuration of FIG. 260).
[0972]
FIG. 223 shows an embodiment in which the precharge voltage can be changed according to the gradation in addition to FIG. In FIG. 223, it is possible to easily change the precharge voltage in accordance with the applied image data. The precharge voltage can be changed by the electronic volume 451 according to the image data (D3 to D0). In FIG. 223, since the D3 to D0 bits are connected to the electronic volume, it can be seen that the low gradation precharge voltage can be changed. This is because the black display write current is very small and the white display write current is large. Therefore, the precharge voltage is increased as the low gradation region is reached. Since the driving transistor 11a of the pixel 16 is a P channel, the anode voltage (Vdd) is a black display voltage. As the high gradation region is reached, the precharge voltage is lowered (when the pixel transistor 11a is in the P channel). That is, the voltage programming method is implemented in the low gradation display, and the current programming method is implemented in the high gradation display (white display).
[0973]
In the precharge circuit in FIG. 223, it is possible to select whether to precharge only the gradation 0 or to precharge in the range from the gradation 0 to the gradation 7. In addition, the precharge voltage for each gradation can also be changed by the electronic volume 451. Other configurations are the same as those shown in FIGS. 65, 66, and 67, and thus description thereof is omitted.
[0974]
Good results can also be obtained by varying the precharge voltage PV application time according to the image data applied to the source signal line 18. For example, the application time is lengthened in gradation 0 for full black display, and shorter than that in gradation 4. It is also possible to obtain a good result by setting the application time in consideration of the difference between the image data before 1H and the image data to be applied next. For example, when writing a current to display a pixel in white on the source signal line 1H before and writing a current to display a black in the pixel to the next 1H, the precharge time is lengthened. This is because the black display current is very small. On the other hand, when writing the current to make the pixel display black on the source signal line 1H before, and writing the current to make the black display on white next 1H, shorten the precharge time or precharge the current. Stop (do not do). This is because the white display write current is large.
[0975]
It is also effective to change the precharge voltage according to the image data to be applied. This is because the writing current for black display is very small and the writing current for white display is large. Therefore, the precharge voltage is increased (with respect to Vdd when the pixel transistor 11a is in the P channel) as the low gradation region is reached, and the precharge voltage is decreased (pixel) as the high gradation region is obtained. A control method in which the transistor 11a is in the P channel) is also effective.
[0976]
Hereinafter, for ease of understanding, description will be made with reference to FIG. Needless to say, the items described below can be applied to the precharge circuits shown in FIGS.
[0977]
When the program current open terminal (PO terminal) is “0”, the switch 655 is turned off, and the IL terminal, the IH terminal, and the source signal line 18 are disconnected (the Iout terminal is connected to the source signal line 18). ) Therefore, the program current Iw does not flow through the source signal line 18. The PO terminal is set to “1” when the program current Iw is applied to the source signal line, turns on the switch 655, and flows the program current Iw to the source signal line 18.
[0978]
When “0” is applied to the PO terminal and the switch 655 is opened, no pixel row in the display area is selected. The unit transistor 484 does not keep current based on the input data (D0 to D5) and is drawn from the source signal line 18. This current is a current that flows from the Vdd terminal of the selected pixel 16 to the source signal line 18 via the transistor 11a. Therefore, when no pixel row is selected, there is no path for current to flow from the pixel 16 to the source signal line 18. The time when no pixel row is selected occurs between the time when an arbitrary pixel row is selected and the next pixel row is selected. Note that a state in which no pixel (pixel row) is selected and there is no path for flowing into (flowing out) the source signal line 18 is referred to as an all non-selection period.
[0979]
When the output terminal 681 is connected to the source signal line 18 in this state, the unit transistor 484 that is turned on (actually, the switch 481 that is controlled by the data of the D0 to D5 terminals is used. Current). For this reason, the charge charged in the parasitic capacitance of the source signal line 18 is discharged, and the potential of the source signal line 18 rapidly decreases. As described above, when the potential of the source signal line 18 is lowered, it takes time to restore the original potential due to the current originally written in the source signal line 18.
[0980]
In order to solve this problem, the present invention applies “0” to the PO terminal during all non-selection periods, turns off the switch 655 in FIG. 66, and disconnects the output terminal 681 and the source signal line 18. By disconnecting, no current flows from the source signal line 18 to the unit transistor 484, and therefore no potential change of the source signal line 18 occurs during the entire non-selection period. As described above, good current writing can be performed by controlling the PO terminal during the entire non-selection period and disconnecting the current source from the source signal line 18.
[0981]
In addition, the area of white display area (area with constant brightness) (white area) and the area of black display area (area with luminance below predetermined) (black area) are mixed on the screen. It is effective to add a function of stopping the precharge when the ratio is in a certain range (appropriate precharge). This is because vertical stripes occur in the image within this certain range. Of course, conversely, precharging may be performed within a certain range. Also, when the image moves, the image becomes noise-like. Appropriate precharging can be easily realized by counting (calculating) data of pixels corresponding to the white area and the black area with an arithmetic circuit.
[0982]
It is also effective to make the precharge control different for R, G, and B. This is because the EL display element 15 has different emission start voltages and emission luminances for R, G, and B. For example, R is the ratio of the white area of the predetermined luminance: the black area of the predetermined luminance is stopped or started when the ratio of the black area of the predetermined luminance is 1:20 or more, and G and B are the ratio of the white area of the predetermined luminance: the black area of the predetermined luminance. Is a method of stopping or starting the precharge at 1:16 or more. According to the experiment and examination results, in the case of the organic EL panel, the precharge is performed when the ratio of the white area of the predetermined luminance to the black area of the predetermined luminance is 1: 100 or more (that is, the black area is 100 times or more of the white area). Is preferably stopped. Furthermore, it is preferable to stop the precharge when the ratio of the white area with the predetermined luminance to the black area with the predetermined luminance is 1: 200 or more (that is, the black area is 200 times or more of the white area).
[0983]
Further, precharge will be described. FIG. 232 shows another embodiment of the precharge circuit. The difference from the embodiment of FIG. 66 is that the precharge switch 481a is controlled by precharge enable (PEN), precharge select (PSL), and the like. The control switch is OPV. The switch 656 in the current output stage is controlled by the PO signal.
[0984]
In this embodiment of the present invention, whether or not to precharge is determined by the image data. As this control, the PSL signal and the PEN signal perform important functions.
[0985]
As described before, as shown in FIG. 235, RGB image data (RDATA, GDATA, BDATA) is 8 bits each. The RGB 8-bit image data is gamma-converted by the gamma circuit 834 to become a 10-bit signal. The signal subjected to gamma conversion is subjected to FRC processing by a frame rate control (FRC) circuit 835 and converted to 6-bit image data. A precharge control circuit (PC) 2351 generates a precharge control signal (set to H level when precharging and set to L level when not precharging) from the converted 6-bit image data. A method for generating this precharge will be described later.
[0986]
FIG. 236 is a block diagram centering on the precharge circuit 2363 of the source driver IC (circuit) 14. The precharge circuit 2363 corresponds to circuits such as FIGS. 66, 232, and 233. The precharge control circuit 2351 outputs a precharge control signal PC signal (red (RPC), green (GPC), blue (BPC)). The PC signal is generated by the precharge control circuit 2351 of the control IC 81 shown in FIG. 235, and the PC signal is input to the selector circuit 2362 of the source driver IC 14 shown in FIG.
[0987]
The selector circuit 2362 sequentially latches in the latch circuit 2361 corresponding to the output stage in synchronization with the main clock. The latch circuit 2361 has a two-stage structure of a latch circuit 2361a and a latch circuit 2361b. The latch circuit 2361b sends data to the precharge circuit 2363 in synchronization with the horizontal scanning clock (1H). That is, the selector sequentially latches the image data and PC data for one pixel row, and stores the data in the latch circuit 2361b in synchronization with the horizontal scanning clock (1H).
[0988]
In FIG. 236, R, G, and B of the latch circuit 2361 are RGB image data 6-bit latch circuits, and P is a latch circuit that latches 3 bits of the precharge signals (RPC, GPC, and BPC). .
[0989]
The precharge circuit 2363 turns on the switch 481a and outputs the precharge voltage to the source signal line 18 when the output of the latch circuit 2361b is at the H level. The current output circuit 654 outputs a program current to the source signal line 18 according to the image data.
[0990]
If the configurations of FIGS. 235 and 236 are schematically illustrated, the configuration of FIG. 237 is obtained. 237 and 238 show a configuration in which a plurality of source driver ICs (circuits) 14 are stacked on one display panel (cathode connection of source driver ICs) as shown in FIG. Also, CSEL1 and CSEL2 in FIGS. 237 and 238 are select signals for the IC chip. The IC chip is selected by the CSEL signal to determine which image data and PC signal are input.
[0991]
In the configurations of FIGS. 236 and 237, a PC signal is generated corresponding to each RGB image data. The precharge is preferably applied for each RGB as described above. However, in moving image display and natural image display, it is often unnecessary to determine whether or not to precharge for each RGB. That is, RGB may be converted (converted) into a luminance signal, and it may be determined whether or not to precharge based on the luminance. This is the configuration of FIG. 238. In the configuration of FIG. 237, the PC signal requires 3 bits (RPC, GPC, BPC), but in the configuration of FIG. 238, the PC signal may be 1 bit of RGBPC. Therefore, in the latch circuit 2361 in FIG. 236, P may be a 1-bit latch. In the following description, the description will be made without considering RGB from the viewpoint of facilitating the explanation and drawing.
[0992]
In the configuration of the present invention described above, the controller 81 generates a PC signal (precharge control signal) based on the image data, and the source driver IC 14 latches the PC signal and synchronizes with the 1H synchronization signal in the source signal line 18. It is characterized in that it is applied to. Further, as shown in FIG. 235, the controller 81 can easily change the generation of the precharge signal by a precharge mode (PMODE) signal. For example, PMODE is a mode in which only gradation 0 is precharged, a mode in which a certain gradation range such as gradation 0-7 is precharged, and precharge when image data changes from bright image data to dark image data. Examples include a mode for precharging when low gradation display is continuously performed in a certain frame.
[0993]
Note that the present invention is not limited to determining whether or not to precharge one pixel data. For example, the precharge determination may be performed based on the image data of a plurality of pixel rows. In addition, the precharge determination may be performed in consideration of the image data of the surrounding pixels to be precharged (for example, weighting processing). Further, a method of changing the precharge judgment between a moving image and a still image is also exemplified. The above matter is important in that good versatility is exhibited when the controller generates a precharge signal based on image data. Hereinafter, the precharge determination and the precharge mode will be mainly described.
[0994]
In the present invention, the precharge drive is described as outputting a precharge voltage, but the present invention is not limited to this. A method of writing a current shorter than one horizontal scanning period and larger than the program current to the source signal line 18 may be used. That is, a method of writing the precharge current to the source signal line 18 and then writing the program current to the source signal line 18 may be used. There is no difference in that the precharge current also physically causes a voltage change. A method of performing precharge with a precharge current is also within the category of precharge driving of the present invention. For example, in FIG. 223, the precharge voltage changes by switching the electronic volume 451. This electronic volume 451 may be changed to a current output electronic volume. The change can be easily realized by combining a plurality of current mirror circuits. In FIGS. 232 and 233, the precharge voltage Vp may be changed to a current output composed of a current mirror circuit. In the present invention, for ease of explanation, it is assumed that precharge driving is performed with a precharge voltage.
[0995]
The application of the precharge voltage (current) is not limited to the application of a constant precharge voltage (current). For example, a plurality of precharge voltages may be applied to the source signal line. For example, after applying the first precharge voltage 5 (V) for 5 (μsec), the second precharge voltage 4.5 (V) is applied for 5 (μsec). Thereafter, the program current Iw is applied to the source signal line 18. Alternatively, the precharge voltage may be changed in a sawtooth shape. A rectangular wave may be applied. Further, a precharge voltage (current) may be superimposed on a regular program current (voltage). Further, the magnitude of the precharge voltage (current) and the application period of the precharge voltage (current) may be changed according to the image data.
[0996]
Although the present invention is described as applying a precharge voltage (current) in the current drive method, the precharge drive is also effective in the voltage drive method. In the voltage driving method, the size of the driving transistor for driving the EL element 15 is large, so that the gate capacitance is large. Therefore, there is a problem that it is difficult to write a regular program voltage. In response to this problem, by performing precharge before applying the program voltage, the driving transistor can be reset, and good writing can be realized. Therefore, the precharge driving method of the present invention is not limited to current program driving. In the embodiments of the present invention, for ease of explanation, the current program driving pixel configuration (see FIG. 1 and the like) will be described as an example.
[0997]
In the embodiment of the present invention, the precharge driving method does not affect only the driving transistor 11a. For example, in the pixel configuration of FIG. 38, the transistor 11a constituting the current mirror circuit is also acted to exert the effect. The precharge drive system of the present invention is intended to charge and discharge the parasitic capacitance of the source signal line 18 as viewed from the source driver IC (circuit) 14, but of course, in the source driver IC (circuit) 14. The purpose is to charge and discharge the parasitic capacitance.
[0998]
The precharge voltage (current) is intended to improve black display, but is not limited thereto. If a white write precharge voltage (current) that makes white display easy to write is applied, good white display can be realized. In other words, the precharge driving of the present invention applies pre-charging by applying a predetermined voltage (current) for facilitating writing of the program current (program voltage) before writing the program current (program voltage). It is.
[0999]
Although the present invention is described as precharging with black display, this is basically a case where the current is sucked from the driving transistor 11a into the source driver IC (circuit) 14 by a sink current. When the driving transistor 11a or the like is an N-channel transistor, the source driver IC (circuit) 14 is programmed with a discharge current. In this case, a pixel configuration that is white and difficult to write may occur. Therefore, the precharge driving method of the present invention changes the source signal line 18 and the like to a predetermined potential, and precharging with white display or precharging with black display is merely an embodiment. Therefore, it is not limited to these.
[1000]
The application timing of the precharge voltage (current) is preferably written while the pixel row to which the program voltage (current) is written is selected. However, the precharge voltage (current) is not limited to this. In a selected state, a precharge voltage (current) may be applied to the source signal line 18 to perform precharge, and then a pixel row in which a program current (voltage) is written may be selected.
[1001]
Further, although the precharge voltage is applied to the source signal line 18, other methods are also exemplified. For example, the applied voltage (Vdd) to the anode terminal or the applied voltage (Vss) to the cathode terminal may be changed (a precharge voltage is applied). By changing the anode voltage or the cathode voltage, the writing capability of the driving transistor 11a is expanded. Therefore, the precharge effect is exhibited. In particular, the effect of implementing a method of changing the anode voltage (Vdd) in a pulse manner is high.
[1002]
FIG. 239 (a) is an explanatory diagram when only gradation 0 is precharged. Precharge with only gradation 0 is a preferable method because there is no gradation skip and good black display can be realized. In FIG. 239, the row number indicates the pixel row number. In the pixel row, image data is sequentially rewritten from the first pixel row to the n pixel row, and when current programming is performed up to the final pixel row n, current programming is started from the first pixel row.
[1003]
The image data is 64-gradation image data. The image data takes a value from 0 to 63. Of course, when the gradation is 256, values from 0 to 255 are taken. PSL is a precharge select signal, which permits the output of the precharge voltage when it is at the H level (symbol H). At the L level, no precharge voltage is output. PEN is a precharge enable signal. This PEN is a signal output by the determination of the controller 81. That is, the controller sets the PEN signal to the H or L level based on the image data. When PEN is at the H level, it is a determination signal for precharging, and when it is at the L level, it is a determination signal for not precharging. In FIG. 239, the PEN signal is at the H level only at gradation 0. The P output is an on / off state of the switch 481a (see FIGS. 232 and 233). In the table, ◯ indicates that the switch 481a is in an on state (a state in which the precharge voltage Vp is applied to the source signal line 18). X indicates that the switch 481a is in an off state (a state in which a precharge voltage is not applied to the source signal line 18).
[1004]
In FIG. 239 (a), the PEN signal is H at locations corresponding to pixel row number 3 and pixel row number 8. At the same time, in the pixel row number 3 and the pixel row number 8, since the PSL signal is also at the H level, the P output is ◯ (the precharge voltage Vp is output. In FIG. 239 (b), the PEN signal is Is the same as (a) of Fig. 239, but the PSL signal is at the L level, so that the P output is not maintained and the state is x (the precharge voltage Vp is not output). The PEN signal is also output from the controller 81. However, the PEN signal is preferably adjustable by the user.
[1005]
Further, the period during which the precharge voltage Vp is output can be set by the counter 651 in FIG. This counter is a programmable counter and operates based on a set value from a controller or a set value of a user. The counter 651 is configured to operate in synchronization with the main clock (CLK).
[1006]
FIG. 240A is an explanatory diagram when only the gradations 0 to 7 are precharged. The method of precharging only in the low gradation region is effective as a measure for solving the problem that current driving is difficult to write in the black display region. Note that the controller 81 can set which range is precharged.
[1007]
In FIG. 240, the PEN signal is at the H level only at the gradation 0-7. The P output is an on / off state of the switch 481a (see FIGS. 232, 233, etc.). In FIG. 240A, since the image data is 7 or less at the locations corresponding to the pixel row numbers 3, 5, 6, 7, 11, 12, and 13, the PEN signal is H. At the same time, since the PSL signal is also at the H level, the P output is ◯ (a state where the precharge voltage Vp is output). In (b) of FIG. 240, since the PSL signal is at the L level, all the P outputs are x (a state where no precharge voltage is applied).
[1008]
FIG. 241 is an explanatory diagram of a driving method for performing precharging when the luminance of the pixel 16 is lowered. In the current program method, the program current Iw when the luminance of the pixel 16 is increased (white display) is large. Therefore, even if the source signal line 18 has a parasitic capacitance, the parasitic capacitance can be charged and discharged sufficiently. However, when the pixel 16 is programmed to display black, the program current is small and the parasitic capacitance of the source signal line 18 cannot be sufficiently charged / discharged. Therefore, when the program current written to the pixel 16 becomes large, it is often unnecessary to precharge. Conversely, when the current written to the pixel 16 is small (when black display is performed), it is necessary to precharge.
[1009]
FIG. 241 is an explanatory diagram of a driving method for performing precharging when the luminance of the pixel 16 is lowered. The image data of the first pixel row is 39. Therefore, the source signal line 18 holds a potential for current-programming the pixel 16 to the image data 39. The image data of the second pixel row is 12. Therefore, the source signal line 18 needs to have a potential corresponding to the image data 12. However, the program current decreases from gradation 39 to gradation 12. Therefore, a state where the source signal line 18 cannot be sufficiently charged / discharged may occur. In order to cope with this problem, precharging is performed (PEN signal is at H level). Similar determination results are obtained for pixel rows 3, 5, 6, 8, 11, 12, 13, and 15.
[1010]
The image data in the third pixel row is zero. Therefore, the source signal line 18 holds a potential for current-programming the pixel 16 to the image data 0. The image data in the fourth pixel row is 21. Therefore, the source signal line 18 needs to have a potential corresponding to the image data 21. The program current increases from gradation 0 to gradation 21. Therefore, the source signal line 18 can be sufficiently charged / discharged. Therefore, it is not necessary to precharge the fourth pixel row.
[1011]
The above determination is performed by the controller 81. As a result of the implementation, the PEN signal becomes the H level in the pixel rows 2, 3, 5, 6, 8, 11, 12, 13, and 15 as illustrated in FIG. That is, the pixel row is precharged. In FIG. 241 (a), since the PSL signal is also at the H level, as can be seen from the P output column, the P output is in pixel rows 2, 3, 5, 6, 8, 11, 12, 13, and 15. ○ (Precharge). Note that precharge is not performed in other pixel rows.
[1012]
In (b) of FIG. 241, the PEN signal is the same as (a) of FIG. 241, but the PSL signal is at L level. Therefore, the P output is constantly maintained and the state is x (the precharge voltage Vp is not output). Basically, the PEN signal is also output from the controller 81. However, the PEN signal is preferably adjustable by the user.
[1013]
FIG. 242 shows a combination of the precharge methods of FIG. 240 and FIG. In this method, precharging is performed when the luminance of the pixel 16 is low, and precharging is performed when the program current of the pixel 16 has low luminance of 0-7 gradation. It can be changed by the set value of the controller IC 81 at which gradation or less the precharge is performed. Also, the user can change it. The change is made to the table inside the controller from the microcomputer via the serial interface.
[1014]
The image data is the same as in the embodiment of FIG. However, in FIG. 242, since the image data is 12 in the second pixel row and the image data is 12 in the 15th pixel row, the PEN signal is an L level determination result. As described above, the parasitic capacitance of the source signal line 18 can be charged / discharged if the program current Iw is larger than a certain level. Therefore, there is no need to precharge. Conversely, when precharged, the potential of the source signal line 18 changes to the black display potential, and it takes time to return to the halftone display potential.
[1015]
The above determination is performed by the controller 81. As a result of the implementation, the PEN signal becomes H level in the pixel rows 3, 5, 6, 8, 11, 12, and 13 as illustrated in FIG. That is, the pixel row is precharged. In (a) of FIG. 242, since the PSL signal is also at the H level, as can be seen from the P output column, the P output is ◯ (precharged) in the pixel rows 3, 5, 6, 8, 11, 12, and 13. Will be). Note that precharge is not performed in other pixel rows. In (b) of FIG. 242, the PEN signal is the same as (a) of FIG. 242, but the PSL signal is at the L level. Therefore, the P output is constantly maintained and the state is x (the precharge voltage Vp is not output).
[1016]
The above embodiment does not describe the precharge of each RGB, but it goes without saying that it is preferable to perform the precharge determination for each RGB as shown in FIG. This is because image data is different for each RGB. In particular, as shown in FIGS. 41, 125, and 126, good results can be obtained when RGB pixels are arranged in the column direction. This is because pixel data of the same color is continuously applied to each source signal line.
[1017]
FIG. 243 shows a driving method in which precharging is performed in the range of gradations 0-7 as in FIG. The controller 81 determines the precharge for each RGB. As a result of the implementation, as illustrated in FIG. 243, in the R image data, the PEN signal becomes H level in the pixel rows 3, 5, 6, 7, 8, 11, 12, and 13. That is, the pixel row is precharged. In the G image data, the PEN signal becomes H level in the pixel rows 3, 7, 9, 11, 12, 13, and 14. That is, the pixel row is precharged. In the B image data, the PEN signal becomes H level in the pixel rows 1, 2, 3, 6, 7, 8, 9, and 15. That is, the pixel row is precharged.
[1018]
In the above embodiment, it is determined whether or not to precharge corresponding to the pixel row. However, the present invention is not limited to this. It goes without saying that the size or change of image data applied to each pixel in units of frames (fields) may be determined to determine whether or not to precharge. FIG. 244 shows an example thereof.
[1019]
FIG. 244 shows changes in image data focusing on a certain pixel 16. The first row of the table in FIG. 244 indicates the frame number. The second row of the table shows changes in image data programmed in a certain pixel 16. FIG. 244 shows a modified example of the driving method in which precharging is performed at gradation 0 as in FIG. In FIG. 239, the precharge is always performed at gradation 0. FIG. 244 shows a method of precharging when gradation 0 continues for a certain frame. Continuation is indicated by a counter.
[1020]
In FIG. 244 (a), tone is 0 in frames 3, 4, 5, 6, 11, and 12. Therefore, the count value is sequentially counted from the third frame to the sixth frame. In addition, it is counted in frames 11 and 12. In FIG. 244 (a), precharge is controlled when gradation 0 continues for three frames. Accordingly, the P output becomes ◯ (a precharge voltage is output) in frames 5 and 6. In frames 11 and 12, gradation 0 is continuous for only two frames, so precharge is not performed.
[1021]
In FIG. 244 (b), the count control is performed by the PSL signal. When the PSL signal is at H level, the count value is increased. In FIG. 244 (b), since the PSL signal is at L level in frames 5 and 12, the count is not counted up. Therefore, the precharge voltage is output only in the frame 6.
[1022]
In FIG. 244, precharge is performed when gradation 0 continues for a certain number of frames. However, the present invention is not limited to this, and as described with reference to FIG. 240, a certain gradation range (for example, gradation 0). It may be controlled to precharge when −7) continues. Moreover, it is not limited to continuous frames, and may be discrete. Further, it may be controlled to precharge when a certain gradation range (for example, only gradation 0, gradation 0-7, etc.) continues in a continuous pixel row.
[1023]
As described above, in the precharge driving method of the present invention, it is determined whether or not to precharge based on the value of the image data or the change state of the image data or the image data value near the pixel to be precharged and its change, Apply precharge voltage (current). Information on whether or not to apply precharge is held in a source driver IC (circuit). Therefore, since the source driver IC (circuit) 14 only includes a latch circuit 2361 (holding circuit or storage means (memory)) for latching the precharge signal, the configuration is easy. In addition, any precharge method can be dealt with only by changing the program of the controller IC.
[1024]
In FIG. 232, the switch 481a is turned on / off to output the precharge voltage Vp from the terminal 681, and the switch 655 is turned on / off by the PO signal to apply the program current Iw from the terminal 681 to the source signal line 18. However, in the configuration of FIG. 232, when the switch 481a is closed and the precharge voltage Vp is applied to the terminal 681, the precharge voltage Vp is also applied to the current output circuit 654 (unit transistor group 521c). When a precharge voltage is applied to the current output circuit 654, an abnormal operation may occur in the current output circuit 654.
[1025]
As shown in FIG. 233, the switch 655 is disposed between the current output circuit 654 and the point A, and the switch 656 is controlled by inverting the logic of the OPV signal by the inverter 62. To do. That is, when the switch 481a is closed, the switch 656 is opened (open). With this configuration, when the precharge voltage Vp is applied to the terminal 681, the switch 655 is open, so that the precharge voltage is not applied to the current output circuit 654. This timing chart is shown in FIG. In FIG. 234 (a), the PO signal is L during the period t in which the OPV signal is H. More preferably, the switch 655 is turned off (open) before and after the period in which the switch 481a is closed. That is, as shown in FIG. 234 (b), the PO signal is set to the L level during the period t2 including before and after the period when the OPV signal is H. This is to prevent the adverse effect of the transient phenomenon due to the on / off of the switch 481a.
[1026]
As shown in FIG. 1, when the driving transistor 11a and the selection transistors (11b, 11c) of the pixel 16 are P-channel transistors, a punch-through voltage is generated. This is because the potential fluctuation of the gate signal line 17a penetrates to the terminal of the capacitor 19 through the GS capacitance (parasitic capacitance) of the selection transistors (11b, 11c). When the P-channel transistor 11b is turned off, the voltage becomes Vgh. Therefore, the terminal voltage of the capacitor 19 is slightly shifted to the Vdd side. For this reason, the gate (G) terminal voltage of the transistor 11a rises, resulting in a black display. Therefore, good black display can be realized.
[1027]
However, complete black display of the 0th gradation can be realized, but it is difficult to display the 1st gradation. Alternatively, a large gradation jump occurs from the 0th gradation to the first gradation, or blackout occurs in a specific gradation range.
[1028]
The configuration for solving this problem is the configuration of FIG. It has a function of raising the output current value. The main purpose of the raising circuit 541 is to compensate the punch-through voltage. Further, even when the image data has a black level of 0, a certain amount of current (several tens of nA) flows, and can be used for black level adjustment.
[1029]
Basically, FIG. 54 is obtained by adding a raising circuit (portion surrounded by a dotted line in FIG. 54) to the output stage of FIG. FIG. 54 assumes that the current value raising control signal is 3 bits (K0, K1, K2), and outputs a current value 0 to 7 times the current value of the grandchild current source by this 3-bit control signal. It is possible to add to the current.
[1030]
The above is the basic outline of the source driver IC (circuit) 14 of the present invention. Hereinafter, the source driver IC (circuit) 14 of the present invention will be described in more detail.
[1031]
There is a linear relationship between the current I (A) flowing through the EL element 15 and the light emission luminance B (nt). That is, the current I (A) flowing through the EL element 15 is proportional to the light emission luminance B (nt). In the current driving method, one step (gradation step) is a current (unit transistor 484 (one unit)).
[1032]
Human vision of brightness has a square characteristic. That is, when changing with a square curve, the brightness is recognized as changing linearly. However, in the relationship shown in FIG. 83, the current I (A) flowing through the EL element 15 and the light emission luminance B (nt) are proportional to each other in both the low luminance region and the high luminance region. Therefore, if the step is changed step by step (one gradation), the luminance change for one step is large (black skip occurs) in the low gradation portion (black region). Since the high gradation portion (white region) substantially coincides with the linear region of the square curve, the luminance change for one step is recognized as changing at equal intervals. From the above, in the current driving method (when one step is in increments of current) (in the current driving source driver IC (circuit) 14), the display of the black display region becomes a particular problem.
[1033]
To solve this problem, the slope of the current output in the low gradation region (gradation 0 (full black display) to gradation (R1)) is reduced, and the maximum gradation (R) from the high gradation region (gradation (R1)). )) Increase the current output slope. In other words, in the low gradation region, the current amount is increased with a small amount (one step) per gradation. In the high gradation region, the current amount increases with one gradation (one step). By making the amount of current changing per step different between the high gradation region and the low gradation region, the gradation characteristic becomes close to a square curve, and blackout does not occur in the low gradation region.
[1034]
In the above embodiment, the current gradient has two steps of the low gradation region and the high gradation region. However, the present invention is not limited to this. Needless to say, there may be three or more stages. However, it is needless to say that the case of two stages is preferable because the circuit configuration is simplified. Preferably, the gamma circuit is preferably configured so as to generate a gradient of five or more steps.
[1035]
The technical idea of the present invention is a circuit for performing gradation display by current output in a current-driven source driver IC (circuit), etc. Therefore, the display panel is limited to an active matrix type. (Instead, a simple matrix type is also included.) This means that a plurality of current increase amounts per gradation step exist.
[1036]
In a current-driven display panel such as an EL, display luminance changes in proportion to the amount of current applied. Therefore, in the source driver IC (circuit) 14 of the present invention, the luminance of the display panel can be easily adjusted by adjusting the reference current that causes the current to flow through one current source (one unit transistor) 484. .
[1037]
In the EL display panel, the luminous efficiency is different between R, G, and B, and the color purity with respect to the NTSC standard is shifted. Therefore, in order to optimize the white balance, it is necessary to appropriately adjust the RGB ratio. Adjustment is performed by adjusting the respective reference currents of RGB. For example, the R reference current is set to 2 μA, the G reference current is set to 1.5 μA, and the B reference current is set to 3.5 μA. As described above, it is preferable that at least one color reference current among at least a plurality of display color reference currents can be changed, adjusted, or controlled.
[1038]
In the current driving method, the relationship between the current I flowing through the EL and the luminance has a linear relationship. Therefore, the white balance adjustment by mixing RGB only needs to adjust the RGB reference current at one point of predetermined luminance. That is, if the RGB reference current is adjusted at one point with a predetermined luminance and the white balance is adjusted, the white balance is basically achieved over all gradations. Therefore, the present invention is characterized in that it includes an adjusting unit that can adjust the RGB reference currents, and includes a one-point bent or multi-point bent gamma curve generating circuit (generating unit). The above items are circuit systems peculiar to the current control EL display panel.
[1039]
In the gamma circuit of the present invention, as an example, the increase is 10 nA per gradation in the low gradation area (the slope of the gamma curve in the low gradation area). Further, it increases by 50 nA per gradation in the high gradation area (gamma curve inclination in the high gradation area).
[1040]
The increase in current per gradation in the high gradation area / the increase in current per gradation in the low gradation area is referred to as a gamma current ratio. In this embodiment, the gamma current ratio is 50 nA / 10 nA = 5. The RGB gamma current ratio is the same. That is, in RGB, the current (= program current) flowing in the EL element 15 is controlled with the gamma current ratio being the same.
[1041]
If the gamma current ratio is adjusted to be the same in RGB as described above, the circuit configuration is facilitated. For each color, a constant current circuit for generating a reference current to be applied to the low gradation part and a constant current circuit for generating a reference current to be applied to the high gradation part are manufactured, and a volume for adjusting the current flowing relatively to these is adjusted. This is because it is sufficient to produce (arrange).
[1042]
FIG. 56 is a configuration diagram of a constant current generating circuit unit in a low current region. FIG. 57 is a configuration diagram of the constant current circuit portion and the raised current circuit portion in the high current region. As shown in FIG. 56, a reference current INL is applied to the low current source circuit unit, which basically becomes a unit current, and the required number of unit transistors 484 are operated by the input data L0 to L4, and the sum thereof is obtained. The program current IwL of the low current part flows.
[1043]
  Further, as shown in FIG. 57, a reference current INH is applied to the high current source circuit unit, which basically becomes a unit current, and the input data H0 to H0.H5 causes the required number of unit transistors 484 to operate,HighA program current IwH of the current section flows.
[1044]
The raised current circuit section is the same, and a reference current INH is applied as shown in FIG. 57. This current basically becomes a unit current, and the necessary number of unit transistors 484 are operated by the input data AK0 to AK2. The current IwK corresponding to the raised current flows as the sum
The program current Iw flowing through the source signal line 18 is Iw = IwH + IwL + IwK. The ratio of IwH and IwL, that is, the gamma current ratio satisfies the first relationship described above.
[1045]
As shown in FIGS. 56 and 57, the on / off switch 481 includes an inverter 562, and an analog switch 561 composed of a P-channel transistor and an N-channel transistor. As described above, the switch 481 includes the inverter 562 and the analog switch 561 including the P-channel transistor and the N-channel transistor, so that the on-resistance can be reduced, and the voltage drop between the unit transistor 484 and the source signal line 18 is reduced. It can be made extremely small. Needless to say, this also applies to other embodiments of the present invention.
[1046]
The operation of the low current circuit unit in FIG. 56 and the high current circuit unit in FIG. 57 will be described. The source driver IC (circuit) 14 of the present invention is composed of 5 bits of low current circuit portions L0 to L4 and 6 bits of high current circuit portions H0 to H5. Note that data input from the outside of the circuit is 6 bits of D0 to D5 (64 gradations for each color). The 6-bit data is converted into 5 bits L0 to L4 and 6 bits of the high current circuit portions H0 to H5, and a program current Iw corresponding to the image data is applied to the source signal line. That is, the input 6-bit data is converted into 5 + 6 = 11-bit data. Therefore, a highly accurate gamma curve can be formed.
[1047]
As described above, the input 6-bit data is converted into 5 + 6 = 11-bit data. In the present invention, the number of bits (H) of the circuit in the high current region is the same as the number of bits of the input data (D), and the number of bits (L) of the circuit in the low current region is the number of bits of the input data (D). -1. Note that the bit number (L) of the circuit in the low current region may be the bit number −2 of the input data (D). With this configuration, the gamma curve in the low current region and the gamma curve in the high current region are optimal for image display on the EL display panel.
[1048]
In the current driving method, the relationship between the current I flowing through the EL and the luminance has a linear relationship. Therefore, the white balance adjustment by mixing RGB only needs to adjust the RGB reference current at one point of predetermined luminance. That is, if the RGB reference current is adjusted at one point with a predetermined luminance and the white balance is adjusted, the white balance is basically achieved over all gradations. This point is also a characteristic effect of the current drive system of the present invention.
[1049]
In the case of a gamma curve having a broken line (having a bent position) as shown in FIG. 247, a little care is required. First, in order to obtain RGB white balance, it is necessary to make the bending position of the gamma curve (gradation R1) the same in RGB. By making it the same, in the current driving method, the relative relationship of the gamma curve can be made the same in RGB. Further, it is necessary to make the ratio of the gradient of the low gradation region and the gradient of the high gradation region constant in RGB. By making it constant, in the current driving method, the relative relationship of the gamma curve can be made the same in RGB.
[1050]
For example, 10 nA per gradation is increased in the low gradation area (gamma curve inclination in the low gradation area), and 50 nA is increased per gradation in the high gradation area (gamma curve inclination in the high gradation area). The increase in current per gradation in the high gradation area / the increase in current per gradation in the low gradation area is referred to as a gamma current ratio. In this embodiment, the gamma current ratio is 50 nA / 10 nA = 5. In RGB, the current flowing through the EL element 15 is adjusted with the same gamma current ratio.
[1051]
FIG. 248 shows an example of the gamma curve. In FIG. 248 (a), the current increase per gradation is large in both the low gradation part and the high gradation part. In FIG. 248 (b), the increase in current per gradation is smaller in both the low gradation part and the high gradation part than in FIG. 248 (a). However, the gamma current ratio is the same in both FIG. 248 (a) and FIG. 248 (b). In this way, adjusting the gamma current ratio while maintaining the same value for RGB generates a constant current circuit for generating a reference current to be applied to the low gradation portion and a reference current to be applied to the high gradation portion for each color. This is because a constant current circuit is prepared, and a volume for adjusting the current flowing relatively to these is prepared (arranged).
[1052]
FIG. 245 shows a circuit configuration for varying the output current while maintaining the gamma current ratio. The current control circuit 692 changes the current flowing through the current sources 473L and 473H while maintaining the gamma current ratio between the reference current source 691L in the low current region and the reference current source 691H in the high current region.
[1053]
Further, as shown in FIG. 246, it is preferable to detect the relative temperature of the display panel with a temperature detection circuit 701 formed in the IC chip (circuit) 14. This is because EL elements have different temperature characteristics depending on the materials constituting RGB. This temperature detection utilizes the fact that the state of the junction of the bipolar transistor changes with temperature, and the output current changes with temperature. The detected temperature is fed back to the temperature control circuit 702 arranged (formed) for each color, and the current control circuit 692 performs temperature compensation.
[1054]
It is appropriate that the gamma ratio has a relationship of 3 to 10. More preferably, a relationship of 4 or more and 8 or less is appropriate. In particular, the gamma current ratio preferably satisfies the relationship of 5 or more and 7 or less. This is called the first relationship.
[1055]
Further, it is appropriate to set the change point (gradation R1 in FIG. 247) between the low gradation portion and the high gradation portion to 1/32 or more and 1/4 or less of the maximum gradation number K. For example, if the maximum number of gradations K is 6 bits and 64 gradations, 64/32 = 2 gradations or more and 64/4 = 16 gradations or less. More preferably, the change point (gradation R1 in FIG. 247) between the low gradation portion and the high gradation portion is appropriately set to 1/16 or more and 1/4 or less of the maximum gradation number K. For example, if the maximum number of gradations K is 6 bits and 64 gradations, 4816 = 4th gradation or more and 64/4 = 16th gradation or less. More preferably, it is set to 1/10 or more and 1/5 or less of the maximum number of gradations K. If the calculation results in a decimal point, round it down. For example, if the maximum number of gradations K is 6 bits and 64 gradations, 4810 = 6th gradation or more and 64/5 = 12th gradation or less. The above relationship is referred to as a second relationship.
[1056]
The above explanation is the relationship between the gamma current ratios of the two current regions. However, the second relationship described above is also applied when there are gamma current ratios of three or more current regions (that is, there are two or more bending points). In other words, for three or more inclinations, the relationship may be applied to any two inclinations.
[1057]
By satisfying both the first relationship and the second relationship at the same time, it is possible to realize a good image display without blackout.
[1058]
FIG. 250 shows an embodiment in which a plurality of current-driven source driver circuits (ICs) 14 of the present invention are used in one display panel. The source driver IC of the present invention includes a slave / master (S / M) terminal 2502 that is assumed to use a plurality of source driver ICs 14. The S / M terminal 2502 is set to H level to operate as a master chip, and a reference current is output from a reference current output terminal (not shown). This current becomes the current that flows through the INL and INH terminals in FIGS. 56 and 57 of the slave source driver IC 14 (14a, 14c). By setting the S / M terminal 2502 to the L level, the source driver IC 14 operates as a slave chip, and receives the reference current of the master chip from a reference current input terminal (not shown).
[1059]
The reference current passed between the reference current input terminal and the reference current output terminal is of two systems, a low gradation region and a high gradation region for each color. Note that the reference current is supplied by the reference current transfer wiring 2501. Therefore, with 3 colors of RGB, there are 6 systems of 3 × 2. In the above-described embodiment, each color has two systems. However, the present invention is not limited to this, and there may be three or more systems for each color.
[1060]
In the current driving method of the present invention, as shown in FIG. 249, the bending point (gradation R1, etc.) can be changed. In FIG. 249 (a), the low gradation part and the high gradation part are changed at gradation R1, and in FIG. 249 (b), the low gradation part and the high gradation part are changed at gradation R2. Yes. In this way, the bending position can be changed at a plurality of locations.
[1061]
Specifically, the present invention can realize 64-gradation display. The bending point (R1) is none, the second gradation, the fourth gradation, the eighth gradation, and the sixteenth gradation. Since the complete black display has gradation 0, the bending points are 2, 4, 8, and 16. If the complete black display gradation is gradation 1, the bending point is 3, 5, 9, 17, 33. As described above, it is possible to simplify the circuit configuration by configuring the bent position so that it can be performed at a location that is a multiple of 2 (or a location that is a multiple of 2 plus 1 when the complete black display is gradation 1). An effect occurs.
[1062]
FIG. 56 is a configuration diagram of a current source circuit section in a low current region. FIG. 57 is a configuration diagram of a current source section and a raised current circuit section in a high current region. As shown in FIG. 56, a reference current INL is applied to the low current source circuit unit. Basically, this current becomes a unit current, and the necessary number of current sources 484 are operated by the input data L0 to L4. The program current IwL of the low current part flows.
[1063]
Further, as shown in FIG. 57, the reference current INH is applied to the high current source circuit unit. Basically, this current becomes a unit current, and the necessary number of current sources 484 are operated by the input data H0 to L5. As a sum, the program current IwH of the high current portion flows.
[1064]
The raising current circuit unit is the same, and a reference current INH is applied as shown in FIG. 57. This current basically becomes a unit current, and the necessary number of current sources 484 are operated by the input data AK0 to AK2. The current IwK corresponding to the raised current flows as the sum
The program current Iw flowing through the source signal line 18 is Iw = IwH + IwL + IwK. It should be noted that the ratio of IwH and IwL, that is, the gamma current ratio satisfies the first relationship described above.
[1065]
As shown in FIGS. 56 and 57, the on / off switch 481 includes an inverter 562, and an analog switch 561 composed of a P-channel transistor and an N-channel transistor. As described above, the switch 481 includes the inverter 562 and the analog switch 561 including the P-channel transistor and the N-channel transistor, so that the on-resistance can be reduced, and the voltage drop between the current source 484 and the source signal line 18 is reduced. It can be made extremely small.
[1066]
The operation of the low current circuit unit in FIG. 56 and the high current circuit unit in FIG. 57 will be described. The source driver circuit (IC) 14 of the present invention is composed of 5 bits of low current circuit portions L0 to L4 and 6 bits of high current circuit portions H0 to H5. Note that data input from the outside of the circuit is 6 bits of D0 to D5 (64 gradations for each color). The 6-bit data is converted into 5 bits L0 to L4 and 6 bits of the high current circuit portions H0 to H5, and a program current Iw corresponding to the image data is applied to the source signal line. That is, the input 6-bit data is converted into 5 + 6 = 11-bit data. Therefore, a highly accurate gamma curve can be formed.
[1067]
As described above, the input 6-bit data is converted into 5 + 6 = 11-bit data. In the present invention, the number of bits (H) of the circuit in the high current region is the same as the number of bits of the input data (D), and the number of bits (L) of the circuit in the low current region is the number of bits of the input data (D). -1. Note that the bit number (L) of the circuit in the low current region may be the bit number −2 of the input data (D). With this configuration, the gamma curve in the low current region and the gamma curve in the high current region are optimal for image display on the EL display panel.
[1068]
Hereinafter, a method for controlling the circuit control data (L0 to L4) in the low current region and the circuit control data (H0 to H4) in the high current region will be described with reference to FIGS. 252 to 254.
[1069]
The present invention is characterized by the operation of the current source 484a connected to the L4 terminal of FIG. 56 of FIG. This 484a is composed of one transistor which becomes a current source of one unit. By turning this transistor on and off, the program current Iw can be easily controlled (on / off control).
[1070]
FIG. 252 is an applied signal to the low current side signal line (L) and the high current side signal line (H) when the low current region and the high current region are switched at gradation 4. In FIGS. 252 to 254, gradations 0 to 18 are shown, but there are actually up to the 63rd gradation. Therefore, the gradation 18 or higher is omitted in each drawing. In addition, the switch 481 is turned on when “1” in the table, the current source 484 and the source signal line 18 are connected, and the switch 481 is turned off when “0” in the table. The gradation is not limited to the 63rd gradation, and may be 255 gradations or more.
[1071]
In FIG. 252, in the case of gradation 0 of complete black display, (L0 to L4) = (0, 0, 0, 0, 0), and (H0 to H5) = (0, 0, 0, 0, 0). Accordingly, all the switches 481 are in the OFF state, and the program current Iw = 0 in the source signal line 18.
[1072]
In gradation 1, (L0 to L4) = (1, 0, 0, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). Therefore, one unit current source 484 in the low current region is connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1073]
In gradation 2, (L0 to L4) = (0, 1, 0, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). Therefore, the two unit current sources 484 in the low current region are connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1074]
In gradation 3, (L0 to L4) = (1, 1, 0, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). Accordingly, the two switches 481La and 481Lb in the low current region are turned on, and the three unit current sources 484 are connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1075]
In gradation 4, (L0 to L4) = (1,2681) and (H0 to H5) = (0, 0, 0, 0, 0). Accordingly, the three switches 481La, 481Lb, 481Le in the low current region are turned on, and the four unit current sources 484 are connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1076]
At the gradation 5 or higher, the low current region (L0 to L4) = (1,2681) is not changed. However, in the high current region, (H0 to H5) = (1, 0, 0, 0, 0) in gradation 5, the switch 481Ha is turned on, and one unit current source 481 in the high current region is the source signal. Connected to line 18. In gradation 6, (H0 to H5) = (0, 1, 0, 0, 0), the switch 481Hb is turned on, and the two unit current sources 481 in the high current region are connected to the source signal line 18. The Similarly, in gradation 7, (H0 to H5) = (1, 1, 0, 0, 0), the two switches 481Ha switch 481Hb are turned on, and the three unit current sources 481 in the high current region are the source signals. Connected to line 18. Further, in gradation 8, (H0 to H5) = (0, 0, 1, 0, 0), one switch 481Hc is turned on, and four unit current sources 481 in the high current region are connected to the source signal line 18. Connected. Thereafter, as shown in FIG. 252, the switch 481 is sequentially turned on and off, and the program current Iw is applied to the source signal line 18.
[1077]
A characteristic of the above operation is an operation at a bending point. However, the bending point is a switching point between the low current region and the high current region. To be exact, since the low current IwL is added as the program current Iw in the case of gradation in the high current region, the switching point is changed. The expression point is not correct. That is, in the gradation of the high gradation portion, the current corresponding to the step (gradation) of the high gradation portion is added to the current of the low gradation portion, and becomes the program current Iw. This is a point where the control bit (L) in the low current region does not change with a gradation of one step (which should be called a point where the current changes or a point or a position). At this time, the L4 terminal in FIG. 56 becomes “1”, the switch 481e is turned on, and a current flows through the transistor 484a.
[1078]
Accordingly, in the gradation 4 in FIG. 252, four unit transistors (current sources) 484 in the low gradation portion are operating. In gradation 5, four unit transistors (current sources) 484 in the low gradation part operate, and one transistor (current source) 484 in the high gradation part operates. Thereafter, similarly, in the gradation 6, four unit transistors (current sources) 484 in the low gradation part operate, and two transistors (current sources) 484 in the high gradation part operate. Therefore, at the gradation level 5 or higher, which is the bending point, the current source 484 in the low gradation area below the bending point is turned on for the gradation level (in this case, four), and in addition to this, the current of the high gradation part is sequentially increased. A number of sources 484 are sequentially turned on according to the gradation.
[1079]
Therefore, it can be seen that one of the L4 terminal transistors 484a in FIG. Without this transistor 484a, after the gradation 3, one transistor 484 in the high gradation portion is turned on. Therefore, the switching point is not a multiplier of 2, such as 4, 8, and 16. The multiplier of 2 is a state in which only one signal is “1”.
[1080]
Therefore, it is easy to perform the condition determination that the weighting signal line of 2 is “1”. Therefore, the hardware scale for condition determination can be reduced. That is, the logic circuit of the IC chip is simplified, and as a result, an IC having a small chip area can be designed (cost reduction is possible).
[1081]
FIG. 253 is an explanatory diagram of signals applied to the low current side signal line (L) and the high current side signal line (H) when the low current region and the high current region are switched at gradation 8.
[1082]
In FIG. 253, in the case of gradation 0 for complete black display, it is the same as FIG. 252, (L0 to L4) = (0, 0, 0, 0, 0), and (H0 to H5) = (0 , 0, 0, 0, 0). Accordingly, all the switches 481 are in the OFF state, and the program current Iw = 0 in the source signal line 18.
[1083]
Similarly, in gradation 1, (L0 to L4) = (1, 0, 0, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). Therefore, one unit current source 484 in the low current region is connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1084]
In gradation 2, (L0 to L4) = (0, 1, 0, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). Therefore, the two unit current sources 484 in the low current region are connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1085]
In gradation 3, (L0 to L4) = (1, 1, 0, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). Accordingly, the two switches 481La and 481Lb in the low current region are turned on, and the three unit current sources 484 are connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1086]
Similarly, in the gradation 4, (L0 to L4) = (0, 0, 1, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). In gradation 5, (L0 to L4) = (1, 0, 1, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). In gradation 6, (L0 to L4) = (0, 1, 1, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0). In gradation 7, (L0 to L4) = (1, 1, 1, 0, 0) and (H0 to H5) = (0, 0, 0, 0, 0).
[1087]
Gradation 8 is the switching point (folding position). In gradation 8, (L0 to L4) = (1, 1, 1, 0, 1) and (H0 to H5) = (0, 0, 0, 0, 0). Accordingly, the four switches 481La, 481Lb, 481Lc, 481Le in the low current region are turned on, and the eight unit current sources 484 are connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1088]
At the gradation 8 or higher, the low current region (L0 to L4) = (1, 1, 1, 0, 1) is not changed. However, in the high current region, in gradation 9, (H0 to H5) = (1, 0, 0, 0, 0), the switch 481Ha is turned on, and one unit current source 481 in the high current region is the source signal. Connected to line 18.
[1089]
Similarly, the number of transistors 484 in the high current region increases by one according to the gradation step. That is, at gradation 10, (H0 to H5) = (0, 1, 0, 0, 0), the switch 481Hb is turned on, and the two unit current sources 481 in the high current region are connected to the source signal line 18. The Similarly, in the gradation 11, (H0 to H5) = (1, 1, 0, 0, 0), the two switches 481Ha, the switch 481Hb are turned on, and the three unit current sources 481 in the high current region are the source signals. Connected to line 18. Further, in gradation 12, (H0 to H5) = (0, 0, 1, 0, 0), one switch 481Hc is turned on, and four unit current sources 481 in the high current region are connected to the source signal line 18. Connected. Thereafter, as shown in FIG. 252, the switch 481 is sequentially turned on and off, and the program current Iw is applied to the source signal line 18.
FIG. 254 is an explanatory diagram of signals applied to the low current side signal line (L) and the high current side signal line (H) when the low current region and the high current region are switched at gradation 16. In this case, the basic operation is the same as that in FIGS. 252 and 253.
[1090]
That is, in FIG. 254, in the case of gradation 0 for complete black display, it is the same as in FIG. 253, and (L0 to L4) = (0, 0, 0, 0, 0), and (H0 to H5) = (0, 0, 0, 0, 0). Accordingly, all the switches 481 are in the OFF state, and the program current Iw = 0 in the source signal line 18. Similarly, from gradation 1 to gradation 16, high gradation region (H0 to H5) = (0, 0, 0, 0, 0). Therefore, one unit current source 484 in the low current region is connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18. That is, only (L0 to L4) in the low gradation region changes.
[1091]
In other words, (L0 to L4) = (1, 0, 0, 0, 0) in gradation 1, and (L0 to L4) = (0, 1, 0, 0, 0) in gradation 2. Yes, in gradation 3, (L0-L4) = (1, 1, 0, 0, 0), and in gradation 2, (L0-L4) = (0, 0, 1, 0, 0) is there. Thereafter, the gradation is sequentially counted up to gradation 16. That is, in gradation 15, (L0 to L4) = (1, 1, 1, 1, 0), and in gradation 16, (L0 to L4) = (1, 1, 1, 1, 1). is there. In gradation 16, only one fifth bit (D4) of D0 to D5 indicating gradation is turned on, so that the content expressed by data D0 to D5 is 16, indicating that one data signal line ( It can be determined by the determination of D4). Therefore, the hardware scale of the logic circuit can be reduced.
[1092]
Gradation 16 is a switching point (bending position) (or gradation 17 may be a switching point). In gradation 16, (L0 to L4) = (1, 1, 1, 1, 1) and (H0 to H5) = (0, 0, 0, 0, 0). Accordingly, the four switches 481La, 481Lb, 481Lc, 481d, and 481Le in the low current region are turned on, and the 16 unit current sources 484 are connected to the source signal line 18. The unit current source in the high current region is not connected to the source signal line 18.
[1093]
At gradation 16 or higher, the low current region (L0 to L4) = (1, 1, 1, 0, 1) has no change. However, in the high current region, at gradation 17, (H0 to H5) = (1, 0, 0, 0, 0), the switch 481Ha is turned on, and one unit current source 481 in the high current region is the source signal. Connected to line 18. Similarly, the number of transistors 484 in the high current region increases by one according to the gradation step. That is, at gradation 18, (H0 to H5) = (0, 1, 0, 0, 0), the switch 481Hb is turned on, and the two unit current sources 481 in the high current region are connected to the source signal line 18. The Similarly, in gradation 19, (H0 to H5) = (1, 1, 0, 0, 0), the two switches 481Ha switch 481Hb are turned on, and the three unit current sources 481 in the high current region are the source signals. Connected to line 18. Further, in gradation 20, (H0 to H5) = (0, 0, 1, 0, 0), one switch 481Hc is turned on, and four unit current sources 481 in the high current region are connected to the source signal line 18. Connected.
[1094]
As described above, at the switching point (bending position), the current source (1 unit) 484 whose number is a multiplier of 2 is turned on or connected to the source signal line 18 (conversely, a configuration in which it is turned off is also conceivable). Logic processing is extremely easy. For example, as shown in FIG. 252, if the bending position is gradation 4 (4 is a multiplier of 2), the four current sources (one unit) 484 are configured to operate. Then, in the gradation beyond that, the current source (one unit) 484 in the high current region is added. Further, as shown in FIG. 253, when the bending position is gradation 8 (8 is a multiplier of 2), the eight current sources (one unit) 484 are configured to operate. Then, in the gradation beyond that, the current source (one unit) 484 in the high current region is added. If the configuration of the present invention is adopted, a gamma control circuit with a small hardware configuration can be configured with any gradation expression, not limited to 64 gradations (16 gradations: 4096 colors, 256 gradations: 16.7 million colors, etc.).
[1095]
In the embodiment described with reference to FIGS. 252, 253, and 254, the gradation of the switching point is a multiplier of 2. This is the case where the complete black gradation is gradation 0. When gradation 1 is to be displayed completely black, +1 is necessary. However, these are matters for convenience.
[1096]
What is important in the present invention is to have a plurality of current regions (low current region, high current region, etc.), and to make a determination (processing) with few signal inputs at the switching points. As an example thereof, the technical idea is that the hardware scale becomes extremely small because it is only necessary to detect one signal line if it is a multiplier of 2. In order to facilitate the processing, a current source 484a is added.
[1097]
Therefore, in the case of negative logic, the switching point may be set at the gradations 1, 3, 7, 15. Further, although gradation 0 is set to be completely black, the present invention is not limited to this. For example, in the case of 64-gradation display, gradation 63 may be in a completely black display state, and gradation 0 may be the maximum white display. In this case, the switching point may be processed in consideration of the reverse direction. Therefore, there may be a different configuration from the multiplier of 2.
[1098]
Further, the switching point (bending position) is not limited to one gamma curve. Even when there are a plurality of bent positions, the circuit of the present invention can be configured. For example, the folding position can be set to gradation 4 and gradation 16. It is also possible to set 3 points or more, such as gradation 4, gradation 16, and gradation 32.
[1099]
In the above embodiment, the gradation is set to a multiplier of 2. However, the present invention is not limited to this. For example, the bending points may be set with multipliers 2 and 8 (2 + 8 = 10th gradation, that is, two signal lines required for determination). Bending points may be set at 2 and 8 and 16 (2 + 8 + 16 = 26th gradation, that is, three signal lines required for determination), which are 2 multipliers beyond that. In this case, the hardware scale required for determination or processing is somewhat increased, but it can be adequately handled in terms of circuit configuration. Needless to say, the above-described matters are included in the technical category of the present invention.
[1100]
As shown in FIG. 255, the source driver circuit (IC) 14 of the present invention is composed of a current output circuit 654 of three parts. A high current region current output circuit 654a that operates in a high gradation region, a low current region current output circuit 654b that operates in a low current region and a high gradation region, and a current raising current output circuit 654b that outputs a raising current.
[1101]
The high current region current output circuit 654a and the current raising current output circuit 654c operate using the reference current source 691a that outputs a high current as a reference current, and the low current region current output circuit 654b uses the reference current source 691b that outputs a low current as a reference. Operates as a current.
[1102]
As described above, the current output circuit 654 is not limited to the high current region current output circuit 654a, the low current region current output circuit 654b, and the current raising current output circuit 654c. Two current output circuits 654a and a low current region current output circuit 654b may be used, or three or more current output circuits 654 may be used. Of course, the number of current output circuits 654 may be one. The reference current source 691 may be arranged or formed corresponding to each current region current output circuit 654, or may be common to all the current region current output circuits 654.
[1103]
The above-described current output circuit 654 corresponds to the gradation data, and the internal unit transistor 484 operates to absorb current from the source signal line 18. The unit transistor 484 operates in synchronization with one horizontal scanning period (1H) signal. That is, during the period of 1H, a current based on the corresponding gradation data is input (when the unit transistor 484 is an N channel).
[1104]
On the other hand, the gate driver circuit 12 basically selects one gate signal line 17a sequentially in synchronization with the 1H signal. That is, in synchronization with the 1H signal, the gate signal line 17a (1) is selected during the first H period, the gate signal line 17a (2) is selected during the second H period, and the gate signal line 17a is selected during the third H period. (3) is selected, and the gate signal line 17a (4) is selected in the fourth H period.
[1105]
However, after the first gate signal line 17a is selected, no gate signal line 17a is selected during the period in which the next second gate signal line 17a is selected (non-selection period, t1 in FIG. 256). To be provided). The non-selection period requires a rising period and a falling period of the gate signal line 17a, and is provided to ensure an on / off control period of the TFT 11d.
[1106]
If an on voltage is applied to any one of the gate signal lines 17a and the TFTs 11b and 11c of the pixel 16 are on, the program current Iw is applied to the source signal line 18 from the Vdd power supply (anode voltage) through the driving TFT 11a. Flowing. This program current Iw flows through the transistor 484 (period t2 in FIG. 256). A parasitic capacitance C is generated in the source signal line 18 (parasitic capacitance is generated due to a cross-point capacitance between the gate signal line and the source signal line).
[1107]
However, when none of the gate signal lines 17a is selected (non-selection period: period t1 in FIG. 256), there is no current path flowing through the TFT 11a. Since the transistor 484 conducts current, it absorbs charge from the parasitic capacitance of the source signal line 18. As a result, the potential of the source signal line 18 decreases (portion A in FIG. 256). When the potential of the source signal line 18 decreases, it takes time to write a current corresponding to the next image data.
[1108]
In order to solve this problem, a switch 481a is formed at the output terminal of the source terminal 681, as shown in FIG. Further, the switch 481b is formed or arranged at the output stage of the raised current output circuit 654c.
[1109]
In the non-selection period t1, a control signal is applied to the control terminal S1, and the switch 481a is turned off. In the selection period t2, the switch 481a is turned on (conductive state). In the on state, a program current Iw = IwH + IwL + IwK flows. When the switch 481a is turned off, no Iw current flows. Therefore, as shown in FIG. 258, the potential decreases as A in FIG. 256 (no change). Note that the channel width W of the analog switch 561 of the switch 481 is 10 μm or more and 100 μm or less. The analog switch W (channel width) needs to be 10 μm or more in order to reduce the on-resistance. However, if W is too large, the parasitic capacitance increases, so the thickness is made 100 μm or less. More preferably, the channel width W is preferably 15 μm or more and 60 μm or less.
[1110]
The switch 481b is a switch that controls only low gradation display. At the time of low gradation display (black display), the gate potential of the TFT 11a of the pixel 16 needs to be close to the anode voltage Vdd. Therefore, in the black display, the potential of the source signal line 18 needs to be close to the anode voltage Vdd. In the black display, the program current Iw is small, and once the potential drops as shown in FIG. 256A, it takes a long time to return to the normal potential.
[1111]
Therefore, in the case of low gradation display, it must be avoided that the non-selection period t1 occurs. On the contrary, in the high gradation display, since the program current Iw is large, there is often no problem even if the non-selection period t1 occurs. Therefore, in the present invention, in high gradation display image writing, both the switch 481a and the switch 481b are turned on even in the non-selection period. Further, the raising current IwK needs to be cut off. This is to achieve black display as much as possible. In the low gradation display image writing, the switch 481a is turned on during the non-selection period, and the switch 481b is turned off. The switch 481b is controlled by the terminal S2.
[1112]
Needless to say, in both the low gradation display and the high gradation display, driving may be performed in which the switch 481a is turned off (non-conducting state) and the switch 481b is kept on (conducting) in the non-selection period t1. Needless to say, in both the low gradation display and the high gradation display, driving in which both the switch 481a and the switch 481b are turned off (non-conduction) may be performed in the non-selection period t1.
[1113]
In any case, the switch 481 can be controlled by controlling the control terminals S1 and S2. The control terminals S1 and S2 are controlled by command control.
[1114]
For example, the control terminal S2 sets the t3 period to the “0” logic level so as to overlap the non-selection period t1. By controlling in this way, the state A in FIG. 256 does not occur. Further, when the gray level is a black display level above a certain level, the control terminal S1 is set to the “0” logic level. Then, the raising current IwK is stopped, and good black display can be realized.
[1115]
The above embodiment has been described as an embodiment on the assumption that one source driver IC 14 is mounted on the display panel. However, the present invention is not limited to this configuration. A plurality of source driver ICs 14 may be stacked on one display panel. For example, FIG. 261 shows an embodiment of a display panel on which three source driver ICs 14 are mounted.
[1116]
As described in FIG. 56, FIG. 57, FIG. 245, and the like, the source driver IC 14 of the present invention includes at least two systems of a reference current in a low gradation region and a reference current in a high gradation region.
[1117]
As described with reference to FIG. 250, the current-driven source driver circuit (IC) 14 of the present invention includes a slave / master (S / M) terminal 2502 that is assumed to use a plurality of source driver ICs 14. . The S / M terminal 2502 is set to H level to operate as a master chip, and a reference current is output from a reference current output terminal (not shown). Of course, the logic of the S / M terminal may have a reverse polarity. Further, it may be switched by a command to the source driver IC 14. The reference current is transmitted through the caskate current connection line 2611. By setting the S / M terminal 2502 to the L level, the source driver IC 14 operates as a slave chip, and receives the reference current of the master chip from a reference current input terminal (not shown). This current is the current flowing through the INL and INH terminals in FIGS.
[1118]
The reference current is generated by a reference current generation circuit 1691 at the center (middle part) of the source driver IC 14. The reference current of the master chip is adjusted and applied from the outside by an external resistor or a current step type electronic volume arranged or configured inside the IC.
[1119]
A control circuit (such as a command decoder) is also formed (arranged) at the center of the source driver IC 14. The reason why the reference current source is formed at the center of the chip is to shorten the distance between the reference current generating circuit and the program current output terminal as much as possible.
[1120]
In the configuration of FIG. 261, the reference current is transmitted from the master chip 14b to the two slave chips (14a, 14c). The slave chip receives a reference current, and generates a parent, a child, and a grandchild current based on this current. Note that the reference current transferred from the master chip 14b to the slave chip is performed by current transfer of the current mirror circuit. By performing the current transfer, there is no deviation in the reference current among the plurality of chips, and the dividing lines on the screen are not displayed.
[1121]
FIG. 262 conceptually illustrates the position of the reference current transfer terminal. A reference current signal line 2501 is connected to the signal input terminal 2621i disposed at the center of the IC chip. The current applied to the reference current signal line 2501 is compensated for the temperature characteristics of the EL material. Further, compensation is made due to deterioration of the life of the EL material.
[1122]
Based on the current (voltage) applied to the reference current signal line 2501, each current source (471, 472, 473, 484) is driven in the chip. This reference current is output as a reference current to the slave chip via the current mirror circuit. The reference current to the slave chip is output from the terminal 2621o. At least one terminal 2621o is arranged (formed) on the left and right sides of the reference current generating circuit 1691. In FIG. 262, two are arranged (formed) on the left and right. This reference current is transmitted to the slave chip 14 through the cascade signal lines 2611a1, 2611a2, 2611b1, and 2611b2. The circuit may be configured so that the reference current applied to the slave chip 14a is fed back to the master chip 14b to correct the shift amount.
[1123]
In the current-driven EL display panel, the program current in black display is very small, 100 nA or less. Therefore, if parasitic capacitance exists in the source signal line 18 or the like, charging / discharging of the parasitic capacitance cannot be performed in one horizontal scanning period (1H) (the influence of the parasitic capacitance cannot be sufficiently eliminated). Therefore, writing shortage occurs. Insufficient writing leads to lower display contrast and lower resolution.
[1124]
The parasitic capacitance includes a parasitic capacitance in the display area and a parasitic capacitance in the output circuit of the source driver IC 14. The parasitic capacitance of the output circuit is a parasitic capacitance 3751b due to a protection diode 3751a connected to the internal wiring 3752 in the output stage, as mainly shown in FIG. 375 (a). The protection diode 3751a is an important circuit as a countermeasure against static electricity of the source driver IC 14, but the protection diode 3751a is equivalent to a capacitor 3751b (parasitic capacitance) as shown in FIG. 375 (b). Note that parasitic capacitance due to a protection diode or the like is referred to as protection capacitance.
[1125]
When the source driver IC 14 is a voltage output, there is no influence because the output impedance of the source driver IC 14 is low even if the protection capacitance is relatively large. However, when the source driver IC 14 is a current output, since the output impedance of the source driver IC 14 is high, the size of the protective capacitor greatly affects the time constant. That is, the program current Iw cannot be written to the pixel 16 within one horizontal scanning period (1H). However, the protective diode cannot be deleted for countermeasures against static electricity.
[1126]
The present invention solves this problem. FIG. 376 shows an example. The protective diode 3751a as shown in FIG. 375 (a) is not formed. Instead, a switch 3761 (short circuit) for short-circuiting adjacent source signal lines 18 is formed in the source driver IC 14. The short circuit 3761 is a very small switch. Switching is exemplified by MOS transistors. In addition, it may be a bipolar transistor or an analog switch composed of P-channel and N-channel transistors. When the switch is in an open state, the W (channel width) and L (channel length) of the transistor are designed so as to exhibit a resistance value of 100 MΩ or more. The switch 3761 is configured to be in a closed state when the source driver IC 14 is formed (normally closed). A signal (voltage) applied to a control terminal (not shown) is opened as shown in FIG. The control terminal is connected to the gate terminal of the transistor constituting the switch 3761.
[1127]
The embodiment of FIG. 378 is an embodiment in which a short-circuit portion 3781 is formed between adjacent source signal lines 18. It is formed with high impedance wiring of 100 MΩ or more. Although a minute leak occurs between the adjacent source signal lines 18, the program current Iw is not affected due to the minute current. The short circuit part is formed of polysilicon.
[1128]
FIG. 379 (a) shows an example in which a complete short-circuit portion 3781 is formed between adjacent source signal lines 18. The short circuit part is formed by metal wiring or the like. Until the source driver IC 14 is mounted on the substrate 71, the short-circuit portion 3781 is left. After mounting, the substrate 71 and the source driver IC 14 are immersed in an etching solution or the like, and the short-circuit portion 3781 is etched away. In the above embodiment, the short-circuit portion 3781 is separated by etching. However, the short-circuit portion 3781 may be cut by irradiating a laser or the like.
[1129]
FIG. 382 shows an example. As described above, the base anode line 2631 is formed on the back surface of the source driver IC 14 in the present invention. In addition, the base anode line 2631 is formed on the substrate 71 so as to shield the circuit formation portion from light so as to prevent the IC from malfunctioning due to photoconversion (see FIG. 102 and its description).
[1130]
In FIG. 382, in the source driver IC 14, a slit 3821 is opened in the base anode line 2631 at a location where the short-circuit portion 3781 is formed. The slit 3821 is a portion through which light can pass. As shown in FIG. 383, laser light 3831 is incident from the slit 3821 to cut the short-circuit portion 3781. The wavelength of the laser beam is preferably around 1 μm. A YAG laser is exemplified as this wavelength laser. Of course, other lasers may be used. For example, carbon dioxide laser, excimer laser, neon helium laser, white laser, dye laser and the like are exemplified. In addition, a light collected by an argon lamp or a xenon lamp may be used. That is, any optical energy can be used as long as the wiring can be processed.
[1131]
The laser light 3831 is transmitted through the glass substrate 71 and irradiated to the short-circuit portion 3781 and the like. Laser light 3831 is incident from a slit 3821 formed in the base anode line 2631. Although the slit 3821 is formed, the present invention is not limited to this. What is important is that the cutting portion such as the short-circuit portion 3781 is configured so as to be processed by the laser beam 3831 or the like.
[1132]
FIG. 380 shows an embodiment in which a protective diode 3751 connected to the internal wiring 3752 is formed. A difference from (a) of FIG. 375 is that a short-circuit portion (that is, a cut portion) 3781b is formed so that the protection diode 3751 can be separated from the internal wiring 3751a. Further, a short-circuit portion 3781a is formed or arranged so that both the Vss voltage source and the Vdd voltage source can be disconnected. In FIG. 381, the cut portions are marked with x. Note that the cutting of the short-circuit portion 3781 has been described with reference to FIGS.
[1133]
When modularizing the organic EL display panel, there is a problem of the resistance value of the routing (arrangement) of the anode wiring 2631 and the cathode wiring as a problem. The organic EL display panel has a large current flowing through the EL element 15, although the drive voltage of the EL element 15 is relatively low. Therefore, it is necessary to thicken the anode wiring and cathode wiring for supplying current to the EL element 15. As an example, even in a 2-inch class EL display panel, in a polymer EL material, it is necessary to pass a current of 200 mA or more through the anode wiring 2631. Therefore, in order to prevent a voltage drop of the anode wiring 2631, it is necessary to reduce the resistance of the anode wiring to 1Ω or less. However, in the array substrate 71, since the wiring is formed by thin film deposition, it is difficult to reduce the resistance. Therefore, it is necessary to increase the pattern width. However, in order to transmit a current of 200 mA with almost no voltage drop, there is a problem that the wiring width becomes 2 mm or more.
[1134]
FIG. 273 shows the configuration of a conventional EL display panel. Built-in gate driver circuits 12 a and 12 b are formed (arranged) on the left and right of the display screen 50. The source driver circuit 14p is also formed by the same process as the TFT of the pixel 16 (built-in source driver circuit).
[1135]
The anode wiring 2631 is disposed on the right side of the panel. A Vdd voltage is applied to the anode wiring 2631. As an example, the width of the anode wiring 2631 is 2 mm or more. The anode wiring 2631 is branched from the lower end of the screen to the upper end of the screen. The number of branches is the number of pixel columns. For example, in the QCIF panel, 176 columns × RGB = 528 lines. On the other hand, the source signal line 18 is output from the built-in source driver 14p. The source signal line 18 is arranged (formed) from the upper end of the screen to the lower end of the screen. The power supply wiring 2731 of the built-in gate driver circuit 12 is also arranged on the left and right of the screen.
[1136]
Therefore, the frame on the right side of the display panel cannot be narrowed. At present, narrowing the frame is important for display panels used in mobile phones and the like. It is also important to make the left and right picture frames uniform. However, in the configuration of FIG. 273, it is difficult to narrow the frame.
[1137]
In order to solve this problem, in the display panel of the present invention, as shown in FIG. 274, the anode wiring 2631 is disposed (formed) at a position located on the back surface of the source driver IC 14 and on the surface of the array. The source driver circuit (IC) 14 is formed (manufactured) by a semiconductor chip and mounted on the substrate 71 by a COG (chip on glass) technique. The reason why the anode wiring 2631 can be arranged (formed) in the source driver IC 14 is that there is a space of 10 μm to 30 μm in the direction perpendicular to the substrate on the back surface of the chip 14.
[1138]
As shown in FIG. 273, when the source driver circuit 14p is formed directly on the array substrate 71, anode wiring (base anode line, anode) is formed below or above the source driver circuit 14p due to the problem of the number of masks, the problem of yield, and the problem of noise. It is difficult to form the voltage line (basic anode line) 2631.
[1139]
Further, as illustrated in FIG. 274, a common anode line 2642 is formed, and the base anode line 2631 and the common anode line 2642 are short-circuited by the connection anode line 2641. In particular, the point is that the connection anode line 2641 at the center of the IC chip is formed. By forming the connection anode line 2641, the potential difference between the base anode line 2631 and the common anode line 2642 is eliminated. The point is that the anode wiring 2632 branches off from the common anode line 2642. By adopting the above configuration, the anode wiring 2631 is not routed as shown in FIG. 273, and a narrow frame can be realized.
[1140]
The above items will be described in more detail with reference to other drawings. FIG. 263 is an explanatory diagram of part of the display panel of the present invention. In FIG. 263, a dotted line is a position where the source driver IC 14 is arranged. That is, the base anode line (anode voltage line, that is, the anode wiring before branching) is formed (arranged) on the back surface of the source driver IC 14 and on the array substrate 71. In the embodiment of the present invention, it is described that the anode wiring 2631 before branching is formed on the back surface of the IC chip (12, 14), but this is for ease of explanation. For example, a cathode wiring or cathode film before branching may be formed (arranged) instead of the anode wiring 2631 before branching. In addition, the power supply wiring 1051 of the gate driver circuit 12 may be arranged or formed.
[1141]
The source driver IC 14 is connected to a current output (current input) terminal and a connection terminal 2633 formed in the array 71 by COG technology. The connection terminal 2633 is formed at one end of the source signal line 18. The connection terminals 2633 are arranged in a staggered manner as 2633a and 2633b. Note that a connection terminal 2633 is formed at one end of the source signal line, and a check terminal electrode is also formed at the other end.
[1142]
In the present invention, the IC chip is a current-driven driver IC (a method for programming a pixel with a current), but the present invention is not limited to this. For example, the present invention can also be applied to an EL display panel (device) on which a voltage-driven driver IC for driving pixels of a voltage program shown in FIG. 43 is mounted.
[1143]
An anode wiring 2632 (branched anode wiring) is disposed between the connection terminals 2633a and 2633b. In other words, the anode wiring 2632 branched from the thick, low-resistance base anode line 2631 is formed between the connection terminals 2633 and arranged along the 16 columns of pixels. Therefore, the anode wiring 2632 and the source signal line 18 are formed (arranged) in parallel. With the configuration (formation) as described above, the Vdd voltage can be supplied to each pixel without drawing the base anode line 2631 to the side of the screen as shown in FIG.
[1144]
FIG. 264 further illustrates in detail. The difference from FIG. 263 is that the anode wiring is not arranged between the connection terminals 2633 but is branched from a separately formed common anode line 2642. The common anode line 2642 and the base anode line 2631 are connected by a connection anode line 2641.
[1145]
FIG. 264 shows the state of the back surface as seen through the source driver IC 14. The source driver IC 14 is provided with a current output circuit 654 that outputs a program current Iw to an output terminal 681. Basically, the output terminal 681 and the current output circuit 654 are regularly arranged. At the center of the source driver IC 14, a circuit for producing a basic current of the parent current source and a control circuit are formed. Therefore, the output terminal 681 is not formed at the center of the IC chip (because the current output circuit 654 cannot be formed at the center of the IC chip).
[1146]
In the present invention, the output terminal 681 is not formed on the IC chip in the central portion 654a of FIG. This is because there is no output circuit. In many cases, a control circuit or the like is formed at the center of an IC chip such as a source driver, and an output circuit is not formed. The IC chip of the present invention pays attention to this point, and the output terminal 681 is not formed (arranged) in the central portion of the IC chip. Even when a control circuit or the like is formed at the center of an IC chip such as a source driver and an output circuit is not formed, a dummy pad is formed at the center to form an output terminal 681 (pad). It is common that A common anode line 2641 is formed at this position (however, the common anode line 2641 is formed on the surface of the array substrate 71). The width of the connecting anode line 2641 is 50 μm or more and 1000 μm or less. The resistance (maximum resistance) value with respect to the length is set to 100Ω or less.
[1147]
By short-circuiting the base anode line 2631 and the common anode line 2642 with the connection anode line 2641, a voltage drop caused by a current flowing through the common anode line 2642 is suppressed as much as possible. That is, the connection anode line 2641 which is a constituent element of the present invention effectively uses the point that there is no output circuit in the central part of the IC chip. Conventionally, by removing the output terminal 681 formed as a dummy pad at the center of the IC chip, the IC chip is electrically affected by the contact between the dummy pad and the connection anode line 2641. To prevent that. However, if this dummy pad is electrically insulated from the base substrate (chip ground) of the IC chip and other components, there is no problem even if the dummy pad contacts the connection anode line 2641. Therefore, it goes without saying that the dummy pad may be formed at the center of the source driver IC 14.
[1148]
More specifically, the connection anode line 2641 and the common anode line 2642 are formed (arranged) as shown in FIG. First, the connection anode line 2641 has a thick part (2641a) and a thin part (2641b). The thick part (2641a) is for reducing the resistance value. The thin portion (2641b) is for forming a connection anode line 2641b between the output terminals 963 and connecting to the common anode line 2642.
[1149]
In addition, the connection between the base anode line 2631 and the common anode line 2642 is short-circuited not only in the central connection anode line 2641b but also in the left and right connection anode lines 2641c. Therefore, the common anode line 2642 and the base anode line 2631 are short-circuited by the three connection anode lines 2641. Therefore, even if a large current flows through the common anode line 2642, a voltage drop is unlikely to occur in the common anode line 2642. This is because the source driver IC 14 normally has a width of 2 mm or more, and the line width of the base anode line 2631 formed under the source driver IC 14 can be increased (impedance can be reduced). For this reason, since the low-impedance base anode line 2631 and the common anode line 2642 are short-circuited by the connection anode line 2641 at a plurality of locations, the voltage drop of the common anode line 2642 becomes small.
[1150]
As described above, the voltage drop in the common anode line 2642 can be reduced because the base anode line 2631 can be disposed (formed) under the source driver IC 14 and the left and right positions of the source driver IC 14 are used. The connection anode line 2641b can be disposed (formed) at the center of the source driver IC 14.
[1151]
In FIG. 267, a base anode line 2631 and a cathode power supply line (base cathode line) 2671 are stacked with an insulating film 2661 interposed therebetween. The laminated portion forms a capacitor (this configuration is referred to as an anode capacitor configuration). This capacitor functions as a power supply pass capacitor. Therefore, a rapid current change in the base anode line 2631 can be absorbed. Further, by applying the above configuration, it can be used as a power supply pass capacitor such as the source driver IC 14.
[1152]
The capacitance of the capacitor preferably satisfies a relationship of M / 200 ≦ C ≦ M / 10 or less, where the display area of the EL display device is S square millimeters and the capacitance of the capacitor is C (pF). Furthermore, it is preferable to satisfy the relationship of M / 100 ≦ C ≦ M / 20 or less. If C is small, it is difficult to absorb a change in current.
[1153]
In the embodiment such as FIG. 267, the base anode line 2631 is arranged (formed) under the source driver IC 14, but it goes without saying that the anode line may be a cathode line. In FIG. 267, the base cathode line 2671 and the base anode line 2631 may be interchanged. The technical idea of the present invention is that a driver is formed of a semiconductor chip, the semiconductor chip is mounted on an array substrate 71 or a flexible substrate, and a power source such as an EL element 15 or a ground potential (current) is supplied to the lower surface of the semiconductor chip. The point is to arrange (form) wiring and the like.
[1154]
Therefore, the semiconductor chip is not limited to the source driver 14 but may be the gate driver circuit 12 or the power supply IC 82. Also included is a configuration in which a semiconductor chip is mounted on a flexible substrate, and a power source or a ground pattern such as an EL element 15 is wired (formed) on the surface of the flexible substrate and the lower surface of the semiconductor chip. Of course, both the source driver IC 14 and the gate driver IC 12 may be configured by semiconductor chips, and COG mounting may occur on the substrate 71. A power supply or ground pattern may be formed on the lower surface of the chip. Further, although the power source or the grant pattern to the EL element 15 is used, the present invention is not limited to this, and a power source wiring to the source driver 14 and a power source wiring to the gate driver circuit 12 may be used. Further, the present invention is not limited to an EL display device, and can be applied to a liquid crystal display device. In addition, the present invention can be applied to display panels such as FED and PDP. The above matters are the same in other embodiments of the present invention.
[1155]
FIG. 265 shows another embodiment of the present invention. 263, FIG. 264, and FIG. 267 are different from FIG. 263 in that the anode wiring 2632 is arranged between the output terminals 2633, whereas in FIG. The connection anode line 2641d is branched and the common anode line 2642 is short-circuited. Further, the thin connection anode line 2641d and the source signal line 18 connected to the connection terminal 2633 are stacked with an insulating film 2661 interposed therebetween.
[1156]
The anode line 2641d is connected to the base anode line 2631 through a contact hole 2651a, and the anode wiring 2632 is connected to the common anode line 2642 through a contact hole 2651b. Other points (connection anode lines 2641a, 2641b, 2641c, anode capacitor configuration, and the like) are the same as those in FIGS.
[1157]
A cross-sectional view taken along line aa ′ of FIG. 267 is illustrated in FIG. 266. In FIG. 266 (a), the source signal line 18 having substantially the same width is laminated with the connecting anode line 2641d through the insulating film 2661a.
The thickness of the insulating film 2661a is set to be 500 Å or more and 3000 Å (３) or less. More preferably, it is 800 angstroms or more and 2000 angstroms (Å) or less. If the film thickness is small, the parasitic capacitance between the connection anode line 2641d and the source signal line 18 becomes large, and a short circuit between the connection anode line 2641d and the source signal line 18 is likely to occur, which is not preferable. If it is thick, it takes a long time to form the insulating film, resulting in a longer manufacturing time and higher cost. In addition, it is difficult to form the upper wiring.
The insulating film 2661 is exemplified by the same material as an organic material such as polybiphenyl alcohol (PVA) resin, epoxy resin, polypropylene resin, phenol resin, acrylic resin, and polyimide resin. In addition, other materials such as SiO 2 and SiNx are used. Inorganic materials are exemplified. Needless to say, Al2O3, Ta2O3, or the like may be used. Further, as shown in FIG. 266 (a), an insulating film 2661b is formed on the outermost surface to prevent corrosion and mechanical damage of the wiring 2641 and the like.
[1158]
In FIG. 266 (b), a connection anode line 2641d having a line width narrower than that of the source signal line 18 is stacked on the source signal line 18 with an insulating film 2661a interposed therebetween. With the configuration described above, it is possible to suppress a short circuit between the source signal line 18 and the connection anode line 2641d due to a step of the source signal line 18. In the configuration of FIG. 266 (b), it is preferable that the line width of the connection anode line 2641d is narrower by 0.5 μm or more than the line width of the source signal line 18. Furthermore, it is preferable that the line width of the connection anode line 2641d is narrower by 0.8 μm or more than the line width of the source signal line 18.
[1159]
In FIG. 266 (b), the connection anode line 2641d having a line width narrower than that of the source signal line 18 is stacked on the source signal line 18 via the insulating film 2661a. As shown, the source signal line 18 having a line width narrower than that of the connection anode signal line 2641d may be stacked on the connection anode line 2641d with an insulating film 2661a interposed therebetween. Since other matters are the same as those of the other embodiments, description thereof is omitted.
[1160]
FIG. 268 is a cross-sectional view of the source driver IC 14 part. The configuration shown in FIG. 267 is basically used as a reference, but the same applies to FIGS. 264 and 265. Or it can be applied similarly.
[1161]
FIG. 268 (b) is a sectional view taken along the line AA 'in FIG. As is clear from FIG. 268 (b), the output pad 681 is not formed (arranged) in the central portion of the IC chip 14. This output pad is connected to the source signal line 18 of the display panel. The output pad 681 has bumps (projections) formed by a plating technique or a nail head bonder technique. The height of the protrusion is set to be 10 μm or more and 40 μm or less. Of course, it goes without saying that the protrusions may be formed by a gold plating technique (electrolysis or electroless).
[1162]
The protrusions and the source signal lines 18 are electrically connected via a conductive bonding layer (not shown). Conductive bonding layer is mainly composed of epoxy, phenolic, etc. as adhesive and mixed with flakes such as silver (Ag), gold (Au), nickel (Ni), carbon (C), tin oxide (SnO2) Or an ultraviolet curable resin. The conductive bonding layer (connection resin) 2681 is formed on the bump by a technique such as transfer. Alternatively, the protrusion and the source signal line 18 are thermocompression bonded with the ACF resin 2681. The connection between the protrusion or output pad 681 and the source signal line 18 is not limited to the above method. Further, the film carrier technology may be used without mounting the source driver IC 14 on the array substrate. Further, the source signal line 18 or the like may be connected using a polyimide film or the like. FIG. 268 (a) is a cross-sectional view of a portion where the source signal line 18 and the common anode line 2642 overlap (see FIG. 266).
[1163]
An anode wiring 2632 branches from the common anode line 2642. In the case of the QCIF + panel, the anode wiring 2632 is 176 × RGB = 528. The Vdd voltage (anode voltage) illustrated in FIG. 1 and the like is supplied through the anode wiring 2632. When the EL element 15 is made of a low molecular material, a current of about 200 μA at the maximum flows through one anode wiring 2632. Therefore, a current of about 100 mA flows at 200 μA × 528 through the common anode wiring 2642.
[1164]
Therefore, in order to make the voltage drop in the common anode wiring 2642 within 0.2 (V), the resistance value of the maximum path through which the current flows needs to be 2Ω (assuming 100 mA flows) or less. In the present invention, as shown in FIG. 267, the connection anode lines 2641 are formed at three locations. Therefore, if the connection anode lines 2641 are replaced, the resistance value of the common anode lines 2642 can be easily designed to be extremely small. If a large number of connection anode lines 2641d are formed as shown in FIG. 265, the voltage drop in the common anode line 2642 is almost eliminated.
[1165]
The problem is the influence of parasitic capacitance (referred to as common anode parasitic capacitance) at the overlapping portion of the common anode line 2642 and the source signal line 18. Basically, in the current driving method, it is difficult to write the black display current if the source signal line 18 for writing current has a parasitic capacitance. Therefore, it is necessary to make the parasitic capacitance as small as possible.
[1166]
The common anode parasitic capacitance needs to be 1/10 or less of the parasitic capacitance (referred to as display parasitic capacitance) generated in at least one source signal line 18 in the display region. For example, if the display parasitic capacitance is 10 (pF), it must be 1 (pF) or less. More preferably, it should be 1/20 or less (referred to as display parasitic capacitance). If the display parasitic capacitance is 10 (pF), it must be 0.5 (pF) or less. Considering this point, the line width of the common anode line 2642 (M in FIG. 271) and the film thickness of the insulating film 2661 (see FIG. 269) are determined.
[1167]
The base anode line 2631 is formed (arranged) under the source driver IC 14. It goes without saying that the line width to be formed should be as thick as possible from the viewpoint of reducing resistance. In addition, the base anode wiring 2631 preferably has a light shielding function. This explanatory diagram is shown in FIG. Needless to say, if the base anode wiring 2631 is formed of a metal material with a predetermined film thickness, there is a light shielding effect. Further, when the base anode line 2631 cannot be thickened or is formed of a transparent material such as ITO, a light absorption film or a light reflection film is laminated under the source driver IC 14 on the base anode line 2631 or in multiple layers ( Basically, it is formed on the surface of the array 71. Further, the light shielding film (base anode line 2631) in FIG. 270 does not need to be a complete light shielding film. There may be an opening in the part. Moreover, what exhibits a diffraction effect and a scattering effect may be used. Further, a light shielding film made of an optical interference multilayer film may be formed or disposed by being laminated on the base anode line 2631.
[1168]
Of course, it goes without saying that a reflecting plate (sheet) made of metal foil, a plate or a sheet, and a light absorbing plate (sheet) may be arranged, inserted or formed in the space between the array substrate 71 and the source driver IC 14. Needless to say, the present invention is not limited to metal foil, and a reflecting plate (sheet) made of an organic material or an inorganic material, a plate or sheet, and a light absorbing plate (sheet) may be arranged, inserted, or formed.
[1169]
Further, a light absorbing material or a light reflecting material made of gel or liquid may be injected or disposed in the space between the array substrate 71 and the source driver IC 14. Furthermore, it is preferable to cure the light absorbing material and the light reflecting material made of the gel or liquid by heating or light irradiation. Here, for ease of explanation, it is assumed that the base anode line 2631 is a light shielding film (reflection film).
[1170]
As shown in FIG. 270, the base anode line 2631 is not limited to the surface of the array substrate 71 (note that it is not limited to the surface. In order to satisfy the idea of a light shielding film / reflective film, light is applied to the back surface of the source driver IC 14. Accordingly, it is needless to say that the base anode line 2631 or the like may be formed on the inner surface or the inner layer of the substrate 71. Further, the base anode line 2631 (reflection film, light) may be formed on the back surface of the substrate 71. The back surface of the array substrate 71 may be used as long as light can be prevented or suppressed from entering the source driver IC 14 by forming a structure or structure that functions as an absorption film.
[1171]
In FIG. 270 and the like, the light shielding film and the like are formed on the array substrate 71. However, the present invention is not limited to this, and the light shielding film and the like may be directly formed on the back surface of the source driver IC 14. In this case, an insulating film 2661 (not shown) is formed on the back surface of the source driver IC 14, and a light shielding film or a reflective film is formed on the insulating film. In the case of a configuration in which the source driver circuit 14 is formed directly on the array substrate 71 (a driver configuration using a low-temperature polysilicon technology, a high-temperature polysilicon technology, a solid phase growth technology, or an amorphous silicon technology), A reflective film may be formed on the substrate 71, and the source driver circuit 14 may be formed (arranged) thereon.
[1172]
In the source driver IC 14, many transistor elements such as a current source 484 through which a minute current flows are formed (circuit formation portion 2701 in FIG. 270). When light is incident on a transistor element through which a minute current flows, a photoconductor phenomenon occurs, and the output current (program current Iw), the parent current amount, the child current amount, and the like become abnormal values (such as variations). In particular, in a self-luminous element such as an organic EL, light generated from the EL element 15 within the substrate 71 is diffusely reflected, and therefore, strong light is emitted from locations other than the display screen 50. When this emitted light is incident on the circuit forming portion 1021 of the source driver IC 14, a photoconductor phenomenon occurs. Therefore, the countermeasure against the photoconductor phenomenon is a countermeasure specific to the EL display device.
[1173]
In order to deal with this problem, in the present invention, the base anode line 2631 is formed on the substrate 71 to shield it from light. The formation region of the base anode line 2631 covers the circuit forming portion 2701 as shown in FIG. As described above, the photoconductor phenomenon can be completely prevented by forming the light shielding film (base anode line 2631). In particular, in the EL power supply line such as the base anode wiring 2631, a current flows and a certain potential changes as the screen is rewritten. However, since the amount of potential change changes little by little at 1H timing, it can be regarded as a ground potential (meaning that the potential does not change). Therefore, the base anode line 2631 or the base cathode line exhibits not only a light shielding function but also a shielding effect.
[1174]
In a self-luminous element such as an organic EL, light generated from the EL element 15 in the substrate 71 is diffusely reflected, and therefore, strong light is emitted from locations other than the display screen 50. In order to prevent or suppress this irregularly reflected light, as shown in FIG. 269, a light absorbing film 2691 is formed in a place (ineffective area) where light effective for image display does not pass (in contrast, the effective area is a display screen. 50 in the vicinity thereof). The portions where the light absorption film is formed are the outer surface of the sealing lid 85 (light absorption film 2691a), the inner surface of the sealing lid 85 (light absorption film 2691c), the side surface of the substrate 71 (light absorption film 2691d), and the image display of the substrate. Other than the region (light absorption film 2691b) or the like. Note that the light absorption film 2691 is not limited, and a light absorption sheet may be attached or a light absorption wall may be used. The concept of light absorption includes a system or structure that diverges light by scattering light, and a system or structure that confines light by reflection in a broad sense.
[1175]
As a substance constituting the light absorption film 2691, an organic material such as an acrylic resin containing carbon, a black pigment or pigment dispersed in an organic resin, or gelatin or casein black as in a color filter is used. What was dye | stained with acid dye of this is illustrated. In addition, a single black fluoran dye may be used, and a color scheme black obtained by mixing a green dye and a red dye may also be used. Examples thereof include a PrMnO3 film formed by sputtering and a phthalocyanine film formed by plasma polymerization.
[1176]
The above materials are all black materials, but as the light absorption film 2691, a material having a complementary color with respect to the light color generated by the display element may be used. For example, a light-absorbing material for a color filter may be used so as to obtain desired light absorption characteristics. Basically, a material obtained by dyeing a natural resin with a pigment may be used in the same manner as the black absorbing material described above. Further, a material in which a pigment is dispersed in a synthetic resin can be used. The selection range of the pigment is wider than the black pigment, and may be one suitable from azo dye, anthraquinone dye, phthalocyanine dye, triphenylmethane dye, or a combination of two or more thereof.
[1177]
Further, a metal material may be used as the light absorption film. For example, hexavalent chromium is exemplified. Hexavalent chromium is black and functions as a light absorbing film. In addition, light scattering materials such as opal glass and titanium oxide may be used. This is because scattering the light is equivalent to absorbing the light as a result.
[1178]
In addition, the sealing lid 85 adheres the substrate 71 and the sealing lid 85 using a sealing resin 2693 containing resin beads 2692 having a size of 4 μm or more and 15 μm or less. The sealing lid 85 and the substrate 71 are attached with a sealing resin 2693 containing resin beads 2692. The lid 85 is arranged and fixed without applying pressure.
[1179]
In the embodiment of FIG. 267, the common anode line 2642 is illustrated as being formed (arranged) in the vicinity of the source driver IC 14, but the embodiment is not limited thereto. For example, it may be formed in the vicinity of the display screen 50 as shown in FIG. Moreover, it is preferable to form. This is because the portion where the source signal line 18 and the anode wiring 2632 are arranged in a short distance and in parallel (formed) is reduced. This is because parasitic capacitance is generated between the source signal line 18 and the anode wiring 2632 when the source signal line 18 and the anode wiring 2632 are arranged in a short distance and in parallel. If the common anode line 2642 is arranged in the vicinity of the display screen 50 as shown in FIG. 271, the problem is eliminated. The distance K (see FIG. 271) from the screen display screen 50 to the common anode line 2642 is preferably 1 mm or less.
[1180]
The common anode line 2642 is preferably formed of a metal material for forming the source signal line 18 in order to reduce the resistance as much as possible. In the present invention, a Cu thin film, an Al thin film, a laminated structure of Ti / Al / Ti, or a metal material (SD metal) made of an alloy or aman gum is used. Therefore, a portion where the source signal line 18 and the common anode line 2642 intersect is replaced with a metal material (GE metal) constituting the gate signal line 17 in order to prevent a short circuit. The gate signal line is formed of a metal material having a Mo / W laminated structure.
[1181]
In general, the sheet resistance of the gate signal line 17 is higher than the sheet resistance of the source signal line 18. This is common in liquid crystal display devices. However, in the organic EL display panel and the current driving method, the current flowing through the source signal line 18 is as small as 1 to 5 μA. Therefore, even if the wiring resistance of the source signal line 18 is high, a voltage drop hardly occurs and a good image display can be realized. In the liquid crystal display device, image data is written to the source signal line 18 with a voltage. Therefore, if the resistance value of the source signal line 18 is high, an image cannot be written in one horizontal scanning period.
[1182]
However, in the current driving method of the present invention, even if the resistance value of the source signal line 18 is high (that is, the sheet resistance value is high), there is no problem. Therefore, the sheet resistance of the source signal line 18 may be higher than the sheet resistance of the gate signal line 17. Therefore, in the EL display panel of the present invention (conceptually in a current-driven display panel or display device), as shown in FIG. 272, the source signal line 18 is formed (formed) with GE metal, and the gate The signal line 17 may be made (formed) with SD metal. This is a configuration opposite to that of the liquid crystal display panel.
[1183]
FIG. 275 shows a configuration in which a power supply wiring 2731 for driving the gate driver circuit 12 is arranged in addition to the configurations of FIGS. 267 and 271. The power supply wiring 2731 is routed from the right end of the display screen 50 of the panel to the bottom side to the left end of the display screen 50. That is, the power sources of the gate driver circuits 12a and 12b are the same.
[1184]
However, the gate driver circuit 12a for selecting the gate signal line 17a (the gate signal line 17a controls the TFT 11b and the TFT 11c) and the gate driver circuit 12b for selecting the gate signal line 17b (the gate signal line 17b controls the TFT 11d) The control of the current flowing through the EL element 15 is preferably different from the power supply voltage. In particular, the amplitude (on voltage-off voltage) of the gate signal line 17a is preferably small. This is because the penetration voltage to the capacitor 19 of the pixel 16 decreases as the amplitude of the gate signal line 17a decreases (see FIG. 1 and the like). On the other hand, since the gate signal line 17b needs to control the EL element 15, the amplitude cannot be reduced.
[1185]
Therefore, as shown in FIG. 276, the voltage applied to the gate driver circuit 12a is Vha (the off voltage of the gate signal line 17a) and Vla (the on voltage of the gate signal line 17a).
The applied voltages of the gate driver circuit 12a are Vhb (the off voltage of the gate signal line 17b) and Vla (the on voltage of the gate signal line 17b). Let Vla <Vlb. Note that Vha and Vhb may be substantially matched.
[1186]
The gate driver circuit 12 is normally composed of an N channel transistor and a P channel transistor. However, it is preferable to form the P channel transistor alone. This is because the number of masks required for manufacturing the array is reduced, and the manufacturing yield and throughput can be improved. Therefore, as illustrated in FIGS. 1 and 2 and the like, the transistor constituting the pixel 16 is a P-channel transistor, and the gate driver circuit 12 is also formed or constituted by a P-channel transistor. If the gate driver circuit is composed of an N-channel transistor and a P-channel transistor, the required number of masks is 10. However, if only a P-channel transistor is formed, the required number of masks is 5.
[1187]
However, if the gate driver circuit 12 or the like is composed of only P-channel transistors, a level shifter circuit cannot be formed on the array substrate 71. This is because the level shifter circuit is composed of an N channel transistor and a P channel transistor.
[1188]
In response to this problem, the present invention incorporates a level shifter circuit function in the power supply IC 82. FIG. 277 shows an example. The power supply IC 82 generates a drive voltage for the gate driver circuit 12, an anode / cathode voltage for the EL element 15, and a drive voltage for the source driver circuit 14.
[1189]
Since the power supply IC 82 generates the anode and cathode voltages of the EL elements 15 of the gate driver circuit 12, it is necessary to use a semiconductor process having a high breakdown voltage. With this withstand voltage, the level can be shifted to the signal voltage driven by the gate driver circuit 12.
[1190]
Therefore, the level shift and the drive of the gate driver circuit 12 are performed with the configuration of FIG. Input data (image data, command, control data) 2672 is input to the source driver IC 14. The input data includes control data for the gate driver circuit 12. The source driver IC 14 has a withstand voltage (operating voltage) of 5 (V). On the other hand, the gate driver circuit 12 has an operating voltage of 15 (V). The signal output from the source driver circuit 14 to the gate driver circuit 12 needs to be level-shifted from 5 (V) to 15 (V). This level shift is performed by a power supply circuit (IC) 82. In FIG. 277, a data signal for controlling the gate driver circuit 12 is also a power supply IC control signal 2772.
[1191]
The power supply circuit 82 shifts the level of the input data signal 2772 for controlling the gate driver circuit 12 by a built-in level shifter circuit and outputs it as a gate driver circuit control signal 2773 to control the gate driver circuit 12.
[1192]
Hereinafter, the gate driver circuit 12 of the present invention in which the gate driver circuit 12 built in the substrate 71 is composed of only P-channel transistors will be described. As described above, the pixel 16 and the gate driver circuit 12 are formed by only P-channel transistors (that is, all transistors formed on the substrate 71 are P-channel transistors. Conversely, N-channel transistors are formed. This is because the number of masks required for manufacturing the array is reduced, and the manufacturing yield and throughput are expected to be improved. Moreover, since it is possible to work on improving only the performance of the P-channel transistor, it is easy to improve characteristics as a result. For example, the Vt voltage can be reduced (for example, closer to 0 (V)) and the Vt variation can be reduced more easily than the CMOS structure (configuration using P-channel and N-channel transistors).
[1193]
As an example, as illustrated in FIG. 274, in the present invention, the gate driver circuit 12 is arranged, formed, or configured by one phase (shift register) on the left and right of the display screen 50. The gate driver circuit 12 and the like (including the transistor of the pixel 16) are described as being formed or configured by a low-temperature polysilicon technology having a process temperature of 450 degrees (Celsius) or lower, but are not limited thereto. A high-temperature polysilicon technique having a process temperature of 450 degrees Celsius or higher may be used, or a TFT formed with a semiconductor film grown by solid phase (CGS) may be used. In addition, you may form with organic TFT. Further, it may be a TFT formed or constituted by amorphous silicon technology.
[1194]
One is a gate driver circuit 12a on the selection side. An on / off voltage is applied to the gate signal line 17 a to control the pixel TFT 11. The other gate driver circuit 12b controls (turns on and off) the current flowing through the EL element 15.
[1195]
In the embodiment of the present invention, the pixel configuration of FIG. 1 will be mainly described as an example, but the present invention is not limited to this. Needless to say, the present invention can also be applied to other pixel configurations such as FIGS. 2, 42, 43, 115, 116, and 117. Further, the configuration of the gate driver circuit 12 of the present invention or the driving method thereof exhibits a more characteristic effect in combination with the display panel, display device or information display device of the present invention. However, it goes without saying that a characteristic effect can be exhibited in other configurations.
[1196]
  In the embodiment of the present invention, the pixel configuration in FIG. 1 will be mainly illustrated and described, but the present invention is not limited to this, and it goes without saying that other pixel configurations may be used. Further, the configuration or arrangement of the gate driver circuit 12 described below is not limited to a self-luminous device such as an organic EL display panel. LCD panel, electromagneticGuidanceIt can also be employed in a display panel or FED (field emission display). For example, in the liquid crystal display panel, the configuration or system of the gate driver circuit 12 of the present invention may be adopted as control of the pixel selection switching element. Further, when the gate driver circuit 12 is used in two phases, one phase may be used for selecting a switching element of the pixel, and the other may be connected to one terminal of the storage capacitor in the pixel. This method is called independent CC drive. Needless to say, the configuration described with reference to FIGS. 71 and 73 can be applied not only to the gate driver circuit 12 but also to the shift register circuit of the source driver circuit 14.
[1197]
FIG. 71 is a block diagram of the gate driver circuit 12 of the present invention. For ease of explanation, only four stages are shown, but basically, unit gate output circuits 711 corresponding to the number of gate signal lines 17 are formed or arranged.
[1198]
As shown in FIG. 71, in the gate driver circuit 12 (12a, 12b) of the present invention, four clock terminals (SCK0, SCK1, SCK2, SCK3), one start terminal (data signal (SSTA)), shift It is composed of signal terminals of two inverting terminals (DIRA and DIRB, which apply signals of opposite phases) that control the direction upside down. In addition, the power supply terminal includes an L power supply terminal (VBB) and an H power supply terminal (Vd).
[1199]
By configuring the pixel 16 with a P-channel transistor, matching with the gate driver circuit 12 formed with the P-channel transistor is improved. P-channel transistors (transistors 11b, 11c, and transistor 11d in the pixel configuration of FIG. 1) are turned on with an L voltage. On the other hand, the L voltage is also the selection voltage in the gate driver circuit 12. As can be seen from the configuration of FIG. 73, the P-channel gate driver has good matching when the L level is selected. This is because the L level cannot be maintained for a long time. On the other hand, the H voltage can be held for a long time.
[1200]
  By configuring the driving transistor (transistor 11a in FIG. 1) for supplying current to the EL element 15 with a P channel, the cathode of the EL element 15 can be configured as a solid electrode of a metal thin film. In addition, a current can flow through the EL element 15 in the forward direction from the anode potential Vdd. From the above, it is preferable that the transistor of the pixel 16 is a P channel and the transistor of the gate driver circuit 12 is also a P channel. From the above, the transistors constituting the pixel 16 of the present invention (driving transistors,TheThe matter that the transistor for switching) is formed by the P channel and the transistor of the gate driver circuit 12 is formed by the P channel is not a mere design matter.
[1201]
A level shifter (LS) circuit may be formed directly on the substrate 71. That is, a level shifter (LS) circuit is formed by N-channel and P-channel transistors. A logic signal from a controller (not shown) is boosted by a level shifter circuit formed directly on the substrate 71 so as to conform to the logic level of the gate driver circuit 12 formed of a P-channel transistor. The boosted logic voltage is applied to the gate driver circuit 12.
[1202]
Note that the level shifter circuit may be formed of a semiconductor chip and mounted on the substrate 71 by COG. The source driver circuit 14 is formed of a semiconductor chip and is mounted on the substrate 71 by COG. However, the source driver circuit 14 is not limited to being formed of a semiconductor chip, and may be formed directly on the substrate 71 using polysilicon technology.
[1203]
  When the transistor 11 constituting the pixel 16 is configured by a P channel, the program current flows in the direction from the pixel 16 to the source signal line 18. Therefore, the source driver circuitUnit transistor (Unit currentsource)484 (see FIG. 56, FIG. 57, etc.) needs to be composed of N-channel transistors. In other words, the source driver circuit 14 needs to be configured to draw the program current Iw.
[1204]
Therefore, when the driving transistor 11a of the pixel 16 (in the case of FIG. 1) is a P-channel transistor, the unit transistor 484 is configured with an N-channel transistor so that the source driver circuit 14 always draws the program current Iw. In order to form the source driver circuit 14 on the array substrate 71, it is necessary to use both an N channel mask (process) and a P channel mask (process). Describing conceptually, the display panel (display device) of the present invention comprises the pixel 16 and the gate driver circuit 12 by P-channel transistors, and the source current source transistor of the source driver by N-channel.
[1205]
Therefore, the transistor 11 of the pixel 16 is formed by a P-channel transistor, and the gate driver circuit 12 is formed by a P-channel transistor. Thus, by forming both the transistor 11 and the gate driver circuit 12 of the pixel 16 with P-channel transistors, the cost of the substrate 71 can be reduced. However, the source driver 14 needs to form the unit transistor 484 as an N-channel transistor. Therefore, the source driver circuit 14 cannot be formed directly on the substrate 71. Therefore, the source driver circuit 14 is manufactured separately using a silicon chip or the like and mounted on the substrate 71. Although the source driver circuit 14 is formed of a silicon chip, the present invention is not limited to this. For example, a large number of glass substrates may be simultaneously formed by low-temperature polysilicon technology, cut into chips, and loaded on the substrate 71. Although the description has been made assuming that the source driver circuit is loaded on the substrate 71, the present invention is not limited to loading. Any form may be used as long as the output terminal 681 of the source driver circuit 14 is connected to the source signal line 18 of the substrate 71. For example, a method of connecting the source driver circuit 14 to the source signal line 18 by TAB technology is exemplified. By separately forming the source driver circuit 14 on a silicon chip or the like, variation in output current can be reduced and a good image display can be realized. Moreover, cost reduction is possible.
[1206]
Further, the configuration in which the selection transistor of the pixel 16 is configured by a P channel and the gate driver circuit is configured by a P channel transistor is not limited to a self-luminous device (display panel or display device) such as an organic EL. For example, the present invention can be applied to a liquid crystal display device and FED (field emission display).
[1207]
A common signal is applied to each unit gate output circuit 711 at the inverting terminals (DIRA, DIRB). Incidentally, as can be understood from the equivalent circuit diagram of FIG. 73, voltage values having opposite polarities are input to the inverting terminals (DIRA and DIRB). When the scanning direction of the shift register is reversed, the polarity of the voltage applied to the inverting terminals (DIRA, DIRB) is reversed.
[1208]
In the circuit configuration of FIG. 71, the number of clock signal lines is four. Four is the optimum number in the present invention, but the present invention is not limited to this. Four or less may be sufficient.
[1209]
Inputs of clock signals (SCK 0, SCK 1, SCK 2, SCK 3) are different in adjacent unit gate output circuits 711. For example, in the unit gate output circuit 711a, the clock terminal SCK0 is input to OC and SCK2 is input to RST. The same applies to the unit gate output circuit 711c. In a unit gate output circuit 711b (next unit gate output circuit) adjacent to the unit gate output circuit 711a, the clock terminal SCK1 is input to OC and SCK3 is input to RST. Therefore, as for the clock terminal input to the unit gate output circuit 711, SCK0 is input to OC, SCK2 is input to RST, the next stage is SCK1 of the clock terminal input to OC, SCK3 is input to RST, and The clock terminals input to the unit gate output circuit 711 are alternately changed such that SCK0 is input to OC and SCK2 is input to RST.
[1210]
FIG. 73 shows a circuit configuration of the unit gate output circuit 711. The transistors to be configured are composed of only the P channel. FIG. 74 is a timing chart for explaining the circuit configuration of FIG. 72 shows a timing chart for a plurality of stages in FIG. Therefore, the overall operation can be understood by understanding FIG. The understanding of the operation is achieved by understanding the timing chart of FIG. 74 with reference to the equivalent circuit diagram of FIG. 73 rather than the description of the text. Therefore, detailed description of the operation of each transistor is omitted.
[1211]
If a driver circuit configuration is created using only the P channel, it is basically possible to maintain the gate signal line 17 at the H level (Vd voltage in FIG. 73). However, it is difficult to maintain the L level (VBB voltage in FIG. 73) for a long time. However, it can be sufficiently maintained for a short period of time, such as when a pixel row is selected.
[1212]
When the switching transistors 11b and 11c of the pixel 16 are formed of P-channel transistors, the pixel 16 is selected by Vgh. The pixel 16 is in a non-selected state by Vgl. As described before, the voltage penetrates when the gate signal line 17a changes from on (Vgl) to off (Vgh) (penetration voltage). When the driving transistor 11a of the pixel 16 is formed of a P-channel transistor, the current does not flow through the transistor 11a due to the punch-through voltage in the black display state. Therefore, good black display can be realized. It is difficult to realize black display, which is a problem of the current driving method. However, by configuring the gate driver circuit 12 with a P-channel transistor, the ON voltage becomes Vgh. Therefore, matching with the pixel 16 formed by the P channel transistor is good. Further, as in the pixel 16 configuration of FIGS. 1, 2, 32, 113, and 116, the unit transistor 484 of the source driver circuit 14 is programmed from the anode voltage Vdd through the driving transistor 11a and the source signal line 18. It is important to configure the current Iw to flow. Therefore, it is excellent synergistic effect that the gate driver circuit 12 and the pixel 16 are composed of P channel transistors, the source driver circuit 14 is mounted on the substrate, and the unit transistors 484 of the source driver circuit 14 are composed of N channel transistors. Demonstrate.
[1213]
The same applies to FIG. 42B. In FIG. 42B, current does not flow into the unit transistor 484 of the source driver circuit 14 via the driving transistor 11b. However, the configuration is such that the program current Iw flows from the anode voltage Vdd into the unit transistor 484 of the source driver circuit 14 via the programming transistor 11 a and the source signal line 18. Therefore, as in FIG. 1, the gate driver circuit 12 and the pixel 16 are configured by P-channel transistors, the source driver circuit 14 is mounted on the substrate, and the unit transistors 484 of the source driver circuit 14 are configured by N-channel transistors. Exerts an excellent synergistic effect.
[1214]
N1 changes depending on the signal input to the IN terminal and the SCK clock input to the RST terminal, and n2 becomes an inverted signal state of n1. Although the potential of n2 and the potential of n4 have the same polarity, the potential level of n4 is further lowered by the SCK clock input to the OC terminal. Corresponding to this lowering level, the Q terminal is maintained at the L level during that period (ON voltage is output from the gate signal line 17). The signal output to the SQ or Q terminal is transferred to the unit gate output circuit 711 in the next stage.
[1215]
In the circuit configuration shown in FIGS. 71 and 73, one gate signal line 17 is selected as shown in FIG. 75A by controlling the timing of the applied signals at the IN (INA, INB) and clock terminals. The state in which the two-gate signal line 17 is selected as shown in FIG. 75B can be realized using the same circuit configuration.
[1216]
In the selection-side gate driver circuit 12a, the state shown in FIG. 75A is a driving method in which one pixel row (51a) is simultaneously selected (normal driving). The selected pixel row is shifted one row at a time. FIG. 75B shows a configuration in which two pixel rows are selected. This driving method is the simultaneous selection driving (a method of forming a dummy pixel row) of a plurality of pixel rows (51a, 51b) described with reference to FIGS. The selected pixel row is shifted by one pixel row, and two adjacent pixel rows are selected simultaneously. In particular, in the driving method of FIG. 75B, the pixel row 51b is precharged with respect to the pixel row 51a holding the final video. Therefore, the pixel 16 can be easily written. In other words, the present invention can be realized by switching between the two driving methods by a signal applied to the terminal.
[1217]
75 (b) shows a method of selecting 16 adjacent rows of pixels, but as shown in FIG. 76, 16 rows of pixels other than adjacent pixels may be selected (FIG. 76 shows three pixels). This is an embodiment in which pixel rows at positions separated from each other are selected). Further, in the configuration of FIG. 73, control is performed with a set of four pixel rows. Of the four pixel rows, it is possible to control whether one pixel row is selected or two consecutive pixel rows are selected. This is a restriction that four clocks (SCK) are used. If eight clocks (SCK) are used, control can be performed with a set of eight pixel rows.
[1218]
The operation of the gate driver circuit 12a on the selection side is the operation of FIG. As shown in FIG. 75A, one pixel row is selected, and the selected position is shifted by one pixel row in synchronization with one horizontal synchronization signal. Also, as shown in FIG. 75B, two pixel rows are selected, and the selected position is shifted by one pixel row in synchronization with one horizontal synchronization signal.
In FIG. 279 (a), one pixel row can be selected as a set of four pixel rows (one pixel row is selected in a set of four pixel rows, but no selection is made in accordance with the IN data). Determined by input state and shift state). In FIG. 279 (b), it is possible to select two pixel rows that are consecutive in groups of four pixel rows (two pixel rows are selected in a set of four pixel rows, but not selected at all. Data input state and shift state). In the present invention, a pixel row equal to the number of clocks is taken as a set, and in this set of pixel rows, one pixel row or a number less than half of the set of pixel rows (for example, a set of 4 pixel rows) 4/2 = 2 pixel rows). Therefore, a non-selected pixel row is always generated in the pixel row group.
In the method of selecting one pixel row, the program current Iw flows to one pixel 16 as illustrated in FIG. The driving method for simultaneously selecting two pixel rows is the same as the driving method described with reference to FIGS. The program current Iw is divided into two pixel rows and written to the pixels 16 as shown in FIG. However, it is not limited to this. For example, as shown in FIG. 278 (b), a program current Iw × 2 may be applied, and the same current may be supplied to the two selected pixels (16a, 16b).
[1219]
The operation of the gate driver circuit 12a on the selection side is the operation of FIG. As shown in FIG. 75A, one pixel row is selected, and the selected position is shifted by one pixel row in synchronization with one horizontal synchronization signal. Also, as shown in FIG. 75B, two pixel rows are selected, and the selected position is shifted by one pixel row in synchronization with one horizontal synchronization signal.
[1220]
FIG. 279 is an explanatory diagram for explaining the operation of the gate driver circuit 12b for controlling the gate signal line 17b for turning the EL element 15 on and off. FIG. 279 (a) shows a state in which an ON voltage is applied to the gate signal line 17b of one pixel row in a set of four pixel rows (hereinafter, such a set of pixel rows is referred to as a pixel row set). The position of the display pixel row 53 is shifted by one pixel row in synchronization with the horizontal synchronization signal (HD). Of course, an on-voltage is applied to the gate signal line 17b corresponding to one pixel row in the four-pixel row set (an off-voltage is applied to the gate signal line 17b corresponding to the other three pixel rows) or four pixels. Whether the off voltage is applied to all of the row sets (the off voltage is applied to the gate signal lines 17b corresponding to the four pixel rows) can be arbitrarily selected. Since the shift register is configured, the set selection state is shifted in synchronization with the horizontal synchronization signal.
[1221]
FIG. 279 (b) shows a state in which an ON voltage is applied to the gate signal line 17b of the two pixel rows of the four pixel row group. The position of the display pixel row 53 is shifted by one pixel row in synchronization with the horizontal synchronization signal (HD). Of course, an on voltage is applied to the gate signal line 17b corresponding to the two pixel rows in the four pixel row group (an off voltage is applied to the gate signal line 17b corresponding to the other two pixel rows), or four pixels. Whether the off voltage is applied to all of the row sets (the off voltage is applied to the gate signal lines 17b corresponding to the four pixel rows) can be arbitrarily selected. Since the shift register is configured, the set selection state is shifted in synchronization with the horizontal synchronization signal.
[1222]
FIG. 279 (a) shows a state in which an ON voltage is applied to the gate signal line 17b of one pixel row in a group of four pixel rows. FIG. 279 (b) shows a state in which an ON voltage is applied to the gate signal line 17b of the two pixel rows of the four pixel row group. However, the present invention is not limited to this configuration (system). For example, a turn-on voltage may be applied to the gate signal line 17b of one pixel row in a group of six pixel rows.
[1223]
FIG. 280 shows the state of the voltage output to the gate signal line 17b in the driving state of FIG. 279 (a). As described above, the subscript indicated by () of the signal line 17b indicates a pixel row. For ease of explanation, the pixel rows are from (1). The numbers in the upper part of the table indicate the numbers of the horizontal scanning period.
[1224]
As shown in FIG. 280, the gate signal lines 17b (1) to 17b (4) and the gate signal lines 17b (5) to 17b (8) have the same waveform. That is, the same operation is performed in the 4-pixel row group.
FIG. 281 shows the state of the voltage output to the gate signal line 17b in the driving state of FIG. 279 (b). As shown in FIG. 281, the gate signal lines 17b (1) to 17b (4) and the gate signal lines 17b (5) to 17b (8) have the same waveform. That is, the same operation is performed in the 4-pixel row group.
[1225]
In the embodiment of FIG. 279, the brightness of the display screen 50 can be adjusted by increasing or decreasing the number of pixels in the display state at an arbitrary time. In the case of the QCIF + panel, the number of vertical pixels is 220 dots. Therefore, in FIG. 279 (a), 220/4 = 55 pixel rows can be displayed. That is, in white raster display, the maximum brightness is obtained when 55 pixel rows are displayed. The brightness of the screen is the number of display pixel lines 55 → 54 → 53 → 52 → 51 → ... 5 → 4 → 3 → 2 → 1 → 0 → By changing the above, the display screen can be darkened. Conversely, 0 → 1 → 2 → 3 → 4 → 5 → → 50 → 51 → 52 → 53 → 54 → 55 , Can brighten the screen. Therefore, multi-level brightness adjustment can be realized.
[1226]
In this brightness adjustment, the screen brightness is proportional to the number of display pixels, and the change is linear. In addition, there is no change in the gamma characteristic corresponding to the brightness (the number of gradations is maintained regardless of whether the screen is bright or dark).
[1227]
In the above embodiment, the change in the number of display pixel rows for adjusting the brightness of the display screen 50 is set to be one by one. However, the present invention is not limited to this. 54-> 52-> 50-> 48-> 46-> ... 6-> 4-> 2-> 2-> 0. Further, 55, 50, 45, 40, 35,..., 15, 10, 10, 5, and 0 may be changed.
[1228]
Similarly, in FIG. 279 (b), 220/2 = 110 pixel rows can be displayed in the QCIF + panel. That is, in white raster display, the maximum brightness is when 110 pixel rows are displayed. The brightness of the screen is 110 → 108 → 106 → 104 → 102 → ... 10 → 8 → 6 → 4 → 2 → 0 By changing the above, the display screen can be darkened. Conversely, 0 → 2 → 4 → 6 → 8 → 10 → → 100 → 102 → 104 → 106 → 108 → 110 , Can brighten the screen. Therefore, multi-level brightness adjustment can be realized. Note that although the change in the number of display pixel rows for adjusting the brightness of the display screen 50 is made every two, it is not limited to this. It may be every four or four or more. In order to adjust the brightness, the display pixel rows are thinned out so as to be dispersed as much as possible instead of concentrating at a single place. This is to suppress the occurrence of flicker.
[1229]
The brightness adjustment is not a unit of the number of pixel rows (a drive in which the pixel rows are turned on or off for substantially the entire period of one horizontal scanning period), and the lighting time per horizontal scanning period is also adjusted. Can do. That is, the brightness of the display screen is adjusted by turning on a part of one horizontal scanning period (for example, 1/8 period of 1H, 15/16 period of 1H).
[1230]
This adjustment (control) is performed using the main clock (MCLK) of the display panel. For the QCIF + panel, MCLK is about 2.5 MHz. That is, 176 clocks can be counted in one horizontal scanning period (1H). Therefore, by counting MCLK and controlling the period during which the ON voltage (Vgl) is applied to the gate signal line 17b based on this count value, the EL elements 15 in each pixel row can be turned on / off.
[1231]
Specifically, in the timing charts shown in FIGS. 72 and 74, this can be realized by controlling the position of the clock (SCK) at the L level and the period of the L level. The shorter the period during which SCK is at the L level, the shorter the period during which the output Q terminal is at the L level (Vgl).
[1232]
In the driving method of FIG. 279 (a), as shown in FIG. 282, the period during which Vgl (ON voltage) is symmetrically reduced in the period of 1H is shortened. (A) in FIG. 282 is a period in which all of the 1H period is outputting Vgl (ON voltage) (however, in the configuration of the P-channel gate driver circuit 12 in FIG. 73, L level output is performed in all of the 1H period. A period of Vgh voltage (off voltage) occurs between 1H and the next 1H, and FIG.282 is shown as (a) for ease of explanation. ing.
[1233]
Similarly, FIG. 282 (b) illustrates that the period during which Vgl is output to the gate signal line 17b is shortened by two clocks (compared to (a)). . Further, FIG. 282 (c) shows that the period during which Vgl is output to the gate signal line 17b is shortened by two clocks (compared to (b)). Hereinafter, since it is the same, description is abbreviate | omitted.
In the drive method of FIG. 279 (b), as shown in FIG. 283, the period of Vgl (ON voltage) symmetrically in the 2H period is shortened. In FIG. 283, (a) is a period in which all of the 1H period outputs Vgl (ON voltage) (however, in the configuration of the P-channel gate driver circuit 12 in FIG. 73, the L level output is output in all of the 2H period. A period of Vgh voltage (off voltage) is generated between 2H and the next 2H, which is the same as FIG.
[1234]
Similarly, in FIG. 283 (b), the period during which Vgl is output to the gate signal line 17b is 2H, and MCLK is shortened by two clocks (compared to (a)). Show. Further, FIG. 283 (c) shows that the period during which Vgl is output to the gate signal line 17b is shortened by two clocks (compared to (b)). Hereinafter, since it is the same, description is abbreviate | omitted.
[1235]
If the configuration of the gate driver circuit 12 is slightly changed and the clock is adjusted, as shown in FIG. 284, the application period of the gate signal line 17b in FIG. 282 can be continuously performed for 2H periods.
[1236]
In FIG. 13, FIG. 14, etc., the driving method for solving the moving image blur has been described. This is a method in which an image is intermittently displayed, so that the outline blur of the image is eliminated and a good display state can be realized. That is, a display state close to that of a CRT is realized, and an excellent moving image display is realized.
[1237]
Even with the driving method of FIG. 279, good moving image display can be realized. However, in FIG. 13, the display area 53 is continuous and the non-display area 52 is also continuous, whereas in FIG. 279, the display area 53 is not continuous. Whether the on-voltage is applied to one pixel row in the 4-pixel row set (FIG. 279 (a)) or the on-voltage is applied to two consecutive pixel rows in the 4-pixel row set (FIG. 279 (b)). It is because it will be in a display state. Needless to say, by changing or improving the circuit configuration illustrated in FIGS. 71 and 73, the display pixel row with respect to the clock (SCK) can be changed or changed. For example, it can be displayed by skipping one pixel line. It is also possible to light up by skipping 6 pixel rows. However, in a driver circuit (shift register) configured or formed with P-channel transistors, at least display pixel rows 52 that are not lit are arranged (inserted) between the display pixel rows 53.
[1238]
FIG. 285 shows a driving method for displaying moving images when the gate driver circuit 12 is formed of P-channel as shown in FIG. As previously described, in order to prevent image display deterioration due to moving image blur, it is necessary to perform intermittent display. That is, it is necessary to insert black (display a black or low-brightness display screen). Drive (display) like a CRT display. That is, when an image is displayed in an arbitrary pixel row, black (low luminance) display is performed after display for a predetermined period. This pixel row blinks (image display and non-display (black display or low luminance display) are repeated alternately). The black display period needs to be 4 msec or more. Alternatively, black display (low luminance display) is performed for a period of 1/4 or more of one frame (one field). Preferably, black display (low luminance display) is performed for a period of ½ or more of one frame (one field). This condition depends on the afterimage characteristics of the human eye. That is, an image that blinks faster than a predetermined period appears to be continuously lit due to the afterimage characteristics of human eyes. This leads to motion blur. However, although the image blinking later than the predetermined period seems to be continuous visually, the non-lighting (black display) state inserted between them can be recognized, and the display image is displayed. It will be in a state of flying (but it doesn't feel strange visually). For this reason, images are skipped in moving image display, and image blurring does not occur. That is, there is no moving image blur.
[1239]
In FIG. 285 (a), in the region A, one pixel row is displayed (lighted state) in four pixel rows. Therefore, it is turned on once in 4 horizontal scanning periods (4H) (lights up for 1H period in 4H period). This period (a period from when the pixel row is lit, when it is not lit, and when it is next lit) is 4 msec or less. Therefore, it seems to the human eye that the image is displayed completely continuously (arbitrary pixel rows do not persist and are not much different from being lit). In the area B of FIG. 285 (a), black is inserted (low luminance display) so as to be 4 msec or more, preferably 8 msec or more after the pixel row is displayed until the next display. Therefore, the image is skipped and a good moving image display can be realized.
[1240]
In addition, although it demonstrated as the area | region A or the area | region B in the above description, the above matter is for making description easy. In FIG. 285, the area A is sequentially scanned in the arrow direction (from the top to the bottom of the screen). It is like scanning an electron beam with a CRT. That is, the image is rewritten sequentially (refer to FIG. 286 for (a) in FIG. 285. Scanning (driving) is performed in the order of (a) → (b) → (c) → (a) in FIG. 286). (B) in Fig. 285 is referred to in Fig. 287. Scanning (driving is performed as shown in Fig. 287 (a)-> (b)-> (c)-> (a)).
[1241]
As described above, in the driving method of the present invention, in any pixel row, a period of 4 msec (preferably 8 msec) or more in one field (one frame) is displayed as a period of 1H in 4H in FIG. In other periods (the remaining period of one field (one frame)), the non-lighting state (black display (black insertion) or low luminance display) is continuously maintained. Therefore, in order to facilitate the explanation, it is expressed as the A region or the B region, but it is more appropriate to express the A period or the B period from the viewpoint of time. That is, the area A (period A) is a period in which images are continuously lit, and the area B (period B) is a period in which pixel rows (screen 50) are intermittently displayed. The above matters are the same in FIG. 285 (b) or other embodiments of the present invention.
[1242]
In FIG. 285 (b), the two pixel rows are continuously lit, and then the two pixel rows are not lit. That is, in the A region (A period), the light is turned on for a period of 2H and the light is not turned on for a period of 2H. In the B region (B period), the non-lighting state is continuously maintained for a predetermined period. Also in the driving method of FIG. 285 (b), the A area is apparently a continuous display state, and the B area is apparently intermittent display.
[1243]
As described above, when the display state is observed by paying attention to an arbitrary pixel row (pixel), the driving method of the present invention has a period of less than 4 msec (or a period of less than ¼ of one frame (one field)). In the first period in which image display and non-display (black display or low luminance display below a predetermined level) are repeated at least once, and the pixel row (pixel) is not displayed (black display or low below a predetermined level) from the display state. (Brightness display) state, and the second display period (or a period of 1/4 or more of one frame (one field)) in which the period of the next display state is 4 msec or more is performed. By implementing the above driving, it is possible to realize a favorable moving image display, and the configuration of the control circuit (gate driver circuit 12 and the like) is easy, so that the cost can be reduced.
[1244]
Also in FIG. 285, the brightness of the screen 50 can be adjusted (changed) by changing the number of lighting pixel rows (similar to FIG. 279, the number of display pixels 53 may be changed or adjusted). Further, by changing the ratio of the black insertion area (B area in FIG. 285), the optimum state can be obtained according to the image display state. For example, in a still image, it should be avoided that the B area becomes long. This is because flickering occurs. In the case of a still image, the display pixel rows 53 should be distributed and displayed (arranged in the screen 50). For example, in the case of a QCIF + panel, the number of pixel rows is 220. Among these, if 55 pixel rows are displayed as a still image, 220/44 = 4, and therefore, one pixel row may be displayed every four pixel rows. If 10 pixel rows of 220 pixel rows are displayed, one pixel row may be displayed on 220/10 = 22 pixel rows. In FIG. 285, the B region (B period) is one, but it is not limited to this, and it is needless to say that it may be divided or distributed into two or more (plural).
[1245]
However, in FIG. 285 (a), it is only possible to display whether or not one pixel row is lit in a 4-pixel row group. Therefore, one pixel row cannot be lit in 22 pixel rows. Therefore, 4 pixel row sets are displayed 5 times = one pixel row is displayed on 20 pixel rows (that is, one pixel row is displayed on 20 pixel rows. In other words, four of the four pixel row sets have no pixel rows at all. One pixel row of one pixel row group is set to a lighting state without being turned on). All of the remaining 20 pixel rows (220−4 × 5 = 200) are turned off. In other words, according to the present invention, the number of pixel row groups to be lit in this block within the combination (block) of the pixel row set, with the pixel row set being restricted (restricted or regulated) as one unit. Control whether or not. The above matters are also applied to FIG. 285 (b), and also to other embodiments of the present invention.
[1246]
In the case of moving image display, as described in FIG. 285, it is necessary to perform black insertion of at least 4 msec or more. Also, the moving image display state can be changed (adjusted to the optimum state) by changing the ratio of black insertion (black display continuous time, black display area with respect to the display screen). For very high-speed moving image display (such as when the movement of the image is intense), the black insertion area should be increased. At this time, a decrease in luminance due to a decrease in the number of pixels displaying an image is dealt with by increasing the emission luminance of one pixel row. Further, it is preferable to lengthen the period during which black display continues. When the ratio of the moving image display area to the entire screen is relatively small, or when the movement of the moving image is relatively slow, the ratio of black insertion may be reduced. In this case, the increase in display luminance due to the increase in the number of lit pixel rows 53 can be easily adjusted by reducing the light emission luminance per pixel row. This is because this adjustment can be changed by the program current Iw or the like. Alternatively, the black insertion period may be distributed over a plurality of times. Flicker is reduced and good image display can be realized.
[1247]
Even in moving image display as described above, a more optimal image display can be realized by changing or adjusting the black insertion state. Needless to say, the above matters also apply to the following embodiments.
Moving image detection (ID detection) of the input video signal is performed, and in the case of a moving image or an image with many moving images, the driving method shown in FIG. 285 (intermittent display by black insertion) is performed. In the case of a still image, the driving method shown in FIG. 279 (the lighting pixel row positions are dispersed as much as possible) is performed. Of course, switching may be performed according to the use of the display panel or display device of the present invention. For example, in the case of a still image such as a computer monitor, the driving method shown in FIG. 279 is adopted. In the case of AV use such as a television, the driving method shown in FIG. The switching of the driving method can be easily changed by the SSTA data of the gate driver circuit 12b. This is because only the TFT that turns on and off the current flowing through the EL element 15 shown in FIG. 1 is controlled. Switching between FIG. 285 and FIG. 279 (whether it is compatible with moving images or still images, or more compatible with moving images or more still images) may be performed by a changeover switch or the like that can be operated by the user depending on the situation. The manufacturer of the display panel of the present invention may implement it. Alternatively, the ambient environment state may be detected using a photo sensor or the like, and the switching may be performed automatically. In addition, a control signal (switching signal) may be put on the video signal received by the present invention in advance, and the display state (driving method) may be switched by detecting this control signal.
[1248]
FIG. 288 shows an output waveform of the gate signal line 17b in the case of the driving method shown in FIG. In the pixel configuration of FIG. 1, the TFT 11d is on / off controlled by an on / off signal (Vgh is an off voltage, Vgl is an on voltage) applied to the gate signal line 17b, and the current flowing through the EL element 15 is turned on / off. In FIG. 1, the upper part shows the horizontal scanning period, and the L symbol shows the number of pixel rows L (L = 220 in the case of QCIF + panel). In FIGS. 279 and 285, the driving method of the present invention is not limited to the pixel configuration of FIG. For example, it goes without saying that the present invention can be applied to other pixel configurations (FIG. 54 and the like).
[1249]
As can be seen from FIG. 288, in the A period (A region), the ON voltage (Vhl) is applied to each gate signal line 17b at a rate of 1H period in 4H period. In the B period (B region), the off voltage (Vgh) is continuously applied. Therefore, no current flows through the EL element 15 during this period. Then, the ON voltage position of each gate signal line 17b is scanned by one pixel row.
[1250]
In the above embodiment, scanning is performed for each pixel row, but the present invention is not limited to this. For example, in interlace scanning, scanning is performed by skipping one pixel line. That is, even pixel rows are scanned in the first frame. In the second frame, odd-numbered pixel rows are scanned. When the first frame is rewritten, the image written in the second frame is held as it is. However, the blinking operation is performed (not necessary). When the second frame is rewritten, the image written in the first frame is held as it is. Of course, the blinking operation may be performed as in the embodiment of FIG.
[1251]
Interlaced scanning is normally performed in 2 frames and 1 field in CRT. However, the present invention is not limited to this. For example, 4 frames = 1 field may be sufficient. In this case, in the first frame, an image of (4N + 1) pixel rows (where N is an integer greater than or equal to) is rewritten. In the second frame, the image of (4N + 2) pixel rows is rewritten. In the next third frame, the image of (4N + 3) pixel rows is rewritten. In the last fourth frame, the image of (4N + 4) pixel rows is rewritten. As described above, according to the present invention, writing to a pixel row is not limited to only sequential scanning. The above matters also apply to other embodiments. In the present invention, interlaced scanning means wide and general interlaced scanning, and is not limited to 2 frames = 1 field. That is, multiple frames = 1 field.
[1252]
288 and 289 also control the current flowing through the EL element 15 within one horizontal scanning period (1H) or a plurality of horizontal scanning periods as shown in FIGS. 282, 283, and 284 (the ON period is changed). It goes without saying that a driving method for adjusting the brightness of the display screen 50 can be used together by controlling the brightness.
[1253]
FIG. 289 shows the waveform applied to the gate signal line 17b in FIG. The difference from FIG. 288 is that each gate signal line 17b has an on-voltage (Vgl) for two horizontal scanning periods (2H) in the A period (A region, see FIG. 279 (b)). After that, an off voltage (Vgh) is applied for a period of 2H. The on-voltage and off-voltage are repeated alternately. In the B period (B region), the off voltage is continuously applied. The ON voltage application position of each gate signal line 17b is scanned every 1H.
[1254]
FIG. 288 shows an output waveform of the gate signal line 17b in the case of the driving method of FIG. In the pixel configuration of FIG. 1, the TFT 11d is on / off controlled by an on / off signal (Vgh is an off voltage, Vgl is an on voltage) applied to the gate signal line 17b, and the current flowing through the EL element 15 is turned on / off. In FIG. 1, the upper part shows the horizontal scanning period, and the L symbol shows the number of pixel rows L (L = 220 in the case of QCIF + panel). In FIGS. 279 and 285, the driving method of the present invention is not limited to the pixel configuration of FIG. For example, it goes without saying that the present invention can be applied to other pixel configurations (FIG. 54 and the like).
[1255]
As can be seen from FIG. 288, in the A period (A region), the ON voltage (Vhl) is applied to each gate signal line 17b at a rate of 1H period in 4H period. In the B period (B region), the off voltage (Vgh) is continuously applied. Therefore, no current flows through the EL element 15 during this period. Then, the ON voltage position of each gate signal line 17b is scanned by one pixel row.
[1256]
In the above embodiment, scanning is performed for each pixel row, but the present invention is not limited to this. For example, in interlace scanning, scanning is performed by skipping one pixel line. That is, even pixel rows are scanned in the first frame. In the second frame, odd-numbered pixel rows are scanned. When the first frame is rewritten, the image written in the second frame is held as it is. However, the blinking operation is performed (not necessary). When the second frame is rewritten, the image written in the first frame is held as it is. Of course, the blinking operation may be performed as in the embodiment of FIG.
[1257]
Interlaced scanning is normally performed in 2 frames and 1 field in CRT. However, the present invention is not limited to this. For example, 4 frames = 1 field may be sufficient. In this case, in the first frame, an image of (4N + 1) pixel rows (where N is an integer greater than or equal to) is rewritten. In the second frame, the image of (4N + 2) pixel rows is rewritten. In the next third frame, the image of (4N + 3) pixel rows is rewritten. In the last fourth frame, the image of (4N + 4) pixel rows is rewritten. As described above, according to the present invention, writing to a pixel row is not limited to only sequential scanning. The above matters also apply to other embodiments. In the present invention, interlaced scanning means wide and general interlaced scanning, and is not limited to 2 frames = 1 field. That is, multiple frames = 1 field.
[1258]
288 and 289 also control the current flowing through the EL element 15 within one horizontal scanning period (1H) or a plurality of horizontal scanning periods as shown in FIGS. 282, 283, and 284 (the ON period is changed). It goes without saying that a driving method for adjusting the brightness of the display screen 50 can be used together by controlling the brightness.
[1259]
FIG. 289 shows the waveform applied to the gate signal line 17b in FIG. The difference from FIG. 288 is that each gate signal line 17b has an on-voltage (Vgl) for two horizontal scanning periods (2H) in the A period (A region, see FIG. 279 (b)). After that, an off voltage (Vgh) is applied for a period of 2H. The on-voltage and off-voltage are repeated alternately. In the B period (B region), the off voltage is continuously applied. The ON voltage application position of each gate signal line 17b is scanned every 1H. Other items are the same as or similar to those in FIG.
[1260]
In the above embodiment, the driving method is such that the A region and the B region are mixed in the display screen 50. That is, in any period of the screen display state, the A area is always the B area (of course, the location of the A area is different). This means that there are an A period and a B period within one field (one frame, that is, a screen rewriting cycle). However, in order to improve the moving image display, black insertion (black display or low luminance display) may be performed. Therefore, the driving method is not limited to that shown in FIG.
[1261]
For example, the drive method of FIG. 290 is illustrated. In order to facilitate understanding, it is assumed that FIG. 290 includes four display periods ((a), (b), (c), and (d)). Further, 4 frames = 1 field, FIG. 290 (a) is the first frame, FIG. 290 (b) is the second frame, FIG. 290 (c) is the third frame, and FIG. 290 (d) is the first frame. 4 frames. The display is repeated in the order of (a) → (b) → (c) → (d) → (a) → (b) →...
[1262]
In the first frame, as shown in FIG. 290 (a), even-numbered pixel rows are sequentially selected and the image is rewritten. When the rewriting of the first frame is finished, as shown in FIG. 290 (b), black display is sequentially performed from the top of the screen 50 (FIG. 290 (b) is a state in which the black display writing is finished). In the next third frame, as shown in FIG. 290 (c), images are sequentially written in the odd-numbered pixel rows from the top of the screen 50. That is, odd-numbered images are sequentially displayed from the top of the screen. In the next fourth frame, the image is turned off (black display) from the top of the screen 50 ((d) in FIG. 290 also shows a state when the light is completely turned off).
[1263]
In FIG. 290, in (a) and (c), it is expressed that an image is written and an image is displayed. However, the present invention is basically characterized in a state of displaying (lighting) an image. . Therefore, writing an image (implementing a program) and displaying an image are not necessarily the same. In other words, in FIGS. 290 (a) and 290 (c), it may be considered that the current flowing through the EL element 15 is controlled by the control of the gate signal line 17b so as to be turned on or off. Therefore, switching between the state of FIG. 290 (a) and the state of FIG. 290 (b) can be performed in a lump (for example, in a 1H period). For example, it can be implemented by controlling the enable terminal (in the shift register of the gate driver circuit 12b, the on / off state (in FIG. 290 (a), the shift register corresponding to the even-numbered pixel row is on-data) is held and enabled. When the terminal is off, the states of (b) and (d) of FIG. 290 are displayed, and the enable terminal is turned on, resulting in the display state of (a) of FIG. Therefore, the display shown in FIGS. 290 (a) and (c) can be performed in the on / off state of the gate signal line 17b (image data is held in the capacitor 19 in advance in the pixel configuration shown in FIG. 1). In the above description, it is assumed that the states (a), (b), (c), and (d) in FIG. 290 are performed during each 1 l frame period.
[1264]
However, the present invention is not limited to this display state. This is because the black insertion state such as (b) and (d) in FIG. 290 may be performed for a period of 4 msec in order to improve or improve the moving image display state at least. Therefore, in the embodiment of the present invention, the use of the shift register circuit of the gate driver circuit 12b to scan the gate signal line 17b and to realize the display state of FIGS. 290 (a) and (c) is limited. is not. Odd-numbered gate signal lines 17b (referred to as odd-numbered gate signal line sets) are connected together, and even-numbered gate signal lines 17b (referred to as even-numbered gate signal line sets) are connected together and odd-numbered gates. The on / off voltage may be applied alternately between the signal line set and the even-numbered gate signal line set. When the on-voltage is applied to the odd-numbered gate signal line group and the off-voltage is applied to the even-numbered gate signal line group, the display state shown in FIG. 290 (c) is realized. When the on-voltage is applied to the even-numbered gate signal line group and the off-voltage is applied to the odd-numbered gate signal line group, the display state of FIG. 290 (a) is realized. If a turn-off voltage is applied to both the odd-numbered gate signal line group and the even-numbered gate signal line group, the display states of (b) and (d) in FIG. 290 are realized. Each state of (a), (b), (c), and (d) in FIG. 290 may be performed for a period of 4 msec or more (particularly, in (b) and (d) of FIG. 290).
[1265]
In the drive method of FIG. 290 described above, the screen display state ((a) and (c) in FIG. 290) and the black display state (black insertion, (b) and (d) in FIG. 290) are alternately repeated. Therefore, the image display becomes intermittent display, and the moving image display performance is improved (moving image blur does not occur).
[1266]
In the embodiment of FIG. 290, in the first frame and the third frame, an image is displayed in an odd pixel row or an even pixel row, and a black screen ((b) and (d) in FIG. 290) is inserted between the two screens. It was a driving system to do. However, the present invention is not limited to this, and the display state of FIG. 279 may be implemented in the first frame and the third frame, and a black display may be inserted between the two frames. A timing chart in the above embodiment is shown in FIG. FIG. 291 (a) shows the first frame, and FIG. 291 (b) shows the second frame in the black insertion state. FIG. 291 (c) shows the third frame. Note that the fourth frame is the same as (b) in FIG. 291, and is omitted. However, the fourth frame is not always necessary. The configuration may be 3 frames = 1 field. This is because the motion picture blur is greatly improved because the black screen is inserted in the second frame. That is, (a) → (b) → (c) → (a) →...
[1267]
291 (a) shows an image in FIG. 279 (a) for four horizontal scanning periods (4H) for a period of 1H (each gate signal line 17b has a Vgl voltage (ON voltage) every 4H for a period of 1H. In the next second frame, the off voltage (Vgh) is applied to all the gate signal lines 17b, which is controlled by controlling the enable terminal as in the previous embodiment. Therefore, the state shown in Fig. 291 (b) is not limited to the implementation of one frame period, and a period of 4 msec or more is required to improve the video display. However, if the images are rewritten sequentially from the top of the screen (although not limited to the top) in FIG. 291, the image will be skipped as described in FIG. As Of collectively connecting the gate signal line 17b, also, according to the controlling the enable terminal, can be easily performed.
[1268]
In FIG. 291, image display is regularly performed such that each pixel row is lit for 1H period in 4H period. However, each pixel row needs to have the same lighting (display) period in a unit period (for example, one frame, one field, etc.). That is, it is not necessary to regularly perform the lighting state and the non-lighting state.
[1269]
FIG. 292 shows an example of an irregular lighting state. The gate signal line 17b (1) is applied with an on-voltage to the first H, fifth H, sixth H, ninth H, thirteenth H, fourteenth H,. The off voltage is applied during other periods. Therefore, the on-voltage is not periodically applied (though it is periodic in the long term), it is random. The one frame period (unit period) plus the period during which the on-voltage is applied to each gate signal line 17b may be substantially matched with the other gate signal lines 17b. In this way, the lighting times of the respective pixel rows (the pixel rows are supposed to be lit (displayed) by applying the ON voltage to the gate signal line 17b) are substantially the same. In FIG. 292, the signal waveform applied to each gate signal line 17b is scanned 1H at a time. In this way, by scanning (applying) the basic pattern waveform by shifting the gate signal line 17b by 1H (predetermined clock or unit), the luminance of the display screen can be made uniform over the entire screen. In FIG. 292, it goes without saying that the brightness of the screen can be controlled (adjusted) by adjusting the application period of the on-voltage (Vgl).
[1270]
In the above embodiment, the same on / off voltage pattern is applied to the gate signal line 17b in each frame (unit period). However, according to the present invention, the period in which each pixel row (pixel) is lit (displayed) or not lit (not displayed) in a predetermined period is substantially equal. Therefore, in the driving method of 2 frames = 1 field, the signal waveforms of the gate signal lines 17b applied to the first frame and the second frame may be different. For example, an arbitrary pixel row may be driven such that an on-voltage is applied for a period of 10H in the first frame and an on-voltage is applied for a period of 20H in the second frame (referred to as two frames). In the unit period, an ON voltage is applied for a period of 10H + 20H). The on-voltage is applied to the other pixel rows for a period of 30H.
[1271]
This embodiment is illustrated in FIG. In FIG. 293 (a) (assumed to be the first frame), an on-voltage is applied to the gate signal line 17b corresponding to each pixel row in one horizontal scanning period (1H) with a period of four horizontal scanning periods (4H). . In FIG. 293 (b) (assumed to be the second frame), the ON voltage is applied to the gate signal line 17 corresponding to each pixel row for a period of 2H in a 4H cycle. That is, in 2 frames, an on-voltage is applied for a period of (1 + 2) H with a (4 + 4) H cycle. Even when driven in this way, in the unit period (2 frames in FIG. 293), the ON voltage is applied to each gate signal line 17b for the same period. Therefore, each pixel row is displayed with the same luminance (assuming white raster display).
[1272]
In FIG. 291, the on-voltage is applied for a period of 1H in a 4H cycle, but the present invention is not limited to this. For example, as shown in FIG. 294, an on-voltage may be applied for a period of 1H with a period of 8H. Further, the signal waveform applied to each gate signal line 17b in each frame may be completely randomized without giving periodicity. This is because the total period in which the ON voltage is applied in a unit cycle (unit period) only needs to be the same for all the gate signal lines 17b.
[1273]
However, in the above embodiment, the sum period for applying the ON voltage is made to coincide in the unit period in all the gate signal lines 17b, but this is not applied in the following cases. This is a case where a plurality of screens 50 having different luminances are provided within one screen 50 (that is, one display panel). The screen 50 is a case where the first screen 50a and the second screen 50b are configured, and the screens 50a and 50b have different luminances. Although the brightness of the two screens 50 can be changed by adjusting the program current Iw, the gate signal line 17b is scanned and each pixel row on the first screen 50a is turned on (displayed). ) It is easy to realize a method in which the period and the lighting (display) period of each pixel row on the second screen 50b are different. For example, each pixel row on the first screen 50a applies an ON voltage to the gate signal line 17b for a period of 1H to 4H. Each pixel row on the second screen 50b applies an ON voltage to the gate signal line 17b for a period of 1H to 8H. Thus, by changing the period during which the on-voltage is applied to each screen, the brightness of the screen can be adjusted, and the gamma curve at that time can be made similar.
[1274]
In the above embodiment, the current flowing through the EL element 15 is adjusted (turned on and off) by adjusting the gate signal line 17b, thereby adjusting the luminance of the display screen 50 or improving the moving image display. there were. FIG. 295 shows another embodiment of the present invention having the above-described effects.
[1275]
The pixel 16 in FIG. 295 is arranged or configured as shown in FIG. A difference from the pixel configuration of FIG. 1 is that one terminal of the storage capacitor 19 (capacitor 19) is connected to the capacitance control line 2951. One capacitance control line 2951 is common to one pixel row. The capacity control line 2951 is connected to the capacity control common line 2953.
[1276]
In FIG. 296, the capacitor 19 has one terminal connected to the capacitance control line 2951 and the other terminal connected to the gate terminal of the TFT 11a. Now, it is assumed that the Va voltage is applied to the gate terminal (G) of the TFT 11a. Further, it is assumed that a Vdd voltage is applied to the source terminal (S) of the TFT 11a. Also, Va <Vdd. Assume that a Vc voltage is applied to the capacitance control line 2951.
[1277]
In this state, when the Vc voltage of the capacitance control line 2951 is changed to the + side, the Va voltage is also shifted to the + side along with this change. Since the TFT 11a is a P-channel transistor, when the gate terminal of the TFT 11a is shifted to the + side (Vdd side), the TFT 11a is in a direction in which no current flows. Therefore, when the change to the + side of the Vc voltage is larger than a certain value, the TFT 11a is in a state where no current flows completely (cut-off state). That is, by controlling the potential applied to the capacitance control line 2951, the corresponding pixel row can be brought into a black display state. Conversely, when the Vc voltage of the capacitance control line 2951 is changed to the-side, the potential of the gate terminal (G) of the TFT 11a is also shifted to the-side. Therefore, more current flows through the TFT 11a. The above matter is the case where the driving TFT 11a is composed of a P-channel transistor. When the driving TFT 11a is an N channel, the opposite is true. That is, when the potential of the capacitance control line 2951 is shifted to the + side, the N-channel driving TFT 11a allows more current to flow through the EL element 15.
[1278]
By applying the above driving method to FIG. 296, the display screen 50 can be displayed in black. That is, the black insertion described with reference to FIG.
[1279]
In FIG. 295, a capacitance control common line 2953 (2953a, 2953b, 2953c, 2953d) is formed or arranged. The capacity control line 2951 in the (4N + 1) pixel row (where N is an integer greater than or equal to 0) is connected to the capacity control common line 2953a. Further, the capacitance control line 2951 of the (4N + 2) pixel row is connected to the capacitance control common line 2953b. The (4N + 3) pixel row is connected to the capacitance control common line 2953c, and the capacitance control line 2951 of the (4N + 4) pixel row is connected to the capacitance control common line 2953d.
[1280]
With the above configuration, if the voltage applied to the capacitance control common line 2953a is shifted to the + side, (4N + 1) pixel rows are not displayed (black display or low luminance display). Similarly, if the voltage applied to the capacitance control common line 2953b is shifted to the + side, the (4N + 2) pixel row is not displayed (black display or low luminance display). If the applied voltage of the capacitance control common line 2953c is shifted to the + side, the (4N + 3) pixel row is not displayed, and if the applied voltage of the capacitance control common line 2953d is shifted to the + side, (4N + 4) pixels. The line is hidden.
[1281]
By controlling the capacity control common line 2953 as described above, a predetermined pixel row can be displayed in black. Accordingly, the screen brightness can be adjusted by adjusting the control timing and control cycle of the capacity control common line 2953. Further, by setting the connection state of the capacitance control line 2951 and the capacitance control common line 2953, the number of connections, and the number of formation of the capacitance control common lines 2953 to a predetermined state, a concentrated black insertion portion is provided as shown in FIG. Can do. Therefore, the moving image display can be improved.
[1282]
In FIG. 296 (a), the odd-numbered pixel rows are connected to the capacitance control common line 2953a, and the even-numbered pixel rows are connected to the capacitance control common line 2953b. Accordingly, by alternately applying a voltage to the positive side to the capacitance control common lines 2953a and 2953b, the display screen 50 can be made into a non-display pixel row in a comb shape. In FIG. 296 (b), each of the three pixel rows is connected to a different capacitance control common line 2953. Therefore, lighting or non-lighting control can be performed in a cycle of three pixel rows.
[1283]
When the voltage applied to the capacitance control line 2951 and changed to the + side is relatively small, the voltage applied to the capacitance control line 2951 is shifted again to the-side, so that the current flowing through the TFT 11a is returned to the original current. (However, it is necessary to add a compensation voltage.) However, if the voltage shifted to the + side is larger than a predetermined value, the current flowing through the TFT 11a cannot be restored (the necessary compensation voltage increases and it becomes difficult to obtain the original current value).
[1284]
In order to perform black insertion with the configuration of FIG. 296, basically, it is better not to restore the image data held in the capacitor 19 (because it is difficult to completely restore the original holding voltage). is there). In other words, the image can be displayed in black.
[1285]
For example, as shown in FIG. 297, a positive voltage is applied to the capacitance control line 2951 at the R position before the image is written, so that the black display 52 is obtained. That is, a positive voltage is applied to the capacitance control line 2951 and the screen 50 is displayed in black. Next, after the elapse of a predetermined period, an image is written (the image writing position is the pixel writing line 51). In FIG. 297, writing is performed at a position where the pixel row is separated by K (K1 in the case of (a) in FIG. 297, K2 in the case of (b) in FIG. 297). K1 indicates the number of pixel rows. That is, the time from writing black at the R position to writing the image is the number of pixel rows × 1 horizontal scanning period. Therefore, as K is larger, the black writing period increases (K1 <K2), and the image display becomes darker. The larger the K value, the darker the screen, and the smaller the K value, the brighter the screen. The brightness of the image can be adjusted by adjusting the value of K. Also, the greater the value of K, the higher the effect of improving moving image blur.
[1286]
In the above embodiment, one source driver circuit (IC) 14 and one gate driver circuit (IC) 12 display an image on one screen 50. However, the present invention is not limited to this. For example, in the embodiment of FIG. 298, the screen 50 is composed of a screen 50a and a screen 50b. A source driver circuit 14a is connected to the source signal line 18a of the screen 50a. A source driver circuit 14b is connected to the source signal line 18b of the screen 50b. Gate signal lines (17a, 17b) to the screen 50a and the screen 50b are connected to one built-in gate driver circuit 12.
[1287]
In other words, in the embodiment of FIG. 298, the gate driver circuit (IC) 12 is common to the screens 50a and 50b, and the screen 50 is divided into two and driven by the two source driver circuits (14a and 14b). Yes. The writing of the image is not limited to the downward direction (A direction) from the top of the screen 50. As shown in FIG. 298, scanning may be performed from the bottom of the screen 50 upward (B direction). Further, the screen 50a may be scanned in the A direction, and the screen 50b may be scanned in the B direction. In FIG. 298, the screen 50 is divided into two, but it goes without saying that it may be divided into three or more. Further, the source driver circuit 14a is arranged or configured to drive even-numbered source signal lines 18 on one display screen 50, and the source driver circuit 14b drives odd-numbered source signal lines 18 on the display screen 50. May be. The same applies to the gate driver circuit 12. A plurality of gate driver circuits 12 may be used to drive each screen (50a, 50b). The gate driver circuit 12a is arranged or configured to drive even-numbered gate signal lines 18 in one display screen 50, and the gate driver circuit 12b drives odd-numbered gate signal lines 18 in the display screen 50. May be. Note that a protection diode is preferably formed on the source signal line 14 and the gate signal line 12 for electrostatic protection. It goes without saying that the above matters can be applied to other embodiments of the present invention.
[1288]
Hereinafter, a high-quality display method using a current driving method (current programming method) will be described with reference to the drawings. In the current programming method, a current signal is applied to the pixel 16 to cause the pixel 16 to hold the current signal. Then, a current held in the EL element 15 is applied.
[1289]
The EL element 15 emits light in proportion to the magnitude of the applied current. That is, the light emission luminance of the EL element 15 has a linear relationship with the value of the current to be programmed. On the other hand, in the voltage programming method, the applied voltage is converted into current by the pixel 16. This voltage-current conversion is non-linear. Non-linear conversion complicates the control method.
[1290]
In the current driving method, the value of video data is linearly converted into a program current as it is. As a simple example, in the case of 64 gradation display, 0 of the video data is set to the program current Iw = 0 μA, and the video data 63 is set to the program current Iw = 6.3 μA (having a proportional relationship). Similarly, the video data 32 has a program current Iw = 3.2 μA, and the video data 10 has a program current Iw = 1.0 μA. That is, the video data is directly converted into the program current Iw in a proportional relationship.
In order to facilitate understanding, description will be made assuming that the video data and the program current are converted in a proportional relationship. Actually, video data and program current can be converted more easily. This is because the unit current of the unit transistor 484 corresponds to 1 of video data as shown in FIG. Furthermore, the unit current can be easily adjusted to an arbitrary value by adjusting the reference current circuit. This is because the reference current is provided for each of the R, G, and B circuits, and white balance can be achieved over the entire gradation range by adjusting the reference current circuit to the RGB circuit. This is a synergistic effect of the current program method and the configuration of the source driver circuit 14 and the display panel of the present invention.
[1291]
The EL display panel is characterized in that the program current and the light emission luminance of the EL element 15 have a linear relationship. This is a major feature of the current programming method. That is, the emission luminance of the EL element 15 can be adjusted linearly by controlling the magnitude of the program current.
[1292]
In the driving transistor 11a, the voltage applied to the gate terminal and the current flowing through the driving transistor 11a are nonlinear (often a square curve). Therefore, in the voltage program method, the program voltage and the light emission luminance are in a non-linear relationship, and the light emission control is extremely difficult. Compared with the voltage program, the light emission control is extremely easy in the current program method. In particular, in the pixel configuration of FIG. 1, the program current and the current flowing through the EL element 15 are theoretically equal. Accordingly, the light emission control is very easy to understand and control. The N-fold pulse driving according to the present invention is also excellent in that it is easy to control light emission since the light emission luminance can be grasped by calculating with the program current set to 1 / N. When the pixel configuration in FIG. 38 or the like is a current mirror configuration, the driving transistor 11b and the programming transistor 11a are different from each other, causing a deviation in current mirror magnification, which causes an error factor in light emission luminance. However, the pixel configuration in FIG. 1 does not have this problem because the driving transistor and the programming transistor are the same.
[1293]
In the EL element 15, the light emission luminance changes in proportion to the input current amount. The voltage (anode voltage) applied to the EL element 15 is a fixed value. Therefore, the light emission luminance of the EL display panel is proportional to the power consumption.
[1294]
  From the above, the video data and the program current are proportional, the program current and the light emission luminance of the EL element 15 are proportional, and the light emission luminance and the power consumption of the EL element 15 are proportional. Therefore, if the video data is subjected to logic processing, the current consumption (power) of the EL display panel, the light emission luminance of the EL display panelTheYou can control it. That is, the luminance and power consumption of the EL display panel can be grasped by performing logic processing (addition or the like) on the video data. Therefore, processing such as preventing the peak current from exceeding the set value is extremely easy.
[1295]
In particular, the EL display panel of the present invention is a current drive system. In addition, image display control with a characteristic configuration is easier. There are two distinct image display control methods. One is control of the reference current. The other is duty ratio control. By combining the reference current control and the duty ratio control alone or in combination, a wide dynamic range, high image quality display, and high contrast can be realized.
[1296]
First, in the reference current control, as shown in FIG. 77, the source driver IC (circuit) 14 includes a circuit for adjusting the reference current of each RGB. Further, the program current Iw from the source driver circuit 14 is determined by how many unit transistors 484 are being output. The current output from one unit transistor 484 is proportional to the magnitude of the reference current. Therefore, by adjusting the reference current, the current output by one unit transistor 484 is determined, and the magnitude of the program current is determined. Since the reference current and the output current of the unit transistor 484 are in a linear relationship, and the program current and the luminance are in a linear relationship, if the white balance is adjusted by adjusting the reference current of each RGB in white raster display , White balance is maintained in all gradations.
[1297]
FIG. 77 shows a configuration in which current mirrors are connected in multiple stages, but the present invention is not limited to this. It goes without saying that even the single-stage source driver IC (circuit) 14 shown in FIGS. 166 to 170 can easily adjust the reference current and maintain the white balance in all gradations. Needless to say, the luminance of the EL display panel can be controlled by adjusting the reference current.
[1298]
FIG. 78 shows a duty ratio control method. FIG. 78A shows a method of continuously inserting the non-display area 52. Suitable for video display. Also, (a1) in FIG. 78 is the darkest image, and (a4) in FIG. 78 is the brightest. The duty ratio can be freely changed by controlling the gate signal line 17b. FIG. 78 (c) shows a method of inserting the non-display area 52 by dividing it into a large number. Particularly suitable for still image display. Also, (c1) in FIG. 78 is the darkest image, and FIG. 78 (c4) is the brightest. The duty ratio can be freely changed by controlling the gate signal line 17b. FIG. 78 (b) is an intermediate state between FIG. 78 (a) and FIG. 78 (c). Similarly in FIG. 78B, the duty ratio can be freely changed by controlling the gate signal line 17b.
[1299]
  The dispersion of the display area 53 is 220/4 = 55 when the number of pixel rows of the display panel is 220 and 1/4 duty, and is adjusted from 1 to 55 (brightness from 1 to 55 times the brightness). it can). Further, if the number of pixel rows of the display panel is 220 and 1/2 Duty, 220/2 = 110, so 1 to 110 (adjustable from 1 brightness to 110 times the brightness). Hence the screen50 brightnessThe brightness adjustment range is very wide (the dynamic range of image display is wide). Further, there is a feature that the number of gradations that can be expressed can be maintained regardless of the brightness. For example, in the case of 64-gradation display, 64-gradation display can be realized regardless of whether the screen 50 brightness in white raster is 300 nt or 3 nt.
[1300]
As described above, the duty can be easily changed by controlling the start pulse to the gate driver circuit 12b. Accordingly, it is possible to easily change various duties such as 1/2 Duty, 1/4 Duty, 3/4 Duty, and 3/8 Duty.
[1301]
In the duty ratio driving in units of one horizontal scanning period (1H), an on / off signal of the gate signal line 17b may be applied in synchronization with the horizontal synchronizing signal. Furthermore, the duty ratio can be controlled even in units of 1H or less. This is the driving method of FIGS. 145 and 146. By performing OEV2 control within the 1H period, it is possible to perform brightness control (duty ratio control) in a minute step (see also FIG. 109 and its description, and also refer to FIG. 175 and its description). .
[1302]
The duty ratio control within 1H is performed when the duty ratio is ¼ duty or less. If the number of pixel rows is 220 pixel rows, it is 55/220 Duty or less. That is, it is performed in the range of 1/220 to 55/220 Duty. This is performed when a change in one step changes from 1/20 (5%) or more after change to after change. More preferably, it is desirable to perform minute duty ratio drive control by performing OEV2 control even with a change of 1/50 (2%) or less. That is, in the duty ratio control by the gate signal line 17b, when the brightness change after the change from before the change becomes 5% or more, the change amount is gradually changed by the control by the OEV2 so that the change amount becomes 5% or less. Let For this change, it is preferable to introduce the Wait function described in FIG. The duty ratio control within 1H when the duty ratio is ¼ duty or less is due to the large amount of change per step, but since the image is halftone, even minute changes are visually recognized. It is also because it is easy. Human vision has a low ability to detect changes in brightness on dark screens above a certain level. In addition, even on a bright screen above a certain level, the detection capability for brightness change is low. This seems to be because human vision depends on the square characteristic.
[1303]
  FIG.5Is a graph of the detection function for screen changes. The horizontal axis represents screen brightness (nt). The vertical axis represents the allowable change (%). The permissible change (%) describes the limit point whether the change rate (%) of the brightness changed from the arbitrary duty to the next duty is permissible. However, the allowable change (%) has a large change rate depending on the content of the image (change rate, scene, etc.). Also, it tends to depend on personal video detection capabilities.
[1304]
As can be seen from FIG. 174, when the luminance of the screen 50 is high, the allowable change with respect to the duty change is large. Further, even when the brightness of the screen 50 is dark, the allowable change with respect to the duty change tends to be large. However, in the case of halftone display, the limit value (%) of the allowable change is small. This is because the image is halftone, and even a minute change is easily recognized visually.
[1305]
As an example, if there are 200 pixel rows on the panel, OEV2 control is performed at 50/200 duty or less (1/200 or more and 50/200 or less), and duty ratio control is performed for a period of 1H or less. When changing from 1/200 Duty to 2/200 Duty, the difference between 1/200 Duty and 2/200 Duty is 1/200, which is a change of 100%. This change is completely visually recognized as flicker. Therefore, OEV2 control (see FIG. 175 and the like) is performed, and current supply to the EL element 15 is controlled in a period of 1H (one horizontal scanning period) or less. Although the duty ratio control is performed in the 1H period or less (within 1H period), the present invention is not limited to this. As can be seen in FIG. 19, the non-display area 52 is continuous. That is, control such as the 10.5H period is also within the scope of the present invention. In other words, the present invention is not limited to the 1H period (a fractional part is generated) and performs duty ratio driving.
[1306]
When changing from 40/200 Duty to 41/200 Duty, the difference between 40/200 Duty and 41/200 Duty is 1/200, and the change is 2.5% at (1/200) / (40/200). Whether or not this change is visually recognized as flicker is likely to depend on the screen brightness 50. However, since 40/200 Duty is a halftone display, it is visually sensitive. Therefore, it is desirable to perform OEV2 control (see FIG. 175 etc.) and control the current supply to the EL element 15 in a period of 1H (one horizontal scanning period) or less.
[1307]
As described above, the driving method and the display device according to the present invention can store the current value flowing through the EL element 15 in the pixel 16 (corresponding to the capacitor 19 in FIG. 1), the driving transistor 11a, and the light emitting element (EL A display panel having a configuration capable of turning on and off a current path with respect to the element 15 (a pixel configuration shown in FIGS. 1, 43, 113, 114, 117, and the like corresponds), and at least displaying a display image 19 is generated in the state (depending on the brightness of the image, the screen 50 may become the display area 53 (Duty 1/1).))It is a driving method. And duty ratio drive (at least a part of the screen 50 is a non-display area)52If the driving method or driving state is equal to or less than a predetermined duty ratio, the luminance control of the display screen 50 is controlled by controlling the current flowing through the EL element 15 that is limited to one horizontal scanning period (1H period) or 1H period unit. Is to do. This control is performed by OEV2 control (refer to FIG. 175 and its description regarding OEV2).
[1308]
  The predetermined duty ratio for performing duty ratio control other than 1H unit is performed when the duty ratio is equal to or less than ¼ duty. Conversely, when the duty ratio is equal to or higher than the predetermined duty ratio, duty ratio control is performed in units of 1H. Or, OEV2 control is not performed. Further, duty ratio control other than the 1H period is performed when a change in one step changes from 1/20 (5%) or more after change to after change. More preferably, even when the change is less than 1/50 (2%), OEV2 control is performed and a small duty ratio is obtained.Control driveIt is desirable to do. Alternatively, it is carried out with a luminance of 1/4 or less of the maximum luminance of the white raster.
[1309]
According to the duty ratio control drive of the present invention, as shown in FIG. 79, if the number of gradation representations of the EL display panel is 64 gradations, the display brightness (nt) of the display screen 50 is any brightness. Even so, the 64 gradation display is maintained. For example, even when the number of pixel rows is 220 and only one pixel row is in the display area 53 (display state) (Duty ratio 1/220), 64-gradation display can be realized. This is because an image is sequentially written in each pixel row by the program current Iw of the source driver circuit 14, and this one pixel row is sequentially displayed by the gate signal line 17b.
[1310]
Of course, even when all of the 220 pixel rows are in the display area 53 (display state) (Duty ratio 220/220 = Duty ratio 1/1), 64-gradation display can be realized. This is because images are sequentially written to the pixel rows by the program current Iw of the source driver circuit 14, and all the pixel rows are simultaneously displayed by the gate signal lines 17b. Further, even when only 20 pixel rows are in the display region 53 (display state) (Duty 20/220 = Duty 1/11), 64-gradation display can be realized. This is because an image is sequentially written in each pixel row by the program current Iw of the source driver circuit 14, and the 20 pixel rows are sequentially scanned and displayed by the gate signal line 17b.
[1311]
Since the duty ratio control drive of the present invention is the control of the lighting time of the EL element 15, the brightness of the screen 50 with respect to the duty ratio has a linear relationship. Therefore, it is very easy to control the brightness of the image, the signal processing circuit is simple, and the cost can be reduced. As shown in FIG. 77, the RGB reference current is adjusted to achieve white balance. In the duty ratio control, white balance is maintained at any gradation and brightness of the screen 50 in order to simultaneously control the brightness of R, G, and B.
[1312]
In the duty ratio control, the luminance of the screen 50 is changed by changing the area of the display region 53 with respect to the display screen 50. Naturally, the current flowing through the EL display panel changes in proportion to the display area 53. Therefore, by calculating the sum total of the video data, the total current consumption flowing through the EL element 15 of the display screen 50 can be calculated. Since the anode voltage Vdd of the EL element 15 is a DC voltage and is a fixed value, if the total current consumption can be calculated, the total power consumption can be calculated in real time according to the image data. If the calculated total power consumption is predicted to exceed the prescribed maximum power, the reference current in FIG. 77 may be adjusted by an adjustment circuit such as an electronic volume, and the RGB reference current may be controlled to be suppressed.
[1313]
In addition, a predetermined luminance in white raster display is set, and this time is set so as to minimize the duty ratio. For example, the duty ratio is set to 1/8. For natural images, the duty ratio is increased. The maximum duty is 1/1. For example, a natural image in which an image is displayed only 1/100 of the screen 50 is set to Duty 1/1. The duty ratio 1/1 to the duty ratio 1/8 is smoothly changed depending on the display state of the natural image on the screen 50.
[1314]
As described above, as an example, in white raster display (all pixels are lit 100% in a natural image), the duty ratio is 1/8, and 1/100 pixels of the screen 50 are lit. The state is a duty ratio of 1/1. The approximate power consumption can be calculated by the number of pixels × the ratio of the number of lit pixels × Duty ratio.
[1315]
For ease of explanation, assuming that the number of pixels is 100, the power consumption in white raster display is 100 × 1 (100%) × Duty ratio 1/8 = 80. On the other hand, the power consumption of a natural image in which 1/100 is lit is 100 × (1/100) (1%) × Duty ratio 1/1 = 1. Duty 1/1 to Duty ratio 1/8 is a smooth duty ratio control so that flicker does not occur according to the number of lighting pixels of the image (actually, the total current of the lighting pixels = the sum of the program currents of one frame). Is done.
As described above, the power consumption ratio of white raster is 80, and the power consumption ratio of a natural image in which 1/100 is lit is 1. Therefore, the maximum current can be suppressed by setting a predetermined luminance in white raster display and setting this time so as to minimize the duty ratio.
[1316]
In the present invention, the sum of the program currents for one screen is S, the duty ratio is D, and drive control is performed with S × D. Also, the total program current in the white raster display is Sw, the maximum duty ratio is Dmax (usually, the duty ratio 1/1 is the maximum), the minimum duty ratio is Dmin, and any natural This is a drive method and a display device that realizes the drive method in which the relationship of Sw × Dmin> = Ss × Dmax is maintained when the total program current in the image is Ss.
[1317]
The maximum duty ratio is 1/1. The minimum is preferably a duty ratio of 1/16 or more. That is, the duty ratio is set to 1/8 or more and 1/1 or less. Needless to say, the use of 1/1 is not restricted. Preferably, the minimum duty ratio is 1/10 or more. This is because if the duty ratio is too small, the occurrence of flicker is conspicuous, and the luminance change of the screen due to the image content becomes too large, making it difficult to see the image.
[1318]
  As described above, the program current is proportional to the video data. Therefore,Video dataIs the same as the sum of program currents. Although the sum of program currents for one frame (one field) period is obtained, the present invention is not limited to this. Pixels to which program current is added at a predetermined interval or a predetermined period in one frame (one field) May be sampled to obtain the sum of program currents (video data). Further, sum data before and after a frame (field) to be controlled may be used, or duty ratio control may be performed using sum data obtained by estimation or prediction.
[1319]
In the above description, the control is performed with the duty ratio D. However, the duty ratio is a predetermined period (usually one field or one frame. In other words, in general, a cycle in which image data of an arbitrary pixel is rewritten. Or the time during which the EL element 15 is turned on. That is, a duty ratio of 1/8 means that the EL element 15 is lit during a 1/8 period (1F / 8) of one frame. Therefore, the duty ratio can be read as Duty ratio = Ta / Tf, where Tf is the period when the pixel 16 is rewritten and the lighting period Ta of the pixel.
[1320]
In addition, although the period time in which the pixel 16 is rewritten is Tf and is based on Tf, the present invention is not limited to this. The duty ratio control drive of the present invention does not need to be completed in one frame or one field. That is, the duty ratio control may be performed with several fields or several frame periods as one cycle (see FIG. 104 and the like). Therefore, Tf is not limited to the cycle of rewriting pixels, and may be one frame or one field or more. For example, if the lighting period Ta is different for each field or frame, the repetition period (period) may be Tf and the total lighting period Ta of this period may be employed. That is, Ta may be the average lighting time of several fields or several frame periods. The same applies to the duty ratio. When the duty differs for each frame (field), an average duty ratio of a plurality of frames (fields) may be calculated and used.
[1321]
Therefore, the sum of program currents in white raster display is Sw, the sum of program currents in an arbitrary natural image is Ss, the minimum lighting period is Tas, and the maximum lighting period is Tam (usually Tam = Tf). To Tam / Tf = 1), a driving method for maintaining the relationship of Sw × (Tas / Tf)> = Ss × (Tam / Tf) and a display device that realizes the driving method.
[1322]
As a method for controlling the brightness of the screen 50, there is the configuration described in FIG. That is, by adjusting the reference current, the screen current 50 is changed by changing the current flowing through the unit transistor 484 and adjusting the magnitude of the program current. The reference current adjustment method is described with reference to FIG.
[1323]
  491R in FIG. 77 is a volume for adjusting the reference current of red (R). However, the expression “volume” is for ease of explanation, and it is actually an electronic volume. The reference current IaR of the R circuit can be linearly adjusted in 64 steps by a 6-bit digital signal from the outside. It is configured as follows. By adjusting the reference current IaR, the current flowing through the transistor 471R and the transistor 472a forming the current mirror circuit can be linearly changed. Therefore, the transistor 472a of the transistor group 521a andFrom transistor 472aThe current flowing through the transistor 472b that has passed the current changesTo do.Transistor 473a of transistor group 521b that forms a current mirror circuit with transistor 472bCurrent flowing throughChanges,AlsoTransistor 473aFromThe transistor 473b to which the current is passed changes. Accordingly, since the drive current (unit current) of the unit transistor 484 changes, the program current can be changed. The same applies to the G reference current IaG and the B reference current IaB.
[1324]
  FIG. 77 shows a three-stage transistor connection of a parent and a descendant, but the present invention is not limited to this. For example, as shown in FIGS. 166 to 170, it goes without saying that the present invention can be applied to a single-stage configuration in which a circuit for generating a reference current and a unit transistor 484 are directly connected. That is, the present invention is a circuit configuration in which the program current or the program voltage can be changed by one reference current or reference voltage, and the brightness of the screen 50 is changed by the reference current or reference voltage.
  As shown in FIG. 77, the (electronic) volume 491 is formed in red (R), green (G), and B (blue) circuits, respectively. Therefore, by adjusting the volumes 491R, 491G, and 491B, the currents of the unit transistors 484 connected thereto can be changed (controlled or adjusted). Therefore, white (W) adjustment can be easily performed by adjusting the RGB ratio. Of course, if the RGB reference currents (currents flowing through the transistors 472R, 472G, and 472B) are adjusted in advance at the time of shipment, an RGB electronic volume (491R, 491G, 491B) can be changed at once. Thus, white (W) balance adjustment can also be performed. For example,170 and 171Then, the value of the resistor R1 is adjusted so that the white balance is obtained in each RGB circuit. In this state, if the switches S of the electronic volume 451 in FIGS. 169 and 170 are switched to the same RGB, the screen brightness can be adjusted while maintaining the white balance.
[1325]
As described above, the reference current driving method of the present invention adjusts the RGB reference current values so that white balance is achieved. With this state as the center, the RGB reference current is adjusted at the same ratio. White balance is maintained because adjustment is performed at the same ratio.
[1326]
As described above, the program current can be changed linearly by adjusting the electronic volume 491. For ease of explanation, the pixel configuration shown in FIG. 1 will be described as an example. However, the present invention is not limited to this, and it is needless to say that other pixel configurations may be used.
[1327]
As shown or described in FIG. 77, the program current can be linearly adjusted by controlling the reference current. This is because the output current of one unit transistor 484 changes. When the output current of the unit transistor 484 is changed, the program current Iw is also changed. The larger the current programmed in the pixel capacitor 19 (actually, the voltage corresponding to the program current) is, the larger the current flowing through the EL element 15 is. The current flowing through the EL element 15 and the light emission luminance are linearly proportional. Therefore, the light emission luminance of the EL element 15 can be linearly changed by changing the reference current.
[1328]
In the present invention, screen brightness and the like are controlled using at least one of the reference current control method described in FIG. 77 and the duty ratio control method described in FIG. Preferably, it is preferable to implement a combination of the methods shown in FIGS. 77 and 78.
[1329]
Hereinafter, the driving method using the method described in FIGS. 77 and 78 will be described in more detail. One object of the driving method of the present invention is to limit the upper limit of current consumption consumed by the EL display panel. In the EL display panel, the luminance is proportional to the current flowing through the EL element 15. Therefore, if the current flowing through the EL element 15 is increased, the luminance of the EL display panel can be increased. The current consumed (= power consumption) increases in proportion to the luminance.
[1330]
When used for a portable device, the capacity of a battery or the like is limited. Further, the scale of the power supply circuit increases as the current consumed increases. Therefore, it is necessary to provide a limit for the consumed current. Providing this limit (peak current suppression) is one object of the present invention.
[1331]
Further, the display is improved by increasing the contrast of the image. Display is improved by converting the image so that there is an edge and displaying the image. The second object of the present invention is to improve the image display as described above. The present invention that realizes the above two purposes (or one) will be referred to as AI driving.
[1332]
First, for ease of explanation, it is assumed that the source driver IC 14 of the present invention has a 64-gradation display. In order to realize AI driving, it is desirable to expand the gradation expression range. For ease of explanation, the source driver IC (circuit) 14 according to the present invention has 64 gradation display and the image data has 256 gradation. This image data is subjected to gamma conversion so as to match the gamma characteristic of the EL display device. The gamma conversion is performed by expanding the input 256 gradations to 1024 gradations. The gamma-converted image data is subjected to error diffusion processing or frame rate control (FRC) processing so as to conform to the 64 gradations of the source driver IC 14 and is applied to the source driver IC 14.
[1333]
FRC realizes high gradation display by superimposing image display for each field. In the error diffusion processing, as shown in FIG. 99 as an example, the image data of the pixel A is distributed to 7/16 on the right, 3/16 on the lower left, 5/16 on the lower, and 1/16 on the lower right. Is the method. High gradation display can be realized by distributed processing. It is a kind of area gradation.
[1334]
For ease of illustration, FIGS. 80 and 81 will be described assuming that 64 gradation display is converted to 512 gradation. The conversion is performed by an error diffusion processing method or frame rate control (FRC). However, in FIG. 80, it may be interpreted that the brightness of the image is converted rather than performing the gradation conversion.
[1335]
  FIG. 80 explains the image conversion processing by the driving method of the present invention. In FIG. 80, the horizontal axis represents gradation (number). The larger the gradation (number) is, the brighter the screen 50 is. Conversely, the smaller the gradation (number), the darker the image. The vertical axis is frequency.Vertical axisOf the pixels that make up the imageAppearance rate of luminanceIs shown. For example, A1 in FIG.32It indicates that the number of pixels having gradation level luminance is the largest.
[1336]
FIG. 80A shows an example in which the display brightness is changed while maintaining the number of gradation representations of the image. When A1 is an original image, the original image has an expression range of approximately 64 gradations. A2 is an example in which the center of brightness is converted to 256 gradations while maintaining the number of gradation representations. Similarly, A3 is an example in which the center of brightness is converted to 448 gradations while maintaining the number of gradation representations. Such conversion can be achieved by converting the image data by adding data of a predetermined size.
[1337]
However, the gradation conversion of FIG. 80A is difficult to realize with the driving method of the present invention. In the driving method of the present invention, gradation conversion shown in FIG. 80 (b) is performed.
[1338]
FIG. 80B is an example in which the frequency distribution of the original image is enlarged. When B1 is an original image, the original image has an expression range of approximately 64 gradations. B2 is an example in which the gradation expression range is expanded to 256 gradations. The brightness of the screen becomes brighter and the gradation expression range is expanded. B3 is an example in which the gradation expression range is further expanded to 512 gradations. The screen display brightness is further increased and the gradation expression range is expanded.
[1339]
The realization of (b) of FIG. 80 can be easily realized by the driving method of the present invention. This can be realized by changing the reference current described in FIG. Further, this can be realized by changing (controlling) the duty ratio of FIG. Alternatively, it can be realized by combining the methods of FIG. 77 and FIG. The brightness control of the image is easy by the reference current control or the duty ratio control. For example, if the duty ratio is 1/4 and the display state is B2 in FIG. 80B, if the duty ratio is 1/16, the display state is B1 in FIG. 80B. Further, when the duty ratio is halved, the display state of B3 in FIG. The same applies to the reference current control. By making the magnitude of the reference current double or 1/4, the image display of FIG. 80 (b) can be performed.
[1340]
The horizontal axis in FIG. 80B is the number of gradations. The driving method of the present invention does not increase the number of gradations. The driving method of the present invention is characterized in that the number of gradations is maintained even when the display luminance changes as described in FIG. That is, in FIG. 80B, it is assumed that the number of 64 gradations of B1 is converted to 256 gradations in B2. However, the gradation number of B2 is 64 gradations. One gradation range is expanded four times compared to B1. The conversion from B1 to B2 is nothing but the dynamic conversion of the image display. Therefore, it is equivalent to realizing high gradation display. Therefore, high quality display can be realized.
[1341]
Similarly, in FIG. 80B, it is assumed that the number of 64 gradations of B1 is converted to 512 gradations in B3. However, the number of gradations of B3 is 64 gradations. One gradation range is expanded eight times compared to B1. The conversion from B1 to B3 is nothing but the dynamic conversion of the image display.
[1342]
In FIG. 80A, the brightness of the screen 50 can be improved. However, the entire screen 50 becomes whitish (white floating). However, the increase in current consumption is relatively small (although the current consumption increases in proportion to the screen brightness). In FIG. 80B, the luminance of the screen 50 can be improved and the gradation display range is expanded, so that there is no deterioration in image quality. However, the increase in current consumption is large.
[1343]
If the number of gradations is proportional to the screen luminance, and the original image has 64 gradations, the increase in the number of gradations (expansion of dynamic range) = the increase in luminance. Therefore, power consumption (current consumption) increases. In order to solve this problem, the present invention combines either the reference current of FIG. 77 and the method of adjusting (controlling), the method of controlling the duty ratio of FIG. 78, or a combination of both.
[1344]
When the image data of one screen is large as a whole, the total sum of the image data becomes large. For example, since the white raster has 63 gradations as image data in the case of 64-gradation display, the number of pixels of the screen 50 × 63 is the total sum of the image data. In the white window display of 1/100 and the white display portion displaying white with the maximum luminance, the number of pixels of the screen 50 × (1/100) × 63 is the total sum of the image data.
[1345]
In the present invention, a value capable of predicting the total sum of image data or the amount of current consumption of the screen is obtained, and duty ratio control or reference current control is performed based on this sum or value.
Although the sum of the image data is obtained, the present invention is not limited to this. For example, an average level of one frame of image data may be obtained and used. In the case of an analog signal, the average level can be obtained by filtering the analog image signal with a capacitor. A direct current level may be extracted from an analog video signal through a filter, and the direct current level may be AD converted to be a sum of image data. In this case, the image data can also be referred to as an APL level.
Further, it is not necessary to add all the data of the image constituting the screen 50, and 1 / W (W is a value greater than 1) of the screen 50 may be picked up and extracted, and the sum of the picked up data may be obtained. .
[1346]
  In order to facilitate the description, the description will be made assuming that the sum of the image data is also obtained in the above case. In many cases, the sum of the image data coincides with the determination of the APL level of the image. The total sum of image data includes means for digital addition, but the sum of the above digital and analog image data.TheHereinafter, for ease of explanation, this is referred to as an APL level.
[1347]
  Since the APL level is 6 bits for each of RGB in the white raster, 63 (indicated as 63 as data representation because it is the 63rd gradation) × number of pixels (176 × in the case of the QCIF panel)3× 220). Therefore, the APL level is maximized. However, since the current consumed by the RGB EL elements 15 is different, it is preferable to calculate the image data separately for RGB.
[1348]
For this problem, the arithmetic circuit shown in FIG. 84 is used. In FIG. 84, reference numerals 841 and 842 are multipliers. Reference numeral 841 denotes a multiplier for weighting the emission luminance. R, G, and B have different visibility. The visibility in NTSC is R: G: B = 3: 6: 1. Accordingly, the R multiplier 841R performs a multiplication of 3 times on the R image data (Rdata). The G multiplier 841G multiplies G image data (Gdata) by 6 times. Further, the B multiplier 841B performs multiplication of 1 time on the B image data (Bdata).
[1349]
  The EL element 15 has different luminous efficiencies for RGB. Usually, the luminous efficiency of B is the worst. Next, G is bad. R has the best luminous efficiency. Therefore, the multiplier 842 weights the light emission efficiency. The R multiplier 842R multiplies the R image data (Rdata) by the R luminous efficiency. The G multiplier 842G multiplies the G image data (Gdata) by the G light emission efficiency. The B multiplier 842B multiplies the B image data (Bdata) by the B light emission efficiency.
  The results of multipliers 841 and 842 are added by adder 843 and accumulated in summation circuit 844. This sum circuit844Based on the result, the duty ratio control in FIG. 77 and the reference current control in FIG. 78 are performed.
[1350]
When the control is performed as shown in FIG. 84, the duty ratio control and the reference current control for the luminance signal (Y signal) can be performed. However, when a luminance signal (Y signal) is obtained and duty control or the like is performed, a problem may occur. For example, a blue back display. In the blue back display, the current consumed by the EL panel is relatively large. However, the display brightness is low. This is because the visibility of blue (B) is low. Therefore, the sum (APL level) of the luminance signal (Y signal) is calculated to be small, so that the duty control becomes high. Accordingly, flicker occurs.
[1351]
For this problem, the multiplier 841 may be used as through. This is because the sum (APL level) with respect to the current consumption is obtained. It is desirable to obtain the total APL level by taking both the sum (APL level) based on the luminance signal (Y signal) and the sum (APL level) based on the current consumption into consideration. Duty ratio control and reference current control are performed according to the total APL level.
[1352]
Since the black raster is the 0th gradation in the case of the 64 gradation display, the APL level is 0 and becomes the minimum value. In the driving method of FIG. 80, power consumption (current consumption) is proportional to image data. The image data does not need to count all the bits of the data constituting the screen 50. For example, when the image is expressed by 6 bits, only the upper bits (MSB) may be counted. In this case, the number of gradations is 32 or more and one count is made. Accordingly, the APL level changes depending on the image data constituting the screen 50.
[1353]
In the present invention, the reference current control of FIG. 78 or the duty ratio control of FIG. 77 is performed according to the magnitude of the obtained APL level.
In order to facilitate understanding, specific numerical values will be exemplified. However, this is virtual, and it is actually necessary to determine control data and a control method by experiment and image evaluation.
[1354]
The current that can flow maximum in the EL panel is 100 (mA). In the case of white raster display, the sum (APL level) is assumed to be 200 (no unit). When the APL level is 200, it is assumed that 200 (mA) flows through the EL panel when applied to the panel as it is. When the APL level is 0, the current flowing through the EL panel is 0 (mA). When the APL level is 100, the duty ratio is ½.
[1355]
Therefore, when the APL is 100 or more, it is necessary to make the limit 100 (mA) or less. Most simply, when the APL level is 200, the duty is (1/2) × (1/2) = 1/4, and when the APL level is 100, the duty is 1/2. When the APL level is 100 or more and 200 or less, the duty is controlled to be between 1/4 and 1/2. The duty ratio of 1/4 to 1/2 can be realized by controlling the number of gate signal lines 17b to be simultaneously selected by the gate driver circuit 12b on the EL selection side.
[1356]
  However, if only the APL level is considered and the duty ratio control is performed, the average brightness (APL) of the screen 50 according to the image.)ButChange and flicker occurs. In response to this problem, the APL level to be calculated is held for a period of at least 2 frames, preferably 10 frames, more preferably 60 frames or more, and calculation is performed during this period, and the duty ratio by duty ratio control is calculated by this APL level. calculate. In addition, it is preferable to perform duty ratio control by extracting image features such as the maximum luminance (MAX), minimum luminance (MIN), and luminance distribution state (SGM) of the screen 50. Needless to say, the above items also apply to the reference current control.
[1357]
It is also important to perform black stretching and white stretching by extracting image features. This may be performed in consideration of the maximum luminance (MAX), the minimum luminance (MIN), and the luminance distribution state (SGM). For example, in (a) of FIG. 81, the center data Kb of the image is distributed around 256 gradations, and the high luminance portion Kc is distributed around 320 gradations. Further, the low luminance portion Ka is distributed in the vicinity of 128 gradations.
[1358]
  FIG. 81B shows an example in which black extension and white extension are performed on the image shown in FIG. However, it is not necessary to perform black stretching and white stretching simultaneously, and only one of them may be performed. Further, the center portion of the image (Kb in FIG.)May be moved to a low gradation portion or a high gradation portion. Such appropriate movement information can be obtained from the APL level, the maximum luminance (MAX), the minimum luminance (MIN), and the luminance distribution state (SGM). However, it may be an empirical matter. This is because human visibility is affected. Therefore, it is necessary to repeat image evaluation and experiment. However, image processing such as black stretching or white stretching can be easily realized because a gamma curve can be obtained by calculation or from a lookup table. By performing the processing as shown in FIG. 81 (b), the image is sharpened and a good image display can be realized.
[1359]
Note that the brightness of the screen 50 is changed by duty ratio control as shown in FIG. FIG. 82A shows a driving method in which the display area 53 is continuously changed. The screen 50 brightness of (a2) of FIG. 82 is brighter than the screen 50 brightness of (a1) of FIG. The brightest is the state shown in FIG. The drive by duty ratio control in FIG. 82A is suitable for moving image display.
[1360]
FIG. 82B shows a driving method in which the display area 53 is divided and changed. In FIG. 82 (b1), display areas 53 are generated at two locations on the screen 50 as an example. 82 (b2) also generates display areas 53 at two locations on the screen 50 as in FIG. 82 (b1), but the number of pixel rows in the display area 53 increases at one of the two locations. (One pixel row is the display area 53 and the other is the two pixel row is the display area 53). 82 (b3) also generates display areas 53 at two locations on the screen 50 as in FIG. 82 (b2), but the pixel rows of the display area 53 increase at one of the two locations. (In both cases, two pixel rows are the display area 53). As described above, the duty ratio control may be performed by dispersing the display area 53. In general, FIG. 82 (b) is suitable for still image display.
[1361]
In FIG. 82 (b), the dispersion of the display area 53 is 2 dispersion. However, this is to facilitate drawing. Actually, the dispersion of the display area 53 is 3 dispersions or more.
[1362]
  FIG. 83 is a block diagram of the drive circuit of the present invention. Hereinafter, the drive circuit of the present invention will be described. In FIG. 83, a Y / UV video signal and a composite (COMP) video signal can be input from the outside. WhichofWhether to input a video signal is selected by the switch circuit 831.
[1363]
The video signal selected by the switch circuit 831 is decoded and AD converted by a decoder and an A / D circuit, and converted into digital RGB image data. RGB image data is 8 bits each. The RGB image data is subjected to gamma processing by a gamma circuit 834. At the same time, a luminance (Y) signal is obtained. The RGB image data is converted into 10-bit image data by gamma processing.
[1364]
After the gamma processing, the image data is subjected to FRC processing or error diffusion processing in the processing circuit 835. RGB image data is converted into 6 bits by FRC processing or error diffusion processing. This image data is subjected to AI processing or peak current processing in an AI processing circuit 836. In addition, the moving image detection circuit 837 performs moving image detection. At the same time, color management processing is performed by the color management circuit 838. The processing results of the AI processing circuit 836, the moving image detection circuit 837, and the color management circuit 838 are sent to the arithmetic circuit 839. The arithmetic processing circuit 839 converts the result into control arithmetic, duty ratio control, and reference current control data. The data is sent to the source driver circuit 14 and the gate driver circuit 12 as control data.
[1365]
The duty ratio control data is sent to the gate driver circuit 12b, and duty ratio control is performed. On the other hand, the reference current control data is sent to the source driver circuit 14 and the reference current control is performed. Image data that has been subjected to gamma correction and subjected to FRC or error diffusion processing is also sent to the source driver circuit 14.
[1366]
The image data conversion in (b) of FIG. 81 needs to be performed by gamma processing of the gamma circuit 834. The gamma circuit 834 performs gradation conversion using a multipoint broken gamma curve. The 256-gradation image data is converted to 1024 gradations by a multipoint broken gamma curve.
[1367]
The gamma circuit 834 performs gamma conversion with a multipoint broken gamma curve, but the present invention is not limited to this. As shown in FIG. 85, gamma conversion may be performed using a one-point broken gamma curve. Since the hardware scale constituting the one-point broken gamma curve is small, the cost of the control IC can be reduced.
[1368]
In FIG. 85, a is a polygonal line gamma conversion at the 32nd gradation. b is a polygonal line gamma conversion at the 64th gradation. c is a polygonal line gamma conversion at the 96th gradation. d is a polygonal line gamma conversion at the 128th gradation. If the image data is concentrated in high gradations, the gamma curve d in FIG. 85 is selected to increase the number of gradations in the high gradations. When the image data is concentrated in the low gradation, the gamma curve a in FIG. 85 is selected in order to increase the number of gradations in the low gradation. If the distribution of image data is dispersed, gamma curves such as b and c in FIG. 85 are selected. In the above embodiment, the gamma curve is selected. However, actually, the gamma curve is not selected because it is generated by calculation.
[1369]
The gamma curve is selected in consideration of the APL level, maximum luminance (MAX), minimum luminance (MIN), and luminance distribution state (SGM). Further, the duty ratio control and the reference current control are taken into consideration.
[1370]
  FIG. 86 shows an example of a multipoint broken gamma curve. If the image data is concentrated at high gradations, the number of gradations at high gradations is increased.86Select the n gamma curve. If the image data is concentrated in the low gradation, the number of gradations in the low gradation is increased.86Select the gamma curve of a. If the distribution of image data is distributed,86B-1 to n-1 gamma curves are selected. The gamma curve is selected in consideration of the APL level, maximum luminance (MAX), minimum luminance (MIN), and luminance distribution state (SGM). Further, the duty ratio control and the reference current control are taken into consideration.
[1371]
It is also effective to change the gamma curve selected in accordance with the environment used by the display panel (display device). In particular, in an EL display panel, a good image display can be realized indoors, but a low gradation portion cannot be seen outdoors. The EL display panel is for self light emission. Therefore, as shown in FIG. 87, the gamma curve may be changed. The gamma curve a is an indoor gamma curve. The gamma curve b is an outdoor gamma curve. The gamma curves a and b are switched by the user operating the switch. Alternatively, the brightness of outside light may be detected by a photo sensor and automatically switched. Although the gamma curve is switched, the present invention is not limited to this. It goes without saying that a gamma curve may be generated by calculation. In the case of the outdoors, the low gradation display portion cannot be seen due to the strong external light. Therefore, it is effective to select the gamma curve b that crushes the low gradation part.
[1372]
In the outdoors, it is also effective to generate a gamma curve as shown in FIG. In the gamma curve a, the output gradation is set to 0 until the 128th gradation. Gamma conversion is performed from 128 gradations. As described above, power consumption can be reduced by performing gamma conversion so that the low gradation portion is not displayed at all. Also, gamma conversion may be performed as in the gamma curve b in FIG. The gamma curve in FIG. 88 sets the output gradation to 0 up to the 128th gradation. For 128 or more, the output gradation is 512 or more. The gamma curve b in FIG. 88 has the effect of making the image display easier to see even outdoors by displaying a high gradation part and reducing the number of output gradations.
[1373]
In the drive system of the present invention, image brightness is controlled by duty ratio control and reference current control, and the dynamic range is expanded. In addition, high contrast display is realized.
[1374]
In the liquid crystal display panel, white display and black display are determined by the transmittance from the backlight. Even when the non-display area 52 is generated on the screen 50 as in the duty ratio drive of the present invention, the transmittance in black display is constant. On the contrary, when the non-display area 52 is generated, the white display luminance in one frame period is lowered, so that the display contrast is lowered.
[1375]
In the EL display panel, black display is a state in which the current flowing through the EL element 15 is zero. Therefore, even when the non-display area 52 is generated on the screen 50 as in the duty ratio driving of the present invention, the luminance of black display is zero. When the area of the non-display area 52 is increased, the white display luminance is lowered. However, since the luminance of black display is 0, the contrast is infinite. Therefore, the duty ratio driving is an optimal driving method for the EL display panel. The same applies to the reference current control. Even if the magnitude of the reference current is changed, the luminance of black display is zero. Increasing the reference current increases the white display luminance. Therefore, a good image display can be realized even in the reference current control.
[1376]
In the duty ratio control, the number of gradations is maintained in the entire gradation range, and the white balance is maintained in the entire gradation range. Further, the luminance change of the screen 50 can be changed by nearly 10 times by the duty ratio control. Further, since the change has a linear relationship with the duty ratio, it is easy to control. However, since the duty ratio control is N-times pulse driving, the magnitude of the current flowing through the EL element 15 is large, and the magnitude of the current flowing through the EL element is always large regardless of the brightness of the screen 50. There is a problem that the EL element 15 is easily deteriorated.
[1377]
  In the reference current control, when the screen brightness 50 is increased, the reference current amount is increased. Hence the screenBrightnessOnly when the current is high, the current flowing through the EL element 15 does not increase. Therefore, the EL element 15 is not easily deteriorated. The problem tends to be that it is difficult to maintain white balance when the reference current is changed.
[1378]
In the present invention, both reference current control and duty ratio control are used. When the screen 50 is close to white raster display, the reference current is fixed to a constant value, and only the duty ratio is controlled to change the display luminance or the like. When the screen 50 is close to black raster display, the duty ratio is fixed to a constant value, and only the reference current is controlled to change the display brightness.
[1379]
The duty ratio control is performed in a range where the data sum / maximum value is 1/10 or more and 1/1. More preferably, the data sum / maximum value is in the range of 1/100 to 1/1. In addition, the change in the reference current magnification (change in the output current of the unit transistor 484) is performed in a range where the data sum / maximum value is 1/10 to 1/1000. More preferably, the data sum / maximum value is in the range of 1/100 to 1/2000. It is preferable that the reference current control and the duty ratio control do not overlap. In FIG. 89, when the data sum / maximum value is 1/100 or less, the reference current magnification is changed, and when the data sum / maximum value is 1/100 or more, the duty ratio is changed. Therefore, there is no overlap.
[1380]
Here, for ease of explanation, the maximum duty ratio is assumed to be a duty ratio 1/1 and the minimum is assumed to be a duty ratio 1/8. The reference current is changed from 1 to 3 times. Further, the data sum means the sum of the data on the screen 50, and the maximum value (of the data sum) is assumed to be the sum of the image data in the white raster display at the maximum luminance. Needless to say, it is not necessary to use a duty ratio of 1/1. The duty ratio 1/1 is described as the maximum value. Needless to say, in the driving method of the present invention, the maximum duty ratio may be set to 210/220 or the like. 220 represents the number of pixel rows of the QCIF + display panel.
[1381]
The maximum duty ratio is preferably set to 1/1 and the minimum is preferably within 1/16. More preferably, the duty ratio is within 1/10. This is because the occurrence of flicker can be suppressed. The change range of the reference current is preferably within 4 times. More preferably, it is within 2.5 times. This is because if the multiple of the reference current is too large, the linearity of the reference current generating circuit is lost and white balance deviation occurs.
[1382]
Data sum / (maximum value of data sum) = 1/100 is, for example, 1/100 white window display. In a natural image, it means a state in which the data sum of pixels for image display can be converted to 1/100 of white raster display. Therefore, the display of one bright spot per 100 pixels also has a data sum / maximum value of 1/100.
[1383]
In the following description, the maximum value is an added value of white raster image data, but this is for ease of description. The maximum value is the maximum value generated in the image data addition processing or APL processing. Therefore, the data sum / maximum value is a ratio to the maximum value of the image data of the screen to be processed.
[1384]
Note that the data sum may be calculated based on current consumption or luminance. Here, for ease of explanation, it is assumed that luminance (image data) is added. In general, the method of adding luminance (image data) is easy to process, and the hardware scale of the controller IC can be reduced. Further, it is preferable because a flicker is not generated by duty ratio control and a wide dynamic range can be obtained.
[1385]
FIG. 89 shows an example in which the reference current control and the duty ratio control of the present invention are implemented. In FIG. 89, when the data sum / maximum value is 1/100 or less, the magnification of the reference current is changed to 3 times. The duty ratio is changed from 1/1 to 1/8 at 1/100 or more. Therefore, since the data sum / maximum value is 1/1 to 1/10000, the duty ratio control is 8 times, and the reference current control is 3 times, a change of 8 × 3 = 24 times is performed. Since both the reference current control and the duty ratio control change the screen brightness, a 24 times dynamic range is realized.
[1386]
When the data sum / maximum value is 1/1, the duty ratio is 1/8. Therefore, the display brightness is 1/8 of the maximum value. Since the data sum / maximum value is 1, it is a white raster display. That is, in white raster display, the display brightness is reduced to 1/8, the maximum. 1/8 of the screen 50 is the image display area 53, and the non-display area 52 occupies 7/8. In an image having a data sum / maximum value close to 1/1, most of the pixels 16 are in high gradation display. In terms of a histogram, the majority of data is distributed in the high gradation area of the histogram. In this image display, the image is crushed white and there is no sharpness. Therefore, a gamma curve n or a value close to n in FIG. 86 or the like is selected.
[1387]
When the data sum / maximum value is 1/100, the duty ratio is 1/1. The entire screen 50 is a display area 53. Therefore, N-fold pulse driving is not performed. The light emission luminance of the EL element 15 becomes the display luminance of the screen 50 as it is. Most of the image display is black display, and an image is partially displayed. In terms of an image, an image display with a data sum / maximum value of 1/100 is an image in which the moon appears in a dark night sky. Setting the duty ratio to 1/1 in this image means that the moon portion is displayed with a brightness 8 times the brightness of the white raster. Therefore, an image display with a wide dynamic range can be realized. Since the image is displayed in the 1/100 area, even if the luminance of the 1/100 area is increased by 8 times, the increase in power consumption is slight.
[1388]
In an image whose data sum / maximum value is close to 1/100, most of the pixels 16 are in low gradation display. In terms of a histogram, the majority of data is distributed in the low gradation area of the histogram. In this image display, the image is blacked out and there is no sharpness. For this reason, a gamma curve similar to b or b in FIG. 86 or the like is selected.
[1389]
  As described above, according to the driving method of the present invention, the duty ratio issmallAccordingly, the driving method increases the x multiplier of gamma. Duty ratio isbigAccordingly, this is a driving method for reducing the x multiplier of gamma.
[1390]
In FIG. 89, when the data sum / maximum value is 1/100 or less, the magnification of the reference current is changed to 3 times. When the data sum / maximum value is 1/100, the duty ratio is 1/1, and the screen brightness is increased by the duty ratio. As the data sum / maximum value becomes smaller than 1/100, the magnification of the reference current is increased. Therefore, the light emitting pixel 16 emits light with higher luminance. For example, a data sum / maximum value of 1/1000 is an image in which a star appears in a dark night sky when expressed as an image. Setting the duty ratio to 1/1 in this image means that the star portion is displayed with a brightness 8 × 2 = 16 times the brightness of the white raster. Therefore, an image display with a wide dynamic range can be realized. Since the image is displayed in the 1/1000 area, even if the luminance of the 1/1000 area is increased 16 times, the increase in power consumption is slight.
[1391]
The control of the reference current is that it is difficult to maintain white balance. However, in the image in which stars appear in the dark night sky, even if the white balance is shifted, the white balance shift is not visually recognized. From the above, the present invention in which the reference current control is performed in a range where the data sum / maximum value is very small is an appropriate driving method.
[1392]
When the data sum / maximum value is 1/1000, the duty ratio is 1/1. The entire screen 50 is a display area 53. Therefore, N-fold pulse driving is not performed. The light emission luminance of the EL element 15 becomes the display luminance of the screen 50 as it is. Most of the image display is black display, and an image is partially displayed.
[1393]
In an image having a data sum / maximum value close to 1/1000, most of the pixels 16 are in low gradation display. In terms of a histogram, the majority of data is distributed in the low gradation area of the histogram. In this image display, the image is blacked out and there is no sharpness. For this reason, a gamma curve similar to b or b in FIG. 86 or the like is selected.
[1394]
As described above, the driving method of the present invention is a driving method that increases the x multiplier of gamma as the reference current decreases. Further, this is a driving method in which the x multiplier of gamma is decreased as the reference current increases.
[1395]
In FIG. 89, the change in the reference current and the change in the duty ratio control are illustrated linearly. However, the present invention is not limited to this. As shown in FIG. 90, the reference current magnification control and duty ratio control may be curved. In FIGS. 89 and 90, since the data sum / maximum value on the horizontal axis is a logarithm, it is natural that the lines of the reference current control and the duty ratio control become curves. The relationship between the data sum / maximum value and the reference current magnification and the relationship between the data sum / maximum value and the duty ratio control are preferably set in accordance with the contents of the image data, the image display state, and the external environment.
[1396]
89 and 90 show an embodiment in which the RGB duty ratio control and the reference current control are made the same. The present invention is not limited to this. As shown in FIG. 91, the slope of the reference current magnification may be changed in RGB. In FIG. 91, the slope of the change in the reference current magnification for blue (B) is the largest, the slope of the change in the reference current magnification for green (G) is the next largest, and the change in the reference current magnification for red (R) is increased. The inclination is minimized. When the reference current is increased, the current flowing through the EL element 15 is also increased. The EL elements have different luminous efficiencies for RGB. Further, when the current flowing through the EL element 15 is increased, the light emission efficiency with respect to the applied current is degraded. In particular, the tendency is remarkable in B. Therefore, white balance cannot be achieved unless the reference current amount is adjusted in RGB. Therefore, as shown in FIG. 91, when the reference current magnification is increased (region where the current flowing through each RGB EL element 15 is large), it is effective to change the RGB reference current magnification so that white balance can be maintained. is there. The relationship between the data sum / maximum value and the reference current magnification and the relationship between the data sum / maximum value and the duty ratio control are preferably set in accordance with the contents of the image data, the image display state, and the external environment.
[1397]
FIG. 91 shows an example in which the reference current magnification is varied between RGB. In FIG. 92, the duty ratio control is also different. The sum of data / maximum value is 1/100 or more, B and G are the same, and the slope of R is reduced. G and R are 1/100 or less and the duty ratio is 1/1, while B is 1/100 or less and the duty ratio is 1/2. The above driving method can be implemented by the driving method described with reference to FIGS. If driven as described above, RGB white balance adjustment can be optimized. The relationship between the data sum / maximum value and the reference current magnification and the relationship between the data sum / maximum value and the duty ratio control are preferably set in accordance with the contents of the image data, the image display state, and the external environment. Further, it is preferable that the user can set or adjust freely.
[1398]
FIGS. 89 to 91 show a method of changing the reference current magnification and the duty ratio with the sum of data / maximum value being 1/100 as an example. The reference current magnification and the duty ratio are changed with the data sum / maximum value as a boundary, so that the region where the reference current magnification changes and the region where the duty ratio changes do not overlap. With this configuration, it is easy to maintain white balance. That is, the duty ratio is changed when the data sum / maximum value is 1/100 or more, and the reference current is changed when the data sum / maximum value is 1/100 or less. The region where the reference current magnification is changed is not overlapped with the region where the duty ratio is changed. This method is a characteristic method of the present invention.
[1399]
Although the duty ratio is changed when the data sum / maximum value is 1/100 or more and the reference current is changed when the data sum / maximum value is 1/100 or less, the reverse relationship may be used. That is, the duty ratio may be changed when the data sum / maximum value is 1/100 or less, and the reference current may be changed when the data sum / maximum value is 1/100 or more. Also, the duty ratio is changed when the data sum / maximum value is 1/10 or more, the reference current is changed when the data sum / maximum value is 1/100 or less, and the data sum / maximum value is 1/100 or more and 1/10 or less. Then, the reference current magnification and the duty ratio may be set to constant values.
[1400]
In some cases, the present invention is not limited to the above method. As shown in FIG. 93, the duty ratio may be changed when the data sum / maximum value is 1/100 or more, and the B reference current may be changed when the data sum / maximum value is 1/10 or less. The reference current change of B and the duty ratio of RGB are overlapped with each other.
[1401]
When a bright screen and a dark screen are alternately repeated at a high speed, flicker occurs when the duty ratio is changed according to the change. Therefore, when changing from a certain duty ratio to another duty ratio, it is preferable to provide a hysteresis (time delay). For example, assuming that the hysteresis period is 1 sec, the previous duty ratio is maintained even if the screen brightness is bright and dark but is repeated a plurality of times within the 1 sec period. That is, the duty ratio does not change.
[1402]
This hysteresis (time delay) time is called Wait time. Also, the duty ratio before the change is called the pre-change duty ratio, and the duty ratio after the change is called the post-change duty ratio.
[1403]
When the duty ratio before change is small and changes to another duty ratio, flicker is likely to occur due to the change. The state where the duty ratio before change is small is a state where the data sum of the screen 50 is small or a state where there are many black display portions on the screen 50. Therefore, it is considered that the screen 50 has a halftone display and high visibility. In addition, in a region where the duty ratio is small, the difference from the change duty tends to increase. Of course, when the duty ratio difference increases, control is performed using the OEV2 terminal. However, OEV2 control also has a limit. From the above, when the duty ratio before change is small, it is necessary to lengthen the wait time.
[1404]
When the pre-change duty ratio is changed to another duty ratio, flicker due to the change is less likely to occur. The state where the duty ratio before change is large is a state where the data sum of the screen 50 is large or a state where there are many white display portions on the screen 50. Therefore, it seems that the entire screen 50 is white and the visibility is low. From the above, when the duty ratio before change is large, the wait time may be short.
[1405]
The above relationship is illustrated in FIG. The horizontal axis is the duty ratio before change. The vertical axis represents the wait time (seconds). When the duty ratio is 1/16 or less, the wait time is increased to 3 seconds (sec). When the duty ratio is 1/16 or more and the duty ratio is 8/16 (= 1/2), the wait time is changed from 3 seconds to 2 seconds in accordance with the duty ratio. When the duty ratio is 8/16 or more and the duty ratio is 16/16 = 1/1, the duty ratio is changed from 2 seconds to 0 seconds according to the duty ratio.
[1406]
As described above, the duty ratio control of the present invention changes the wait time according to the duty ratio. When the duty ratio is small, the wait time is lengthened, and when the duty ratio is large, the wait time is shortened. That is, in the driving method in which at least the duty ratio is variable, the duty ratio before the first change is smaller than the duty ratio before the second change, and the wait time of the first before-change duty ratio is the second It is characterized in that it is set longer than the wait time of the duty ratio before change.
[1407]
In the above embodiment, the wait time is controlled or specified based on the duty ratio before change. However, the difference between the pre-change duty ratio and the post-change duty ratio is slight. Therefore, in the above-described embodiment, the pre-change duty ratio may be read as the post-change duty ratio.
[1408]
In the above embodiment, the pre-change duty ratio and the post-change duty ratio have been described. Needless to say, when the difference between the pre-change duty ratio and the post-change duty ratio is large, it is necessary to increase the wait time. Needless to say, when the difference in duty ratio is large, it is preferable to change to the duty ratio after change via the duty ratio in the intermediate state.
[1409]
The duty ratio control method of the present invention is a driving method that takes a longer wait time when the difference between the pre-change duty ratio and the post-change duty ratio is large. That is, this is a driving method in which the wait time is changed in accordance with the difference in duty ratio. Further, this is a driving method in which the wait time is increased when the difference in duty ratio is large.
[1410]
The duty ratio method of the present invention is a driving method characterized in that when the duty ratio difference is large, the duty ratio is changed to the changed duty ratio via the intermediate duty ratio.
[1411]
In the example of FIG. 94, the wait time with respect to the duty ratio is assumed to be the same for R (red), G (green), and B (blue). However, it goes without saying that the present invention may change the wait time in RGB as shown in FIG. This is because the visibility is different between RGB. By setting the wait time according to the visibility, a better image display can be realized.
[1412]
Data sum / (maximum value of data sum) = 1/100 is, for example, 1/100 white window display. In a natural image, it means a state in which the data sum of pixels for image display can be converted to 1/100 of white raster display. Therefore, the display of one bright spot per 100 pixels also has a data sum / maximum value of 1/100.
[1413]
In the following description, the maximum value is an added value of white raster image data, but this is for ease of description. The maximum value is the maximum value generated in the image data addition processing or APL processing. Therefore, the data sum / maximum value is a ratio to the maximum value of the image data of the screen to be processed.
[1414]
However, the sum of data does not require accurate addition of data for one screen. An addition value of one screen may be estimated (predicted) from an addition value of pixel data obtained by sampling one screen. The same applies to the maximum value. Also, predicted values or estimated values from a plurality of fields or a plurality of frames may be used. In addition to the addition of image data, the APL level of video data may be obtained by a low-pass filter circuit, and this APL level may be used as the data sum. The maximum value at this time is the maximum value of the APL level when video data having the maximum amplitude is input.
[1415]
Note that the data sum may be calculated based on the current consumption of the display panel or the luminance. Here, for ease of explanation, it is assumed that luminance (image data) is added. In general, the process of adding luminance (image data) is easy.
[1416]
In FIG. 197, the horizontal axis represents the data sum / maximum value. The maximum value is 1. The vertical axis represents the DUTY ratio. Data sum = maximum value (data sum / maximum value = 1) is the maximum white display state in all pixel rows. When the data sum / maximum value is small, the screen is dark or has a small image display area. At this time, the DUTY ratio is increased. Therefore, the luminance of the pixel displaying the image is high. For this reason, the dynamic range of the image is expanded and high-quality display is performed. When the data sum / maximum value is large (the maximum value is 1), the screen is a bright screen or a wide image display area. At this time, the DUTY ratio is reduced. Therefore, the luminance of the pixel displaying the image is low. Therefore, power consumption can be reduced. Since the amount of light emitted from the screen is large, the image does not feel dark.
[1417]
In FIG. 197, the DUTY ratio value reached when the data sum / maximum value is 1.0 is changed. For example, when the duty ratio is 1/2, 1/2 of the screen is in the image display state. Therefore, the image is bright. When DUTY ratio = 1/8, 1/8 of the screen is in the image display state. Therefore, the brightness is 1/4 compared with DUTY ratio = 1/2.
[1418]
In the driving method of the present invention, the image luminance is controlled by the data sum or the like, and the dynamic range is expanded. In addition, high contrast display is realized.
[1419]
In the liquid crystal display panel, white display and black display are determined by the transmittance from the backlight. Even when a non-display area is generated on the screen as in the driving method of the present invention, the transmittance in black display is constant. On the contrary, when the non-display area is generated, the white display luminance in one frame period is lowered, so that the display contrast is lowered.
[1420]
In the EL display panel, black display is a state in which the current flowing through the EL element is zero. Therefore, even when a non-display area is generated on the screen as in the driving method of the present invention, the luminance of black display is zero. When the area of the non-display area is increased, the white display luminance is lowered. However, since the luminance of black display is 0, the contrast is infinite. Therefore, a good image display can be realized.
[1422]
In the driving method of the present invention, the number of gradations is maintained over the entire gradation range, and white balance is maintained over the entire gradation range. Further, the luminance change of the screen can be changed nearly 10 times by the DUTY ratio control. Further, since the change has a linear relationship with the DUTY ratio, the control is easy. Further, R, G, and B can be changed at the same ratio. Therefore, the white balance is maintained at any duty ratio.
[1422]
The relationship between the data sum / maximum value and the DUTY ratio is preferably set according to the content of the image data, the image display state, and the external environment. Further, it is preferable that the user can set or adjust freely.
[1423]
The above switching operation displays the display screen very brightly when the power of a mobile phone, a monitor, etc. is turned on. After a certain period of time, the display brightness is reduced to save power. Use. It can also be used as a function for setting the brightness desired by the user. For example, when outdoors, the screen is very bright. This is because the surroundings are bright outdoors and the screen cannot be seen at all. In other words, the curve a in FIG. 197 is selected outdoors. However, if display is continued with high luminance, the EL element deteriorates rapidly. For this reason, when it is very bright, it is configured to return to normal luminance in a short time. For example, normally, the curve of c is selected. Furthermore, when displaying with high brightness, the display brightness can be increased by the user pressing the button.
[1424]
Therefore, it is preferable that the user can be switched with a button, can be automatically changed in a setting mode, or can be switched automatically by detecting the brightness of external light. Further, it is preferable that the display brightness is set to 50%, 60%, and 80% and can be set by the user. Further, it is preferable that the duty ratio curve, inclination, etc. are rewritten by an external microcomputer or the like. Further, it is preferable that one can be selected from a plurality of stored duty curves.
[1425]
Needless to say, it is preferable to select the DUTY ratio curve in consideration of the APL level, maximum luminance (MAX), minimum luminance (MIN), and luminance distribution state (SGM).
[1426]
As described above, for example, a is an outdoor curve. c is an indoor curve. b is a curve for an intermediate state between indoor and outdoor. Switching between the curves a, b, and c is performed by the user operating the switch. Alternatively, the brightness of outside light may be detected by a photo sensor and automatically switched. Although the gamma curve is switched, the present invention is not limited to this. It goes without saying that a gamma curve may be generated by calculation.
[1427]
The DUTY ratio in FIG. 197 is a straight line, but is not limited to this. As shown in FIG. 198, it may be a one-point folding curve.
[1428]
When the image data sum is small, the c curve in FIG. 198 is selected. The effect of reducing power consumption is exhibited. There is no degradation of image display. When the image data sum is large, the a curve is selected. The image display is not bright and the occurrence of flicker is reduced.
[1429]
In another embodiment of the present invention, the DUTY ratio is changed in a range where the data sum / maximum value is 1/10 or more (see FIG. 199). This is because an image whose data sum / maximum value is close to 1 is rarely generated, and when the data sum / maximum value is up to 1 and the DUTY ratio is changed as shown in FIG. More preferably, the change of the DUTY ratio is performed in a range where the data sum / maximum value is 8/10 or more.
[1430]
In FIG. 199, when the data sum / maximum value is 0.9 or less, the DUTY ratio is changed from 1 to 1/5. Therefore, a dynamic range of 5 times is realized.
[1431]
When the data sum / maximum value is 0.9 or more, it is 1/5. Therefore, the display brightness is 1/5 of the maximum value. Data sum / maximum value = 1 is white raster display. That is, in white raster display, the display brightness is reduced to 1/5, which is the maximum.
[1432]
When the data sum / maximum value is 0.1 or less, the DUTY ratio is 1/1. 1/10 of the screen is a display area. The light emission luminance of the EL element becomes the display luminance of the pixel as it is. Most of the image display is black display, and an image is partially displayed. In terms of an image, an image display with a data sum / maximum value of 0.1 or less is an image in which the moon appears in a dark night sky. Setting the DUTY ratio to 1/1 in this image means that the moon portion is displayed with a luminance five times that of the white raster. Therefore, an image display with a wide dynamic range can be realized. Since the image is displayed in the 1/10 area, even if the brightness of the 1/10 area is increased 5 times, the increase in power consumption is slight.
[1433]
In an image having a data sum / maximum value close to 0, most of the pixels are in low gradation display. In terms of a histogram, the majority of data is distributed in the low gradation area of the histogram. In this image display, the image is blacked out and there is no sharpness. Therefore, the dynamic range of the black display part is widened by controlling the gamma curve.
[1434]
In the above embodiment, when the data sum / maximum value is 0, the DUTY ratio is set to 1. However, the present invention is not limited to this. Needless to say, the DUTY ratio may be smaller than 1 as shown in FIG. Further, the curve of the DUTY ratio may be a curve as shown in FIG.
[1435]
As shown in FIG. 202, the DUTY ratio curve may be changed for red (R), green (G), and blue (B) pixels. In FIG. 202, the slope of the blue (B) DUTY ratio change is the largest, the slope of the green (G) DUTY ratio change is the next largest, and the slope of the red (R) DUTY ratio change is the largest. It is small. If driven as described above, RGB white balance adjustment can be optimized. The relationship between the data sum / maximum value and the DUTY ratio is preferably set according to the content of the image data, the image display state, and the external environment. Further, it is preferable that the user can set or adjust freely.
[1436]
When a bright screen and a dark screen are alternately repeated at a high speed, flicker occurs when the DUTY ratio is changed according to the change. Therefore, when changing from one DUTY ratio to another DUTY ratio, it is preferable to change by providing hysteresis (time delay) as shown in FIG. For example, assuming that the hysteresis period is 1 sec, the previous DUTY ratio is maintained even if the screen brightness is bright and dark but is repeated a plurality of times within the 1 sec period. That is, the DUTY ratio does not change.
This hysteresis (time delay) time is called Wait time. Further, the DUTY ratio before the change is called a pre-change DUTY ratio, and the DUTY ratio after the change is called a post-change DUTY ratio.
[1437]
When the pre-change DUTY ratio is changed to another DUTY ratio, flicker is likely to occur due to the change. The state where the DUTY ratio before change is small is a state where the data sum of the screen is small or a state where there are many black display portions on the screen.
[1438]
Therefore, it seems that the screen is halftone and the visibility is high. In addition, in a region where the DUTY ratio is small, the difference from the change DUTY ratio tends to increase. Of course, when the difference in DUTY ratio becomes large, control is performed using OEV. However, OEV control also has a limit. From the above, when the DUTY ratio before change is small, it is necessary to lengthen the wait time.
[1439]
When the pre-change DUTY ratio is changed to another DUTY ratio, flicker due to the change is less likely to occur. The state where the DUTY ratio before change is large is a state where the data sum of the screen is large or a state where there are many white display portions on the screen. Therefore, it seems that the entire screen is white and the visibility is low. From the above, when the DUTY ratio before change is large, the wait time may be short.
[1440]
The above relationship is illustrated in FIG. The horizontal axis is the pre-change DUTY ratio. The vertical axis represents the wait time (seconds). When the DUTY ratio is 1/16 or less, the wait time is increased to 3 seconds (sec). When the DUTY ratio is 1/16 or more and the DUTY ratio is 8/16 (= 1/2), the wait time is changed from 3 seconds to 2 seconds in accordance with the DUTY ratio. When the DUTY ratio is 8/16 or more and the DUTY ratio is 16/16 = 1/1, the DUTY ratio is changed from 2 seconds to 0 seconds in accordance with the DUTY ratio.
[1441]
As described above, the DUTY ratio control of the present invention changes the wait time according to the DUTY ratio. When the DUTY ratio is small, the wait time is lengthened, and when the DUTY ratio is large, the wait time is shortened. That is, in the driving method in which at least the DUTY ratio is variable, the DUTY ratio before the first change is smaller than the DUTY ratio before the second change, and the wait time of the first DUTY ratio before the second change is The DUTY ratio before change is set longer than the wait time.
[1442]
In the above embodiment, the wait time is controlled or specified based on the pre-change DUTY ratio. However, the difference between the pre-change DUTY ratio and the post-change DUTY ratio is slight. Therefore, the before-change DUTY ratio may be read as the after-change DUTY ratio in the above-described embodiment.
[1443]
Further, in the above embodiment, the description has been made based on the pre-change DUTY ratio and the post-change DUTY ratio. Needless to say, when the difference between the pre-change DUTY ratio and the post-change DUTY ratio is large, it is necessary to increase the wait time. Needless to say, when the difference in the DUTY ratio is large, it is preferable to change to the post-change DUTY ratio via the intermediate DUTY ratio.
[1444]
The DUTY ratio control method of the present invention is a driving method that takes a longer wait time when the difference between the pre-change DUTY ratio and the post-change DUTY ratio is large. That is, this is a driving method in which the wait time is changed in accordance with the difference in the DUTY ratio. Further, this is a driving method in which the wait time is lengthened when the difference in the DUTY ratio is large.
[1445]
The DUTY ratio method of the present invention is a driving method characterized in that when the difference in DUTY ratio is large, the DUTY ratio is changed to the post-change DUTY ratio via the intermediate DUTY ratio.
[1446]
In the above embodiments, the wait time for the DUTY ratio is described as being the same for R (red), G (green), and B (blue). However, needless to say, the present invention may change the wait time by R, G, and B. This is because the visibility is different between RGB. By setting the wait time according to the visibility, a better image display can be realized.
[1447]
The above embodiment is an embodiment related to duty ratio control. It is preferable to set the wait time for the reference current control. FIG. 96 shows an example.
[1448]
When the reference current is small, the screen 50 is dark, and when the reference current is large, the screen 50 is bright. That is, when the reference current magnification is small, it can be rephrased as a halftone display state. When the reference current magnification is high, the image display state is high brightness. Therefore, when the reference current magnification is low, the wait time needs to be increased because the visibility to changes is high. On the other hand, when the reference current magnification is high, the wait time may be short because the visibility to the change is low. Therefore, as shown in FIG. 96, the Wait time with respect to the reference current magnification may be set.
[1449]
It is desirable that the reference current magnification with respect to the data sum can be changed from the outside of the panel module. Changes from the outside may be written into the memory of the panel module control circuit 839 (see FIGS. 83 and 205 and the description thereof) using a microcomputer or the like.
[1450]
FIG. 224 is an explanatory diagram of a method of changing the reference current magnification. The horizontal axis of FIG. 224 is an address number. Address numbers are from 0 to 511, and are 9 bits. Further, although the horizontal axis is an address, it may be considered that it corresponds to the data sum / maximum value described with reference to FIGS. That is, when data sum = maximum value, data sum / maximum value = 1. It may be considered that this state corresponds to address 511. When data sum × 2 = maximum value, data sum / maximum value = ½. It may be considered that this state corresponds to address 255.
[1451]
Data (reference current magnification) for each address is sequentially rewritten by data values applied to the address bus and the data bus as shown in FIG.
[1452]
The reference current on the vertical axis varies depending on the memory state. A solid line a shows a case where the reference current magnification is not changed to 1 regardless of the address value. In the dotted line b, when the data sum is large (the entire screen 50 is close to white display), the reference current is not changed from 1, and when the data sum is small (whether the screen 50 is close to black display or display In a state where there are few pixels), the change in the reference current is increased. Therefore, the dynamic range of image display is expanded. In the d-dot chain line c-line, the change is made constant when the data sum is large to small.
[1453]
As described above, the applicability of the driving method of the present invention is expanded by rewriting the reference current magnification. In FIG. 224, the data for each address is rewritten so that the lines become a, b, and c. However, the present invention is not limited to this. ) May be stored and controlled to be selected and switched.
[1454]
FIG. 226 is an explanatory diagram of a method for changing the duty ratio. The horizontal axis in FIG. 226 is an address number. Address numbers range from 0 to 255, and are 8 bits. Further, although the horizontal axis is an address, it may be considered that it corresponds to the data sum / maximum value described with reference to FIGS. That is, when data sum = maximum value, data sum / maximum value = 1. It may be considered that this state corresponds to address 255. When data sum × 2 = maximum value, data sum / maximum value = ½. It may be considered that this state corresponds to address 127. The data (duty ratio) for each address is sequentially rewritten by data values applied to the address bus and the data bus as shown in FIG. The reference current on the vertical axis varies depending on the memory state. A solid line a shows a case where the duty ratio is not changed to 1 regardless of the address value. In the dotted line b, when the data sum is large (when the entire screen 50 is close to white display), the duty ratio is not changed from 0.2, and when the data sum is small (whether the screen 50 is close to black display) In the state where the number of displayed pixels is small), the change in the duty ratio is increased. Therefore, the dynamic range of image display is expanded. In the d-dot chain line c-line, the change is made constant when the data sum is large to small.
[1455]
As described above, the applicability of the driving method of the present invention is expanded by rewriting the duty ratio. In FIG. 226, the data for each address is rewritten so as to be the a, b, and c lines. However, the present invention is not limited to this. ) May be stored and controlled to be selected and switched. Needless to say, FIG. 224 and FIG. 226 may be implemented in combination with each other.
[1456]
In the present invention, data sum or APL is calculated (detected), and duty ratio control and reference current control are performed based on these values. FIG. 98 is a flowchart for obtaining the duty ratio and the reference current magnification.
[1457]
As shown in FIG. 98, a rough APL is calculated for the input image data (a temporary APL is calculated). The value of the reference current and the reference current magnification are determined from this APL. The determined reference current and reference current magnification are converted into electronic volume data and applied to the source driver circuit 14.
[1458]
  On the other hand, image data is input to a gamma processing circuit, and gamma characteristics are determined. APL is calculated from the image data processed with the gamma characteristic. The duty ratio is determined from the calculated APL. Next, the duty pattern is determined based on whether the image is a moving image or a still image. The duty pattern is a distribution state of the non-display area 52 and the display area 53. In the case of a moving image, the non-display area 52 is inserted at a time. In the case of a still image, the non-display area 52 is dispersed and inserted. Therefore, for still images, NonThe display area 52 is dispersed and converted into a duty pattern to be inserted. In the case of a moving image, the non-display area 52 is converted into a duty pattern to be inserted at once. The converted pattern is applied as a start pulse ST (see FIG. 6) of the gate driver circuit 12b.
[1459]
  94 and FIG. 95 explain that the wait time is controlled according to the duty ratio, and FIGS. 89 to 93 explain that the duty ratio control is performed according to the data sum. FIG. 103 further shows duty ratio control and wait time.controlIt is a detailed explanatory view for performing. However, for ease of explanation, the time factor and the like are reduced and expressed.
[1460]
In FIG. 103, the top row shows frame (field) numbers. The second row shows the APL level (data sum corresponds). The third row shows the corresponding duty ratio calculated from the APL level. The bottom row shows a duty ratio (processing duty ratio) obtained by correcting the wait time. That is, according to the APL level of each frame, the corresponding duty ratio (third stage) is 8/64 → 9/64 → 9/64 → 10/64 → 9/64 → 10/64 → 11/64 → 11/64 → 12 / 64 → 14/64 →...
[1461]
For the corresponding duty ratio, the processing duty ratio is 8/64 → 8/64 → 9/64 → 9/64 → 9/64 → 10/64 → 10/64 → 11/64 → considering the wait time. 12/64 → 12/64 →...
[1462]
In FIG. 103, the corresponding duty ratio is corrected based on the wait time. In addition, the processing duty ratio is an integer for the numerator (FIG. 107 compares the numerator with a decimal point). In FIG. 103, the driving is performed so that the change of the duty ratio is smooth and the flicker is hardly generated. In FIG. 103, the corresponding duty ratios are changed to 9/64, 10/64, and 9/64 in frames 3, 4, and 5, but the wait time control is performed, and the processing duty ratio is 9/64, 9 / 64 and 9/64 (corrected portions are indicated by dotted lines in frame 4). In FIG. 103, the corresponding duty ratios are changed to 12/64, 14/64, and 11/64 in frames 9, 10, and 11, but the wait time control is performed, and the processing duty ratio is 12/64. , 12/64, and 11/64 (corrected portions are indicated by dotted lines in the frame 10). By performing the wait time control as described above, the duty ratio control is provided with hysteresis (time delay or low-pass filter) so that the duty ratio does not change even if the APL level changes rapidly.
[1463]
The duty ratio control as described above need not be completed in one frame or one field. Duty ratio control may be performed in a period of several fields (several frames). In this case, the duty ratio is an average value of several fields (several frames) as the duty ratio. Even when the duty ratio control is performed in several fields (several frames), the period of several fields (several frames) is preferably 6 fields (six frames) or less. This is because flicker may occur when the value exceeds this value. Also, the number field (several frames) is not an integer, and may be 2.5 frames (2.5 fields). That is, it is not limited to a field (frame) unit.
[1464]
FIG. 104 shows an example in which the duty ratio control is performed in several fields (several frames). FIG. 104 illustrates the concept when several fields (several frames) are performed. M is a length for performing duty ratio control. If one field (one frame) has 256 pixel rows, M = 1024 corresponds to four fields (4 frames). That is, FIG. 104 shows an embodiment in which the duty ratio control is performed with 4 fields (4 frames).
[1465]
M indicates a data string held in the shift register 61b of the virtual gate driver circuit 12b (see FIG. 6). The retained data string retains data (on / off voltage) indicating whether the voltage applied to the gate signal line 17b is an off voltage or an on voltage. The average value of the retained data string indicates the duty ratio. In FIG. 104, it is needless to say that M = N. In addition, it goes without saying that the duty ratio control may be performed in a relationship of M <N in some cases.
[1466]
For example, in the retained data string of M = 1024, if the on-voltage data is 256 and the off-voltage is 768, the duty ratio is 256/1024 = 1/4. Note that the distribution state of the on-voltage data is held together when the display image is a moving image, and the distribution state of the on-voltage data is held dispersedly when the display image is a still image.
[1467]
  That is, the on / off voltage data string is virtually applied sequentially to the gate signal line 17b of the EL display panel. The EL display panel is controlled by the duty ratio by sequentially applying the on / off voltage, and at a predetermined brightness.displayIs done.
[1468]
FIG. 105 is a block diagram of a circuit configuration for realizing the duty ratio control of FIG. First, the video signal (image data) is converted into a luminance signal by the Y conversion circuit 1051. Next, the APL operation circuit 1052 determines the APL level (data sum or data sum / maximum value). Based on this APL level, the duty ratio is calculated in units of fields (frames), and the result is stored in the stack 1053. The stack circuit 1053 has a first in first out configuration. Note that the duty ratio is corrected by the wait time control and stored in the stack circuit 1053. The duty ratio data stored in the stack 1053 is applied as an ST pulse (see FIG. 6) of the shift register 61b by the parallel / serial conversion (P / S) circuit 1054, and depends on the order of the applied data. The gate driver circuit 12b outputs the on / off voltage of the gate signal line 17b.
[1469]
In the above embodiment, the duty ratio control is performed in the field or frame. However, the present invention is not limited to this. For example, one frame = 4 fields, and duty ratio control may be performed in units of a plurality of fields. By performing duty ratio control using a plurality of fields, it is possible to realize a smooth image display in which no flicker occurs.
[1470]
In FIG. 106, 1-1 indicates the first field of one frame, 1-2 indicates the second field of one frame, 1-3 indicates the third field of one frame, and 1-4 indicates This means the fourth field of one frame. 2-1 means the first field of two frames.
[1471]
When the duty ratio is changed from 128/1024 to 132/1024, it is 128/1024 for 1-1, 129/1024 for 1-2, 130/1024 for 1-3, 131/1024 for 1-4, 2- 1 is changed to 132/1024. Due to the above change, it gradually changes from 128/1024 to 132/1024.
[1472]
When the duty ratio is changed from 128/1024 to 130/1024, 128/1024 for 1-1, 128/1024 for 1-2, 129/1024 for 1-3, 129/1024 for 1-4, 2- 1 is changed to 130/1024. Due to the above changes, the speed gradually changes from 128/1024 to 130/1024.
[1473]
When the duty ratio is changed from 128/1024 to 136/1024, 128/1024 for 1-1, 130/1024 for 1-2, 132/1024 for 1-3, 134/1024 for 1-4, 2- 1 is changed to 136/1024. Due to the above changes, the speed gradually changes from 128/1024 to 136/1024.
[1474]
  The numerator of the duty ratio in the field (frame) duty ratio control need not be an integer. For example, as shown in FIG. 107, control may be performed so that the number is after the decimal point. The numerator can be easily achieved by controlling the OEV2 terminal. Further, by using the average duty ratio in a plurality of frames (fields), the duty ratio can be divided.ChildTheApparently,After the decimal pointIncan do. Conversely, a fractional part may be generated in the denominator of the duty ratio. In FIG. 107, the numerator is set to a decimal point such as 30.8 or 31.2. It should be noted that the decimal point can be eliminated by setting the denominator and numerator to a large integer greater than a certain value.
[1475]
The duty ratio pattern is changed between the moving image and the still image. If the duty ratio pattern is suddenly changed, an image change may be recognized. Also, flicker may occur. This problem occurs due to the difference between the duty ratio of the moving image and the duty ratio of the still image. In the moving image, a duty pattern for inserting the non-display area 52 at once is used. For a still image, a duty pattern in which the non-display area 52 is inserted in a distributed manner is used. The ratio of the area of the non-display area 52 / the screen area 50 is the duty ratio. However, even if the duty ratio is the same, human visibility varies depending on the dispersion state of the non-display area 52. This is thought to be due to the dependence on human video response.
[1476]
In the intermediate moving image, the non-display area 52 has a distribution state that is intermediate between the distribution state of the moving image and the distribution state of the still image. Note that a plurality of intermediate moving images may be prepared, and selected from a plurality of intermediate moving images corresponding to the moving image state or the still image state before the change. Examples of the plurality of intermediate moving image states include a configuration in which the non-display area is distributed in a manner close to that of the moving image display, and the non-display area 52 is divided into three parts. On the contrary, a state in which the non-display area is dispersed in a large number like a still image is illustrated.
[1477]
Some still images are bright and some are dark. The same applies to videos. Therefore, it is only necessary to determine which intermediate moving image state is to be changed according to the state before the change. In some cases, a moving image may be transferred to a still image without going through an intermediate moving image. You may transfer from a still image to a moving image without going through an intermediate moving image. For example, an image with low brightness on the screen 50 does not feel strange even if the moving image display and the still image display move directly. Further, the display state may be shifted via a plurality of intermediate moving image displays. For example, the state may be changed from the duty state of the moving image display to the duty ratio state of the intermediate moving image display 1 and further to the duty state of the intermediate moving image display 2 and then to the duty state of the still image display.
[1478]
As shown in FIG. 108, when moving from the moving image display to the still image display, the intermediate moving image state is passed. Also, the display is shifted from the still image display to the moving image display via the intermediate moving image display. It is preferable to set a wait time for the transition time of each state.
[1479]
FIG. 110 shows the duty ratio and the number of non-display area dispersions when moving a moving image, a still image, and an intermediate moving image. In FIG. 110, when the moving image still image level is 0, the image display is the moving image level, and when it is 1, the image display is in the quasi-moving image (intermediate moving image) state. In the case of 2, it indicates that the image display is in a still image state.
[1480]
The number of distributions is the number of divisions of the non-display area 52. 1 indicates that the non-display area 52 is collectively inserted into the screen. 30 indicates that the non-display area 52 is divided into 30 and inserted. Similarly, 50 indicates that the non-display area 52 is divided into 50 and inserted. As described before, the duty ratio shows the luminance reduction rate of white display. That is, a duty ratio of 1/2 indicates that the display state is 1/2 of the maximum white luminance.
[1481]
As illustrated in FIG. 110, the moving image still image level is changed through an intermediate moving image (quasi moving image) state when moving from a moving image to a still image and when moving from a still image to a moving image.
[1482]
  As shown in FIG. 111, it is preferable to provide a wait time for the time from the moving image to the still image. The wait time may be determined according to the moving image ratio. Figure111The number of different data on the horizontal axis indicates the ratio of moving images detected by moving image detection between a certain frame and the next frame. That is, the horizontal axis represents the ratio of pixels that are calculated between frames and that have different image data. Therefore, the larger the numerical value, the closer to the moving image display. Figure111Then, the closer to the moving image display, the longer the wait time is secured.
[1483]
Further, in order to describe the duty ratio control, the power supply circuit of the organic EL display device of the present invention will be described. FIG. 112 is a block diagram of the power supply circuit of the present invention. Reference numeral 1122 denotes a control circuit. The midpoint potential of the resistors 1125a and 1125b is controlled, and the gate signal of the transistor 1126 is output. The power source Vpc is applied to the primary side of the transformer 1121, and the primary side current is transmitted to the secondary side by the on / off control of the transistor 1126. 1123 is a rectifier diode, and 1124 is a smoothing capacitor.
[1484]
FIG. 201 is a block diagram of the power supply circuit of the present invention. Reference numeral 1122 denotes a control circuit. By applying on / off control to the transistor 1775, the current flowing through the coil 1771 and the drive waveform are changed, and the charge charged in the capacitor 1774 is controlled. The midpoint potential of the resistors 1125a and 1125b is controlled, and the gate signal of the transistor 1126 is output. The Vdd voltage (anode voltage) can be changed by changing the resistance value of the resistor. Since the voltage is generated by the coil (transformer) 1771, the cathode voltage (Vss) also changes due to the change in the anode voltage. That is, as the anode voltage (Vdd) increases, the cathode voltage (Vss) also shifts.
[1485]
For example, consider a case where the anode voltage (Vdd) is 6 (V) and the cathode voltage (Vss) is −6 (V). When the anode voltage (Vdd) is changed to 9 (V) by 3 (V), the cathode voltage (Vss) is shifted from −6 (V) to −3 (V). This is an effect that the input side and the output side of the transformer 1121 are insulated.
[1486]
The current-driven organic EL display panel has the following characteristics from the viewpoint of potential. In the pixel configuration of the present invention, as described in FIG. 1 and the like, the driving transistor 11a is a P-channel transistor. The unit transistor 484 of the source driver 14 that generates the program current is an N-channel transistor. With this configuration, the program current is a sink current (sink current) that flows from the pixel 16 toward the source driver IC (circuit) 14. Therefore, the potential operation is performed with the anode (Vdd) as the origin. That is, since the program to the pixel 16 is a current, the potential of the source driver IC (circuit) 14 may be any as long as a driving voltage margin is secured.
[1487]
The control circuit 1122 is controlled by a logic circuit such as a controller. Therefore, it is necessary to match the grounds of the control circuit 1122 and the logic circuit. However, the transformer 1121 is separated from the input side and the output side. The current program type source driver IC (circuit) 14 acts on the output side and operates based on the anode potential (Vdd). Therefore, the ground of the source driver IC (circuit) 14 does not need to match the ground of the control circuit 1122 and the logic circuit. At this point, the source driver IC 14 is of a current programming system, and generates an anode voltage (Vss) using the transformer 1122 (if further applied, generates a cathode voltage (Vss) based on the anode voltage (Vdd)). The combination that the driving transistor 11a of the pixel 16 is a P channel exhibits a synergistic effect.
[1488]
The organic EL display panel operates with absolute values of the anode (Vdd) and the cathode (Vss). For example, when Vdd = 6 (V) and Vss = −6 (V), the operation is performed at 6 − (− 6) = 12 (V). In the power supply circuit using the transformer 1121 of the present invention in FIG. 112, the cathode voltage (Vss) changes with the anode (Vdd) as a reference. The anode voltage (Vdd) is the reference position of the program current of the current-driven source driver IC (circuit) 14 of the present invention. That is, it operates with the anode voltage (Vdd) as the origin. Conversely, the potential or control of the cathode voltage (Vss) may be rough. Also for this reason, the power supply circuit of the present invention using the transformer of FIG. 112, the organic EL panel having the current-driven pixel 16 configuration, and the current-programmed source driver IC (circuit) 14 exhibit a synergistic effect. I understand that. It is also important that the cathode voltage shifts due to changes in the anode voltage.
[1489]
In the organic EL panel, the current Idd that flows from the anode Vdd into the driving transistor 11a and the current Iss that flows from the EL element 15 to the cathode Vss substantially match. That is, there is a relationship of Idd = Iss. Actually, Idd> Iss, but since this difference is the program current of the source driver IC (circuit) 14, it is negligible and can be ignored. 112 and 177, the current output from the anode Vdd and the current drawn from the cathode Vss are identical in configuration. Also in this respect, the synergistic effect of the combination of the organic EL panel and the power supply circuit using the transformer 1121 of the present invention is great.
[1490]
Needless to say, when the driving transistor 11a of the pixel 16 is an N-channel transistor, the same effect can be obtained if the unit transistor 484 of the source driver IC (circuit) 14 is a P-channel transistor.
[1491]
It is efficient to generate the Vgh voltage, Vgl voltage of the gate driver circuit 12, the power supply voltage of the source driver circuit, etc. from the cathode voltage (Vss) or (and) the anode voltage (Vdd). Further, the transformer 1121 may have a four-terminal configuration of two input terminals and two output terminals, or as shown in FIG. 112, it is desirable that the input two terminals and the output be a middle point and have three terminals. The transformer 1121 includes a single-winding transformer (coil).
[1492]
The power source Vpc is applied to the primary side of the transformer 1121, and the primary side current is transmitted to the secondary side by the on / off control of the transistor 1126. 1123 is a rectifier diode, and 1124 is a smoothing capacitor.
[1493]
The output voltage of the anode voltage Vdd is adjusted by the resistor 1125b. Vss is a cathode voltage. As shown in FIG. 178, the cathode voltage Vss is configured to select and output two voltages. Selection is performed with the switch 1781. The generation of two voltages (−9 (V) and −6 (V) in FIG. 178) as the cathode voltage can be easily generated by providing an intermediate tap on the output side of the transformer 1121. Further, two windings for −9 (V) and −6 (V) are formed on the output side of the transformer 1121, and it can be generated more easily by selecting one of these windings. This is also an excellent point of the present invention. In addition, FIG. 178 is characterized in that the cathode voltage (Vss) is switched. If the anode is changed as the potential origin, the circuit configuration becomes complicated and the cost increases. On the other hand, the cathode voltage (Vss) does not affect the image display even if a potential error of about 10% occurs (insensitive). Therefore, it is an excellent feature of the present invention that the cathode voltage is set based on the anode voltage and the cathode voltage (Vss) is changed in accordance with the temperature characteristics of the panel. In addition, the transformer 1121 has many advantages in that the cathode voltage and the anode voltage can be easily changed by changing the ratio between the number of input windings and the number of output windings. It is also advantageous to change the anode voltage (Vdd) by changing the switching state of the transistor 1776. In FIG. 178, −9 (V) is selected by the switch 1781.
[1494]
In FIG. 178, the cathode voltage Vss is selected from two voltages, but is not limited to this and may be two or more. The cathode voltage may be continuously changed using a variable regulator circuit.
[1495]
The selection of the switch 2021 is based on the output result from the temperature sensor 701. When the panel temperature is low, -9 (V) is selected as the Vss voltage. When the panel temperature is above a certain level, -6 (V) is selected. This is because the EL element 15 has a temperature characteristic, and the terminal voltage of the EL element 15 increases on the low temperature side. In FIG. 178, one voltage is selected from two voltages to be Vss (cathode voltage). However, the present invention is not limited to this, and the Vss voltage can be selected from three or more voltages. May be. The above matters are similarly applied to Vdd. The present invention is also characterized in that the cathode voltage (Vss) is lowered at low temperatures below a certain level.
[1496]
In FIG. 178, the cathode voltage is switched (changed) by the temperature sensor 701. However, the present invention is not limited to this. For example, as shown in FIG. 177, a variable resistor (posistor, thermistor, etc.) is formed or arranged in parallel or in series with a resistor 1775 that determines the output voltage, and the resistance value can be changed depending on the temperature as a whole. May be.
[1497]
As shown in FIG. 178, the power consumption of the panel can be reduced by configuring so that a plurality of voltages can be selected depending on the panel temperature. This is because the Vss voltage may be lowered when the temperature is below a certain temperature. Usually, Vss = −6 (V) having a low voltage can be used. Note that the switch 2021 may be configured as illustrated in FIG. The generation of a plurality of cathode voltages Vss can be easily realized by taking out an intermediate tap from the transformer 1121 in FIG. The same applies to the anode voltage Vdd. As an example, the configuration of FIG. 179 is illustrated. In FIG. 179, a plurality of cathode voltages are generated using an intermediate tap of a transformer 1771.
[1498]
FIG. 180 is an explanatory diagram of potential setting. In this example, for ease of explanation, the source driver IC 14 will be described on the basis of GND. The power source of the source driver IC 14 is Vcc. Vcc may match the anode voltage (Vdd). In the present invention, Vcc <Vdd is set from the viewpoint of power consumption. Preferably, the Vcc voltage of the source driver IC (circuit) preferably satisfies the relationship of Vdd−1.5 (V) <= Vcc <= Vdd. For example, if Vdd = 7 (V), Vcc preferably satisfies the condition of Vdd−1.5 = 5.5 (V) to 7 (V). The Vcc voltage is the maximum voltage for operating the switch 481 in FIGS. 48 and 166.
[1499]
The off voltage Vgh of the gate driver circuit 12 is set to be equal to or higher than the Vdd voltage. Preferably, the relationship of Vdd + 0.2 (V) <= Vgh <= Vdd + 2.5 (V) is satisfied. For example, if Vdd = 7 (V), Vgh satisfies the condition of 7 + 0.2 = 7.2 (V) or more and 7 + 2.5 = 9.5 (V) or less. The above conditions apply to both the pixel selection side (transistors 11b and 11c in the pixel configuration of FIG. 1) and the EL selection side (transistor 11d in the pixel configuration of FIG. 1).
[1500]
The on-voltage Vgl of the switching transistor that generates a program current path with the driving transistor 11a (corresponding to the transistors 11b and 11c in the pixel configuration of FIG. 1) is Vdd-Vdd or lower and Vdd-Vdd-4. It is preferable to satisfy the condition of (V) or substantially coincide with the cathode voltage Vss. Similarly, the ON voltage on the EL selection side (which corresponds to the transistor 11d in the pixel configuration of FIG. 1) is the same. That is, if the anode voltage is 7 (V) and the cathode voltage is -6 (V), the on-voltage Vgl is 7-7 (V) = 0 (V) or less. 7-7-4 = -4 (V) It is preferable to be in the range. Alternatively, the on voltage Vgl is preferably substantially equal to the cathode voltage and is set to −6 (V) or the vicinity thereof.
[1501]
Note that when the driving transistor 11a of the pixel 16 is an N-channel transistor, Vgh is an on-voltage. In this case, it goes without saying that the off voltage may be replaced with the on voltage.
[1502]
A problem of the power supply circuit of the present invention is that Vgh, Vgl voltage, etc. are generated from the anode voltage Vdd and / or the cathode voltage Vss. An anode voltage or the like is generated by the transformer 1121, and DCDC converter Vgh and Vgl voltages are applied from this voltage.
[1503]
However, Vgh and Vgl are control voltages for the gate driver circuit 12, and if these voltages are not applied, the transistor 11 of the pixel will be in a floating state. Further, if there is no Vcc voltage, the source driver IC (circuit) 14 is also in a floating state, causing malfunction. Therefore, as shown in FIG. 181, it is necessary to apply the Vdd and Vss voltages after applying the Vgh, Vgl, and Vcc voltages to the panel, after the lapse of T1 time, or simultaneously.
[1504]
The present invention solves this problem with the configuration shown in FIG. In FIG. 182, reference numeral 1783a denotes a power supply circuit including a transformer 1121 and the like. Reference numeral 1783b denotes a power supply circuit that receives the voltage from the power supply circuit 1783a and generates Vgh, Vgl, Vcc voltage, and the like, and includes a DCDC converter circuit, a regulator circuit, and the like. Reference numeral 1821 denotes a switch. This applies to thyristors, mechanical relays, electronic relays, transistors, analog switches, and the like.
[1505]
In FIG. 182 (a), the power supply circuit 1783a first generates an anode voltage (Vdd) and a cathode voltage (Vss). When this occurs, the switch 1821a is open. Therefore, the anode voltage (Vdd) is not applied to the display panel. The anode voltage (Vdd) and the cathode voltage (Vss) generated in the power supply circuit 1783a are applied to the power supply circuit 1783b, and Vgh, Vgl, and Vcc voltages are generated in the power supply circuit 1783b and applied to the display panel. After applying the Vgh, Vgl, and Vcc voltages to the display panel, the switch 1821a is turned on (closed), and the anode voltage (Vdd) is applied to the display panel.
[1506]
In FIG. 182 (a), only the anode voltage (Vdd) is blocked by the switch 1821a. This is because if the anode voltage (Vdd) is not applied, a path for applying a current to the EL element 15 is not generated, and a path for flowing to the source driver IC (circuit) 14 is not generated. Therefore, the display panel does not malfunction or float.
[1507]
Of course, as shown in FIG. 18B, the voltage applied to the display panel may be controlled by controlling both the switches 1821a and 1821b on and off. However, the switches 1821a and 1821b must be closed at the same time, or control must be performed so that the switch 1821b is closed after the switch 1821a is closed.
[1508]
The above is the configuration in which the switch 1821 is formed or arranged at the Vdd terminal of the power supply circuit 1783a. FIG. 183 shows a configuration in which the switch 1821 is not formed or arranged. The anode voltage (Vdd) and the Vgh voltage are approximated, and the anode voltage (Vdd) and the Vcc voltage are approximated. If the Vgh voltage is applied, the gate driver circuit 12 turns off the gate signal lines 17a and 17b. The fact that the voltage Vgh is applied and the transistor 11 (the transistor 11b, the transistor 11c, and the transistor 11d in the configuration of FIG. 1) is turned off is used. If the transistor 11 is in the OFF state, no current path flows from the driving transistor 11a to the EL element 15, and no program current path flows from the driving transistor 11a to the source driver IC (circuit) 14. The display panel does not malfunction or malfunction.
[1509]
When the anode voltage (Vdd) and the Vgh voltage are approximate, even if the resistor 1831a is short-circuited, almost no current flows through the resistor. Therefore, almost no power loss occurs. For example, if the anode voltage (Vdd) = 7 (V), Vgh = 8 (V), and the resistance 1831a is 10 (KΩ), then (8−7) /10=0.1, so that the resistance 1831a Is 0.1 (mA). Vgh is an off voltage. Further, since the voltage is output from the gate driver circuit 12, the current used is small. The present invention takes advantage of this property. That is, the gate signal line 17 can be held at the off voltage (Vgh) or a potential in the vicinity thereof by the resistor 1831a in which the anode voltage (Vdd) terminal and the Vgh terminal are short-circuited. Therefore, a current path flowing from the anode voltage (Vdd) to the EL element 15 does not occur, and an abnormal operation does not occur in the display panel. Needless to say, the shift register 61 (see FIG. 6) of the gate driver circuit 12 is operated to control the off voltage (Vgh) to be output from all the gate signal lines 17.
[1510]
Thereafter, the power supply circuit 1783b is fully operated, and the prescribed Vgh voltage, Vgl voltage, and Vcc voltage are output from the power supply circuit 1783b.
[1511]
Similarly, when the anode voltage (Vdd) and the Vcc voltage are approximate, even if the resistor 1831b is short-circuited, almost no current flows through the resistor. Therefore, almost no power loss occurs. For example, if the anode voltage (Vdd) = 7 (V), Vcc = 6 (V), and the resistance 1831a is 10 (KΩ), then (7−6) /10=0.1, so that the resistance 1831b Is 0.1 (mA). Vcc is a voltage used in the source driver IC (circuit) 14, but the current consumed by Vcc is on / off of the shift register circuit of the source driver circuit 14 and the switch 481 (see FIGS. 48 and 166). It is a grade used for control, and is slight.
[1512]
The present invention takes advantage of this property. That is, current can be prevented from flowing into the unit transistor 484 by turning off the switch 481 of the source driver circuit 14 by the resistor 1831b in which the anode voltage (Vdd) terminal and the Vcc terminal are short-circuited. . Therefore, since a current path from the anode voltage (Vdd) to the source signal line 18 does not occur, no abnormal operation occurs in the display panel. Needless to say, the shift register of the source driver circuit 14 is operated so that the current paths of the unit transistors 484 are disconnected from all the source signal lines 17.
[1513]
In FIG. 183, the cathode voltage (Vss) terminal and the Vgl terminal may be short-circuited with a resistor (not shown). Due to the short circuit of the resistor, the cathode voltage (Vss) is applied to the Vgl terminal when the cathode voltage (Vss) is generated. Therefore, the gate driver circuit 12 operates normally.
[1514]
In FIG. 183, the Vgh terminal is short-circuited by the resistor 1831 at the anode voltage (Vdd). However, when the driving transistor 11a is an N-channel transistor, the anode voltage (Vdd) and the Vgl terminal or the cathode voltage (Vss) are used. Needless to say, the Vgl terminal and the Vgl terminal are short-circuited.
[1515]
Although the anode voltage (Vdd) and the Vgh voltage, and the anode voltage (Vdd) and the Vcc voltage are short-circuited (connected) with a relatively high resistance, the present invention is not limited to this. The resistor 1831 may be replaced with a switch such as a relay or an analog switch. That is, the relay is closed when the anode voltage (Vdd) is generated. Therefore, an anode voltage (Vdd) is applied to the Vgh terminal and the Vcc terminal. Next, when a Vgh voltage, a Vhl voltage, a Vcc voltage, or the like is generated in the power supply circuit 1783b, the relay is opened, and the anode voltage (Vdd) and the Vgh terminal, and the anode voltage (Vdd) and the Vcc terminal are disconnected.
[1516]
The transformer 1121 is relatively high. Therefore, as shown in FIG. 206, it is mounted on a substrate 83 disposed at a position facing the source driver IC 14. The board 83 is attached to the chassis 2061 to improve heat dissipation from the transformer 1121 and the like. Chip components 2063 such as chip capacitors and chip resistors are mounted on the substrate 83. A panel module operation button 2062 is arranged on the front surface of the transformer 1121.
[1517]
Countermeasures for heat generation from the EL display panel are important. As a countermeasure against heat generation, a chassis 2061 made of a metal material is attached to the back surface of the panel (the surface from which light from the display screen 50 does not appear) (see FIG. 206). In order to improve heat dissipation, the chassis 2061 is formed with irregularities (not shown). In addition, an adhesive layer is disposed between the chassis 2061 and the sealing lid 85 in the panel. A material having good thermal conductivity is used for the adhesive layer. For example, a paste made of silicon resin or silicon material is exemplified. These are often used as an adhesive (adhesive) between the regulator IC and the heat sink. Note that the adhesive layer is not limited to the function of adhering, and may be only the function of closely attaching the chassis and the panel.
[1518]
In the organic EL display panel, an EL element 15 is formed (arranged) between the anode Vdd and the cathode Vss. An anode Vdd voltage and a cathode Vss voltage are supplied from the power supply circuit of FIG. When the EL element 15 does not emit light, the current flowing between the anode and the cathode is zero. In the duty ratio control of the present invention, the on / off voltage of the gate signal line 17b is applied for each pixel row, and the current control of the EL element 15 is performed. Further, the position of the gate signal line 17b to which the ON voltage is applied is scanned. For example, FIG. 97 shows an embodiment in which the non-display area 52 is divided into four. 97 (a), (b), (c), and (d), the size of the non-display area 52 is different. However, the non-display area 52 is scanned (moved) from the upper part to the lower part of the screen 50. Similarly, the display area 53 is scanned downward from the top of the screen 50. No current flows through the EL element 15 of the pixel 16 corresponding to the non-display area 52. On the other hand, a current flows through the EL element 15 of the pixel 16 corresponding to the display region 53.
[1519]
Here, in order to explain the problem, a display pattern in which the non-display area 52 and the display area 53 are repeated for each pixel row is illustrated. This display state is a black and white horizontal stripe display. That is, the odd pixel rows are displayed in white and the even pixel rows are displayed in black. This display pattern is called one horizontal stripe.
A state in which the number of pixel rows is 220 pixel rows and the duty ratio is 110/220 is illustrated. The duty ratio 110/220 is a state in which an on voltage and an off voltage are applied to the gate signal line 17b for each pixel row. Further, the position of the gate signal line 17b to which the on voltage or the off voltage is applied is scanned in synchronization with the horizontal synchronizing signal. Therefore, if attention is paid to the gate signal line 17b of a certain pixel row, the on-voltage application state and the off-voltage application state are alternately repeated on the gate signal line 17b in synchronization with the horizontal synchronization signal. Considering the entire screen 50, an on-voltage is applied to even-numbered pixel rows. During this period, an off voltage is applied to the odd-numbered pixel rows. A turn-on voltage is applied to the odd-numbered pixel rows after one horizontal scanning period. During this period, an off-voltage is applied to the even pixel rows.
[1520]
In one horizontal stripe display in which the odd pixel rows are displayed in white and the even pixel rows are displayed in black, a current flows from the power supply circuit to the display region when an ON voltage is applied to the odd pixel rows. However, when the on-voltage is applied to the even-numbered pixel row, the even-numbered pixel row displays black, so that no current flows from the power supply circuit to the display area. Therefore, the power supply circuit repeats the operation of supplying current and the operation of not supplying current at every horizontal scanning period. This operation is not preferable for the power supply circuit. This is because a transient phenomenon occurs in the power supply circuit and the power supply efficiency deteriorates.
[1521]
A driving method for solving this problem is shown in FIG. In FIG. 100, the duty ratio is not halved, a plurality of duty ratio states are generated in the screen 50, and control is performed so that a current always flows even in one horizontal stripe display.
[1522]
100 (a) and 100 (b) generate a duty ratio of 1/2, a duty ratio of 1/1, and a duty ratio of 1/3, and realize a duty ratio of 1/2 as a whole (average of one frame period). ing. As described above, by combining a plurality of duty ratios in one frame period, the output current from the power supply circuit is not turned on / off even in one horizontal stripe display. That is, many regular display patterns such as one horizontal stripe are often displayed. On the other hand, if duty ratio control is performed using a duty ratio pattern in which the widths of the non-display areas 52 are equally spaced, a load is likely to occur on the power supply circuit. Therefore, it is preferable to drive so that a plurality of duty ratio patterns are generated on the screen 50 simultaneously. Also, the duty ratio pattern is preferably not a single duty ratio pattern, but a predetermined duty ratio as an average of one frame or a full number frame (field).
[1523]
In FIG. 100, needless to say, the duty ratio pattern is scanned from the top to the bottom of the screen 50 as shown in FIG. In the duty ratio control method of the present invention, the scanning position is moved for each pixel row in synchronization with the horizontal synchronization signal. However, the present invention is not limited to this. For example, the scanning position may be moved by a plurality of pixel rows in synchronization with the horizontal synchronization signal. Further, the scanning direction is not limited from the top to the bottom of the screen 50. For example, the first field may be scanned from the top of the screen 50 downward, and the second field may be scanned from the bottom of the screen 50 upward.
[1524]
FIG. 100 shows a driving method in which an ON voltage is applied and an OFF voltage is applied to each gate signal line 17b in one discrete pixel row. However, the present invention is not limited to this. FIG. 101a) shows the driving state of FIG. The drive for realizing the same screen 50 brightness can be realized by the duty ratio pattern of FIG. 101 (b). In FIG. 101B, pixel rows to which an on voltage or an off voltage are applied are continuous.
[1525]
There are a variety of duty ratio patterns for realizing the same screen 50 luminance. As shown in FIG. 102 (a), there is a pattern in which the non-display area 52 is dispersed very much, and there is a pattern in which the dispersion state of the non-display area 52 is relatively reduced as shown in FIG. 102 (b). . The pattern shown in FIG. 102 (a) is the same when the duty ratio of the pattern shown in FIG. 102 (b) is reduced. Therefore, the brightness of the screen 50 can be made the same.
[1526]
The EL display panel has a problem that an image is burned due to deterioration of the EL element 15. In particular, images are easy to burn in with a fixed pattern. In order to cope with this problem, the present invention includes a sub-image display screen 50b (sub-screen) that displays a fixed pattern. The display screen 50a (main screen) is a moving image display area such as a television image.
[1527]
  In the EL display panel of the present invention shown in FIG. 147, the gate driver circuit 12 is common to the sub screen 50b and the main screen 50a. Sub screen 50bAre 20 pixel rows or more. Therefore, as an example, the screen 50 includes 220 pixel rows of the main screen 50a and 24 pixel rows of the sub screen 50b. The number of pixel columns is 176 × RGB (see FIG. 148).
[1528]
The main screen 50a and the sub screen 50b may be clearly separated as shown in FIG. In FIG. 149, a space BL is provided between the main screen 50a and the sub screen 50b. The space BL is an area where the pixels 16 are not formed.
[1529]
  Transistors for driving pixels on the main screen (main panel) and sub-screen (sub-panel)11aW / L (W is the channel width of the driving transistor and L is the channel length of the driving transistor) may be changed. Basically, the W / L of the sub screen (sub panel) is increased. Further, the size of the pixel 16a of the main screen (main panel) 50a and the size of the pixel 16b of the sub screen (sub panel) 50b may be changed. Also, the anode power of the main screen (main panel) 50aPressureOr cathodePressureAlternatively, the anode voltage Vdd or the cathode voltage Vss of the sub-screen (sub-panel) 50b may be a different voltage, and the applied voltage may be changed.
[1530]
  Also, subpanel71bWhen the main panel 71a and the main panel 71a are used as shown in FIG. 150B, a buffer sheet 1504 is provided between the sealing substrate (sealing thin film layer) 85a and the sealing substrate (sealing thin film layer) 85b. Place or form. Examples of the buffer sheet 1504 include a plate or sheet made of metal such as magnesium alloy, and a plate or sheet made of resin such as polyester.
[1531]
As shown in FIG. 150, a sub panel 71b for displaying the sub screen 50b may be provided separately. The main panel 71a and the sub panel 71b are connected to the source signal lines 18a and 18b by a flexible substrate 84. A connection wiring 1503 is formed on the flexible substrate 84. An analog switch group including analog switches 1501 is disposed at the end of the source signal line 18a. The analog switch 1501 controls whether or not the current signal from the source driver circuit 14 is supplied to the sub panel 71b.
[1532]
In order to perform on / off control of the analog switch 1501, a switch control line 1502 is formed. The signal supply to the sub-panel is controlled by a logic signal to the switch control line 1502, and an image is displayed.
[1533]
Note that the gate signal line 17 is formed on the WR side as described with reference to FIG. 9 without forming the gate driver circuit or the gate driver IC chip on the sub-panel 71b, and the lighting control line 401 described with reference to FIG. May be formed or arranged (see FIG. 151).
[1534]
The analog switch 1501 is preferably a CMOS type in which a P channel and an N channel are combined as shown in FIG. An inverter 1521 is arranged in the middle of the switch control line 1502 to control the switch 1501 on and off. Further, as shown in FIG. 153, the analog switch 1501b may be formed of only the P channel.
[1535]
  When the number of source signal lines 18 is different between the sub panel 71b and the main panel 71a, the configuration may be as shown in FIG. Short the outputs of analog switches 1501a and 1501b to the same terminal1522aConnect to. Further, as shown in FIG. 155, the output of the analog switch 1501b may be connected to the Vdd voltage so as not to be turned on. Further, as illustrated in FIG. 156, analog switches 1501a (1501a1 and 1501a2) may be disposed or formed at the end of the source signal line 18 that need not be connected to the sub-panel 71b. The analog switch 1501a is configured to apply an off voltage and not turn on.
[1536]
Burn-in occurs when an image does not change for a certain period or longer. In the present invention, when the data sum is small, the DUTY ratio is increased to expand the dynamic range. However, if the data sum is small, image sticking occurs if the still image is displayed continuously. In order to solve this problem, it is only necessary to detect that a still image is displayed for a certain period of time and reduce the DUTY ratio or reduce the reference current. The present invention is a driving method for changing (decreasing) a duty ratio or (and) a reference current when a still image state continues for a certain period.
[1537]
The problem is how to detect how still images are continuous. Still detection can be realized by taking a difference in image data between frames or fields. However, in order to obtain a difference between frames, a frame memory is required. In the present invention, this problem is solved by performing a difference operation on image data of only sample points of image data. 204 and 205 are explanatory diagrams thereof.
[1538]
In FIG. 204, the image data constituting the screen 50 is sampled at regular intervals, the sum of the sampled image data (the sum is executed by the SUM circuit 2051) is obtained, and then compared with the sum of the image data of the frames. If the sums match or are similar in size, it is a still image. The determination is made in units of several seconds or tens of seconds. That is, the comparison of the sum (performed by the comparison circuit 2052) is performed for each frame (field) (of course, it may be performed at a plurality of frames or field intervals). In some cases, the comparison result may be determined as a still image, but if the DUTY ratio or the reference current is not changed immediately and continues for a certain period or longer, the fixed pattern is displayed and the DUTY ratio or the reference current is displayed. To change.
In the embodiment, the sum of the sampled image data is taken and compared. However, the present invention is not limited to this, and it goes without saying that a difference may be taken for each pixel data to detect whether it is a still image. .
[1539]
The array substrate used in the EL display device and the liquid crystal display device of the present invention described above, the EL display panel in which the EL element 15 is formed on the array substrate, the EL display device using the EL display panel, the information display device or the video A display device inspection method and an inspection apparatus will be described. The inspection method is an essential technique for improving the yield and reducing the cost in the method of manufacturing the array substrate or the display device.
[1540]
Although described as an EL display panel inspection method or inspection apparatus, the present invention can also be applied to the present invention even when the EL element 15 is not formed (array state). That is, even if it is described as an EL display panel inspection method, it can also be applied to an array inspection method. The difference between the array and the EL panel is only whether or not the EL element 15 is formed. Therefore, the EL display panel and the array inspection method are synonymous, and both are included in the technical category of the present invention. Similarly, the inspection method of the EL display device is the same. Further, the array and the display panel are treated as synonymous unless otherwise specified. Further, the display panel and the display device are treated as synonymous unless otherwise specified.
[1541]
First, an explanation will be given focusing on an array substrate that employs the current-driven pixel configuration shown in FIG. 1 or a display device using the same. However, it is needless to say that the present invention is not limited to this and can be applied to other pixel configurations.
[1542]
In the pixel configuration of FIG. 1, a voltage is applied to the gate signal line 17 as shown in FIG. In FIG. 357, it is assumed that a voltage equal to or higher than Vt is applied to the gate terminal (G) of the driving TFT 11a of the pixel 16. In order to apply the Vt voltage, as shown in FIG. 361, an ON voltage (Vgl) is applied to the gate signal line 17a, and the Vs voltage applied to the source signal line 18 is written to the gate terminal of the TFT 11a.
[1543]
Here, the Vt voltage is used to mean a current that exceeds the level at which the EL element 15 emits light and the light emission can be detected visually or optically. That is, the TFT 11a is in a state of flowing a current sufficient to cause the EL element to emit light relatively. Therefore, the Vt voltage is obtained by controlling the TFT 11a so as to be equal to or higher than the light emission start current of the EL element 15. Here, for ease of explanation, a current that the TFT 11a flows by applying a voltage equal to or higher than the Vt voltage is referred to as an on-current.
A gate-off voltage (Vgh) is applied to the gate signal line 17a, and a gate-on voltage (Vgl) is applied to the gate signal line 17b (the above is the case where the switching TFT 11 is a P channel. In the case of an N channel, the relationship is reversed. ).
[1544]
Then, as shown in FIG. 358, the switching TFTs 11b and 11c connected to the gate signal line 17a are turned off, and the switching TFT 11d connected to the gate signal line 17b is turned on. On the other hand, a voltage Vdd higher than that of the drain terminal (D) is applied to the source terminal (S) of the driving TFT 11a. In this state, the current Ie flows from the driving TFT 11a to the EL element 15. Therefore, the EL element 15 is lit.
[1545]
In order for the driving TFT 11a to flow an on-current, a voltage equal to or higher than the Vt voltage (voltage at which the driving transistor 11a starts to flow a current) is applied to the source signal line 18, and an on-voltage is applied to the gate signal line 17a. Accordingly, there is a method in which the TFT 11b and the TFT 11c are turned on, and the voltage applied to the source signal line 18 is applied to the gate (G) terminal of the driving TFT 11a. Of course, this method may be employed in the inspection method of the present invention. However, in this method, it is necessary to apply a voltage to the source signal line 18.
[1546]
As another method, there is a method in which the source signal line 18 is opened (voltage is not applied), an on-voltage is applied to the gate signal line 17a and the gate signal line 17b, and the TFTs 11b and 11d are turned on. Then, the potential of the gate (G) terminal of the driving TFT 11 a becomes the anode potential of the EL element 15. If the Vdd voltage is sufficiently high and the cathode potential (Vss) of the EL element 15 is low, the driving TFT 11a passes an on-current. In this state, even when the off voltage of the gate signal line 17a is applied and the TFT 11b is turned off, the capacitor 19 holds enough electric charge to keep the TFT 11a on. Accordingly, the TFT 11a maintains an on state (a state in which an on current flows) for a certain period.
[1547]
That is, even when the source signal line 18 is in an open state, it is sufficient to apply an on voltage to the gate signal lines 17a and 17b to turn on the TFT 11b and TFT 11d. Further, if an on-voltage is applied to the gate signal line 17b and the on-voltage position of the gate signal line 17a is scanned while the on-state of the TFT 11d is maintained, the EL element 15 emits light. Although the on-voltage is applied to the gate signal line 17a and the TFT 11b is turned on so that the driving TFT 11a flows an on-current, the gate signal line 17a is actually maintained in the off state. However, the driving TFT 11a passes an on-current, and the EL element 15 emits light. This is presumably due to the leakage of the TFT 11b. Therefore, the inspection method of the present invention can be realized without scanning the gate signal line 17a and without applying an on-voltage to the gate signal line 17a. However, in the following embodiments, the gate signal line 17a will be described as being applied with scanning or ON voltage in order to ensure inspection. Therefore, the present invention is not limited to the operation state of the gate signal line 17a.
[1548]
If the above driving is performed, in the pixel configuration of FIG. 1, by detecting the lighting / non-lighting of the EL element 15, at least the operating states (normal or abnormal) of the TFT 11a, TFT 11b, TFT 11d, and EL element 15 are detected. Detection or inspection can be performed.
[1549]
In the inspection method and the like of the present invention, the gate driver circuit 12 is described as the built-in gate driver circuit 12 formed at the same time as the pixels 16 are formed. However, the present invention is not limited to this. For example, a semiconductor gate driver IC made of a silicon chip may be connected (mounted) to the gate signal line 17. Of course, the present invention is not limited to a method in which a gate driver IC is mounted and the gate driver IC 17 is operated and inspected, but the probe is performed by probing with the probe 3591 for each gate signal line 17 or each single gate signal line 17. May be.
[1550]
In the present invention, for ease of explanation, it is assumed that the source driver circuit 14 is a semiconductor IC chip (external) and the gate driver circuit 12 is built-in (formed directly on the substrate 71).
[1551]
FIG. 359 is an explanatory diagram for explaining the inspection method of the array (including panel state) substrate of the present invention. In FIG. 359, the built-in gate driver circuit 17a is connected to the gate signal line 17a and is operated by an external clock, a control signal, and a power source (not shown). The control signal is supplied by a gate driver control terminal 3594 (signal lines (clock, start pulse, shift signal line), power source). The built-in gate driver circuit 17b is connected to the gate signal line 17b and operates by an external clock, a control signal, and a power source (not shown). The control signal is supplied by a gate driver control terminal 3594 (signal lines (clock, start pulse, shift signal line), power source).
[1552]
In FIG. 359, the source signal line 17 is described as being open. However, as described above, a predetermined voltage (Vt voltage or higher) is applied, and this predetermined voltage is applied to the gate terminal of the TFT 11a. It goes without saying that the operation may be performed as described above.
[1553]
As shown in FIG. 359, an anode terminal electrode 3592 is formed or arranged on the base anode line 2631, and a voltage (in some cases, current may be supplied via a probe 3591. EL is applied by applying a constant current from the outside. The voltage or current from the application wiring 3593 is applied to the base anode line 2631 (because the element 15 supplies a current required for light emission). In the present invention, the voltage is applied from the base anode line 2631. However, the present invention is not limited to this. A voltage (Vss) may be applied to the card electrode. This is because in order to control the lighting of the EL element 15, it is only necessary to apply a voltage or a current with reference to either the anode or the cathode (that is, the voltage so that a potential difference is generated between the anode and the cathode of the EL element 15. In order to facilitate the explanation, the present invention will be described on the assumption that a voltage (current) is applied to the anode side as shown in FIG.
[1554]
By applying a voltage to the base anode line 2631, a Vdd voltage is applied to the anode wiring 2632 branched from the base anode line 2631. The gate driver circuit 12b operates to scan the on-voltage and to apply the on-voltage to all the gate signal lines 17b under the control of the control terminal 3594b. Of course, it may be controlled such that an on-voltage is applied to one or a plurality of gate signal lines 17b, an off-voltage is applied to the other gate signal lines 17b, and the on-voltage application position is scanned. In the present invention, an on-current is supplied from the driving TFT 11a to the EL element 15 to detect that the EL element 15 does not emit light or light up. Therefore, in synchronization with the operation state of the gate driver circuit 12b, even if the TFT 11d is turned on and off and the EL element 15 blinks, if the EL element 15 can be detected to be lit (reversely kept off), the inspection can be performed. This is because the method can be realized. Further, by turning on and off the TFT 11d, it is possible to inspect or evaluate the quality and performance of the EL display panel by measuring the blinking period and lighting state of the EL.
[1555]
As described above, a voltage is applied to the source signal line 18 to control the TFT 11a (for example, an on-current is flowed), and a current is directly passed from the source signal line 18 to the EL element 15, so that an EL display panel is obtained. Needless to say, the quality of the product may be inspected or evaluated.
[1556]
On the other hand, the gate driver 17a basically applies an on-voltage to one or more gate signal lines 17a and scans the position of the gate signal line 17a to which the on-voltage is applied (controlled by the control terminal 3594a). By this operation, an on-voltage is written to the gate terminal of the driving TFT 11a in the display screen 50, and the TFT 11a can pass an on-current. Of course, as described above, the gate driver circuit 12a may be controlled so that all the gate signal lines 17a are turned off. Alternatively, all gate signal lines 17a may be controlled to output an on voltage, and in the next period, an off voltage may be output to all gate signal lines 17a. This control can be easily realized by an enable circuit having a circuit configuration added (formed or manufactured) to the gate driver circuit 17.
[1557]
The above items also apply to the gate driver circuit 12b. That is, the inspection is performed by turning on or turning off all the gate signal lines 17b by the enable circuit.
[1558]
FIG. 360 is a block diagram of the inspection apparatus of the present invention. An anode terminal electrode 3592 is formed or arranged at one end of the base anode line 2631, and the probe 3591 c is configured to be connected to, arranged in, or connected to the terminal electrode 3592. Note that the probe 3591 and the like are arranged in a manipulator and configured to move in the XYZ directions. By this movement, the terminal electrode 3592 is positioned.
[1559]
All the source signal lines 18 are electrically short-circuited by a short wiring 3634. The technical idea is that the plurality of source signal lines 18 are electrically connected. Therefore, the source signal line 18 is not limited to being short-circuited by the short wiring 3634. For example, electrical connection may be made by pressing the conductor material between the source signal lines. Further, it is not limited that all the source signal lines 18 are connected by one short wiring 3634, and even-numbered source signal lines 18 are short-circuited by the first short wiring 3634, and this first short wiring 3 A first terminal electrode 3631 is arranged or formed on 3634, an odd-numbered source signal line 18 is short-circuited by a second short wiring 3634, and a first terminal electrode 3631 is arranged or formed on the second short wiring 3634. You may comprise.
[1560]
A cathode terminal electrode 3606 is formed or disposed at one end of the base cathode line 2671, and the probe 3591 b is configured to be connected to, disposed in, or connected to the terminal electrode 3606. These probes 3591 and the like are arranged in a manipulator, moved in the XYZ directions, and sequentially probed on one substrate on which a plurality of arrays are produced.
[1561]
Ammeters 3604 c and 3604 b are connected between the anode terminal electrode 3592 and the cathode terminal electrode 3606. A voltage source 3605a is connected or arranged between the anode terminal electrode 3592 and the cathode terminal electrode 3606. The control circuit 3601 controls the voltage source 3605a and applies a predetermined voltage between the anode terminal electrode 3592 and the cathode terminal electrode 3606. By applying voltage, the current flowing through the ammeters 3604c and 3604b is measured and input to the control circuit 3601. Basically, the EL element 15 is a current element. Therefore, instead of using the voltage source 3605a to apply a voltage between the anode terminal electrode 3592 and the cathode terminal electrode 3606 so as to have a predetermined value, the ammeter 3604 can have a predetermined current flowing therethrough. The generated voltage is set to a predetermined value.
[1562]
The current flowing through the ammeter 3604c is a current flowing from the Vdd terminal (source (S) terminal of the TFT 11a) illustrated in FIG. Therefore, the program current Iw also flows through the Vdd terminal. Further, a current Ie flowing through the EL element 15 also flows. The current flowing through the ammeter 3604b is a current that flows out from the Vss terminal (the cathode terminal of the EL element 15) of the EL element 15 illustrated in FIG. Therefore, basically, only the current Ie flowing through the EL element 15 flows.
[1563]
The program current Iw flows only when the corresponding pixel row is selected. Therefore, it is smaller than the EL element 15 current Ie that is held and continues to flow for one frame period. Conversely, when the value of the ammeter 3604c and the value of the ammeter 3604b are greatly different, it can be detected that there is an abnormality in the array. Further, by examining / evaluating the value of the ammeter 3604c and the value of the ammeter 3604b, the array and panel inspection can be performed satisfactorily.
A cathode terminal electrode 3606 is formed or disposed at one end of the base cathode line 2671, and the probe 3591 b is configured to be connected to, disposed in, or connected to the terminal electrode 3606. These probes 3591 and the like are arranged in a manipulator, moved in the XYZ directions, and sequentially probed on one substrate on which a plurality of arrays are produced.
[1564]
A probe 3591 a is connected to the source signal line short terminal electrode 3631. An ammeter 3604 a is connected to the terminal electrode 3631. A voltage source 3605b is connected or arranged. The control circuit 3601 controls the voltage source 3605b and applies a predetermined voltage to the terminal electrode 3631. By applying voltage, the current flowing through the ammeter 3604a is measured and input to the control circuit 3601.
[1565]
The current flowing through the source signal line 18 is basically a program current. However, since the plurality of source signal lines 18 are short-circuited, voltage driving is performed instead of current driving. The ammeter 3604a flows only when a pixel row is selected. Therefore, it is smaller than the EL element 15 current Ie that is held and continues to flow for one frame period. Conversely, when the values of the ammeter 3604a are greatly different, it can be detected that there is an abnormality in the array. By examining / evaluating the value of the ammeter 3604a, the array and panel inspection can be performed satisfactorily.
[1566]
As shown in FIG. 397, when the Vdd terminal is opened, the probe 3591 is not brought into contact with an electrode or the like. Alternatively, as illustrated in FIG. 397, a switch 641 is formed or arranged on the path to the probe 3591 so that the conduction state and the high impedance state (open) state can be switched.
[1567]
If configured as shown in FIG. 397, the probe can be brought into contact with or not in contact with the base source line 2631 without moving the probe 3591. Therefore, the inspection method of the present invention can be easily realized.
[1568]
In the inspection, as described with reference to FIG. 359, by applying a voltage to the base anode line 2631, a Vdd voltage is applied to the anode wiring 2632 branched from the base anode line 2631. The gate driver circuit 12b scans the position of the gate signal line 17b to which the ON voltage is applied under the control of the control terminal 3594b, and operates so that the ON voltage is applied to all the gate signal lines 17b. Of course, the ON voltage may be applied to all the gate signal lines 17b at a time using the enable terminal. Further, the inspection may be performed by controlling the enable terminal, turning on and off the TFT 11d in synchronization with the clock, and causing the EL element 15 to blink. Array / panel inspection / evaluation can also be performed based on the current value of the ammeter 3604 flowing during the inspection.
[1569]
On the other hand, the gate driver 17a basically applies an on-voltage to one or more gate signal lines 17a and scans the position of the gate signal line 17a to which the on-voltage is applied (controlled by the control terminal 3594a). By this operation, an on-voltage is written to the gate terminal of the driving TFT 11a in the display screen 50, and the TFT 11a can pass an on-current. Of course, as described above, the gate driver circuit 12a may be controlled so that all the gate signal lines 17a are turned off. Alternatively, all gate signal lines 17a may be controlled to output an on voltage, and in the next period, an off voltage may be output to all gate signal lines 17a. This control can be easily realized by an enable circuit having a circuit configuration added (formed or manufactured) to the gate driver circuit 17.
[1570]
The lighting state of the EL element 15 is performed by a camera (optical input means) 3602. The camera has an image sensor, and is configured to sequentially capture the display state of the display screen 50 in synchronization with the control signal of the gate driver circuit 12. From this display state, the pixel 16 in the non-lighting state is detected. Also, the defective pixel 16 that is lit up is detected when the applied signal is originally in the non-lighted state.
[1571]
In FIG. 360, although inspection or evaluation is performed using a camera, an image sensor, or a photomultiplier, the present invention is not limited to this. The present invention optically inspects, evaluates, measures, or detects arrays, panels, and the like. Therefore, the array, the panel, etc. may be visually inspected or evaluated or measured or detected using the human eye.
[1572]
Moreover, it is not limited only optically. The current flowing in the TFT 11 or the EL element 15 or the signal line (17, 18, etc.) is directly detected, or an electric field or a magnetic field generated by the current flowing is detected (measured by a Hall element, a coil or the like). Can be detected). By detecting electrons, charges, or photons emitted from the TFT 11 or the EL element 15 or signal lines (17, 18, etc.), the array, the panel, etc. may be inspected, evaluated, measured or detected. Further, by detecting magnetostriction, an array, a panel, or the like may be inspected, evaluated, measured, or detected.
[1573]
The above embodiment has been described on the assumption that the pixel 16 defect is optically detected. However, in FIG. 357, the inspection can be performed even when the EL element 15 is not formed (array state). This is because defects in the transistors 11a, 11b, and 11c can be detected by detecting the program current Iw (electrical inspection). Therefore, the inspection apparatus of the present invention illustrated in FIG. 360 can be used not only as an optical inspection apparatus but also as an electrical inspection apparatus.
[1574]
In the inspection method of the present invention described above, the inspection is performed by applying the Vdd voltage to the Vdd terminal (source terminal of the TFT 11a). Therefore, the Vdd voltage is applied to the anode wiring 2632 branched from the base anode line 2631 by applying the Vdd voltage to the base anode line 2631.
[1575]
However, the EL element 15 is lit and the inspection can be performed not only by this method but also by the configuration of FIG. The difference between FIG. 361 and FIG. 357 is that the Vdd terminal is opened (impedance is infinite). In the inspection circuit of FIG. 360, the probe 3591c is in a non-contact state. However, the probe 3591b is in contact with the terminal electrode 3606, and the potential relationship with the voltage source 3606b is set to a predetermined value (that is, the voltage sources 3605a and 3605b are common to the grants, and the probes 3591a, 3591b, and 3591c are connected to the probe 3591b. The applied potential can be set independently.) As described above, the inspection method described in FIG. 361 can be performed using the inspection circuit in FIG. 360.
[1576]
As shown in FIG. 361, when the Vdd terminal is set to “Open”, the current path of the driving TFT 11a is eliminated. When the gate driver circuit 12a is controlled and an on voltage (Vgl) is applied to the gate signal line 17a, the TFTs 11b and 11c are turned on. Further, when the gate driver circuit 12a is controlled and the on voltage (Vgl) is applied to the gate signal line 17b, the TFT 11d is turned on. In this state, if a Vs voltage (Vs> Vss) is applied to the source signal line 18 from the voltage source 3605b, a current path through which the current Is from the source signal line 18 becomes TFT 11c → TFT 11d → EL element 15 → Vss terminal is generated. . Therefore, the EL element 15 can be turned on as shown in FIG. 362 by applying a voltage to the source signal line 18.
[1577]
The gate driver circuit 12b is controlled to apply an on voltage to all the gate signal lines 17b (the TFT 11d in the display screen 50 is in an on state). Further, the gate driver circuit 12a is controlled to sequentially apply an ON voltage (Vgl) to the gate signal line 17a (scanning state). Then, one pixel row is sequentially selected, and one pixel row is lit. Then, this lighting pixel row moves from the top to the bottom of the screen. By observing this lit pixel row with the camera 3602, a pixel defect can be detected. Of course, if there is a pixel that is lit in a state where no Vs voltage is applied to the source signal line 18, it can be detected that the pixel 16 is defective.
[1578]
Further, the gate driver circuit 12b is controlled to apply an ON voltage to all the gate signal lines 17b (the TFT 11d in the display screen 50 is in an ON state). In addition, the gate driver circuit 12a is controlled to apply the ON voltage (Vgl) to all the gate signal lines 17a. Then, the entire screen 50 is turned on. By observing this lighting screen with the camera 3602, a pixel defect can be detected.
[1579]
Note that the application of the Vs voltage to the source signal line 18 can also be realized by mounting the source driver IC 14 on the source signal line 18 and operating the source driver IC 14. In this case, if the source driver IC 14 is a current drive type IC, the signal applied to the source signal line 18 is not Vs but current Is. It is important that the present invention is also in the technical category of an inspection method performed by operating the source driver IC (circuit) 14.
[1580]
In the inspection method of the present invention, the display image is not limited to a white raster, and a cross patch, vertical stripe, horizontal stripe, checker, gradation pattern, color bar, window, or the like may be displayed. good.
[1581]
In FIG. 362, the Vdd terminal (source (S) terminal of the driving TFT 11a) is set to Open, and the inspection method of the present invention is performed. However, this is an example. For example, as shown in FIG. 398, a negative voltage is applied to the Vdd terminal (at least the voltage at which the driving TFT 11a is turned off regardless of the potential state of the gate signal line 17a. Even if a voltage that is not applied) is applied, a current path of source signal line 18 → TFT 11c → TFT 11d → EL element 15 → Vss is generated. If the EL element 15 emits light in this state, the inspection can be performed optically. Further, if the current Is is directly connected with the ammeter and a pickup resistor is connected to the path of the current Is and the voltage at both ends of the pickup resistor 531 is detected, it can be indirectly measured with the voltmeter 3991 (voltage measuring means). Yes (see FIG. 399). Therefore, an inspection can be performed.
[1582]
Further, when inspecting whether or not a short circuit is generated between the cathode and the anode (between the pixel electrode and the cathode electrode) of the EL element 15 (that is, the EL film is broken), it is illustrated in FIG. Thus, an inspection can be performed by applying a voltage. In (b) of FIG. 398, a high voltage (Vs voltage as an example) is applied to the cathode terminal of the EL element 15 (note that a low voltage may be used when a current path is generated as in (a) of FIG. 398). . If an ON voltage is applied to the gate signal line 17a and the gate signal line 17b in this state, a current path of Vss terminal → EL element → TFT 11d → TFT 11c → source signal line 18 is generated. Therefore, it is possible to electrically inspect the array (panel). Further, if the current Is is directly connected with the ammeter and the pickup resistor 531 is connected to the path of the current Is and the voltage across the pickup resistor 531 is detected, it can be indirectly measured with the voltmeter.
[1583]
Further, the Vs voltage and the Vss voltage are expressed as a DC voltage or a DC current, but are not limited thereto. For example, as shown in FIG. 400, a signal generator 4001 (signal generating means) may be connected.
[1584]
The above embodiment is configured as shown in FIG. 401 at the time of inspection. The built-in gate driver circuits 12a and 12b are connected, and by controlling the gate driver circuit 12, an on / off voltage is applied to the gate signal lines 17a and 17b. By this application state, the inspection pixel rows are sequentially selected and the inspection is performed. In the present invention, basically, a light emission state of a pixel is optically detected and an inspection is performed. When electrical inspection is performed, as shown in FIG. 401, a probe 3591 is brought into contact with the connection terminal 2633 of the source signal line 18 and the current flowing through the probe 3591 is directly measured or the pickup resistor 531 is contacted. This is implemented by measuring the current flowing through the voltmeter with a voltmeter 32671.
[1585]
In addition, it cannot be overemphasized that the inspection method of another pixel structure is applied to the above matter. Needless to say, the present invention is applicable to other inspection system embodiments of the present invention. When inspection is performed after the EL element 15 is formed, the EL film is sealed.
[1586]
360, both the second inspection method described with reference to FIGS. 361 and 362 and the first inspection method described with reference to FIGS. 357 and 358 can be performed. By performing both the first inspection method and the second inspection method, all the current paths of the TFTs 11a, 11b, 11c, 11d and the EL element 15 of the pixel 16 are performed. Therefore, complete inspection can be realized. Moreover, you may implement the other inspection method of this invention demonstrated below independently or in combination.
[1587]
If the gate driver circuit 12a is sequentially scanned pixel by pixel, the pixel driver can be turned on pixel by pixel. If the gate driver circuit 12a is controlled and an on-voltage is applied to all the gate signal lines 17a, the entire screen 50 can be displayed. Alternatively, the inspection may be performed by alternately lighting one pixel row (even rows and odd rows). The inspection may be performed by sequentially scanning a set of a plurality of pixel rows (2 pixel rows, 4 pixel rows, etc.). Alternatively, the screen may be divided (for example, the screen 50 is divided into four, and the four-divided areas are sequentially lit), and the inspection may be sequentially performed.
[1588]
Needless to say, the above items can also be applied to the inspection method of the present invention described with reference to FIGS. 357, 359, 360, and the like. The above items can also be applied to other inspection methods of the present invention described below.
[1589]
As shown in FIG. 363, the source signal line 18 is short-circuited by a short wiring 3634. The short wiring 3634 is formed simultaneously with the source signal line 18. By forming the short wiring 3634, it becomes a countermeasure against static electricity. A source signal line terminal electrode 33313 is formed or arranged at one end of the short wiring 3634, and a probe 3591a is connected to the terminal electrode 33313 as shown in FIG. Is connected.
[1590]
On the other hand, a check terminal electrode 3633 is formed at one end of the source signal line 18. The check terminal 3633 is for checking or measuring the potential of each source signal line 18. After the array inspection, the source signal lines 18 are separated by cutting along the line AA 'to complete the array.
[1591]
In the inspection method of the present invention, the pixel configuration is not limited to that shown in FIG. For example, the present invention can be applied even when the pixel configuration is a current mirror configuration. Further, the present invention can be applied even when the pixel configuration is a voltage-driven pixel configuration.
[1592]
Hereinafter, another embodiment of the present invention will be described with reference to the drawings. FIG. 364 is an explanatory diagram for explaining the inspection method of the present invention. In the pixel configuration of FIG. 364, the program current Iw is applied to the source signal line 18. The program current Iw is a current of 1 μA to 10 μA. The driving TFT 11a is driven so that a predetermined program current Iw flows. That is, the potential of the gate (G) terminal of the driving TFT 11a changes. The potential of the gate terminal (G) of the TFT 11a for supplying the predetermined current Iw is referred to as Vt.
[1593]
For example, in order for the driving TFT 11a of a certain pixel to pass an Iw current, the gate terminal needs to be lower than the Vdd voltage by Vt2 (solid line in FIG. 364 (a)). In order for the driving TFT 11a of another pixel to pass the Iw current, the gate terminal needs to be lower than the Vdd voltage by Vt1 (dotted line in FIG. 364 (a)). These Vt are changes in the potential of the source signal line 18 and indicate the characteristics of the TFT 11 a of the pixel 16.
[1594]
The gate drive circuit 12 is controlled to apply an ON voltage to the one gate signal line 17a. That is, the pixel rows are sequentially selected one by one (an off voltage is applied to the other gate signal lines 17a). The source signal line 18 is set to pass an Iw current. An on-voltage is applied to the gate signal line 17a, and the gate terminal of the TFT 11a of the selected pixel 16 becomes a Vt voltage necessary for flowing the predetermined current Iw.
[1595]
An off voltage is applied to the gate signal line 17b. By applying the off voltage, the TFT 11d is turned off, and the driving TFT 11a and the EL element 15 are separated. Therefore, the inspection method of the present invention can be applied even in an array state in which the EL element 15 is not formed.
[1596]
As described above, when the ON voltage position of the gate signal line 17a is sequentially shifted in synchronization with one horizontal scanning period (1H), the potential of the source signal line 18 changes as shown in FIG. See also 364). The change is output in synchronization with 1H. Note that synchronization with 1H is not limited. This is because the image is not displayed but for inspection. Therefore, 1H means that one pixel row is sequentially selected, and is for ease of explanation. 1H may be an arbitrary fixed time (period).
[1597]
FIG. 366 is an inspection circuit for carrying out the inspection method of FIG. 364. This is basically the same as the inspection circuit of FIG. The difference is that the probe 3591 is connected to the electrode terminal 2633 of each source signal line 18 and the program current Iw is applied to the source signal line 18. The program current Iw can be changed or adjusted according to the voltage value of the reference voltage circuit 3661.
[1598]
The program current Iw is set to 1 μA or more and 10 μA or less. Basically, it is carried out with the maximum current required to drive the panel. Further, in order to examine the black writing state (during black display), measurement may be performed at a low current of 100 nA or less.
[1599]
A reference voltage Va output from the reference voltage circuit 3661 is applied to the + terminal of the operational amplifier 722. Since the + terminal and the − terminal of the operational amplifier have the same potential, the current Iw = Va / Rm flowing through the source signal line 18 flows through the transistor 3313. Therefore, the constant current Iw flows through all the source signal lines 18.
[1600]
According to the circuit configuration described above, since the constant current Iw flows through the source signal line 18, the voltage waveform in FIG. 365 can be measured by sequentially shifting the gate signal line 17a. This voltage waveform is AD (analog-to-digital) converted, and is taken into data collection means and control means such as a personal computer (PC) 3661.
[1601]
Since a very small current flows through the source signal line 18, the impedance is high. In this state, in order to satisfactorily measure the potential change (or absolute value) of the source signal line 18, a high impedance circuit (for example, an input terminal of an input operational amplifier constituted by an FET circuit) is connected to the source signal line 18. To do. In the case of the QCIF + panel, there are 176 × RGB = 528 source signal lines 18. It is difficult to place an AD converter on all of the source signal lines 18. Therefore, a multiplexer type analog switch is arranged at the output terminal of the input operational amplifier. An AD converter is arranged at the output of the analog switch, and data from the AD converter is taken into a personal computer (PC: control means) 3661. In FIG. 366, the high impedance circuit, the analog switch, and the like are expressed as 3663. Note that a connection state with the terminal electrode 2633 is illustrated in FIG.
[1602]
FIG. 367 is a timing chart of data measurement of a circuit (inspection circuit) that measures the potential of the source signal line 18. FIG. 367 (a) shows the potential change of the source signal line 18 synchronized with 1H. FIG. 367 (b) illustrates the potential of the gate signal line 17b. That is, the on-voltage position is shifted by one pixel row. The TFT 11a of the selected pixel row operates in synchronization with the selected pixel row, and the source signal line potential ((a) in FIG. 367) changes.
[1603]
FIG. 367 (c) shows a data fetch signal to the PC 3661 (also referred to as an analog switch switching signal). Data is taken into PC3662 at the rising edge of this data take-in signal.
[1604]
The PC3662 evaluates / determines the value of the captured data. Based on this result, the defect state, defect position, defect mode, defect state, etc. of the array or panel are detected or inspected.
[1605]
In the state where the on voltage is applied to the gate signal line 17a and the off voltage is applied to the gate signal line 17b (inspection method in FIG. 366) in the pixel configuration of FIG. 357, between the Vdd terminal → SD of the TFT 11a → TFT 11c → source signal. A current path to line 18 occurs.
[1606]
When an SD short (channel short) occurs in the TFT 11a, a Vdd voltage is output to the source signal line 18 ((a) in FIG. 368). Therefore, the SD short (pixel defect) of the TFT 11a can be detected. Further, if the gate signal line 17a is disconnected, the path of the program current Iw is not generated, so that the potential of the source signal line 18 is close to the ground potential (see (b) of FIG. 368). Accordingly, line defects such as disconnection of the gate signal line 17a can be detected (inspected). In addition, if a voltage other than the specified voltage is output to the source signal line 18 in a state where the off voltage is applied to all the gate signal lines 17a, it is possible to detect that a defect has occurred in the TFT 11c or the TFT 11b. Further, the defect can be examined and inspected in detail by changing whether the Vdd voltage is applied to the Vdd terminal or the Vdd terminal is opened as shown in FIG.
[1607]
As shown in FIG. 369 (a), the maximum voltage Vtmax and the minimum voltage are measured by measuring the signal line potential of the source signal line 18 of one pixel column (the pixel 16 connected to one source signal line 18). Vtmin can be detected. When the difference between the maximum voltage and the minimum voltage is a predetermined value or more, it is easy to determine that the array or panel being measured or inspected is defective. Further, by measuring the Vt distribution in the array or panel, the characteristic distribution of the TFT 11a can be obtained as shown in FIG. From this characteristic distribution, the standard deviation and average value of Vt can be calculated. In addition, when the standard deviation and average value of Vt are outside the predetermined range, it is easy to determine that the array or panel being measured or inspected is defective.
[1608]
In the inspection method of the present invention, the pixel driver 16 is inspected by controlling the gate driver circuit 12 to apply an on-voltage to at least one gate signal line 17a and causing a program current to flow through the source signal line 18. .
[1609]
In the above embodiment, the pixel rows are selected one by one and the Vt output to the source signal line 18 is measured or inspected. However, the present invention is not limited to this. Even if a plurality of pixel rows are selected simultaneously, the potential of the source signal line 18 changes. Even in this case, pixel defects (gate disconnection, SD short, etc.) as shown in FIG. 368 can be detected. Therefore, in order to carry out the inspection at high speed, first, a plurality of gate signal lines 18 are selected, an approximate defect is detected, and then an ON voltage is applied to each defective portion again by one gate signal line 17a. Then, the defect position or the defect state may be specified.
[1610]
In the inspection method of the present invention, it is not necessary to probe all the source signal lines 18 at once. For example, as shown in FIG. 371, probing may be performed for each one. That is, the inspection method of the present invention may be implemented by opening the even-numbered source signal line 18b and probing the probe 3591 to the terminal electrode 2633a of the odd-numbered source signal line 18a. After inspecting the pixels 16 connected to the source signal line 18a, the pixels connected to the source signal line 18b are inspected by probing the terminal electrodes 2633b of the even-numbered source signal lines 18b.
[1611]
In the above embodiment, the connection terminal 2633 to which the source driver IC 14 is connected is probed. However, when the connection terminal 2633 is probed, unevenness occurs in the connection terminal 2633, making it difficult to connect the source driver IC 14 to the COG.
[1612]
In the embodiment of FIG. 372, the inspection electrode 3721 is arranged or formed between the connection terminal 2633 and the display screen 50. In addition, in order to operate or control the built-in gate driver circuit 12 (shift operation such as FIG. 367), an inspection terminal 3721 is also formed or arranged on the control signal line and the power supply terminal of the gate driver circuit 12. . Therefore, by probing, the gate driver circuit 12 can be controlled to easily control the application position of the on-voltage and off-voltage of the gate signal line 17.
[1613]
In FIG. 372, inspection electrodes 3721a and 3721b are formed or arranged on the inspection electrode 3721 so that the inspection can be divided into a plurality of parts. The even-numbered source signal line 18b is opened, and the probe 3591 is probed to the terminal electrode 2633a of the odd-numbered source signal line 18a to implement the inspection method of the present invention. After inspecting the pixels 16 connected to the source signal line 18a, the pixels connected to the source signal line 18b are inspected by probing the terminal electrodes 2633b of the even-numbered source signal lines 18b. When inspecting the odd-numbered source signal line 18a and inspecting the even-numbered source signal line 18b, a voltage and a signal can be applied to the signal line 3594 so that the gate driver circuit 12 can be controlled. It is composed.
[1614]
At the other end of the source signal line 18 on which the inspection electrode 3721 is formed, a check terminal electrode 3731 is formed or arranged as shown in FIG. The check terminal 3731 has a three-stage staggered arrangement. The first stage is a check terminal electrode 3731R connected to the red source signal line 18. The second stage is a check terminal electrode 3731G connected to the red source signal line 18. The third row is a check terminal electrode 3731B connected to the red source signal line 18.
[1615]
The check terminal electrode 3731 is also for observing or monitoring the potential change of the source signal line 18. By connecting the probe 3591, the evaluation in FIG. 369, the inspection in FIG. 368, and the like can be easily performed.
[1616]
A problem of the inspection method described in FIG. 366 and the like is that the inspection of the TFT 11d in FIG. 357 cannot be performed completely. In particular, the state of the channel (SD) of the TFT 11d cannot be inspected. In order to solve this problem, a TFT 11g may be added (formed or arranged) to the pixel 16 as shown in FIG. The source (S) terminal of the TFT 11 g is connected to the adjacent source signal line 18 b, and the drain (D) terminal is connected to the anode terminal of the EL element 15. The gate (G) terminal is connected to the gate signal line 17g.
[1617]
The TFT 11g is turned on by applying an on voltage to the gate signal line 17g. Further, a Vs voltage is applied to the source signal line 18b. As a result, a current path Is flowing through the path of the source signal line 18b → TFT11g → TFT11d → TFT11c → source signal line 18a is formed. Therefore, the inspection of the TFT 11d can be easily performed. The TFT 11g can be turned off by applying an off voltage to the gate signal line 17g. Accordingly, an off voltage is applied to the gate signal line 17g except during inspection.
[1618]
Further, by setting the Vs voltage to a negative voltage, a reverse bias voltage (Vs <Vss) can be applied to the EL element 15 from the source signal line 18b. Of course, when a reverse bias voltage is applied, an on-voltage is applied to the gate signal line 17g.
[1619]
In FIG. 366 and the like, the gate driver circuit 12 is a built-in gate driver circuit (not externally attached as a semiconductor chip), but is not limited thereto. As shown in FIG. 384, the gate driver IC 12 may be formed of a semiconductor chip and connected to the connection terminal 3721 (using a COG method or the like). In this case, there is no gate driver circuit 12 that applies an on / off voltage to the gate signal line 17. Therefore, as shown in FIG. 384, the probe 3591 is brought into pressure contact with the connection terminal 3721 (or the inspection electrode 3721), and an on voltage or an off voltage is applied to each gate signal line 17.
[1620]
In FIG. 363, a voltage is applied to the source signal line 18 via the probe 3591, but the present invention is not limited to this. After the source driver IC 14 is mounted on the substrate 71, the source driver IC 14 may be operated to apply the voltage Vs to the source signal line 18. FIG. 385 shows an example. As described before, a precharge circuit is formed (configured or arranged) in the source driver IC 14 of the present invention. The inspection of the present invention is carried out using this precharge circuit (see FIG. 70 and the like).
[1621]
In the configuration of FIG. 385, a precharge voltage adjusting circuit is arranged outside the source driver IC 14. FIG. 385 is simply conceptual. A resistor 531 forms a Vs voltage from the Vp voltage. This Vs voltage is applied to each source signal line 18 by controlling the switch 641. The other points are the same as those of the inspection method of the present invention described above, and thus the description thereof is omitted.
[1622]
In the above embodiment, the inspection method in the pixel configuration of FIG. 357 has been described. However, the present invention is not limited to this, and the inspection method of the present invention can be implemented in other pixel configurations.
[1623]
FIG. 386 shows a current mirror type pixel configuration (see also FIG. 38 and its description). In the inspection of the pixel configuration in FIG. 386, first, a Vs voltage equal to or higher than the Vt voltage of the TFT 11b is applied to the source signal line 18. Further, an ON voltage is applied to the gate signal lines 17a and 17b, the TFTs 11c and 11d are turned on, and a Vs voltage is written to the gate terminal of the TFT 11b (FIG. 388 (a)). Next, an off voltage is applied to the gate signal line 17b to turn off the TFT 11d. Then, as shown in FIG. 387, a current path of Vdd terminal → TFT 11b → EL element 15 → Vss terminal is generated, and the EL element 15 is turned on. Therefore, a lighting inspection of the EL element 15 can be performed. Further, as illustrated in FIG. 388 (b), a path of current Is is generated, which is Vdd terminal → TFT 11a → TFT 11c → source signal line 18. Therefore, the TFT 11a, TFT 11b, TFT 11c, TFT 11d, and EL element 15 can be inspected.
[1624]
FIG. 389 shows a voltage-driven pixel configuration. In this configuration, the voltage applied to the source signal line 18 is written in the gate terminal of the driving TFT 11a by the TFT 11b, and a current corresponding to this voltage is applied to the EL element 15. The difference from the conventional voltage-driven 2-TFT pixel configuration is that a reset TFT 11e is added (formed or arranged) (see also FIG. 44 and its description).
[1625]
As shown in FIG. 389, the TFT 11b is turned on by applying an on voltage to the gate signal line 17a, and the TFT 11e is turned off by applying an off voltage to the gate signal line 17b. Therefore, as shown in FIG. 390 (a), the Vs voltage is written to the gate terminal of the driving TFT 11a. Next, as shown in FIG. 390 (b), if the application of the Vs voltage to the source signal line 18 is stopped, the connection is made to the constant current circuit, and the ON voltage is applied to the gate signal line 17b, the Vdd terminal → TFT 11a → A path of current Is is generated from TFT 11e → TFT 11b → source signal line 18. Therefore, the TFT 11a, TFT 11b, TFT 11e, and EL element 15 can be inspected.
[1626]
In the embodiment of FIG. 390, the Vss terminal is left open (high impedance state) in order to block the current flowing through the EL element 15. Alternatively, the voltage at the Vss terminal is set high so as not to flow into the EL element 15. Alternatively, when the EL element 15 is not formed in the array state, the inspection method of the present invention can be implemented because the drain (D) terminal and the Vss terminal of the driving TFT 11a are in a high impedance state. The above matters are the same in other inspection methods of the present invention.
[1627]
As shown in FIG. 391, a better inspection can be realized with the pixel configuration of FIG. As illustrated in FIG. 391, the TFT 11b and the TFT 11e are turned on by applying an on voltage to the gate signal lines 17a and 17e, and the TFT 11d is turned off by applying an off voltage to the gate signal line 17b. Therefore, as illustrated in FIGS. 392 (a) and (b), even if the EL element 15 is formed, the current path to the EL element 15 can be blocked by the TFT 11d. Therefore, a path of current Is is generated, which is Vdd terminal → TFT 11a → TFT 11e → TFT 11b → source signal line 18. Therefore, the TFT 11a, TFT 11b, TFT 11e, and EL element 15 can be inspected.
[1628]
Further, the Vdd terminal is set to Open, and the Vs voltage is applied to the source signal line 18. In addition, the TFT 11b, the TFT 11d, and the TFT 11e are turned on by applying an on voltage to the gate signal lines 17a, 17b, and 17e. Therefore, a path of current Is is generated, which is source signal line 18 → TFT 11b → TFT 11e → TFT 11d → EL element 15 → Vss terminal. Therefore, if the pixel is normal, the EL element 15 is turned on. Therefore, the TFT 11a, TFT 11b, TFT 11d, TFT 11e, and EL element 15 can be inspected.
[1629]
The inspection method illustrated in FIG. 393 can also be implemented. The TFT 11b is turned on by applying an on voltage to the gate signal line 17a, and the TFT 11e and TFT 11d are turned off by applying an off voltage to the gate signal lines 17b and 17e. Therefore, as shown in FIG. 393 (a), the Vs voltage is written to the gate terminal of the driving TFT 11a. Next, as shown in FIG. 393 (b), if an ON voltage is applied to the gate signal line 17b and an OFF voltage is applied to the gate signal lines 17a and 17e, the Vdd terminal → TFT11a → TFT11d → EL element 15 → Vss terminal. A path of current Ie is generated. Therefore, the TFT 11a, TFT 11b, TFT 11d, TFT 11e, and EL element 15 can be inspected.
[1630]
If TFT 11f is added as shown in FIG. 394 in addition to FIG. 386, the driving TFT 11b can also be inspected in the pixel configuration of the current mirror. The TFT 11 f has a source (S) terminal connected to the anode terminal of the EL element 15 and a drain (D) terminal connected to one terminal of the capacitor 19. The gate terminal of the TFT 11f is connected to the gate signal line 17c.
[1631]
As shown in FIG. 394, an on voltage is applied to the gate signal lines 17a and 17b, and an off voltage is applied to the gate signal line 17c. The TFT 11c and TFT 11d are turned on, and the TFT 11f is turned off. In this state, a Vs voltage is applied from the source signal line 18 to the gate (G) terminal of the driving TFT 11b. In the month, as shown in FIG. 395, an on-voltage is applied to the gate signal line 17c to turn on the TFT 11f. Then, a path of current Is is generated, which is Vdd terminal → TFT 11b → TFT 11f → TFT 11d → TFT 11c → Source signal line 18. Therefore, inspection of the TFT 11a, TFT 11b, TFT 11d, TFT 11e, and TFT 11f can be performed.
[1632]
In this state, as shown in FIG. 396, if the Vdd terminal is set to Open and the Vs voltage is applied to the source signal line 18, the source signal line 18 → TFT11c → TFT11d → TFT11f → EL element 15 → Vss terminal. A path of current Is is generated. A lighting inspection of the EL element can be realized. Therefore, inspection of the TFT 11a, TFT 11b, TFT 11d, TFT 11e, TFT 11f, and EL element 15 can be performed.
[1633]
Next, examples of the display device of the present invention that implements the driving system of the present invention will be described. FIG. 157 is a plan view of a mobile phone as an example of an information terminal device. An antenna 1571, a numeric keypad 1572, and the like are attached to the housing 1573. 1572 and the like are display color switching keys, power on / off, and frame rate switching keys.
[1634]
When the key 1572 is pressed once, the display color is set to the 8-color mode, then when the same key 1572 is pressed, the display color is set to the 4096 color mode, and when the key 1572 is pressed further, the display color is set to the 260,000 color mode. But you can. The key is a toggle switch that changes the display color mode each time it is pressed. In addition, you may provide the change key with respect to a display color separately. In this case, there are three (or more) keys 1572.
[1635]
  The key 1572 may be a push switch, a mechanical switch such as a slide switch, or may be switched by voice recognition or the like. For example, 4096 colorsChange toVoice inputCarried outFor example, the display color displayed on the display screen 50 of the display panel can be changed by voice input to the receiver as “high quality display”, “4096 color mode” or “low display color mode”. . This can be easily realized by adopting the current speech recognition technology.
[1636]
Further, the display color may be switched electrically, or may be a touch panel that is selected by touching a menu displayed on the display unit 50 of the display panel. Further, it may be configured to be switched by the number of times the switch is pressed, or to be switched by rotation or direction like a click ball.
[1637]
Although 1572 is a display color switching key, it may be a key for switching the frame rate. Moreover, it is good also as a key etc. which switch a moving image and a still image. A plurality of requirements such as a moving image, a still image, and a frame rate may be switched at the same time. Alternatively, the frame rate may be changed gradually (continuously) as long as the pressure is kept pressed. This case can be realized by making the resistor R of the capacitor C and the resistor R constituting the oscillator a variable resistor or an electronic volume. The capacitor can be realized by using a trimmer capacitor. Alternatively, a plurality of capacitors may be formed on the semiconductor chip, one or more capacitors may be selected, and these may be connected in parallel in a circuit.
[1638]
Further, an embodiment in which the EL display panel, the EL display device, or the driving method of the present invention is employed will be described with reference to the drawings.
[1639]
FIG. 158 is a cross-sectional view of the viewfinder in the embodiment of the present invention. However, it is schematically drawn for easy explanation. In addition, there are parts that are partially enlarged or reduced, and some parts are omitted. For example, in FIG. 158, the eyepiece cover is omitted. The above also applies to other drawings.
[1640]
The back surface of the body 1573 is dark or black. This is because stray light emitted from the EL display panel (display device) 1574 is diffusely reflected on the inner surface of the body 1573 to prevent a decrease in display contrast. Further, a phase plate (λ / 4 plate or the like) 108, a polarizing plate 109, or the like is disposed on the light emission side of the display panel. This is also explained in FIG. 10 and FIG.
[1641]
A magnifying lens 1582 is attached to the eyepiece ring 1581. The observer adjusts the eyepiece ring 1581 so that the display screen 50 of the display panel 1574 is in focus by changing the insertion position of the eyepiece ring 1581 in the body 1573.
[1642]
Further, if the positive lens 1583 is disposed on the light emission side of the display panel 1574 as necessary, the principal ray incident on the magnifying lens 1582 can be converged. Therefore, the lens diameter of the magnifying lens 1582 can be reduced, and the viewfinder can be downsized.
[1643]
FIG. 159 is a perspective view of the video camera. The video camera includes a photographic (imaging) lens unit 1592 and a video or camera body 1573, and the photographic lens unit 1592 and the viewfinder unit 1573 are back to back. An eyepiece cover is attached to the viewfinder (see also FIG. 158) 1573. An observer (user) observes the screen 50 of the display panel 1574 from the eyepiece cover portion.
[1644]
On the other hand, the EL display panel of the present invention is also used as a display monitor. The display unit 50 can freely adjust the angle at a fulcrum 1591. When the display unit 50 is not used, it is stored in the storage unit 1593.
[1645]
The switch 1594 is a changeover or control switch that performs the following functions. A switch 1594 is a display mode switching switch. The switch 1594 is preferably attached to a mobile phone or the like. The display mode changeover switch 1594 will be described.
[1646]
As one of the driving methods of the present invention, there is a method in which an N-fold current is supplied to the EL element 15 to light it for a period of 1 / M of 1F. The brightness can be changed digitally by changing the lighting period. For example, assuming that N = 4, a current that is four times as large as the EL element 15 is passed. If the lighting period is set to 1 / M and M = 1, 2, 3, and 4 are switched, the brightness can be switched from 1 to 4 times. In addition, you may comprise so that it can change with M = 1, 1.5, 2, 3, 4, 5, 6, etc.
[1647]
The above switching operation is a configuration in which the display screen 50 is displayed very brightly when the power of a mobile phone, a monitor, etc. is turned on, and the display brightness is reduced to save power after a certain period of time. Used for. It can also be used as a function for setting the brightness desired by the user. For example, when outdoors, the screen is very bright. This is because the surroundings are bright outdoors and the screen cannot be seen at all. However, if the display is continued with high luminance, the EL element 15 deteriorates rapidly. For this reason, when it is very bright, it is configured to return to normal luminance in a short time. Further, in the case of displaying with high brightness, the display brightness can be increased by the user pressing the button.
[1648]
Therefore, it is preferable that the user can be switched with the button 1594, can be automatically changed in the setting mode, or can be automatically switched by detecting the brightness of external light. Further, it is preferable that the display brightness is set to 50%, 60%, and 80% and can be set by the user.
[1649]
The display screen 50 is preferably a Gaussian distribution display. The Gaussian distribution display is a method in which the brightness at the center is bright and the periphery is relatively dark. Visually, if the central part is bright, it is felt bright even if the peripheral part is dark. According to the subjective evaluation, if the peripheral part keeps 70% of brightness compared to the central part, it is visually inferior. Even if the brightness is further reduced to 50% luminance, there is almost no problem. In the self-luminous display panel of the present invention, the above-described N-fold pulse driving (a method in which an N-fold current is supplied to the EL element 15 and the light is lit for 1 / M of 1F) is used from the top to the bottom of the screen. A Gaussian distribution is generated in the direction.
[1650]
Specifically, the value of M is increased at the top and bottom of the screen, and the value of M is decreased at the center. This is realized by modulating the operation speed of the shift register of the gate driver circuit 12 or the like. The left and right brightness modulation of the screen is generated by multiplying the table data and the video data. With the above operation, when the peripheral luminance (angle of view 0.9) is 50%, the power consumption can be reduced by about 20% compared to the case of 100% luminance. When the peripheral luminance (angle of view 0.9) is 70%, the power consumption can be reduced by about 15% compared to the case of 100% luminance.
[1651]
It is preferable to provide a changeover switch or the like so that the Gaussian distribution display can be turned on and off. This is because, for example, when the Gaussian display is used outdoors, the periphery of the screen cannot be seen at all. Therefore, it is preferable that the user can be switched with a button, can be automatically changed in a setting mode, or can be switched automatically by detecting the brightness of external light. In addition, it is preferable that the peripheral brightness is set to 50%, 60%, and 80% so that the user can set it.
[1652]
In a liquid crystal display panel, a fixed Gaussian distribution is generated by a backlight. Therefore, the Gaussian distribution cannot be turned on / off. The fact that the Gaussian distribution can be turned on / off is an effect peculiar to a self-luminous display device.
[1653]
Further, when the frame rate is predetermined, flicker may occur due to interference with the lighting state of an indoor fluorescent lamp or the like. That is, when the fluorescent lamp is lit at an alternating current of 60 Hz, if the EL display element 15 operates at a frame rate of 60 Hz, a slight interference occurs and the screen feels slowly blinking. There is. To avoid this, change the frame rate. The present invention adds a frame rate changing function. In addition, the N or M value can be changed in N-fold pulse driving (a method in which an N-fold current is supplied to the EL element 15 and lighted only for a period of 1 / M of 1F).
[1654]
The above functions can be realized by the switch 1594. The switch 1594 switches and realizes the above-described functions by holding down a plurality of times according to the menu of the display screen 50.
[1655]
Needless to say, the above items are not limited to mobile phones but can be used for televisions, monitors, and the like. In addition, it is preferable to display an icon on the display screen so that the user can immediately recognize the display state. The above matters are the same for the following items.
[1656]
The EL display device and the like of this embodiment can be applied not only to a video camera but also to an electronic camera, a still camera, or the like as shown in FIG. The display device is used as a monitor 50 attached to the camera body 1601. In addition to the shutter 1603, a switch 1594 is attached to the camera body 1601.
[1657]
The above is the case where the display area of the display panel is relatively small, but the display screen 50 tends to bend when the display area is larger than 30 inches. As a countermeasure, in the present invention, an outer frame 1611 is attached to the display panel as shown in FIG. 161, and the outer frame 1611 is attached by a fixing member 1614 so that it can be suspended. The fixing member 1614 is used to attach to a wall or the like.
[1658]
However, as the screen size of the display panel increases, the weight increases. Therefore, a leg mounting portion 1613 is disposed on the lower side of the display panel so that the weight of the display panel can be held by the plurality of legs 1612.
[1659]
The leg 1612 can move left and right as shown in A, and the leg 1612 can be contracted as shown in B. Therefore, the display device can be easily installed even in a narrow place.
[1660]
In the television of FIG. 161, the screen surface is covered with a protective film (or a protective plate). This is for the purpose of preventing an object from hitting the surface of the display panel and damaging it. An AIR coat is formed on the surface of the protective film, and the surface is embossed to prevent external conditions (external light) from appearing on the display panel.
[1661]
A certain space is arranged by spreading beads or the like between the protective film and the display panel. Moreover, a fine convex part is formed in the back surface of a protective film, and space is hold | maintained between a display panel and a protective film with this convex part. By holding the space in this way, the impact from the protective film is suppressed from being transmitted to the display panel.
[1662]
It is also effective to place or inject an optical binder such as a liquid such as alcohol or ethylene glycol or a solid resin such as an epoxy resin between the protective film and the display panel. This is because interface reflection can be prevented and the optical binder functions as a buffer material.
[1663]
Examples of the protective film include a polycarbonate film (plate), a polypropylene film (plate), an acrylic film (plate), a polyester film (plate), and a PVA film (plate). Needless to say, other engineering resin films (ABS and the like) can be used. Moreover, what consists of inorganic materials, such as tempered glass, may be used. The same effect can be obtained by coating the surface of the display panel with an epoxy resin, a phenol resin, or an acrylic resin with a thickness of 0.5 mm or more and 2.0 mm or less instead of disposing the protective film. It is also effective to emboss the surface of these resins.
[1664]
It is also effective to coat the surface of the protective film or coating material with fluorine. This is because the dirt on the surface can be easily wiped off with a detergent or the like. Further, the protective film may be formed thick and may also be used as a front light.
[1665]
There are outdoor and indoor environments using an EL display panel. Indoors, since the ambient illuminance is low, the brightness of the display screen 50 may be 100 (nt) or less. Since it is irradiated with sunlight outdoors, 400 (nt) or more is necessary. Further, in the EL display panel, since the cathode electrode 106 is formed of a metal thin film such as Al, a phenomenon that an external scene or a user is reflected on the cathode electrode 106 occurs, and the display screen 50 becomes difficult to see. In order to prevent reflection, a circularly polarizing plate 144 (polarizing plate + λ / 4 plate) or a polarizing plate (polarizing film) may be disposed on the light exit side of the display screen 50. However, when a circularly polarizing plate or the like is disposed, 1/2 or more of the light emitted from the display panel is absorbed by the polarizing plate, and the display screen 50 becomes dark. The reflection depends on the usage environment, and the circularly polarizing plate 144 is not used, and if the display screen 50 is bright, the display screen 50 is often easy to see.
[1666]
FIG. 402 and the like are configurations that solve this problem. The drawing is an image of the mobile phone described in FIG. 157, but the present invention is not limited to this, and the viewfinder in FIG. 158, the video equipment in FIGS. 159 and 160, the television in FIG. It can also be applied to.
[1667]
The configuration of FIGS. 402 and 404 is that a circularly polarizing plate (a polarizing plate is highly effective) 4021 that can be attached to and detached from the display screen 50 is added. When the circularly polarizing plate 4021 is disposed on the display screen 50 (light emission side) of the EL display panel 1574, reflection is suppressed. When the circularly polarizing plate is removed from the display screen 50 (light emission side) of the EL display panel 1574, the display screen 50 becomes twice or more brighter.
[1668]
In the display device of FIG. 402 (FIG. 157), the main screen 50 is configured by the EL display device 1574 of the present invention. A liquid crystal display device (liquid crystal display panel) 4033 as a sub display device is arranged or formed back-to-back with the EL display device 1574. A backlight 4031 having a white LED is disposed on the back surface of the liquid crystal display device 4033. Note that in FIG. 144, components that are not necessary for the description are not shown for ease of description. However, it may be folded. It goes without saying that a keyboard or the like may be additionally attached.
[1669]
The user observes only one of the display screen of the sub liquid crystal display device 4033 and the display screen 50 of the EL display device 1574 at a time. When the circularly polarizing plate 4021 is configured as shown in FIG. 403 (a), a λ / 4 plate (film) is disposed on the EL display device 1574 side, and a polarizing plate is disposed on the outside.
[1670]
The circularly polarizing plate 4021 is configured to be able to rotate 360 degrees at two fulcrums 1591 (1591a and 1591b). The fulcrum 1591a and the fulcrum 1591b are connected by a support member 4032. That is, the circularly polarizing plate 4021 can be disposed on the display screen 50 side of the EL display device 1574 as shown in FIG. Further, a circularly polarizing plate 4021 can be disposed on the liquid crystal display device 4033 side as shown in FIG. Note that FIG. 403 (b) illustrates a state in the middle of the transition from the state of FIG. 403 (a) to the state of FIG. 403 (c).
[1671]
A user of the apparatus of FIG. 402 can observe the screen 50 of the EL display apparatus 1574 in two states. One is a state in which a circularly polarizing plate 4021 is arranged on the display screen 50 of the EL display device 1574 as shown in FIG. There is no reflection and a good image display can be observed. The other is the state shown in FIG. 403 (b) or FIG. 403 (c). There is no circularly polarizing plate 4021 on the EL display device 1574, and a bright screen 50 can be observed. The user can freely change the state of FIG. 403 (a) and the state of FIG. 403 (c) by moving the circularly polarizing plate 4021. Other points (items related to the EL display device, etc.) have been described (or will be described) with reference to FIG.
[1672]
FIG. 403 shows a configuration in which the circularly polarizing plate 4021 is disposed on the EL display device 1574 by moving the circularly polarizing plate 4021 attached to the support member 4032. FIG. 404 shows a structure in which the circularly polarizing plate 4021 is arranged on the EL display device 1574 by inserting (removing) the circularly polarizing plate 4021.
[1673]
In FIG. 403, a transparent cover 4041 is disposed on the light emission side of the EL display device 1574. The transparent cover 4041 is made of an acrylic resin, and an AIR coat for preventing reflection is formed on the surface (this structure is a two-layer or three-layer structure described earlier, and thus the description is omitted). In addition, a hard coat made of UV resin having a hardness of 6H or more is formed or configured in order to prevent the surface from being mechanically scratched.
[1673]
An insertion portion (space) 4042 is disposed between the transparent cover 146 and the EL display device 1574. Reflection prevention can be implemented by inserting a circularly polarizing plate 4021 into the insertion portion 4042 as necessary. The other points are the same as those in FIGS. 402 and 403, and a description thereof will be omitted.
[1675]
Since the light emitted from the EL element 15 of the EL display device 1574 has no directivity, this light is emitted to an external space through the substrate 71 on which the EL element is formed. Therefore, when light is emitted into a space (refractive index 1.0) from a substrate with a high refractive index (refractive index is about 1.5), 2/3 of the light is above the critical angle based on Snell's law, It is not emitted into the space (that is, 2/3 of the light generated by the EL element 15 cannot be emitted from the substrate 71). The light confined in the substrate 71 is irregularly reflected in the substrate 71 and becomes halation, which lowers the display contrast of the EL display device. In addition, it is not preferable because it causes heat generation.
[1676]
In FIG. 405 and the like, light from the EL element 15 that is irregularly reflected by the substrate 71 or the like is used as illumination light for a button. Note that illumination of buttons and the like is not limited to light from the EL display device 1574, and illumination light such as a white LED may be separately provided, and light from the EL display device 1574 may be used as an auxiliary. Note that it is preferable that the user can switch between using a white LED illumination light or using only the illumination light from the EL display device 1574 with a button or the like.
[1679]
In FIG. 405, an EL display device 1574 is attached to the light guide plate 4054. Alternatively, the substrate that functions as the light guide plate 4054 and the EL display device 1574 are integrally formed. For example, instead of separately providing the light guide plate 4054, the sealing substrate 85 of the EL display device 1574 functions as a light guide plate. The light guide plate 4054 imagines a transparent substrate, but is not limited to this, and may be a plate of aluminum or the like. Further, the light guide portion does not need to be formed of resin, and may be air (that is, only the aluminum reflecting portion 4052 is provided). In the case where the light guide plate 4054 is a sealing substrate (lid) 85, 1574 in FIG.
[1678]
A reflective film (reflecting portion) 4052 is formed, configured, or arranged around the light guide plate 4054 (a region where light effective for image display does not pass and a region where light effective for illumination such as buttons does not pass). Yes. The reflective film may be a thin film formed by vapor deposition of aluminum, silver or the like, or a reflective plate of aluminum, silver or the like may be attached or disposed with an adhesive or the like. In addition, it is not limited to reflecting light, but may be a material (light diffusing material) or a structure that diffuses light. Examples of the light diffusing material include a structure in which fine powder of titanium oxide is applied, oval glass, and the like. These may be applied, or a sheet made of a light diffusing material may be attached. In addition, as the light guide plate 4054, a light diffusing material filled or diffused may be used. In addition, the light guide plate 4054 may be a light reflecting material filled or diffused.
[1679]
Light 4053 a emitted from the EL element 15 (not shown) becomes display light of the EL display device 1574 and contributes as the display screen 50. On the other hand, the light 4053 c having a critical angle or more is transmitted through the light guide plate 4054. Note that a reflective film 4052 is also preferably formed on the back surface of the IC 12 (14). This is to prevent malfunction caused by stray light 4053c entering the IC.
As shown in FIG. 10, when the cathode electrode 106 made of a metal thin film is formed in front of the display area, the light 4053c is not generated (there is weak light due to irregular reflection). Therefore, the cathode electrode 106 is formed of a thin aluminum thin film so that the cathode electrode 106 is in a semi-transparent state, and in order to further reduce the resistance value of the cathode electrode 106, the aluminum cathode electrode 106 is made of transparent material made of ITO or IZO. A thin film is laminated. Alternatively, a fine opening is formed in the cathode electrode 106. However, practically, the substrate 71 and the sealing substrate (lid) 85 are disposed in close contact, and the sneak light 4053c is generated from the location where the sealing substrate 85 is attached to the substrate 71.
[1680]
The light 4053 c is reflected by the reflective film 4052 and guided through the light guide plate 4054. Light 4053c is emitted from an opening 4051 in which a button 1572 (see FIGS. 57 and 402) is disposed. This emitted light becomes illumination light for the button 1572 and the like. As described above, the present invention transmits light that is not used as an image display by the EL display device 1574, and uses the transmitted light as illumination light for other illumination members.
[1681]
FIG. 406 shows a configuration in which a light diffusing portion (light diffusing member) 4061 is arranged in the vicinity of the illumination target (button 1572 in FIG. 406). The vicinity corresponds to the back surface of the object to be illuminated, the reflective surface 4052 in FIG. 406, the surface of the light guide plate 4054, or the like. Light 4053c incident on the light diffusion portion 4061 is scattered, and the scattered light 4053b efficiently enters the opening 4051 for illumination. In FIG. 406, the light diffusing portion 4061 is formed or arranged. However, the present invention is not limited to this, and a concavo-convex portion or an inclined portion is formed or configured on the reflective film (reflecting surface) 4052, and the concavo-convex portion or the inclined portion is formed. It goes without saying that the traveling direction of the light 4053c incident on the portion or the like may be changed to be incident on the opening 4051.
[1682]
In FIG. 406 and the like, light 4053c is used as illumination light for the button 1572 and the like. This light can also be used as illumination light for the liquid crystal display panel 4033 and the like. The liquid crystal display panel is not a self-luminous device, but a backlight 4031 is required for image display as shown in FIG. That is, the light 4053c is used as the backlight of the liquid crystal display panel 4033. Note that the liquid crystal display panel 4033 is not limited to being illuminated only with the light 4053c, and a separate backlight 4031 may be provided and the light 4053c may be used supplementarily. Whether or not to turn on the backlight 4031 can be switched by the user.
[1683]
In FIG. 407, a liquid crystal display panel 4033 serving as a sub display device disposed on the back surface of the EL display device 1574 is illuminated using light 4053c emitted from the EL element 15 (not shown).
[1684]
In FIG. 405, the EL display device 1574 and the light guide plate 4054 are integrally configured, but the present invention is not limited to this. As shown in FIG. 408, an EL display device 1574 and a light guide plate 4054a (or a sealing lid 85) are integrally formed, and a separate light guide plate 4054b is provided. It may be connected with an adhesive or the like.
[1686]
In FIG. 407, light 4053c generated from the EL element 15 is used for illuminating the liquid crystal display panel 4033 for image display. However, the present invention is not limited to this. For example, as illustrated in FIG. 409, an EL backlight 4092 may be formed or disposed on the EL display panel 1574 as a backlight (for illumination) of the liquid crystal display panel 4033. The EL backlight 4092 is formed on the substrate 71 simultaneously with the EL element 15 for image display. For example, when the EL element 15 material is a low molecular EL material, the EL element 15 in the image display region 4093 is formed simultaneously with the EL element 15 in the EL backlight 4092 by mask vapor deposition. The EL backlight 4092 need not have the pixels 16 formed in a matrix. In addition, the active matrix type may not be used (of course, the EL elements 15 may be formed in a matrix shape or an active matrix type). In the present invention, the EL backlight 4092 is formed in a stripe shape and is a simple type.
[1686]
The EL backlight 4092 need not emit white light. It may be a single color. In the case of a single color, the display image on the liquid crystal display panel 4033 is a single color display. However, it is preferable to use a plurality of colors for the EL backlight 4033 because the display color of the liquid crystal display panel 4033 can be changed in various ways.
[1687]
In order to prevent the light emitted from the EL backlight 4092 from being seen by the user, as shown in FIG. 409, a light shielding film 4091 (light shielding means, light absorbing means) is formed or arranged on one light emitting side. It is preferable. By forming an opening in part of the light-shielding film 4091, it can be used as an indicator (display) whether or not the EL backlight 4092 is lit. This display can be formed into a character shape, a circular shape, or the like by processing the light shielding film 4091.
[1688]
In the embodiment of FIG. 409, the EL backlight 4092 and the image display area 4093 are formed at the same time. However, the present invention is not limited to this, and they may be formed separately. Further, the EL backlight 4092 and the EL display panel 1574 may be separately manufactured and attached.
[1688]
In order to take measures against heat dissipation of the EL display device, the configuration shown in FIGS. 424 and 426 is adopted, and as shown in FIG. 427, an air hole (air passage) 4271 is provided between the EL display devices. It may be formed or arranged.
[1690]
It goes without saying that the display panel according to the embodiment of the present invention can be effectively combined with a three-side free configuration. In particular, the three-side free configuration is effective when the pixel is manufactured using amorphous silicon technology. In addition, in a panel formed by amorphous silicon technology, it is not possible to perform process control of characteristic variations of transistor elements. Therefore, it is preferable to perform N-fold pulse driving, reset driving, dummy pixel driving, and the like of the present invention. That is, the transistor 11 and the like in the present invention are not limited to those using polysilicon technology, but may be those using amorphous silicon. That is, the transistor 11 constituting the pixel 16 in the display panel of the present invention may be a transistor formed by using amorphous silicon technology. Needless to say, the gate driver circuit 12 and the source driver circuit 14 may also be formed or configured using amorphous silicon technology.
[1691]
Note that the N-fold pulse driving of the present invention (FIGS. 13, 16, 19, 20, 22, 24, 30 and the like) or the like is performed more than the display panel by forming the transistor 11 using low-temperature polysilicon technology. This is effective for a display panel in which the transistor 11 is formed by amorphous silicon technology. This is because the characteristics of adjacent transistors in the amorphous silicon transistor 11 are substantially the same. Therefore, even when driving with the added current, the driving current of each transistor is almost the target value (in particular, the N-fold pulse driving in FIGS. 22, 24, and 30 is a pixel configuration of a transistor formed of amorphous silicon). Effective).
[1692]
The driving method and driving circuit of the present invention described in this specification, such as duty ratio control driving, reference current control, and N-fold pulse driving, are not limited to the driving method and driving circuit of the organic EL display panel. Needless to say, the present invention can be applied to other displays such as a field emission display (FED) as shown in FIG.
[1693]
In the FED of FIG. 173, electron emission protrusions 1733 (corresponding to the pixel electrode 105 in FIG. 10) that emit electrons in a matrix are formed on the substrate 71. A holding circuit 1734 for holding image data from the video signal circuit 1732 (corresponding to the source driver circuit 14 in FIG. 1) is formed in the pixel (corresponding to a capacitor in FIG. 1). A control electrode 1731 is disposed on the front surface of the electron emission protrusion 1733. A voltage signal is applied to the control electrode 1731 by an on / off control circuit 1735 (which corresponds to the gate driver circuit 12 in FIG. 1).
[1694]
  If the peripheral circuit is configured as shown in FIG. 174 with the pixel configuration of FIG. 173, duty ratio control driving or N-fold pulse driving can be performed. An image data signal is applied from the video signal circuit 1732 to the source signal line 18. The pixel 16 selection signal is applied from the on / off control circuit 1735a to the selection signal line 2173, the pixels 16 are sequentially selected, and image data is written. Further, an on / off signal is applied to the on / off signal line 1742 from the on / off control circuit 1735b,FED pixelsIs turned on / off (duty ratio control).
[1695]
The technical idea described in the embodiments of the present invention can be applied to a video camera, a projector, a stereoscopic television, a projection television, and the like. The present invention can also be applied to a viewfinder, a mobile phone monitor, a PHS, a portable information terminal and its monitor, a digital camera and its monitor.
[1696]
The present invention can also be applied to an electrophotographic system, a head mounted display, a direct view monitor display, a notebook personal computer, a video camera, and an electronic still camera. The present invention can also be applied to an automatic cash drawer monitor, public telephone, videophone, personal computer, wristwatch, and display device thereof.
[1697]
Furthermore, it goes without saying that the present invention can be applied or applied to a display monitor for home appliances, a pocket game device and its monitor, a backlight for a display panel, or a lighting device for home use or business use. The lighting device is preferably configured so that the color temperature can be varied. In this case, the color temperature can be changed by forming RGB pixels in a stripe or dot matrix form and adjusting the current flowing through them. It can also be applied to display devices such as advertisements or posters, RGB traffic lights, warning indicator lights, and the like.
[1698]
The organic EL display panel is also effective as a light source for the scanner. Using an RGB dot matrix as a light source, the object is irradiated with light to read an image. Of course, it goes without saying that it may be monochromatic. Moreover, it is not limited to an active matrix, A simple matrix may be sufficient. If the color temperature can be adjusted, the image reading accuracy can be improved.
[1699]
The organic EL display device is also effective for the backlight of the liquid crystal display device. The RGB pixels of the EL display device (backlight) are formed in a stripe shape or a dot matrix shape, and the color temperature can be changed by adjusting the current passed through them, and the brightness can be easily adjusted. In addition, since it is a surface light source, a Gaussian distribution that brightens the central part of the screen and darkens the peripheral part can be easily configured. It is also effective as a backlight for a field sequential type liquid crystal display panel that alternately scans R, G, and B light. Further, even if the backlight blinks, it can be used as a backlight of a liquid crystal display panel for displaying moving images by inserting black.
[1700]
【The invention's effect]
[1701]
Of the present inventionELDisplay deviceAnd driving method thereofExhibits distinctive effects according to the respective configurations such as high image quality, good moving image display performance, low power consumption, low cost, and high brightness.
[1702]
Note that if the present invention is used, a low power consumption information display device or the like can be configured, so that power is not consumed. Moreover, since it can be reduced in size and weight, resources are not consumed. Further, even a high-definition display panel can be sufficiently handled. Therefore, it is friendly to the global environment and space environment.
[Brief description of the drawings]
FIG. 1 is a pixel configuration diagram of a display panel of the present invention.
FIG. 2 is a pixel configuration diagram of a display panel of the present invention.
FIG. 3 is an explanatory diagram of the operation of the display panel of the present invention.
FIG. 4 is an explanatory diagram of the operation of the display panel of the present invention.
FIG. 5 is an explanatory diagram of a driving method of a display device of the present invention.
FIG. 6 is a configuration diagram of a display device of the present invention.
FIG. 7 is an explanatory diagram of a method for manufacturing a display panel of the present invention.
FIG. 8 is a configuration diagram of a display device of the present invention.
FIG. 9 is a configuration diagram of a display device of the present invention.
FIG. 10 is a cross-sectional view of a display panel of the present invention.
FIG. 11 is a cross-sectional view of a display panel of the present invention.
FIG. 12 is an explanatory diagram of a display panel of the present invention.
FIG. 13 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 14 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 15 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 16 is an explanatory diagram representing a driving method of a display device of the present invention.
17 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 18 is an explanatory diagram representing a driving method of a display device of the present invention.
19 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 20 is an explanatory diagram of a driving method of a display device of the present invention.
FIG. 21 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 22 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 23 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 24 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 25 is an explanatory diagram representing a driving method of a display device of the present invention.
26 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 27 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 28 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 29 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 30 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 31 is an explanatory diagram representing a driving method of a display device of the present invention.
32 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 33 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 34 is a block diagram of a display device of the present invention.
FIG. 35 is an explanatory diagram representing a driving method of a display device of the present invention.
36 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 37 is a block diagram of a display device of the present invention.
FIG. 38 is a pixel configuration diagram of a display panel of the present invention.
FIG. 39 is an explanatory diagram representing a driving method of a display device of the present invention.
FIG. 40 is a structural diagram of a display device of the present invention.
FIG. 41 is a structural diagram of a display device of the present invention.
FIG. 42 is a pixel configuration diagram of a display panel of the present invention.
FIG. 43 is a pixel configuration diagram of a display panel of the present invention.
44 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
45 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
46 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 47 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 48 is an explanatory diagram of a drive circuit according to the present invention.
49 is an explanatory diagram of a drive circuit according to the present invention. FIG.
FIG. 50 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 51 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 52 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 53 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 54 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 55 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 56 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 57 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 58 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 59 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 60 is an explanatory diagram of a drive circuit according to the present invention.
61 is an explanatory diagram of a drive circuit according to the present invention. FIG.
FIG. 62 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 63 is an explanatory diagram of a drive circuit according to the present invention;
FIG. 64 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 65 is an explanatory diagram of a drive circuit according to the present invention.
66 is an explanatory diagram of a drive circuit according to the present invention. FIG.
67 is an explanatory diagram of a drive circuit of the present invention. FIG.
FIG. 68 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 69 is an explanatory diagram of a drive circuit according to the present invention.
FIG. 70 is an explanatory diagram of a drive circuit according to the present invention.
71 is an explanatory diagram of a drive circuit according to the present invention; FIG.
72 is an explanatory diagram of a drive circuit according to the present invention; FIG.
FIG. 73 is an explanatory diagram of a drive circuit according to the present invention;
74 is an explanatory diagram of a drive circuit according to the present invention; FIG.
75 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
76 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
77 is an explanatory diagram of a drive circuit according to the present invention; FIG.
78 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 79 is an explanatory diagram representing a driving method of a display device of the present invention.
80 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 81 is an explanatory diagram representing a driving method of a display device of the present invention.
82 is an explanatory diagram representing a driving method of a display device of the present invention. FIG.
FIG. 83 is an explanatory diagram of a driver circuit of a display device of the present invention.
84 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
FIG. 85 is an explanatory diagram of a driver circuit of a display device of the present invention.
FIG. 86 is an explanatory diagram of a driver circuit of a display device of the present invention.
87 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
88 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
FIG. 89 is an explanatory diagram of a driver circuit of a display device of the present invention.
90 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
FIG. 91 is an explanatory diagram of a driver circuit of a display device of the present invention.
92 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
FIG. 93 is an explanatory diagram of a driver circuit of a display device of the present invention.
94 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
95 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
96 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
97 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
FIG. 98 is an explanatory diagram of a driver circuit of a display device of the present invention.
FIG. 99 is an explanatory diagram of a driver circuit of a display device of the present invention.
100 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
101 is an explanatory diagram representing a display panel driving method of the present invention. FIG.
102 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
103 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
104 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
105 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
106 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
107 is an explanatory diagram representing a display panel driving method of the present invention. FIG.
108 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
109 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
110 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
FIG. 111 is an explanatory diagram representing a driving method of a display panel of the present invention.
112 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
FIG. 113 is a pixel configuration diagram of a display panel of the present invention.
FIG. 114 is a pixel configuration diagram of a display panel of the present invention.
FIG. 115 is a pixel structure diagram of a display panel of the present invention.
FIG. 116 is a pixel structure diagram of a display panel of the present invention.
FIG. 117 is a pixel configuration diagram of a display panel of the present invention.
118 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
FIG. 119 is an explanatory diagram of a driver circuit of a display device of the present invention.
120 is an explanatory diagram of a driver circuit of a display device of the present invention. FIG.
FIG. 121 is an explanatory diagram of a driver circuit of a display device of the present invention.
FIG. 122 is an explanatory diagram of a driver circuit of a display device of the present invention.
FIG. 123 is an explanatory diagram of a driver circuit of a display device of the present invention.
FIG. 124 is an explanatory diagram of a driver circuit of a display device of the present invention.
FIG. 125 is an explanatory diagram of a display device of the present invention.
126 is an explanatory diagram of a display device of the present invention. FIG.
127 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
FIG. 128 is an explanatory diagram representing a driving method of a display panel of the present invention.
FIG. 129 is an explanatory diagram representing a driving method of a display panel of the present invention.
130 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
FIG. 131 is an explanatory diagram representing a display panel driving method of the present invention.
FIG. 132 is an explanatory diagram of a display device of the present invention.
FIG. 133 is an explanatory diagram of a display device of the present invention.
FIG. 134 is an explanatory diagram representing a display panel driving method according to the present invention.
FIG. 135 is an explanatory diagram representing a display panel driving method of the present invention.
136 is an explanatory diagram representing a display panel driving method of the present invention. FIG.
137 is an explanatory diagram representing a display panel driving method of the present invention. FIG.
138 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
139 is an explanatory diagram representing a display panel driving method according to the present invention; FIG.
FIG. 140 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 141 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 142 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 143 is an explanatory diagram representing a display panel driving method according to the present invention;
144 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
FIG. 145 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 146 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 147 is an explanatory diagram of a display device of the present invention.
FIG. 148 is an explanatory diagram of a display device of the present invention.
FIG. 149 is an explanatory diagram of a display device of the present invention.
FIG. 150 is an explanatory diagram of a display device of the present invention.
FIG. 151 is an explanatory diagram of a display device of the present invention.
FIG. 152 is an explanatory diagram of a display device of the present invention.
FIG. 153 is an explanatory diagram of a display device of the present invention.
FIG. 154 is an explanatory diagram of a display device of the present invention.
FIG. 155 is an explanatory diagram of a display device of the present invention.
FIG. 156 is an explanatory diagram of a display device of the present invention.
FIG. 157 is an explanatory diagram of a display device of the present invention.
FIG. 158 is an explanatory diagram of a display device of the present invention.
FIG. 159 is an explanatory diagram of a display device of the present invention.
FIG. 160 is an explanatory diagram of a display device of the present invention.
FIG. 161 is an explanatory diagram of a display device of the present invention.
FIG. 162 is an explanatory diagram of a display device of the present invention.
FIG. 163 is an explanatory diagram of a source driver IC (circuit) of the present invention.
164 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
165 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
166 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
167 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
168 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 169 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 170 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 171 is an explanatory diagram of a source driver IC (circuit) of the present invention.
172 is an explanatory diagram of a source driver IC (circuit) of the invention. FIG.
FIG. 173 is an explanatory diagram of a display device of the present invention.
FIG. 174 is an explanatory diagram of a display device of the present invention.
175 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
176 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
177 is an explanatory diagram of a power supply circuit of the present invention. FIG.
FIG. 178 is an explanatory diagram of a power circuit according to the present invention.
179 is an explanatory diagram of a power circuit according to the present invention. FIG.
FIG. 180 is an explanatory diagram of a power circuit according to the present invention.
FIG. 181 is an explanatory diagram of a power supply circuit of the present invention.
FIG. 182 is an explanatory diagram of a power supply circuit according to the present invention.
FIG. 183 is an explanatory diagram of a power circuit according to the present invention.
FIG. 184 is an explanatory diagram of a source driver IC (circuit) of the present invention.
185 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
186 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
187 is an explanatory diagram of a source driver IC (circuit) of the invention. FIG.
188 is an explanatory diagram of a source driver IC (circuit) of the invention. FIG.
189 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 190 is an explanatory diagram of a source driver IC (circuit) of the present invention.
191 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
192 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
193 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 194 is an explanatory diagram of a display device of the present invention.
FIG. 195 is an explanatory diagram of a display device of the present invention.
FIG. 196 is an explanatory diagram of a display device of the present invention.
FIG. 197 is an explanatory diagram of a display device of the present invention.
FIG. 198 is an explanatory diagram of a display device of the present invention.
FIG. 199 is an explanatory diagram of a display device of the present invention.
FIG. 200 is an explanatory diagram of a display device of the present invention.
FIG. 201 is an explanatory diagram of a display device of the present invention.
202 is an explanatory diagram of a display device of the present invention. FIG.
FIG. 203 is an explanatory diagram of a display device of the present invention.
FIG. 204 is an explanatory diagram of a display device of the present invention.
FIG. 205 is an explanatory diagram of a display device of the present invention.
FIG. 206 is an explanatory diagram of a display device of the present invention.
207 is an explanatory diagram of a display device of the present invention. FIG.
FIG. 208 is an explanatory diagram of a display device of the present invention.
FIG. 209 is an explanatory diagram of a display device of the present invention.
FIG. 210 is an explanatory diagram of a display device of the present invention.
FIG. 211 is an explanatory diagram of a display device of the present invention.
FIG. 212 is an explanatory diagram of a display device of the present invention.
213 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 214 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 215 is an explanatory diagram of a source driver IC (circuit) of the present invention.
216 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
217 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
218 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
219 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 220 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 221 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 222 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 223 is an explanatory diagram of a display device of the present invention.
FIG. 224 is an explanatory diagram of a display device of the present invention.
FIG. 225 is an explanatory diagram of a display device of the present invention.
226 is an explanatory diagram of a display device of the present invention. FIG.
227 is an explanatory diagram of a display device of the present invention. FIG.
228 is an explanatory diagram of a display device of the present invention. FIG.
229 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
230 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 231 is an explanatory diagram of a source driver IC (circuit) of the present invention.
232 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
233 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
234 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 235 is an explanatory diagram of a drive circuit according to the present invention;
236 is an explanatory diagram of a source driver IC (circuit) of the invention. FIG.
237 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
238 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
239 is an explanatory diagram of a driving method of the present invention. FIG.
FIG. 240 is an explanatory diagram of a driving method of the present invention.
FIG. 241 is an explanatory diagram of a driving method of the present invention.
FIG. 242 is an explanatory diagram of a driving method of the present invention.
FIG. 243 is an explanatory diagram of a driving method of the present invention.
FIG. 244 is an explanatory diagram of a driving method of the present invention.
245 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
246 is an explanatory diagram of a source driver IC (circuit) of the invention. FIG.
247 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
248 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
249 is an explanatory diagram of a source driver IC (circuit) of the invention. FIG.
FIG. 250 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 251 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 252 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 253 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 254 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 255 is an explanatory diagram of a source driver IC (circuit) of the present invention.
256 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
257 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
258 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 259 is an explanatory diagram of a display panel of the present invention.
FIG. 260 is an explanatory diagram of a display panel of the present invention.
FIG. 261 is an explanatory diagram of a display panel of the present invention.
FIG. 262 is an explanatory diagram of a display panel of the present invention.
FIG. 263 is an explanatory diagram of a display panel of the present invention.
FIG. 264 is an explanatory diagram of a display panel of the present invention.
FIG. 265 is an explanatory diagram of a display panel of the present invention.
266 is an explanatory diagram of a display panel of the present invention. FIG.
FIG. 267 is an explanatory diagram of a display panel of the present invention.
268 is an explanatory diagram of a display panel of the present invention. FIG.
FIG. 269 is an explanatory diagram of a display panel of the present invention.
270 is an explanatory diagram of a display panel of the present invention. FIG.
FIG. 271 is an explanatory diagram of a display panel of the present invention.
FIG. 272 is an explanatory diagram of a display panel of the present invention.
FIG. 273 is an explanatory diagram of a display panel of the present invention.
FIG. 274 is an explanatory diagram of a display panel of the present invention.
FIG. 275 is an explanatory diagram of a display panel of the present invention.
FIG. 276 is an explanatory diagram of a display panel of the present invention.
FIG. 277 is an explanatory diagram of a display panel of the present invention.
278 is an explanatory diagram representing a display panel driving method according to the present invention; FIG.
FIG. 279 is an explanatory diagram representing a display panel driving method according to the present invention;
280 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
FIG. 281 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 282 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 283 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 284 is an explanatory diagram representing a display panel driving method according to the present invention.
FIG. 285 is an explanatory diagram representing a driving method of a display panel of the present invention.
286 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
287 is an explanatory diagram representing a display panel driving method of the present invention. FIG.
FIG. 288 is an explanatory diagram representing a driving method of a display panel of the present invention.
FIG. 289 is an explanatory diagram representing a driving method of a display panel of the present invention.
FIG. 290 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 291 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 292 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 293 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 294 is an explanatory diagram representing a display panel driving method according to the present invention;
295 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
296 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
FIG. 297 is an explanatory diagram representing a display panel driving method according to the present invention;
298 is an explanatory diagram representing a display panel driving method according to the present invention; FIG.
299 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 300 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 301 is an explanatory diagram of a source driver IC (circuit) of the present invention.
302 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
303 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
304 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
305 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
306 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
307 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 308 is an explanatory diagram of a source driver IC (circuit) of the present invention.
309 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 310 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 311 is an explanatory diagram of a driving method of a display panel of the present invention.
FIG. 312 is an explanatory diagram representing a display panel driving method according to the present invention;
313 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
314 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
315 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
316 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
317 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
318 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
319 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 320 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 321 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 322 is an explanatory diagram of a source driver IC (circuit) of the invention.
FIG. 323 is an explanatory diagram of a source driver IC (circuit) of the present invention.
FIG. 324 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 325 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 326 is an explanatory diagram representing a display panel driving method according to an embodiment of the present invention;
327 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
328 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
329 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 330 is an explanatory diagram of a source driver IC (circuit) of the present invention.
331 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 332 is an explanatory diagram of a source driver IC (circuit) of the present invention.
333 is an explanatory diagram of a source driver IC (circuit) of the invention. FIG.
334 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
335 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
FIG. 336 is an explanatory diagram of a source driver IC (circuit) of the present invention.
337 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
338 is an explanatory diagram of a source driver IC (circuit) of the present invention. FIG.
339 is an explanatory diagram of a source driver IC (circuit) of the invention. FIG.
FIG. 340 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 341 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 342 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 343 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 344 is an explanatory diagram representing a display panel driving method according to the present invention;
345 is an explanatory diagram representing a display panel driving method of the present invention. FIG.
FIG. 346 is an explanatory diagram representing a display panel driving method according to the present invention;
347 is an explanatory diagram representing a display panel driving method of the present invention. FIG.
348 is an explanatory diagram representing a display panel driving method according to the present invention; FIG.
FIG. 349 is an explanatory diagram representing a display panel driving method according to the present invention;
350 is an explanatory diagram representing a driving method of a display panel of the present invention. FIG.
FIG. 351 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 352 is an explanatory diagram representing a driving method of a display panel of the present invention.
FIG. 353 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 354 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 355 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 356 is an explanatory diagram representing a display panel driving method according to the present invention;
FIG. 357 is an explanatory diagram of the inspection method of the present invention.
358 is an explanatory diagram of the inspection method of the present invention. FIG.
FIG. 359 is an explanatory diagram of the inspection method of the present invention.
FIG. 360 is an explanatory diagram of the inspection method of the present invention.
361 is an explanatory diagram of the inspection method of the present invention. FIG.
362 is an explanatory diagram of the inspection method of the present invention. FIG.
FIG. 363 is an explanatory diagram of the inspection method of the present invention.
364 is an explanatory diagram of the inspection method of the present invention. FIG.
FIG. 365 is an explanatory diagram of an inspection method of the present invention.
366 is an explanatory diagram of the inspection method of the present invention. FIG.
367 is an explanatory diagram of the inspection method of the present invention. FIG.
368 is an explanatory diagram of the inspection method of the present invention. FIG.
369 is an explanatory diagram of the inspection method of the present invention. FIG.
370 is an explanatory diagram of the inspection method of the present invention. FIG.
FIG. 371 is an explanatory diagram of the inspection method of the present invention.
FIG. 372 is an explanatory diagram of the inspection method of the present invention.
FIG. 373 is an explanatory diagram of the inspection method of the present invention.
FIG. 374 is an explanatory diagram of the inspection method of the present invention.
FIG. 375 is an explanatory diagram of a display panel of the present invention.
FIG. 376 is an explanatory diagram of a display panel of the present invention.
FIG. 377 is an explanatory diagram of a display panel of the present invention.
FIG. 378 is an explanatory diagram of a display panel of the present invention.
FIG. 379 is an explanatory diagram of a display panel of the present invention.
380 is an explanatory diagram of a display panel of the present invention. FIG.
FIG 381 is an explanatory diagram of a display panel of the present invention.
FIG. 382 is an explanatory diagram of a display panel of the present invention.
FIG. 383 is an explanatory diagram of a display panel of the present invention.
FIG. 384 is an explanatory diagram of the inspection method of the present invention.
FIG. 385 is an explanatory diagram of the inspection method of the present invention.
FIG. 386 is an explanatory diagram of the inspection method of the present invention.
FIG. 387 is an explanatory diagram of the inspection method of the present invention.
FIG. 388 is an explanatory diagram of the inspection method of the present invention.
FIG. 389 is an explanatory diagram of the inspection method of the present invention.
390 is an explanatory diagram of the inspection method of the present invention. FIG.
391 is an explanatory diagram of the inspection method of the present invention. FIG.
FIG. 392 is an explanatory diagram of the inspection method of the present invention.
FIG. 393 is an explanatory diagram of the inspection method of the present invention.
FIG. 394 is an explanatory diagram of the inspection method of the present invention.
FIG. 395 is an explanatory diagram of the inspection method of the present invention.
FIG. 396 is an explanatory diagram of the inspection method of the present invention.
FIG. 397 is an explanatory diagram of the inspection method of the present invention.
398 is an explanatory diagram of the inspection method of the present invention. FIG.
399 is an explanatory diagram of the inspection method of the present invention. FIG.
FIG. 400 is an explanatory diagram of the inspection method of the present invention.
FIG. 401 is an explanatory diagram of the inspection method of the present invention.
FIG. 402 is an explanatory diagram of a display device of the present invention.
FIG. 403 is an explanatory diagram of a display device of the present invention.
404 is an explanatory diagram of a display device of the present invention. FIG.
FIG. 405 is an explanatory diagram of a display device of the present invention.
406 is an explanatory diagram of a display device of the present invention. FIG.
FIG. 407 is an explanatory diagram of a display device of the present invention.
FIG. 408 is an explanatory diagram of a display device of the present invention.
FIG. 409 is an explanatory diagram of a display device of the present invention.
FIG. 410 is an explanatory diagram of a display device of the present invention.
FIG. 411 is an explanatory diagram of a display device of the present invention.
412 is an explanatory diagram of a display device of the present invention. FIG.
FIG. 413 is an explanatory diagram of a display device of the present invention.
FIG. 414 is an explanatory diagram of a display device of the present invention.
FIG. 415 is an explanatory diagram of a display device of the present invention.
FIG. 416 is an explanatory diagram of a display device of the present invention.
FIG. 417 is an explanatory diagram of a display device of the present invention.
FIG. 418 is an explanatory diagram of a display device of the present invention.
FIG. 419 is an explanatory diagram of a display device of the present invention.
FIG. 420 is an explanatory diagram of a display device of the present invention.
FIG. 421 is an explanatory diagram of a display device of the present invention.
FIG. 422 is an explanatory diagram of a display device of the present invention.
FIG. 423 is an explanatory diagram of a display device of the present invention.
FIG. 424 is an explanatory diagram of a display device of the present invention.
FIG. 425 is an explanatory diagram of a display device of the present invention.
FIG. 426 is an explanatory diagram of a display device of the present invention.
FIG. 427 is an explanatory diagram of a display device of the present invention.
FIG. 428 is an explanatory diagram of a display device of the present invention.
FIG. 429 is an explanatory diagram of a display device of the present invention.
FIG. 430 is an explanatory diagram of a display device of the present invention.
[Explanation of symbols]
11 Transistor (Thin Film Transistor)
12 Gate driver IC (circuit)
14 Source driver IC (circuit)
15 EL (element) (light emitting element)
16 pixels
17 Gate signal line
18 Source signal line
19 Storage capacity (additional capacitor, additional capacity)
50 display screen
51 Write pixel (row)
52 Non-display pixels (non-display area, non-lighting area)
53 Display pixels (display area, lighting area)
61 Shift register
62 Inverter
63 Output buffer
71 Array substrate (display panel)
72 Laser irradiation range (laser spot)
73 Positioning marker
74 Glass substrate (array substrate)
81 Control IC (circuit)
82 Power IC (circuit)
83 Printed circuit board
84 Flexible substrate
85 Sealing lid
86 Cathode wiring
87 Anode wiring (Vdd)
88 Data signal line
89 Gate control signal line
101 Bank (rib)
102 Interlayer insulation film
104 Contact connection
105 Pixel electrode
106 Cathode electrode
107 Desiccant
108 λ / 4 plate
109 Polarizing plate
111 Thin film sealing film
271 Dummy pixel (row)
341 Output stage circuit
371 OR circuit
401 Lighting control line
451 Electronic volume circuit
452 SD (source-drain) short of transistor
471, 472, 473 Current source (transistor)
481 switch (on / off means)
484 Current source (unit transistor)
483 Internal wiring
491 Electronic Volume
521 Transistor group
531 Resistance
532 decoder circuit
533 level shifter circuit
541 Raising circuit
551 D / A converter
552 operational amplifier
561 Analog switch
562 Inverter
581 Gate wiring
631 Sleep switch (reference current on / off means)
651 counter
652 NOR
653 AND
654 Current output circuit
655 switch
671 Matching circuit
681 I / O pad
691 Reference current circuit
692 Current Control Circuit
701 Temperature detection means
702 Temperature control circuit
711 Unit gate output circuit
1121 Coil (transformer)
1122 Control circuit
1123 diode
1124 capacitor
1125 resistance
1126 Transistor
1131 switching circuit (analog switch)
1251 Output switching circuit
1252 selector switch
1501 Analog switch
1502 Switch control line
1503 Connection wiring
1504 Buffer sheet (plate)
1521 inverter
1522 connection terminal
1571 antenna
1572 keys
1573 housing
1574 Display panel
1581 eyepiece ring
1582 Magnifying Lens
1583 Convex lens
1591 fulcrum (rotating part)
1592 Photography lens
1593 storage
1594 switch
1601 body
1602 Shooting unit
1603 Shutter switch
1611 Mounting frame
1612 legs
1613 Mounting base
1614 fixed part
1731 Control electrode
1732 Video signal circuit
1733 electron emission protrusion
1734 holding circuit
1735 ON / OFF control circuit
1741 Selection signal line
1742 ON / OFF signal line
1781 switch
1783 Power supply circuit
1821 switch
1831 resistance
1901 Reference current circuit
2041 Sampling point
2051 SUM circuit
2052 Comparison circuit
2061 Chassis
2062 Operation buttons
2063 Chip parts
2171 dummy transistor
2181 Subtransistor
2351 Precharge control circuit
2361 latch circuit
2362 selector circuit
2363 Precharge circuit
2591 Level shifter circuit
2611 Cascade current connection line
2621i Current input terminal
2621o Current output terminal
2631 Base anode wire
2632 Anode wiring
2633 connection terminal
2641 Connecting anode wire
2642 Common anode wire
2651 contact hole
2661 Insulating film, interlayer film, insulating means
2671 Base cathode wire
2672 Input signal line
2681 Connecting resin
2691 Light absorption film
2692 resin beads
2673 sealing resin
2701 Circuit forming part
2731 Gate voltage line
2772 Power IC control signal
2773 Gate driver circuit control signal
2951 Capacitance control line (capacitor ground)
2953 capacitance control common line
3001 Selection switch (selection means, switching means)
3311 Reference voltage circuit (reference voltage generating means)
3313 Transistor
3314 transistor
3321 Zener diode (reference voltage generating means)
3331 wiring
3332 Buffer circuit
3333 Adjustment reference voltage output wiring
3341 Adjustment reference voltage output terminal
3351 Adjustment reference voltage input wiring
3352 Reference voltage changeover switch (switching means, selection means)
3353 Adjustment reference voltage input terminal
3391 Magnification variable switch
3392 transistor
3431 Output buffer circuit
3433 Booster circuit
3591 probe (connection means)
3592 Anode terminal electrode
3593 Voltage (current) application wiring (supply wiring, transmission means)
3594 Gate driver (scan driver) control terminal (signal line, power line)
3601 Control circuit (controller, control means)
3602 camera (optical input means, optical detection means)
3604 Ammeter (Current detection means, Current measurement means)
3605 Voltage source (voltage generating means, signal generating means)
3631 Source signal line terminal electrode
3633 Check terminal electrode
3634 Short wiring
3661 Reference voltage circuit (voltage generation circuit, voltage generation means)
3662 Personal Computer (PC) (data input means, control means, data collection means)
3663 Input circuit (data input means, voltage input means)
3721 Inspection electrode
3731 Check terminal electrode
3751 Protection diode
3752 Internal wiring
3761 short circuit
3781 Short-circuit part
3821 slit
3831 laser light
3991 Voltmeter (Voltage measuring means)
4001 Signal generator (signal generating means)
4021 Circularly polarizing plate (circularly polarizing film, polarizing plate)
4031 backlight
4032 Support members
4033 LCD panel
4041 Transparent cover (light transmissive film, light transmissive plate)
4042 Insertion section
4051 opening
4052 Reflective film (reflective part, reflective means)
4053 Light (trajectory of light)
4054 Light guide (light guide slope)
4061 Light diffusion part (light diffusion material, light scattering part)
4081 Optical coupling layer (optical coupling material, optical coupling material)
4091 Light-shielding film (reflective film)
4092 EL backlight (light generating means, surface emitting source)
4093 Image display area (effective display area)
4101 Light absorption film
4102 Light absorption bank
4111 Transistor formation area (invalid area)
4121 beads
4123 Adhesive layer (adhesive)
4124 Bank material
4131 Power supply wiring
4141 Voltage supply wiring
4151 Convex
4191 Heat radiating plate (heat radiating means)
4231 Metal plate (metal sheet, heat dissipation sheet, heat dissipation plate)
4251 cathode electrode
4252 beads
4253 conductive material
4254 fixing material
4271 Air hole (air passage)
4291 Polymer EL material

Claims (10)

ＥＬ素子を有する画素がマトリックス状に表示画面の領域に配置された表示部と、前記画素に接続されたゲート信号線にオンオフ信号を印加するゲートドライバ回路と、前記画素に接続されたソース信号線に映像信号を印加するソースドライバ回路とを有し、前記画素において、前記ＥＬ素子に電流を供給する駆動用トランジスタと、前記電流経路に形成されたスイッチ用トランジスタとが形成されたＥＬ表示装置の駆動方法であって、
前記ＥＬ表示装置の前記画素に印加する信号を発生させる画像データから、前記ＥＬ素子が１フレーム期間において表示領域となる表示期間を求め、
前記画像データに、ガンマカーブにより階調変換を行い、
前記求めた表示期間が短い時の方が、前記求めた表示期間が長い時よりも、入力階調に対する出力階調のガンマカーブのｘ乗数を大きくし、
前記ゲートドライバ回路によって、前記ゲート信号線に前記オンオフ信号を印加することにより、前記スイッチ用トランジスタをオンオフさせて、前記電流を制御し、
前記ゲートドライバ回路によって、前記電流の制御により、前記表示画面に帯状の非表示領域および前記表示領域を発生させることを特徴とするＥＬ表示装置の駆動方法。A display portion in which pixels having EL elements are arranged in a matrix on a display screen region, a gate driver circuit for applying an on / off signal to a gate signal line connected to the pixel, and a source signal line connected to the pixel to have a source driver circuit for applying a video signal, in the pixel, the driving transistor supplies a current to the EL element, the current EL display device in which the switching transistor formed on the path is formed A driving method comprising:
From the image data for generating a signal to be applied to the pixel of the EL display device, determine the display period in which the EL element is Oite display area in one frame period,
The image data is subjected to gradation conversion by a gamma curve,
When the obtained display period is shorter than when the obtained display period is long , the x multiplier of the gamma curve of the output gradation with respect to the input gradation is increased,
By applying the on / off signal to the gate signal line by the gate driver circuit, the switch transistor is turned on and off to control the current,
A driving method of an EL display device, wherein the gate driver circuit generates a strip-shaped non-display area and the display area on the display screen by controlling the current . 前記ＥＬ表示装置は、外光の明るさを検出する検出手段を更に具備し、
前記検出手段の出力値により、前記非表示領域と表示領域の割合を変化あるいは前記非表示領域と表示領域の割合を調整することを特徴とする請求項１記載のＥＬ表示装置の駆動方法。The EL display device further includes detection means for detecting the brightness of external light,
2. The method of driving an EL display device according to claim 1, wherein the ratio between the non-display area and the display area is changed or the ratio between the non-display area and the display area is adjusted according to an output value of the detection means. 前記ＥＬ表示装置は、経過時間を把握する時間手段を更に具備し、
一定の時間の経過後に、前記表示画面における前記非表示領域の割合を増加させることを特徴とする請求項１記載のＥＬ表示装置の駆動方法。The EL display device further includes a time means for grasping the elapsed time,
2. The method of driving an EL display device according to claim 1, wherein the ratio of the non-display area on the display screen is increased after a predetermined time has elapsed. ユーザーの操作により、前記非表示領域と表示領域の割合を変化あるいは所定割合に調整できることを特徴とする請求項１記載のＥＬ表示装置の駆動方法。  2. The method of driving an EL display device according to claim 1, wherein a ratio between the non-display area and the display area can be changed or adjusted to a predetermined ratio by a user operation. 前記ＥＬ表示装置は、前記表示画面の領域に配置された画素に接続されたソース信号線に信号を供給するソースドライバ回路と、前記画素が形成された基板に形成され、かつ前記ソースドライバ回路の出力端子と前記ソース信号線間に配置された選択回路とを更に具備し、
前記選択回路は、前記ソースドライバ回路の出力信号を、前記複数のソース信号線から１つのソース信号線を選択して印加することを特徴とする請求項１記載のＥＬ表示装置の駆動方法。The EL display device includes a source driver circuit that supplies a signal to a source signal line connected to a pixel arranged in a region of the display screen, a substrate on which the pixel is formed, and the source driver circuit A selection circuit disposed between the output terminal and the source signal line;
2. The method of driving an EL display device according to claim 1, wherein the selection circuit selects one source signal line from the plurality of source signal lines and applies the output signal of the source driver circuit. ＥＬ素子を有する画素がマトリックス状に表示画面の領域に配置された表示部と、
前記画素に接続されたゲート信号線にオンオフ信号を印加するゲートドライバ回路と、
前記画素に接続されたソース信号線に映像信号を印加するソースドライバ回路とを具備し、
前記画素において、前記ＥＬ素子に電流を供給する駆動用トランジスタと、前記電流経路に形成されたスイッチ用トランジスタとが形成され、
前記画素に印加する信号を発生させる画像データから、前記ＥＬ素子が１フレーム期間において表示領域となる表示期間を求め、
前記画像データに、ガンマカーブにより階調変換を行い、
前記求めた表示期間が短い時の方が、前記求めた表示期間が長い時よりも、入力階調に対する出力階調のガンマカーブのｘ乗数を大きくし、
前記ゲートドライバ回路は、前記ゲート信号線に前記オンオフ信号を印加することにより、前記スイッチ用トランジスタをオンオフさせて、前記電流を制御し、
前記ゲートドライバ回路は、前記電流の制御により、前記表示画面に帯状の非表示領域および前記表示領域を発生させることを特徴とするＥＬ表示装置。A display unit in which pixels having EL elements are arranged in a region of a display screen in a matrix,
A gate driver circuit for applying an on / off signal to a gate signal line connected to the pixel;
A source driver circuit for applying a video signal to a source signal line connected to the pixel,
In the pixel, a driving transistor for supplying current to the EL element and a switching transistor formed in the current path are formed,
From the image data for generating a signal to be applied to the pixels, determine the display period in which the EL element is Oite display area in one frame period,
The image data is subjected to gradation conversion by a gamma curve,
When the obtained display period is shorter , the x multiplier of the gamma curve of the output gradation relative to the input gradation is made larger than when the obtained display period is long,
The gate driver circuit controls the current by turning on and off the switch transistor by applying the on / off signal to the gate signal line,
The gate driver circuit is controlled by the current, EL display devices, characterized in that to generate a non-display area and the display area of the strip on the display screen. 前記ＥＬ表示装置は、外光の明るさを検出する検出手段を更に具備し、
前記検出手段の出力値により、前記非表示領域と表示領域の割合を変化あるいは前記非表示領域と表示領域の割合を調整することを特徴とする請求項６記載のＥＬ表示装置。The EL display device further includes detection means for detecting the brightness of external light,
7. The EL display device according to claim 6, wherein a ratio between the non-display area and the display area is changed or a ratio between the non-display area and the display area is adjusted according to an output value of the detection means. 前記ＥＬ表示装置は、経過時間を把握する時間手段を更に具備し、
一定の時間の経過後は、前記表示画面における非表示領域の割合を増加させることにより、前記ＥＬ表示装置の表示輝度を低下させることを特徴とする請求項６記載のＥＬ表示装置。The EL display device further includes a time means for grasping the elapsed time,
The EL display device according to claim 6 , wherein the display brightness of the EL display device is decreased by increasing a ratio of a non-display area on the display screen after a predetermined time has elapsed. 前記ゲートドライバ回路への制御信号は、前記ソースドライバ回路から供給されることを特徴とする請求項６記載のＥＬ表示装置。The EL display device according to claim 6 , wherein a control signal to the gate driver circuit is supplied from the source driver circuit. 前記ＥＬ表示装置は、選択回路を更に具備し、
前記ソースドライバ回路は、半導体からなるＩＣチップであり、
前記選択回路は、前記表示領域が形成された基板にポリシリコン技術で形成され、
前記選択回路は、１つの入力端子と複数の出力端子を有し、
前記ソースドライバ回路の出力端子に、前記選択回路の入力端子が接続され、
前記選択回路の各出力端子に、前記ソース信号線が接続されていることを特徴とする請求項６記載のＥＬ表示装置。The EL display device further includes a selection circuit,
The source driver circuit is an IC chip made of a semiconductor,
The selection circuit is formed by polysilicon technology on a substrate on which the display area is formed,
The selection circuit has one input terminal and a plurality of output terminals,
The input terminal of the selection circuit is connected to the output terminal of the source driver circuit,
The EL display device according to claim 6 , wherein the source signal line is connected to each output terminal of the selection circuit.
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