JP4456638B2 - Ｐｌｌ回路及び半導体集積装置 - Google Patents

Ｐｌｌ回路及び半導体集積装置 Download PDF

Info

Publication number
JP4456638B2
JP4456638B2 JP2007556735A JP2007556735A JP4456638B2 JP 4456638 B2 JP4456638 B2 JP 4456638B2 JP 2007556735 A JP2007556735 A JP 2007556735A JP 2007556735 A JP2007556735 A JP 2007556735A JP 4456638 B2 JP4456638 B2 JP 4456638B2
Authority
JP
Japan
Prior art keywords
charge
circuit
control circuit
capacitors
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007556735A
Other languages
English (en)
Other versions
JPWO2007088595A1 (ja
Inventor
義康 土肥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPWO2007088595A1 publication Critical patent/JPWO2007088595A1/ja
Application granted granted Critical
Publication of JP4456638B2 publication Critical patent/JP4456638B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

本発明は、ＰＬＬ回路とＰＬＬ回路を実装した半導体集積装置に関する。
ＰＬＬ回路は、電圧制御発振器と、分周器と、分周器で分周された内部クロック信号と基準周波数信号との位相差を検出する位相比較器と、位相比較器の出力に応じた電圧を出力するチャージポンプ回路と、ローパスフィルタ等で構成される。
図１９は、従来のＰＬＬ回路の要部の回路図である。図１９には、ＰＬＬ回路の内の電圧制御発振器１１とチャージポンプ回路１２とローパスフィルタ（ＬＰＦ）１３を示してある。
図１９において、電圧制御発振器（ＶＣＯ）１１は、４個の差動増幅器Ａｍｐ１〜Ａｍｐ４がリング状に接続されて構成されている。差動増幅器Ａｍｐ１は、縦続接続されたｐチャネルＭＯＳトランジスタＴＲ１１とｎチャネルＭＯＳトランジスタＴＲ１２と、縦続接続されたｐチャネルＭＯＳトランジスタＴＲ１３とｎチャネルＭＯＳトランジスタＴＲ１４と、ｎチャネルＭＯＳトランジスタＴＲ１２とＴＲ１４のソースと接地との間に接続されたｎチャネルＭＯＳトランジスタＴＲ１５とからなる。他の差動増幅器Ａｍｐ２〜Ａｍｐ４も同様の構成を有する。電圧制御発振器１１にはローパスフィルタ１３から発振周波数を制御する制御電圧Ｖｃｎｔｌが与えられる。
チャージポンプ回路１２は、カレントミラー回路とローパスフィルタ１３のキャパシタＣ５、Ｃ６を充電または放電させるスイッチ回路とで構成されている。
電流源Ｉ１からＭＯＳトランジスタＴＲ２１に出力される電流に比例した電流がＭＯＳトランジスタＴＲ２２及びＴＲ２３に流れ、ＭＯＳトランジスタＴＲ２２に流れる電流と同じ電流がＭＯＳトランジスタＴＲ２４に流れる。
チャージポンプ回路１２のＭＯＳトランジスタＴＲ２６のゲートには、制御電圧を増加させる方向の制御を行うＵＰ信号が与えられ、ＭＯＳトランジスタＴＲ２７のゲートには制御電圧を減少させる方向の制御を行うＤＯＷＮ信号が与えられている。
ＵＰ信号が正のときには、ＭＯＳトランジスタＴＲ２６がオンしキャパシタＣ５、Ｃ６が充電されて制御電圧Ｖｃｎｔｌが上昇する。これにより電圧制御発振器１１の発振周波数が高くなる。
ＤＯＷＮ信号が正のときには、ＭＯＳトランジスタＴＲ２７がオンしキャパシタＣ５、Ｃ６の電荷がＭＯＳトランジスタＴＲ２５を介して放電されて制御電圧Ｖｃｎｔｌが下降する。これにより電圧制御発振器１１の発振周波数が低くなる。
特許文献１には、周波数検出を行って位相比較を行うＰＬＬ回路の位相比較器において、バースト状のデジタル信号の位相比較を可能する技術について記載されている。
また、特許文献２には、位相比較器から出力される位相比較信号のパルス幅が広い場合に、チャージポンプ回路で発生するジッタを減少させることが記載されている。
ＣＭＯＳテクノロジの微細化に伴って１つの半導体デバイスに実装されるトランジスタ数が増加し動作周波数も高くなっている。消費電力を低減するためロジック回路においては電源電圧スケーリングという手法が用いられ、ロジック用のＩＣでは電源電圧が１．２〜０．８Ｖに設計されるものが多い。
上述したＰＬＬ回路においても消費電力を削減するために電源電圧をロジック回路と同じように１．２〜０．８Ｖに下げることが望まれているが、ＰＬＬ回路のチャージポンプ回路１２はカレントミラー回路を使用しているために電源電圧を下げると回路の動作可能電圧範囲が狭くなるという問題点がある。
図２０は、電源電圧を変化させたときのＭＯＳトランジスタで構成されるカレントミラー回路の動作可能範囲を示す図である。
電源電圧ＶＤＤを変化させてもＭＯＳトランジスタの閾値電圧は変化しないので、図２０に示すように、電源電圧ＶＤＤを下げるとカレントミラー回路の動作電圧範囲も狭くなり、回路の動作電圧マージンが小さくなる。カレントミラー回路のようにＭＯＳトランジスタを多段に縦積みした回路は電源電圧を低くすると回路動作が不安定になり、ＰＬＬ回路の安定度も低下する。
実公平６−４１３９２号公報 特許第２９１４３１０号公報
本発明の課題は、低電圧で動作可能なＰＬＬ回路を提供することである。
本発明のＰＬＬ回路は、電源電圧または接地電圧を出力する充放電制御回路と、複数のキャパシタと、前記複数のキャパシタに個別に接続され、前記充放電制御回路の出力を前記複数のキャパシタに選択的に供給する複数のスイッチからなる第１のスイッチ群と、前記複数のキャパシタに個別に接続された複数のスイッチからなる第２のスイッチ群と、電圧制御発振器の発振周波数信号または前記発振周波数信号を分周して得られる内部クロック信号と基準周波数信号の位相差に基づいて前記充放電制御回路が電源電圧を出力するか、それとも接地電圧を出力するかを制御すると共に、前記第１のスイッチ群を個別にオン、オフ制御して前記複数のキャパシタの内の特定のキャパシタを選択し、前記充放電制御回路の出力で前記特定のキャパシタを充電または放電させた後、前記２のスイッチ群を個別にオン、オフ制御して前記特定のキャパシタに充電された電荷を前記電圧制御発振器の発振周波数を制御する制御電圧を保持するキャパシタとシェアリングし、あるいは前記制御電圧を保持する前記キャパシタの電荷を前記特定のキャパシタとシェアリングさせる制御を行う制御回路とを備える。
この発明によれば、低い電源電圧で動作可能なＰＬＬ回路を実現できる。また、ＰＬＬ回路を低い電源電圧で動作させることができるので電源電圧の低い半導体集積装置に実装することができる。特定のキャパシタとは１または２以上のキャパシタを指す。
本発明のＰＬＬ回路において、前記充放電制御回路と前記第１のスイッチ群との間に接続された第３のスイッチを有し、前記制御回路は前記充放電制御回路の出力を前記到底のキャパシタに供給するときには前記第３のスイッチをオンし、前記特定のキャパシタに充電された電荷を前記制御電圧を保持する前記キャパシタとシェアリングするときには前記第３のスイッチをオフする。
このように構成することで特定のキャパシタに充電した電荷を制御電圧を保持するキャパシタとシェアリングするときに、第３のスイッチをオフさせることで充放電制御回路と複数のキャパシタを切り離すことができる。
本発明のＰＬＬ回路において、前記制御回路は、前記発振周波数信号または前記内部クロック信号と前記基準周波数信号との位相差に基づいて充電極性を判定する極性判定回路と、前記位相差に基づいて充電容量または放電容量を判定する容量判定回路とを有する。
このように構成することで位相差に応じた充電極性と充放電容量を判定して第１及び第２のスイッチ群のスイッチを選択的にオン、オフして制御電圧を制御することができる。
本発明のＰＬＬ回路において、前記充放電制御回路は電源と接地との間に直列に接続され、一方のトランジスタがオンしたとき他方のトランジスタがオフする２個のトランジスタからなる。
このように構成することで２個のトランジスタの一方をオンさせ、他方をオフさせることで電源電圧または接地電圧を出力することができる。
本発明のＰＬＬ回路において、前記第１のスイッチ群は複数のトランジスタからなり、前記複数のトランジスタの第１の電極が前記充放電制御回路の出力端子または前記第３のスイッチに共通接続され、第２の電極が前記複数のキャパシタに個別に接続される。
このように構成することで第１のスイッチ群の中の特定のスイッチ（１または複数のスイッチ）をオンすることで位相差に応じた充電容量または放電容量を得ることができる。
本発明のＰＬＬ回路において、前記第２のスイッチ群は、複数のトランジスタからなり、前記複数のトランジスタの第１の電極が前記複数のキャパシタに個別に接続され、第２の電極がローパスフィルタの制御電圧を保持するキャパシタに共通接続される。
このように構成することで第２のスイッチ群の中の特定のスイッチ（１または複数のスイッチ）をオンすることで所望の容量のキャパシタに充電された電荷を制御電圧を保持するキャパシタとシェアリングして制御電圧を制御することができる。あるいは、制御電圧を保持するキャパシタの電荷を所望の容量のキャパシタとシェアリングして制御電圧を制御することができる。
上記のＰＬＬ回路は、前記内部クロックに同期したタイミングで前記基準周波数信号をラッチする第１のラッチ回路と、前記内部クロック信号を第１の遅延時間分遅延させた第２の内部クロック信号に同期したタイミングで前記基準周波数信号をラッチする第２のラッチ回路と、前記内部クロック信号を第２の遅延時間分遅延させた第３の内部クロック信号に同期したタイミングで前記基準周波数信号をラッチする第３のラッチ回路とを有する位相比較器を備え、前記制御回路は、前記第１、第２及び第３のラッチ回路の出力に基づいて充電極性を判定する極性判定回路と、前記第１、第２及び第３のラッチ回路の出力に基づいて充電又は放電容量を判定する容量判定回路とを備える。
実施の形態のＰＬＬ回路の回路ブロック図である。 チャージポンプ回路と制御回路の基本構成を示す図である。 実施の形態のＰＬＬ回路の要部の構成を示す図である。 第１の実施の形態の制御回路のブロック図である。 第１の実施の形態の制御回路の動作を示すタイミングチャートである。 極性判定回路の動作説明図である。 容量判定回路の動作説明図である。 チャージポンプ回路の一例を示す図である。 第２の実施の形態の位相比較器と制御回路のブロック図である。 第２の実施の形態の位相比較器の動作を示すタイミングチャートである。 容量値に対するＶｃｎｔｌとΔＶｃｎｔｌの関係を示す図である。 第３の実施の形態のＰＬＬ回路の要部の構成を示す図である。 電圧検出回路のブロック図である。 Ａ／Ｄコンバータの構成を示す図である。 容量判定回路の構成を示す図である。 第３の実施の形態の制御回路の動作説明図である。 第４の実施の形態のチャージポンプ回路の説明図である。 第４の実施の形態のチャージポンプ回路の動作を示すタイミングチャートである。 従来のＰＬＬ回路の回路図である。 カレントミラー回路の動作電圧範囲の説明図である。
以下、本発明の実施の形態を図面を参照して説明する。図１は、実施の形態のＰＬＬ回路２１の回路ブロック図である。実施の形態のＰＬＬ回路２１は半導体集積装置、例えば、ＭＯＳ集積回路上に形成される。
図１において、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）２３の発振周波数信号ＶＣＯＣＬＫは分周器２３で分周され位相比較器２４に出力される。位相比較器２４（または周波数検出器（Ｆｒｅｑ． Ｄｅｔｅｃｔｏｒ)２５）は、分周器２３で分周された内部クロック信号Inner ＣＬＫと基準周波数信号Ｒｅｆ. ＣＬＫとの位相差を検出し、位相差に応じた信号（周波数差を示す信号を含む）を制御回路（Control Logic）２６に出力する。
図１は、位相比較器２４から基準周波数信号Ｒｅｆ． ＣＬＫと内部クロック信号Inner ＣＬＫの周波数差を示すＵＰ信号とＤＯＷＮ信号が出力される場合を示している。以下の説明では、基準周波数信号と内部クロック信号との周波数差及び周波数の増加または減少の方向を示す信号を出力する回路（周波数検出器２５）を含めて位相比較器２４と呼ぶ。
制御回路２６は、チャージポンプ（Charge Pump）回路２７のスイッチ群（後述する）のスイッチを個別にオン、オフさせる制御信号を出力する。
チャージポンプ回路２７は、１または複数のキャパシタの電荷をローパスフィルタ（ＬＰＦ）２８の制御電圧Ｖｃｎｔｌを保持するキャパシタに供給し、あるいはローパスフィルタ２８のキャパシタの電荷を放電させる。
ローパスフィルタ２８は内部のキャパシタの電圧を電圧制御発振器２２の発振周波数を制御する制御電圧Ｖｃｎｔｌとして出力する。
図２は、実施の形態のチャージポンプ回路２７と制御回路２６の基本構成を示す図である。以下、チャージポンプ回路２７が４個のキャパシタとそのキャパシタに対応する個数のスイッチからなる場合を例にとり説明する。なお、チャージポンプ回路２７に使用するキャパシタとスイッチの数は４個に限らず任意の個数で構成できる。
チャージポンプ回路２７は、電源電圧ＶＤＤと接地との間に直列に接続されたｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２（充放電制御回路に対応する）と、スイッチＳＷ０（第３のスイッチに対応する）と、４個のスイッチＳＷ１〜ＳＷ４（第１のスイッチ群に対応する）と、４個のキャパシタＣ１〜Ｃ４（複数のキャパシタに対応する）と、４個のスイッチＳＷ５〜ＳＷ８（第２のスイッチ群に対応する）とからなる。
ｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２のゲートには、キャパシタＣ１〜Ｃ４を充電するか、放電させるかを決める制御信号ａが制御回路２６から与えられる。
スイッチＳＷ０は、ｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２の接続点と、スイッチＳＷ１〜ＳＷ４との間に接続され、スイッチＳＷ０の制御端子（図示せず）には、スイッチＳＷ０をオン、オフさせる制御信号ｂが制御回路２６から与えられる。
スイッチＳＷ１〜ＳＷ４は一端がスイッチＳＷ０と共通に接続されている。スイッチＳＷ１の他端はキャパシタＣ１に接続され、スイッチＳＷ２の他端はキャパシタＣ２に接続され、スイッチＳＷ３の他端はキャパシタＣ３に接続され、スイッチＳＷ４の他端はキャパシタＣ４に接続されている。スイッチＳＷ１〜ＳＷ４の制御端子には、それぞれのスイッチを個別にオン、オフさせる制御信号群ｃが制御回路２６から与えられる。この制御信号群ｃによりスイッチＳＷ１〜ＳＷ４の中の特定のスイッチがオンされ、キャパシタＣ１〜Ｃ４の内の特定のキャパシタ（１または複数のキャパシタ）が電源電圧ＶＤＤに充電され、あるいは特定のキャパシタの電荷が放電されて接地電位となる。
キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４はそれぞれの容量が１Ｃ：２Ｃ：３Ｃ：４Ｃ（Ｃは任意の容量値を示す）の関係を満たすように設計されており、キャパシタＣ１〜Ｃ４の他端は接地されている。なお、図２のキャパシタＣ１〜Ｃ４の近くの括弧の中に示す１Ｃ、２Ｃ、３Ｃ、４Ｃの文字はキャパシタの容量比を示している。
スイッチＳＷ５の一端はキャパシタＣ１に接続され、スイッチＳＷ６の一端はキャパシタＣ２に接続され、スイッチＳＷ７の一端はキャパシタＣ３に接続され、スイッチＳＷ８の一端はキャパシタＣ４に接続されている。また、スイッチＳＷ５〜ＳＷ８の他端はローパスフィルタ２８と共通接続されている。スイッチＳＷ５〜ＳＷ８の制御端子（図示せず）には、それぞれのスイッチを個別にオン、オフさせる制御信号群ｄが制御回路２６から与えられる。
図３は、ＰＬＬ回路２１の要部の構成を示す図である。ローパスフィルタ２８は、キャパシタＣ５と、キャパシタＣ６と抵抗Ｒ１の直列回路とが並列に接続されて構成されている。キャパシタＣ５及びＣ６の一端はチャージポンプ回路２７のスイッチＳＷ５〜ＳＷ８に共通に接続され、キャパシタＣ５の他端は接地され、キャパシタＣ６の他端は抵抗Ｒ１を介して接地されている。
電圧制御発振器２２は、差動増幅器Ａｍｐ１〜４がリング状に接続されて構成されている。差動増幅器Ａｍｐ１〜Ａｍｐ４の構成は、図１９に示した従来のＰＬＬ回路と同じである。
ここで、上述したチャージポンプ回路２７の動作を説明する。制御回路２６は、位相比較器２４から出力される内部クロック信号と基準周波数信号との位相差または周波数差を示す信号（以下、位相差と言う）に基づいてＭＯＳトランジスタＴＲ１、ＴＲ２の一方をオンさせ、他方をオフさせると共にスイッチＳＷ０をオンさせる。さらに、制御回路２６は、位相差に応じて充電容量または放電容量を決定し、所望の容量となるようにスイッチＳＷ１〜ＳＷ４を選択的にオン、オフする。
キャパシタＣ１〜Ｃ４の内の特定のキャパシタを電源電圧ＶＤＤに充電または接地電圧に放電させたなら、スイッチＳＷ０をオフさせ、スイッチＳＷ５〜ＳＷ８を個別にオン、オフさせてキャパシタＣ１〜Ｃ４に充電された電荷をローパスフィルタ２８のキャパシタＣ５、Ｃ６とシェアリングする。あるいは、ローパスフィルタ２８のキャパシタＣ５、Ｃ６に充電された電荷をキャパシタＣ１〜Ｃ４とシェアリングする。なお、キャパシタＣ１〜Ｃ４の容量はローパスフィルタ２８のキャパシタＣ５、Ｃ６の容量より小さいな値に設定してある。
ここで、ローパスフィルタ２８のキャパシタＣ５、Ｃ６に保持されている現在の制御電圧をＶｃｎｔｌ、スイッチＳＷ１〜ＳＷ４に供給される電圧をＶｂ（例えば、電源電圧ＶＤＤ）、スイッチＳＷ１〜ＳＷ４を選択的にオンさせたとのキャパシタの容量をｋＣ、ローパスフィルタ２８のキャパシタＣ５とＣ６の並列容量をＣｃｎｔｌとすると、次にローパスフィルタ２８から出力される制御電圧Ｖｃｎｔｌ（ｎｅｘｔ）は以下の式で表せる。
Ｖｃｎｔｌ（ｎｅｘｔ）＝（Ｖｂ・ｋＣ＋Ｖｃｎｔｌ・Ｃｃｎｔｌ）／（ｋＣ＋
Ｃｃｎｔｌ）
上記の式から電圧Ｖｂを一定としたときに、スイッチＳＷ１〜ＳＷ４を選択的にオンさせ、キャパシタの容量ｋＣを変化させることで制御電圧Ｖｃｎｔｌを所望の値に制御できることが分かる。
図４は、第１の実施の形態の制御回路２６のブロック図である。
図１の位相比較器２４からは内部クロック信号Inner ＣＬＫと基準クロック信号（基準周波数信号）Ｒｅｆ． ＣＬＫの周波数差と周波数の増加または減少の方向を示すＵＰ信号とＤＯＷＮ信号が制御回路２６に出力される。
制御回路２６は、そのＵＰ信号をラッチするＤフリップフロップ３１と、ＤＯＷＮ信号をラッチするＤフリップフロップ３２と、Ｄフリップフロップ３１の出力をＶＣＯクロック信号（発振周波数信号）ＶＣＯ ＣＬＫに同期したタイミングでアップカウントするＵＰカウンタ３３と、Ｄフリップフロップ３２の出力をＶＣＯクロック信号に同期したタイミングでダウンカウントするＤＯＷＮカウンタ３４とを有する。
制御回路２６は、さらに、ＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値に基づいてキャパシタＣ１〜Ｃ４の充電極性を判定する極性判定回路３５と、ＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値に基づいて充放電の容量を判定する容量判定回路３６とを有する。
この他に、図４に示していないがキャパシタＣ１〜Ｃ４を充電または放電するときスイッチＳＷ０をオンし、キャパシタＣ１〜Ｃ４に充電された電荷をローパスフィルタ２８のキャパシタＣ５，Ｃ６とシェアリングするとき、あるいはローパスフィルタ２８のキャパシタＣ５、Ｃ６の電荷をキャパシタＣ１〜Ｃ４とシェアリングするときスイッチＳＷ０をオフさせる制御信号ｂを出力する回路が設けられている。
図５は、第１の実施の形態の制御回路２６の動作を示すタイミングチャートである。以下、図５のタイミングチャートを参照して図４の制御回路２６の動作を説明する。
図５のタイミングチャートは、内部クロック信号Inner ＣＬＫの周波数が基準クロックＲｅｆ． ＣＬＫより低い場合を示している。
位相比較器２４からは、基準クロック信号ｒｅｆ．ＣＬＫの立ち上がりと、内部クロック信号Inner ＣＬＫの立ち上がりの位相差分のパルス幅を有するＵＰ信号が出力される。
Ｄフリップフロップ３１は、ＶＣＯクロック信号ＶＣＯ ＣＬＫに同期したタイミングでＵＰ信号をラッチする。Ｄフリップフロップ３１の出力は、図５にＵＰ−ＦＦ信号として示されており、１番目のパルスがＶＣＯクロック信号ＶＣＯＣＬＫの１周期分のパルス幅となり、２番目のパルスがＶＣＯクロック信号ＶＣＯ ＣＬＫの４周期分のパルス幅となり、３番目のパルスがＶＣＯクロック信号ＶＣＯＣＬＫの３周期＋３周期分のパルス幅となっている。図５のＵＰ−ＦＦ信号のパルスの下に示す数値「１」、「４」、「３」、「３」は、パルス幅がＶＣＯクロック信号ＶＣＯＣＬＫの何周期分かを示している。
Ｄフリップフロップ３２もＶＣＯクロック信号ＶＣＯ ＣＬＫに同期したタイミングでＤＯＷＮ信号をラッチする。Ｄフリップフロップ３２の出力は、図５にＤＯＷＮ−ＦＦ信号として示されている。内部クロック信号Inner ＣＬＫの周波数が基準クロック信号Ｒｅｆ． ＣＬＫの周波数より低い場合には、ＤＯＷＮ信号は幅の狭いパルスとなるので、ＤＯＷＮ−ＦＦ信号は、図５に示すようにほとんどの期間でローレベルとなる。
ＵＰカウンタ３３は、期間Ｔの間ＵＰ−ＦＦ信号をＶＣＯクロック信号ＶＣＯＣＬＫに同期したタイミングでカウントアップしカウント結果を出力する。
図５にＵＰカウンタ出力として示す数値は、ＵＰ−ＦＦ信号の１番目のパルスのパルス幅のカウント値が「１」、２番目のパルスのパルス幅のカウント値が「４」、３番目のパルスのパルス幅の前半の期間Ｔのカウント値が「３」で、後半の期間Ｔのカウント値が「３」であることを示している。このとき、ＤＯＷＮカウンタ３４の出力は、図５に示すように「０」となり、最後に「１」が出力される。
次に、ＵＰカウンタ３３とＤＯＷＮカウンタ３４から上記のカウント値が出力されたときの極性判定回路３５と容量判定回路３６の動作を、図６及び図７の動作説明図を参照して説明する。
図６は、ＵＰカウンタ３３のカウント値がＤＯＷＮカウンタ３４のカウント値より大きい場合の極性判定回路３５の動作説明図である。
極性判定回路３５は、ＵＰカウンタ３３の出力とＤＯＷＮカウンタ３４の出力を比較して充電極性を判定する。例えば、ＵＰカウンタ３３のカウント値がＤＯＷＮカウンタ３４のカウント値より大きいとき、判定結果として「１」を出力し、ＵＰカウンタ３３のカウント値がＤＯＷＮカウンタ３４のカウント値より小さいとき、判定結果として「０」を出力する。
極性判定回路３５の判定出力が「１」のときには、制御回路２６からｐチャネルＭＯＳトランジスタＴＲ１をオン、ｎチャネルＭＯＳトランジスタＴＲ２をオフさせる制御信号ａが出力される。その結果、電源電圧ＶＤＤがスイッチＳＷ１〜ＳＷ４に供給される。
他方、極性判定回路３５の判定出力が「０」のときには、制御回路２６からｐチャネルＭＯＳトランジスタＴＲ１をオフ、ｎチャネルＭＯＳトランジスタＴＲ２をオンさせる制御信号ａが出力される。その結果、接地電圧がスイッチＳＷ１〜ＳＷ４に供給される。
すなわち、内部クロック信号Inner ＣＬＫの周波数を上げるときには、容量判定回路３６からキャパシタＣ１〜Ｃ４を充電するために判定出力として「１」が出力され、内部クロック信号Inner ＣＬＫの周波数を下げるときには、容量判定回路３６からキャパシタＣ１〜Ｃ４を放電させるために判定出力として「０」が出力される。
図７は、ＵＰカウンタ３３のカウント値がＤＯＷＮカウンタ３４のカウント値より大きいときの容量判定回路３６の動作説明図である。
容量判定回路３６は、ＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値との差の絶対値に基づいて容量を判定する。具体的には、容量判定回路３６は、ＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値の差の絶対値が「１」以下のときには、容量の最も小さいキャパシタＣ１を選択するスイッチコントロール（ＳＷ Ｃｏｎｔｒｏｌ）信号を出力する。このとき、容量判定回路３６からは、図７に示すようにスイッチＳＷ１をオン、他のスイッチＳＷ２〜ＳＷ４をオフさせる信号がスイッチコントロール信号（制御信号群ｃ）として出力される。
容量判定回路３６は、ＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値の差の絶対値が所定値（「４」以上）のときには、容量が最大のキャパシタＣ４を選択するスイッチコントロール信号を出力する。
また、容量判定回路３６は、ＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値の差の絶対値が「３」以上で、「４」未満のときには、容量が２番目に大きいキャパシタＣ３を選択するスイッチコントロール信号を出力する。このとき容量判定回路３６からは、図７に示すように、スイッチＳＷ３をオンさせ、他のスイッチＳＷ１，ＳＷ２及びＳＷ４をオフさせるスイッチコントロール信号が出力される。
さらに、容量判定回路３６は、ＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値の差の絶対値が「２」以上で、「３」未満のときには、容量が３番目に大きいキャパシタＣ２を選択するスイッチコントロール信号を出力する。このとき容量判定回路３６からは、図７に示すようにスイッチＳＷ２をオンさせ、他のスイッチＳＷ１，ＳＷ３，ＳＷ４をオフさせるスイッチコントロール信号が出力される。
制御回路２６は、スイッチＳＷ１〜ＳＷ４を選択的にオンさせ所望の容量のキャパシタを充電した後、スイッチＳＷ０をオフさせる制御信号ｂを出力して、ＭＯＳトランジスタＴＲ１及びＴＲ２とスイッチＳＷ１〜ＳＷ４を切り離す。その後、充電したキャパシタの電荷をローパスフィルタ２８のキャパシタＣ５、Ｃ６とシェアリングするためにスイッチＳＷ５〜ＳＷ８を選択的にオンさせる制御信号群ｄをスイッチＳＷ５〜ＳＷ８に出力する。
上述したようにスイッチＳＷ１〜ＳＷ４を選択的にオンさせ、キャパシタＣ１〜Ｃ４の内の特定のキャパシタを充電し、さらにスイッチＳＷ５〜ＳＷ８を選択的にオンさせる制御を複数回繰り返すことで、キャパシタＣ１〜Ｃ４の内の特定のキャパシタに充電された電荷をローパスフィルタ２８のキャパシタＣ５、Ｃ６とシェアリングし、あるいはローパスフィルタ２８のキャパシタＣ５、Ｃ６の電荷をそのとき接地電圧となっている特定のキャパシタとシェアリングする。これにより制御電圧Ｖcntlを所望の値に制御して電圧制御発振器２２の発振周波数を目的する周波数に追従させることができる。本実施の形態では、キャパシタＣ１〜Ｃ４の容量をキャパシタＣ５、Ｃ６の容量より小さな値に設計してあるのでスイッチＳＷ１〜ＳＷ８を複数回オン、オフさせてキャパシタＣ５、Ｃ６を所望の制御電圧Ｖcntlに制御している。このようにキャパシタＣ１〜Ｃ４の容量を小さな値にすることで制御電圧を細かく制御することができる。
図７の容量判定回路３６の動作説明では、スイッチＳＷ１〜ＳＷ４の内の１個のスイッチをオンさせて複数のキャパシタＣ１〜Ｃ４の内の１個のキャパシタを充電する場合について説明したが、同時に複数のスイッチＳＷをオンさせ、複数のキャパシタを同時に充電、あるいは放電させても良い。
このように構成することで、例えば、容量の異なる複数のキャパシタを並列に接続して所望の容量を電源電圧ＶＤＤに充電、あるいは接地電圧に放電させることができ、制御電圧Ｖｃｎｔｌをより細かく制御することができる。また、小さい容量のキャパシタを組み合わせて大きな容量を実現できるので半導体集積回路にＰＬＬ回路を形成する場合にキャパシタのデバイス面積を小さくできる。
図８は、図２及び図３のチャージポンプ回路２７のスイッチＳＷ０，ＳＷ１〜ＳＷ８をトランスファーゲートで構成した例を示している。図８において、図２及び図３と同じ回路についてはそれらの説明を省略する。
スイッチＳＷ０は、ｐチャネルＭＯＳトランジスタＴＲ３とｎチャネルＭＯＳトランジスタＴＲ４が並列に接続されたトランスファーゲートからなる。
ｐチャネルＭＯＳトランジスタＴＲ３のソースとｎチャネルＭＯＳトランジスタＴＲ４のドレインは接続され、その接続点はｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２の接続点に接続されている。また、ｐチャネルＭＯＳトランジスタＴＲ３のドレインとｎチャネルＭＯＳトランジスタソースはスイッチＳＷ１〜ＳＷ４の一端に接続されている。
スイッチＳＷ１〜ＳＷ４及びＳＷ５〜ＳＷ８も同様にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが並列に接続されたトランスファーゲートにより構成されている。ＳＷ１は、ｐチャネルＭＯＳトランジスタＴＲ５とｎチャネルＭＯＳトランジスタＴＲ６が並列に接続されたトランスファーゲートからなる。他のスイッチＳＷ２〜ＳＷ８も同様にトランスファーゲートで構成されている。
上述した第１の実施の形態によれば、チャージポンプ回路２７を２個のトランジスタと複数のスイッチと複数のキャパシタとで構成することで、カレントミラー回路を使用せずに制御電圧を変化させることができる。これにより低い電源電圧でも安定に動作するＰＬＬ回路を実現できる。また、半導体集積装置の電源電圧を下げることができるので回路の消費電力が減り、デバイスの発熱量を減らすことができる。これにより、半導体デバイスを冷却するためのファンの冷却性能を抑えることができる。あるいは、半導体デバイスの放熱部材が不要になる。
次に、図９は、第２の実施の形態のＰＬＬ回路の位相比較器４１と制御回路４２のブロック図である。
この第２の実施の形態は、３種類の位相差信号ｐｈａｓｅ０，ｐｈａｓｅ１，ｐｈａｓｅ２を出力する位相比較器４１と、その位相差信号に基づいて極性判定及び容量判定を行う制御回路４２とからなる。
位相比較器４１は、３個のＤフリップフロップ（ラッチ回路に対応する）４３，４４，４５と２個の遅延回路４６，４７からなる。Ｄフリップフロップ４３のクロック端子には内部クロック信号Inner ＣＬＫを遅延回路４６と遅延回路４７で所定時間遅延させたクロック信号Inner ＣＬＫ２が入力している。Ｄフリップフロップ４３は、クロック信号Inner ＣＬＫ２に同期したタイミングで基準クロック信号Ｒｅｆ． ＣＬＫをラッチし、ラッチした信号を基準クロック信号Ｒｅｆ． ＣＬＫに対するクロック信号Inner ＣＬＫ２の位相差を示す位相差信号Ｐｈａｓｅ０として出力する。
Ｄフリップフロップ４４のクロック端子には内部クロック信号Inner ＣＬＫを遅延回路４７で所定時間遅延させたクロック信号Inner ＣＬＫ１が入力している。Ｄフリップフロップ４４は、クロック信号Inner ＣＬＫ１に同期したタイミングで基準クロック信号Ｒｅｆ． ＣＬＫをラッチし、ラッチした信号を基準クロック信号に対するクロック信号Inner ＣＬＫ１の位相差を示す信号Ｐｈａｓｅ１として出力する。
Ｄフリップフロップ４５のクロック端子には内部クロック信号Inner ＣＬＫが入力している。Ｄフリップフロップ４５は、内部クロック信号Inner ＣＬＫに同期したタイミングで基準クロック信号をラッチし、ラッチした信号を基準クロック信号Ｒｅｆ．ＣＬＫに対する内部クロック信号Inner ＣＬＫの位相差を示す位相差信号Ｐｈａｓｅ２として出力する。
極性判定回路４８は、位相差信号Ｐｈａｓｓｅ０とＰｈａｓｅ１とＰｈａｓｅ２とに基づいて内部クロック信号Inner ＣＬＫの周波数が基準クロック信号Ｒｅｆ． ＣＬＫの周波数より高いか否かにより充電の極性を判定する。
容量判定回路４９は、位相差信号Ｐｈａｓｓｅ０とＰｈａｓｅ１とＰｈａｓｅ２とに基づいて充電または放電すべきキャパシタの容量を判定する。
ここで上記の位相比較器４１の動作を図１０のタイミングチャートを参照して説明する。
図１０に示すクロック信号Inner ＣＬＫ１は、内部クロック信号Inner ＣＬＫを遅延回路４６の遅延時間（第１の遅延時間）分遅延させた信号であり、クロック信号Inner ＣＬＫ２は、内部クロック信号Inner ＣＬＫを遅延回路４６と遅延回路４７の遅延時間（第２の遅延時間）分遅延させた信号である。
従って、基準クロック信号Ｒｅｆ． ＣＬＫと内部クロック信号Inner ＣＬＫとが、図１０に示すような位相差を有する場合には、基準クロック信号Ｒｅｆ． ＣＬＫを内部クロック信号Inner ＣＬＫの立ち上がりでラッチしたときのＤフリップフロップ４５の出力信号Ｐｈａｓｅ２は「１」となる。また、基準クロック信号Ｒｅｆ．ＣＬＫをクロック信号Inner ＣＬＫ１の立ち上がりでラッチしたＤフリップフロップ４４の出力信号Ｐｈａｓｅ１は「１」となり、基準クロック信号Ｒｅｆ．ＣＬＫをクロック信号Inner ＣＬＫ２の立ち上がりでラッチしたＤフリップフロップ４３の出力信号Ｐｈａｓｅ０は「０」となる。
基準クロック信号Ｒｅｆ． ＣＬＫと内部クロック信号Inner ＣＬＫとの位相差が、図１０に示す例より大きく、基準クロック信号Ｒｅｆ． ＣＬＫをクロック信号Inner ＣＬＫ１の立ち上がりでラッチした値が「０」となるときには、信号Ｐｈａｓｅ１が「０」となる。この場合、信号Ｐｈａｓｅ０、Ｐｈａｓｅ１は両方とも「０」、Ｐｈａｓｅ２は「１」となる。
また、基準クロック信号Ｒｅｆ． ＣＬＫと内部クロック信号Inner ＣＬＫの位相差が、ある値以上のときには、Ｄフリップフロップ４４の出力信号Ｐｈａｓｅ１と、Ｄフリップフロップ４３の出力信号Ｐｈａｓｅ２は全て「０」となる。
極性判定回路４８は、Ｐｈａｓｓｅ０，Ｐｈａｓｓｅ１，Ｐｈａｓｓｅ２の値から基準クロック信号Ｒｅｆ．ＣＬＫに対する内部クロック信号Inner ＣＬＫの位相の進み、遅れを判定する。
容量判定回路４９は、Ｐｈａｓｓｅ０，Ｐｈａｓｓｅ１，Ｐｈａｓｓｅ２の値に基づいて位相差に応じた容量値を決定する。
上述した第２の実施の形態によれば、ＵＰ信号、ＤＯＷＮ信号を使用せずに、極性判定及び容量判定を行うことができるので、位相比較器４１の回路構成がより簡素になる。また、制御回路は、極性判定回路４８と、容量判定回路４９と、図示していないがスイッチＳＷ０のオン、オフを制御する回路で構成できるので第１の実施の形態より回路構成が簡素になる。
チャージポンプ回路２７の充電または放電容量を可変して制御電圧Ｖｃｎｔｌを制御するようにした場合、制御電圧Ｖｃｎｔｌが高くなるほど同一の電荷量による制御電圧変化量ΔＶｃｎｔｌが小さくなる。
図１１は、チャージポンプ回路２７のキャパシタの容量値に対する制御電圧Ｖｃｎｔｌと制御電圧変化量ΔＶｃｎｔｌの関係を示す図である。
図１１の横軸は制御電圧Ｖｃｎｔｌの値を示し、縦軸は制御電圧変化量ΔＶｃｎｔｌの値を示す。図１１において、傾きが最も大きい直線は、容量値が最小のキャパシタとの容量比が最大の「６４」であるキャパシタの制御電圧変化量ΔＶｃｎｔｌの特性を示している。次に大きい傾きの直線は容量比が「３２」のキャパシタの制御電圧変化量ΔＶｃｎｔｌの特性を示している。以下、順に容量比が「１６」、「８」、「４」、「２」、「１」のキャパシタの制御電圧変量ΔＶｃｎｔｌの特性を示している。
図１１から明らかなように、制御電圧Ｖｃｎｔｌが低いときには、チャージポンプ回路２７のキャパシタの充電電荷による制御電圧変化量ΔＶｃｎｔｌ−ｎｅｘｔは大きいが、制御電圧Ｖｃｎｔｌが１．２Ｖに近づくにつれて制御電圧変化量ΔＶｃｎｔｌは非常に小さくなる。
従って、位相比較器２４のＵＰ信号またはＤＯＷＮ信号に基づいて同じ容量値を選択しても、制御電圧Ｖｃｎｔｌが高いときには目標とする制御電圧値になかなか達しないことになる。すなわち、制御電圧Ｖｃｎｔｌが高いときにはＰＬＬ回路が目的とする周波数に達するまでの収束時間が長くなる。
図１２は、本発明の第３の実施の形態ＰＬＬ回路の要部構成を示す図である。この第３の実施の形態は、制御電圧Ｖｃｎｔｌが高いとき、充電容量を大きくして大きな制御電圧変化量ΔＶｃｎｔｌを得られるようにしたものである。図１２において、図３の回路と同じ部分には同じ符号を付けてそれらの説明は省略する。
第３の実施の形態は、電圧検出回路５１によりローパスフィルタ２８の制御電圧Ｖｃｎｔｌを検出し、検出された制御電圧に基づいてチャージポンプ回路２７の充電容量を可変制御するものである。
図１３は、電圧検出回路５１のブロック図である。電圧検出回路５１は、２個のスイッチＳＷ１１，ＳＷ１２と、キャパシタＣ１１と、Ａ／Ｄコンバータ（ＡＤＣ）５３とからなる。スイッチＳＷ１１，ＳＷＡ１２とキャパシタＣ１１はサンプルホールド回路を構成している。
ローパスフィルタ２８の制御電圧Ｖｃｎｔｌは、スイッチＳＷ１１がオンのときキャパシタＣ１１に保持される。そして、スイッチＳＷ１２がオンとなると、キャパシタＣ１１に保持された電圧がＡ／Ｄコンバータ５３でデジタル値に変換され制御回路５２に出力される。
図１４は、Ａ／Ｄコンバータ５３の構成を示す図である。キャパシタＣ１１の電圧は抵抗Ｒ１１、Ｒ１２、Ｒ１３で分圧されてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３に入力される。インバータＩＮＶ１〜ＩＮＶ３は入力電圧に応じて「１」または「０」を出力する。
例えば、キャパシタＣ１１に保持された制御電圧Ｖｃｎｔｌを抵抗Ｒ１１、Ｒ１２、Ｒ１３で分圧したときに、抵抗Ｒ１１と接地間の電圧がインバータＩＮＶ１の閾値電圧より大きいときには、インバータＩＮＶ１〜ＩＮＶ３の出力が全て「１」となる。また、抵抗Ｒ１１と接地間の電圧がインバータＩＮＶ１の閾値電圧より低く、かつ抵抗Ｒ１２と接地間の電圧がインバータＩＮＶ２の閾値電圧より大きいときには、インバータＩＮＶ１の出力は「０」、インバータＩＮＶ２及びＩＮＶ３の出力は「１」となる。
図１５は、制御回路５２の容量判定回路６１の構成を示す図である。第３の実施の形態の容量判定回路６１は、図４のＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値の差の絶対値を算出する引き算回路６２と、引き算回路６２の出力にオフセット値を加算するオフセット回路６３とからなる。
オフセット回路６３は、電圧検出回路５１から出力される制御電圧Ｖｃｎｔｌのデジタル値に応じたオフセット値を引き算回路６２の出力に加算し、加算結果に応じたスイッチコントロール信号を出力する。
具体的には、オフセット回路６３は、制御電圧Ｖｃｎｔｌが低いときには小さなオフセット値を引き算回路６２の出力に加算して小さな容量を選択するスイッチコントロール信号をスイッチＳＷ１〜ＳＷ４に出力する。また、制御電圧Ｖｃｎｔｌが高いときには大きなオフセット値を引き算回路６２の出力に加算して大きな容量を選択するスイッチコントロール信号をスイッチＳＷ１〜ＳＷ４に出力する。
図１６は、第３の実施の形態の制御回路５２の動作説明図である。
図１６に示すように、ＵＰカウンタ３３のカウント値が「１」、ＤＯＷＮカウンタ３４のカウント値が「０」で、Ａ／Ｄコンバータ５３の出力（制御電圧Ｖｃｎｔｌのデジタル値）が「１」のときには、引き算回路６２の出力「１」にＡ／Ｄコンバータ５３の出力「１」を加算した値がオフセット回路６３の演算結果として得られる。
従って、この場合、制御回路５２の容量判定回路６１からは、図１６に示すように、スイッチＳＷ２をオンにし、他のスイッチＳＷ１，ＳＷ３及びＳＷ４をオフにするスイッチコントロール信号（制御信号群ｃ）がスイッチＳＷ１〜ＳＷ４の制御端子に出力される。すなわち、容量判定回路６１からは３番目に大きい容量を有するキャパシタＣ３を充電容量として選択するスイッチコントロール信号が出力される。
また、ＵＰカウンタ３３のカウント値が「４」、ＤＯＷＮカウンタ３４のカウント値が「０」で、Ａ／Ｄコンバータ５３の出力が「−１」のときには、引き算回路６２の出力「４」にそのときの制御電圧Ｖｃｎｔｌの値により定まるオフセット値「−１」を加算した値「３」がオフセット演算の演算結果として得られる。従って、このとき制御回路５２の容量判定回路６１からはスイッチＳＷ3をオンにし、他のスイッチＳＷ１，ＳＷ２及びＳＷ４をオフにするスイッチコントロール信号が出力される。すなわち、容量判定回路６１からは２番目に大きい容量を有するキャパシタＣ３を充電容量として選択するスイッチコントロール信号が出力される。
ＵＰカウンタ３３のカウント値が「３」、ＤＯＷＮカウンタ３４のカウント値が「０」で、Ａ／Ｄコンバータ５３の出力が「−１」のときには、引き算回路６２の出力「３」にそのときの制御電圧Ｖｃｎｔｌの値により定まるオフセット値「１」を加算した値「４」がオフセット演算の演算結果として得られる。従って、このとき制御回路５２の容量判定回路６１からはスイッチＳＷ４をオンにし、他のスイッチＳＷ１，ＳＷ２，ＳＷ３をオフにするスイッチコントロール信号が出力される。すなわち、容量判定回路６１からは１番大きい容量を有するキャパシタＣ４を充電容量として選択するスイッチコントロール信号が出力される。
ここで、引き算回路６２の出力が「４」のときと「３」のときの容量判定回路６１の判定結果を比較する。
引き算回路６２の出力が最大値の「４」であっても、そのときの制御電圧Ｖｃｎｔｌが低く、オフセット値が「−１」のときには、容量判定回路６１は、２番目に大きい容量を有するキャパシタＣ３を充電するスイッチコントロール信号（制御信号群ｃ）を出力する。
引き算回路６２の出力が「３」であっても、そのとき制御電圧Ｖｃｎｔｌが大きく、オフセット値が「１」のときには、容量判定回路６１は、最も大きい容量を有するキャパシタＣ４を充電するスイッチコントロール信号を出力する。
上述した第３の実施の形態によれば、ローパスフィルタ２８から出力される制御電圧Ｖｃｎｔｌが高いときには、そのときのＵＰカウンタ３３のカウント値とＤＯＷＮカウンタ３４のカウント値の差の絶対値により定まる容量より大きな容量を充電容量として選択する。これにより、ローパスフィルタ２８から出力される制御電圧Ｖｃｎｔｌが高いときには、充電容量を大きくして制御電圧変化量ΔＶｃｎｔｌを大きくすることができる。制御電圧変化量ΔＶｃｎｔｌを大きくすることで電圧制御発振器２２の発振周波数を目的とする周波数により短時間で追従させることができる。
なお、上述した第３の実施の形態では、制御電圧Ｖｃｎｔｌが所定値より小さいとき負のオフセット値を出力するようにしたが、負のオフセット値は出力せず、制御電圧Ｖｃｎｔｌが所定値より大きいときのみ正のオフセット値を加算して容量値を大きくするようにしても良い。
次に、図１７は、本発明の第４の実施の形態のチャージポンプ回路７１の説明図である。
第４の実施の形態は、図２の電源電圧または接地電圧を供給する回路とローパスフィルタ２８との間に複数のキャパシタＣ２１〜Ｃ２４を直列に接続し、直列に接続されたキャパシタの容量を変化させることで制御電圧Ｖｃｎｔｌを制御するものである。
チャージポンプ回路７１は、電源電圧ＶＤＤと接地電圧を切り換えるスイッチＳＷ２０と、容量を選択するスイッチＳＷ２１〜ＳＷ２３及びスイッチＳＷ２４〜ＳＷ２６と、容量の異なる３個のキャパシタＣ２１、Ｃ２２、Ｃ２３とからなる。スイッチＳＷ２１〜ＳＷ２３の一端はスイッチＳＷ２０に共通接続され、他端はそれぞれキャパシタＣ２１、Ｃ２２、Ｃ２３の一端に接続されている。キャパシタＣ２１、Ｃ２２、Ｃ２３の他端はそれぞれスイッチＳＷ２４，ＳＷ２５，ＳＷ２６の一端に接続され、スイッチＳＷ２４，ＳＷ２５，ＳＷ２６の他端は、図示していないがローパスフィルタ２８（図１参照）に共通接続されている。
スイッチＳＷ２０の制御端子には、図示しない制御回路から極性選択信号が与えられ、スイッチＳＷ２１〜ＳＷ２３及びＳＷ２４〜ＳＷ２６の制御端子には容量選択信号が与えられている。
スイッチＳＷ２０は、図２に示した直列に接続されたｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２からなる。
スイッチＳＷ２１〜ＳＷ２３及びＳＷ２４〜ＳＷ２６は、図８に示したトランスファーゲートにより構成されている。
待機時には、図１７（Ａ）に示すようにスイッチＳＷ２０，ＳＷ２１〜ＳＷ２３，ＳＷ２４〜ＳＷ２６が全てオフになっており、キャパシタＣ２１〜Ｃ２３には電荷が蓄積されていない状態となっている。
制御電圧Ｖｃｎｔｌを変化させるときには、図１７（Ｂ）に示すようにスイッチＳＷ２０を電源電圧ＶＤＤまたは接地電圧に接続させ、スイッチＳＷ２１〜ＳＷ２３とスイッチＳＷ２４〜ＳＷ２６の中の特定のスイッチをオンさせる。
図１８は、第４の実施の形態のチャージポンプ回路７１の動作を示すタイミングチャートである。
制御回路から、図１８に示す極性選択信号として電源電圧ＶＤＤを選択するハイレベルの信号が与えられ、容量選択信号としてスイッチＳＷ２２、ＳＷ２５を選択する信号が与えられたものする。スイッチＳＷ２２、ＳＷ２５がオンすると、キャパシタＣ２２は電源電圧ＶＤＤに充電され、そのときの充電電流がキャパシタＣ２２を通りローパスフィルタ２８のキャパシタＣ５、Ｃ６に流れる。その結果、図１８に示すようにローパスフィルタ２８のキャパシタＣ５，Ｃ６の制御電圧Ｖｃｎｔｌが、図１８に矢印で示す電圧分上昇する。
制御電圧Ｖｃｎｔｌの変化量は、キャパシタの容量（及びスイッチＳＷ２１〜ＳＷ２３及びＳＷ２４〜２６をオンさせる時間）を変化させることにより制御することができる。例えば、大きな容量のキャパシタを電源電圧ＶＤＤに接続すれば、キャパシタに大きな充電電流が流れ、ローパスフィルタ２８のキャパシタＣ５、Ｃ６に過渡的に流れる電流も大きくなるのでキャパシタＣ５、Ｃ６の制御電圧Ｖｃｎｔｌの変化量が大きくなる。それとは逆に、小さな容量のキャパシタを電源電圧ＶＤＤに接続したときには、キャパシタに流れる充電電流が小さくなり、ローパスフィルタ２８のキャパシタＣ５、Ｃ６に流れる電流も小さくなるのでキャパシタＣ５、Ｃ６の制御電圧Ｖｃｎｔｌの変化量が小さくなる。キャパシタＣ２１〜Ｃ２３を接地電圧に接続する場合も同様である。
上述した第４の実施の形態によれば、ローパスフィルタ２８の入力側に直列に接続されたキャパシタの容量をスイッチＳＷ２１〜ＳＷ２３及びＳＷ２４〜ＳＷ２６により切り換え、キャパシタＣ２１〜Ｃ２３に過渡的に流れる電流を変化させることでローパスフィルタ２８の制御電圧Ｖｃｎｔｌを任意に制御することができる。この第４の実施の形態では、制御電圧ＶｃｍｔｌをキャパシタＣ２１〜Ｃ２３の容量を切り換えることで制御電圧Ｖｃｎｔｌを可変制御することができるので低い電源電圧でもチャージポンプ回路７１を動作させることができる。
上述した実施の形態によれば低い電源電圧で動作可能なＰＬＬ回路を実現できる。
本発明は上述した実施の形態の限らず、例えば、以下のように構成することもできる。
（１）本発明はＭＯＳトランジスタに限らずバイポーラトランジスタを使用する回路及び半導体集積装置にも適用できる。
（２）キャパシタの個数は、実施の形態に示した４個、あるいは３個に限らず任意の個数で良い。
（３）位相比較器４１の位相差信号ｐｈａｓｅ０〜２は３種類の信号に限らず、２種類、あるいは４種類以上でも良い。

Claims (10)

  1. 電源電圧または接地電圧を出力する充放電制御回路と、
    複数のキャパシタと、
    前記複数のキャパシタに個別に接続され、前記充放電制御回路の出力を前記複数のキャパシタに選択的に供給する複数のスイッチからなる第１のスイッチ群と、
    前記複数のキャパシタに個別に接続された複数のスイッチからなる第２のスイッチ群と、
    電圧制御発振器の発振周波数信号または前記発振周波数信号を分周して得られる内部クロック信号と基準周波数信号の位相差に基づいて前記充放電制御回路が電源電圧を出力するか、それとも接地電圧を出力するかを制御すると共に、前記位相差に基づいて前記第１のスイッチ群を個別にオン、オフ制御して前記複数のキャパシタの内の特定のキャパシタを選択し、前記充放電制御回路の出力で前記特定のキャパシタを充電または放電させた後、前記第２のスイッチ群を個別にオン、オフ制御して前記特定のキャパシタに充電された電荷を前記電圧制御発振器の発振周波数を制御する制御電圧を保持するキャパシタとシェアリングし、あるいは前記制御電圧を保持する前記キャパシタの電荷を前記特定のキャパシタとシェアリングさせる制御を行う制御回路とを備えるＰＬＬ回路。
  2. 前記充放電制御回路と前記第１のスイッチ群との間に接続された第３のスイッチを有し、
    前記制御回路は、前記充放電制御回路の出力を前記特定のキャパシタに供給するときには前記第３のスイッチをオンし、前記特定のキャパシタに充電された電荷を前記制御電圧を保持する前記キャパシタとシェアリングするときには前記第３のスイッチをオフする請求項１記載のＰＬＬ回路。
  3. 前記制御回路は、前記発振周波数信号または前記内部クロック信号と前記基準周波数信号との位相差に基づいて充電極性を判定する極性判定回路と、前記位相差に基づいて充電容量または放電容量を判定する容量判定回路とを有する請求項１または２記載のＰＬＬ回路。
  4. 前記充放電制御回路は、電源と接地との間に直列に接続され、一方のトランジスタがオンしたとき他方のトランジスタがオフする２個のトランジスタからなる請求項１または２記載のＰＬＬ回路。
  5. 前記第１のスイッチ群は複数のトランジスタからなり、前記複数のトランジスタの第１の電極が前記充放電制御回路の出力端子または前記第３スイッチに共通接続され、第２の電極が前記複数のキャパシタに個別に接続される請求項２記載のＰＬＬ回路。
  6. 前記内部クロックに同期したタイミングで前記基準周波数信号をラッチする第１のラッチ回路と、前記内部クロック信号を第１の遅延時間分遅延させた第２の内部クロック信号に同期したタイミングで前記基準周波数信号をラッチする第２のラッチ回路と、前記内部クロック信号を第２の遅延時間分遅延させた第３の内部クロック信号に同期したタイミングで前記基準周波数信号をラッチする第３のラッチ回路とを有する位相比較器を備え、
    前記制御回路は、前記第１、第２及び第３のラッチ回路の出力に基づいて充電極性を判定する極性判定回路と、前記第１、第２及び第３のラッチ回路の出力に基づいて充電又は放電容量を判定する容量判定回路とを備える請求項１または２記載のＰＬＬ回路。
  7. 前記制御回路は、前記発振周波数信号または前記内部クロック信号と前記基準周波数信号との周波数差及び周波数を増加するか、減少させるかを示すＵＰ信号およびＤＯＷＮ信号が与えられたときに、前記ＵＰ信号のパルス幅をカウントするＵＰカウンタと前記ＤＯＷＮ信号のパルス幅をカウントするＤＯＷＮカウンタとを有し、前記極性判定回路は前記ＵＰカウンタとＤＯＷＮカウンタのカウント値に基づいて充電極性を判定し、前記容量判定回路は前記ＵＰカウンタとＤＯＷＮカウンタのカウント値に基づいて充電または放電すべき容量値を判定する請求項１または２記載のＰＬＬ回路。
  8. 電源電圧または接地電圧を出力する充放電制御回路と、
    複数のキャパシタと、
    前記複数のキャパシタに個別に接続され、前記充放電制御回路の出力を前記複数のキャパシタに選択的に供給する複数のスイッチからなる第１のスイッチ群と、
    前記複数のキャパシタに個別に接続された複数のスイッチからなる第２のスイッチ群と、
    電圧制御発振器の発振周波数信号または前記発振周波数信号を分周して得られる内部クロック信号と基準周波数信号の位相差に基づいて前記充放電制御回路が電源電圧を出力するか、それとも接地電圧を出力するかを制御すると共に、前記位相差に基づいて前記第１のスイッチ群を個別にオン、オフ制御して前記複数のキャパシタの内の特定のキャパシタを選択し、前記充放電制御回路の出力で前記特定のキャパシタを充電または放電させた後、前記第２のスイッチ群を個別にオン、オフ制御して前記特定のキャパシタに充電された電荷を前記電圧制御発振器の発振周波数を制御する制御電圧を保持するキャパシタとシェアリングし、あるいは前記制御電圧を保持する前記キャパシタの電荷を前記特定のキャパシタとシェアリングさせる制御を行う制御回路とからなるＰＬＬ回路を実装した半導体集積装置。
  9. 前記充放電制御回路と前記第１のスイッチ群との間に接続された第３のスイッチを有し、
    前記制御回路は、前記充放電制御回路の出力を前記特定のキャパシタに供給するときには前記第３のスイッチをオンし、前記特定のキャパシタの電荷を前記制御電圧を保持する前記キャパシタとシェアリングするときには前記第３のスイッチをオフする請求項８記載の半導体集積装置。
  10. 前記制御回路は、前記発振周波数信号または前記内部クロック信号と前記基準周波数信号の位相差に基づいて充電極性を判定する極性判定回路と、前記位相差に基づいて充電容量または放電容量を判定する容量判定回路とを有する請求項８または９記載の半導体集積装置。
JP2007556735A 2006-01-31 2006-01-31 Ｐｌｌ回路及び半導体集積装置 Expired - Fee Related JP4456638B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/301588 WO2007088595A1 (ja) 2006-01-31 2006-01-31 Ｐｌｌ回路及び半導体集積装置

Publications (2)

Publication Number Publication Date
JPWO2007088595A1 JPWO2007088595A1 (ja) 2009-06-25
JP4456638B2 true JP4456638B2 (ja) 2010-04-28

Family

ID=38327183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007556735A Expired - Fee Related JP4456638B2 (ja) 2006-01-31 2006-01-31 Ｐｌｌ回路及び半導体集積装置

Country Status (3)

Country Link
US (1) US7659760B2 (ja)
JP (1) JP4456638B2 (ja)
WO (1) WO2007088595A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7816958B2 (en) * 2007-05-04 2010-10-19 Exar Corporation Means to reduce the PLL phase bump caused by a missing clock pulse
US7646224B2 (en) * 2007-05-04 2010-01-12 Exar Corporation Means to detect a missing pulse and reduce the associated PLL phase bump
JP5223823B2 (ja) * 2009-09-15 2013-06-26 横河電機株式会社 Ｐｌｌ回路
TWI407401B (zh) * 2010-08-11 2013-09-01 Au Optronics Corp 位準移位器、時脈輸出訊號的產生方法以及相應的平面顯示裝置
JP5475047B2 (ja) * 2012-04-17 2014-04-16 株式会社半導体理工学研究センター Ａｄ変換回路
US8619445B1 (en) 2013-03-15 2013-12-31 Arctic Sand Technologies, Inc. Protection of switched capacitor power converter
US9742266B2 (en) * 2013-09-16 2017-08-22 Arctic Sand Technologies, Inc. Charge pump timing control
US9041459B2 (en) 2013-09-16 2015-05-26 Arctic Sand Technologies, Inc. Partial adiabatic conversion
US10401409B2 (en) * 2016-04-22 2019-09-03 Infineon Technologies Austria Ag Capacitance determination circuit and method for determining a capacitance
US10135448B1 (en) * 2017-09-20 2018-11-20 Qualcomm Incorporated Phase-locked loop (PLL) with charge scaling
JP7336270B2 (ja) * 2019-06-12 2023-08-31 ローム株式会社 電源回路および集積回路
CN115037275A (zh) * 2022-05-23 2022-09-09 广东人工智能与先进计算研究院 一种rc低通滤波器及滤波器快速建立方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0641392Y2 (ja) * 1986-10-31 1994-10-26 沖電気工業株式会社 位相比較器
JP2914310B2 (ja) 1996-08-21 1999-06-28 日本電気株式会社 チャージポンプ回路及びそれを用いたｐｌｌ回路
JP2001069001A (ja) * 1999-08-30 2001-03-16 Asahi Kasei Microsystems Kk Ｐｌｌ回路
US6583675B2 (en) * 2001-03-20 2003-06-24 Broadcom Corporation Apparatus and method for phase lock loop gain control using unit current sources
GB2384123A (en) * 2002-01-11 2003-07-16 Zarlink Semiconductor Inc Resampling filter for analog PLL
FI114758B (fi) * 2002-10-25 2004-12-15 Nokia Oyj Jännitekertoja
JP4785411B2 (ja) * 2004-07-16 2011-10-05 セイコーインスツル株式会社 チャージポンプ回路
JP2007082324A (ja) * 2005-09-14 2007-03-29 Matsushita Electric Ind Co Ltd 電源装置とその制御方法及び前記電源装置を用いた電子機器
JP4883780B2 (ja) * 2006-11-14 2012-02-22 ルネサスエレクトロニクス株式会社 チャージポンプ回路
TWI331447B (en) * 2007-03-20 2010-10-01 Novatek Microelectronics Corp Charge pump circuit
TWI349410B (en) * 2008-01-08 2011-09-21 Novatek Microelectronics Corp Change pump circuit
US7667530B2 (en) * 2008-03-03 2010-02-23 Richtek Technology Corporation Charge pump down circuit and method for the same

Also Published As

Publication number Publication date
US20090009223A1 (en) 2009-01-08
JPWO2007088595A1 (ja) 2009-06-25
US7659760B2 (en) 2010-02-09
WO2007088595A1 (ja) 2007-08-09

Similar Documents

Publication Publication Date Title
JP4456638B2 (ja) Ｐｌｌ回路及び半導体集積装置
US6456170B1 (en) Comparator and voltage controlled oscillator circuit
JP5143370B2 (ja) 遅延制御回路
WO2010050515A1 (ja) 比較器及びアナログデジタル変換器
JP2635789B2 (ja) 信号遅延回路及び該回路を用いたクロック信号発生回路
US20140361917A1 (en) Comparing circuit and a/d converter
US8829942B2 (en) Comparator and calibration thereof
JP2011061597A (ja) 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法
JP6210518B2 (ja) 入力バイアス電流低減のための装置および方法
US5581506A (en) Level-shifter, semiconductor integrated circuit, and control methods thereof
JP2011055048A (ja) 多相クロック生成回路
US20230246634A1 (en) Oscillator circuit, device and method for generating an oscillator signal
JP4463807B2 (ja) スイッチトキャパシタフィルタ及びフィードバックシステム
JP2014075744A (ja) 発振回路
TWI302058B (en) Power management for low-jitter phase-locked loop in portable application
US8253468B2 (en) Clock generating circuit
US6617909B2 (en) Phase blender and multi-phase generator using the same
JP5028524B2 (ja) ループ型クロック調整回路および試験装置
JP2003008404A (ja) 発振回路
TW504904B (en) Voltage controlled oscillator and PLL circuit using the voltage controlled oscillator
JP2000059215A (ja) 周波数シンセサイザ、マルチ―モジュラス周波数分周器及びチャ―ジポンプ回路
JP2001318111A (ja) 静電容量測定回路、静電容量比較器、およびバッファ回路
JP4815005B2 (ja) 遅延ロックドループ回路
JP4828560B2 (ja) 三角波生成回路および台形波生成回路
JP2008193524A (ja) 電圧制御遅延装置およびｄｌｌ回路

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100202

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130212

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140212

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees