JP4455882B2 - 複数の領域に高周波回路を設計するプロセス - Google Patents

Description

この発明は、ＲＦおよびマイクロ波回路設計を含むが、これに限定されない高周波回路設計の分野に関し、特に、原型領域および生産領域のように、複数の領域に同時に互換性のある高周波回路設計に関する。

１８００年代後半に、Heinrich HertzがJ.C.Maxwellの波動方程式を確認し、電磁エネルギーが長い横波の形態で空中に放射することを証明した後、２０世紀前半に出現したラジオ、テレビジョン、およびソナーから、２０世紀後半に広く行き渡るようになった、セルラー通信、ＰＣＳ通信、固定無線通信、および衛星通信を含む無線通信にわたる多くの新しい分野の活動が誕生した。

これらのアプリケーションが進化するにつれ、高周波は、低周波よりもより高速のかつより高容量の情報送信を容易にし、また、高周波送信は、低周波送信よりもより効率的で、より小型の回路素子を必要とするので、より一層高い動作周波数を利用する傾向がある。これらのアプリケーションを支持するために、電気エンジニアおよび回路設計者は、高周波で動作することのできる回路を開発しなければならなかった。

高周波において、抵抗、キャパシター、およびインダクターのような多くの回路素子は、一般に理想的な動作から相当変動するので、重要な課題を提起した。この問題をいっそうひどくさせるのは、高周波において、電圧および電流は、回路素子の物理サイズと比べた場合、もはや空間的に均一ではなく、その代わり、電界成分と磁界成分が互いに直交し、伝搬方向に直交するＴＭ波（ＴＥＭ波）のような伝搬波として取り扱わなければ成らない。従って、回路素子がキルヒホッフの回路法則に従う理想的な集中素子としてモデル化される一般的な回路解析技術は、高周波において生じる電圧および電流の空間的変動を無視し、かつ回路素子が理想的な動作から逸脱する方法を明らかにしないので、適用されない。そのかわり、電圧および電流におけるこの空間的変動を明らかにし、かつ回路素子の周波数依存動作を明らかにする伝送回線および分布素子を用いた、より進歩したモデルが必要となる。

高周波における回路素子の非理想的な動作は図１Ａ、２Ａおよび３Ａを参照して図解す
ることができる。図１Ａ、２Ａ、および３Ａは、それぞれ、抵抗、キャパシター、およびインダクターの一次の高周波モデルを描画する。図１Ｂ、２Ｂ、および３Ｂは、高周波上で、それぞれ、図１Ａのモデルにより示されるインピーダンスの実数部、２πｆにより分割される図２Ａのモデルにより示されるアドミタンスの虚数部、２πｆにより分割される図３Ａのモデルにより示されるインピーダンスの虚数部のプロットである。（図１Ｂ、２Ｂ、および３Ｂにおいて、両軸は、ｌｏｇ₁₀スケール軸であると仮定する）。

図１Ａを参照すると、抵抗Ｒは、互いに直列な２つのインダクターＬと、キャパシターＣおよび抵抗Ｒの並列組合せとして作られる。インダクターＬは、抵抗Ｒへのリード線を作り、Ｃは、浮遊容量を表す。図１Ｂを参照すると、破線は、理想化された抵抗Ｒの動作を表し、実線は、高周波において、抵抗により示される周波数依存動作を表す。図解するように、インピーダンスの実数部は、値Ｒで始まり、次に、周波数が増加するにつれ、数字１０２で識別される点で始まる浮遊容量の効果により減少する。

図２Ａを参照すると、抵抗Ｒ_sと直列であり、キャパシターＣおよび抵抗Ｒ_eの並列組合せと直列である、インダクターＬとして作られる。インダクターＬは寄生リードインダクタンスを表し、直列抵抗Ｒ_sは、リード線を介した損失を表す。抵抗Ｒ_eは、高周波において、キャパシター誘電体を介した損失を表す。図２Ｂを参照すると、破線は、キャパシターの理想化された動作を表し、実線は、高周波におけるキャパシターの動作を表す。図解するように、キャパシターは、理想化された動作を示しながら始まる（この場合、２πｆにより分割されるアドミタンスの虚数部は定数であり、両方がｌｏｇ₁₀スケール軸にプロットされるとき、周波数とともに変化しない）。次に、周波数が増加するにつれ、このアドミタンスパラメーターは、数字１０４で識別されるポイントにおいて、増加し始める。

図３Ａを参照すると、インダクターＬは、インダクターＬと直列抵抗Ｒ_sの直列組合せに並列な分路キャパシタンスＣ_sとして作られる。分路キャパシタンスＣsは、インダクターの隣接するコイルにより導入される寄生キャパシタンスを表し、直列抵抗Ｒsは、コイル、およびインダクターのリード線を介して生じる損失を表す。図３Ｂを参照すると、破線は、インダクターの理想化された動作を表し、実線は、高周波におけるインダクターの動作を表す。図解するように、インダクターは理想化された動作を示しながら始まる（この場合、２πｆにより分割されたインピーダンスの虚数部は定数であり、両方がｌｏｇ₁₀スケール軸にプロットされるとき、周波数とともに変化しない）。次に、周波数が増加するにつれ、このインピーダンスパラメーターは、数字１０６で識別される点において増加し始める。

この時点で、考察すべき自然な質問は、どんな周波数が「高い」周波数かということである。その答えは、「高い」周波数は、環境に依存し、上で参照したより高度な回路解析技術が必要かどうか、対応する波長が、含まれる回路素子の物理的寸法に匹敵するかまたはそれ未満かどうか、寄生抵抗が一次パラメトリック値に比べて重要かどうか、より高い高調波における不特定の応答が回路性能に寄与するかどうかのようないくつかの要因の考察を含む周波数であるということである。インスティチュートオブエレクトリカルアンドエレクトロニックエンジニアーズ(Institute of Electrical and Electronic Engineers)（ＩＥＥＥ）により開発された周波数スペクトルの分類である、下記の表を参照すると、ＶＨＦ帯域内またはＶＨＦ帯域に先行するどこかの点における一般的回路素子の物理的寸法に波長が匹敵し始めることがわかる。この要因および上述した他の要因の観点から、一般的な規則は、ＶＨＦ帯域内またはＶＨＦ帯域を先行するどこかの点を越えるいずれかの周波数である。同時にＲＦ周波数は、一般にＶＨＦ帯域内のどこかからＳ帯域を含むこの帯域まで達すると理解されるので、「高い」周波数は一般にＲＦ周波数を含むように理解される。さらに、マイクロ波周波数は、一般にＣ帯域において始まり、およびＣ帯域を越えて拡大するように理解されるので、「高い」周波数は、同様にマイクロ波周波数を含むように一般に理解される。

高周波回路の設計は、一般に、原型段階と生産段階の２つの異なる段階を経験する。ときどき、生産前段階とも呼ばれる原型段階の期間、回路の１つ以上の原型が一般に作られ、次に、回路が意図した目的のために動作することを確かめるために試験される。この段階の期間に回路が調整されることが一般的である。調整に固有の変更を容易にかつ柔軟に行なうことを可能とするために、回路素子は、一般に、プリント配線板（ＰＷＢ）およびプリント基板（ＰＣＢ）のような適当な回路基板の表面上に回路素子が取り付けられ、ハンダ付けされる表面実装型デバイス（ＳＭＤ）として一般に実装される。素子は回路基板の表面上に取り付けられるので、アクセス可能であり、容易に変更可能である。

表面実装型デバイスの例は、アルミニウムまたはベリリウム基材の薄膜チップ抵抗、セラミックの単板または多層キャパシター、および巻き線型インダクターまたはフラットコイル(flat coil)インダクターを含む。現在の薄膜チップ抵抗は、以下のサイズコードで利用可能である：０４０２、０６０３、０８０５、１２０６、および１２１８（最初の二桁に１０を乗算することにより表される数がミルにおける抵抗の長さであり、次の二桁に１０を乗算することにより表される数がミルにおける抵抗の幅である。それゆえ、０４０２のサイズコードを有する抵抗は、４０ミルの長さと２０ミルの幅を有する）。これらのデバイスに対して、抵抗は、１／１０Ωから数ＭΩに及ぶ。現在の表面実装型キャパシターは、単層構成の場合１５ミル平方から、多層構成の場合、４００×４２５ミルに及ぶサイズにおいて利用可能である。これらのデバイスのキャパシタンスは、０．１ｐＦから数μＦに及ぶ。現在の表面実装型巻き線型インダクターは、６０×３０ミルから１８０×１２０ミルに及ぶサイズで利用可能である。これらのデバイスのインダクタンスは、１ｎＨから１０００μＨに及ぶ。フラットコイル実装は、１ｎＨ乃至５００ｎＨのインダクタンスを有した、２ｍｍ×２ｍｍほどのサイズで利用可能である。（比較のために、１ミル＝０．０００１インチ＝０．０２５４ｍｍであることに注意する）。

生産段階の期間、設計は一般に凍結され、次に、回路の生産量が製造される。さらなる設計変更は一般に可能ではないので、表面実装型実装の必要性は少なくなるまたは無くなる。しかしながら、表面実装型実装よりも安くかつより少ない基板スペースを必要とする他の実装が利用可能であるとしても、表面実装型実装は、通常生産段階において、付随する。

多層プリント配線板（ＰＷＢｓ）および多層プリント基板（ＰＣＢｓ）のような多層回路基板の出現により、最近利用可能になった１つのそのような代替物は、部品が多層回路基板の１つ以上の層に集積される集積実装である。現在、これらの集積実装は、受動素子、すなわち、抵抗、キャパシターおよびインダクターに対して利用可能であり、能動素子およびＳＡＷフィルターのような表面弾性波（ＳＡＷ）素子のようなさらなる素子に対して集積実装がすぐに利用可能になるであろうことが期待される。これらの集積実装において、素子は、一般に、多層ＰＷＢまたはＰＣＢの最上部上の１つ以上のマイクロバイア(microvia)層内に集積される。これらの集積実装は、素子あたり１セント乃至２セントのコストを節約することができ、表面実装型実装に比べて基板スペースが少なくなる。

しかしながら、これらの利点にもかかわらず、高い量生産工程の場合であっても、集積実装に切り替えることはあまりにも危険性が高いと一般に考えられているので、表面実装型実装は、生産段階において、依然として付随する。恐れていることは、集積実装が予期しない寄生キャパシタンスまたはインダクタンスを導入し、または高周波において、期待される動作から逸脱し、受け入れられない回路性能または劣化を生じるであろうということである。この種の危険性は、一般に生産段階において回避されるので、集積実装は、コストと基板スペースの節約が可能であるにもかかわらず、一般に利用されていない。

「ＳＭＸ−新規なオブジェクト指向最適化システム」M.H.Bakr他著、２００１、ＩＥＥＥ ＭＴＴ−Ｓダイジェスト、２０８３頁−２０８６頁、および「代理モデルを利用したマイクロ波回路のスペースマッピング最適化」M.H.Bahr他著、マイクロ波理論および技術に関するＩＥＥＥトランザクション、Vol.48、No.12、２０００年１２月、２２９７頁−２３０６頁において、粗悪なモデルと品質の優れたモデルとの間をマッピングするために、ある空間マッピング技術が提案されているが、２つのモデルは、単一の領域において表されているだけであり、単一の実装に主眼を置いている。それゆえ、上述した問題への解決には程遠い。

それゆえ、高周波回路の生産段階の期間、これらの代替実装技術をより完全に利用可能にする実現技術の必要性がある。

この発明は原型領域および生産領域のような複数の領域において、高周波回路を設計するプロセスを提供する。このプロセスは第１領域に関連する１つ以上のパラメーターと第２領域に関連する１つ以上のパラメーターを得ることにより開始する。いずれかの領域のための１つ以上のパラメーターは、１つ以上の回路素子を支持するための回路基板に関連するかまたは回路基板上のまたは回路基板内の送信媒体に関連していてもよい。いずれかの領域のための回路基板は、限定されることなく、ＰＷＢ（プリント配線板）（これは、この開示のために、ＰＣＢｓ（プリント基板）を含むように定義される）、シリコン、または低音コファイヤード(co-fired)セラミック（ＬＴＣＣ）を含む、１つ以上の回路素子を支持するためのなんらかの適当な素子であってよい。単一層、および恐らくマイクロバイア(microvia)層として実装される１つ以上の最上層または最下層を有する多層回路基板が可能である。

いずれかの領域のための１つ以上のパラメーターは、限定されることなく、誘電率（ε_r）、透磁率（μ_r）、損失正接（tanΔ）または高度距離を含む、回路基板の層毎に、層および層内の材料を定義するパラメーター；伝導率（σ_r）、厚み（ｔ）、およびエッチファクターを含む層の金属化を定義するパラメーター；接地、電力、信号プレーン(plane)の構成を含む、層スタックアップ(stackup)を定義するパラメーター；最小および最大線間隔および幅を含む、トレース規則を定義するパラメーター；スタック依存経由、穴サイズまたはサイズレンジ(size range)経由、スペーシング(spacing)またはスペーシングレンジ(spacing range)経由および穴パッドサイズ(pad size)要件または依存経由を含む規則経由を定義するパラメーターを含む物理パラメーターであってよい。

いずれかの領域の１つ以上のパラメーターは、また各層に対して、および１つ以上の可能な接地平面構成に対して、５０Ωの特性インピーダンス（Ｚ₀）を有する伝送回線の幅、（０８０５部品を支持するような）最大サイズ伝送回線の特性インピーダンス（Ｚ₀）、および最小サイズ伝送回線の特性インピーダンス（Ｚ₀）を定義する電気的パラメーターであってもよい。他の可能な電気的パラメーターは、１つ以上のまたはあるレンジの線間隔のためのＺ_even、Ｚ_odd、ｃ、γ_even、およびγ_oddのような結合線特性を含む（但し、γは、実数部αとして、減衰定数を有し、虚数部βとして波数または伝搬定数を有する複素伝搬定数である）。１つ以上の電気的パラメーターは、１つ以上の物理パラメーターから導き出してもよいし、または物理パラメーターに加えて別個に提供されてもよい。一部の例では、物理パラメーターの代わりに、電気的パラメーターが提供されてもよい。

第１および第２領域のためのパラメーターが得られると、１つ以上のこれらのパラメーターに応答して、１つ以上の回路素子の第１および第２領域に互換性のある実装を導き出すことに進む。

一実施の形態において、このステップは最初に回路素子の領域依存実装のテンプレート(template)を指定し、次に、このテンプレートを、第１領域内の素子、例えば、単一層回路基板の表面に実装される原型領域表面実装キャパシターの実装にマッピングし、また、このテンプレートを第２領域内の回路素子、例えば、２層回路基板最下層内に集積された生産領域キャパシターの実装にマッピングすることを含む。

実装が互換性があることを保証するために、実装の各々のモデルを導き出しても良いし、および実装が実際に互換性があることを保証するために、所望の周波数レンジ上でモデルの１つ以上の互換性を比較してもよい。得ることのできるモデルの例は、制限無く、ＥＭシミュレーションモデル、パラメーター化されたモデル、集中素子等価回路モデル、またはそれらのいずれかの組合せを含む。１ポートモデル、２ポートモデルまたはマルチポートモデルが可能である。さらに、散乱（Ｓ）、アドミタンス（Ｙ）、インピーダンス（Ｚ）、ハイブリッド（ｈ）、チェーン（ＡＢＣＤ）または他のパラメーターの観点からパラメーター化されたモデルもまた可能である。モデルは所望の周波数レンジ、例えば、０．５ＧＨｚの増分で０．５ＧＨｚ乃至５．０ＧＨｚにわたって、対応する実装の動作を正確に表すために十分でなければならない。

比較してもよい特性の例は、サセプタンス（Ｙパラメーターの１つの虚数部）、リアクタンス（Ｚパラメーターの１つの虚数部）、コンダクタンス（Ｙパラメーターの１つの実数部）、抵抗（Ｚパラメーターの１つの実数部）、Ｙ、Ｚ、Ｓ、ｈ、またはＡＢＣＤパラメーターのいずれかの絶対値を含む。所望の周波数レンジ上で１つ以上の特性が適切に一致しないなら、これらの１つ以上の特性が所望の周波数レンジ上で適切に一致するまで、一方または両方の実装に対して調節が行なわれる。

一実施の形態において、モデルの一次特性が比較され、これらの特性が所望の周波数レンジ上で正確に、非常に接近して一致するまで、一方または両方の実装に対して調節が行なわれる。「一次」特性は、直接的であれ、反転であれ、比例であれ、関数であれ、またはその他のであれ、作られる回路素子の値および恐らく周波数のような他のパラメーターの値に対する関係を有する特性である。キャパシターまたはインダクターの場合、主要特性の例は、Ｙ₂₁またはＹ_Bの虚数部、Ｚ₂₁またはＺ_Bの虚数部、または周波数により乗算されるまたは除算されるその他のこれらのパラメータを含む。これらは、それぞれの回路素子の値、すなわち、キャパシターのキャパシタンスおよびインダクターのインダクタンスに関係を有するからである。抵抗器の場合、主要特性の例は、Ｙ₂₁またはＹ_Bの実数部またはＺ₂₁またはＺ_Bの実数部が抵抗器の抵抗値に関係を有するので、Ｙ₂₁またはＹ_Bの実数部またはＺ₂₁またはＺ_Bの実数部を含む。

次に、一般に、一次特性の影響が除去された後に、モデルの１つ以上の二次特性を比較し、一方または両方の特性が一致するまで、一方または両方の実装に対してさらなる調節を行なってもよい。一次特性の影響が除去された後に、順次的な最適化も可能であり、回路素子の残留動作を明らかにするのに必要な寄生の種類と数が、異なるセグメントの周波数スペクトル上で順次決定される。これらの寄生のセットのおのおのの間で一致を得るためにさらなる調節が必要になるかもしれない。一般的に言えば、「二次」特性は、直接的であれ、反転であれ、比例であれ、関数的であれ、またはその他であれ、モデル内の寄生回路素子の値および周波数のような他のパラメーターに対して関係を有する特性である。さらに、一般的ルールとして、二次特性の一致の度合いは、一次特性ほど正確である必要はない。寄生キャパシターまたはインダクターの場合、二次特性の例は、Ｙ₁₁、Ｙ₂₂、Ｙ_A、またはＹ_Cの虚数部、Ｚ₁₁、Ｚ₂₂、Ｚ_A、またはＺ_C、または周波数により乗算または除算されたこれらのパラメーターのいずれかを含む。寄生抵抗の場合、二次特性の例は、Ｙ₁₁、Ｙ₂₂、Ｙ_A、またはＹ_Cの実数部、Ｚ₁₁、Ｚ₂₂、Ｚ_A、またはＺ_Cの実数部を含む。

一致があるとの結論を保証するために１つ以上の特性が十分に類似しているなら、同じ１つ以上の回路素子の互換性のある実装が第１領域および第２領域に形成されるので、プロセスは、結論を下しても良い。そうでなければ、十分な一致があるまで、一方または両方の実装に対してさらなる調節が行なわれる。

実装、対応するモデルおよびモデル特性、テンプレート、およびパラメーターは、種々の形態で、例えば、紙のような人間が読むことができるまたは聞くことができる媒体上に、ディスクのようなプロセッサーが読み出し可能な媒体上に、または（実装の場合に）物理回路として実態的に具現化してもよい。さらに、プロセッサー自体を、例えば、プロセッサーが読み出し可能な媒体上に記憶されたプロセスを具現化するコンピューター実行可能な一連の命令群のように、プロセッサー読みだし可能な媒体上に実体的に具現化してもよい。プロセスはまたコンピュータープログラムプロダクト、例えば、プロセスにより実行されると、そのプロセスを実行するコンピュータープログラム、プログラムコードまたはコードモジュールの形態で実態的に具現化してもよい。

上述したプロセスに加えて、この発明は、高周波回路の１つ以上の回路素子の第１および第２領域における互換性のある実装からなるプロダクトを提供する。この場合も先と同様に、種々の形態、すなわち、人間が読むことが出来るまたは聞くことができる媒体上に、プロセッサー読み出し可能な媒体上に、または物理回路として実態的に具現化してもよい。さらに、実装は、実装の対応するモデルおよび／またはモデル特性および／または実装およびモデルが導き出されるパラメーターを伴っていても良い。この潜在的な情報は、技術、パラメーター、周波数等における変更の影響、および、これらの変更を考慮して、実装が依然として互換性があると考察できるかどうかを解析するために有効であるかもしれない。

この発明の他のシステム、方法、特徴および利点は、以下の図面および詳細な説明を考察することにより当業者には明白であろう。そのようなさらなるシステム、方法、特徴、および利点のすべてがこの記述内に含まれ、この発明の範囲内にあり、そして添付するクレームにより保護されることを意図している。

図面中の部品は必ずしも比例しておらず、この発明の原理を図解する際に強調表示される。図面において、同様の参照符号は、異なる図面にわたって、対応する部品を示す。

この開示のために：
「高」周波は、環境に依存し、前記のより高度な回路解析技術が必要かどうか、対応する波長が、包含される回路素子の平均サイズに匹敵するかまたはそれ未満かどうか、一次パラメーター値に比べて寄生リアクタンスが重要かどうか、および高調波における不特定の応答が回路性能に寄与するかどうかというようないくつかの要因の考察を含む。これらの要因を考慮して、「高」周波は、一般的に、ＲＦ周波数およびマイクロ波周波数を含む、ＶＨＦ帯域内のまたはＶＨＦ帯域に先行するどこかの点を越えるいずれかの周波数である。

回路素子の「実装」は、人間が読むことができる、または聞くことができる媒体上に、例えば紙、プロセッサーが読み出し可能な媒体上に、例えばディスク、または物理回路として示されるパラメーターにより回路素子が具現化されまたは定義される形態を含むが、これらの限定されないいずれかの形態での回路素子の実体的な具現化または完全定義または部分定義である。

「領域」は、意図されたアプリケーションまたは回路素子の実装の環境を表す基準または方法の骨組みである。

回路素子の「互換性のある」実装は、回路素子を含む全体回路の性能が実質的にまたは必須的に同じであるように、実装の動作が十分に似ている実装である。

「一次」特性は、直接的であれ、反転であれ、比例であれ、関数的であれ、その他であれ、作られる回路素子の値および恐らく周波数のような他のパラメーター群に関係を有する特性である。

「二次」特性は、直接的であれ、反転であれ、比例であれ、関数であれ、その他であれ、モジュール内の寄生回路素子の値および恐らく周波数のような他のパラメーターに関係を有する特性である。

「プロセッサー」は、コンピューター、マイクロプロセッサー、ＡＳＩＣ、有限ステートマシン、ＤＳＰ等を含むがこれらに限られない、プロセスを具現化する一連の命令群を実行することのできる何らかの装置である。

「プロセッサー読み出し可能な媒体」は、プロセッサーにより読み出し可能であり、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＯＭ、ディスク、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、フラッシュメモリー、等を含むがこれらに限られない、プロセスを具現化する一連の命令群を記憶することのできる何らかの装置である。

この発明のプロセスに従う実施の形態
図４を参照すると、原型領域および生産領域を含むがこれらに限られない、複数の領域に高周波回路を設計するプロセスの第１の実施の形態が図解される。この特定の実施の形態は、第１および第２の領域に関連して論じられるが、この発明は２つの領域を含む情況に限定されず、３つ以上の領域を包含する情況を含むことが理解されるべきである。

プロセスは、第１の領域に関連する１つ以上のパラメーターを取得することからなるステップ４０２で始まる。例えば、１つ以上のパラメーターは、（ａ）１つ以上の回路素子を支持するための回路基板、または（ｂ）回路基板上または回路基板内の送信媒体に関連していてもよい。しかしながら、他の例も可能であるので、この例は限定するものとして理解されるべきでない。プロセスはステップ４０４に進む。ステップ４０４は、第２の領域に関連する１つ以上のパラメーターを取得することからなる。この場合も先と同様に、パラメーターは、（ａ）１つ以上の回路素子を支持するための回路基板、または（ｂ）回路基板上または回路基板内の送信媒体に関連していてもよい。しかしながら、この場合も先と同様に、他の例が可能であるので、この例は限定するものとして理解されるべきでない。

どちらか一方の領域に対する１つ以上のパラメーターが１つ以上の回路素子を支持するための回路基板に関連する場合、どちらか一方の回路基板は、限定されることなく、（この開示のために、プリント基板を含むように定義される）ＰＷＢ、シリコン、低温同時焼成セラミック（ＬＴＣＣ）を含む、１つ以上の回路素子を支持するための何らかの適当な素子であってよい。単一層、および、恐らく、１つ以上の最上層および最下層がマイクロバイア(microvia)層で実装される複数層の回路基板の両方が可能である。

生産領域回路基板の一例が図７Ａに図解される。他の多くの例が可能であり、従って、この例は、限定されるものと理解されるべきではない。この特定の例において、回路基板は、それぞれ数字７０２および７０４で識別される２つの層を有する。層７０２は、ＦＲ４のような適当な材料で形成され、層７０４は、マイクロバイア層から構成される。接地平面７０６は層７０２の底面７０２を形成する。送信媒体、例えば、マイクロストリップは、一方の層または両方の層の上部または内部に存在していてもよい。さらに、マイクロバイア層は、穴等を介して構成されてもよく、および一般に構成され、１つ以上の回路素子が層内に集積可能である。

原型領域回路基板の一例は図７Ｂに図解される。この場合も先の例と同様に、多くの他の例が可能であり、従って、この例は、限定するものと理解されるべきでない。この特定の例において、回路基板は、ＦＲ４のような材料で形成される、数字７０８で識別される単一層を有する。送信媒体は、層の上部または内部に存在していてもよい。また、接地平面７１２は、層７０８の下面を形成する。層７０８の上面７１０は、表面実装部品として実装される１つ以上の回路素子を支持するように構成される。

どちらか一方の領域の１つ以上のパラメーターは、一例であって限定されるものではないが、回路基板の各層に対して、層を定義するパラメーターと層内の材料を含む物理パラメーターであってよい。あるいは、または、さらに、どちらか一方の１つ以上のパラメーターは、また、層ごとに、層上部または内部の送信媒体を定義する電気的パラメーターであってもよい。１つ以上の電気的パラメーターは、１つ以上の物理パラメーターから導き出しても良いし、または、物理パラメーターに加えて別個に供給されてもよい。一部の例では、電気的パラメーターは、物理パラメーターの代わりに供給されてもよい。

第１および第２領域のためのパラメーターが取得されると、プロセスはステップ４０６に進む。ステップ４０６は、１つ以上のこれらのパラメーターに応答して、１つ以上の回路素子の第１および第２の領域において、互換性のある実装を導き出すことから構成される。

複数の領域に高周波回路を設計するプロセスの第２の実施の形態が図５に図解される。図示されるように、プロセスは、並列に実行してもよい２つの別個の経路に分岐することにより始まる。第１の経路は、第１の領域に関連して実行されるステップ５０２乃至５０８から構成され、ステップ５１０乃至５１６は、第２の領域に関連して実行される。

ステップ５０２は、第１の領域に対して、１つ以上の回路素子を支持するための回路基板に関連する１つ以上のパラメーターを取得することから構成され、ステップ５１０は、第２の領域に対して、１つ以上の回路素子を支持するための回路基板に関連する１つ以上のパラメーターを取得することから構成される。どちらか一方の領域に対する１つ以上のパラメーターは、一例であって限定されるものではないが、回路基板の層ごとに、誘電率（ε_r）、透磁率（μ_r)、損失正接（tanΔ_s）、高さ(h)または高度距離を含む、層および層内の材料を定義するパラメーター；伝導率（σ_r）、厚み(t)、およびエッチファクター(etch factor)を含む、層の金属化を定義するパラメーター；接地、電力、信号プレーンの構成を含む、層スタックアップ(stackup)を定義するパラメーター；最小および最大線間隔および幅を含むトレース規則を定義するパラメーター；およびスタック依存経由、穴サイズまたはサイズレンジ経由、スペイシング(spacing)およびスペイシングレンジ(spacing range)経由、および穴パッドサイズ要件または依存性経由を含む経由規則を定義するパラメーターを含む物理パラメーターであってよい。

ステップ５０２の後にステップ５０４が続く。ステップ５０４は、ステップ５０２において取得された１つ以上のパラメーターから、第１領域の回路基板上または回路基板内の送信媒体に関連する１つ以上のパラメーターを導き出すことから構成される。同様にして、ステップ５１０の後にステップ５１２が続く。ステップ５１２は、ステップ５１０で取得した１つ以上のパラメーターから、第２の領域の回路基板上または回路基板内の送信媒体に関連する１つ以上のパラメーターを導き出すことから構成される。

どちらか一方の導き出されたパラメーターは、層ごとに、１つ以上の可能な接地平面、５０Ωの特性インピーダンス（Ｚ₀)を有する伝送回線の幅、（０８０５部品を支持するような）最大サイズ伝送回線の特性インピーダンス（Ｚ₀)、および最小サイズ伝送回線の特性インピーダンス（Ｚ₀)を定義する電気的パラメーターであってよい。他の可能な電気的特性は、１つ以上のまたはあるレンジのラインスペイシング(line spacing)のためのＺ_even、Ｚ_odd、ｃ、γ_oddのような結合された線特性を含む（但し、γは、実数部αとして、減衰定数を有し、虚数部βとして、波数または伝搬定数を有する複素伝搬定数である）。この場合も先の例と同様に、他の例が可能であり、従って、これらの例は、限定するものと理解されるべきではない。

ステップ５０４の後にステップ５０６が続く。ステップ５０６は、高周波回路の１つ以上の素子の第１の領域に実装を導き出すことから構成される。同様に、ステップ５１２の後にステップ５１４が続く。ステップ５１４は、高周波回路の１つ以上の素子の第２の領域において、実装を導き出すことから構成される。

１つの構成において、ステップ５０６およびステップ５１４は、最初に、１つ以上の回路素子の領域に依存しないテンプレートを指定し、次に、このテンプレートを、第１領域内の実装、例えば、単一層回路基板の表面に実装された原型領域表面実装型キャパシターにマッピングし、また、このテンプレートを第２領域内の実装、例えば、２層回路基板の層内に集積された生産領域キャパシターにマッピングすることにより生じる。これらの２つのマッピングは、ステップ５０４および５１２において導き出された１つ以上のパラメーターおよび／またはステップ５０２および５１０において取得した１つ以上のパラメーターに応答して生じても良い。

このマッピングプロセスの一例は、図７Ｃ、７Ｄ、および８Ａを参照して記載してもよい。図８Ａは、数字８０２を用いて特性されるクロスハッチングされた部分が最上プレート(plate)を表し、数字８０８を用いて特定される黒の部分が最下プレートを表すキャパシターの領域に依存しないテンプレートの上面図である（２つのプレートは、図示しない指定された部分だけ重なり合っている）。キャパシターへの２つの入力ポートは、数字８０６および８１０を用いて特定される黒の部分である。両方のポートは、プレート８０８と同じ下位レベルに置かれる。数字８１０で特性される第１ポートは、下位プレート８０８と一体であり、数字８０６で特定される第２ポートは、バイア(vias)８０４ａおよび８０４ｂを介して上位プレート８０２に接続される。

図７Ｃは、そのキャパシターの生産領域実装を図解する。図７Ａの回路基板の上位層７０４内に集積されると、上位プレート８０２は、層７０４の上面に形成され、下位プレート８０８、第１ポート８１０および第２ポート８０６は、層７０４の底面に形成される。さらに、バイア８０４ａおよび８０４ｂは、マイクロバイア層７０４内に通常与えられる２つのバイア(vias)とともに実装される。

同様に、図７Ｄは、そのキャパシターの生産領域実装を図解する。図７Ｂの単一層回路基板の上部に実装されるとき、上位プレートは、一片の回路基板材料の上面に形成され、下位プレート８０８、第１ポート８１０、および第２ポート８０６は、一片の回路基板材料の底面に形成される。第１ポート８１０は、コネクター７２２ｃおよび７２２ｄ（これは、限定されないが、はんだくずであってよい）を介して上面７１０に置かれた導体パッドに実装される。

一つの実装において、テンプレートは、テンプレートのライブラリから選択してもよい。図８Ａ乃至８Ｄは、ライブラリに含まれても良いようなキャパシターテンプレートの例を図解し、図８Ｅ乃至８Ｑは、ライブラリに含まれても良いようなインダクターテンプレートの例を図解する。他の多くの例が可能であり、従って、これらの例は限定するものと解するべきでない。

図８Ａに図解されるテンプレートは以前に説明した。図８Ａのように、図８Ｂ乃至図８Ｃにおいて、上部キャパシタープレートはクロスハッチングされ、数字８０２で特定される。下部プレートは黒であり、数字８０８で特定される。数字８１０で特定される第１ポートは下部プレート８０８と一体であり、下部プレートと同じレベルにある。数字８０６で特定される第２ポートも下部プレートと同じ層上にあり、バイア(vias)８０４ａおよび８０４ｂを介して上部プレートに接続される。このテンプレートは、図８Ａのテンプレートと同様の方法で図７Ａおよび７Ｂに図解される回路基板のどちらか一方上に実装してもよい。

図８Ｄ、８Ｅ、および８Ｉ乃至８Ｍは、数字８１２で特定される第１ポート、数字８１４で特定される第２ポート、および数字８１６で特定されるインダクター本体を有する単一層インダクターのテンプレートの例である。これらのテンプレートは、マイクロバイア層７０４の下面上にこれらのテンプレートの形態でトレースを作成することにより図７Ａの回路基板上に実施してもよい。同様に、これらのテンプレートは、一片の回路基板部材の下面にこれらのテンプレートの形態でトレースを作成し、次に、例えばはんだ付け等を介してそれらの第１および第２ポートを回路基板の上面７０の対応するパッドに接続することにより、図７Ｂの回路基板上にこれらのテンプレートを実施してもよい。

図８Ｆは、クロスハッチングされる部分８２４が対応する黒の部分８２２に離間して設けられバイア(bias)８２６ａおよび８２６ｂを介してその部分８２２に接続される。さらに、第１ポート８１８および第２ポート８２０は下位部分８２２と一体であり、下位部分８２２と同じ層上に現われる。

このテンプレートは、マイクロバイア層７０４の上面上に上部８２４の形状にトレースを形成し、下部８２２の形状にトレースを形成し、マイクロバイア層７０４の下面上に第１および第２ポート８１８、８２０を形成し、バイア(bias)８２６ａ、８２６ｂに対応する２つのバイア(vias)を介してこれら２つの部分を一緒に接続することにより、図７Ａの回路基板上に実装してもよい。

このテンプレートは、一片の回路部材の上面に、上部８２４の形状でトレースを作成し、一片の回路基板の下面上に下部８２２の形状でおよび第１および第２ポート８１８、８２０の形状でトレースを作成し、バイア８２６ａおよび８２６ｂに対応するバイア(vias)を介して上部８２２および下部８２４を接続し、次に、はんだ付け等を介して、第１ポートおよび第２ポートを回路基板の上面７１０上の対応するパッドに接続することにより、図７Ｂの回路基板上に実装してもよい。

図８Ｇ乃至８Ｈ、および８Ｐは、クロスハッチングされた部分８３４が黒部分８３２の上に離間して設けられるが、バイア(via)８３６ａを介して黒部分８３２に接続される。第１部分８２８は、部分８３２と同じレベルにあり、部分８３２と一体であり、第２部分８３０も部分８３２と同じレベルであり、バイア(via)８３６ｂを介して部分８３４に接続される。

これらのテンプレートは、マイクロバイア層７０４の下面上に、下部８３２および第１おおよび第２ポート８２８、８３０の形状にトレースを形成し、マイクロバイア層７０４の上面に部分８３４の形状でトレースを形成し、バイア(via)８３６ａに対応するマイクロバイア層７０４上のバイアを介して部分８３２および８３４を接続し、および、マイクロバイア層７０４上のバイア８３６ｂを介して部分８３４および第２ポート８３０を接続することにより、図７Ａの回路基板上で実装してもよい。

これらの回路基板は、一片の回路基板部材の上面に上部８３４の形状でトレースを形成し、一片の回路基板の下面に下部８３２および第１ポート８２８および第２ポート８３０の形状でトレースを形成し、バイア(via)８３６ａに対応するバイア(via)を介して部分８３２および８３４を一緒に接続し、バイア(via)８３６ｂに対応するバイア(via)を介して部分８３４を第２ポート８３０に接続し、そして、次に、例えば、はんだ付け等を介して、第１ポートおよび第２ポートを上面７１０上の対応するパッドに接続することにより、図７Ｂの回路基板上に実装してもよい。

図８Ｑおよび８Ｏは、垂直に巻回されたインダクターのテンプレートの例である。図８Ｏは、２コイルインダクターのためのテンプレートであり、図８Ｑは、３コイルインダクターのためのテンプレートである。両図において、それぞれ数字８３８および８４０で特定される第１ポートおよび第２ポートおよびセクション８４４ａ、８４４ｂ、８４４ｃおよび８４４ｄは、クロスハッチングされたセクション８４２ａ、８４２ｂ、８４２ｃの下に離間している。セクション８４４ａは、第１ポートと一体化しており、バイア(via)８４６ａを介してセクション８４２ａに接続される。セクション８４２ａは、バイア(via)８４６ｂを介してセクション８４４ｂに接続される。セクション８４４ｂは、バイア８４６ｃを介してセクション８４２ｂに接続される。セクション８４２ｂは、バイア８４６ｄを介してセクション８４４ｃに接続される。セクション８４４ｃ（図８Ｑ）は、バイア８４６ｅを介してセクション８４２ｃに接続され、一方セクション８４４ｃ（図８Ｏ）は、第２ポート８４０と一体である。セクション８４２ｃ（図８Ｑのみ）はバイア８４６ｆを介してセクション８４４ｄに接続される。そして、セクション８４４ｄ（図８Ｑのみの場合）は第２ポート８４４ｄと一体である。

これらのテンプレートは、マイクロバイア層７０４の下面に、部分８４４ａ、８４４ｂ、８４４ｃ、および８４４ｄ（図８Ｑのみ）および第１ポート８３８および第２ポートの形状でトレースを形成し、マイクロバイア層７０４の上面に部分８４２ａ、８４２ｂ、８４２ｃ（図８Ｑのみの場合）の形状でトレースを形成し、そして、これらの部分をバイア(vias)８４６ａ、８４６ｂ、８４６ｃ、８４６ｄ、８４６ｅ、および８４６ｆに対応するバイア(vias)と一緒に接続することにより、図７Ａの回路基板上に実装することができる。

これらのテンプレートは、一片の回路基板部材の下面上に、部分８４４ａ、８４４ｂ、８４４ｃ、および８４４ｄ（図８Ｑのみの場合）および第１および第２部分８３８、８４０の形状でトレースを作成し、一片の回路基板の上面に、部分８４２ａ、８４２ｂ、８４２ｃ（図８Ｑのみの場合）の形状でトレースを作成し、その部分を、バイア(vias)８４６ａ、８４６ｂ、８４６ｃ、８４６ｄ、８４６ｅ、および８４６ｆ（図８Ｑのみの場合）に対応するバイア(vias)と一緒に接続し、そして、はんだ付けまたは他の手段を介して、第１および第２ポートを上面７１０の対応するパッドに接続することにより、図７Ｂの回路基板上で実装してもよい。

図５に戻り参照すると、実装が互換性があることを保証するために、ステップ５０８および５１６において、実装の各々のモデルが導き出され、次に、ステップ５２０において、所望の周波数レンジ上で１つ以上のモデル特性が比較される。導き出しても良いモデルの例は、限定されるわけではないが、ＥＭシミュレーションモデル、パラメーター化されたモデル、集中素子等価回路モデル、または上記のいずれかの組合せを含む。単一ポートモデル、２ポートモデル、または複数ポートモデルが可能である。さらに、散乱（Ｓ）、アドミタンス（Ｙ）、インピーダンス（Ｚ）、ハイブリッド（ｈ）、チェーン（ＡＢＣＤ）、または他のパラメーターの観点からパラメーター化されたモデルも可能である。そのモデルは、所望の周波数レンジ、例えば、０．５ＧＨｚの増分で０．５ＧＨｚ乃至５．０ＧＨｚのレンジ上で対応する実装の動作を正確に表すのに十分でなければならない。この場合も先の例と同様に、他の多くの例が可能であり、従って、これらの例は、限定するものとして理解されるべきではない。

比較してもよいモデル特性の例は、限定されるわけではないが、サセプタンス（Ｙパラメーターの１つの虚数部）、リアクタンス（Ｚパラメーターの１つの虚数部）、コンダクタンス（Ｙパラメーターの１つの実数部）、抵抗（Ｚパラメーターの１つの実数部）、Ｙ、Ｚ、Ｓ、ｈ、またはＡＢＣＤパラメーターのいずれかの絶対値、Ｙ、Ｚ、Ｓ、ｈ、またはＡＢＣＤパラメーターのいずれかの位相、または、周波数ｆまたは角周波数ω（但し、ω＝２πｆ）により除算または乗算される上述のパラメーターのいずれかを含む。

判断ブロック５２２において、一致があるという結論を保証するために、１つ以上のモデル特性の類似性の度合いが十分に類似しているかどうかの判断が行われる。類似していなければ、ブロック５２２からステップ５２４に進み、ステップ４２０に戻る分岐により示すように、所望の周波数上で１つ以上のモデル特性が一致するまで、実装（そして恐らく対応するモデル）の１つまたは両方に対して調節を行なってもよい。

一実施の形態において、モデルの一次特性が比較され、所望の周波数レンジ上で、一次特性が非常に接近して正確に一致するまで、実装の一方または両方に対して調節が行なわれる。「一次」特性は、直接的であれ、反転であれ、比例であれ、関数的であれ、またはその他であれ、作られる回路素子の値、および恐らくは、周波数のような他のパラメーター群に関係を有する特性である。キャパシターまたはインダクターの場合、一次特性の例は、Ｙ₂₁またはＹ_Bの虚数部、Ｚ₂₁またはＺ_Bの虚数部、または周波数により乗算または除算されるこれらのパラメーターのいずれかを含む。なぜなら、それらは、それぞれの回路素子の値、すなわち、キャパシターのキャパシタンスまたはインダクターのインダクタンスに対して、ある関係を有するからである。抵抗器の場合、一次特性の例は、Ｙ₂₁またはＹ_Bの実数部、またはＺ₂₁またはＺ_Bの実数部を含む。なぜなら、それらは、抵抗器の抵抗に対してある関係を有するからである。

一般に一次特性の影響が除去された後に、１つ以上の二次特性が比較され、これらの特性の一方または両方が一致するまで、さらなる調節が実装の一方または両方に行なわれる。順次的な最適化も可能である。この場合、一次特性の影響が除去された後に、回路素子の残留動作を説明するために必要な寄生の種類と数が周波数スペクトルの異なるセグメント上で順次決定される。これらの寄生のセットの各々の間で一致を得るために、さらなる調節が必要になるかもしれない。一般的に言えば、「二次」特性は、直接的であれ、反転であれ、比例であれ、関数的であれ、またはその他であれ、モデル内の寄生回路素子の値および恐らく周波数のような他のパラメーター群に対して関係を有する特性である。さらに、一般的規則として、二次特性間の一致の度合いは、一次特性ほど正確である必要はない。寄生キャパシターまたはインダクターの場合、二次特性の例は、Ｙ₁₁、Ｙ₂₂、Ｙ_AまたはＹ_Cの虚数部、Ｚ₁₁、Ｚ₂₂、Ｚ_A、またはＺ_Cの虚数部、または周波数により乗算または除算されたこれらのパラメーターのいずれかを含む。寄生抵抗の場合、二次特性の例は、Ｙ₁₁、Ｙ₂₂、Ｙ_A、またはＹ_Cの実数部、またはＺ₁₁、Ｚ₂₂、Ｚ_A、またはＺ_Cの実数部を含む。

一致があるとの結論を保証するために、１つ以上の特性が十分類似しているなら、同じ１つ以上の回路素子の２つの互換性のある実装が第１および第２領域に作られたので、プロセスは結論してもよい。

第１及び第２の領域が原型領域および生産領域であり、原型領域内の実装が表面実装型実装であり、生産領域の実装が集積実装である場合に、変更が予期しない寄生を導入するまたはさもなければ、回路の動作を悪くする危険性がほとんどあるいは全くなく、設計の生産段階の期間、表面実装型実装の代わりに、集積実装を用いることができる。その理由は、例えば、モデリングまたはその他の機構を介して２つの実装がすでに互換性があることが示されていたということである。

２つの実装並びに対応するモデル、モデル特性、（物理的および／または電気的）パラメーターは、種々の形態で、例えば、紙のような、人間が読み出すことができるまたは聞くことができる媒体上で、ディスクのようなプロセッサーが読み出し可能な媒体上で、または（実装の場合に）物理回路として実体的に具現化してもよい。さらに、プロセス自体を、例えば、プロセッサー読み出し可能な媒体上に記憶されたプロセスを具現化する一連のコンピューター実行可能な命令群として、プロセッサー読み出し可能な媒体上に実体的に具現化してもよい。プロセスは、また、コンピュータープログラムプロダクト、例えば、プロセスにより実行すると、プロセスを実行するコンピュータープログラム、コードまたはコードモジュールの形態で実体的に具現化してもよい。

図６は、この発明に従う１つの構成において、データフローおよびデータファイルを図解する。図示するように、この構成において、第１の領域の１つ以上の物理パラメーターは、数字６０２で特定される技術ファイルの形態でユーザーにより供給されてもよく、第２領域の１つ以上のパラメーターも数字６１０で特定される技術ファイルの形態でユーザーにより供給されてもよい。

この特定の構成において、物理パラメーターにより記載される回路基板は、２つの回路基板上の特定の回路素子の実装は、物理的に互いに似ているような状態にあることが望ましい。（物理パラメーター間のそのような対応は、図６の２つのファイル６０２および６１０間の破線により示される）。例えば、図７Ａおよび図７Ｂに図解する２つの回路基板について考察する。それらは、異なるように見えるけれども、図７Ａの回路基板上の特定のキャパシターの実装、すなわち、図７Ｃに図解される実装は、図７Ｂの回路基板上のその同じキャパシターの実装、すなわち、図７Ｄに図解される実装と物理的に似ている。潜在的なテンプレートの特徴に軽微な変更を施すだけで、行なおうとしている２つの実装は互換性があることを意味するので、この類似性は有益である。

それらが導き出されると、第１の領域の１つ以上の電気的パラメーターを数字６０４で特定する電気的パラメーターファイルに記憶してもよいし、および第２の領域の１つ以上の電気的パラメーターも、数字６１２で特定される電気的パラメーターファイルに記憶してもよい。

図６に図解されるこの特定の構成において、テンプレートのライブラリは、数字６０６で特定される、テンプレートライブラリファイルの形態で利用してもよい。図８Ａ乃至図８Ｄは、テンプレートライブラリファイルに具現化してもよいようなキャパシターテンプレートの例を図解し、図８Ｅ乃至８Ｑは、テンプレートライブラリファイルに具現化してもよいようなインダクターテンプレートの例を図解する。

一度導き出されると、第１の領域内の１つ以上の回路素子の実装並びに対応するモデルおよびモデル特性は、数字６０８で特定される第１合成ファイルに記憶してもよく、第２の領域内の１つ以上の回路素子の実装は、数字６１４で特定される第２合成ファイルに記憶してもよい。

また、各領域において、各回路素子を表し、１つ以上の実装に関連づけられる公称パラメーター、モデル、モデル特性、物理特性、および電気的パラメーターを導き出し、数字６１６で特定されるパラメーター化されたサブネットワーク（ＰＳＮ）ファイルに記憶してもよい。回路素子の公称パラメーターは、例えば、回路設計者に対して意味を有する回路素子の簡単な表示であってよい。第１および第２領域の実装、対応するモデル、およびモデル特性、物理パラメーター、および電気的パラメーターを相互に関連づける関連性は、必要があれば、例えば、技術、周波数、パラメーター等における変更の影響、およびこれらの変更の観点から実装が互換性があるという結論が依然として保証されるかどうかを解析するために、このより詳細な情報を検索することを可能にする。（このために、技術、周波数、パラメーター等の変更が、実装、モデル、およびモデル特性に対する対応する変更に自動的に波及するシステムを持つことが望ましい）。抵抗器の場合、公称パラメーターは、単に抵抗器の抵抗値であってよく、インダクターの場合には、インダクターのインダクタンスであり、キャパシターの場合には、キャパシターのキャパシタンスであってよい。この場合も先の例と同様に、図６に図解される構成は、多くの可能な例の１つに過ぎない。従って、この特定の構成は限定するものと理解すべきではない。

例
上述したプロセスの一例を、図８Ａ、８Ｂ、および８Ｃの３つのキャパシターテンプレートに関連して、記載する。多くの他の例が可能なので、この例は、限定するものと解するべきでない。この例において、各テンプレートは、部品の表面実装型具現化が図７Ｂの回路基板の上面に実装される対応する原型領域実装にマッピングされ、また、部品が図７Ａの回路基板の上層７０４に集積される対応する生産領域実装にマッピングされる。次に、テンプレート毎に、２つの実装の各々に対してモデルが導き出され、２つの実装が互換性があることを保証するためにモデル特性が比較される。以下は、各テンプレートの実装の各々に対して付随されるモデリング(modeling)手続きを詳細に記載する。

実装の２ポートモデルは、ＥＭシミュレーションを介して導き出される。このシミュレーションを介して、実装のＳパラメーターは、所望の周波数レンジ、例えば、０．５ＧＨｚの増分で０．５ＧＨｚ乃至５．０ＧＨｚのレンジ上で導き出される。これらのパラメーターは、１ポートおよび２ポートＥＭシミュレーションモデルを発生するために使用される、一般に、file_nameと呼ばれるファイルに記憶される。

図９Ａは、２ポートＥＭシミュレーションモデルの表示を図解する。図示するように、それぞれ「端子１」および「端子２」とラベルが付された第１および第２ポートが各々、数字９０２で特定される「ブラックボックス」に接続される。このブラックボックスは、ＥＭシミュレーションを介して導き出されるＳパラメーターを含む、ファイル、file_nameに関連付けられる。数字９０４および９０６は、Ｓパラメーターを決定するためだけに端子１および２と関連づけられる５０Ω正規化インピーダンスを特定する。これらのインピーダンスは、Ｙパラメーターのような他のパラメーターを計算するために、除去される。

次に、ＹパラメーターがＳパラメーターから導き出され、Ｙパラメーターの観点からモデルが再記述される。図９Ｂは、Ｙ_A、Ｙ_B、Ｙ_Cパラメーターの観点から再記述された図９Ａのモデルを図解する。（Ｙ₁₁、Ｙ₂₁、Ｙ₁₂、およびＹ₂₂パラメーターの観点から等価モデルも可能である）。

１ポートモデルがＹ_Bの検査により導き出され、（Ｙ_AおよびＹ_Cを無視するということになる）回路基板の影響を無視する。結果として生じるモデルの表示が図９Ｃに図解される。図に示すように、このモデルを特徴づける唯一のＹパラメーターは、Ｙ_Bである（これは、−Ｙ₂₁に等しい）。

次に、実装のための等価集中素子モデルが図９Ｃのモデルから導き出される。図８Ａ、８Ｂ、および８Ｃの各キャパシターテンプレートの各実装に対して適当であるこの集中素子モデルの表示は、図９Ｄに図解される。図示するように、集中素子モデルは、Ｒ_es、ＬおよびＣ_sの直列の組合せに対して、抵抗Ｒ_gの並列な組合せから構成される。この集中素子モデルは以下、「第１集中素子モデル」と呼ばれるであろう。（数字９０８は、Ｓパラメーターを決定するためだけに端子３と関連づけられる５０Ω正規化インピーダンスを特定する。このインピーダンスは、Ｙパラメーターのような他のパラメーターを計算するために除去される）。

次に、（ＹAを維持し、ＹCをショートすることにより）回路基板のいくつかの影響を依然として維持しながら、接地線端子２により図９Ａのモデルからより複雑な１ポートモデルが導き出される。結果として生じる１ポートモデルの表示が図９Ｅに図解される。この表示において、第１ポートは、他のモデルとの混乱を回避するために「端子４」と改名される。モードのコア部分、ブロック９０２は、図９Ａのボックス９０２により特徴づけられるために使用される（Ｓパラメーターを含む）同じファイル、file_nameにより依然として特徴づけられる。（数字９１０は、Ｓパラメーターを決定するためだけに端子４と関連づけされる５０Ω正規化インピーダンスを特定する。このインピーダンスは、Ｙパラメーターのような他のパラメーターを計算するために除去される）。

次に、このモデルは、Ｙパラメーターの観点から再記述される。このモデルの表示は、図９Ｆに示される。図示するように、このモデルは、図９Ｃと異なり、パラメーターＹAが含まれているので、回路基板の影響を含む。

次に、図９Ｆのモデルから等価集中素子モデルが導き出される。図８Ａ、８Ｂ、および８Ｃの各キャパシターテンプレートの各実装に対して適当である、この集中素子モデルの表示は、図９Ｇに図解される。図示するように、集中素子モデルは、（ａ）抵抗Ｒ_g；（ｂ）Ｒ_es、Ｌ、Ｃ_sの直列の組合せ；および（ｃ）Ｒ_xおよびＣ_pの直列の組合せの並列な組合せから構成される。（数字９１２は、Ｓパラメーターを決定するためにだけ端子５に関連づけされる５０Ω正規化インピーダンスである。このインピーダンスは、Ｙパラメーターのような他のパラメーターを計算するために除去される）。

第１および第２モデルの各々の集中素子回路パラメーターは、以下の表で与えられる。モデル毎に、表は、図８Ａ乃至８Ｃのキャパシターテンプレートの各々の原型領域実装および生産領域実装の両方の回路パラメーターを与える。

所望の周波数レンジ上で、集中素子モデルが実装の動作を正確に描写することを保証するために、対応するＥＭシミュレーションモデルに対して各テンプレートの各実装の集中素子モデルが認証される。特に、第２集中素子モデルのＳパラメーターＳ₅₅の大きさと位相が、１ポートＥＭシミュレーションモデルの対応するＳパラメーター、Ｓ₄₄の大きさと位相と比較される。同様に、第１集中素子モデルのＹパラメーター、Ｙ₃₃の（反転された）実数部と虚数部が、２ポートＥＭシミュレーションモデルの対応するＹパラメーター、Ｙ₂₁の（反転された）実数部および虚数部と比較される。これらの比較は、所望の周波数上で特性が十分に一致することを保証するために実行される。

結果は、図１０Ａ乃至図１０Ｆにグラフの形態で図解される。この場合、図１０Ａは、図８Ａの生産領域実装のための結果を提示する。図１０Ｂは、図８Ａの原型領域実装のための結果を提示する。図１０Ｃは、図８Ｂのテンプレートの生産領域実装のための結果を提示する。図１０Ｄは、図８Ｂのテンプレートの原型領域実装のための結果を提示する。図１０Ｅは、図８Ｃのテンプレートの生産領域実装のための結果を提示する。および図１０Ｆは、図８Ｃのテンプレートの原型領域実装のための結果を提示する。

これらの図の各々において、数字１００２は、所望の周波数レンジ（５００ＭＨｚ乃至１０．０ＧＨｚ）上で、第２集中素子モデルのためのＳ₅₅を、１ポートＥＭシミュレーションモデルのためのＳ₄₄と比較するスミスチャート上のプロットを特定する。数字１００４は、所望の周波数レンジ上で、Ｓ₅₅の位相をＳ₄₄の位相と比較するプロットを特定する。数字１００６は、所望の周波数レンジ上で、第１集中素子モデルのＹ₃₃の虚数部を、２ポートシミュレーションモデルのＹ₂₁の虚数部の否定と比較するプロットを特定する。および数字１００８は、所望の周波数レンジ上で、Ｙ₃₃の逆の実数部（等価的にＺ₃₃の実数部）を、Ｙ₂₁の逆の否定（等価的にＺ₂₁の実数部の否定）を比較するプロットを特定する。

恐らく、数字１００８で特定されるプロットを除いて、すべてのこれらのプロットは、それぞれの特性間で高度な相関関係を立証する。しかしながら、キャパシターの実装は包含されるので、抵抗またはコンダクタンスに関連する特性に対してよりも、リアクタンスまたはサセプタンスに関係がある特性間の相関関係を得ることがより重要である。数字１００８で特定されるプロットは、すべて抵抗に関係するので、これらのプロットは、モデルの検証に対して、他のプロットよりも重要度が低い。これらの他のプロットは、高度の相関関係を立証するので、これらの他のプロットは、各テンプレートの実装の各々に対して集中素子モデルを認証する。

次に、２つの実装が互換性があるとして特徴づけることができることを保証するために、生産領域実装のためのモデル特性が、原型領域実装のモデル特性と比較される。この目的のために、図１０Ａの集中素子特性が図１０Ｂの集中素子特性と比較される。また、図１０Ｃの集中素子特性が図１０Ｄの集中素子特性と比較される。および、図１０Ｅの集中素子特性が図１０Ｆの集中素子特性と比較される。

図１０Ａのプロットを図１０Ｂのプロットと比較すると、最も重要な逸脱は、所望の周波数の高い方の端部において、両図において、数字１００６で特定される、Ｙ₃₃の虚数部のプロット間にあることがわかる。

図１０Ｃのプロットを図１０Ｄのプロットと比較すると、最も重要な逸脱は、先の例と同様に、Ｙ₃₃の虚数部のプロット間にあることがわかる。特に、図１０Ｃのプロットは、図１０Ｄのプロットに関連して、全体の周波数レンジ上で上方向に移動されている。

図１０Ｅのプロットを図１０Ｆのプロットと比較すると、Ｙ₃₃の虚数部のプロット間、および図において、数字１００４で特定される、Ｓ₅₅の位相のプロット間に重要な逸脱があることがわかる。特に、図１０Ｅのプロット１００６は、図１０Ｆのプロット１００６に関連して、全体の周波数レンジ上で上方向に移動され、両図において、数字１０１０で特定される共振周波数は、左に移動される。さらに、数字１０１２で特定される、図１０Ｅにおけるプロット１００４の共振周波数は、これも数字１０１２で特定される図１０Ｆのプロット１００４の共振周波数に関連して左に移動される。

この情況を調整するために、プロットが満足に一致するまで、原型領域または生産領域のいずれかまたは両方において、実装の一方または両方に対して１つ以上の変更が行なわれる。原型領域実装がすでに構築されている場合には、生産領域実装に対して変更をするだけの方が望ましいかもしれない。他方では、すでに構築されていたとしても、レーザートリミング(laser trimming)のような技術を介して、原型領域実装に適当な変更を行なってもよい。

図８Ａ乃至８Ｃを参照すると、考察してもよい適当な変更は、キャパシターの下位プレート８０２および上位プレート８０８間の重なりの度合いを変更すること、キャパシタープレートの幅または高さを変更すること、入力ポートの一方または両方を変更すること、または、キャパシターの上位プレートと下位プレートとの間のギャップのサイズを変更することを含む。これらの変更の影響は補間してもよく、または、二者択一的に、再モデル化を介して、正確に計算してもよく、実装が互換性があるとの結論を保証するために、結果が満足に一致するまで比較される。

上述した例はキャパシターに関係するものであるけれども、同様の例は、例えば、図８Ｄ乃至８Ｑのインダクターテンプレートを用いてインダクターの場合にも可能であり、または抵抗の場合にも可能である。インダクターテンプレートの実装に対して行なっても良い変更のいくつかは、インダクター本体の幅または高さを変更すること、インダクターへの入力ポートの一方または両方を変更すること、インダクター内のコイルの数を変更すること等を含む。

この発明に従うプロダクトの実施形態
図１１Ａを参照すると、この発明のプロダクトの第１の実施形態、すなわち、高周波回路の１つ以上の第１および第２領域における互換性のある実装１１０２、１１０４が図解される。プロダクトは、特定数字１１０６により示されるように、第１および第２の実装だけから構成してもよいし、または、特定数字１１０８により示すように、対応する１つ以上の回路素子を含んでいてもよい。この場合も先の例と同様に、人間が読み出すことができる、または聞くことができる媒体上で、データまたはデータ構造の形態でプロセッサーが読み出し可能な媒体上で、または物理回路として、実装が具現化される形態を含むがこれらに限定されない、何らかの実体的な形態でこれらの互換性のある実装を具現化してもよい。同様に、存在するなら、１つ以上の回路素子のパラメーター化された表示、例えば、回路設計者に意味を有するパラメーター化された表示を含んでいても良い。

図１１Ｂを参照すると、第２実施形態において、それぞれ、数字１１１０ａおよび１１１０ｂで特定される、実装の対応するモデルを伴っていてもよく、および／または、それぞれ数字１１１２ａおよび１１１２ｂで特定される１つ以上のモデル特性を伴っていてもよい。さらに、実装１１０２、１１０４はまた、それぞれ数字１１１４ａおよび１１１４ｂで特定される１つ以上の対応するテンプレートを伴っていてもよい。（だけれども、テンプレートが領域に依存しない場合、２つのボックスを１つに結合して、両方の実装に関連づけてもよい）。

さらに、実装１１０２、１１０４は、それぞれ、数字１１１６ａおよび１１１６ｂで特定される１つ以上の対応する（物理および／または電気的）パラメーターを伴っていてもよい。この背景情報は、技術、１つ以上の動作仮定、または１つ以上のパラメーターの変更にもかかわらず、２つの実装が互換できるかどうか、または、実装の一方または両方に対してさらなる変更を行なう必要があるかどうかを決定するのに有効かもしれない。例えば、２つの実装が、ある周波数レンジ上で互換性があると決定されたが、異なる周波数レンジで２つの実装を利用したい場合について考察する。この背景情報は、２つの実装が依然として互換性があると考えることができるかどうか、または、この特徴付けをまだ適用する場合に、さらなる変更を実装の一方または両方に行なう必要があるかどうかを決定するために有効であろう。

この実施形態におけるモデル、モデル特性、テンプレート、およびパラメーターは、これらのアイテムが人間が読むことの出来るまたは聞くことのできる媒体上で、または、データまたはデータ構造の形態でプロセッサーが読み出すことができる媒体上で具現化される形態を含むがこれらに限定されないいずれかの実体的な形態で具現化してもよい。一例において、図１１Ｂにおいて特定されるすべてのアイテムは、プロセッサー読み出し可能な媒体上に記憶されるデータまたはデータ構造の形態で実体的に具現化される。

この発明のプロダクトの第３の実施の形態は、例えば、プロセスがプロセッサー読み出し可能な媒体上に記憶された一連のプロセッサー実行可能な命令群の形態で具現化される場合、プロセッサー読み出し可能な媒体上で実体的に具現化される上記セクションに記載または図解したプロセスのいずれかから構成される。

この発明の第４の実施形態は、コンピュータープログラムプロダクト、例えば、上記セクションで記載または図解されたプロセスのいずれかを具現化するコンピュータープログラム、実行可能なコードまたはコードモジュールから構成される。

この発明に従うシステムの実施形態
図１２Ａを参照すると、この発明に従うシステムの第１の実施形態は、プロセッサー１２０２、ユーザーインターフェース１２０４、および図示するように一緒に接続されたプロセッサー読み出し可能な媒体１２０６から構成される。さらに、他のプロセッサーと情報を交換するための１つ以上のインターフェース１２０７を設けても良い。

ユーザーは、限定されることなく、キーボード、マウス、タッチスクリーン、（他のプロセッサーから、または、プロセッサー読み出し可能な媒体から１つ以上のパラメーターを受信するための）シリアルまたはパラレルポート、表示スクリーン、等から構成してもよいユーザーインターフェース１２０４を介して、第１および第２領域のための１つ以上のパラメーター（物理的および／または電気的）をプロセッサー１２０２に入力する。第１セクションにおいて記載または図解したプロセスのいずれかを具現化する一連の命令群は、プロセッサー読み出し可能な媒体１２０６上に記憶してもよい。プロセッサー１２０２は、これらの命令群を媒体１２０６から検索し、それらを実行し、それにより、その命令群で具現化されるプロセスを実行する。上記セクションで記載したような、これらのプロセスのプロダクトのいずれかは、プロセッサー読み出し可能な媒体１２０６上に記憶してもよいし、インターフェース１２０７上に転送してもよいし、またはプロセスの実行の結論時に、ユーザーインターフェース１２０４を介してユーザーに提示してもよい。

第１セクション内のプロセスが完全に自動化される実施形態が描かれるけれども、この発明はそのように限定されず、１つ以上のステップのプロセスが手動で実行される実施形態が可能である。この場合、プロセッサー１２０２は、自動化された潜在的なプロセスの部分を実行するだけであろう。

この発明に従うシステムの第２実施形態が図１２Ｂに図解される。この実施形態において、システムは、限定されるものではないが、インターネットのような、ＴＣＰ／ＩＰネットワークのようなネットワーク１２１２上でサーバー１２１０がアクセス可能であるクライアント−サーバーアーキテクチャーを具現化する。クライアント１２０８およびサーバー１２１０はプロセッサーであってよい。ユーザーインターフェース１２１８およびプロセッサー読み出し可能な媒体１２１４ｂは、クライアント１２０８に接続してもよい。さらに、クライアント１２０８は、他のプロセッサーと情報を交換するために１つ以上のインターフェース１２１６ｂを有して構成してもよい。プロセッサー読み出し可能な媒体１２１４ａもまたサーバー１２１０に接続してもよい。さらに、サーバー１２１０は、他のプロセッサーと情報を交換するための１つ以上のインターフェース１２１６ａを有して構成してもよい。

第１セクションにおいて、記載または図解したプロセスの１つは、サーバー１２１０に接続されたプロセッサー読み出し可能な媒体１２１４ａ上に記憶された一連の命令群として具現化してもよい。ユーザーは、図１２Ａの実施形態に関連して記載された形態のいずれかに、限定されることなく、具現化してもよいユーザーインターフェース１２１８を介して、第１および第２領域のための１つ以上のパラメーター（物理的および／または電気的）をクライアント１２０８に入力する。それに応答して、クライアント１２０８は、ユーザーが第１セクションにおいて記載または図解したプロセスの１つを行使したいことを示して、ネットワーク１２１２上でサーバー１２１０に通信する。サーバー１２１０は、媒体１２１４ａからこれらの命令群を検索し、それらを実行し、それにより、その命令群で具現化されたプロセスを実行する。上記セクションにおいて記載した、これらのプロセスのプロダクトのいずれかは、プロセスの実行の結論時に、プロセッサー読み出し可能媒体１２１４ａ上に記憶してもよく、インターフェース１２１６６ａ上で他のプロセッサーに転送してもよく、またはネットワーク１２１２上でクライアント１２０８に戻すように転送してもよい。クライアントにより１つ以上のプロダクトを受信すると、１つ以上のプロダクトをプロセッサー読み出し可能な媒体１２１４ｂに記憶してもよく、ユーザーインターフェース１２１８上でユーザーに供給してもよく、または、インターフェース１２１６ｂを介して他のプロセッサーに転送してもよい。

さらに、上述したように、プロセスが完全に自動化される実施形態が描かれるけれども、１つ以上のステップのプロセスが手動で実行される実施形態も可能である。この場合、サーバー１２１０は、自動化された潜在的なプロセスの部分を実行するだけであろう。

さらに、上記記載は、潜在的なプロセスを具現化する命令群を実行するサーバーの観点から記載されたけれども、潜在的なプロセスがクライアントにより実行される実施形態、または、クライアントとサーバーがプロセスの実行の責任を共有する実施形態が可能である。

この発明の種々の実施形態を記載したが、当業者には、この発明の範囲内にあるさらに多くの実施形態および実装が可能であることは明白であろう。

図１Ａは、抵抗の簡単化された一次高周波モデルである。 図１Ｂは、理想化された動作に対して、図１Ａの抵抗の高周波動作を比較する描画である。 図２Ａは、キャパシターの簡単化された一次高周波モデルである。 図２Ｂは、理想化された動作に対して、図２Ａのキャパシターの高周波動作を比較するプロットである。 図３Ａは、インダクターの簡単化された一次高周波モデルである。 図３Ｂは、理想化された動作に対して、図３Ａのインダクターの高周波動作を比較する描画である。 図４は、この発明に従って、複数の領域において、高周波回路を設計する方法の第１の実施の形態のフローチャートである。 図５は、この発明に従って、複数の領域において、高周波回路を設計する方法の第２の実施の形態のフローチャートである。 図６は、この発明に従う一構成において、データファイルとデータフローを図解するデータフロー図である。 図７Ａは、集積された部品を収容するように構成された生産領域回路基板の一例を図解する。 図７Ｂは、表面実装型部品を収容するように構成された原型領域回路基板の一例を図解する。 図７Ｃは、キャパシターの生産領域実装の一例を図解する。 図７Ｄは、キャパシターの原型領域実装の一例を図解する。 図８Ａは、キャパシターテンプレートの例である。 図８Ｂは、キャパシターテンプレートの例である。 図８Ｃは、キャパシターテンプレートの例である。 図８Ｄは、インダクターテンプレートの例である。 図８Ｅは、インダクターテンプレートの例である。 図８Ｆは、インダクターテンプレートの例である。 図８Ｇは、インダクターテンプレートの例である。 図８Ｈは、インダクターテンプレートの例である。 図８Ｉは、インダクターテンプレートの例である。 図８Ｊは、インダクターテンプレートの例である。 図８Ｋは、インダクターテンプレートの例である。 図８Ｌは、インダクターテンプレートの例である。 図８Ｍは、インダクターテンプレートの例である。 図８Ｎは、インダクターテンプレートの例である。 図８Ｏは、インダクターテンプレートの例である。 図８Ｐは、インダクターテンプレートの例である。 図８Ｑは、インダクターテンプレートの例である。 図９Ａは、ＥＭシミュレーションを介して生成されたパラメーターにより特徴づけられる２ポート回路モデルの概略図である。 図９Ｂは、アドミタンス（Ｙ）パラメーターにより特徴づけられる２ポート回路モデルの概略図である。 図９Ｃは、単一アドミタンス（Ｙ_B）パラメーターにより特徴づけられる単一ポート回路モデルの概略図である。 図９Ｄは、図９Ｃのモデルに対応する単一ポート集中素子回路モデルの概略図である。 図９Ｅは、ＥＭシミュレーションを介して生成されたパラメーターにより特徴づけられる単一ポート回路モデルの概略図である。 図９Ｆは、２つのアドミタンス（ＹAおよびＹB)パラメーターにより特徴づけられる単一ポート回路モデルの概略図である。 図９Ｇは、図９Ｆのモデルに対応する単一ポート集中素子回路モデルの概略図である。 図１０Ａは、図８Ａのキャパシターの生産領域実装の高周波性能を図解する描画である。 図１０Ｂは、図８Ａのキャパシターの原型領域実装の高周波性能を図解する描画である。 図１０Ｃは、図８Ｂのキャパシターの生産領域実装の高周波性能を図解する描画である。 図１０Ｄは、図８Ｂのキャパシターの原型領域実装の高周波性能を図解する描画である。 図１０Ｅは、図８Ｃのキャパシターの生産領域実装の高周波性能を図解する描画である。 図１０Ｆは、図８Ｃのキャパシターの原型領域実装の高周波性能を図解する描画である。 図１１Ａは、第１及び第２の領域における互換性のある実装からなるこの発明のプロダクトの第１の実施の形態のブロック図である。 図１１Ｂは、１つ以上の対応するモデル、モデル特性、テンプレート、およびパラメーターから形成される互換性のある実装および対応する背景情報からなるこの発明のプロダクトの第２の実施の形態のブロック図である。 図１２Ａは、この発明に従うシステムの第１の実施の形態の簡単化されたブロック図である。 図１２Ｂは、クライアント−サーバーアーキテクチャを有するこの発明に従うシステムの第２の実施の形態の簡単化されたブロック図である。

Claims (37)

1. 下記を具備する、電気回路を設計する方法：
   集積回路素子を含み、生産領域内に実装される前記回路に関連するあるパラメータを取得する；
   表面実装回路素子を含み、プロトタイプ領域内に実装される前記回路に関連する前記パラメータを取得する；
   前記生産領域実装と前記プロトタイプ領域実装との間で前記パラメータをマッピングする；
   前記マッピングを用いて前記集積回路素子および前記表面実装回路素子を選択し、前記電気回路を生成する、前記選択された集積回路素子と表面実装回路素子は、前記マッピングされたパラメータに関して前記生産領域実装およびプロトタイプ領域実装において実質的に同じ電気性能特性を有する。
2. 前記集積回路素子および表面実装回路素子は、受動素子である、請求項１の方法。
3. 前記領域の少なくとも１つにある前記回路は回路基板である、請求項１の方法。
4. 前記領域の少なくとも1つにおける前記回路はプリント基板である、請求項1の方法。
5. 前記領域の少なくとも1つにおける前記回路はシリコンである、請求項1の方法。
6. 前記領域の少なくとも1つにおける前記回路は、低温同時焼成セラミックである、請求項1の方法。
7. 前記領域の少なくとも1つにおける前記回路は、複数の層を有する回路基板を具備する、請求項1の方法。
8. 前記複数の層のうちの1つがマイクロバイア(microvias)を含んでいる、請求項7の方法。
9. 前記マッピングを用いて、前記生産領域およびプロトタイプ領域における実装のモデルを導き出すことをさらに具備する、請求項１の方法。
10. 前記生産領域およびプロトタイプ領域において、前記パラメータを取得することは、前記生産領域およびプロトタイプ領域における前記集積回路素子および表面実装回路素子の、一次特性および二次特性を取得することを備え、前記一次特性は非寄生特性を表し、前記二次特性は寄生特性を表す、請求項１の方法。
11. 前記生産領域およびプロトタイプ領域において前記パラメータを取得することは、前記生産領域およびプロトタイプ領域における前記回路の一次特性および二次特性を取得することを備え、前記一次特性は、非寄生特性を表し、前記二次特性は寄生特性を表す、請求項1の方法。
12. 前記集積回路素子および表面実装回路素子の前記パラメータは、プロセッサ読み取り可能記録媒体上に記録される、請求項1の方法。
13. 前記集積回路素子および表面実装回路素子は、物理回路として具現される、請求項１の方法。
14. 前記生産領域およびプロトタイプ領域のための前記集積回路素子および表面実装回路素子のための前記パラメーターを取得することは、前記集積回路素子および表面実装回路素子をそれぞれ支持する基板に関連するパラメーターを取得することを具備する、請求項1の方法。
15. 前記生産領域およびプロトタイプ領域のための前記集積回路素子および表面実装回路素子のための前記パラメーターを取得することは、前記集積回路素子および前記表面実装回路素子をサポートするためのそれぞれの基板に関連する送信媒体に関連するパラメーターを取得することを具備する、請求項１４の方法。
16. 前記生産領域における前記回路は、多層回路基板を具備し、前記プロトタイプ領域における前記回路は、単一層の回路基板を具備する、請求項１の方法。
17. 前記回路素子の前記パラメータはコンピュータ読取り可能な記録媒体上に記録される、請求項1の方法。
18. 前記回路実装は、高周波回路実装である、請求項１の方法。
19. 下記を具備するコンピュータプログラム：
    電気回路を設計するためのコンピュータ読み取り可能コードは、下記を具備する：
    集積回路素子を含み、生産領域内に実装される前記回路に関連するパラメータを取得するためのコンピュータ読み取り可能コード；
    表面実装回路素子を含み、プロトタイプ領域内に実装される前記回路に関連する前記パラメータを取得するためのコンピュータ読み取り可能コード；
    前記生産領域実装と前記プロトタイプ領域実装との間で前記パラメータをマッピングするためのコンピュータ読み取り可能コード；
    前記マッピングを用いて前記集積回路素子および表面実装回路素子を選択し、前記電気回路を生成するためのコンピュータ読み取り可能コード、前記選択された集積回路素子および表面実装回路素子は、前記マッピングされたパラメータに関して前記生産領域実装およびプロトタイプ領域実装において実質的に同じ電気性能特性を有する。
20. 下記を具備する電気回路を設計する方法：
    前記電気回路の生産実装とプロトタイプ実装との間でパラメータをマッピングする、前記生産実装は集積回路素子を含み、前記プロトタイプ実装は表面実装回路素子を含む；
    前記集積回路素子と前記表面実装回路素子が、前記マッピングされたパラメータに関して前記生産実装およびプロトタイプ実装において実質的に同じ電気性能特性を有するように、前記マッピングの結果を用いて前記集積回路素子および前記表面実装回路素子の値を確立する。
21. 前記集積回路素子および表面実装回路素子は、受動素子である、請求項２０の方法。
22. 前記領域の少なくとも１つにおける前記回路は回路基板である、請求項１９の方法。
23. 前記領域の少なくとも１つにおける前記回路は、プリント基板である、請求項２０の方法。
24. 前記領域の少なくとも1つにおける前記回路はシリコンである、請求項２０の方法。
25. 前記領域の少なくとも１つにおける前記回路は、低温同時焼成セラミックである、請求項２０の方法。
26. 前記領域の少なくとも１つにおける前記回路は、複数の層を有する回路基板を具備する、請求項２０の方法。
27. 前記複数の層のうちの1つはマイクロバイア(microvias)を含む、請求項２６の方法。
28. 前記マッピングを用いて、前記生産領域とプロトタイプ領域における実装のモデルを導き出すことをさらに具備する、請求項２０の方法。
29. 前記生産領域およびプロトタイプ領域において前記パラメータを取得することは、前記生産領域およびプロトタイプ領域における前記集積回路素子および表面実装回路素子の一次特性および二次特性を取得することを備え、前記一次特性は非寄生特性を表し、前記二次特性は寄生特性を表す、請求項２０の方法。
30. 前記生産領域およびプロトタイプ領域において前記パラメータを取得することは、前記生産領域およびプロトタイプ領域における前記回路の一次特性および二次特性を取得することを備え、前記一次特性は非寄生特性を表し、前記二次特性は寄生特性を表す、請求項２０の方法。
31. 前記集積回路素子および前記表面実装回路素子の前記パラメータはプロセッサ読み取り可能記録媒体上に記録される、請求項２０の方法。
32. 前記集積回路素子および表面実装回路素子は、物理回路として具現される、請求項２０の方法。
33. 前記生産領域およびプロトタイプ領域のための前記集積回路素子および表面実装回路素子のための前記パラメータを取得することは、前記集積回路素子および表面実装回路素子をそれぞれサポートするための基板に関するパラメーターを取得することを具備する、請求項２０の方法。
34. 前記生産領域およびプロトタイプ領域のための前記集積回路素子および表面実装回路素子のための前記パラメータを取得することは、前記集積回路素子および表面実装回路素子を支持するためのそれぞれの基板に関連する送信媒体に関連するパラメータを取得することを具備する、前記請求項３３の方法。
35. 前記生産領域における前記回路は、多層回路基板を具備し、前記プロトタイプ領域における前記回路は、単一層回路基板を具備する、請求項２０の方法。
36. 前記回路素子の前記パラメータは、コンピュータ読取り可能な記録媒体上に記録される、請求項２０の方法。
37. 前記回路実装は、高周波回路実装である、請求項２０の方法。

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