JP2005534083A - 複数の領域に高周波回路を設計するプロセス - Google Patents
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Abstract
Description
ることができる。図1A、2A、および3Aは、それぞれ、抵抗、キャパシター、およびインダクターの一次の高周波モデルを描画する。図1B、2B、および3Bは、高周波上で、それぞれ、図1Aのモデルにより示されるインピーダンスの実数部、2πfにより分割される図2Aのモデルにより示されるアドミタンスの虚数部、2πfにより分割される図3Aのモデルにより示されるインピーダンスの虚数部のプロットである。(図1B、2B、および3Bにおいて、両軸は、log10スケール軸であると仮定する)。
「高」周波は、環境に依存し、前記のより高度な回路解析技術が必要かどうか、対応する波長が、包含される回路素子の平均サイズに匹敵するかまたはそれ未満かどうか、一次パラメーター値に比べて寄生リアクタンスが重要かどうか、および高調波における不特定の応答が回路性能に寄与するかどうかというようないくつかの要因の考察を含む。これらの要因を考慮して、「高」周波は、一般的に、RF周波数およびマイクロ波周波数を含む、VHF帯域内のまたはVHF帯域に先行するどこかの点を越えるいずれかの周波数である。
図4を参照すると、原型領域および生産領域を含むがこれらに限られない、複数の領域に高周波回路を設計するプロセスの第1の実施の形態が図解される。この特定の実施の形態は、第1および第2の領域に関連して論じられるが、この発明は2つの領域を含む情況に限定されず、3つ以上の領域を包含する情況を含むことが理解されるべきである。
上述したプロセスの一例を、図8A、8B、および8Cの3つのキャパシターテンプレートに関連して、記載する。多くの他の例が可能なので、この例は、限定するものと解するべきでない。この例において、各テンプレートは、部品の表面実装型具現化が図7Bの回路基板の上面に実装される対応する原型領域実装にマッピングされ、また、部品が図7Aの回路基板の上層704に集積される対応する生産領域実装にマッピングされる。次に、テンプレート毎に、2つの実装の各々に対してモデルが導き出され、2つの実装が互換性があることを保証するためにモデル特性が比較される。以下は、各テンプレートの実装の各々に対して付随されるモデリング(modeling)手続きを詳細に記載する。
図11Aを参照すると、この発明のプロダクトの第1の実施形態、すなわち、高周波回路の1つ以上の第1および第2領域における互換性のある実装1102、1104が図解される。プロダクトは、特定数字1106により示されるように、第1および第2の実装だけから構成してもよいし、または、特定数字1108により示すように、対応する1つ以上の回路素子を含んでいてもよい。この場合も先の例と同様に、人間が読み出すことができる、または聞くことができる媒体上で、データまたはデータ構造の形態でプロセッサーが読み出し可能な媒体上で、または物理回路として、実装が具現化される形態を含むがこれらに限定されない、何らかの実体的な形態でこれらの互換性のある実装を具現化してもよい。同様に、存在するなら、1つ以上の回路素子のパラメーター化された表示、例えば、回路設計者に意味を有するパラメーター化された表示を含んでいても良い。
図12Aを参照すると、この発明に従うシステムの第1の実施形態は、プロセッサー1202、ユーザーインターフェース1204、および図示するように一緒に接続されたプロセッサー読み出し可能な媒体1206から構成される。さらに、他のプロセッサーと情報を交換するための1つ以上のインターフェース1207を設けても良い。
Claims (58)
- 下記を具備する、複数の領域において回路を設計するプロセス:
第1の領域に関連する1つ以上のパラメーターを得る;
第2の領域に関連する1つ以上のパラメーターを得る;および
前記第1および第2の領域に関連するパラメーターに応答して、1つ以上の回路素子の前記第1および第2の領域において、互換性のある実装を導き出す。 - 前記領域の一方は、原型領域であり、他方は、生産領域である、請求項1のプロセス。
- 前記1つ以上の回路素子は、受動素子である、請求項1のプロセス。
- 前記原型領域内の前記回路素子の前記実装は、表面実装型実装であり、他方の領域内の前記回路素子の前記実装は、集積実装である、請求項2のプロセス。
- 前記領域の一方または両方の回路基板は、プリント基板である、請求項1のプロセス。
- 前記領域の一方または両方の回路基板は、シリコンである、請求項1のプロセス。
- 前記領域の一方または両方の回路基板は、低温コファイヤード(co-fired)セラミックである、請求項1のプロセス。
- 前記領域の一方または両方の回路基板は多層回路基板である、請求項1のプロセス。
- 前記回路基板層の1つ以上は、マイクロバイア(microvia)層である、請求項8のプロセス。
- 前記第1および第2領域のパラメーターに応答して、前記第1および第2の領域において、互換性のある実装のモデルを導き出すことをさらに具備する、請求項1のプロセス。
- 一方のモデルの特性を他方のモデルの対応する特性に一致させることをさらに具備する、請求項10のプロセス。
- 一方のモデルの一次特性を他方のモデルの対応する一次特性に一致させることをさらに具備する、請求項11のプロセス。
- 一方のモデルの一次および二次特性を他方のモデルの対応する一次および二次特性に一致させることをさらに具備する、請求項11のプロセス。
- 前記実装は、人間が読み出すことができる、または聞き取ることができる媒体上に実体的に具現化される、請求項1のプロセス。
- 前記実装は、プロセッサ読み出し可能な媒体上に実体的に具現化される、請求項1のプロセス。
- 前記実装は、物理回路網として実体的に具現化される、請求項1のプロセス。
- 前記1つ以上の回路素子を支持するために、回路基板に関連する1つ以上のパラメーターをいずれかの領域に対して得ることをさらに具備する、請求項1のプロセス。
- 前記1つ以上の回路素子を支持するために、回路基板上または回路基板内の送信媒体に関連する1つ以上のパラメーターをいずれかの領域に対して得ることをさらに具備する、請求項1のプロセス。
- 前記回路基板に関連する1つ以上のパラメーターから前記回路基板上または前記回路基板内の送信媒体に関連する1つ以上のパラメーターを導き出すことをさらに具備する、請求項17のプロセス。
- いずれかの領域に対して、前記回路基板に関連する1つ以上のパラメーター、および前記回路基板上または前記回路基板内の送信媒体に関連する1つ以上のパラメーターをさらに具備する、請求項1のプロセス。
- プロセッサー読み出し可能な媒体上に実体的に具現化される、請求項1のプロセス。
- 請求項1のプロセスを実体的に具現化するコンピュータープログラムプロダクト。
- 回路の1つ以上の回路素子の第1および第2領域における互換性のある実装。
- 前記第1および第2の領域における前記互換性のある実装のモデルと組み合わせた、請求項23の実装。
- 一方のモデルの特性が他方のモデルの対応する特性に一致する、請求項24の組合せ。
- 一方のモデルの一次特性が他方のモデルの対応する特性と一致する、請求項25の組合せ。
- 一方のモデルの一次特性および二次特性が、それぞれ他方のモデルの対応する一次特性および二次特性に一致する、請求項25の組合せ。
- 人間が読み出し可能なまたは聞き取り可能な媒体上に実体的に具現化される、請求項23の実装。
- プロセッサーが読み出し可能な媒体上に実体的に具現化される、請求項23の実装。
- 物理回路網として実体的に具現化される、請求項23の実装。
- 人間が読み出し可能または聞き取り可能な媒体上に実体的に具現化される請求項24の組合せ。
- プロセッサーが読み出し可能な媒体上に実体的に具現化される、請求項24の組合せ。
- 前記実装が、物理回路網として実体的に具現化される、請求項24の組合せ。
- 下記を具備する、複数の領域において回路を設計するプロセス:
1つ以上の回路素子を支持するために、回路基板に関連する1つ以上のパラメーターを第1の領域に対して得る;
1つ以上の第1の領域パラメーターに応答して、前記回路基板上または回路基板内の送信媒体に関連する1つ以上のパラメーターを導き出す;
1つ以上の回路素子を支持するために、回路基板に関連する1つ以上のパラメーターを第2の領域に対して得る;
1つ以上の第2の領域パラメーターに応答して、前記回路基板上または回路基板内の送信媒体に関連する1つ以上のパラメーターを導き出す;および
前記第1および第2の領域のための前記回路基板および送信媒体パラメーターの一方または両方に応答して、前記1つ以上の回路素子の前記第1および第2の領域における互換性のある実装、および前記第1および第2の領域において互換性のある実装のモデルを導き出す、所望の周波数レンジ上で、前記モデルの一方の特性は、他方のモデルの対応する特性と一致する。 - 前記領域の一方は原型領域であり、他方の領域は生産領域である、請求項34のプロセス。
- 1つ以上の前記領域内の前記回路基板は、プリント基板である、請求項34のプロセス。
- 1つ以上の前記領域内の前記回路基板は、シリコンである、請求項34のプロセス。
- 1つ以上の前記領域の前記回路基板は、低温コファイヤード(co-fired)セラミックである、請求項34のプロセス。
- 前記領域の一方または両方の回路基板は多層回路基板である、請求項34のプロセス。
- 1つ以上の前記層はマイクロバイア(microvia)層である、請求項39のプロセス。
- 所望の周波数レンジ上で、一方のモデルの一次特性を他方のモデルの対応する二次特性に一致させることをさらに具備する、請求項34のプロセス。
- 所望の周波数レンジ上で、それぞれ、一方のモデルの一次および二次特性を、他方のモデルの対応する一次および二次特性と一致させることをさらに具備する、請求項34のプロセス。
- 請求項34のプロセスを実体的に具現化するプロセッサ読み出し可能な媒体。
- 請求項34のプロセスの1つ以上のステップを具現化する一連の命令を記憶するプロセッサ読み出し可能媒体。
- 請求項34のプロセスを具現化するコンピュータープログラムプロダクト。
- 前記対応する実装のモデルと組み合わせた回路の少なくとも1つの回路素子の第1および第2領域における互換性のある実装、所望の周波数レンジ上で、前記モデルの一方の特性は、前記他方のモデルの対応する特性と一致する。
- 前記領域の一方は、原型領域であり、他方の領域は生産領域である、請求項46の組合せ。
- 前記実装の一方は、表面実装型実装であり、他方は集積実装である、請求項46の組合せ。
- 所望の周波数レンジ上で、一方のモデルの一次特性は、他方のモデルの対応する一次特性と一致する、請求項46の組合せ。
- 所望の周波数レンジ上で、それぞれ一方のモデルの一次および二次特性が、他方のモデルの対応する一次および二次特性と一致する、請求項46の組合せ。
- 人間が読み出すことができるまたは聞き取ることができる媒体上に実体的に具現化される、請求項46の組合せ。
- プロセッサ読み出し可能な媒体上に実体的に具現化される、請求項46の組合せ。
- 前記互換性のある実装は、物理回路として実体的に具現化される、請求項46の組合せ。
- 下記を具備する、複数の領域に高周波回路を設計するプロセス:
第1の領域に関連する1つ以上のパラメーターを得るプロセス;
第2の領域に関連する1つ以上のパラメーターを得るプロセス;および
前記第1および第2の領域のパラメーターに応答して、1つ以上の回路素子の前記第1および第2の領域に互換性のある実装を導き出すステップ。 - 下記を具備する、複数の領域において回路を設計するプロセス:
1つ以上の回路素子を支持するために、回路基板に関連する1つ以上のパラメーターを第1の領域に対して得るステップ;
前記1つ以上の第1の領域パラメーターに応答して、前記回路基板上または回路基板内の送信媒体に関連する1つ以上のパラメーターを導き出すステップ;
1つ以上の回路素子を支持するために、回路基板に関連する1つ以上のパラメーターを第2の領域に対して得るステップ;
前記1つ以上の第2の領域パラメーターに応答して、前記回路基板上または回路基板内の送信媒体に関連する1つ以上のパラメーターを導き出すステップ;および
前記第1および第2領域に対する前記回路基板および送信媒体パラメーターの一方または両方に応答して、前記1つ以上の回路素子の前記第1および第2領域における実装と、前記第1および第2領域における互換性のある実装のモデルを導き出すステップ、所望の周波数レンジ上で、前記モデルの一方の特性は、他方のモデルの対応する特性と一致する。 - 請求項1の方法の1つ以上のステップを具現化する命令群を記憶するプロセッサ読み出し可能な媒体。
- 下記を具備する、複数の領域において回路を設計するシステム:
請求項43または請求項56のいずれかのプロセッサ読み出し可能媒体;および
前記プロセッサ読み出し可能な媒体に記憶された命令群にアクセスし実行するように構成されたプロセッサ。 - 下記を具備する、複数の領域において回路を設計するシステム:
請求項43または請求項56のいずれかのプロセッサ読み出し可能媒体;および
前記プロセッサ読み出し可能媒体に記憶された命令群にアクセスし実行するように構成されたクライアントまたはサーバー。
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