JP4438852B2 - 電子回路 - Google Patents

Description

本発明は、電子回路、例えば、トランジスタのアーリー効果を補正する機能を備えた電子回路に関するものである。

トランジスタのコレクタ電流は、便宜的に電流源として考えるが、実際には図７のＩ_C−Ｖ_CE特性に示すように有限のインピーダンスを持っている。なお、図７において、Ｉ_Cはトランジスタのコレクタ電流、ＶＣＥはトランジスタのコレクタ−エミッタ間電圧、Ｉ_B1，Ｉ_B2，Ｉ_B3はベース電流、Ｖ_BE1，Ｖ_BE2，Ｖ_BE3はベース−エミッタ間電圧をそれぞれ表している。

トランジスタのこのような特性はアーリー効果と呼ばれ、バイポーラ型トランジスタの場合Ｖ_CEが増えるとコレクタ−ベース間の空乏層が広がり、実効的なベース幅が変調されるために起こる。同様の現象は接合型やＭＯＳ型のＦＥＴ（電界効果トランジスタ）においても起こる。これは飽和領域におけるチャンネルとドレイン間の空乏層の広がりによるものと考えられる。
図７に示すように、Ｉ_C−Ｖ_CE特性の直線部をのばすと、Ｉ_Bに殆ど依存せずに一点でＸ軸に集まる。これが図７のＶ_Aとして示され、アーリー電圧と称される。

回路設計からいえば、アーリー電圧は高い方が都合がよい。アーリー電圧が低いとコレクタ（又はドレイン）電流が定電流源と見なされず、利得の低下やオフセット特性の劣化を招くからである。しかしデバイス構造の微細化に伴い、アーリー電圧は低下する傾向にある。微細化やデバイスの高速化のためにはベース幅を薄く作らなければならず、同じ空乏層の広がりでも相対的なベース幅の変化が大きくなる、等の理由である。

またバイポーラ型集積回路（ＩＣ）についていえば、基本デバイスであるＮＰＮ型トランジスタはそれ程でもないが、ＰＮＰ型トランジスタの方がアーリー電圧を高く作ることが難しい。ＰＮＰ型トランジスタの構造は３種類に分類できる。サブストレート（基板）ＰＮＰ型、ラテラル（横型）ＰＮＰ型、バーティカル（縦型）ＰＮＰ型トランジスタである。前者の２種は標準的なバイポーラ型ＩＣに特に追加工程なしに生成できるため広く使われる。後者は追加工程が必要なため、特別な理由により高性能なＰＮＰ型トランジスタが必要な場合のみ使われる。

以下、ラテラルＰＮＰ型トランジスタやバーティカルＰＮＰトランジスタのアーリー電圧が高く作りにくい理由について簡単に説明する。サブストレートＰＮＰではアーリー電圧Ｖ_Aを問題にすることはほとんどない。これはエミッタフォロワとしての使い方しかできないためである。

ラテラルＰＮＰ型トランジスタは図８のような構造を持つ。図８において、１０はｐ基板、１１はｎ+埋め込み層、１２はエピタキシャル領域（Ｅｐｉ）、１３はエミッタ領域（Ｅ）、１４はベース領域（Ｂ）、１５はコレクタ（Ｃ）領域をそれぞれ示している。
埋め込み層１１は、ｐ基板１０に形成されているｎ+領域である。エピタキシャル領域１２は、埋め込み層１１の上にエピタキシャル成長により形成したｎ-領域である。
エミッタ領域１３およびコレクタ領域１５は、それぞれｐ+領域により構成され、ベース領域１４はエピタキシャル領域１２に形成されており、ｎ-領域により構成されている。

エミッタ１３とコレクタ１５はＮＰＮ型トランジスタのベースの領域を使い、ベース１４はＮＰＮ型トランジスタのコレクタ領域に対応するエピタキシャル領域１２を使う。そのためエピタキシャル領域１２を使うベース１４の方が、コレクタ１５よりも不純物濃度が薄くなってしまう。その結果コレクタ−ベース間に電圧が加わると空乏層は主にベース領域にしか延びられず、ベース幅変調が大きくなりアーリー電圧Ｖ_Aが低いデバイスとなってしまう。

また、図９は代表的なバーティカルＰＮＰ型トランジスタの構造を示す図である。図９において、２０はｐ基板、２１はｎ+埋め込み層、２２はエピタキシャル層（Ｅｐｉ）、２３はエミッタ領域（Ｅ）、２４はベース領域（Ｂ）、２５はコレクタ（Ｃ）領域、２６ａ，２６ｂ、２７ａ，２７ｂはｐｎ接合分離領域をそれぞれ示している。

埋め込み層２１は、ｐ基板２０に形成されているｎ+領域である。埋め込み層２１が形成した後、エピタキシャル層２２を形成する前に、ｐ+領域からなるコレクタ領域２５が形成される。
コレクタ領域２１が形成した後、その上にエピタキシャル成長によりエピタキシャル層２２が形成される。なお、図示のようにエピタキシャル層は、ｎ-領域により構成されている。
エピタキシャル層２１が形成した後、その上にｎ+領域が形成され、このｎ+領域によりベース領域２４が構成されている。さらに、ベース領域２４の上に、ｐ+領域が形成され、これによりエミッタ領域２４が構成されている。
ｐｎ接合領域２６ａ，２６ｂ、２７ａ，２７ｂは、図示のようにｐ+領域により構成され、半導体集積回路が動作するとき、ｐ基板２０が回路の最低電位に設定され、このｐｎ接合が逆にバイアスされることによって、各素子を電気的に分離される。

このように形成したＰＮＰ型トランジスタは、動作するときエミッタ電流は基板表面にあるエミッタ領域２３から基板の深さ方向、即ち、縦方向に流れるので、バーティカル（縦型）ＰＮＰ型トランジスタと呼ばれる。

ｎ+領域からなる埋め込み層はＮＰＮ型トランジスタのコレクタ抵抗を下げるため不純物濃度がかなり濃く設定される。コレクタ領域２５においてはそれをｐ+型に反転させるため、やはりかなり濃い濃度になる。ｎ+型として形成されたベース領域２４の下部にはエピタキシャル層２２を薄く残した方が、エピタキシャル層の厚さのばらつき等による生産性が良い、また耐圧を確保する上でも都合がよい。その結果、この構造のベース−コレクタ接合部もコレクタ側よりベース側の濃度が薄い構造となり、空乏層がベース側に延び、アーリー電圧Ｖ_Aの低いデバイスとなる。

複雑な構造を作れば、ラテラルＰＮＰ型トランジスタやバーティカルＰＮＰ型トランジスタでもアーリー電圧Ｖ_Aの高いデバイスを作ることは不可能ではない。しかしマスク枚数や製造工程数が大幅に増加し、高価で生産性の悪いデバイスになってしまい実用的ではない。

次にアーリー電圧Ｖ_Aが低いと回路設計上どのような不都合があるかについて説明する。
図１０はアーリー効果を考慮した場合のトランジスタの等価回路を示している。図示のように、アーリー効果は、図１０に示すように、理想的なトランジスタＱに有限のコレクタ抵抗ＲＣがつながったものと考えることができる。

図１１は電圧フォロワとして広く用いられる回路の一例を示す回路図である。図示のように、本例の電圧フォロワ回路は、ＰＮＰ型トランジスタＱ１，Ｑ２、ＮＰＮ型トランジスタＱ３，Ｑ４，Ｑ５および電流源ＩＳ１，ＩＳ２により構成されている。
トランジスタＱ３のベースは、入力電圧Ｖ_INの端子に接続され、コレクタはノードＮＤ１に接続されている。トランジスタＱ４のベースは出力電圧Ｖ_OUTの端子に接続され、コレクタはノードＮＤ２に接続されている。トランジスタＱ３，Ｑ４のエミッタが電流源ＩＳ１に共通に接続されている。
トランジスタＱ１とＱ２のベースが共通に接続され、エミッタがともに電源電圧Ｖ_CCの供給線に接続されている。トランジスタＱ１のコレクタは、そのベースとともにノードＮＤ１に接続され、トランジスタＱ２のコレクタはノードＮＤ２に接続されている。
トランジスタＱ５のベースはノードＮＤ２に接続され、コレクタは電源電圧Ｖ_CCの供給線に接続され、エミッタは電圧Ｖ_OUTの出力端子に接続されている。さらに、出力端子に電流源ＩＳ２が接続されている。

即ち、トランジスタＱ３，Ｑ４は差動増幅回路を構成しており、電流源ＩＳ１によりこの差動増幅回路に動作電流を供給されている。トランジスタＱ１，Ｑ２によりカレントミラー回路を形成し、このカレントミラー回路は差動増幅回路の負荷を構成している。
入力電圧Ｖ_INに応じて差動増幅回路の出力ノードＮＤ２の電圧が設定される。さらに、トランジスタＱ５はエミッタフォロワを構成しており、ノードＮＤ２の電圧に応じて出力電圧Ｖ_OUTのレベルを設定するので、トランジスタＱ１〜Ｑ５は理想的なトランジスタである場合に、出力電圧Ｖ_OUTのレベルは入力電圧Ｖ_INのレベルに追従する形となる。

さらに、このように構成された電圧フォロワは回路構成が簡素で、帯域も広く取りやすい。しかし、実際のトランジスタはアーリー効果の影響を受け、理想的な特性が得られない。トランジスタのアーリー効果を考慮する場合に、本例の電圧フォロワは、図示のように、回路を構成する各トランジスタのコレクタにコレクタ抵抗ＲＣＰおよびＲＣＮがそれぞれ接続されている回路により等価的に表すことができる。この回路においてトランジスタのアーリー電圧が低いと、下記の２つの問題が生ずる。
まず、入出力電圧Ｖ_IN，Ｖ_OUT間にオフセット電圧が発生する。次に、回路の利得が厳密な単位利得“１”より若干低下する。

具体的に、アーリー効果による影響を検討する場合に、トランジスタＱ１、Ｑ２のコレクタに抵抗ＲＣＰが、Ｑ３、Ｑ４のコレクタに抵抗ＲＣＮがつながり、これはどのような影響を及ぼすかを考えればよい。
アーリー効果により、この回路の伝達特性は図１２のようなものとなる。入力電圧がＶｉの時出力電圧はオフセット電圧Ｖｏｆｆだけずれたものとなる。このオフセット電圧は、入力電圧Ｖ_INがＶ_CC−２Ｖ_F（Ｖ_FはＰＮ接合の順方向降下電圧）の時ほぼゼロとなる。その時トランジスタＱ１とＱ２、またはトランジスタＱ３とＱ４のＶ_CEが等しくなるからである。オフセット電圧Ｖｏｆｆは、Ｖ_INに依存し変化する。これは伝達特性の傾斜に注目すれば、等価的に利得が低下したと考えることができる。

この回路において、ＮＰＮ型トランジスタのアーリー効果とＰＮＰ型トランジスタのアーリー効果は加算される。しかし前述したように、通常のバイポーラＩＣプロセスにおいては、ＰＮＰのアーリー電圧がＮＰＮに比較し大幅に劣るケースが多いので、オフセット特性や利得の低下は主にＰＮＰの性能によって決まる。

同様な問題は、図１３に示す極めて単純なエミッタフォロワ回路においても問題になる場合がある。例えばＡＣ的な利得を限りなく単位利得”１”にしたいような場合において、その精度を決める要因がアーリー効果である。

次にアーリー効果による性能の劣化を防ぐ従来技術について説明する。電流源や電流ミラー（カレントミラー）回路の場合には、図１４（ａ）に示すようにエミッタに帰還抵抗ＲＥを入れる方法がある。これは非常に簡便で相応な効果がある。ＲＥの電圧降下をＶＥとすると、見かけ上のアーリー電圧は（１＋Ｖ_E／Ｖ_T）倍程度になる。ここで、Ｖ_Tは熱電圧（＝ｋＴ／ｑ）で室温で約２６ｍＶである。

カレントミラー回路に有効な別の方法として、図１４（ｂ）に示すような回路も知られている。この回路は考案者の名前を取り、ウィルソン型カレントミラー回路とも呼ばれる。この回路においてトランジスタＱ３４がカスケードにはいるので、見かけのアーリー電圧は電流倍増率ＨＦＥ倍に近くなり効果は絶大である。
特開２００５−３０６９４９号公報

ところで、上述した従来の回路においては、トランジスタのアーリー効果による影響を完全に抑制することができず、高精度の信号処理回路にとってその精度がアーリー効果により制限されてしまうという不利益がある。
また、アーリー電圧の値は製造工程によって大きくバラツキ、一定値に制御することが困難である。従って、固定の補正係数を導入したとして大した効果が得られず、有効な補正手段はないのは実情である。

さらに、図１４（ｂ）に示すウィルソン型カレントミラー回路においては、アーリー効果を抑制する有効な手段の一つであるが、この回路は電圧ロスが大きく、低電圧回路に向かないことである。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路の高速性に影響することなく、且つ利得の精度が高く、アーリー効果を低減できる電子回路を提供することにある。

上記目的を達成するため、本発明の電子回路は、ベース電位が同じレベルに保持され、エミッタに所定の電流を供給する第１と第２の電流供給手段が接続され、コレクタがそれぞれ第１の機能回路に接続されている第１と第２のトランジスタと、ベースがそれぞれ上記第１と第２のトランジスタのエミッタに接続され、エミッタが電流源に共通に接続され、差動対を構成している第３と第４のトランジスタと、ベース電位が同じレベルに保持され、エミッタに所定の電流を供給する第３と第４の電流供給手段が接続されている第５と第６のトランジスタと、ベースが上記第５のトランジスタのコレクタに接続され、エミッタに電流源が接続されてエミッタフォロワを形成する第７のトランジスタと、ベースが上記第２のトランジスタのエミッタに接続され、エミッタが上記第７のトランジスタのコレクタに接続されてエミッタフォロワを形成する第８のトランジスタと、を有し、上記第５のトランジスタのエミッタは、上記第３のトランジスタのコレクタに接続され、上記第６のトランジスタのエミッタは、上記第４のトランジスタのコレクタに接続され、上記第５と第６のトランジスタのコレクタがそれぞれ第２の機能回路に接続され、上記第１と第２のトランジスタのアーリー効果により発生するエミッタ間の差電圧を上記第３と第４のトランジスタのコレクタ電流に変換して、当該コレクタ電流を補正を必要とする回路の一部である上記第５と第６のトランジスタのエミッタに供給し、上記第５のトランジスタのコレクタ電位を上記第７と第８のトランジスタを介して上記第２のトランジスタにコピーを行うことにより上記第１と第２のトランジスタのエミッタ間のアーリー効果による差電圧と逆極性に上記第５と第６のトランジスタのエミッタ電圧を制御してアーリー効果を補正する。

また、本発明の電子回路は、エミッタが共通に接続されて差動対を構成している第９と第１０のトランジスタと、エミッタが電流源に接続され、差動対を構成している第１１と第１２のトランジスタと、を有し、上記第１のトランジスタのコレクタは自身のベースおよび電流源に接続され、上記第１と第２のトランジスタはカレントミラー回路を構成し、上記第６のトランジスタのコレクタは自身のベースおよび上記第９のトランジスタのコレクタに接続され、上記第５と第６のトランジスタはカレントミラー回路を構成し、上記第９のトランジスタのベースが信号の入力端子に接続され、上記第１０のトランジスタのベースが上記第２のトランジスタのコレクタおよび上記第８のトランジスタのエミッタに接続され、当該接続点が出力端子に接続され、上記第１１のトランジスタのコレクタが上記第５のトランジスタのコレクタに接続され、上記第１２のトランジスタのコレクタが上記第９と第１０のトランジスタのエミッタに接続され、上記第１１のトランジスタのベースがホールド信号の供給ラインに接続され、上記第１２のトランジスタのベースがサンプル信号の供給ラインに接続され、上記第５のトランジスタのコレクタおよび上記第７のトランジスタのベースにキャパシタが接続されている。

また、本発明の電子回路は、ゲート電位が同じレベルに保持され、ソースに所定の電流を供給する第１と第２の電流供給手段が接続され、ドレインがそれぞれ第１の機能回路に接続されている第１と第２の電界効果トランジスタと、ゲートがそれぞれ上記第１と第２の電界効果トランジスタのソースに接続され、ソースが電流源に共通に接続され、差動対を構成している第３と第４の電界効果トランジスタと、ゲート電位が同じレベルに保持され、ソースに所定の電流を供給する第３と第４の電流供給手段が接続されている第５と第６の電界効果トランジスタと、ゲートが上記第５の電界効果トランジスタのドレインに接続され、ソースに電流源が接続されてソースフォロワを形成する第７の電界効果トランジスタと、ゲートが上記第７の電界効果トランジスタのソースに接続され、ソースが上記第２の電界効果トランジスタのドレインに接続されてソースフォロワを形成する第８の電界効果トランジスタと、を有し、上記第５の電界効果トランジスタのソースは、上記第３の電界効果トランジスタのドレインに接続され、上記第６の電界効果トランジスタのソースは、上記第４の電界効果トランジスタのドレインに接続され、上記第５と第６の電界効果トランジスタのドレインがそれぞれ第２の機能回路に接続され、上記第１と第２の電界効果トランジスタのアーリー効果により発生するソース間の差電圧を上記第３と第４の電界効果トランジスタのドレイン電流に変換して、当該ドレイン電流を補正を必要とする回路の一部である上記第５と第６の電界効果トランジスタのソースに供給し、上記第５の電界効果トランジスタのドレイン電位を上記第７と第８の電界効果トランジスタを介して上記第２の電界効果トランジスタにコピーを行うことにより上記第１と第２の電界効果トランジスタのソース間のアーリー効果による差電圧と逆極性に上記第５と第６の電界効果トランジスタのソース電圧を制御してアーリー効果を補正する。

さらに、本発明では、好適には上記第３と第４のトランジスタのエミッタ或いはソースに接続されている電流供給手段の供給電流は、絶対温度にほぼ比例するように設定されている。

本発明によれば、第１と第２のトランジスタのアーリー効果によりこれらのトランジスタのエミッタまたはソース間に生じた電位差が、第３と第４のトランジスタからなる差動対により補正電流に変換される。この補正電流は、第３と第４のトランジスタのコレクタまたはドレイン電流として出力される。当該補正電流に応じて、アーリー効果による影響が問題となるトランジスタに対して、補正が行われる。なお、補正の対象となるトランジスタは、例えば、上記第１および第２のトランジスタ、或いは、第５および第６のトランジスタ。第３と第４のトランジスタのコレクタ電流がそれぞれ補正対象となるトランジスタのエミッタまたはソース側に入力される。
これによって、第１および第２のトランジスタのアーリー効果を第３と第４のトランジスタからなる差動対により検出され、それに応じて補正電流が発生される。当該補正電流を用いて第１および第２のトランジスタ、或いは、第５および第６のトランジスタのエミッタまたはソース電流を制御するので、補正対象のトランジスタにおけるアーリー効果による影響が低減できる。

本発明の電子回路によれば、ベース又はゲートを同電位に保たれた２つのトランジスタのエミッタ、又はソース電位差としてアーリー効果を検出し、差動トランジスタ対により電流に変換し補正電流を生成する。この手法により簡潔に、かつ回路の性能、例えば高速性等を何ら犠牲にすることなくアーリー効果の影響を大幅に低減でき、オフセットが小さい、あるいは利得の精度が優れた回路を実現することができる利点がある。

本発明の電子回路は、ベースまたはゲートを同電位に保持されている一対のトランジスタのエミッタ、またはソース電位差としてアーリー効果を検出し、さらに一対のトランジスタからなる差動対により電流に変換し補正電流を発生させ、当該補正電流によって、トランジスタのアーリー効果による影響を補正するものである。以下、本発明の幾つかの実施形態について、図面を参照しつつそれぞれ構成および動作を詳述し、本発明の電子回路の特徴を明らかにする。

第１実施形態
図１は本発明に係る電子回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の電子回路は、ＮＰＮ型トランジスタＱ４３，Ｑ４４、ＰＮＰ型トランジスタＱ４１，Ｑ４２，Ｑ４５，Ｑ４６および電流源ＩＳ０，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４により構成されている。
トランジスタＱ４１，Ｑ４２はそれぞれ第１と第２のトランジスタとし、また、トランジスタＱ４５，Ｑ４６はそれぞれ第５と第６のトランジスタとして、これらのトランジスタは、アーリー効果の影響を受けるトランジスタ対である。
トランジスタＱ４３，Ｑ４４は、第３および第４のトランジスタとして、差動対を構成している。

本実施形態では、差動対を成しているトランジスタＱ４３，Ｑ４４により、アーリー効果により生じたトランジスタＱ４１，Ｑ４２のエミッタ間の差電圧を検出し、当該差電圧をこれらのトランジスタのコレクタ電流に変換する。さらに、トランジスタＱ４１，Ｑ４２のエミッタ間の差電圧に応じてトランジスタＱ４５，Ｑ４６におけるアーリー効果による影響を補正する。
以下、図１を参照しつつ、本実施形態の電子回路の構成および動作をさらに詳細に説明する。

トランジスタＱ４１，Ｑ４２のベースはともにバイアス電圧Ｖ_B1によりバイアスされ、トランジスタＱ４１のエミッタは電流源ＩＳ０に接続され、トランジスタＱ４２のエミッタは電流源ＩＳ１に接続されている。ここで、電流源ＩＳ０，ＩＳ１の供給電流値はともにＩ₀とする。

トランジスタＱ４３，Ｑ４４は差動増幅回路を構成している。トランジスタＱ４３のベースは、トランジスタＱ４１のエミッタに接続され、トランジスタＱ４４のベースは、トランジスタＱ４２のエミッタに接続されている。トランジスタＱ４３，Ｑ４４のエミッタは、電流源ＩＳ４に共通に接続されている。
さらに、トランジスタＱ４５，Ｑ４６のベースは、バイアス電圧Ｖ_B2によりバイアスされ、トランジスタＱ４５のエミッタは、トランジスタＱ４３のコレクタとともに電流源ＩＳ２に接続され、トランジスタＱ４６のエミッタは、トランジスタＱ４４のコレクタとともに電流源ＩＳ３に接続されている。ここで、電流源ＩＳ２，ＩＳ３の供給電流値をともにＩ₁とし、さらに、電流源ＩＳ４の供給電流値を、２Ｉ₁とする。

トランジスタＱ４１，Ｑ４２のコレクタはそれぞれ他の機能回路に接続されており、これらのトランジスタのコレクタ電圧をＶ_C1，Ｖ_C2として、アーリー効果によりこれらのトランジスタのベース−エミッタ間電圧Ｖ_BE1，Ｖ_BE2が異なる。さらに、これらのトランジスタベース−エミッタ間電圧Ｖ_BE1，Ｖ_BE2の差は、図１に示すエミッタ電圧差ΔＶ_Eとして反映される。

以下、図１の回路図および図５に示すトランジスタのＩ_C−Ｖ_CE特性を参照しつつ、本実施形態の電子回路のアーリー効果抑制の原理について説明する。
図５に示すＩ_C−Ｖ_CE特性グラフにおいて、ベース−エミッタ間電圧をＶ_BEとし、コレクタ−エミッタ間電圧をＶ_CEとし、コレクタ電流をＩ_Cとすると、次式が得られる。

［数１］
Ｉ_C＝（１＋Ｖ_CE／Ｖ_A）・Ｉ_S・ｅｘｐ（Ｖ_BE／Ｖ_T） …（１）
なお、Ｖ_Aはアーリー電圧、Ｖ_Tは熱電圧（＝ｋＴ／ｑ）である。

ここで、任意のＶ_BEに対し、Ｖ_CE＝０近傍でのＩ_CをＩ_C0とし、任意のＶ_CEにおいてＩ_C＝Ｉ_C0を保つベースエミッタ間電圧Ｖ_BE−ΔＶは次式により求まる。
［数２］
ΔＶ＝Ｖ_T・ｌｎ（１＋Ｖ_CE／Ｖ_A） …（２）

この式により、図１における差電圧ΔＶ_Eを求めることができる。ここで、トランジスタＱ４１、Ｑ４２のコレクタ−エミッタ間電圧Ｖ_CE1，Ｖ_CE2、ベース−エミッタ間電圧をＶ_BE1，Ｖ_BE2とすると、次式が得られる。

［数３］
Ｖ_CE1＝Ｖ_C1−Ｖ_B＋Ｖ_BE1 …（３）
［数４］
Ｖ_CE2＝Ｖ_C2−Ｖ_B＋Ｖ_BE2 …（４）

各トランジスタのベース−エミッタ間電圧Ｖ_BE1，Ｖ_BE2をＶ_CE＝０近傍での値と、アーリー効果分を区別して表現すると、次式が得られる。

［数５］
Ｖ_BE1＝Ｖ_BE0＋ΔＶ₁
＝Ｖ_BE0＋Ｖ_T・ｌｎ（１＋Ｖ_CE1／Ｖ_A） …（５）
［数６］
Ｖ_BE2＝Ｖ_BE0＋ΔＶ₂
＝Ｖ_BE0＋Ｖ_T・ｌｎ（１＋Ｖ_CE2／Ｖ_A） …（６）

ここで、電圧Ｖ_BE0はトランジスタのコレクタ−エミッタ間電圧Ｖ_CE＝０の近傍におけるベース−エミッタ間電圧である。
その結果、図１におけるトランジスタＱ４１，Ｑ４２のエミッタ電圧差ΔＶ_E
は次式のようになる。

この差電圧ΔＶ_EはトランジスタＱ４３，Ｑ４４に伝達される電流に変換される。電流の変化分Δｉは次式により求まる。

以上説明したように、本実施形態によれば、ベースが共通なバイアス電圧Ｖ_B1によりバイアスされているトランジスタＱ４１，Ｑ４２および差動増幅回路を構成するトランジスタＱ４３，Ｑ４４により、トランジスタＱ４１，Ｑ４２のアーリー効果を補正電流Δｉとして抽出する。この補正電流ΔｉをトランジスタＱ４５，Ｑ４６のエミッタに供給し、トランジスタＱ４５，Ｑ４６は、アーリー効果を問題とし、その補正を必要とする回路の一部でその電流源を構成しているので、補正電流Δｉに応じて当該電流源の電流を調整することによりトランジスタＱ４５，Ｑ４６のアーリー効果を補正することができる。

次に、アーリー効果を補正電流Δｉとして抽出し、本来の信号処理として望ましくないアーリー効果の影響をどのように排除するかを、具体的な回路例を用いて、次の実施形態でさらに詳しく説明する。

第２実施形態
図２は本発明に係る電子回路の第２の実施形態を示す回路図である。本実施形態は、図１に示すアーリー効果補正回路を高速のサンプルホールド回路に適用した回路例である。

図示のように、トランジスタＱ５１〜Ｑ５４が電圧フォロワを構成し、トランジスタＱ５５，Ｑ５６によりその電圧フォロワを能動状態にしたり、遮断状態にしたりすることによりサンプルホールドの機能を成している。
トランジスタＱ５３，Ｑ５４は差動増幅回路を構成し、抵抗素子Ｒ５１，Ｒ５２およびトランジスタＱ５１，Ｑ５２はカレントミラー回路を構成し、この差動増幅回路の負荷を成している。トランジスタＱ５５，Ｑ５６により、この差動増幅回路に動作電流を選択的に供給する。トランジスタＱ５３のベースは信号Ｖ_INの入力端子ＩＮに接続され、トランジスタＱ５４ベースは出力端子ＯＵＴに接続されている。トランジスタＱ５３，Ｑ５４コレクタはそれぞれトランジスタＱ５１，Ｑ５２のコレクタに接続され、これらのトランジスタのエミッタがトランジスタＱ５６のコレクタに共通に接続されている。

トランジスタＱ５５，Ｑ５６は差動増幅回路を構成し、トランジスタＱ５５のベースはホールド信号Ｖ_Hの入力端子に接続され、トランジスタＱ５６のベースはサンプル信号Ｖ_Sの入力端子に接続されている。トランジスタＱ５５のコレクタは、トランジスタＱ５２のエミッタ、即ち、ノードＮＤ１に接続されている。さらに、トランジスタＱ５５，Ｑ５６のエミッタはトランジスタＱ５７のコレクタに共通に接続されている。
トランジスタＱ５７のベースはバイアス電圧Ｖ_Bによりバイアスされ、エミッタは、抵抗素子Ｒ５３を介して接地されている。トランジスタＱ５７と抵抗素子Ｒ５３により電流源が構成され、バイアス電圧Ｖ_Bに応じて、トランジスタＱ５５，Ｑ５６からなる差動対への供給電流が制御される。

ホールド信号Ｖ_Hおよびサンプル信号Ｖ_Sに応じて、トランジスタＱ５５，Ｑ５６からなる差動対の動作状態が制御される。さらに、それに応じて電圧フォロワを構成するトランジスタＱ５３，Ｑ５４の動作状態に制御される。
例えば、差動対のトランジスタＱ５６がオンしていると、Ｑ５１〜Ｑ５４は電圧フォロワとして機能する。逆にトランジスタＱ５５がオンすると、トランジスタＱ５６がオフ状態に保持され、トランジスタＱ５１〜Ｑ５４からなる電圧フォロワは遮断状態になり、キャパシタＣ５１は元の電位を保持する。

キャパシタＣ５１の一方の電極はノードＮＤ２、即ちトランジスタＱ５２とＱ５４のコレクタの共通の接続点に接続され、他方の電極が接地されている。
トランジスタＱ５８のベースはノードＮＤ２に接続され、コレクタは電源電圧Ｖ_CCの供給線に接続され、エミッタはノードＮＤ３に接続されている。
また、トランジスタＱ５９のベースはバイアス電圧Ｖ_Bによりバイアスされ、コレクタはノードＮＤ₃に接続され、エミッタは抵抗素子Ｒ５４を介して接地されている。

即ち、トランジスタＱ５８はエミッタフォロワを構成しており、トランジスタＱ５９、抵抗素子Ｒ５４により、エミッタに電流を供給する電流源回路が構成されている。このように構成されているエミッタフォロワにより、ノードＮＤ２の電位に応じて、ノードＮＤ３の電位が設定される。例えば、ノードＮＤ３の電位は、ノードＮＤ２の電位よりトランジスタＱ５８のベース−エミッタ間電圧分低く設定されている。

抵抗素子Ｒ５５，Ｒ５６およびトランジスタＱ６１，Ｑ６２により、カレントミラー回路が構成されている。さらに、トランジスタＱ６０により、エミッタフォロワを構成されている。図示のように、トランジスタＱ６０のベースはノードＮＤ３に接続され、コレクタは接地され、エミッタはトランジスタＱ６１のコレクタとともに出力電圧Ｖ_OUTの端子ＯＵＴに接続されている。
また、トランジスタＱ６２のコレクタにトランジスタＱ６３と抵抗素子Ｒ５７からなる電流源回路が接続されている。トランジスタＱ６３のベースは、バイアス電圧Ｖ_Bによりバイアスされ、コレクタはトランジスタＱ６２のコレクタに接続され、エミッタは抵抗素子Ｒ５７を介して接地されている。

トランジスタＱ６４，Ｑ６５は差動対を構成しており、トランジスタＱ６４，Ｑ６５のベースは、それぞれトランジスタＱ６１，Ｑ６２のエミッタに接続されている。トランジスタＱ６４のコレクタは、トランジスタＱ５２のコレクタに接続され、トランジスタＱ６５のコレクタは、トランジスタＱ５１のコレクタに接続されている。トランジスタＱ６４，Ｑ６５のエミッタにトランジスタＱ６６と抵抗素子Ｒ５８からなる電流源回路が接続されている。
トランジスタＱ６６のベースは、バイアス電圧Ｖ_Bによりバイアスされ、コレクタはトランジスタＱ６４，Ｑ６５のエミッタに接続され、エミッタは抵抗素子Ｒ５８を介して接地されている。

電流源回路により、回路の各部分の動作電流が設定される。例えば、トランジスタＱ５３とＱ５４からなる差動対の両側に対して、抵抗素子Ｒ５１，Ｒ５２およびトランジスタＱ５１，Ｑ５２からなるカレントミラー回路により、それぞれ電流Ｉ₂が供給される。
また、トランジスタＱ６６と抵抗素子Ｒ５８により構成された電流源により、トランジスタＱ６４とＱ６５のエミッタに電流２・Ｉ₁が供給されている。

以下、図２を参照しつつ、本実施形態の電子回路の動作について説明する。
本実施形態の電子回路においては、例えば、サンプリング動作時に、サンプル信号Ｖ_Sがハイレベル、ホールド信号Ｖ_Hがローレベルにそれぞれ保持され、逆に、ホールド時に、ホールド信号Ｖ_Hがハイレベル、サンプル信号Ｖ_Sがローレベルにそれぞれ保持されている。

このため、サンプリング動作時に、トランジスタＱ５５，Ｑ５６からなる差動対において、トランジスタＱ５５がオフ状態、トランジスタＱ５６がオン状態に保持されている。トランジスタＱ５７と抵抗素子Ｒ５３からなる電流源回路により、２・Ｉ₂の電流が供給されているとすると、サンプリング動作時に、電流２・Ｉ₂がトランジスタＱ５６側に流れる。
トランジスタＱ５１とＱ５２のアーリー効果による影響で、抵抗素子Ｒ５１，Ｒ５２に不平衡電流Δｉ₂が生じる。例えば、図２に示すように、抵抗素子Ｒ５１，Ｒ５２に流れる電流がそれぞれ（Ｉ₂−Δｉ₂）、（Ｉ₂＋Δｉ₂）である。

サンプリング動作時に、トランジスタＱ５３とＱ５４からなる差動対により、ノードＮＤ２の電圧が入力信号Ｖ_INに応じて設定される。さらに、ノードＮＤ２の電圧がトランジスタＱ５８，Ｑ６０からなる２段のエミッタフォロワにより、出力電圧Ｖ_OUTとして出力端子ＯＵＴに出力される。
ここで、トランジスタＱ５８とＱ６０のエミッタ−ベース間電圧がほぼ同じ値とすると、出力電圧Ｖ_OUTのレベルは、ノードＮＤ２の電圧レベルとほぼ同じく保持されている。
出力端子ＯＵＴの電圧Ｖ_OUTがトランジスタＱ５４のベースにフィードバックされ、これに応じてノードＮＤ２が電圧レベルが制御されるので、サンプリング動作時に、ノードＮＤ２の電圧は、入力端子ＩＮの電圧Ｖ_INに追従して変化する。さらに、ノードＮＤ２の電圧は２段のエミッタフォロワ回路により、出力端子ＯＵＴに出力される。

ホールド時に、トランジスタＱ５５，Ｑ５６からなる差動対において、トランジスタＱ５５がオン状態、トランジスタＱ５６がオフ状態にそれぞれ保持されているので、電圧フォロワが遮断状態にあり、このとき、トランジスタＱ５３，Ｑ５４からなる差動対に電流が供給されることなく、ノードＮＤ２の電位がキャパシタＣ５１により保持され、元の値が保持される。

このように、本例電子回路により、サンプル信号Ｖ_Sおよびホールド信号Ｖ_Hにより選択的に動作状態と遮断状態に設定されている電圧フォロワにより、サンプルホールド回路が構成されている。サンプリング動作時に、入力信号Ｖ_INに応じて出力信号Ｖ_OUTのレベルが設定され、ホールド時に、前回のサンプリング動作で設定されている信号レベルがそのまま保持される。

上述したサンプルホールド回路において、トランジスタＱ５１、Ｑ５２のアーリー効果は出力信号Ｖ_OUTのオフセット電圧の主要な原因となる。トランジスタＱ５１のコレクタ−エミッタ間電圧Ｖ_CEはＶ_F（ＰＮ接合の順方向降下）であり、トランジスタＱ５２のコレクタ−エミッタ間電圧Ｖ_CEは、概略（Ｖ_CC−Ｖ_IN）である。この実施例においては、トランジスタＱ６０からなるエミッタフォロワの電流源を形成しているカレントミラー回路Ｑ６１、Ｑ６２をアーリー効果検出に利用している。即ち、トランジスタＱ６２のコレクタ−エミッタ間電圧はＶ_F
であり、Ｑ６１のコレクタ−エミッタ間電圧は、概略（Ｖ_CC−Ｖ_IN）である。

図１に示す実施形態では、トランジスタＱ４１、Ｑ４２のエミッタには電流源が接続されていたが、この実施例では抵抗素子Ｒ５５、Ｒ５６が接続されている。抵抗素子Ｒ５５、Ｒ５６の電圧降下がＶ_Tより充分大きければ、実質的な違いはない。従って、トランジスタＱ５１とＱ５２のアーリー効果はトランジスタＱ６１、Ｑ６２に複製される。各々のエミッタ間電位差はほぼ等しいΔＶ_Eとなり、次のように表される。

さらに、アーリー効果の補正電流となるトランジスタＱ６４，Ｑ６５のコレクタ電流Ｉ_Cの変化分Δｉ₁は次のようになる。

次に、抵抗素子Ｒ５１，Ｒ５２に流れる不平衡電流Δｉ₂について考える。この電流は、トランジスタＱ５１，Ｑ５２のベース−エミッタ間電圧差ΔＶ_Bによって発生する。抵抗素子Ｒ５１，Ｒ５２の抵抗値をｒ５１，ｒ５２（ｒ５１＝ｒ５２＝Ｒ_E）とすると、Δｉ₂は次式により表される。

［数１１］
Δｉ₂＝ΔＶ_B／（２・Ｒ_E） …（１１）

従って、トランジスタＱ５１，Ｑ５２のアーリー効果によるオフセットを回避するには、（Δｉ₂＝Δｉ₁）となるように条件を設定すれば、Δｉ₂はトランジスタＱ５１，Ｑ５２に流れ込むことなく、抵抗素子Ｒ５１，Ｒ５２に生じた不平衡電流は、補正電流Δｉ₁によりキャンセルされる。その条件は次式のようになる。

さらにこの式は、（Ｖ_CC−Ｖ_IN）＜＜Ｖ_Aの条件で近似式を導出すると、次式のようになる。

このような設定により、トランジスタＱ５１、Ｑ５２のアーリー効果によるオフセット電圧の発生をキャンセルすることができる。上記の解析は、いくつかの近似を用いているので、非常に正確なものではない。実際に回路シミュレータを用いてアーリー効果によるオフセット電圧がゼロになるようトランジスタＱ６４、Ｑ６５の電流Ｉ₁を調整すればよい。電流Ｉ₁はいわば、補正係数を設定するための電流である。

式（１３）が示すように、この電流は熱電圧Ｖ_T、即ちチップの絶対温度に比例するように構成することがより望ましい。それにより温度が変化した場合にもより完全な補正効果が得られる。多くの場合、そこまではしなくとも相応の補正の効果は充分に得られる。

この実施例では、トランジスタＱ５１、Ｑ５２とトランジスタＱ６１、Ｑ６２のコレクタ−エミッタ間電圧Ｖ_CEがほぼ完全に等しくなるが、そこまでしなくてＶ_F程度はずれていても、入力信号Ｖ_INや、電源電圧Ｖ_CCの変動が同等に印加されれば充分な効果が得られる。

以上説明したように、本実施形態によれば、アーリー効果を補償するために、単にトランジスタＱ５１、Ｑ５２のエミッタに補正電流を加えるのみなので、回路性能には何らの悪影響も及ぼさない。これは特に回路に高速動作が要求される場合に重要で、非常に複雑な回路を構成すればアーリー効果の影響を受けにくい回路は可能であるが、従来の手法によれば、一般的には回路の高速性を損なう場合が多く、アーリー効果の影響を抑制するには限度があった。本実施形態の電子回路によれば、このような問題がなく、回路の高速性を損なうことなく、アーリー効果による影響を抑制できる。

第３実施形態
図３は本発明の第３の実施形態、即ち、本発明の電子回路を高速バッファ回路に適応した例を示す回路図である。
図示のように、本実施形態の電子回路は基本的に完全な対称回路となっている。トランジスタＱ７１，Ｑ７３，Ｑ７７，Ｑ８１，Ｑ８７，Ｑ７２，Ｑ７４，Ｑ７８，Ｑ８４およびそれぞれのトランジスタのエミッタに接続されている抵抗素子Ｒ７１，Ｒ７３，Ｒ７５，Ｒ７７，Ｒ７９，Ｒ７２，Ｒ７４，Ｒ７６，Ｒ７８により、それぞれ定電流を発生する電流源回路が構成されている。トランジスタＱ７９，Ｑ８０からなる差動対およびトランジスタＱ８２，Ｑ８３からなる差動対はアーリー効果を補正するために設けられている。

トランジスタＱ８５，Ｑ８６は信号入力のために設けられており、トランジスタＱ９０，Ｑ９１はトランジスタＱ８５，Ｑ８６のエミッタ出力により駆動されるトランジスタである。
ＰＮＰ型トランジスタＱ８８，Ｑ８９，Ｑ９４はカレントミラー回路を構成しており、このカレントミラー回路はトランジスタＱ９０のコレクタ側の負荷回路を構成している。
ＮＰＮ型トランジスタＱ９２，Ｑ９３，Ｑ９７はカレントミラー回路を構成しており、このカレントミラー回路はトランジスタＱ９１のコレクタ側の負荷回路を構成している。

これらのカレントミラー回路の出力信号は、ダイオード接続となっているトランジスタＱ９５，Ｑ９６を介して接続されており、これによって出力トランジスタＱ９８，Ｑ９９を駆動する。トランジスタＱ９８，Ｑ９９のエミッタが共通の端子に接続され、この端子から出力信号Ｖ_OUTが出力される。さらに、出力信号Ｖ_OUTはトランジスタＱ９０，Ｑ９１のエミッタにフィードバックされている。

以下、図３を参照しつつ、本実施形態の電子回路の動作について説明する。
入力信号Ｖ_INは、トランジスタＱ８５、Ｑ８６のベースに加えられ、これらのトランジスタのエミッタ出力はトランジスタＱ９０、Ｑ９１のベースを駆動する。トランジスタＱ９０、Ｑ９１の各々のコレクタにはＰＮＰトランジスタＱ８８、Ｑ８９、Ｑ９４で構成されたカレントミラー回路と、ＮＰＮトランジスタＱ９２、Ｑ９３、Ｑ９７で構成されたカレントミラー回路に接続され、各々のカレントミラー回路の出力は、ダイオード接続されているトランジスタＱ９５、Ｑ９６を介して接続され、出力トランジスタＱ９８、Ｑ９９を駆動する。出力はＱ９０、Ｑ９１のエミッタに帰還されている。

この回路は基本的に電圧フォロワとして動作する。入力電圧Ｖ_INと出力電圧Ｖ_OUT間の誤差電圧が大きくなるとトランジスタＱ９０またはＱ９１は、極めて大きな電流を出力し、出力トランジスタＱ９８、Ｑ９９を強力に駆動する。従って本実施形態のバッファ回路は単に周波数特性が良いだけではなく、スルーレートが高い、即ち大振幅の信号を高速に出力可能で、重い負荷を駆動することもできる。

この回路の電圧利得を限りなく単位利得”１”に近づけたいような場合、やはりアーリー効果による影響を受ける。利得に影響する主要なトランジスタは、ｐｎｐトランジスタＱ８５、Ｑ９１、Ｑ９４、ＮＰＮトランジスタＱ８６、Ｑ９０、Ｑ９７である。前述したように、一般的にはＰＮＰトランジスタの方がアーリー電圧が低いので、トランジスタＱ８５、Ｑ９１、Ｑ９４の影響は特に大きい。

本実施形態では、より高い精度を得るため、ｎｐｎ側のアーリー電圧についても補正回路を設けている。
ｐｎｐ側のアーリー効果の検出には、トランジスタＱ７４とＱ８４のエミッタの電位差をトランジスタＱ７９、Ｑ８０からなる差動対により検出し、トランジスタＱ８８、Ｑ９４のエミッタに補正をかけている。
ｎｐｎ側のアーリー効果の検出には、トランジスタＱ７７とＱ８７のエミッタの電位差をトランジスタＱ８２、Ｑ８３からなる差動対により検出し、トランジスタＱ９３、Ｑ９７のエミッタに補正をかけている。

アーリー電圧が利得に影響するトランジスタは、無信号時（Ｖ_IN≒Ｖ_CC／２）のＶ_CEが概略（Ｖ_CC／２）である。そのためアーリー効果検出の基準を作っているトランジスタＱ７４、Ｑ７７のＶ_CEも概略（Ｖ_CC／２）となるようトランジスタＱ７５、Ｑ７６が設けられ、これらのトランジスタのベースに（Ｖ_CC／２）レベルを有する定電圧Ｖ_CNTがそれぞれ印加されている。

以上説明したように、本実施形態によれば、トランジスタＱ７４とＱ８４のエミッタの電位差をトランジスタＱ７９、Ｑ８０からなる差動対により検出し、トランジスタＱ８８、Ｑ９４のエミッタに補正をかけ、トランジスタＱ７７とＱ８７のエミッタの電位差をトランジスタＱ８２、Ｑ８３からなる差動対により検出し、トランジスタＱ９３、Ｑ９７のエミッタに補正をかけているので、アーリー効果の影響を抑制でき、バッファ回路の電圧利得がほぼ単位利得“１”に設定できる。さらに、対称的な回路構成により入力信号Ｖ_INに応じて出力信号Ｖ_OUTを発生し、出力信号を入力側にフィードバックさせることで信号レベルを制御することにより、周波数特性がよく、駆動能力が大きく、重い負荷を高速に駆動することが可能である。

第４実施形態
図４は本発明の電子回路の第４の実施形態を示す回路図である。
以上の説明した第１〜第３の実施形態はバイポーラトランジスタを用いたものであるが、本発明はバイポーラトランジスタに限定されることなく、ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）に適用することも可能である。図４は、ＭＯＳＦＥＴを用いた場合のアーリー効果の検出回路の回路例である。

ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタという）Ｑ１０１，１０２のゲートに電圧Ｖ_G2が印加され、トランジスタＱ１０１のソースはノードＮＤ１に接続され、トランジスタＱ１０２のソースはノードＮＤ２に接続されている。ｎＭＯＳトランジスタＱ１０３，Ｑ１０４のゲートはともにバイアス電圧Ｖ_G1の端子に接続され、トランジスタＱ１０３のドレインはノードＮＤ１に、トランジスタＱ１０４のドレインはノードＮＤ２にそれぞれ接続されている。トランジスタＱ１０３，Ｑ１０４のソースは接地されている。

ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタという）Ｑ１０５，Ｑ１０６が差動対を構成している。トランジスタＱ１０５，Ｑ１０６のゲートは、それぞれノードＮＤ２，ＮＤ１に接続され、これらのトランジスタのソースは、電流源ＩＳ５に接続されている。トランジスタＱ１０５のドレインはノードＮＤ３に、トランジスタＱ１０６のドレインはノードＮＤ４にそれぞれ接続されている。

ｎＭＯＳトランジスタＱ１０７，Ｑ１０８のゲートに電圧Ｖ_G4が印加され、トランジスタＱ１０７のソースはノードＮＤ３に接続され、トランジスタＱ１０８のソースはノードＮＤ４に接続されている。ｎＭＯＳトランジスタＱ１０９，Ｑ１１０のゲートはともにバイアス電圧Ｖ_G3の端子に接続され、トランジスタＱ１０９のドレインはノードＮＤ３に、トランジスタＱ１１０のドレインはノードＮＤ４にそれぞれ接続されている。トランジスタＱ１０９，Ｑ１１０のソースは接地されている。

また、図４に示していないが、トランジスタＱ１０１，Ｑ１０２およびトランジスタＱ１０７．Ｑ１０８のドレイン側にそれぞれ機能回路、例えば、カレントミラー回路などの電流供給回路が接続される。

本実施形態の電子回路において、ｎＭＯＳトランジスタＱ１０１，Ｑ１０２のアーリー効果がこれらのトランジスタのソース−ドレイン間電圧Ｖ_SDに反映されている。アーリー効果によって、トランジスタＱ１０１，Ｑ１０２のソース電位間に差が生じ、この差電圧ΔＶをトランジスタＱ１０５，Ｑ１０６からなる差動対により検出され、差電圧ΔＶに応じた補正電流ΔｉがトランジスタＱ１０５，Ｑ１０６のドレイン電流に反映される。この補正電流ΔｉがそれぞれトランジスタＱ１０７，Ｑ１０８のソース側に入力される。補正電流Δｉに応じてトランジスタＱ１０７，Ｑ１０８に流れる電流が制御されるので、トランジスタＱ１０７，Ｑ１０８のアーリー効果による影響が補正される。

以上説明したように、本実施形態によれば、ｎＭＯＳトランジスタＱ１０１，Ｑ１０２のアーリー効果により生じたソース電位差ΔＶをｐＭＯＳトランジスタＱ１０５，Ｑ１０６からなる差動対により検出し、電位差ΔＶに応じて補正電流Δｉが発生し、ｎＭＯＳトランジスタＱ１０７，Ｑ１０８のソース側に供給するので、ｎＭＯＳトランジスタＱ１０７，Ｑ１０８のアーリー効果により影響が抑制できる。

上述した本発明の第１〜第４の実施形態は、何れも同じ原理に基づきトランジスタのアーリー効果を補正するものである。即ち、ベースまたはゲートが同電位に保持されている二つのトランジスタにおいて、アーリー効果により生じたエミッタまたはソース間の差電圧を差動トランジスタ対により電流に変換し、補正電流を生成する。当該補正電流を用いて、アーリー効果の影響を回避すべくトランジスタ対のエミッタまたはソース電流を制御することによって、アーリー効果の影響を抑制する。

即ち、上述した何れの実施形態においても、アーリー効果を補正すべくトランジスタと同じバイアス条件に設定されている他のトランジスタによりアーリー効果の影響分を検出し、検出結果に応じて補正対象トランジスタに対して補正を行うことでアーリー効果による影響を抑制する。

本発明では、アーリー効果の補正手法として、上述したものに限定されるものではなく、他の手法も考えられる。その一例として、アーリー効果により影響が問題となるトランジスタに対して、その影響分を、例えば、差動トランジスタ対により検出し、検出結果に応じて補正電流を発生し、当該補正電流を上記トランジスタに帰還させることにより、当該トランジスタにおけるアーリー効果の影響を補正することができる。以下、上記第１〜４実施形態に述べた手法を第１の手法、次に述べる第５、６実施形態の手法を第２の手法という。
次に述べる本発明の第５および第６の実施形態は、本発明の第２の手法に基づいたものである。以下、図５および図６を参照しつつ、この手法の概念およびそれに基づく具体な応用回路について、より詳細に説明する。

第５実施形態
図５は本発明の電子回路の第５の実施形態を示す回路図である。上述したアーリー効果の第２の補正手法の概念を説明するための図である。
図５において、ベースが同じ電位に保持されているトランジスタＱ１１１，Ｑ１１２は、アーリー効果を問題とするトランジスタ、差動対を構成しているトランジスタＱ１１３，Ｑ１１４は、トランジスタＱ１１１，Ｑ１１２のアーリー効果による影響を検出するためのトランジスタ対である。

本実施形態においては、アーリー効果により生じたトランジスタＱ１１１，Ｑ１１２のエミッタ間の差電圧を差動対を成しているトランジスタＱ１１３，Ｑ１１４により検出し、当該差電圧をトランジスタＱ１１３，Ｑ１１４のコレクタ電流に変換する。これらのトランジスタのコレクタ電流を補正電流としてトランジスタＱ１１１，Ｑ１１２のエミッタ側に帰還させ、これらのトランジスタのエミッタ電流を制御することによって、トランジスタＱ１１１，Ｑ１１２におけるアーリー効果による影響を補正する。
以下、図５を参照しつつ、本実施形態の電子回路の構成および補正動作について説明する。

トランジスタＱ１１１，Ｑ１１２のベースはともにバイアス電圧Ｖ_B1によりバイアスされ、トランジスタＱ１１１のエミッタは抵抗素子Ｒ１１１を介して電源電圧Ｖ_CCの供給線に接続され、トランジスタＱ１１２のエミッタは抵抗素子Ｒ１１２を介して電源電圧Ｖ_CCの供給線に接続されている。
なお、ここでトランジスタＱ１１１，Ｑ１１２のエミッタにそれぞれ接続されている抵抗素子Ｒ１１１，Ｒ１１２は、これらの抵抗素子に生じた電圧降下が熱電圧Ｖ_T（Ｖ_T＝ｋＴ／ｑ）より十分小さいとき、これらの抵抗素子は、実質的に電流源と見なせる。即ち、これら抵抗素子Ｒ１１１，Ｒ１１２を接続したことにより、トランジスタＱ１１１，Ｑ１１２のエミッタに所定の定電流が供給されている。本実施形態では、抵抗素子Ｒ１１１，Ｒ１１２の抵抗値を設定することにより、これらの抵抗素子に流れる電流が同じく保持されている。

トランジスタＱ１１３とＱ１１４は差動対を構成している。トランジスタＱ１１３のベースとトランジスタＱ１１４のコレクタは、トランジスタＱ１１１のエミッタに接続され、トランジスタＱ１１４のベースとトランジスタＱ１１３のコレクタは、トランジスタＱ１１２のエミッタに接続されている。
即ち、トランジスタＱ１１３とＱ１１４のベース、コレクタがそれぞれ交差に接続されている。
トランジスタＱ１１３，Ｑ１１４のエミッタは、電流源ＩＳ１０に共通に接続されている。ここで、電流源ＩＳ１０の供給電流値を２Ｉ₁とする。

トランジスタＱ１１１，Ｑ１１２のコレクタはそれぞれ他の機能回路に接続されており、これらのトランジスタのコレクタ電圧をＶ_C1，Ｖ_C2として、アーリー効果によりこれらのトランジスタのベース−エミッタ間電圧Ｖ_BE1，Ｖ_BE2が異なる。さらに、これらのトランジスタベース−エミッタ間電圧Ｖ_BE1，Ｖ_BE2の差は、図５に示すエミッタ電圧差ΔＶ_Eとして反映される。

電圧差ΔＶ_Eは、第１の実施形態に関する説明における式（７）により求められる。さらに、電圧差ΔＶ_Eに応じてベース、コレクタが交差接続されているトランジスタＱ１１３とＱ１１４のコレクタ電流に生じた電流変化分Δｉは、式（８）により求まる。

このように、トランジスタＱ１１１，Ｑ１１２のエミッタ間の電圧差ΔＶ_Eはは、ベース、コレクタが交差接続されたトランジスタＱ１１３とＱ１１４により、トランジスタのコレクタ電流の電流変化分Δｉに変換される。即ち、アーリー効果による影響が検出され、それに応じた補正電流が発生される。

図５に示すように、本実施形態では、トランジスタＱ１１３，Ｑ１１４のコレクタは、それぞれトランジスタＱ１１２，Ｑ１１１のエミッタに接続されているので、トランジスタＱ１１３，Ｑ１１４のコレクタ電流に応じて、トランジスタＱ１１２，Ｑ１１１のエミッタ電流が制御される。即ち、トランジスタＱ１１３，Ｑ１１４により発生した補正電流を、それぞれアーリー効果の影響を問題とするトランジスタＱ１１２，Ｑ１１１に帰還させることにより、アーリー効果を補正する。

これによって、トランジスタＱ１１１，Ｑ１１２のアーリー効果により抵抗素子Ｒ１１１，Ｒ１１２に流れる電流に生じた不均衡成分を補正電流により打ち消し、トランジスタＱ１１１，Ｑ１１２のエミッタ間電圧差ΔＶ_Eに関わらず、これらのトランジスタのコレクタ電流を等しく保ち、それぞれのトランジスタのコレクタに接続されている機能回路の動作の安定性を図る。

以上説明したように、本実施形態によれば、ベース電位が同じく保持されているトランジスタＱ１１１，Ｑ１１２のエミッタ電圧差をベース、コレクタが交差接続されているトランジスタＱ１１３，Ｑ１１４により検出し、これらのトランジスタのコレクタ電流の電流変化分Δｉに変換する。トランジスタＱ１１３，Ｑ１１４のコレクタ電流に応じてトランジスタＱ１１２，Ｑ１１１のエミッタ電流を制御することにより、トランジスタＱ１１１，Ｑ１１２のコレクタに接続されている機能回路において、これらのトランジスタのアーリー効果による影響を抑制でき、安定した動作を実現できる。

第６実施形態
図６は本発明の電子回路の第６の実施形態を示す回路図であり、本発明の電子回路を高速バッファ回路に適応した例を示す回路図である。
図示のように、本実施形態の電子回路は基本的に完全な対称回路となっている。トランジスタＱ１２１，Ｑ１２３，Ｑ１２５，Ｑ１３３，Ｑ１２２，Ｑ１２４４，Ｑ１３０およびそれぞれのトランジスタのエミッタに接続されている抵抗素子Ｒ１２１，Ｒ１２３，Ｒ１２５，Ｒ１２７，Ｒ１２２，Ｒ１２４，Ｒ１２６により、それぞれ定電流を発生する電流源回路が構成されている。ベース、コレクタが交差接続されているトランジスタＱ１２６，Ｑ１２７およびトランジスタＱ１２８，Ｑ１２９はアーリー効果を検出し、それに応じて補正電流を発生するために設けられている。

トランジスタＱ１３１，Ｑ１３２は信号入力のために設けられており、それぞれのトランジスタのエミッタ側に接続されている電流源回路とともに、エミッタフォロワを形成している。トランジスタＱ１３６，Ｑ１３７はトランジスタＱ１３１，Ｑ１３２のエミッタ出力により駆動されるトランジスタである。
ＰＮＰ型トランジスタＱ１３４，Ｑ１３５，Ｑ１４０はカレントミラー回路を構成しており、このカレントミラー回路はトランジスタＱ１３６のコレクタ側の負荷回路を構成している。
ＮＰＮ型トランジスタＱ１３８，Ｑ１３９，Ｑ１４５はカレントミラー回路を構成しており、このカレントミラー回路はトランジスタＱ１３７のコレクタ側の負荷回路を構成している。

これらのカレントミラー回路の出力信号は、ダイオード接続となっているトランジスタＱ１４１，Ｑ１４４を介して接続されており、これによって出力トランジスタＱ１４２，Ｑ１４３を駆動する。トランジスタＱ１４２，Ｑ１４３のエミッタが共通の端子に接続され、この端子から出力信号Ｖ_OUTが出力される。さらに、出力信号Ｖ_OUTはトランジスタＱ１３６，Ｑ１３７のエミッタにフィードバックされている。

以下、図３を参照しつつ、本実施形態のバッファ回路の動作について説明する。
入力信号Ｖ_INは、トランジスタＱ１３１とＱ１３２のベースに加えられ、これらのトランジスタのエミッタ出力によって、トランジスタＱ１３６とＱ１３７が駆動される。トランジスタＱ１３６，Ｑ１３７の各々のコレクタにはＰＮＰトランジスタＱ１３４，Ｑ１３５，Ｑ１４０で構成されたカレントミラー回路と、ＮＰＮトランジスタＱ１３８，Ｑ１３９，Ｑ１４５で構成されたカレントミラー回路に接続され、各々のカレントミラー回路の出力は、ダイオード接続されているトランジスタＱ１４１，Ｑ１４４を介して接続され、これにより出力トランジスタＱ１４２，Ｑ１４３が駆動される。トランジスタＱ１４２，Ｑ１４３のエミッタからの出力信号Ｖ_OUTはＱ１３６，Ｑ１３７のエミッタに帰還されている。

このバッファ回路は基本的に電圧フォロワとして動作する。入力電圧Ｖ_INと出力電圧Ｖ_OUT間の誤差電圧が大きくなるとトランジスタＱ１３６またはＱ１３７は、極めて大きな電流を出力し、出力トランジスタＱ１４２とＱ１４３を強力に駆動する。従って本実施形態のバッファ回路は単に周波数特性が良いだけではなく、スルーレートが高い、即ち大振幅の信号を高速に出力可能で、重い負荷を駆動することもできる。

この回路の電圧利得を限りなく単位利得”１”に近づけたいような場合、やはりアーリー効果による影響を受ける。利得に影響する主要なトランジスタは、ＰＮＰトランジスタＱ１３０、Ｑ１３７、Ｑ１４０とＮＰＮトランジスタＱ１３２、Ｑ１３６、Ｑ１４５である。前述したように、一般的にはＰＮＰトランジスタの方がアーリー電圧が低いので、トランジスタＱ１３０、Ｑ１３７、Ｑ１４０の影響は特に大きい。

本実施形態では、より高い精度を得るため、ＮＰＮ側のアーリー電圧についても補正回路を設けている。
ＰＮＰ側のアーリー効果の検出には、トランジスタＱ１３４とＱ１４０のエミッタ間電位差をベース、コレクタが交差接続されているトランジスタＱ１２６、Ｑ１２７により検出し、それに応じて発生した補正電流を用いて、トランジスタＱ１３４、Ｑ１４０のエミッタ電流を補正する。
ｎｐｎ側のアーリー効果の検出には、トランジスタＱ１３９とＱ１４５のエミッタ間電位差をベース、コレクタが交差接続されているトランジスタＱ１２８、Ｑ１２９により検出し、それに応じて発生した補正電流を用いて、トランジスタＱ１３９、Ｑ１４５のエミッタ電流を補正する。

トランジスタＱ１２６、Ｑ１２７のエミッタはトランジスタＱ１２５と抵抗素子Ｒ１２５により構成されている電流源回路に共通に接続されている。このため、例えば、抵抗素子Ｒ１２５の抵抗値を調整することにより、電流源回路により発生した電流値が設定され、これに応じて、ベースとコレクタが交差接続されているトランジスタＱ１２６、Ｑ１２７により発生した補正電流の値を制御することができる。
同様に、トランジスタＱ１２８、Ｑ１２９のエミッタはトランジスタＱ１２４と抵抗素子Ｒ１２４により構成されている電流源回路に共通に接続されている。このため、例えば、抵抗素子Ｒ１２４の抵抗値を調整することにより、電流源回路により発生した電流値が設定され、これに応じて、ベース、コレクタが交差接続されているトランジスタＱ１２８、Ｑ１２９により発生した補正電流の値を制御することができる。

以上説明したように、本実施形態によれば、トランジスタＱ１３４とＱ１４０のエミッタの電位差をベース、コレクタが交差接続されているトランジスタＱ１２６、Ｑ１２７により検出し、それに応じて発生した補正電流をトランジスタＱ１３４、Ｑ１４０のエミッタに入力し、トランジスタＱ１３９とＱ１４５のエミッタの電位差をベース、コレクタが交差接続されているトランジスタＱ１２８、Ｑ１２９により検出し、それに応じて発生した補正電流をトランジスタＱ１３９、Ｑ１４５のエミッタに入力するので、アーリー効果の影響を抑制でき、バッファ回路の電圧利得がほぼ単位利得“１”に設定できる。さらに、対称的な回路構成により入力信号Ｖ_INに応じて出力信号Ｖ_OUTを発生し、出力信号を入力側にフィードバックさせることで信号レベルを制御することにより、周波数特性がよく、駆動能力が大きく、重い負荷を高速に駆動することが可能である。

なお、図５および図６に示す実施形態では、バイポーラトランジスタにより構成した回路において、トランジスタのアーリー効果の補正を例として説明したが、本発明の第２の補正手法は、前述した第１の手法と同様にバイポーラトランジスタに限定されることなく、絶縁ゲート型電界効果トランジスタ、例えば、ＭＯＳトランジスタで構成した回路にも適用できることはいうまでもない。

上述のように、本発明の第２の手法で高速バッファ回路を構成することによって、図３に示す第１の手法により構成したバッファ回路に較べて、回路の機能を損なうことなく、回路構成を簡素化できる。一方、例えば、本第２の手法を図２に示すサンプルホールド回路に適用する場合に、カレントミラー回路を構成したトランジスタＱ５１とＱ５２がホールドモード時にオフ状態になるため、やや複雑な動作をする。例えば、図５に示す回路において、アーリー効果を補正すべくトランジスタＱ１１１とＱ１１２がオフ状態になる場合に、アーリー効果を検出するために設けられたトランジスタＱ１１３とＱ１１４が一種のラッチ回路であるため、２安定状態を持つ可能性がある。従って、動作状態が一定ではなく、オン／オフ状態が相互に設定されるトランジスタのアーリー効果を補正する場合、図１に示す本発明の第１の手法を用いた方が確実な動作が得られる。一方、安定してオン状態に保持されたトランジスタのアーリー効果を補正する場合に、図５に示す本発明の第２の手法を用いることにより、補正機能を損なうことなく、回路構成の簡素化を実現できる。

本発明に係る電子回路の第１の実施形態を示す回路図である。 本発明に係る電子回路の第２の実施形態を示す回路図である。 本発明に係る電子回路の第３の実施形態を示す回路図である。 本発明に係る電子回路の第４の実施形態を示す回路図である。 本発明に係る電子回路の第５の実施形態を示す回路図である。 本発明に係る電子回路の第６の実施形態を示す回路図である。 トランジスタのＩ_C−Ｖ_CE特性およびアーリー電圧Ｖ_Aを示すグラフである。 ラテラルＰＮＰトランジスタの構造を示す概念図である。 縦型ＰＮＰトランジスタの構造を示す概念図である。 アーリー効果を考慮したトランジスタの等価回路図である。 電圧フォロワの一例を示す回路図である。 電圧フォロワの伝達特性を示すグラフである。 簡単なエミッタフォロワ回路の構成を示す回路図である。 アーリー効果を低減するための電流源回路の回路図である。

符号の説明

１０，２０…ｐ基板、１１，２１…ｎ+埋め込み層、１２…エピタキシャル領域、１３，２３…エミッタ領域、１４，２４…ベース領域、１５，２５…コレクタ、２２…エピタキシャル層、２６ａ，２６ｂ、２７ａ，２７ｂ…ｐｎ接合分離領域、ＩＳ０，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４，ＩＳ５…電流源、Ｑ１〜Ｑ５，Ｑ１１，Ｑ２１，Ｑ２２，Ｑ３１〜Ｑ３４、Ｑ４１〜Ｑ４６、Ｑ５１〜Ｑ６６、Ｑ７１〜Ｑ９９、Ｑ１１１〜Ｑ１４５…バイポーラトランジスタ、Ｑ１０１〜Ｑ１１０…ＭＯＳトランジスタ、Ｒ５１〜Ｒ５８、Ｒ７１〜Ｒ８５、Ｒ１１１〜Ｒ１３２…抵抗素子、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。

Claims (7)

1. ベース電位が同じレベルに保持され、エミッタに所定の電流を供給する第１と第２の電流供給手段が接続され、コレクタがそれぞれ第１の機能回路に接続されている第１と第２のトランジスタと、
   ベースがそれぞれ上記第１と第２のトランジスタのエミッタに接続され、エミッタが電流源に共通に接続され、差動対を構成している第３と第４のトランジスタと、
   ベース電位が同じレベルに保持され、エミッタに所定の電流を供給する第３と第４の電流供給手段が接続されている第５と第６のトランジスタと、
   ベースが上記第５のトランジスタのコレクタに接続され、エミッタに電流源が接続されてエミッタフォロワを形成する第７のトランジスタと、
   ベースが上記第７のトランジスタのエミッタに接続され、エミッタが上記第２のトランジスタのコレクタに接続されてエミッタフォロワを形成する第８のトランジスタと、を有し、
   上記第５のトランジスタのエミッタは、上記第３のトランジスタのコレクタに接続され、上記第６のトランジスタのエミッタは、上記第４のトランジスタのコレクタに接続され、上記第５と第６のトランジスタのコレクタがそれぞれ第２の機能回路に接続され、
   上記第１と第２のトランジスタのアーリー効果により発生するエミッタ間の差電圧を上記第３と第４のトランジスタのコレクタ電流に変換して、当該コレクタ電流を補正を必要とする回路の一部である上記第５と第６のトランジスタのエミッタに供給し、上記第５のトランジスタのコレクタ電位を上記第７と第８のトランジスタを介して上記第２のトランジスタにコピーを行うことにより上記第１と第２のトランジスタのエミッタ間のアーリー効果による差電圧と逆極性に上記第５と第６のトランジスタのエミッタ電圧を制御してアーリー効果を補正する
   電子回路。
2. エミッタが共通に接続されて差動対を構成している第９と第１０のトランジスタと、
   エミッタが電流源に接続され、差動対を構成している第１１と第１２のトランジスタと、を有し、
   上記第１のトランジスタのコレクタは自身のベースおよび電流源に接続され、上記第１と第２のトランジスタはカレントミラー回路を構成し、
   上記第６のトランジスタのコレクタは自身のベースおよび上記第９のトランジスタのコレクタに接続され、上記第５と第６のトランジスタはカレントミラー回路を構成し、
   上記第９のトランジスタのベースが信号の入力端子に接続され、
   上記第１０のトランジスタのベースが上記第２のトランジスタのコレクタおよび上記第８のトランジスタのエミッタに接続され、当該接続点が出力端子に接続され、
   上記第１１のトランジスタのコレクタが上記第５のトランジスタのコレクタに接続され、
   上記第１２のトランジスタのコレクタが上記第９と第１０のトランジスタのエミッタに接続され、
   上記第１１のトランジスタのベースがホールド信号の供給ラインに接続され、
   上記第１２のトランジスタのベースがサンプル信号の供給ラインに接続され、
   上記第５のトランジスタのコレクタおよび上記第７のトランジスタのベースにキャパシタが接続されている
   請求項１記載の電子回路。
3. 上記第１、第２、第３および第４の電流供給手段は、抵抗素子により構成されている
   請求項１または２記載の電子回路。
4. 上記第３と第４のトランジスタのエミッタに接続されている電流供給手段の供給電流は、絶対温度にほぼ比例するように設定されている
   請求項１から３のいずれか一に記載の電子回路。
5. ゲート電位が同じレベルに保持され、ソースに所定の電流を供給する第１と第２の電流供給手段が接続され、ドレインがそれぞれ第１の機能回路に接続されている第１と第２の電界効果トランジスタと、
   ゲートがそれぞれ上記第１と第２の電界効果トランジスタのソースに接続され、ソースが電流源に共通に接続され、差動対を構成している第３と第４の電界効果トランジスタと、
   ゲート電位が同じレベルに保持され、ソースに所定の電流を供給する第３と第４の電流供給手段が接続されている第５と第６の電界効果トランジスタと、
   ゲートが上記第５の電界効果トランジスタのドレインに接続され、ソースに電流源が接続されてソースフォロワを形成する第７の電界効果トランジスタと、
   ゲートが上記第７の電界効果トランジスタのソースに接続され、ソースが上記第２の電界効果トランジスタのドレインに接続されてソースフォロワを形成する第８の電界効果トランジスタと、を有し、
   上記第５の電界効果トランジスタのソースは、上記第３の電界効果トランジスタのドレインに接続され、上記第６の電界効果トランジスタのソースは、上記第４の電界効果トランジスタのドレインに接続され、上記第５と第６の電界効果トランジスタのドレインがそれぞれ第２の機能回路に接続され、
   上記第１と第２の電界効果トランジスタのアーリー効果により発生するソース間の差電圧を上記第３と第４の電界効果トランジスタのドレイン電流に変換して、当該ドレイン電流を補正を必要とする回路の一部である上記第５と第６の電界効果トランジスタのソースに供給し、上記第５の電界効果トランジスタのドレイン電位を上記第７と第８の電界効果トランジスタを介して上記第２の電界効果トランジスタにコピーを行うことにより上記第１と第２の電界効果トランジスタのソース間のアーリー効果による差電圧と逆極性に上記第５と第６の電界効果トランジスタのソース電圧を制御してアーリー効果を補正する
   電子回路。
6. ソースが共通に接続されて差動対を構成している第９と第１０の電界効果トランジスタと、
   ソースが電流源に接続され、差動対を構成している第１１と第１２の電界効果トランジスタと、を有し、
   上記第１の電界効果トランジスタのドレインは自身のゲートおよび電流源に接続され、上記第１と第２の電界効果トランジスタはカレントミラー回路を構成し、
   上記第６の電界効果トランジスタのドレインは自身のゲートおよび上記第９の電界効果トランジスタのドレインに接続され、上記第５と第６の電界効果トランジスタはカレントミラー回路を構成し、
   上記第９の電界効果トランジスタのゲートが信号の入力端子に接続され、
   上記第１０の電界効果トランジスタのゲートが上記第２の電界効果トランジスタのドレインおよび上記第８の電界効果トランジスタのソースに接続され、当該接続点が出力端子に接続され、
   上記第１１の電界効果トランジスタのドレインが上記第５の電界効果トランジスタのドレインに接続され、
   上記第１２の電界効果トランジスタのドレインが上記第９と第１０の電界効果トランジスタのソースに接続され、
   上記第１１の電界効果トランジスタのゲートがホールド信号の供給ラインに接続され、
   上記第１２の電界効果トランジスタのゲートがサンプル信号の供給ラインに接続され、
   上記第５の電界効果トランジスタのドレインおよび上記第７の電界効果トランジスタのゲートにキャパシタが接続されている
   請求項５記載の電子回路。
7. 上記第３と第４の電界効果トランジスタのソースに接続されている電流供給手段の供給電流は、絶対温度にほぼ比例するように設定されている
   請求項５または６記載の電子回路。

Images