JPH1117459A - 電子回路 - Google Patents
電子回路Info
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- JPH1117459A JPH1117459A JP17239997A JP17239997A JPH1117459A JP H1117459 A JPH1117459 A JP H1117459A JP 17239997 A JP17239997 A JP 17239997A JP 17239997 A JP17239997 A JP 17239997A JP H1117459 A JPH1117459 A JP H1117459A
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- transistor
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Abstract
(57)【要約】
【課題】 回路の高速性に影響を与えることなく、利得
の精度を改善でき、アーリー効果を低減できる電子回路
を実現する。 【解決手段】 ベースが共通なバイアス電圧ＶB1により
バイアスされているトランジスタＱ４１，Ｑ４２および
差動増幅回路を構成するトランジスタＱ４３，Ｑ４４に
より、トランジスタＱ４１，Ｑ４２のアーリー効果によ
り生じたトランジスタＱ４１，Ｑ４２のエミッタ電位差
を補正電流Δｉとして抽出する。この補正電流Δｉをト
ランジスタＱ４５，Ｑ４６のエミッタ側に供給し、トラ
ンジスタＱ４５，Ｑ４６のアーリー効果を補正するの
で、回路の動作特性に影響を与えることなく、アーリー
効果を低減できる。
の精度を改善でき、アーリー効果を低減できる電子回路
を実現する。 【解決手段】 ベースが共通なバイアス電圧ＶB1により
バイアスされているトランジスタＱ４１，Ｑ４２および
差動増幅回路を構成するトランジスタＱ４３，Ｑ４４に
より、トランジスタＱ４１，Ｑ４２のアーリー効果によ
り生じたトランジスタＱ４１，Ｑ４２のエミッタ電位差
を補正電流Δｉとして抽出する。この補正電流Δｉをト
ランジスタＱ４５，Ｑ４６のエミッタ側に供給し、トラ
ンジスタＱ４５，Ｑ４６のアーリー効果を補正するの
で、回路の動作特性に影響を与えることなく、アーリー
効果を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路、例え
ば、トランジスタのアーリー効果を補正する機能を備え
た電子回路に関するものである。
ば、トランジスタのアーリー効果を補正する機能を備え
た電子回路に関するものである。
【０００２】
【従来の技術】トランジスタのコレクタ電流は、便宜的
に電流源として考えるが、実際には図７のＩC −ＶCE特
性に示すように有限のインピーダンスを持っている。な
お、図７において、ＩC はトランジスタのコレクタ電
流、ＶＣＥはトランジスタのコレクタ−エミッタ間電
圧、ＩB1，ＩB2，ＩB3はベース電流、ＶBE1 ，ＶBE2 ，
ＶBE3 はベース−エミッタ間電圧をそれぞれ表してい
る。
に電流源として考えるが、実際には図７のＩC −ＶCE特
性に示すように有限のインピーダンスを持っている。な
お、図７において、ＩC はトランジスタのコレクタ電
流、ＶＣＥはトランジスタのコレクタ−エミッタ間電
圧、ＩB1，ＩB2，ＩB3はベース電流、ＶBE1 ，ＶBE2 ，
ＶBE3 はベース−エミッタ間電圧をそれぞれ表してい
る。
【０００３】トランジスタのこのような特性はアーリー
効果と呼ばれ、バイポーラ型トランジスタの場合ＶCEが
増えるとコレクタ−ベース間の空乏層が広がり、実効的
なベース幅が変調されるために起こる。同様の現象は接
合型やＭＯＳ型のＦＥＴ（電界効果トランジスタ）にお
いても起こる。これは飽和領域におけるチャンネルとド
レイン間の空乏層の広がりによるものと考えられる。図
７に示すように、ＩC −ＶCE特性の直線部をのばすと、
ＩB に殆ど依存せずに一点でＸ軸に集まる。これが図７
のＶA として示され、アーリー電圧と称される。
効果と呼ばれ、バイポーラ型トランジスタの場合ＶCEが
増えるとコレクタ−ベース間の空乏層が広がり、実効的
なベース幅が変調されるために起こる。同様の現象は接
合型やＭＯＳ型のＦＥＴ（電界効果トランジスタ）にお
いても起こる。これは飽和領域におけるチャンネルとド
レイン間の空乏層の広がりによるものと考えられる。図
７に示すように、ＩC −ＶCE特性の直線部をのばすと、
ＩB に殆ど依存せずに一点でＸ軸に集まる。これが図７
のＶA として示され、アーリー電圧と称される。
【０００４】回路設計からいえば、アーリー電圧は高い
方が都合がよい。アーリー電圧が低いとコレクタ（又は
ドレイン）電流が定電流源と見なされず、利得の低下や
オフセット特性の劣化を招くからである。しかしデバイ
ス構造の微細化に伴い、アーリー電圧は低下する傾向に
ある。微細化やデバイスの高速化のためにはベース幅を
薄く作らなければならず、同じ空乏層の広がりでも相対
的なベース幅の変化が大きくなる、等の理由である。
方が都合がよい。アーリー電圧が低いとコレクタ（又は
ドレイン）電流が定電流源と見なされず、利得の低下や
オフセット特性の劣化を招くからである。しかしデバイ
ス構造の微細化に伴い、アーリー電圧は低下する傾向に
ある。微細化やデバイスの高速化のためにはベース幅を
薄く作らなければならず、同じ空乏層の広がりでも相対
的なベース幅の変化が大きくなる、等の理由である。
【０００５】またバイポーラ型集積回路（ＩＣ）につい
ていえば、基本デバイスであるＮＰＮ型トランジスタは
それ程でもないが、ＰＮＰ型トランジスタの方がアーリ
ー電圧を高く作ることが難しい。ＰＮＰ型トランジスタ
の構造は３種類に分類できる。サブストレート（基板）
ＰＮＰ型、ラテラル（横型）ＰＮＰ型、バーティカル
（縦型）ＰＮＰ型トランジスタである。前者の２種は標
準的なバイポーラ型ＩＣに特に追加工程なしに生成でき
るため広く使われる。後者は追加工程が必要なため、特
別な理由により高性能なＰＮＰトランジスタが必要な場
合のみ使われる。
ていえば、基本デバイスであるＮＰＮ型トランジスタは
それ程でもないが、ＰＮＰ型トランジスタの方がアーリ
ー電圧を高く作ることが難しい。ＰＮＰ型トランジスタ
の構造は３種類に分類できる。サブストレート（基板）
ＰＮＰ型、ラテラル（横型）ＰＮＰ型、バーティカル
（縦型）ＰＮＰ型トランジスタである。前者の２種は標
準的なバイポーラ型ＩＣに特に追加工程なしに生成でき
るため広く使われる。後者は追加工程が必要なため、特
別な理由により高性能なＰＮＰトランジスタが必要な場
合のみ使われる。
【０００６】以下、ラテラルＰＮＰトランジスタやバー
ティカルＰＮＰトランジスタのアーリー電圧が高く作り
にくい理由について簡単に説明する。サブストレートＰ
ＮＰではアーリー電圧ＶA を問題にすることはほとんど
ない。これはエミッタフォロワとしての使い方しかでき
ないためである。
ティカルＰＮＰトランジスタのアーリー電圧が高く作り
にくい理由について簡単に説明する。サブストレートＰ
ＮＰではアーリー電圧ＶA を問題にすることはほとんど
ない。これはエミッタフォロワとしての使い方しかでき
ないためである。
【０００７】ラテラルＰＮＰトランジスタは図８のよう
な構造を持つ。図８において、１０はｐ基板、１１はｎ
+ 埋め込み層、１２はエピタキシャル領域（Ｅｐｉ）、
１３はエミッタ領域（Ｅ）、１４はベース領域（Ｂ）、
１５はコレクタ（Ｃ）領域をそれぞれ示している。埋め
込み層１１は、ｐ基板１０に形成されているｎ+ 領域で
ある。エピタキシャル領域は、埋め込み層１１の上にエ
ピタキシャル成長により形成したｎ- 領域である。エミ
ッタ領域１３およびコレクタ領域１５は、それぞれｐ+
領域により構成され、ベース領域１４はエピタキシャル
領域１２に形成されており、ｎ- 領域により構成されて
いる。
な構造を持つ。図８において、１０はｐ基板、１１はｎ
+ 埋め込み層、１２はエピタキシャル領域（Ｅｐｉ）、
１３はエミッタ領域（Ｅ）、１４はベース領域（Ｂ）、
１５はコレクタ（Ｃ）領域をそれぞれ示している。埋め
込み層１１は、ｐ基板１０に形成されているｎ+ 領域で
ある。エピタキシャル領域は、埋め込み層１１の上にエ
ピタキシャル成長により形成したｎ- 領域である。エミ
ッタ領域１３およびコレクタ領域１５は、それぞれｐ+
領域により構成され、ベース領域１４はエピタキシャル
領域１２に形成されており、ｎ- 領域により構成されて
いる。
【０００８】エミッタ１３とコレクタ１５はＮＰＮトラ
ンジスタのベースの領域を使い、ベース１４はＮＰＮト
ランジスタのコレクタ領域に対応するエピタキシャル領
域１２を使う。そのためエピタキシャル領域１２を使う
ベース１４の方が、コレクタ１５よりも不純物濃度が薄
くなってしまう。その結果コレクタ−ベース間に電圧が
加わると空乏層は主にベース領域にしか延びられず、ベ
ース幅変調が大きくなりアーリー電圧ＶA が低いデバイ
スとなってしまう。
ンジスタのベースの領域を使い、ベース１４はＮＰＮト
ランジスタのコレクタ領域に対応するエピタキシャル領
域１２を使う。そのためエピタキシャル領域１２を使う
ベース１４の方が、コレクタ１５よりも不純物濃度が薄
くなってしまう。その結果コレクタ−ベース間に電圧が
加わると空乏層は主にベース領域にしか延びられず、ベ
ース幅変調が大きくなりアーリー電圧ＶA が低いデバイ
スとなってしまう。
【０００９】また、図９は代表的なバーティカルＰＮＰ
型トランジスタの構造を示す図である。図９において、
２０はｐ基板、２１はｎ+ 埋め込み層、２２はエピタキ
シャル層（Ｅｐｉ）、２３はエミッタ領域（Ｅ）、２４
はベース領域（Ｂ）、２５はコレクタ（Ｃ）領域、２６
ａ，２６ｂ、２７ａ，２７ｂはｐｎ接合分離領域をそれ
ぞれ示している。
型トランジスタの構造を示す図である。図９において、
２０はｐ基板、２１はｎ+ 埋め込み層、２２はエピタキ
シャル層（Ｅｐｉ）、２３はエミッタ領域（Ｅ）、２４
はベース領域（Ｂ）、２５はコレクタ（Ｃ）領域、２６
ａ，２６ｂ、２７ａ，２７ｂはｐｎ接合分離領域をそれ
ぞれ示している。
【００１０】埋め込み層２１は、ｐ基板２０に形成され
ているｎ+ 領域である。埋め込み層２１が形成した後、
エピタキシャル層２２を形成する前に、ｐ+ 領域からな
るコレクタ領域２５が形成される。コレクタ領域２１が
形成した後、その上にエピタキシャル成長によりエピタ
キシャル層２２が形成される。なお、図示のようにエピ
タキシャル層は、ｎ- 領域により構成されている。エピ
タキシャル層２１が形成した後、その上にｎ+ 領域が形
成され、このｎ+領域によりベース領域２４が構成され
ている。さらに、ベース領域２４の上に、ｐ+ 領域が形
成され、これによりエミッタ領域２４が構成されてい
る。ｐｎ接合領域２６ａ，２６ｂ、２７ａ，２７ｂは、
図示のようにｐ+ 領域により構成され、半導体集積回路
が動作するとき、ｐ基板２０が回路の最低電位に設定さ
れ、このｐｎ接合が逆にバイアスされることによって、
各素子を電気的に分離される。
ているｎ+ 領域である。埋め込み層２１が形成した後、
エピタキシャル層２２を形成する前に、ｐ+ 領域からな
るコレクタ領域２５が形成される。コレクタ領域２１が
形成した後、その上にエピタキシャル成長によりエピタ
キシャル層２２が形成される。なお、図示のようにエピ
タキシャル層は、ｎ- 領域により構成されている。エピ
タキシャル層２１が形成した後、その上にｎ+ 領域が形
成され、このｎ+領域によりベース領域２４が構成され
ている。さらに、ベース領域２４の上に、ｐ+ 領域が形
成され、これによりエミッタ領域２４が構成されてい
る。ｐｎ接合領域２６ａ，２６ｂ、２７ａ，２７ｂは、
図示のようにｐ+ 領域により構成され、半導体集積回路
が動作するとき、ｐ基板２０が回路の最低電位に設定さ
れ、このｐｎ接合が逆にバイアスされることによって、
各素子を電気的に分離される。
【００１１】このように形成したＰＮＰトランジスタ
は、動作するときエミッタ電流は基板表面にあるエミッ
タ領域２３から基板の深さ方向、即ち、縦方向に流れる
ので、バーティカル（縦型）ＰＮＰトランジスタと呼ば
れる。
は、動作するときエミッタ電流は基板表面にあるエミッ
タ領域２３から基板の深さ方向、即ち、縦方向に流れる
ので、バーティカル（縦型）ＰＮＰトランジスタと呼ば
れる。
【００１２】ｎ+ 領域からなる埋め込み層はＮＰＮトラ
ンジスタのコレクタ抵抗を下げるため不純物濃度がかな
り濃く設定される。コレクタ領域２５においてはそれを
ｐ+型に反転させるため、やはりかなり濃い濃度にな
る。ｎ+ 型として形成されたベース領域２４の下部には
エピタキシャル層２２を薄く残した方が、エピタキシャ
ル層の厚さのばらつき等による生産性が良い、また耐圧
を確保する上でも都合がよい。その結果、この構造のベ
ース−コレクタ接合部もコレクタ側よりベース側の濃度
が薄い構造となり、空乏層がベース側に延び、アーリー
電圧ＶA の低いデバイスとなる。
ンジスタのコレクタ抵抗を下げるため不純物濃度がかな
り濃く設定される。コレクタ領域２５においてはそれを
ｐ+型に反転させるため、やはりかなり濃い濃度にな
る。ｎ+ 型として形成されたベース領域２４の下部には
エピタキシャル層２２を薄く残した方が、エピタキシャ
ル層の厚さのばらつき等による生産性が良い、また耐圧
を確保する上でも都合がよい。その結果、この構造のベ
ース−コレクタ接合部もコレクタ側よりベース側の濃度
が薄い構造となり、空乏層がベース側に延び、アーリー
電圧ＶA の低いデバイスとなる。
【００１３】複雑な構造を作れば、ラテラルＰＮＰ型ト
ランジスタやバーティカルＰＮＰ型トランジスタでもア
ーリー電圧ＶA の高いデバイスを作ることは不可能では
ない。しかしマスク枚数や製造工程数が大幅に増加し、
高価で生産性の悪いデバイスになってしまい実用的では
ない。
ランジスタやバーティカルＰＮＰ型トランジスタでもア
ーリー電圧ＶA の高いデバイスを作ることは不可能では
ない。しかしマスク枚数や製造工程数が大幅に増加し、
高価で生産性の悪いデバイスになってしまい実用的では
ない。
【００１４】次にアーリー電圧ＶA が低いと回路設計上
どのような不都合があるかについて説明する。図１０は
アーリー効果を考慮した場合のトランジスタの等価回路
を示している。図示のように、アーリー効果は、図７に
示すように、理想的なトランジスタＱに有限のコレクタ
抵抗ＲＣがつながったものと考えることができる。
どのような不都合があるかについて説明する。図１０は
アーリー効果を考慮した場合のトランジスタの等価回路
を示している。図示のように、アーリー効果は、図７に
示すように、理想的なトランジスタＱに有限のコレクタ
抵抗ＲＣがつながったものと考えることができる。
【００１５】図１１は電圧フォロワとして広く用いられ
る回路の一例を示す回路図である。図示のように、本例
の電圧フォロワ回路は、ＰＮＰ型トランジスタＱ１，Ｑ
２、ＮＰＮ型トランジスタＱ３，Ｑ４，Ｑ５および電流
源ＩＳ１，ＩＳ２により構成されている。トランジスタ
Ｑ３のベースは、入力電圧ＶINの端子に接続され、コレ
クタはノードＮＤ１に接続されている。トランジスタＱ
４のベースは出力電圧ＶOUT の端子に接続され、コレク
タはノードＮＤ２に接続されている。トランジスタＱ
３，Ｑ４のエミッタが電流源ＩＳ１に共通に接続されて
いる。トランジスタＱ１とＱ２のベースが共通に接続さ
れ、エミッタがともに電源電圧ＶCCの供給線に接続され
ている。トランジスタＱ１のコレクタは、そのベースと
ともにノードＮＤ１に接続され、トランジスタＱ２のコ
レクタはノードＮＤ２に接続されている。トランジスタ
Ｑ５のベースはノードＮＤ２に接続され、コレクタは電
源電圧ＶCCの供給線に接続され、エミッタは電圧ＶOUT
の出力端子に接続されている。さらに、出力端子に電流
源ＩＳ２が接続されている。
る回路の一例を示す回路図である。図示のように、本例
の電圧フォロワ回路は、ＰＮＰ型トランジスタＱ１，Ｑ
２、ＮＰＮ型トランジスタＱ３，Ｑ４，Ｑ５および電流
源ＩＳ１，ＩＳ２により構成されている。トランジスタ
Ｑ３のベースは、入力電圧ＶINの端子に接続され、コレ
クタはノードＮＤ１に接続されている。トランジスタＱ
４のベースは出力電圧ＶOUT の端子に接続され、コレク
タはノードＮＤ２に接続されている。トランジスタＱ
３，Ｑ４のエミッタが電流源ＩＳ１に共通に接続されて
いる。トランジスタＱ１とＱ２のベースが共通に接続さ
れ、エミッタがともに電源電圧ＶCCの供給線に接続され
ている。トランジスタＱ１のコレクタは、そのベースと
ともにノードＮＤ１に接続され、トランジスタＱ２のコ
レクタはノードＮＤ２に接続されている。トランジスタ
Ｑ５のベースはノードＮＤ２に接続され、コレクタは電
源電圧ＶCCの供給線に接続され、エミッタは電圧ＶOUT
の出力端子に接続されている。さらに、出力端子に電流
源ＩＳ２が接続されている。
【００１６】即ち、トランジスタＱ３，Ｑ４は差動増幅
回路を構成しており、電流源ＩＳ１によりこの差動増幅
回路に動作電流を供給されている。トランジスタＱ１，
Ｑ２によりカレントミラー回路を形成し、このカレント
ミラー回路は差動増幅回路の負荷を構成している。入力
電圧ＶINに応じて差動増幅回路の出力ノードＮＤ２の電
圧が設定される。さらに、トランジスタＱ５はエミッタ
フォロワを構成しており、ノードＮＤ２の電圧に応じて
出力電圧ＶOUT のレベルを設定するので、トランジスタ
Ｑ１〜Ｑ５は理想的なトランジスタである場合に、出力
電圧ＶOUT のレベルは入力電圧ＶINのレベルに追従する
形となる。
回路を構成しており、電流源ＩＳ１によりこの差動増幅
回路に動作電流を供給されている。トランジスタＱ１，
Ｑ２によりカレントミラー回路を形成し、このカレント
ミラー回路は差動増幅回路の負荷を構成している。入力
電圧ＶINに応じて差動増幅回路の出力ノードＮＤ２の電
圧が設定される。さらに、トランジスタＱ５はエミッタ
フォロワを構成しており、ノードＮＤ２の電圧に応じて
出力電圧ＶOUT のレベルを設定するので、トランジスタ
Ｑ１〜Ｑ５は理想的なトランジスタである場合に、出力
電圧ＶOUT のレベルは入力電圧ＶINのレベルに追従する
形となる。
【００１７】さらに、このように構成された電圧フォロ
ワは回路構成が簡素で、帯域も広く取りやすい。しか
し、実際のトランジスタはアーリー効果の影響を受け、
理想的な特性が得られない。トランジスタのアーリー効
果を考慮する場合に、本例の電圧フォロワは、図示のよ
うに、回路を構成する各トランジスタのコレクタにコレ
クタ抵抗ＲＣＰおよびＲＣＮがそれぞれ接続されている
回路により等価的に表すことができる。この回路におい
てトランジスタのアーリー電圧が低いと、下記の２つの
問題が生ずる。まず、入出力電圧ＶIN，ＶOUT 間にオフ
セット電圧が発生する。次に、回路の利得が厳密な単位
利得“１”より若干低下する。
ワは回路構成が簡素で、帯域も広く取りやすい。しか
し、実際のトランジスタはアーリー効果の影響を受け、
理想的な特性が得られない。トランジスタのアーリー効
果を考慮する場合に、本例の電圧フォロワは、図示のよ
うに、回路を構成する各トランジスタのコレクタにコレ
クタ抵抗ＲＣＰおよびＲＣＮがそれぞれ接続されている
回路により等価的に表すことができる。この回路におい
てトランジスタのアーリー電圧が低いと、下記の２つの
問題が生ずる。まず、入出力電圧ＶIN，ＶOUT 間にオフ
セット電圧が発生する。次に、回路の利得が厳密な単位
利得“１”より若干低下する。
【００１８】具体的に、アーリー効果による影響を検討
する場合に、トランジスタＱ１、Ｑ２のコレクタに抵抗
ＲＣＰが、Ｑ３、Ｑ４のコレクタに抵抗ＲＣＮがつなが
り、これはどのような影響を及ぼすかを考えればよい。
アーリー効果により、この回路の伝達特性は図１２のよ
うなものとなる。入力電圧がＶｉの時出力電圧はオフセ
ット電圧Ｖｏｆｆだけずれたものとなる。このオフセッ
ト電圧は、入力電圧ＶINがＶCC−２ＶF （ＶF はＰＮ接
合の順方向降下電圧）の時ほぼゼロとなる。その時トラ
ンジスタＱ１とＱ２、またはトランジスタＱ３とＱ４の
ＶCEが等しくなるからである。オフセット電圧Ｖｏｆｆ
は、ＶINに依存し変化する。これは伝達特性の傾斜に注
目すれば、等価的に利得が低下したと考えることができ
る。
する場合に、トランジスタＱ１、Ｑ２のコレクタに抵抗
ＲＣＰが、Ｑ３、Ｑ４のコレクタに抵抗ＲＣＮがつなが
り、これはどのような影響を及ぼすかを考えればよい。
アーリー効果により、この回路の伝達特性は図１２のよ
うなものとなる。入力電圧がＶｉの時出力電圧はオフセ
ット電圧Ｖｏｆｆだけずれたものとなる。このオフセッ
ト電圧は、入力電圧ＶINがＶCC−２ＶF （ＶF はＰＮ接
合の順方向降下電圧）の時ほぼゼロとなる。その時トラ
ンジスタＱ１とＱ２、またはトランジスタＱ３とＱ４の
ＶCEが等しくなるからである。オフセット電圧Ｖｏｆｆ
は、ＶINに依存し変化する。これは伝達特性の傾斜に注
目すれば、等価的に利得が低下したと考えることができ
る。
【００１９】この回路において、ＮＰＮ型トランジスタ
のアーリー効果とＰＮＰ型トランジスタのアーリー効果
は加算される。しかし前述したように、通常のバイポー
ラＩＣプロセスにおいては、ＰＮＰのアーリー電圧がＮ
ＰＮに比較し大幅に劣るケースが多いので、オフセット
特性や利得の低下は主にＰＮＰの性能によって決まる。
のアーリー効果とＰＮＰ型トランジスタのアーリー効果
は加算される。しかし前述したように、通常のバイポー
ラＩＣプロセスにおいては、ＰＮＰのアーリー電圧がＮ
ＰＮに比較し大幅に劣るケースが多いので、オフセット
特性や利得の低下は主にＰＮＰの性能によって決まる。
【００２０】同様な問題は、図１３に示す極めて単純な
エミッタフォロワ回路においても問題になる場合があ
る。例えばＡＣ的な利得を限りなく単位利得”１”にし
たいような場合において、その精度を決める要因がアー
リー効果である。
エミッタフォロワ回路においても問題になる場合があ
る。例えばＡＣ的な利得を限りなく単位利得”１”にし
たいような場合において、その精度を決める要因がアー
リー効果である。
【００２１】次にアーリー効果による性能の劣化を防ぐ
従来技術について説明する。電流源や電流ミラー（カレ
ントミラー）回路の場合には、図１４（ａ）に示すよう
にエミッタに帰還抵抗ＲＥを入れる方法がある。これは
非常に簡便で相応な効果がある。ＲＥの電圧降下をＶＥ
とすると、見かけ上のアーリー電圧は（１＋ＶE ／
ＶT ）倍程度になる。ここで、ＶT は熱電圧（＝ｋＴ／
ｑ）で室温で約２６ｍＶである。
従来技術について説明する。電流源や電流ミラー（カレ
ントミラー）回路の場合には、図１４（ａ）に示すよう
にエミッタに帰還抵抗ＲＥを入れる方法がある。これは
非常に簡便で相応な効果がある。ＲＥの電圧降下をＶＥ
とすると、見かけ上のアーリー電圧は（１＋ＶE ／
ＶT ）倍程度になる。ここで、ＶT は熱電圧（＝ｋＴ／
ｑ）で室温で約２６ｍＶである。
【００２２】カレントミラー回路に有効な別の方法とし
て、図１４（ｂ）に示すような回路も知られている。こ
の回路は考案者の名前を取り、ウィルソン型カレントミ
ラー回路とも呼ばれる。この回路においてトランジスタ
Ｑ３４がカスケードにはいるので、見かけのアーリー電
圧は電流倍増率ＨＦＥ倍に近くなり効果は絶大である。
て、図１４（ｂ）に示すような回路も知られている。こ
の回路は考案者の名前を取り、ウィルソン型カレントミ
ラー回路とも呼ばれる。この回路においてトランジスタ
Ｑ３４がカスケードにはいるので、見かけのアーリー電
圧は電流倍増率ＨＦＥ倍に近くなり効果は絶大である。
【００２３】
【発明が解決しようとする課題】ところで、上述した従
来の回路においては、トランジスタのアーリー効果によ
る影響を完全に抑制することができず、高精度の信号処
理回路にとってその精度がアーリー効果により制限され
てしまうという不利益がある。また、アーリー電圧の値
は製造工程によって大きくバラツキ、一定値に制御する
ことが困難である。従って、固定の補正係数を導入した
として大した効果が得られず、有効な補正手段はないの
は実情である。
来の回路においては、トランジスタのアーリー効果によ
る影響を完全に抑制することができず、高精度の信号処
理回路にとってその精度がアーリー効果により制限され
てしまうという不利益がある。また、アーリー電圧の値
は製造工程によって大きくバラツキ、一定値に制御する
ことが困難である。従って、固定の補正係数を導入した
として大した効果が得られず、有効な補正手段はないの
は実情である。
【００２４】さらに、図１４（ｂ）に示すウィルソン型
カレントミラー回路においては、アーリー効果を抑制す
る有効な手段の一つであるが、この回路は電圧ロスが大
きく、低電圧回路に向かないことである。
カレントミラー回路においては、アーリー効果を抑制す
る有効な手段の一つであるが、この回路は電圧ロスが大
きく、低電圧回路に向かないことである。
【００２５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路の高速性に影響することな
く、且つ利得の精度が高く、アーリー効果を低減できる
電子回路を提供することにある。
のであり、その目的は、回路の高速性に影響することな
く、且つ利得の精度が高く、アーリー効果を低減できる
電子回路を提供することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電子回路は、ベース電位が同じレベルに保
持され、エミッタに所定の電流を供給する第１と第２の
電流供給手段が接続され、コレクタがそれぞれ所定の機
能回路に接続されている第１と第２のトランジスタと、
ベースがそれぞれ上記第１と第２のトランジスタのエミ
ッタに接続され、エミッタが電流源に共通に接続され、
差動対を構成している第３と第４のトランジスタとを有
し、上記第３と第４のトランジスタのコレクタ電流を受
けて、これらのコレクタ電流に応じてアーリー効果を補
正する。
め、本発明の電子回路は、ベース電位が同じレベルに保
持され、エミッタに所定の電流を供給する第１と第２の
電流供給手段が接続され、コレクタがそれぞれ所定の機
能回路に接続されている第１と第２のトランジスタと、
ベースがそれぞれ上記第１と第２のトランジスタのエミ
ッタに接続され、エミッタが電流源に共通に接続され、
差動対を構成している第３と第４のトランジスタとを有
し、上記第３と第４のトランジスタのコレクタ電流を受
けて、これらのコレクタ電流に応じてアーリー効果を補
正する。
【００２７】また、本発明の電子回路は、ベース電位が
同じレベルに保持され、エミッタに所定の電流を供給す
る第１と第２の電流供給手段が接続され、コレクタがそ
れぞれ所定の機能回路に接続されている第１と第２のト
ランジスタと、ベースがそれぞれ上記第１と第２のトラ
ンジスタのエミッタに接続され、エミッタが電流源に共
通に接続され、差動対を構成している第３と第４のトラ
ンジスタとを有し、上記第３のトランジスタのコレクタ
が上記第２のトランジスタのエミッタに、上記第４のト
ランジスタのコレクタが上記第１のトランジスタのエミ
ッタにそれぞれ接続し、上記第３および第４のトランジ
スタのコレクタ電流に応じて、上記第１および第２のト
ランジスタのエミッタ電流が制御され、これらのトラン
ジスタのアーリー効果が補正される。
同じレベルに保持され、エミッタに所定の電流を供給す
る第１と第２の電流供給手段が接続され、コレクタがそ
れぞれ所定の機能回路に接続されている第１と第２のト
ランジスタと、ベースがそれぞれ上記第１と第２のトラ
ンジスタのエミッタに接続され、エミッタが電流源に共
通に接続され、差動対を構成している第３と第４のトラ
ンジスタとを有し、上記第３のトランジスタのコレクタ
が上記第２のトランジスタのエミッタに、上記第４のト
ランジスタのコレクタが上記第１のトランジスタのエミ
ッタにそれぞれ接続し、上記第３および第４のトランジ
スタのコレクタ電流に応じて、上記第１および第２のト
ランジスタのエミッタ電流が制御され、これらのトラン
ジスタのアーリー効果が補正される。
【００２８】また、本発明の電子回路は、ベース電位が
同じレベルに保持され、エミッタに所定の電流を供給す
る第１と第２の電流供給手段が接続され、コレクタがそ
れぞれ所定の機能回路に接続されている第１と第２のト
ランジスタと、ベースがそれぞれ上記第１と第２のトラ
ンジスタのエミッタに接続され、エミッタが電流源に共
通に接続され、差動対を構成している第３と第４のトラ
ンジスタと、ベース電位が同じレベルに保持され、エミ
ッタに所定の電流を供給する第３と第４の電流供給手段
が接続されている第５と第６のトランジスタとを有し、
上記第５のトランジスタのエミッタは、上記第３のトラ
ンジスタのコレクタに接続され、上記第６のトランジス
タのエミッタは、上記第４のトランジスタのコレクタに
接続され、上記第５、第６のトランジスタのコレクタが
それぞれ所定の機能回路に接続され、上記第３および第
４のトランジスタのコレクタ電流に応じて当該第５およ
び第６のトランジスタのアーリー効果が補正される。
同じレベルに保持され、エミッタに所定の電流を供給す
る第１と第２の電流供給手段が接続され、コレクタがそ
れぞれ所定の機能回路に接続されている第１と第２のト
ランジスタと、ベースがそれぞれ上記第１と第２のトラ
ンジスタのエミッタに接続され、エミッタが電流源に共
通に接続され、差動対を構成している第３と第４のトラ
ンジスタと、ベース電位が同じレベルに保持され、エミ
ッタに所定の電流を供給する第３と第４の電流供給手段
が接続されている第５と第６のトランジスタとを有し、
上記第５のトランジスタのエミッタは、上記第３のトラ
ンジスタのコレクタに接続され、上記第６のトランジス
タのエミッタは、上記第４のトランジスタのコレクタに
接続され、上記第５、第６のトランジスタのコレクタが
それぞれ所定の機能回路に接続され、上記第３および第
４のトランジスタのコレクタ電流に応じて当該第５およ
び第６のトランジスタのアーリー効果が補正される。
【００２９】また、本発明の電子回路は、ゲート電位が
同じレベルに保持され、ソースに所定の電流を供給する
第１と第２の電流供給手段が接続され、ドレインがそれ
ぞれ所定の機能回路に接続されている第１と第２の絶縁
ゲート型電界効果トランジスタと、ゲートがそれぞれ上
記第１と第２のトランジスタのソースに接続され、ソー
スが電流源に共通に接続され、差動対を構成している第
３と第４の絶縁ゲート型電界効果トランジスタと、ゲー
ト電位が同じレベルに保持され、ソースに所定の電流を
供給する第３と第４の電流供給手段が接続されている第
５と第６の絶縁ゲート型電界効果トランジスタとを有
し、上記第５のトランジスタのソースは、上記第３のト
ランジスタのドレインに接続され、上記第６のトランジ
スタのソースは、上記第４のトランジスタのドレインに
接続され、ドレインがそれぞれ所定の機能回路に接続さ
れ、上記第３および第４のトランジスタのドレイン電流
に応じて当該第５および第６のトランジスタのアーリー
効果が補正される。
同じレベルに保持され、ソースに所定の電流を供給する
第１と第２の電流供給手段が接続され、ドレインがそれ
ぞれ所定の機能回路に接続されている第１と第２の絶縁
ゲート型電界効果トランジスタと、ゲートがそれぞれ上
記第１と第２のトランジスタのソースに接続され、ソー
スが電流源に共通に接続され、差動対を構成している第
３と第４の絶縁ゲート型電界効果トランジスタと、ゲー
ト電位が同じレベルに保持され、ソースに所定の電流を
供給する第３と第４の電流供給手段が接続されている第
５と第６の絶縁ゲート型電界効果トランジスタとを有
し、上記第５のトランジスタのソースは、上記第３のト
ランジスタのドレインに接続され、上記第６のトランジ
スタのソースは、上記第４のトランジスタのドレインに
接続され、ドレインがそれぞれ所定の機能回路に接続さ
れ、上記第３および第４のトランジスタのドレイン電流
に応じて当該第５および第６のトランジスタのアーリー
効果が補正される。
【００３０】さらに、本発明では、好適には上記第３と
第４のトランジスタのエミッタ或いはソースに接続され
ている電流供給手段の供給電流は、絶対温度にほぼ比例
するように設定されている。
第４のトランジスタのエミッタ或いはソースに接続され
ている電流供給手段の供給電流は、絶対温度にほぼ比例
するように設定されている。
【００３１】本発明によれば、第１と第２のトランジス
タのアーリー効果によりこれらのトランジスタのエミッ
タまたはソース間に生じた電位差が、第３と第４のトラ
ンジスタからなる差動対により補正電流に変換される。
この補正電流は、第３と第４のトランジスタのコレクタ
またはドレイン電流として出力される。当該補正電流に
応じて、アーリー効果による影響が問題となるトランジ
スタに対して、補正が行われる。なお、補正の対象とな
るトランジスタは、例えば、上記第１および第２のトラ
ンジスタ、或いは、第５および第６のトランジスタ。第
３と第４のトランジスタのコレクタ電流がそれぞれ補正
対象となるトランジスタのエミッタまたはソース側に入
力される。これによって、第１および第２のトランジス
タのアーリー効果を第３と第４のトランジスタからなる
差動対により検出され、それに応じて補正電流が発生さ
れる。当該補正電流を用いて第１および第２のトランジ
スタ、或いは、第５および第６のトランジスタのエミッ
タまたはソース電流を制御するので、補正対象のトラン
ジスタにおけるアーリー効果による影響が低減できる。
タのアーリー効果によりこれらのトランジスタのエミッ
タまたはソース間に生じた電位差が、第３と第４のトラ
ンジスタからなる差動対により補正電流に変換される。
この補正電流は、第３と第４のトランジスタのコレクタ
またはドレイン電流として出力される。当該補正電流に
応じて、アーリー効果による影響が問題となるトランジ
スタに対して、補正が行われる。なお、補正の対象とな
るトランジスタは、例えば、上記第１および第２のトラ
ンジスタ、或いは、第５および第６のトランジスタ。第
３と第４のトランジスタのコレクタ電流がそれぞれ補正
対象となるトランジスタのエミッタまたはソース側に入
力される。これによって、第１および第２のトランジス
タのアーリー効果を第３と第４のトランジスタからなる
差動対により検出され、それに応じて補正電流が発生さ
れる。当該補正電流を用いて第１および第２のトランジ
スタ、或いは、第５および第６のトランジスタのエミッ
タまたはソース電流を制御するので、補正対象のトラン
ジスタにおけるアーリー効果による影響が低減できる。
【００３２】
【発明の実施の形態】本発明の電子回路は、ベースまた
はゲートを同電位に保持されている一対のトランジスタ
のエミッタ、またはソース電位差としてアーリー効果を
検出し、さらに一対のトランジスタからなる差動対によ
り電流に変換し補正電流を発生させ、当該補正電流によ
って、トランジスタのアーリー効果による影響を補正す
るものである。以下、本発明の幾つかの実施形態につい
て、図面を参照しつつそれぞれ構成および動作を詳述
し、本発明の電子回路の特徴を明らかにする。
はゲートを同電位に保持されている一対のトランジスタ
のエミッタ、またはソース電位差としてアーリー効果を
検出し、さらに一対のトランジスタからなる差動対によ
り電流に変換し補正電流を発生させ、当該補正電流によ
って、トランジスタのアーリー効果による影響を補正す
るものである。以下、本発明の幾つかの実施形態につい
て、図面を参照しつつそれぞれ構成および動作を詳述
し、本発明の電子回路の特徴を明らかにする。
【００３３】第１実施形態 図１は本発明に係る電子回路の第１の実施形態を示す回
路図である。図示のように、本実施形態の電子回路は、
ｎｐｎ型トランジスタＱ４３，Ｑ４４、ｐｎｐ型トラン
ジスタＱ４１，Ｑ４２，Ｑ４５，Ｑ４６および電流源Ｉ
Ｓ０，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４により構成され
ている。トランジスタＱ４１，Ｑ４２はそれぞれ第１と
第２のトランジスタとし、また、トランジスタＱ４５，
Ｑ４６はそれぞれ第５と第６のトランジスタとして、こ
れらのトランジスタは、アーリー効果の影響を受けるト
ランジスタ対である。トランジスタＱ４３，Ｑ４４は、
第３および第４のトランジスタとして、差動対を構成し
ている。
路図である。図示のように、本実施形態の電子回路は、
ｎｐｎ型トランジスタＱ４３，Ｑ４４、ｐｎｐ型トラン
ジスタＱ４１，Ｑ４２，Ｑ４５，Ｑ４６および電流源Ｉ
Ｓ０，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４により構成され
ている。トランジスタＱ４１，Ｑ４２はそれぞれ第１と
第２のトランジスタとし、また、トランジスタＱ４５，
Ｑ４６はそれぞれ第５と第６のトランジスタとして、こ
れらのトランジスタは、アーリー効果の影響を受けるト
ランジスタ対である。トランジスタＱ４３，Ｑ４４は、
第３および第４のトランジスタとして、差動対を構成し
ている。
【００３４】本実施形態では、差動対を成しているトラ
ンジスタＱ４３，Ｑ４４により、アーリー効果により生
じたトランジスタＱ４１，Ｑ４２のエミッタ間の差電圧
を検出し、当該差電圧をこれらのトランジスタのコレク
タ電流に変換する。さらに、トランジスタＱ４１，Ｑ４
２のコレクタ電流に応じて、トランジスタＱ４０，Ｑ４
６のエミッタを制御することにより、トランジスタＱ４
５，Ｑ４６におけるアーリー効果による影響を補正す
る。以下、図１を参照しつつ、本実施形態の電子回路の
構成および動作をさらに詳細に説明する。
ンジスタＱ４３，Ｑ４４により、アーリー効果により生
じたトランジスタＱ４１，Ｑ４２のエミッタ間の差電圧
を検出し、当該差電圧をこれらのトランジスタのコレク
タ電流に変換する。さらに、トランジスタＱ４１，Ｑ４
２のコレクタ電流に応じて、トランジスタＱ４０，Ｑ４
６のエミッタを制御することにより、トランジスタＱ４
５，Ｑ４６におけるアーリー効果による影響を補正す
る。以下、図１を参照しつつ、本実施形態の電子回路の
構成および動作をさらに詳細に説明する。
【００３５】トランジスタＱ４１，Ｑ４２のベースはと
もにバイアス電圧ＶB1によりバイアスされ、トランジス
タＱ４１のエミッタは電流源ＩＳ０に接続され、トラン
ジスタＱ４２のエミッタは電流源ＩＳ１に接続されてい
る。ここで、電流源ＩＳ０，ＩＳ１の供給電流値はとも
にＩ0 とする。
もにバイアス電圧ＶB1によりバイアスされ、トランジス
タＱ４１のエミッタは電流源ＩＳ０に接続され、トラン
ジスタＱ４２のエミッタは電流源ＩＳ１に接続されてい
る。ここで、電流源ＩＳ０，ＩＳ１の供給電流値はとも
にＩ0 とする。
【００３６】トランジスタＱ４３，Ｑ４４は差動増幅回
路を構成している。トランジスタＱ４３のベースは、ト
ランジスタＱ４１のエミッタに接続され、トランジスタ
Ｑ４４のベースは、トランジスタＱ４２のエミッタに接
続されている。トランジスタＱ４３，Ｑ４４のエミッタ
は、電流源ＩＳ４に共通に接続されている。さらに、ト
ランジスタＱ４５，Ｑ４６のベースは、バイアス電圧Ｖ
B2によりバイアスされ、トランジスタＱ４５のエミッタ
は、トランジスタＱ４３のコレクタとともに電流源ＩＳ
２に接続され、トランジスタＱ４６のエミッタは、トラ
ンジスタＱ４４のコレクタとともに電流源ＩＳ３に接続
されている。ここで、電流源ＩＳ２，ＩＳ３の供給電流
値をともにＩ1 とし、さらに、電流源ＩＳ４の供給電流
値を、２Ｉ1 とする。
路を構成している。トランジスタＱ４３のベースは、ト
ランジスタＱ４１のエミッタに接続され、トランジスタ
Ｑ４４のベースは、トランジスタＱ４２のエミッタに接
続されている。トランジスタＱ４３，Ｑ４４のエミッタ
は、電流源ＩＳ４に共通に接続されている。さらに、ト
ランジスタＱ４５，Ｑ４６のベースは、バイアス電圧Ｖ
B2によりバイアスされ、トランジスタＱ４５のエミッタ
は、トランジスタＱ４３のコレクタとともに電流源ＩＳ
２に接続され、トランジスタＱ４６のエミッタは、トラ
ンジスタＱ４４のコレクタとともに電流源ＩＳ３に接続
されている。ここで、電流源ＩＳ２，ＩＳ３の供給電流
値をともにＩ1 とし、さらに、電流源ＩＳ４の供給電流
値を、２Ｉ1 とする。
【００３７】トランジスタＱ４１，Ｑ４２のコレクタは
それぞれ他の機能回路に接続されており、これらのトラ
ンジスタのコレクタ電圧をＶC1，ＶC2として、アーリー
効果によりこれらのトランジスタのベース−エミッタ間
電圧ＶBE1 ，ＶBE2 が異なる。さらに、これらのトラン
ジスタベース−エミッタ間電圧ＶBE1 ，ＶBE2 の差は、
図１に示すエミッタ電圧差ΔＶE として反映される。
それぞれ他の機能回路に接続されており、これらのトラ
ンジスタのコレクタ電圧をＶC1，ＶC2として、アーリー
効果によりこれらのトランジスタのベース−エミッタ間
電圧ＶBE1 ，ＶBE2 が異なる。さらに、これらのトラン
ジスタベース−エミッタ間電圧ＶBE1 ，ＶBE2 の差は、
図１に示すエミッタ電圧差ΔＶE として反映される。
【００３８】以下、図１の回路図および図５に示すトラ
ンジスタのＩC −ＶCE特性を参照しつつ、本実施形態の
電子回路のアーリー効果抑制の原理について説明する。
図５に示すＩC −ＶCE特性グラフにおいて、ベース−エ
ミッタ間電圧をＶBEとし、コレクタ−エミッタ間電圧を
ＶCEとし、コレクタ電流をＩC とすると、次式が得られ
る。
ンジスタのＩC −ＶCE特性を参照しつつ、本実施形態の
電子回路のアーリー効果抑制の原理について説明する。
図５に示すＩC −ＶCE特性グラフにおいて、ベース−エ
ミッタ間電圧をＶBEとし、コレクタ−エミッタ間電圧を
ＶCEとし、コレクタ電流をＩC とすると、次式が得られ
る。
【００３９】
【数１】 ＩC ＝（１＋ＶCE／ＶA ）・ＩS ・ｅｘｐ（ＶBE／ＶT ） …（１） なお、ＶA はアーリー電圧、ＶT は熱電圧（＝ｋＴ／
ｑ）である。
ｑ）である。
【００４０】ここで、任意のＶBEに対し、ＶCE＝０近傍
でのＩC をＩC0とし、任意のＶCEにおいてＩC ＝ＩC0を
保つベースエミッタ間電圧ＶBE−ΔＶは次式により求ま
る。
でのＩC をＩC0とし、任意のＶCEにおいてＩC ＝ＩC0を
保つベースエミッタ間電圧ＶBE−ΔＶは次式により求ま
る。
【数２】 ΔＶ＝ＶT ・ｌｎ（１＋ＶCE／ＶA ） …（２）
【００４１】この式により、図１における差電圧ΔＶE
を求めることができる。ここで、トランジスタＱ４１、
Ｑ４２のコレクタ−エミッタ間電圧ＶCE1 ，ＶCE2 、ベ
ース−エミッタ間電圧をＶBE1 ，ＶBE2 とすると、次式
が得られる。
を求めることができる。ここで、トランジスタＱ４１、
Ｑ４２のコレクタ−エミッタ間電圧ＶCE1 ，ＶCE2 、ベ
ース−エミッタ間電圧をＶBE1 ，ＶBE2 とすると、次式
が得られる。
【００４２】
【数３】 ＶCE1 ＝ＶC1−ＶB ＋ＶBE1 …（３）
【数４】 ＶCE2 ＝ＶC2−ＶB ＋ＶBE2 …（４）
【００４３】各トランジスタのベース−エミッタ間電圧
ＶBE1 ，ＶBE2 をＶCE＝０近傍での値と、アーリー効果
分を区別して表現すると、次式が得られる。
ＶBE1 ，ＶBE2 をＶCE＝０近傍での値と、アーリー効果
分を区別して表現すると、次式が得られる。
【００４４】
【数５】 ＶBE1 ＝ＶBE0 ＋ΔＶ1 ＝ＶBE0 ＋ＶT ・ｌｎ（１＋ＶCE1 ／ＶA ） …（５）
【数６】 ＶBE2 ＝ＶBE0 ＋ΔＶ2 ＝ＶBE0 ＋ＶT ・ｌｎ（１＋ＶCE2 ／ＶA ） …（６）
【００４５】ここで、電圧ＶBE0 はトランジスタのコレ
クタ−エミッタ間電圧ＶCE＝０の近傍におけるベース−
エミッタ間電圧である。その結果、図１におけるトラン
ジスタＱ４１，Ｑ４２のエミッタ電圧差ΔＶEは次式の
ようになる。
クタ−エミッタ間電圧ＶCE＝０の近傍におけるベース−
エミッタ間電圧である。その結果、図１におけるトラン
ジスタＱ４１，Ｑ４２のエミッタ電圧差ΔＶEは次式の
ようになる。
【００４６】
【数７】
【００４７】この差電圧ΔＶE はトランジスタＱ４３，
Ｑ４４に伝達される電流に変換される。電流の変化分Δ
ｉは次式により求まる。
Ｑ４４に伝達される電流に変換される。電流の変化分Δ
ｉは次式により求まる。
【数８】
【００４８】以上説明したように、本実施形態によれ
ば、ベースが共通なバイアス電圧ＶB1によりバイアスさ
れているトランジスタＱ４１，Ｑ４２および差動増幅回
路を構成するトランジスタＱ４３，Ｑ４４により、トラ
ンジスタＱ４１，Ｑ４２のアーリー効果を補正電流Δｉ
として抽出する。この補正電流ΔｉをトランジスタＱ４
５，Ｑ４６のエミッタに供給し、トランジスタＱ４５，
Ｑ４６は、アーリー効果を問題とし、その補正を必要と
する回路の一部でその電流源を構成しているので、補正
電流Δｉに応じて当該電流源の電流を調整することによ
りトランジスタＱ４５，Ｑ４６のアーリー効果を補正す
ることができる。
ば、ベースが共通なバイアス電圧ＶB1によりバイアスさ
れているトランジスタＱ４１，Ｑ４２および差動増幅回
路を構成するトランジスタＱ４３，Ｑ４４により、トラ
ンジスタＱ４１，Ｑ４２のアーリー効果を補正電流Δｉ
として抽出する。この補正電流ΔｉをトランジスタＱ４
５，Ｑ４６のエミッタに供給し、トランジスタＱ４５，
Ｑ４６は、アーリー効果を問題とし、その補正を必要と
する回路の一部でその電流源を構成しているので、補正
電流Δｉに応じて当該電流源の電流を調整することによ
りトランジスタＱ４５，Ｑ４６のアーリー効果を補正す
ることができる。
【００４９】次に、アーリー効果を補正電流Δｉとして
抽出し、本来の信号処理として望ましくないアーリー効
果の影響をどのように排除するかを、具体的な回路例を
用いて、次の実施形態でさらに詳しく説明する。
抽出し、本来の信号処理として望ましくないアーリー効
果の影響をどのように排除するかを、具体的な回路例を
用いて、次の実施形態でさらに詳しく説明する。
【００５０】第２実施形態 図２は本発明に係る電子回路の第２の実施形態を示す回
路図である。本実施形態は、図１に示すアーリー効果補
正回路が高速のサンプルホールド回路に適用した回路例
である。
路図である。本実施形態は、図１に示すアーリー効果補
正回路が高速のサンプルホールド回路に適用した回路例
である。
【００５１】図示のように、トランジスタＱ５１〜Ｑ５
４が電圧フォロワを構成し、トランジスタＱ５５，Ｑ５
６によりその電圧フォロワを能動状態にしたり、遮断状
態にしたりすることによりサンプルホールドの機能を成
している。トランジスタＱ５３，Ｑ５４は差動増幅回路
を構成し、抵抗素子Ｒ５１，Ｒ５２およびトランジスタ
Ｑ５１，Ｑ５２はカレントミラー回路を構成し、この差
動増幅回路の負荷を成している。トランジスタＱ５５，
Ｑ５６により、この差動増幅回路に動作電流を選択的に
供給する。トランジスタＱ５３のベースは信号ＶINの入
力端子ＩＮに接続され、トランジスタＱ５４ベースは出
力端子ＯＵＴに接続されている。トランジスタＱ５３，
Ｑ５４コレクタはそれぞれトランジスタＱ５１，Ｑ５２
のコレクタに接続され、これらのトランジスタのエミッ
タがトランジスタＱ５６のコレクタに共通に接続されて
いる。
４が電圧フォロワを構成し、トランジスタＱ５５，Ｑ５
６によりその電圧フォロワを能動状態にしたり、遮断状
態にしたりすることによりサンプルホールドの機能を成
している。トランジスタＱ５３，Ｑ５４は差動増幅回路
を構成し、抵抗素子Ｒ５１，Ｒ５２およびトランジスタ
Ｑ５１，Ｑ５２はカレントミラー回路を構成し、この差
動増幅回路の負荷を成している。トランジスタＱ５５，
Ｑ５６により、この差動増幅回路に動作電流を選択的に
供給する。トランジスタＱ５３のベースは信号ＶINの入
力端子ＩＮに接続され、トランジスタＱ５４ベースは出
力端子ＯＵＴに接続されている。トランジスタＱ５３，
Ｑ５４コレクタはそれぞれトランジスタＱ５１，Ｑ５２
のコレクタに接続され、これらのトランジスタのエミッ
タがトランジスタＱ５６のコレクタに共通に接続されて
いる。
【００５２】トランジスタＱ５５，Ｑ５６は差動増幅回
路を構成し、トランジスタＱ５５のベースはホールド信
号ＶH の入力端子に接続され、トランジスタＱ５６のベ
ースはサンプル信号ＶS の入力端子に接続されている。
トランジスタＱ５５のコレクタは、トランジスタＱ５２
のエミッタ、即ち、ノードＮＤ１に接続されている。さ
らに、トランジスタＱ５５，Ｑ５６のエミッタはトラン
ジスタＱ５７のコレクタに共通に接続されている。トラ
ンジスタＱ５７のベースはバイアス電圧ＶB によりバイ
アスされ、エミッタは、抵抗素子Ｒ５３を介して接地さ
れている。トランジスタＱ５７と抵抗素子Ｒ５３により
電流源が構成され、バイアス電圧ＶB に応じて、トラン
ジスタＱ５５，Ｑ５６からなる差動対への供給電流が制
御される。
路を構成し、トランジスタＱ５５のベースはホールド信
号ＶH の入力端子に接続され、トランジスタＱ５６のベ
ースはサンプル信号ＶS の入力端子に接続されている。
トランジスタＱ５５のコレクタは、トランジスタＱ５２
のエミッタ、即ち、ノードＮＤ１に接続されている。さ
らに、トランジスタＱ５５，Ｑ５６のエミッタはトラン
ジスタＱ５７のコレクタに共通に接続されている。トラ
ンジスタＱ５７のベースはバイアス電圧ＶB によりバイ
アスされ、エミッタは、抵抗素子Ｒ５３を介して接地さ
れている。トランジスタＱ５７と抵抗素子Ｒ５３により
電流源が構成され、バイアス電圧ＶB に応じて、トラン
ジスタＱ５５，Ｑ５６からなる差動対への供給電流が制
御される。
【００５３】ホールド信号ＶH およびサンプル信号ＶS
に応じて、トランジスタＱ５５，Ｑ５６からなる差動対
の動作状態が制御される。さらに、それに応じて電圧フ
ォロワを構成するトランジスタＱ５３，Ｑ５４の動作状
態に制御される。例えば、差動対のトランジスタＱ５６
がオンしていると、Ｑ５１〜Ｑ５４は電圧フォロワとし
て機能する。逆にトランジスタＱ５５がオンすると、ト
ランジスタＱ５６がオフ状態に保持され、トランジスタ
Ｑ５１〜Ｑ５４からなる電圧フォロワは遮断状態にな
り、キャパシタＣ５１は元の電位を保持する。
に応じて、トランジスタＱ５５，Ｑ５６からなる差動対
の動作状態が制御される。さらに、それに応じて電圧フ
ォロワを構成するトランジスタＱ５３，Ｑ５４の動作状
態に制御される。例えば、差動対のトランジスタＱ５６
がオンしていると、Ｑ５１〜Ｑ５４は電圧フォロワとし
て機能する。逆にトランジスタＱ５５がオンすると、ト
ランジスタＱ５６がオフ状態に保持され、トランジスタ
Ｑ５１〜Ｑ５４からなる電圧フォロワは遮断状態にな
り、キャパシタＣ５１は元の電位を保持する。
【００５４】キャパシタＣ５１の一方の電極はノードＮ
Ｄ２、即ちトランジスタＱ５２とＱ５４のコレクタの共
通の接続点に接続され、他方の電極が接地されている。
トランジスタＱ５８のベースはノードＮＤ２に接続さ
れ、コレクタは電源電圧ＶCCの供給線に接続され、エミ
ッタはノードＮＤ３に接続されている。また、トランジ
スタＱ５９のベースはバイアス電圧ＶB によりバイアス
され、コレクタはノードＮＤ3 に接続され、エミッタは
抵抗素子Ｒ５４を介して接地されている。
Ｄ２、即ちトランジスタＱ５２とＱ５４のコレクタの共
通の接続点に接続され、他方の電極が接地されている。
トランジスタＱ５８のベースはノードＮＤ２に接続さ
れ、コレクタは電源電圧ＶCCの供給線に接続され、エミ
ッタはノードＮＤ３に接続されている。また、トランジ
スタＱ５９のベースはバイアス電圧ＶB によりバイアス
され、コレクタはノードＮＤ3 に接続され、エミッタは
抵抗素子Ｒ５４を介して接地されている。
【００５５】即ち、トランジスタＱ５８はエミッタフォ
ロワを構成しており、トランジスタＱ５９、抵抗素子Ｒ
５４により、エミッタに電流を供給する電流源回路が構
成されている。このように構成されているエミッタフォ
ロワにより、ノードＮＤ２の電位に応じて、ノードＮＤ
３の電位が設定される。例えば、ノードＮＤ３の電位
は、ノードＮＤ２の電位よりトランジスタＱ５８のベー
ス−エミッタ間電圧分低く設定されている。
ロワを構成しており、トランジスタＱ５９、抵抗素子Ｒ
５４により、エミッタに電流を供給する電流源回路が構
成されている。このように構成されているエミッタフォ
ロワにより、ノードＮＤ２の電位に応じて、ノードＮＤ
３の電位が設定される。例えば、ノードＮＤ３の電位
は、ノードＮＤ２の電位よりトランジスタＱ５８のベー
ス−エミッタ間電圧分低く設定されている。
【００５６】抵抗素子Ｒ５５，Ｒ５６およびトランジス
タＱ６１，Ｑ６２により、カレントミラー回路が構成さ
れている。さらに、トランジスタＱ６０により、エミッ
タフォロワを構成されている。図示のように、トランジ
スタＱ６０のベースはノードＮＤ３に接続され、コレク
タは接地され、エミッタはトランジスタＱ６１のコレク
タとともに出力電圧ＶOUT の端子ＯＵＴに接続されてい
る。また、トランジスタＱ６２のコレクタにトランジス
タＱ６３と抵抗素子Ｒ５７からなる電流源回路が接続さ
れている。トランジスタＱ６３のベースは、バイアス電
圧ＶB によりバイアスされ、コレクタはトランジスタＱ
６２のコレクタに接続され、エミッタは抵抗素子Ｒ５７
を介して接地されている。
タＱ６１，Ｑ６２により、カレントミラー回路が構成さ
れている。さらに、トランジスタＱ６０により、エミッ
タフォロワを構成されている。図示のように、トランジ
スタＱ６０のベースはノードＮＤ３に接続され、コレク
タは接地され、エミッタはトランジスタＱ６１のコレク
タとともに出力電圧ＶOUT の端子ＯＵＴに接続されてい
る。また、トランジスタＱ６２のコレクタにトランジス
タＱ６３と抵抗素子Ｒ５７からなる電流源回路が接続さ
れている。トランジスタＱ６３のベースは、バイアス電
圧ＶB によりバイアスされ、コレクタはトランジスタＱ
６２のコレクタに接続され、エミッタは抵抗素子Ｒ５７
を介して接地されている。
【００５７】トランジスタＱ６４，Ｑ６５は差動対を構
成しており、トランジスタＱ６４，Ｑ６５のベースは、
それぞれトランジスタＱ６１，Ｑ６２のエミッタに接続
されている。トランジスタＱ６４のコレクタは、トラン
ジスタＱ５２のコレクタに接続され、トランジスタＱ６
５のコレクタは、トランジスタＱ５１のコレクタに接続
されている。トランジスタＱ６４，Ｑ６５のエミッタに
トランジスタＱ６６と抵抗素子Ｒ５８からなる電流源回
路が接続されている。トランジスタＱ６６のベースは、
バイアス電圧ＶB によりバイアスされ、コレクタはトラ
ンジスタＱ６４，Ｑ６５のエミッタに接続され、エミッ
タは抵抗素子Ｒ５８を介して接地されている。
成しており、トランジスタＱ６４，Ｑ６５のベースは、
それぞれトランジスタＱ６１，Ｑ６２のエミッタに接続
されている。トランジスタＱ６４のコレクタは、トラン
ジスタＱ５２のコレクタに接続され、トランジスタＱ６
５のコレクタは、トランジスタＱ５１のコレクタに接続
されている。トランジスタＱ６４，Ｑ６５のエミッタに
トランジスタＱ６６と抵抗素子Ｒ５８からなる電流源回
路が接続されている。トランジスタＱ６６のベースは、
バイアス電圧ＶB によりバイアスされ、コレクタはトラ
ンジスタＱ６４，Ｑ６５のエミッタに接続され、エミッ
タは抵抗素子Ｒ５８を介して接地されている。
【００５８】電流源回路により、回路の各部分の動作電
流が設定される。例えば、トランジスタＱ５３とＱ５４
からなる差動対の両側に対して、抵抗素子Ｒ５１，Ｒ５
２およびトランジスタＱ５１，Ｑ５２からなるカレント
ミラー回路により、それぞれ電流Ｉ2 が供給される。ま
た、トランジスタＱ６６と抵抗素子Ｒ５８により構成さ
れた電流源により、トランジスタＱ６４とＱ６５のエミ
ッタに電流２・Ｉ1 が供給されている。
流が設定される。例えば、トランジスタＱ５３とＱ５４
からなる差動対の両側に対して、抵抗素子Ｒ５１，Ｒ５
２およびトランジスタＱ５１，Ｑ５２からなるカレント
ミラー回路により、それぞれ電流Ｉ2 が供給される。ま
た、トランジスタＱ６６と抵抗素子Ｒ５８により構成さ
れた電流源により、トランジスタＱ６４とＱ６５のエミ
ッタに電流２・Ｉ1 が供給されている。
【００５９】以下、図２を参照しつつ、本実施形態の電
子回路の動作について説明する。本実施形態の電子回路
においては、例えば、サンプリング動作時に、サンプル
信号ＶS がハイレベル、ホールド信号ＶH がローレベル
にそれぞれ保持され、逆に、ホールド時に、ホールド信
号ＶH がハイレベル、サンプル信号ＶS がローレベルに
それぞれ保持されている。
子回路の動作について説明する。本実施形態の電子回路
においては、例えば、サンプリング動作時に、サンプル
信号ＶS がハイレベル、ホールド信号ＶH がローレベル
にそれぞれ保持され、逆に、ホールド時に、ホールド信
号ＶH がハイレベル、サンプル信号ＶS がローレベルに
それぞれ保持されている。
【００６０】このため、サンプリング動作時に、トラン
ジスタＱ５５，Ｑ５６からなる差動対において、トラン
ジスタＱ５５がオフ状態、トランジスタＱ５６がオン状
態に保持されている。トランジスタＱ５７と抵抗素子Ｒ
５３からなる電流源回路により、２・Ｉ2 の電流が供給
されているとすると、サンプリング動作時に、電流２・
Ｉ2 がトランジスタＱ５６側に流れる。トランジスタＱ
５１とＱ５２のアーリー効果による影響で、抵抗素子Ｒ
５１，Ｒ５２に不平衡電流Δｉ2 が生じる。例えば、図
２に示すように、抵抗素子Ｒ５１，Ｒ５２に流れる電流
がそれぞれ（Ｉ2 −Δｉ2 ）、（Ｉ2 ＋Δｉ2 ）であ
る。
ジスタＱ５５，Ｑ５６からなる差動対において、トラン
ジスタＱ５５がオフ状態、トランジスタＱ５６がオン状
態に保持されている。トランジスタＱ５７と抵抗素子Ｒ
５３からなる電流源回路により、２・Ｉ2 の電流が供給
されているとすると、サンプリング動作時に、電流２・
Ｉ2 がトランジスタＱ５６側に流れる。トランジスタＱ
５１とＱ５２のアーリー効果による影響で、抵抗素子Ｒ
５１，Ｒ５２に不平衡電流Δｉ2 が生じる。例えば、図
２に示すように、抵抗素子Ｒ５１，Ｒ５２に流れる電流
がそれぞれ（Ｉ2 −Δｉ2 ）、（Ｉ2 ＋Δｉ2 ）であ
る。
【００６１】サンプリング動作時に、トランジスタＱ５
３とＱ５４からなる差動対により、ノードＮＤ２の電圧
が入力信号ＶINに応じて設定される。さらに、ノードＮ
Ｄ２の電圧がトランジスタＱ５８，Ｑ６０からなる２段
のエミッタフォロワにより、出力電圧ＶOUT として出力
端子ＯＵＴに出力される。ここで、トランジスタＱ５８
とＱ６０のエミッタ−ベース間電圧がほぼ同じ値とする
と、出力電圧ＶOUT のレベルは、ノードＮＤ２の電圧レ
ベルとほぼ同じく保持されている。出力端子ＯＵＴの電
圧ＶOUT がトランジスタＱ５４のベースにフィードバッ
クされ、これに応じてノードＮＤ２が電圧レベルが制御
されるでの、サンプリング動作時に、ノードＮＤ２の電
圧は、入力端子ＩＮの電圧ＶINに追従して変化する。さ
らに、ノードＮＤ２の電圧は２段のエミッタフォロワ回
路により、出力端子ＯＵＴに出力される。
３とＱ５４からなる差動対により、ノードＮＤ２の電圧
が入力信号ＶINに応じて設定される。さらに、ノードＮ
Ｄ２の電圧がトランジスタＱ５８，Ｑ６０からなる２段
のエミッタフォロワにより、出力電圧ＶOUT として出力
端子ＯＵＴに出力される。ここで、トランジスタＱ５８
とＱ６０のエミッタ−ベース間電圧がほぼ同じ値とする
と、出力電圧ＶOUT のレベルは、ノードＮＤ２の電圧レ
ベルとほぼ同じく保持されている。出力端子ＯＵＴの電
圧ＶOUT がトランジスタＱ５４のベースにフィードバッ
クされ、これに応じてノードＮＤ２が電圧レベルが制御
されるでの、サンプリング動作時に、ノードＮＤ２の電
圧は、入力端子ＩＮの電圧ＶINに追従して変化する。さ
らに、ノードＮＤ２の電圧は２段のエミッタフォロワ回
路により、出力端子ＯＵＴに出力される。
【００６２】ホールド時に、トランジスタＱ５５，Ｑ５
６からなる差動対において、トランジスタＱ５５がオン
状態、トランジスタＱ５６がオフ状態にそれぞれ保持さ
れているので、電圧フォロワが遮断状態にあり、このと
き、トランジスタＱ５３，Ｑ５４からなる差動対に電流
が供給されることなく、ノードＮＤ２の電位がキャパシ
タＣ５１により保持され、元の値が保持される。
６からなる差動対において、トランジスタＱ５５がオン
状態、トランジスタＱ５６がオフ状態にそれぞれ保持さ
れているので、電圧フォロワが遮断状態にあり、このと
き、トランジスタＱ５３，Ｑ５４からなる差動対に電流
が供給されることなく、ノードＮＤ２の電位がキャパシ
タＣ５１により保持され、元の値が保持される。
【００６３】このように、本例電子回路により、サンプ
ル信号ＶS およびホールド信号ＶHにより選択的に動作
状態と遮断状態に設定されている電圧フォロワにより、
サンプルホールド回路が構成されている。サンプリング
動作時に、入力信号ＶINに応じて出力信号ＶOUT のレベ
ルが設定され、ホールド時に、前回のサンプリング動作
で設定されている信号レベルがそのまま保持される。
ル信号ＶS およびホールド信号ＶHにより選択的に動作
状態と遮断状態に設定されている電圧フォロワにより、
サンプルホールド回路が構成されている。サンプリング
動作時に、入力信号ＶINに応じて出力信号ＶOUT のレベ
ルが設定され、ホールド時に、前回のサンプリング動作
で設定されている信号レベルがそのまま保持される。
【００６４】上述したサンプルホールド回路において、
トランジスタＱ５１、Ｑ５２のアーリー効果は出力信号
ＶOUT のオフセット電圧の主要な原因となる。トランジ
スタＱ５１のコレクタ−エミッタ間電圧ＶCEはＶF （Ｐ
Ｎ接合の順方向降下）であり、トランジスタＱ５２のコ
レクタ−エミッタ間電圧ＶCEは、概略（ＶCC−ＶIN）で
ある。この実施例においては、トランジスタＱ６０から
なるエミッタフォロワの電流源を形成しているカレント
ミラー回路Ｑ６１、Ｑ６２をアーリー効果検出に利用し
ている。即ち、トランジスタＱ６２のコレクタ−エミッ
タ間電圧はＶＦであり、Ｑ６１のコレクタ−エミッタ間
電圧は、概略（ＶＣＣ−ＶIN）である。
トランジスタＱ５１、Ｑ５２のアーリー効果は出力信号
ＶOUT のオフセット電圧の主要な原因となる。トランジ
スタＱ５１のコレクタ−エミッタ間電圧ＶCEはＶF （Ｐ
Ｎ接合の順方向降下）であり、トランジスタＱ５２のコ
レクタ−エミッタ間電圧ＶCEは、概略（ＶCC−ＶIN）で
ある。この実施例においては、トランジスタＱ６０から
なるエミッタフォロワの電流源を形成しているカレント
ミラー回路Ｑ６１、Ｑ６２をアーリー効果検出に利用し
ている。即ち、トランジスタＱ６２のコレクタ−エミッ
タ間電圧はＶＦであり、Ｑ６１のコレクタ−エミッタ間
電圧は、概略（ＶＣＣ−ＶIN）である。
【００６５】図１に示す実施形態では、トランジスタＱ
４１、Ｑ４２のエミッタには電流源が接続されていた
が、この実施例では抵抗素子Ｒ５５、Ｒ５６が接続され
ている。抵抗素子Ｒ５５、Ｒ５６の電圧降下がＶT より
充分大きければ、実質的な違いはない。従って、トラン
ジスタＱ５１とＱ５２のアーリー効果はトランジスタＱ
６１、Ｑ６２に複製される。各々のエミッタ間電位差は
ほぼ等しいΔＶE となり、次のように表される。
４１、Ｑ４２のエミッタには電流源が接続されていた
が、この実施例では抵抗素子Ｒ５５、Ｒ５６が接続され
ている。抵抗素子Ｒ５５、Ｒ５６の電圧降下がＶT より
充分大きければ、実質的な違いはない。従って、トラン
ジスタＱ５１とＱ５２のアーリー効果はトランジスタＱ
６１、Ｑ６２に複製される。各々のエミッタ間電位差は
ほぼ等しいΔＶE となり、次のように表される。
【００６６】
【数９】
【００６７】さらに、アーリー効果の補正電流となるト
ランジスタＱ６４，Ｑ６５のコレクタ電流ＩC の変化分
Δｉ1 は次のようになる。
ランジスタＱ６４，Ｑ６５のコレクタ電流ＩC の変化分
Δｉ1 は次のようになる。
【数１０】
【００６８】次に、抵抗素子Ｒ５１，Ｒ５２に流れる不
平衡電流Δｉ2 について考える。この電流は、トランジ
スタＱ５１，Ｑ５２のベース−エミッタ間電圧差ΔＶB
によって発生する。抵抗素子Ｒ５１，Ｒ５２の抵抗値を
ｒ５１，ｒ５２（ｒ５１＝ｒ５２＝ＲE ）とすると、Δ
ｉ2 は次式により表される。
平衡電流Δｉ2 について考える。この電流は、トランジ
スタＱ５１，Ｑ５２のベース−エミッタ間電圧差ΔＶB
によって発生する。抵抗素子Ｒ５１，Ｒ５２の抵抗値を
ｒ５１，ｒ５２（ｒ５１＝ｒ５２＝ＲE ）とすると、Δ
ｉ2 は次式により表される。
【００６９】
【数１１】 Δｉ2 ＝ΔＶB ／（２・ＲE ） …（１１）
【００７０】従って、トランジスタＱ５１，Ｑ５２のア
ーリー効果によるオフセットを回避するには、（Δｉ2
＝Δｉ1 ）となるように条件を設定すれば、Δｉ2 はト
ランジスタＱ５１，Ｑ５２に流れ込むことなく、抵抗素
子Ｒ５１，Ｒ５２に生じた不平衡電流は、補正電流Δｉ
1 によりキャンセルされる。その条件は次式のようにな
る。
ーリー効果によるオフセットを回避するには、（Δｉ2
＝Δｉ1 ）となるように条件を設定すれば、Δｉ2 はト
ランジスタＱ５１，Ｑ５２に流れ込むことなく、抵抗素
子Ｒ５１，Ｒ５２に生じた不平衡電流は、補正電流Δｉ
1 によりキャンセルされる。その条件は次式のようにな
る。
【００７１】
【数１２】
【００７２】さらにこの式は、（ＶCC−ＶIN）＜＜ＶA
の条件で近似式を導出すると、次式のようになる。
の条件で近似式を導出すると、次式のようになる。
【数１３】
【００７３】このような設定により、トランジスタＱ５
１、Ｑ５２のアーリー効果によるオフセット電圧の発生
をキャンセルすることができる。上記の解析は、いくつ
かの近似を用いているので、非常に正確なものではな
い。実際に回路シミュレータを用いてアーリー効果によ
るオフセット電圧がゼロになるようトランジスタＱ６
４、Ｑ６５の電流Ｉ1 を調整すればよい。電流Ｉ1 はい
わば、補正係数を設定するための電流である。
１、Ｑ５２のアーリー効果によるオフセット電圧の発生
をキャンセルすることができる。上記の解析は、いくつ
かの近似を用いているので、非常に正確なものではな
い。実際に回路シミュレータを用いてアーリー効果によ
るオフセット電圧がゼロになるようトランジスタＱ６
４、Ｑ６５の電流Ｉ1 を調整すればよい。電流Ｉ1 はい
わば、補正係数を設定するための電流である。
【００７４】式（１３）が示すように、この電流は熱電
圧ＶT 、即ちチップの絶対温度に比例するように構成す
ることがより望ましい。それにより温度が変化した場合
にもより完全な補正効果が得られる。多くの場合、そこ
まではしなくとも相応の補正の効果は充分に得られる。
圧ＶT 、即ちチップの絶対温度に比例するように構成す
ることがより望ましい。それにより温度が変化した場合
にもより完全な補正効果が得られる。多くの場合、そこ
まではしなくとも相応の補正の効果は充分に得られる。
【００７５】この実施例では、トランジスタＱ５１、Ｑ
５２とトランジスタＱ６１、Ｑ６２のコレクタ−エミッ
タ間電圧ＶCEがほぼ完全に等しくなるが、そこまでしな
くてＶF 程度はずれていても、入力信号ＶINや、電源電
圧ＶCCの変動が同等に印加されれば充分な効果が得られ
る。
５２とトランジスタＱ６１、Ｑ６２のコレクタ−エミッ
タ間電圧ＶCEがほぼ完全に等しくなるが、そこまでしな
くてＶF 程度はずれていても、入力信号ＶINや、電源電
圧ＶCCの変動が同等に印加されれば充分な効果が得られ
る。
【００７６】以上説明したように、本実施形態によれ
ば、アーリー効果を補償するために、単にトランジスタ
Ｑ５１、Ｑ５２のエミッタに補正電流を加えるのみなの
で、回路性能には何らの悪影響も及ぼさない。これは特
に回路に高速動作が要求される場合に重要で、非常に複
雑な回路を構成すればアーリー効果の影響を受けにくい
回路は可能であるが、従来の手法によれば、一般的には
回路の高速性を損なう場合が多く、アーリー効果の影響
を抑制するには限度があった。本実施形態の電子回路に
よれば、このような問題がなく、回路の高速性を損なう
ことなく、アーリー効果による影響を抑制できる。
ば、アーリー効果を補償するために、単にトランジスタ
Ｑ５１、Ｑ５２のエミッタに補正電流を加えるのみなの
で、回路性能には何らの悪影響も及ぼさない。これは特
に回路に高速動作が要求される場合に重要で、非常に複
雑な回路を構成すればアーリー効果の影響を受けにくい
回路は可能であるが、従来の手法によれば、一般的には
回路の高速性を損なう場合が多く、アーリー効果の影響
を抑制するには限度があった。本実施形態の電子回路に
よれば、このような問題がなく、回路の高速性を損なう
ことなく、アーリー効果による影響を抑制できる。
【００７７】第３実施形態 図３は本発明の第３の実施形態、即ち、本発明の電子回
路を高速バッファ回路に適応した例を示す回路図であ
る。図示のように、本実施形態の電子回路は基本的に完
全な対称回路となっている。トランジスタＱ７１，Ｑ７
３，Ｑ７７，Ｑ８１，Ｑ８７，Ｑ７２，Ｑ７４，Ｑ７
８，Ｑ８４およびそれぞれのトランジスタのエミッタに
接続されている抵抗素子Ｒ７１，Ｒ７３，Ｒ７５，Ｒ７
７，Ｒ７９，Ｒ７２，Ｒ７４，Ｒ７６，Ｒ７８により、
それぞれ定電流を発生する電流源回路が構成されれてい
る。トランジスタＱ７９，Ｑ８０からなる差動対および
トランジスタＱ８２，Ｑ８３からなる差動対はアーリー
効果を補正するために設けられている。
路を高速バッファ回路に適応した例を示す回路図であ
る。図示のように、本実施形態の電子回路は基本的に完
全な対称回路となっている。トランジスタＱ７１，Ｑ７
３，Ｑ７７，Ｑ８１，Ｑ８７，Ｑ７２，Ｑ７４，Ｑ７
８，Ｑ８４およびそれぞれのトランジスタのエミッタに
接続されている抵抗素子Ｒ７１，Ｒ７３，Ｒ７５，Ｒ７
７，Ｒ７９，Ｒ７２，Ｒ７４，Ｒ７６，Ｒ７８により、
それぞれ定電流を発生する電流源回路が構成されれてい
る。トランジスタＱ７９，Ｑ８０からなる差動対および
トランジスタＱ８２，Ｑ８３からなる差動対はアーリー
効果を補正するために設けられている。
【００７８】トランジスタＱ８５，Ｑ８６は信号入力の
ために設けられており、トランジスタＱ９０，Ｑ９１は
トランジスタＱ８５，Ｑ８６のエミッタ出力により駆動
されるトランジスタである。ｐｎｐ型トランジスタＱ８
８，Ｑ８９，Ｑ９４はカレントミラー回路を構成してお
り、このカレントミラー回路はトランジスタＱ９０のコ
レクタ側の負荷回路を構成している。ｎｐｎ型トランジ
スタＱ９２，Ｑ９３，Ｑ９７はカレントミラー回路を構
成しており、このカレントミラー回路はトランジスタＱ
９１のコレクタ側の負荷回路を構成している。
ために設けられており、トランジスタＱ９０，Ｑ９１は
トランジスタＱ８５，Ｑ８６のエミッタ出力により駆動
されるトランジスタである。ｐｎｐ型トランジスタＱ８
８，Ｑ８９，Ｑ９４はカレントミラー回路を構成してお
り、このカレントミラー回路はトランジスタＱ９０のコ
レクタ側の負荷回路を構成している。ｎｐｎ型トランジ
スタＱ９２，Ｑ９３，Ｑ９７はカレントミラー回路を構
成しており、このカレントミラー回路はトランジスタＱ
９１のコレクタ側の負荷回路を構成している。
【００７９】これらのカレントミラー回路の出力信号
は、ダイオード接続となっているトランジスタＱ９５，
Ｑ９６を介して接続されており、これによって出力トラ
ンジスタＱ９８，Ｑ９９を駆動する。トランジスタＱ９
８，Ｑ９９のエミッタが共通の端子に接続され、この端
子から出力信号ＶOUT が出力される。さらに、出力信号
ＶOUT はトランジスタＱ９０，Ｑ９１のエミッタにフィ
ードバックされている。
は、ダイオード接続となっているトランジスタＱ９５，
Ｑ９６を介して接続されており、これによって出力トラ
ンジスタＱ９８，Ｑ９９を駆動する。トランジスタＱ９
８，Ｑ９９のエミッタが共通の端子に接続され、この端
子から出力信号ＶOUT が出力される。さらに、出力信号
ＶOUT はトランジスタＱ９０，Ｑ９１のエミッタにフィ
ードバックされている。
【００８０】以下、図３を参照しつつ、本実施形態の電
子回路の動作について説明する。入力信号ＶINは、トラ
ンジスタＱ８５、Ｑ８６のベースに加えられ、これらの
トランジスタのエミッタ出力はトランジスタＱ９０、Ｑ
９１のベースを駆動する。トランジスタＱ９０、Ｑ９１
の各々のコレクタにはｐｎｐトランジスタＱ８８、Ｑ８
９、Ｑ９４で構成されたカレントミラー回路と、ｎｐｎ
トランジスタＱ９２、Ｑ９３、Ｑ９７で構成されたカレ
ントミラー回路に接続され、各々のカレントミラー回路
の出力は、ダイオード接続されているトランジスタＱ９
５、Ｑ９６を介して接続され、出力トランジスタＱ９
８、Ｑ９９を駆動する。出力はＱ９０、Ｑ９１のエミッ
タに帰還されている。
子回路の動作について説明する。入力信号ＶINは、トラ
ンジスタＱ８５、Ｑ８６のベースに加えられ、これらの
トランジスタのエミッタ出力はトランジスタＱ９０、Ｑ
９１のベースを駆動する。トランジスタＱ９０、Ｑ９１
の各々のコレクタにはｐｎｐトランジスタＱ８８、Ｑ８
９、Ｑ９４で構成されたカレントミラー回路と、ｎｐｎ
トランジスタＱ９２、Ｑ９３、Ｑ９７で構成されたカレ
ントミラー回路に接続され、各々のカレントミラー回路
の出力は、ダイオード接続されているトランジスタＱ９
５、Ｑ９６を介して接続され、出力トランジスタＱ９
８、Ｑ９９を駆動する。出力はＱ９０、Ｑ９１のエミッ
タに帰還されている。
【００８１】この回路は基本的に電圧フォロワとして動
作する。入力電圧ＶINと出力電圧ＶOUT 間の誤差電圧が
大きくなるとトランジスタＱ９０またはＱ９１は、極め
て大きな電流を出力し、出力トランジスタＱ９８、Ｑ９
９を強力に駆動する。従って本実施形態のバッファ回路
は単に周波数特性が良いだけではなく、スルーレートが
高い、即ち大振幅の信号を高速に出力可能で、重い負荷
を駆動することもできる。
作する。入力電圧ＶINと出力電圧ＶOUT 間の誤差電圧が
大きくなるとトランジスタＱ９０またはＱ９１は、極め
て大きな電流を出力し、出力トランジスタＱ９８、Ｑ９
９を強力に駆動する。従って本実施形態のバッファ回路
は単に周波数特性が良いだけではなく、スルーレートが
高い、即ち大振幅の信号を高速に出力可能で、重い負荷
を駆動することもできる。
【００８２】この回路の電圧利得を限りなく単位利得”
１”に近づけたいような場合、やはりアーリー効果によ
る影響を受ける。利得に影響する主要なトランジスタ
は、ｐｎｐトランジスタＱ８５、Ｑ９１、Ｑ９４、ｎｐ
ｎトランジスタＱ８６、Ｑ９０、Ｑ９７である。前述し
たように、一般的にはｐｎｐトランジスタの方がアーリ
ー電圧が低いので、トランジスタＱ８５、Ｑ９１、Ｑ９
４の影響は特に大きい。
１”に近づけたいような場合、やはりアーリー効果によ
る影響を受ける。利得に影響する主要なトランジスタ
は、ｐｎｐトランジスタＱ８５、Ｑ９１、Ｑ９４、ｎｐ
ｎトランジスタＱ８６、Ｑ９０、Ｑ９７である。前述し
たように、一般的にはｐｎｐトランジスタの方がアーリ
ー電圧が低いので、トランジスタＱ８５、Ｑ９１、Ｑ９
４の影響は特に大きい。
【００８３】本実施形態では、より高い精度を得るた
め、ｎｐｎ側のアーリー電圧についても補正回路を設け
ている。ｐｎｐ側のアーリー効果の検出には、トランジ
スタＱ７４とＱ８４のエミッタの電位差をトランジスタ
Ｑ７９、Ｑ８０からなる差動対により検出し、トランジ
スタＱ８８、Ｑ９４のエミッタに補正をかけている。ｎ
ｐｎ側のアーリー効果の検出には、トランジスタＱ７７
とＱ８７のエミッタの電位差をトランジスタＱ８２、Ｑ
８３からなる差動対により検出し、トランジスタＱ９
３、Ｑ９７のエミッタに補正をかけている。
め、ｎｐｎ側のアーリー電圧についても補正回路を設け
ている。ｐｎｐ側のアーリー効果の検出には、トランジ
スタＱ７４とＱ８４のエミッタの電位差をトランジスタ
Ｑ７９、Ｑ８０からなる差動対により検出し、トランジ
スタＱ８８、Ｑ９４のエミッタに補正をかけている。ｎ
ｐｎ側のアーリー効果の検出には、トランジスタＱ７７
とＱ８７のエミッタの電位差をトランジスタＱ８２、Ｑ
８３からなる差動対により検出し、トランジスタＱ９
３、Ｑ９７のエミッタに補正をかけている。
【００８４】アーリー電圧が利得に影響するトランジス
タは、無信号時（ＶIN≒ＶCC／２）のＶCEが概略（ＶCC
／２）である。そのためアーリー効果検出の基準を作っ
ているトランジスタＱ７４、Ｑ７７のＶCEも概略（ＶCC
／２）となるようトランジスタＱ７５、Ｑ７６が設けら
れ、これらのトランジスタのベースに（ＶCC／２）レベ
ルを有する定電圧ＶCNT がそれぞれ印加されている。
タは、無信号時（ＶIN≒ＶCC／２）のＶCEが概略（ＶCC
／２）である。そのためアーリー効果検出の基準を作っ
ているトランジスタＱ７４、Ｑ７７のＶCEも概略（ＶCC
／２）となるようトランジスタＱ７５、Ｑ７６が設けら
れ、これらのトランジスタのベースに（ＶCC／２）レベ
ルを有する定電圧ＶCNT がそれぞれ印加されている。
【００８５】以上説明したように、本実施形態によれ
ば、トランジスタＱ７４とＱ８４のエミッタの電位差を
トランジスタＱ７９、Ｑ８０からなる差動対により検出
し、トランジスタＱ８８、Ｑ９４のエミッタに補正をか
け、トランジスタＱ７７とＱ８７のエミッタの電位差を
トランジスタＱ８２、Ｑ８３からなる差動対により検出
し、トランジスタＱ９３、Ｑ９７のエミッタに補正をか
けているので、アーリー効果の影響を抑制でき、バッフ
ァ回路の電圧利得がほぼ単位利得“１”に設定できる。
さらに、対称的な回路構成により入力信号ＶINに応じて
出力信号ＶOUT を発生し、出力信号を入力側にフィード
バックさせることで信号レベルを制御することにより、
周波数特性がよく、駆動能力が大きく、重い負荷を高速
に駆動することが可能である。
ば、トランジスタＱ７４とＱ８４のエミッタの電位差を
トランジスタＱ７９、Ｑ８０からなる差動対により検出
し、トランジスタＱ８８、Ｑ９４のエミッタに補正をか
け、トランジスタＱ７７とＱ８７のエミッタの電位差を
トランジスタＱ８２、Ｑ８３からなる差動対により検出
し、トランジスタＱ９３、Ｑ９７のエミッタに補正をか
けているので、アーリー効果の影響を抑制でき、バッフ
ァ回路の電圧利得がほぼ単位利得“１”に設定できる。
さらに、対称的な回路構成により入力信号ＶINに応じて
出力信号ＶOUT を発生し、出力信号を入力側にフィード
バックさせることで信号レベルを制御することにより、
周波数特性がよく、駆動能力が大きく、重い負荷を高速
に駆動することが可能である。
【００８６】第４実施形態 図４は本発明の電子回路の第４の実施形態を示す回路図
である。以上の説明した第１〜第３の実施形態はバイポ
ーラトランジスタを用いたものであるが、本発明はバイ
ポーラトランジスタに限定されることなく、ＭＯＳＦＥ
Ｔ（ＭＯＳ電界効果トランジスタ）に適用することも可
能である。図４は、ＭＯＳＦＥＴを用いた場合のアーリ
ー効果の検出回路の回路例である。
である。以上の説明した第１〜第３の実施形態はバイポ
ーラトランジスタを用いたものであるが、本発明はバイ
ポーラトランジスタに限定されることなく、ＭＯＳＦＥ
Ｔ（ＭＯＳ電界効果トランジスタ）に適用することも可
能である。図４は、ＭＯＳＦＥＴを用いた場合のアーリ
ー効果の検出回路の回路例である。
【００８７】ｎチャネルＭＯＳトランジスタ（以下、ｎ
ＭＯＳトランジスタという）Ｑ１０１，１０２のゲート
に電圧ＶG2が印加され、トランジスタＱ１０１のソース
はノードＮＤ１に接続され、トランジスタＱ１０２のソ
ースはノードＮＤ２に接続されている。ｎＭＯＳトラン
ジスタＱ１０３，Ｑ１０４のゲートはともにバイアス電
圧ＶG1の端子に接続され、トランジスタＱ１０３のドレ
インはノードＮＤ１に、トランジスタＱ１０４のドレイ
ンはノードＮＤ２にそれぞれ接続されている。トランジ
スタＱ１０３，Ｑ１０４のソースは接地されている。
ＭＯＳトランジスタという）Ｑ１０１，１０２のゲート
に電圧ＶG2が印加され、トランジスタＱ１０１のソース
はノードＮＤ１に接続され、トランジスタＱ１０２のソ
ースはノードＮＤ２に接続されている。ｎＭＯＳトラン
ジスタＱ１０３，Ｑ１０４のゲートはともにバイアス電
圧ＶG1の端子に接続され、トランジスタＱ１０３のドレ
インはノードＮＤ１に、トランジスタＱ１０４のドレイ
ンはノードＮＤ２にそれぞれ接続されている。トランジ
スタＱ１０３，Ｑ１０４のソースは接地されている。
【００８８】ｐチャネルＭＯＳトランジスタ（以下、ｐ
ＭＯＳトランジスタという）Ｑ１０５，Ｑ１０６が差動
対を構成している。トランジスタＱ１０５，Ｑ１０６の
ゲートは、それぞれノードＮＤ２，ＮＤ１に接続され、
これらのトランジスタのソースは、電流源ＩＳ５に接続
されている。トランジスタＱ１０５のドレインはノード
ＮＤ３に、トランジスタＱ１０６のドレインはノードＮ
Ｄ４にそれぞれ接続されている。
ＭＯＳトランジスタという）Ｑ１０５，Ｑ１０６が差動
対を構成している。トランジスタＱ１０５，Ｑ１０６の
ゲートは、それぞれノードＮＤ２，ＮＤ１に接続され、
これらのトランジスタのソースは、電流源ＩＳ５に接続
されている。トランジスタＱ１０５のドレインはノード
ＮＤ３に、トランジスタＱ１０６のドレインはノードＮ
Ｄ４にそれぞれ接続されている。
【００８９】ｎＭＯＳトランジスタＱ１０７，Ｑ１０８
のゲートに電圧ＶG4が印加され、トランジスタＱ１０７
のソースはノードＮＤ３に接続され、トランジスタＱ１
０８のソースはノードＮＤ４に接続されている。ｎＭＯ
ＳトランジスタＱ１０９，Ｑ１１０のゲートはともにバ
イアス電圧ＶG3の端子に接続され、トランジスタＱ１０
９のドレインはノードＮＤ３に、トランジスタＱ１１０
のドレインはノードＮＤ４にそれぞれ接続されている。
トランジスタＱ１０９，Ｑ１１０のソースは接地されて
いる。
のゲートに電圧ＶG4が印加され、トランジスタＱ１０７
のソースはノードＮＤ３に接続され、トランジスタＱ１
０８のソースはノードＮＤ４に接続されている。ｎＭＯ
ＳトランジスタＱ１０９，Ｑ１１０のゲートはともにバ
イアス電圧ＶG3の端子に接続され、トランジスタＱ１０
９のドレインはノードＮＤ３に、トランジスタＱ１１０
のドレインはノードＮＤ４にそれぞれ接続されている。
トランジスタＱ１０９，Ｑ１１０のソースは接地されて
いる。
【００９０】また、図４に示していないが、トランジス
タＱ１０１，Ｑ１０２およびトランジスタＱ１０７．Ｑ
１０８のドレイン側にそれぞれ機能回路、例えば、カレ
ントミラー回路などの電流供給回路が接続される。
タＱ１０１，Ｑ１０２およびトランジスタＱ１０７．Ｑ
１０８のドレイン側にそれぞれ機能回路、例えば、カレ
ントミラー回路などの電流供給回路が接続される。
【００９１】本実施形態の電子回路において、ｎＭＯＳ
トランジスタＱ１０１，Ｑ１０２のアーリー効果がこれ
らのトランジスタのソース−ドレイン間電圧ＶSDに反映
されている。アーリー効果によって、トランジスタＱ１
０１，Ｑ１０２のソース電位間に差が生じ、この差電圧
ΔＶをトランジスタＱ１０５，Ｑ１０６からなる差動対
により検出され、差電圧ΔＶに応じた補正電流Δｉがト
ランジスタＱ１０５，Ｑ１０６のドレイン電流に反映さ
れる。この補正電流ΔｉがそれぞれトランジスタＱ１０
７，Ｑ１０８のソース側に入力される。補正電流Δｉに
応じてトランジスタＱ１０７，Ｑ１０８に流れる電流が
制御されるので、トランジスタＱ１０７，Ｑ１０８のア
ーリー効果による影響が補正される。
トランジスタＱ１０１，Ｑ１０２のアーリー効果がこれ
らのトランジスタのソース−ドレイン間電圧ＶSDに反映
されている。アーリー効果によって、トランジスタＱ１
０１，Ｑ１０２のソース電位間に差が生じ、この差電圧
ΔＶをトランジスタＱ１０５，Ｑ１０６からなる差動対
により検出され、差電圧ΔＶに応じた補正電流Δｉがト
ランジスタＱ１０５，Ｑ１０６のドレイン電流に反映さ
れる。この補正電流ΔｉがそれぞれトランジスタＱ１０
７，Ｑ１０８のソース側に入力される。補正電流Δｉに
応じてトランジスタＱ１０７，Ｑ１０８に流れる電流が
制御されるので、トランジスタＱ１０７，Ｑ１０８のア
ーリー効果による影響が補正される。
【００９２】以上説明したように、本実施形態によれ
ば、ｎＭＯＳトランジスタＱ１０１，Ｑ１０２のアーリ
ー効果により生じたソース電位差ΔＶをｐＭＯＳトラン
ジスタＱ１０５，Ｑ１０６からなる差動対により検出
し、電位差ΔＶに応じて補正電流Δｉが発生し、ｎＭＯ
ＳトランジスタＱ１０７，Ｑ１０８のソース側に供給す
るので、ｎＭＯＳトランジスタＱ１０７，Ｑ１０８のア
ーリー効果により影響が抑制できる。
ば、ｎＭＯＳトランジスタＱ１０１，Ｑ１０２のアーリ
ー効果により生じたソース電位差ΔＶをｐＭＯＳトラン
ジスタＱ１０５，Ｑ１０６からなる差動対により検出
し、電位差ΔＶに応じて補正電流Δｉが発生し、ｎＭＯ
ＳトランジスタＱ１０７，Ｑ１０８のソース側に供給す
るので、ｎＭＯＳトランジスタＱ１０７，Ｑ１０８のア
ーリー効果により影響が抑制できる。
【００９３】上述した本発明の第１〜第４の実施形態
は、何れも同じ原理に基づきトランジスタのアーリー効
果を補正するものである。即ち、ベースまたはゲートが
同電位に保持されている二つのトランジスタにおいて、
アーリー効果により生じたエミッタまたはソース間の差
電圧を差動トランジスタ対により電流に変換し、補正電
流を生成する。当該補正電流を用いて、アーリー効果の
影響を回避すべくトランジスタ対のエミッタまたはソー
ス電流を制御することによって、アーリー効果の影響を
抑制する。
は、何れも同じ原理に基づきトランジスタのアーリー効
果を補正するものである。即ち、ベースまたはゲートが
同電位に保持されている二つのトランジスタにおいて、
アーリー効果により生じたエミッタまたはソース間の差
電圧を差動トランジスタ対により電流に変換し、補正電
流を生成する。当該補正電流を用いて、アーリー効果の
影響を回避すべくトランジスタ対のエミッタまたはソー
ス電流を制御することによって、アーリー効果の影響を
抑制する。
【００９４】即ち、上述した何れの実施形態において
も、アーリー効果を補正すべくトランジスタと同じバイ
アス条件に設定されている他のトランジスタによりアー
リー効果の影響分を検出し、検出結果に応じて補正対象
トランジスタに対して補正を行うことでアーリー効果に
よる影響を抑制する。
も、アーリー効果を補正すべくトランジスタと同じバイ
アス条件に設定されている他のトランジスタによりアー
リー効果の影響分を検出し、検出結果に応じて補正対象
トランジスタに対して補正を行うことでアーリー効果に
よる影響を抑制する。
【００９５】本発明では、アーリー効果の補正手法とし
て、上述したものに限定されるものではなく、他の手法
も考えられる。その一例として、アーリー効果により影
響が問題となるトランジスタに対して、その影響分を、
例えば、差動トランジスタ対により検出し、検出結果に
応じて補正電流を発生し、当該補正電流を上記トランジ
スタに帰還させることにより、当該トランジスタにおけ
るアーリー効果の影響を補正することができる。以下、
上記第１〜４実施形態に述べた手法を第１の手法、次に
述べる第５、６実施形態の手法を第２の手法という。次
に述べる本発明の第５および第６の実施形態は、本発明
の第２の手法に基づいたものである。以下、図５および
図６を参照しつつ、この手法の概念およびそれに基づく
具体な応用回路について、より詳細に説明する。
て、上述したものに限定されるものではなく、他の手法
も考えられる。その一例として、アーリー効果により影
響が問題となるトランジスタに対して、その影響分を、
例えば、差動トランジスタ対により検出し、検出結果に
応じて補正電流を発生し、当該補正電流を上記トランジ
スタに帰還させることにより、当該トランジスタにおけ
るアーリー効果の影響を補正することができる。以下、
上記第１〜４実施形態に述べた手法を第１の手法、次に
述べる第５、６実施形態の手法を第２の手法という。次
に述べる本発明の第５および第６の実施形態は、本発明
の第２の手法に基づいたものである。以下、図５および
図６を参照しつつ、この手法の概念およびそれに基づく
具体な応用回路について、より詳細に説明する。
【００９６】第５実施形態 図５は本発明の電子回路の第５の実施形態を示す回路図
である。上述したアーリー効果の第２の補正手法の概念
を説明するための図である。図５において、ベースが同
じ電位に保持されているトランジスタＱ１１１，Ｑ１１
２は、アーリー効果を問題とするトランジスタ、差動対
を構成しているトランジスタＱ１１３，Ｑ１１４は、ト
ランジスタＱ１１１，Ｑ１１２のアーリー効果による影
響を検出するためのトランジスタ対である。
である。上述したアーリー効果の第２の補正手法の概念
を説明するための図である。図５において、ベースが同
じ電位に保持されているトランジスタＱ１１１，Ｑ１１
２は、アーリー効果を問題とするトランジスタ、差動対
を構成しているトランジスタＱ１１３，Ｑ１１４は、ト
ランジスタＱ１１１，Ｑ１１２のアーリー効果による影
響を検出するためのトランジスタ対である。
【００９７】本実施形態においては、アーリー効果によ
り生じたトランジスタＱ１１１，Ｑ１１２のエミッタ間
の差電圧を差動対を成しているトランジスタＱ１１３，
Ｑ１１４により検出し、当該差電圧をトランジスタＱ１
１３，Ｑ１１４のコレクタ電流に変換する。これらのト
ランジスタのコレクタ電流を補正電流としてトランジス
タＱ１１１，Ｑ１１２のエミッタ側に帰還させ、これら
のトランジスタのエミッタ電流を制御することによっ
て、トランジスタＱ１１１，Ｑ１１２におけるアーリー
効果による影響を補正する。以下、図５を参照しつつ、
本実施形態の電子回路の構成および補正動作について説
明する。
り生じたトランジスタＱ１１１，Ｑ１１２のエミッタ間
の差電圧を差動対を成しているトランジスタＱ１１３，
Ｑ１１４により検出し、当該差電圧をトランジスタＱ１
１３，Ｑ１１４のコレクタ電流に変換する。これらのト
ランジスタのコレクタ電流を補正電流としてトランジス
タＱ１１１，Ｑ１１２のエミッタ側に帰還させ、これら
のトランジスタのエミッタ電流を制御することによっ
て、トランジスタＱ１１１，Ｑ１１２におけるアーリー
効果による影響を補正する。以下、図５を参照しつつ、
本実施形態の電子回路の構成および補正動作について説
明する。
【００９８】トランジスタＱ１１１，Ｑ１１２のベース
はともにバイアス電圧ＶB1によりバイアスされ、トラン
ジスタＱ１１１のエミッタは抵抗素子Ｒ１１１を介して
電源電圧ＶCCの供給線に接続され、トランジスタＱ１１
２のエミッタは抵抗素子Ｒ１１２を介して電源電圧ＶCC
の供給線に接続されている。なお、ここでトランジスタ
Ｑ１１１，Ｑ１１２のエミッタにそれぞれ接続されてい
る抵抗素子Ｒ１１１，Ｒ１１２は、これらの抵抗素子に
生じた電圧降下が熱電圧ＶT （ＶT ＝ｋＴ／ｑ）より十
分小さいとき、これらの抵抗素子は、実質的に電流源と
見なせる。即ち、これら抵抗素子Ｒ１１１，Ｒ１１２を
接続したことにより、トランジスタＱ１１１，Ｑ１１２
のエミッタに所定の定電流が供給されている。本実施形
態では、抵抗素子Ｒ１１１，Ｒ１１２の抵抗値を設定す
ることにより、これらの抵抗素子に流れる電流が同じく
保持されている。
はともにバイアス電圧ＶB1によりバイアスされ、トラン
ジスタＱ１１１のエミッタは抵抗素子Ｒ１１１を介して
電源電圧ＶCCの供給線に接続され、トランジスタＱ１１
２のエミッタは抵抗素子Ｒ１１２を介して電源電圧ＶCC
の供給線に接続されている。なお、ここでトランジスタ
Ｑ１１１，Ｑ１１２のエミッタにそれぞれ接続されてい
る抵抗素子Ｒ１１１，Ｒ１１２は、これらの抵抗素子に
生じた電圧降下が熱電圧ＶT （ＶT ＝ｋＴ／ｑ）より十
分小さいとき、これらの抵抗素子は、実質的に電流源と
見なせる。即ち、これら抵抗素子Ｒ１１１，Ｒ１１２を
接続したことにより、トランジスタＱ１１１，Ｑ１１２
のエミッタに所定の定電流が供給されている。本実施形
態では、抵抗素子Ｒ１１１，Ｒ１１２の抵抗値を設定す
ることにより、これらの抵抗素子に流れる電流が同じく
保持されている。
【００９９】トランジスタＱ１１３とＱ１１４は差動差
動対を構成している。トランジスタＱ１１３のベースと
トランジスタＱ１１４のコレクタは、トランジスタＱ１
１１のエミッタに接続され、トランジスタＱ１１４のベ
ースとトランジスタＱ１１３のコレクタは、トランジス
タＱ１１２のエミッタに接続されている。即ち、トラン
ジスタＱ１１３とＱ１１４のベース、コレクタがそれぞ
れ交差に接続されている。トランジスタＱ１１３，Ｑ１
１４のエミッタは、電流源ＩＳ１０に共通に接続されて
いる。ここで、電流源ＩＳ１０の供給電流値を２Ｉ1 と
する。
動対を構成している。トランジスタＱ１１３のベースと
トランジスタＱ１１４のコレクタは、トランジスタＱ１
１１のエミッタに接続され、トランジスタＱ１１４のベ
ースとトランジスタＱ１１３のコレクタは、トランジス
タＱ１１２のエミッタに接続されている。即ち、トラン
ジスタＱ１１３とＱ１１４のベース、コレクタがそれぞ
れ交差に接続されている。トランジスタＱ１１３，Ｑ１
１４のエミッタは、電流源ＩＳ１０に共通に接続されて
いる。ここで、電流源ＩＳ１０の供給電流値を２Ｉ1 と
する。
【０１００】トランジスタＱ１１１，Ｑ１１２のコレク
タはそれぞれ他の機能回路に接続されており、これらの
トランジスタのコレクタ電圧をＶC1，ＶC2として、アー
リー効果によりこれらのトランジスタのベース−エミッ
タ間電圧ＶBE1 ，ＶBE2 が異なる。さらに、これらのト
ランジスタベース−エミッタ間電圧ＶBE1 ，ＶBE2 の差
は、図５に示すエミッタ電圧差ΔＶE として反映され
る。
タはそれぞれ他の機能回路に接続されており、これらの
トランジスタのコレクタ電圧をＶC1，ＶC2として、アー
リー効果によりこれらのトランジスタのベース−エミッ
タ間電圧ＶBE1 ，ＶBE2 が異なる。さらに、これらのト
ランジスタベース−エミッタ間電圧ＶBE1 ，ＶBE2 の差
は、図５に示すエミッタ電圧差ΔＶE として反映され
る。
【０１０１】電圧差ΔＶE は、第１の実施形態に関する
説明における式（７）により求められる。さらに、電圧
差ΔＶE に応じてベース、コレクタが交差接続されてい
るトランジスタＱ１１３とＱ１１４のコレクタ電流に生
じた電流変化分Δｉは、式（８）により求まる。
説明における式（７）により求められる。さらに、電圧
差ΔＶE に応じてベース、コレクタが交差接続されてい
るトランジスタＱ１１３とＱ１１４のコレクタ電流に生
じた電流変化分Δｉは、式（８）により求まる。
【０１０２】このように、トランジスタＱ１１１，Ｑ１
１２のエミッタ間の電圧差ΔＶE はは、ベース、コレク
タが交差接続されたトランジスタＱ１１３とＱ１１４に
より、トランジスタのコレクタ電流の電流変化分Δｉに
変換される。即ち、アーリー効果による影響が検出さ
れ、それに応じた補正電流が発生される。
１２のエミッタ間の電圧差ΔＶE はは、ベース、コレク
タが交差接続されたトランジスタＱ１１３とＱ１１４に
より、トランジスタのコレクタ電流の電流変化分Δｉに
変換される。即ち、アーリー効果による影響が検出さ
れ、それに応じた補正電流が発生される。
【０１０３】図５に示すように、本実施形態では、トラ
ンジスタＱ１１３，Ｑ１１４のコレクタは、それぞれト
ランジスタＱ１１２，Ｑ１１１のエミッタに接続されて
いるので、トランジスタＱ１１３，Ｑ１１４のコレクタ
電流に応じて、トランジスタＱ１１２，Ｑ１１１のエミ
ッタ電流が制御される。即ち、トランジスタＱ１１３，
Ｑ１１４により発生した補正電流を、それぞれアーリー
効果の影響を問題とするトランジスタＱ１１２，Ｑ１１
１に帰還させることにより、アーリー効果を補正する。
ンジスタＱ１１３，Ｑ１１４のコレクタは、それぞれト
ランジスタＱ１１２，Ｑ１１１のエミッタに接続されて
いるので、トランジスタＱ１１３，Ｑ１１４のコレクタ
電流に応じて、トランジスタＱ１１２，Ｑ１１１のエミ
ッタ電流が制御される。即ち、トランジスタＱ１１３，
Ｑ１１４により発生した補正電流を、それぞれアーリー
効果の影響を問題とするトランジスタＱ１１２，Ｑ１１
１に帰還させることにより、アーリー効果を補正する。
【０１０４】これによって、トランジスタＱ１１１，Ｑ
１１２のアーリー効果のにより抵抗素子Ｒ１１１，Ｒ１
１２に流れる電流に生じた不均衡成分を補正電流により
打ち消し、トランジスタＱ１１１，Ｑ１１２のエミッタ
間電圧差ΔＶE に関わらず、これらのトランジスタのコ
レクタ電流を等しく保ち、それぞれのトランジスタのコ
レクタに接続されている機能回路の動作の安定性を図
る。
１１２のアーリー効果のにより抵抗素子Ｒ１１１，Ｒ１
１２に流れる電流に生じた不均衡成分を補正電流により
打ち消し、トランジスタＱ１１１，Ｑ１１２のエミッタ
間電圧差ΔＶE に関わらず、これらのトランジスタのコ
レクタ電流を等しく保ち、それぞれのトランジスタのコ
レクタに接続されている機能回路の動作の安定性を図
る。
【０１０５】以上説明したように、本実施形態によれ
ば、ベース電位が同じく保持されているトランジスタＱ
１１１，Ｑ１１２のエミッタ電圧差をベース、コレクタ
が交差接続されているトランジスタＱ１１３，Ｑ１１４
により検出し、これらのトランジスタのコレクタ電流の
電流変化分Δｉに変換する。トランジスタＱ１１３，Ｑ
１１４のコレクタ電流に応じてトランジスタＱ１１２，
Ｑ１１１のエミッタ電流を制御することにより、トラン
ジスタＱ１１１，Ｑ１１２のコレクタに接続されている
機能回路において、これらのトランジスタのアーリー効
果による影響を抑制でき、安定した動作を実現できる。
ば、ベース電位が同じく保持されているトランジスタＱ
１１１，Ｑ１１２のエミッタ電圧差をベース、コレクタ
が交差接続されているトランジスタＱ１１３，Ｑ１１４
により検出し、これらのトランジスタのコレクタ電流の
電流変化分Δｉに変換する。トランジスタＱ１１３，Ｑ
１１４のコレクタ電流に応じてトランジスタＱ１１２，
Ｑ１１１のエミッタ電流を制御することにより、トラン
ジスタＱ１１１，Ｑ１１２のコレクタに接続されている
機能回路において、これらのトランジスタのアーリー効
果による影響を抑制でき、安定した動作を実現できる。
【０１０６】第６実施形態 図６は本発明の電子回路の第６の実施形態を示す回路図
であり、本発明の電子回路を高速バッファ回路に適応し
た例を示す回路図である。図示のように、本実施形態の
電子回路は基本的に完全な対称回路となっている。トラ
ンジスタＱ１２１，Ｑ１２３，Ｑ１２５，Ｑ１３３，Ｑ
１２２，Ｑ１２４４，Ｑ１３０およびそれぞれのトラン
ジスタのエミッタに接続されている抵抗素子Ｒ１２１，
Ｒ１２３，Ｒ１２５，Ｒ１２７，Ｒ１２２，Ｒ１２４，
Ｒ１２６により、それぞれ定電流を発生する電流源回路
が構成されれている。ベース、コレクタが交差接続され
ているトランジスタＱ１２６，Ｑ１２７およびトランジ
スタＱ１２８，Ｑ１２９はアーリー効果を検出し、それ
に応じて補正電流を発生するために設けられている。
であり、本発明の電子回路を高速バッファ回路に適応し
た例を示す回路図である。図示のように、本実施形態の
電子回路は基本的に完全な対称回路となっている。トラ
ンジスタＱ１２１，Ｑ１２３，Ｑ１２５，Ｑ１３３，Ｑ
１２２，Ｑ１２４４，Ｑ１３０およびそれぞれのトラン
ジスタのエミッタに接続されている抵抗素子Ｒ１２１，
Ｒ１２３，Ｒ１２５，Ｒ１２７，Ｒ１２２，Ｒ１２４，
Ｒ１２６により、それぞれ定電流を発生する電流源回路
が構成されれている。ベース、コレクタが交差接続され
ているトランジスタＱ１２６，Ｑ１２７およびトランジ
スタＱ１２８，Ｑ１２９はアーリー効果を検出し、それ
に応じて補正電流を発生するために設けられている。
【０１０７】トランジスタＱ１３１，Ｑ１３２は信号入
力のために設けられており、それぞれのトランジスタの
エミッタ側に接続されている電流源回路とともに、エミ
ッタフォロワを形成している。トランジスタＱ１３６，
Ｑ１３７はトランジスタＱ１３１，Ｑ１３２のエミッタ
出力により駆動されるトランジスタである。ｐｎｐ型ト
ランジスタＱ１３４，Ｑ１３５，Ｑ１４０はカレントミ
ラー回路を構成しており、このカレントミラー回路はト
ランジスタＱ１３６のコレクタ側の負荷回路を構成して
いる。ｎｐｎ型トランジスタＱ１３８，Ｑ１３９，Ｑ１
４５はカレントミラー回路を構成しており、このカレン
トミラー回路はトランジスタＱ１３７のコレクタ側の負
荷回路を構成している。
力のために設けられており、それぞれのトランジスタの
エミッタ側に接続されている電流源回路とともに、エミ
ッタフォロワを形成している。トランジスタＱ１３６，
Ｑ１３７はトランジスタＱ１３１，Ｑ１３２のエミッタ
出力により駆動されるトランジスタである。ｐｎｐ型ト
ランジスタＱ１３４，Ｑ１３５，Ｑ１４０はカレントミ
ラー回路を構成しており、このカレントミラー回路はト
ランジスタＱ１３６のコレクタ側の負荷回路を構成して
いる。ｎｐｎ型トランジスタＱ１３８，Ｑ１３９，Ｑ１
４５はカレントミラー回路を構成しており、このカレン
トミラー回路はトランジスタＱ１３７のコレクタ側の負
荷回路を構成している。
【０１０８】これらのカレントミラー回路の出力信号
は、ダイオード接続となっているトランジスタＱ１４
１，Ｑ１４４を介して接続されており、これによって出
力トランジスタＱ１４２，Ｑ１４３を駆動する。トラン
ジスタＱ１４２，Ｑ１４３のエミッタが共通の端子に接
続され、この端子から出力信号ＶOUT が出力される。さ
らに、出力信号ＶOUT はトランジスタＱ１３６，Ｑ１３
７のエミッタにフィードバックされている。
は、ダイオード接続となっているトランジスタＱ１４
１，Ｑ１４４を介して接続されており、これによって出
力トランジスタＱ１４２，Ｑ１４３を駆動する。トラン
ジスタＱ１４２，Ｑ１４３のエミッタが共通の端子に接
続され、この端子から出力信号ＶOUT が出力される。さ
らに、出力信号ＶOUT はトランジスタＱ１３６，Ｑ１３
７のエミッタにフィードバックされている。
【０１０９】以下、図３を参照しつつ、本実施形態のバ
ッファ回路の動作について説明する。入力信号ＶINは、
トランジスタＱ１３１とＱ１３２のベースに加えられ、
これらのトランジスタのエミッタ出力によって、トラン
ジスタＱ１３６とＱ１３７が駆動される。トランジスタ
Ｑ１３６，Ｑ１３７の各々のコレクタにはｐｎｐトラン
ジスタＱ１３４，Ｑ１３５，Ｑ１４０で構成されたカレ
ントミラー回路と、ｎｐｎトランジスタＱ１３８，Ｑ１
３９，Ｑ１４５で構成されたカレントミラー回路に接続
され、各々のカレントミラー回路の出力は、ダイオード
接続されているトランジスタＱ１４１，Ｑ１４４を介し
て接続され、これにより出力トランジスタＱ１４２，Ｑ
１４３が駆動される。トランジスタＱ１４２，Ｑ１４３
のエミッタからの出力信号ＶOUT はＱ１３６，Ｑ１３７
のエミッタに帰還されている。
ッファ回路の動作について説明する。入力信号ＶINは、
トランジスタＱ１３１とＱ１３２のベースに加えられ、
これらのトランジスタのエミッタ出力によって、トラン
ジスタＱ１３６とＱ１３７が駆動される。トランジスタ
Ｑ１３６，Ｑ１３７の各々のコレクタにはｐｎｐトラン
ジスタＱ１３４，Ｑ１３５，Ｑ１４０で構成されたカレ
ントミラー回路と、ｎｐｎトランジスタＱ１３８，Ｑ１
３９，Ｑ１４５で構成されたカレントミラー回路に接続
され、各々のカレントミラー回路の出力は、ダイオード
接続されているトランジスタＱ１４１，Ｑ１４４を介し
て接続され、これにより出力トランジスタＱ１４２，Ｑ
１４３が駆動される。トランジスタＱ１４２，Ｑ１４３
のエミッタからの出力信号ＶOUT はＱ１３６，Ｑ１３７
のエミッタに帰還されている。
【０１１０】このバッファ回路は基本的に電圧フォロワ
として動作する。入力電圧ＶINと出力電圧ＶOUT 間の誤
差電圧が大きくなるとトランジスタＱ１３６またはＱ１
３７は、極めて大きな電流を出力し、出力トランジスタ
Ｑ１４２とＱ１４３を強力に駆動する。従って本実施形
態のバッファ回路は単に周波数特性が良いだけではな
く、スルーレートが高い、即ち大振幅の信号を高速に出
力可能で、重い負荷を駆動することもできる。
として動作する。入力電圧ＶINと出力電圧ＶOUT 間の誤
差電圧が大きくなるとトランジスタＱ１３６またはＱ１
３７は、極めて大きな電流を出力し、出力トランジスタ
Ｑ１４２とＱ１４３を強力に駆動する。従って本実施形
態のバッファ回路は単に周波数特性が良いだけではな
く、スルーレートが高い、即ち大振幅の信号を高速に出
力可能で、重い負荷を駆動することもできる。
【０１１１】この回路の電圧利得を限りなく単位利得”
１”に近づけたいような場合、やはりアーリー効果によ
る影響を受ける。利得に影響する主要なトランジスタ
は、ｐｎｐトランジスタＱ１３０、Ｑ１３７、Ｑ１４０
とｎｐｎトランジスタＱ１３２、Ｑ１３６、Ｑ１４５で
ある。前述したように、一般的にはｐｎｐトランジスタ
の方がアーリー電圧が低いので、トランジスタＱ１３
０、Ｑ１３７、Ｑ１４０の影響は特に大きい。
１”に近づけたいような場合、やはりアーリー効果によ
る影響を受ける。利得に影響する主要なトランジスタ
は、ｐｎｐトランジスタＱ１３０、Ｑ１３７、Ｑ１４０
とｎｐｎトランジスタＱ１３２、Ｑ１３６、Ｑ１４５で
ある。前述したように、一般的にはｐｎｐトランジスタ
の方がアーリー電圧が低いので、トランジスタＱ１３
０、Ｑ１３７、Ｑ１４０の影響は特に大きい。
【０１１２】本実施形態では、より高い精度を得るた
め、ｎｐｎ側のアーリー電圧についても補正回路を設け
ている。ｐｎｐ側のアーリー効果の検出には、トランジ
スタＱ１３４とＱ１４０のエミッタ間電位差をベース、
コレクタが交差接続されているトランジスタＱ１２６、
Ｑ１２７により検出し、そに応じて発生した補正電流を
用いて、トランジスタＱ１３４、Ｑ１４０のエミッタ電
流を補正する。ｎｐｎ側のアーリー効果の検出には、ト
ランジスタＱ１３９とＱ１４５のエミッタ間電位差をベ
ース、コレクタが交差接続されているトランジスタＱ１
２８、Ｑ１２９により検出し、そに応じて発生した補正
電流を用いて、トランジスタＱ１３９、Ｑ１４５のエミ
ッタ電流を補正する。
め、ｎｐｎ側のアーリー電圧についても補正回路を設け
ている。ｐｎｐ側のアーリー効果の検出には、トランジ
スタＱ１３４とＱ１４０のエミッタ間電位差をベース、
コレクタが交差接続されているトランジスタＱ１２６、
Ｑ１２７により検出し、そに応じて発生した補正電流を
用いて、トランジスタＱ１３４、Ｑ１４０のエミッタ電
流を補正する。ｎｐｎ側のアーリー効果の検出には、ト
ランジスタＱ１３９とＱ１４５のエミッタ間電位差をベ
ース、コレクタが交差接続されているトランジスタＱ１
２８、Ｑ１２９により検出し、そに応じて発生した補正
電流を用いて、トランジスタＱ１３９、Ｑ１４５のエミ
ッタ電流を補正する。
【０１１３】トランジスタＱ１２６、Ｑ１２７のエミッ
タはトランジスタＱ１２５と抵抗素子Ｒ１２５により構
成されている電流源回路に共通に接続されている。この
ため、例えば、抵抗素子Ｒ１２５の抵抗値を調整するこ
とにより、電流源回路により発生した電流値が設定さ
れ、これに応じて、ベースとコレクタが交差接続されて
いるトランジスタＱ１２６、Ｑ１２７により発生した補
正電流の値を制御することができる。同様に、トランジ
スタＱ１２８、Ｑ１２９のエミッタはトランジスタＱ１
２４と抵抗素子Ｒ１２４により構成されている電流源回
路に共通に接続されている。このため、例えば、抵抗素
子Ｒ１２４の抵抗値を調整することにより、電流源回路
により発生した電流値が設定され、これに応じて、ベー
ス、コレクタが交差接続されているトランジスタＱ１２
８、Ｑ１２９により発生した補正電流の値を制御するこ
とができる。
タはトランジスタＱ１２５と抵抗素子Ｒ１２５により構
成されている電流源回路に共通に接続されている。この
ため、例えば、抵抗素子Ｒ１２５の抵抗値を調整するこ
とにより、電流源回路により発生した電流値が設定さ
れ、これに応じて、ベースとコレクタが交差接続されて
いるトランジスタＱ１２６、Ｑ１２７により発生した補
正電流の値を制御することができる。同様に、トランジ
スタＱ１２８、Ｑ１２９のエミッタはトランジスタＱ１
２４と抵抗素子Ｒ１２４により構成されている電流源回
路に共通に接続されている。このため、例えば、抵抗素
子Ｒ１２４の抵抗値を調整することにより、電流源回路
により発生した電流値が設定され、これに応じて、ベー
ス、コレクタが交差接続されているトランジスタＱ１２
８、Ｑ１２９により発生した補正電流の値を制御するこ
とができる。
【０１１４】以上説明したように、本実施形態によれ
ば、トランジスタＱ１３４とＱ１４０のエミッタの電位
差をベース、コレクタが交差接続されているトランジス
タＱ１２６、Ｑ１２７により検出し、それに応じて発生
した補正電流をトランジスタＱ１３４、Ｑ１４０のエミ
ッタに入力し、トランジスタＱ１３９とＱ１４５のエミ
ッタの電位差をベース、コレクタが交差接続されている
トランジスタＱ１２８、Ｑ１２９により検出し、それに
応じて発生した補正電流をトランジスタＱ１３９、Ｑ１
４５のエミッタに入力するので、アーリー効果の影響を
抑制でき、バッファ回路の電圧利得がほぼ単位利得
“１”に設定できる。さらに、対称的な回路構成により
入力信号ＶINに応じて出力信号ＶOUT を発生し、出力信
号を入力側にフィードバックさせることで信号レベルを
制御することにより、周波数特性がよく、駆動能力が大
きく、重い負荷を高速に駆動することが可能である。
ば、トランジスタＱ１３４とＱ１４０のエミッタの電位
差をベース、コレクタが交差接続されているトランジス
タＱ１２６、Ｑ１２７により検出し、それに応じて発生
した補正電流をトランジスタＱ１３４、Ｑ１４０のエミ
ッタに入力し、トランジスタＱ１３９とＱ１４５のエミ
ッタの電位差をベース、コレクタが交差接続されている
トランジスタＱ１２８、Ｑ１２９により検出し、それに
応じて発生した補正電流をトランジスタＱ１３９、Ｑ１
４５のエミッタに入力するので、アーリー効果の影響を
抑制でき、バッファ回路の電圧利得がほぼ単位利得
“１”に設定できる。さらに、対称的な回路構成により
入力信号ＶINに応じて出力信号ＶOUT を発生し、出力信
号を入力側にフィードバックさせることで信号レベルを
制御することにより、周波数特性がよく、駆動能力が大
きく、重い負荷を高速に駆動することが可能である。
【０１１５】なお、図５および図６に示す実施形態で
は、バイポーラトランジスタにより構成した回路におい
て、トランジスタのアーリー効果の補正を例として説明
したが、本発明の第２の補正手法は、前述した第１の手
法と同様にバイポーラトランジスタに限定されることな
く、絶縁ゲート型電界効果トランジスタ、例えば、ＭＯ
Ｓトランジスタで構成した回路にも適用できることはい
うまでもない。
は、バイポーラトランジスタにより構成した回路におい
て、トランジスタのアーリー効果の補正を例として説明
したが、本発明の第２の補正手法は、前述した第１の手
法と同様にバイポーラトランジスタに限定されることな
く、絶縁ゲート型電界効果トランジスタ、例えば、ＭＯ
Ｓトランジスタで構成した回路にも適用できることはい
うまでもない。
【０１１６】上述のように、本発明の第２の手法で高速
バッファ回路を構成することによって、図３に示す第１
の手法により構成したバッファ回路に較べて、回路の機
能を損なうことなく、回路構成を簡素化できる。一方、
例えば、本第２の手法を図２に示すサンプルホールド回
路に適用する場合に、カレントミラー回路を構成したト
ランジスタＱ５１とＱ５２がホールドモード時にオフ状
態になるため、やや複雑な動作をする。例えば、図５に
示す回路において、アーリー効果を補正すべくトランジ
スタＱ１１１とＱ１１２がオフ状態になる場合に、アー
リー効果を検出するために設けられたトランジスタＱ１
１３とＱ１１４が一種のラッチ回路であるため、２安定
状態を持つ可能性がある。従って、動作状態が一定では
なく、オン／オフ状態が相互に設定されるトランジスタ
のアーリー効果を補正する場合、図１に示す本発明の第
１の手法を用いた方が確実な動作が得られる。一方、安
定してオン状態に保持されたトランジスタのアーリー効
果を補正する場合に、図５に示す本発明の第２の手法を
用いることにより、補正機能を損なうことなく、回路構
成の簡素化を実現できる。
バッファ回路を構成することによって、図３に示す第１
の手法により構成したバッファ回路に較べて、回路の機
能を損なうことなく、回路構成を簡素化できる。一方、
例えば、本第２の手法を図２に示すサンプルホールド回
路に適用する場合に、カレントミラー回路を構成したト
ランジスタＱ５１とＱ５２がホールドモード時にオフ状
態になるため、やや複雑な動作をする。例えば、図５に
示す回路において、アーリー効果を補正すべくトランジ
スタＱ１１１とＱ１１２がオフ状態になる場合に、アー
リー効果を検出するために設けられたトランジスタＱ１
１３とＱ１１４が一種のラッチ回路であるため、２安定
状態を持つ可能性がある。従って、動作状態が一定では
なく、オン／オフ状態が相互に設定されるトランジスタ
のアーリー効果を補正する場合、図１に示す本発明の第
１の手法を用いた方が確実な動作が得られる。一方、安
定してオン状態に保持されたトランジスタのアーリー効
果を補正する場合に、図５に示す本発明の第２の手法を
用いることにより、補正機能を損なうことなく、回路構
成の簡素化を実現できる。
【０１１７】
【発明の効果】以上説明したように、本発明の電子回路
によれば、ベース又はゲートを同電位に保たれた２つの
トランジスタのエミッタ、又はソース電位差としてアー
リー効果を検出し、差動トランジスタ対により電流に変
換し補正電流を生成する。この手法により簡潔に、かつ
回路の性能、例えば高速性等を何ら犠牲にすることなく
アーリー効果の影響を大幅に低減でき、オフセットが小
さい、あるいは利得の精度が優れた回路を実現すること
ができる利点がある。
によれば、ベース又はゲートを同電位に保たれた２つの
トランジスタのエミッタ、又はソース電位差としてアー
リー効果を検出し、差動トランジスタ対により電流に変
換し補正電流を生成する。この手法により簡潔に、かつ
回路の性能、例えば高速性等を何ら犠牲にすることなく
アーリー効果の影響を大幅に低減でき、オフセットが小
さい、あるいは利得の精度が優れた回路を実現すること
ができる利点がある。
【図１】本発明に係る電子回路の第１の実施形態を示す
回路図である。
回路図である。
【図２】本発明に係る電子回路の第２の実施形態を示す
回路図である。
回路図である。
【図３】本発明に係る電子回路の第３の実施形態を示す
回路図である。
回路図である。
【図４】本発明に係る電子回路の第４の実施形態を示す
回路図である。
回路図である。
【図５】本発明に係る電子回路の第５の実施形態を示す
回路図である。
回路図である。
【図６】本発明に係る電子回路の第６の実施形態を示す
回路図である。
回路図である。
【図７】トランジスタのＩC −ＶCE特性およびアーリー
電圧ＶA を示すグラフである。
電圧ＶA を示すグラフである。
【図８】ラテラルＰＮＰトランジスタの構造を示す概念
図である。
図である。
【図９】縦型ＰＮＰトランジスタの構造を示す概念図で
ある。
ある。
【図１０】アーリー効果を考慮したトランジスタの等価
回路図である。
回路図である。
【図１１】電圧フォロワの一例を示す回路図である。
【図１２】電圧フォロワの伝達特性を示すグラフであ
る。
る。
【図１３】簡単なエミッタフォロワ回路の構成を示す回
路図である。
路図である。
【図１４】アーリー効果を低減するための電流源回路の
回路図である。
回路図である。
１０，２０…ｐ基板、１１，２１…ｎ+ 埋め込み層、１
２…エピタキシャル領域、１３，２３…エミッタ領域、
１４，２４…ベース領域、１５，２５…コレクタ、２２
…エピタキシャル層、２６ａ，２６ｂ、２７ａ，２７ｂ
…ｐｎ接合分離領域、ＩＳ０，ＩＳ１，ＩＳ２，ＩＳ
３，ＩＳ４，ＩＳ５…電流源、Ｑ１〜Ｑ５，Ｑ１１，Ｑ
２１，Ｑ２２，Ｑ３１〜Ｑ３４、Ｑ４１〜Ｑ４６、Ｑ５
１〜Ｑ６６、Ｑ７１〜Ｑ９９、Ｑ１１１〜Ｑ１４５…バ
イポーラトランジスタ、Ｑ１０１〜Ｑ１１０…ＭＯＳト
ランジスタ、Ｒ５１〜Ｒ５８、Ｒ７１〜Ｒ８５、Ｒ１１
１〜Ｒ１３２…抵抗素子、ＶCC…電源電圧、ＧＮＤ…接
地電位。
２…エピタキシャル領域、１３，２３…エミッタ領域、
１４，２４…ベース領域、１５，２５…コレクタ、２２
…エピタキシャル層、２６ａ，２６ｂ、２７ａ，２７ｂ
…ｐｎ接合分離領域、ＩＳ０，ＩＳ１，ＩＳ２，ＩＳ
３，ＩＳ４，ＩＳ５…電流源、Ｑ１〜Ｑ５，Ｑ１１，Ｑ
２１，Ｑ２２，Ｑ３１〜Ｑ３４、Ｑ４１〜Ｑ４６、Ｑ５
１〜Ｑ６６、Ｑ７１〜Ｑ９９、Ｑ１１１〜Ｑ１４５…バ
イポーラトランジスタ、Ｑ１０１〜Ｑ１１０…ＭＯＳト
ランジスタ、Ｒ５１〜Ｒ５８、Ｒ７１〜Ｒ８５、Ｒ１１
１〜Ｒ１３２…抵抗素子、ＶCC…電源電圧、ＧＮＤ…接
地電位。
Claims (8)
- 【請求項１】ベース電位が同じレベルに保持され、エミ
ッタに所定の電流を供給する第１と第２の電流供給手段
が接続され、コレクタがそれぞれ所定の機能回路に接続
されている第１と第２のトランジスタと、 ベースがそれぞれ上記第１と第２のトランジスタのエミ
ッタに接続され、エミッタが電流源に共通に接続され、
差動対を構成している第３と第４のトランジスタとを有
し、 上記第３と第４のトランジスタのコレクタ電流を受け
て、これらのコレクタ電流に応じてアーリー効果を補正
する電子回路。 - 【請求項２】ベース電位が同じレベルに保持され、エミ
ッタに所定の電流を供給する第１と第２の電流供給手段
が接続され、コレクタがそれぞれ所定の機能回路に接続
されている第１と第２のトランジスタと、 ベースがそれぞれ上記第１と第２のトランジスタのエミ
ッタに接続され、エミッタが電流源に共通に接続され、
差動対を構成している第３と第４のトランジスタとを有
し、 上記第３のトランジスタのコレクタが上記第２のトラン
ジスタのエミッタに、上記第４のトランジスタのコレク
タが上記第１のトランジスタのエミッタにそれぞれ接続
し、上記第３および第４のトランジスタのコレクタ電流
に応じて、上記第１および第２のトランジスタのエミッ
タ電流が制御され、これらのトランジスタのアーリー効
果が補正される電子回路。 - 【請求項３】ゲート電位が同じレベルに保持され、ソー
スに所定の電流を供給する第１と第２の電流供給手段が
接続され、ドレインがそれぞれ所定の機能回路に接続さ
れている第１と第２の絶縁ゲート型電界効果トランジス
タと、 ゲートがそれぞれ上記第１と第２のトランジスタのソー
スに接続され、ソースが電流源に共通に接続され、差動
対を構成している第３と第４の絶縁ゲート型電界効果ト
ランジスタとを有し、 上記第３のトランジスタのドレインが上記第２のトラン
ジスタのソースに、上記第４のトランジスタのドレイン
が上記第１のトランジスタのソースにそれぞれ接続し、
上記第３および第４のトランジスタのドレイン電流に応
じて、上記第１および第２のトランジスタのソース電流
が制御され、これらのトランジスタのアーリー効果が補
正される電子回路。 - 【請求項４】ベース電位が同じレベルに保持され、エミ
ッタに所定の電流を供給する第１と第２の電流供給手段
が接続され、コレクタがそれぞれ所定の機能回路に接続
されている第１と第２のトランジスタと、 ベースがそれぞれ上記第１と第２のトランジスタのエミ
ッタに接続され、エミッタが電流源に共通に接続され、
差動対を構成している第３と第４のトランジスタと、 ベース電位が同じレベルに保持され、エミッタに所定の
電流を供給する第３と第４の電流供給手段が接続されて
いる第５と第６のトランジスタとを有し、 上記第５のトランジスタのエミッタは、上記第３のトラ
ンジスタのコレクタに接続され、上記第６のトランジス
タのエミッタは、上記第４のトランジスタのコレクタに
接続され、上記第５、第６のトランジスタのコレクタが
それぞれ所定の機能回路に接続され、上記第３および第
４のトランジスタのコレクタ電流に応じて上記第５およ
び第６のトランジスタのアーリー効果が補正される電子
回路。 - 【請求項５】上記第１、第２、第３および第４の電流供
給手段は、抵抗素子により構成されている請求項４記載
の電子回路。 - 【請求項６】上記第３と第４のトランジスタのエミッタ
に接続されている電流供給手段の供給電流は、絶対温度
にほぼ比例するように設定されている請求項４記載の電
子回路。 - 【請求項７】ゲート電位が同じレベルに保持され、ソー
スに所定の電流を供給する第１と第２の電流供給手段が
接続され、ドレインがそれぞれ所定の機能回路に接続さ
れている第１と第２の絶縁ゲート型電界効果トランジス
タと、 ゲートがそれぞれ上記第１と第２のトランジスタのソー
スに接続され、ソースが電流源に共通に接続され、差動
対を構成している第３と第４の絶縁ゲート型電界効果ト
ランジスタと、 ゲート電位が同じレベルに保持され、ソースに所定の電
流を供給する第３と第４の電流供給手段が接続されてい
る第５と第６の絶縁ゲート型電界効果トランジスタとを
有し、 上記第５のトランジスタのソースは、上記第３のトラン
ジスタのドレインに接続され、上記第６のトランジスタ
のソースは、上記第４のトランジスタのドレインに接続
され、ドレインがそれぞれ所定の機能回路に接続され、
上記第３および第４のトランジスタのドレイン電流に応
じて当該第５および第６のトランジスタのアーリー効果
が補正される電子回路。 - 【請求項８】上記第３と第４のトランジスタのソースに
接続されている電流供給手段の供給電流は、絶対温度に
ほぼ比例するように設定されている請求項７記載の電子
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17239997A JPH1117459A (ja) | 1997-06-27 | 1997-06-27 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17239997A JPH1117459A (ja) | 1997-06-27 | 1997-06-27 | 電子回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007281013A Division JP4438852B2 (ja) | 2007-10-29 | 2007-10-29 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117459A true JPH1117459A (ja) | 1999-01-22 |
Family
ID=15941231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17239997A Pending JPH1117459A (ja) | 1997-06-27 | 1997-06-27 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117459A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022315A (ja) * | 2006-07-13 | 2008-01-31 | Mitsubishi Electric Corp | 熱型赤外線検出回路 |
| JP2008053959A (ja) * | 2006-08-23 | 2008-03-06 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| JP2013105240A (ja) * | 2011-11-11 | 2013-05-30 | New Japan Radio Co Ltd | 定電流回路 |
| JP2020184677A (ja) * | 2019-05-08 | 2020-11-12 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 差動アンプ |
-
1997
- 1997-06-27 JP JP17239997A patent/JPH1117459A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022315A (ja) * | 2006-07-13 | 2008-01-31 | Mitsubishi Electric Corp | 熱型赤外線検出回路 |
| JP2008053959A (ja) * | 2006-08-23 | 2008-03-06 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| JP2013105240A (ja) * | 2011-11-11 | 2013-05-30 | New Japan Radio Co Ltd | 定電流回路 |
| JP2020184677A (ja) * | 2019-05-08 | 2020-11-12 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 差動アンプ |
| US11128274B2 (en) | 2019-05-08 | 2021-09-21 | Winbond Electronics Corp. | Differential amplifier |
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