JP4426391B2 - 増幅器及びその増幅方法とこれを用いたアナログ処理回路及びイメージピックアップ回路 - Google Patents
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Description
改善された類似ログスケールプログラマブルゲイン特性を有するアナログ増幅器
図4を参照すると、本発明のアナログ増幅器は、2つの増幅部40、42を従属2段で連結する。4ビットのゲイン制御信号のうち、上位2ビットは増幅部40に提供し、下位2ビットは増幅部42に提供する。
イメージセンシングAFE回路
図10を参照すると、一般的なイメージピックアップ装置100は、イメージセンサー102、AFE回路104、デジタルイメージ処理機(DPP:digital post processor)106、発振器108、タイミング制御器110、制御部112を含む。
VCP−VCN=Ci/Cf×(Vrn−Vin+(Vdac_in−VRB))+(VRX−VRY)
ここで、Vdac_in−VRBはオフセット補正値である。
VPP−VPN=(2(6+1)/(2(6+1)−(y+1))×(VCP−VCN)
ここで、yは6ビットCD3[5:0]信号の制御値によって1〜63の値に変化される。
12 アナログ入力信号
14 入力増幅器
18 アナログデジタル変換機
20 デジタル信号
30、104 AFE回路
100 イメージピックアップ装置
102 イメージセンサー
106 デジタルイメージ処理機
108 発振器
110 タイミング制御器
112 制御部
202 クランプ部
204 デジタルアナログ変換器
206 CDS
214 並列データ入力出部
Claims (30)
- アナログ入力信号をk(=m+n、k、m、及びnは自然数)ビットのゲイン制御信号の上位mビットに応答して全体ゲイン範囲を2m段階に増幅する第1増幅部と、
前記第1増幅部で増幅された信号を前記ゲイン制御信号の下位nビットに応答して2m個のサブゲイン範囲のそれぞれを2n段階に増幅する第2増幅部と、を具備して、
前記ゲイン制御信号に対する前記全体ゲイン範囲の特性が類似ログスケールであることを特徴とするアナログ増幅器。 - 前記第1増幅部は、
Z2は単位値、Z1=2(x−1)(0≦x≦2m−1)である時、
G=Z1/Z2のゲイン特性を有することを特徴とする請求項1記載のアナログ増幅器。 - 前記第2増幅部は、
Z1=2(n+1)、Z2=2(n+1)−(x+1)(0≦x≦2n−1)である時、
G=Z1/Z2のゲイン特性を有することを特徴とする請求項1記載のアナログ増幅器。 - アナログ入力信号をk(=m+n、k、m、及びnは自然数)ビットのゲイン制御信号の上位mビットに応答して全体ゲイン範囲を2m段階に増幅する段階と、
前記増幅された信号を前記ゲイン制御信号の下位nビットに応答して2m個のサブゲイン範囲のそれぞれを2n段階に増幅する段階と、を具備し、
前記ゲイン制御信号に対する前記全体ゲイン範囲の特性が類似ログスケールであることを特徴とする増幅方法。 - 前記第1増幅段階は、
Z2は単位値、Z1=2(x−1)(0≦x≦2m−1)である時、
G=Z1/Z2のゲイン特性を有することを特徴とする請求項4記載の増幅方法。 - 前記第2増幅段階は、
Z1=2(n+1)、Z2=2(n+1)−(y+1)(0≦y≦2n−1)である時、
G=Z1/Z2のゲイン特性を有することを特徴とする請求項4記載の増幅方法。 - イメージセンサーから出力されたイメージ信号を相関二重サンプリングし、k(=m+n、k、m、及びnは自然数)ビットのゲイン制御信号の上位mビットに応答して全体ゲイン範囲を2m段階に増幅する相関二重サンプラと、
前記相関二重サンプラでサンプル増幅された信号を前記ゲイン制御信号の下位nビットに応答して2m個のサブゲイン範囲を2n段階に増幅するプログラマブルゲイン増幅器と、を具備したことを特徴とするアナログ前置回路。 - 前記相関二重サンプラは、一つの演算増幅器で構成されたことを特徴とする請求項7記載のアナログ前置回路。
- 前記相関二重サンプラは、
反転及び非反転入力端子と、反転及び非反転出力端子とを有する演算増幅器と、
前記反転入力端子と第1ノードとの間に連結され、前記mビットに応答して2m段階に値が可変される第1インピーダンス素子と、
第1サンプリングクロックに応答して前記第1ノードに前記イメージ信号の基準入力信号をサンプリングするための第1サンプリングスイッチと、
第2サンプリングクロックに応答して前記第1ノードに前記イメージ信号の映像信号をサンプリングするための第2サンプリングスイッチと、
前記反転入力端子と前記非反転出力端子との間に連結されて単位インピーダンス値を有する第2インピーダンス素子と、
前記第2サンプリングクロックに応答して前記第2インピーダンス素子に直列で連結された第3サンプリングスイッチと、
前記非反転入力端子と第2ノードとの間に連結されて前記mビットに応答して2m段階に値が可変される第3インピーダンス素子と、
前記第1サンプリングクロックに応答して前記第2ノードに第1レベル基準信号をサンプリングするための第4サンプリングスイッチと、
前記第2サンプリングクロックに応答して前記第2ノードにフィードバック信号をサンプリングするための第5サンプリングスイッチと、
前記非反転入力端子と前記反転出力端子との間に連結されて単位インピーダンス値を有する第4インピーダンス素子と、
前記第2サンプリングクロックに応答して前記第4インピーダンス素子に直列で連結された第6サンプリングスイッチと、を具備したことを特徴とする請求項8記載のアナログ前置回路。 - 前記第2サンプリングクロックは、前記第1サンプリングクロックとアクティブ区間とが互いにオーバーラップされないことを特徴とする請求項9記載のアナログ前置回路。
- 前記第1乃至第4インピーダンス素子は、キャパシタであることを特徴とする請求項9記載のアナログ前置回路。
- 前記第1及び第3インピーダンス素子は、Z=2(x−1)(0≦x≦2m−1)に可変されることを特徴とする請求項11記載のアナログ前置回路。
- 前記相関二重サンプラは、
前記サンプリングされた映像信号のレベルをシフトするためのレベルシフターを更に具備することを特徴とする請求項9記載のアナログ前置回路。 - 前記レベルシフターは、
前記第2インピーダンス素子と前記第3サンプリングスイッチとの間の第3ノードに、
前記第1サンプリングクロックに応答して前記第1レベル基準信号を結合するための第7サンプリングスイッチと、
前記第1サンプリングクロックに応答して第2レベル基準信号を結合するための第8サンプリングスイッチと、
前記第1サンプリングクロックに応答して第3レベル基準信号を結合するための第9サンプリングスイッチとが共通に連結され、
前記第4インピーダンスと前記第6サンプリングスイッチとの間の第4ノードに、
前記第1サンプリングクロックに応答して前記第1レベル基準信号を結合するための第10サンプリングスイッチと、
前記第1サンプリングクロックに応答して第2レベル基準信号を結合するための第11サンプリングスイッチと、
前記第1サンプリングクロックに応答して第3レベル基準信号を結合するための第12サンプリングスイッチとが共通に連結されたことを特徴とする請求項13記載のアナログ前置回路。 - 前記第1レベルは低レベルであり、前記第2レベルは中レベルであり、前記第3レベルは高レベルであることを特徴とする請求項14記載のアナログ前置回路。
- 前記プログラマブルゲイン増幅器は、
反転及び非反転入力端子と、反転及び非反転出力端子とを有する演算増幅器と、
前記相関二重サンプラの非反転出力端子に連結された第1端子と、前記演算増幅器の非反転出力端子に連結された第2端子と、基準信号に連結された第3端子とを含み、第2サンプリングクロック及び前記下位nビットに応答して前記第1乃至第3端子を共通端子にスイッチングする2(n+1)個の第1スイッチアレーと、
前記反転入力端子と前記第1スイッチアレーの各共通端子との間に連結された2(n+1)個の第1インピーダンス素子と、
前記相関二重サンプラの反転出力端子に連結された第4端子と、前記演算増幅器の非反転出力端子に連結された第5端子と、前記基準信号に連結された第6端子とを含み、第2サンプリングクロック及び前記下位nビットに応答して前記第4乃至第6端子を共通端子にスイッチングする2(n+1)個の第2スイッチアレーと、
前記非反転入力端子と前記第2スイッチングアレーの各共通端子との間に連結された2(n+1)個の第2インピーダンス素子と、を具備することを特徴とする請求項8記載のアナログ前置回路。 - 前記第1及び第2インピーダンス素子のそれぞれは、単位値を有するキャパシタであることを特徴とする請求項16記載のアナログ前置回路。
- 前記プログラマブルゲイン増幅器は、
Z2=2(n+1)、Z1=2(n+1)−(y+1)(0≦y≦2n−1)である時、
G=Z2/Z1のゲイン特性を有することを特徴とする請求項17記載のアナログ前置回路。 - 前記第1及び第2サンプリングクロックは、オーバーラップ禁止回路を通じて発生され、前記オーバーラップ禁止回路は、
第1クロック信号をバッファリングする第1入力バッファーと、
第2クロック信号をバッファリングする第2入力バッファーと、
前記バッファリング第1クロック信号と第1フィードバック信号を組合する第1ロジック回路と、
前記バッファリング第2クロック信号と第2フィードバック信号を組合する第2ロジック回路と、
前記第1ロジック回路の出力信号を遅延させて前記第2フィードバック信号を発生する第1遅延器と、
前記第2ロジック回路の出力信号を遅延させて前記第1フィードバック信号を発生する第2遅延器と、
前記第2フィードバック信号をバッファリングして第1サンプリングクロックを発生する第1出力バッファーと、
前記第1フィードバック信号をバッファリングして第2サンプリングクロックを発生する第2出力バッファーと、を具備することを特徴とする請求項9記載のアナログ前置回路。 - 前記第1サンプリングクロックは、前記第2フィードバック信号と位相が反対であり、前記第2サンプリングクロックは、前記第1フィードバック信号と位相が反対であることを特徴とする請求項19記載のアナログ前置回路。
- イメージセンサーから出力されたイメージ信号を相関二重サンプリングし、k(=m+n、k、m、及びnは自然数)ビットのゲイン制御信号の上位mビットに応答して全体ゲイン範囲を2m段階に増幅する相関二重サンプラと、
前記相関二重サンプラでサンプル増幅された信号を前記ゲイン制御信号の下位nビットに応答して2m個のサブゲイン範囲を2n段階に増幅するプログラマブルゲイン増幅器と、
前記プログラマブルゲイン増幅器から提供された信号をデジタルデータ信号にデジタイジングするアナログデジタル変換機と、を具備することを特徴とするアナログフロントエンド回路。 - 前記回路は、前記相関二重サンプラにオフセット補正信号を提供するためのデジタルアナログ変換機を更に具備することを特徴とする請求項21記載のアナログフロントエンド回路。
- 前記回路は、前記相関二重サンプラの前記イメージ信号入力端子をリセット周期時、クランピングするためのクランプ部を更に具備したことを特徴とする請求項21記載のアナログフロントエンド回路。
- 前記回路は、前記相関二重サンプラのフルスケールレベルシフティングのための低レベル、中レベル、及び高レベル基準信号をそれぞれ発生する基準信号発生器を更に具備することを特徴とする請求項21記載のアナログフロントエンド回路。
- 前記回路は、前記相関二重サンプラの第1及び第2サンプリングクロックが互いにオーバーラップされることを禁止するためのクロック発生器を含むことを特徴とする請求項21記載のアナログフロントエンド回路。
- 前記回路は、外部から提供された前記相関二重サンプラ及びプログラマブルゲイン増幅器のゲイン調整値、相関二重サンプラのフルスケール調整値、オフセット調整値、及び入力クランピングレベル調整値を保存し、これを各部に提供する制御部を含むことを特徴とする請求項21記載のアナログフロントエンド回路。
- 前記ゲイン制御信号は、6ビット乃至10ビットのうち、いずれか一つであることを特徴とする請求項21記載のアナログフロントエンド回路。
- 前記ゲイン制御信号は8ビットであり、mは2ビット、nは6ビットであることを特徴とする請求項21記載のアナログフロントエンド回路。
- カラーイメージセンサーからそれぞれ出力された複数のカラーイメージ信号のそれぞれを相関二重サンプリングし、k(=m+n、k、m、及びnは自然数)ビットのゲイン制御信号の上位mビットに応答して全体ゲイン範囲を2m段階に増幅する複数の相関二重サンプラと、
前記複数の相関二重サンプラでそれぞれサンプル増幅された信号を前記ゲイン制御信号の下位nビットに応答して2m 個のサブゲイン範囲のそれぞれを2n段階に増幅する複数のプログラマブルゲイン増幅器と、
前記複数のプログラマブルゲイン増幅器からそれぞれ出力された信号をマルチプレクシングするマルチプレクサと、
前記マルチプレクサから提供されたマルチプレクシングされた信号をデジタルデータ信号にデジタイジングするアナログデジタル変換機と、を具備することを特徴とするアナログフロントエンド回路。 - 被写体から反射された光をピックアップしてイメージ信号を出力するイメージセンサーと、
前記イメージセンサーから出力されたイメージ信号を相関二重サンプリングして、k(=m+n、k、m、及びnは自然数)ビットのゲイン制御信号の上位mビットに応答して全体ゲイン範囲を2m段階に増幅し、前記サンプル増幅された信号を前記ゲイン制御信号の下位nビットに応答して2m個のサブゲイン範囲のそれぞれを2n段階に増幅し、増幅された信号をデジタルデータ信号にデジタイジングするアナログフロントエンド回路と、
前記デジタルデータをデジタル映像処理するデジタル映像処理機と、
前記各部にタイミング信号を提供するタイミング制御器と、
前記各部を制御する制御部と、を具備することを特徴とするイメージピックアップ回路。
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KR102074948B1 (ko) * | 2013-07-19 | 2020-02-07 | 삼성전자 주식회사 | 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서 |
KR102196713B1 (ko) | 2014-04-21 | 2020-12-30 | 삼성전자주식회사 | 연산 메모리 장치, 이를 포함하는 이미지 센서 및 그 연산 메모리 장치의 동작 방법 |
KR101706283B1 (ko) * | 2015-09-04 | 2017-02-13 | 주식회사 씨자인 | 다중 입력 신호를 위한 아날로그-디지털 변환 장치 |
US10027295B2 (en) | 2016-03-30 | 2018-07-17 | Texas Instruments Incorporated | Common mode gain trimming for amplifier |
JP6699305B2 (ja) * | 2016-04-07 | 2020-05-27 | 株式会社リコー | 信号処理装置、光電変換素子、画像読取装置、画像形成装置及び信号処理方法 |
CN108337455B (zh) * | 2017-01-18 | 2022-03-11 | 三星电子株式会社 | 图像传感器 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100260421B1 (ko) | 1996-11-07 | 2000-07-01 | 윤종용 | 최종 중간 주파수 신호 포락선의 필드 동기화 코드에 응답하는정합필터를 구비한 디지털 수신기 |
US6499663B1 (en) * | 1997-11-04 | 2002-12-31 | Hitachi, Ltd. | Image input system |
US6529237B1 (en) * | 1997-12-02 | 2003-03-04 | Texas Instruments Incorporated | Complete CDS/PGA sample and hold amplifier |
US6650364B1 (en) * | 1998-05-08 | 2003-11-18 | Cirrus Logic, Inc. | Selectable threshold multimode gain control apparatus and method for setting mutually continuous analog, digital, and shutter gain levels |
US20020176009A1 (en) * | 1998-05-08 | 2002-11-28 | Johnson Sandra Marie | Image processor circuits, systems, and methods |
US6940548B2 (en) * | 1998-07-15 | 2005-09-06 | Texas Instruments Incorporated | Analog optical black clamping circuit for a charge coupled device having wide programmable gain range |
TW444436B (en) * | 1998-08-31 | 2001-07-01 | Exar Corp | Method and apparatus for performing analog to digital conversion |
JP3596307B2 (ja) | 1998-09-28 | 2004-12-02 | 日本ビクター株式会社 | 撮像装置 |
US6757018B1 (en) * | 1998-12-18 | 2004-06-29 | Agilent Technologies, Inc. | CMOS image sensor with pixel level gain control |
US6720999B1 (en) * | 1999-03-31 | 2004-04-13 | Cirrus Logic, Inc. | CCD imager analog processor systems and methods |
KR20000074616A (ko) * | 1999-05-24 | 2000-12-15 | 윤종용 | 스위치드 커패시터 기법을 이용한 이득 조절장치 |
JP2002158585A (ja) | 2000-11-16 | 2002-05-31 | Sony Corp | アナログフロントエンド回路 |
US6838787B2 (en) * | 2002-01-16 | 2005-01-04 | Eastman Kodak Company | Variable bandwidth correlated doubling sampling circuits for image sensors |
JP3621385B2 (ja) * | 2002-02-20 | 2005-02-16 | シャープ株式会社 | スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路 |
US7038720B2 (en) * | 2002-10-16 | 2006-05-02 | Exar Corporation | Pixel-by-pixel digital control of gain and offset correction for video imaging |
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