JP4421754B2 - 位相比較回路及びこの位相比較回路を用いたｐｌｌ回路並びにこのｐｌｌ回路を用いた振動子の駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、安定して位相差を検出する位相比較回路、及び発振周波数を高精度で制御できるようにした位相比較回路を用いたＰＬＬ回路並びにこのＰＬＬ回路を用いた振動子の駆動装置に関する。
【０００２】
【従来の技術】
従来の振動子を用いた駆動装置においては、前記振動子の駆動信号の周波数を振動子の共振周波数に一致させるのが一般的である。この場合、駆動周波数が変動しやすい前記共振周波数に追従するように、駆動制御系の回路にＰＬＬ（フェーズ・ロックド・ループ）が採用されており、例えば特願平１１−３１６６６７号に記載されている。
【０００３】
前記特願平１１−３１６６６７号に記載されたＰＬＬ回路では、振動子の駆動制御系が構成され、振動子から２系統の二値信号Ｄ1，Ｄ２が検出される。前記２系統の二値信号Ｄ1，Ｄ２は、電圧制御発振器（ＶＣＯ）から出力される発振信号を分周した参照信号ＤrefとＥＸｏｒ回路でそれぞれ比較される。前記ＥＸｏｒ回路は、前記二値信号Ｄ1，Ｄ２の周波数をそれぞれ逓数倍（例えば、２倍）した周波数からなるＥＸ１信号，ＥＸ２信号（位相差信号）を生成する。なお、前記ＥＸ１信号，ＥＸ２信号は、振動子がある回転系に置かれたときに、前記振動子に生じたコリオリ力を両信号間の位相差成分として含むものである。前記ＥＸ１信号，ＥＸ２信号は、加算器で加算された後にローパスフィルタ（積分平滑手段）で積分平滑されることにより、三角波状の制御電圧とされる。前記制御電圧は、電圧制御発振器（ＶＣＯ）に与えられ、これによりＶＣＯの発振周波数の調整が行われる。なお、振動子の駆動信号は、ドライブ手段において前記発振周波数に基づく正弦波状の信号として生成され、前記振動子に与えられる。
【０００４】
前記ＰＬＬ回路では、振動子の共振周波数が温度変化などに起因して変動すると、それに応じて前記制御電圧が増減させられる。すなわち、ＶＣＯの発振周波数が変動後の共振周波数に追従するように動作し、常にドライブ手段から出力される駆動信号の周波数が振動子の共振周波数にロックするように駆動される。
【０００５】
なお、前記ＥＸｏｒ回路で生成されたＥＸ１信号，ＥＸ２信号の一部は、他のローパスフィルタでそれぞれ積分平滑され、これらが差動増幅されることにより振動子に生じた角速度が検出される。
【０００６】
【発明が解決しようとする課題】
しかし、前記ローパスフィルタでは、ＥＸｏｒ回路で生成されたＥＸ１信号，ＥＸ２信号の振幅の基準（中心）が前記中点電位Ｖcc／２に一致するとは必ずしも限らない。
【０００７】
すなわち、ＰＬＬ回路内のＥＸｏｒ回路で比較される二値信号Ｄ１，Ｄ２の振幅の基準と前記参照信号Ｄrefの振幅の基準とが一致しない場合には、ＥＸ１信号，ＥＸ２信号の振幅の中心点が中点電位Ｖcc／２からずれる場合がある。
【０００８】
また前記ＥＸ１信号，ＥＸ２信号は、通常は電源電圧Ｖccの近傍までフルスイングするものであるが、わずかな温度変化などがあると前記ＥＸ１信号，ＥＸ２信号の振幅量に変動が生じやすくなる。
【０００９】
このような場合、前記ローパスフィルタでは、ＥＸ１信号，ＥＸ２信号の積分平滑化が不正確なものとなり、正しい制御電圧が生成されなくなる。よって、ＰＬＬが不安定となり、前記ＶＣＯの発振周波数並びに参照信号の周波数がずれるため、振動子を高精度で駆動することができなくなるという問題が生じる。
【００１０】
本発明は上記従来の問題を解決するためのものであり、位相比較後の信号の振幅変動を抑えた位相比較回路を提供することを目的としている。
【００１１】
また本発明は、ローパスフィルタで積分平滑する前の位相差信号（ＥＸ１，ＥＸ２信号）の振幅の変動を防止して、高精度で駆動できるようにした位相比較回路を用いたＰＬＬ回路を提供することを目的としている。
【００１２】
さらに本発明は、振動子の駆動信号の周波数が変動する振動子の共振周波数に高精度に追従することができるようにしたＰＬＬ回路を使用した振動子の駆動装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明は、入力される２つの二値信号間の位相差を検出する位相比較回路であって、
前記二値信号を逓数倍した信号を生成するＥＸｏｒ手段、前記逓数倍した信号が所定のしきい値を一の方向に越えたときに所定の上限電圧を出力する第1のバッファ手段、前記逓数倍した信号が所定のしきい値を他の方向に越えたときに所定の下限電圧を出力する第２のバッファ手段および前記逓数倍した信号の振幅に基づいて前記第1のバッファ手段と第2のバッファ手段との切り換えを行なう切換え手段とをそれぞれ備えた第１および第２の比較部と、
前記所定の上限電圧および下限電圧を生成する基準電圧生成手段と、
前記第１の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号と、前記第２の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号とを加算する加算手段と、前記両位相差信号を加算した信号を積分平滑して出力する積分平滑手段、とからなることを特徴とするものである。
【００１４】
上記発明では、位相差信号の振幅の立ち上がり時には第1のバッファ手段が上限電圧に設定し、振幅の立ち下がり時には第２のバッファ手段が下限電圧に設定するため、常に位相差信号を一定の振幅とすることができる。よって、積分平滑手段では、前記位相差信号に基き精度の高い制御信号を生成することができる。
【００１５】
また本発明は、基準となる参照信号に対し、第１の二値信号と第２の二値信号との間の位相差成分を制御信号として検出する位相比較回路と、前記制御信号に応じた発振周波数を出力する電圧制御発振器と、前記発振周波数を分周して前記参照信号を生成する分周手段とからなるＰＬＬ回路において、
前記位相比較回路が、前記第１又は第２の二値信号を逓数倍した信号を生成するＥＸｏｒ手段、前記逓数倍した信号が所定のしきい値を一の方向に越えたときに所定の上限電圧を出力する第1のバッファ手段、前記逓数倍した信号が所定のしきい値を他の方向に越えたときに所定の下限電圧を出力する第２のバッファ手段および前記逓数倍した信号の振幅に基づいて前記第1のバッファ手段と第2のバッファ手段との切り換えを行なう切換え手段とをそれぞれ備えた第１および第２の比較部と、
前記所定の上限電圧および下限電圧を生成する基準電圧生成手段と、
前記第１の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号と、前記第２の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号とを加算する加算手段と、からなることを特徴とするものである。
【００１６】
上記ＰＬＬ回路では、位相比較手段が第１の二値信号と第２の二値信号間の位相差成分を精度の高い制御信号として出力するため、電圧制御発振器の発振信号を分周して得られる参照信号を常に第１の二値信号（進み位相）と第２の二値信号（遅れ位相）の中点にロックさせることができる。すなわち、精度の高いＰＬＬ回路を構成することができる。
【００１７】
上記位相比較器およびこの位相比較器を用いたＰＬＬ回路では、前記第１のバッファ手段と第２のバッファ手段とが、プッシュプルの関係にあるものが好ましい。
【００１８】
上記構成では、第１のバッファ手段が二値信号の立ち上り時間を早め、第２のバッファ手段が二値信号の立ち下がり時間を早めることができる。このため、位相差信号を高速で切換えることができ、位相差信号の切換えエッジを正確な時間軸で設定することが可能となる。よって、ＰＬＬ回路内の各信号が高い精度で動作させることができる。
【００１９】
また上記位相比較器では、前記積分平滑手段が、所定の電位を基準に積分平滑されるものが好ましい。
【００２０】
所定の電位は中点電位が好ましく、例えば単一電源（電源電圧＝＋Ｖcc）の場合には＋Ｖcc／２ボルト、正負２電源（電源電圧＝±Ｖcc）の場合には０ボルトである。また電源の種類に拘わりなく任意の電圧値に設定することもできる。
【００２１】
上記構成では、常に積分平滑手段が所定の電源を基準として位相差信号が積分平滑されることとなるため、生成される制御電圧の安定度を高めることができる。
【００２２】
また振動子の駆動装置としては、振動子と、前記振動子から検出される２つの信号をそれぞれ第１および第２の二値信号に変換する二値化手段と、
基準となる参照信号に対し、前記第１の二値信号と前記第２の二値信号との間の位相差成分を制御信号として検出する位相比較回路、前記制御信号に基づく周波数からなる発振信号を出力する電圧制御発振器および前記発振信号を分周して所定の周波数からなる前記参照信号を生成する分周手段、とからなるＰＬＬ回路と、
前記振動子を駆動するための駆動信号を前記参照信号に基いて生成するドライブ手段と、からなる振動子の駆動装置において、
前記ＰＬＬ回路として、上記のＰＬＬ回路を用いることができる。
【００２３】
本振動子の駆動装置では、精度の高いＰＬＬ回路を用いることができるため、振動子を安定して駆動することができる。よって、精度の高い角速度を検出することができる。
【００２４】
【発明の実施の形態】
以下、本発明について図面を参照して説明する。
【００２５】
図１は本発明におけるＰＬＬ回路を使用した振動子の駆動装置の構成を示すブロック図である。
【００２６】
図１に示す振動子の駆動装置では、振動子１１を中心に、二値化手段１２Ａ，１２Ｂと、第１，第２の比較部１３Ａ，１３Ｂ及び加算手段１４並びに積分平滑手段（ローパスフィルタ（ＬＰＦ））１５とからなる位相比較回路、電圧制御発振器（ＶＣＯ）１６、分周手段１７，ドライブ手段１８などが設けられている。そして、前記第１，第２の比較部１３Ａ，１３Ｂ、加算手段１４、積分平滑手段１５、電圧制御発振器（ＶＣＯ）１６、分周手段１７により、ＰＬＬ（フェーズ・ロックド・ループ）回路が構成されている。またＰＬＬの外部には、前記第１，第２の比較部１３Ａ，１３Ｂに接続されるローパスフィルタ２１Ａ，２１Ｂと差動増幅手段２２が設けられ、これらにより出力手段が構成されている。
【００２７】
振動子１１は、圧電振動子または静電容量振動子などであり、長手方向に伸びる振動子１１の先端が３つに分岐形成された３脚音叉型である。前記振動子１１の脚の表面の縁部には、長手方向に沿って平行に伸びる一対の駆動電極１１ａ，１１ｂがそれぞれ形成され、振動子１１の裏面にも同様の検出電極１１ｃ，１１ｄが形成されている。なお、図１に示す振動子１１は、前記３脚のうち中央の脚の端面を示すものであり、他の左右の脚は省略されている。
【００２８】
前記振動子１１は、ドライブ手段１８から駆動電極１１ａ，１１ｂに所定の駆動信号ＳＤが与えられると、各脚の並び方向となる図示Ｘ方向に振動させられる。Ｘ方向に振動している振動子１１を長手方向の軸Ｏを中心とする回転系に置くと、前記振動子１１はコリオリ力に応じて図示Ｙ方向に歪み変形させられる。
【００２９】
二値化手段１２Ａ，１２Ｂは、振動子１１の前記検出電極１１ｃ，１１ｄから出力される正弦波状の出力信号Ｓ１，Ｓ２を所定のしきい値を基準に二値信号（第1の二値信号）Ｄ１と二値信号（第２の二値信号）Ｄ２に変換する。なお、コリオリ力が生じている場合には、前記出力信号Ｓ１，Ｓ２間および二値信号Ｄ１，Ｄ２間に同じ位相差が表れる。
【００３０】
前記第１，第２の比較部１３Ａ，１３Ｂは、前記二値信号Ｄ１，Ｄ２と分周手段１７から出力される参照信号Ｄrefとをそれぞれ位相比較し、コリオリ力に相当する位相差成分を位相差信号Ｓｐ１，Ｓｐ２として出力する。加算手段１４は、前記位相差信号Ｓｐ１と位相差信号Ｓｐ２とをアナログ的に加算する。そして、積分平滑手段１５は、前記位相差信号Ｓｐ１とＳｐ２とを加算した信号を積分平滑することにより、三角波状の制御信号Ｓｒを生成しＶＣＯ１６に出力する。
【００３１】
ＶＣＯ１６は、一定の自走周波数を有し、前記制御信号Ｓｒに基づく発振周波数を出力する。分周手段１７は、フリップフロリップで構成され、前記ＶＣＯ１６の発振周波数を振動子１１の駆動信号の周波数まで分周した参照信号Ｄrefを生成し、これをドライブ手段１８および前記第１，第２の比較部１３Ａ，１３Ｂに出力する。
【００３２】
ドライブ手段１８では、参照信号Ｄrefを正弦波状の信号に変換するとともに増幅し、振動子１１を駆動するための駆動信号ＳＤを生成する。そして、前記駆動信号ＳＤは、振動子１１の駆動電極１１ａ，１１ｂに与えられる。
【００３３】
ここでのＰＬＬ回路は、前記参照信号Ｄrefの位相が、二値信号Ｄ１とＤ２の位相差の中点に対して位相進みおよび位相遅れを生じさせないように制御される。すなわち、ＰＬＬ回路は前記参照信号Ｄrefの位相が進んでいるときには、ＶＣＯ１６の発振周波数を下げて位相を遅らせ、逆に参照信号Ｄrefの位相が遅れているときには発振周波数を上げて位相を進めるように動作する。そして、ＰＬＬ回路は、振動子１１の出力信号Ｓ１およびＳ２の位相差の中点を基準とする信号の周波数に対し、駆動信号ＳＤの周波数の位相差が零となるようにＶＣＯ１６の発振周波数を制御している。
【００３４】
なお、前記第１，第２の比較部１３Ａ，１３Ｂで生成された位相差信号Ｓｐ１，Ｓｐ２は、ローパスフィルタ２１Ａ，２１Ｂにおいてそれぞれ積分平滑され直流化される。差動増幅手段では、直流化された前記位相差信号Ｓｐ１，Ｓｐ２の各成分を差動増幅することにより、回転系に置かれた振動子１１に生じた角速度出力Ｖoutが検出される。
【００３５】
図２は本発明におけるＰＬＬ回路の位相比較回路の詳細を示す回路構成図、図３は二値信号Ｄ１，Ｄ２、参照信号Ｄref、信号ＥＸ１，ＥＸ２の関係を示すタイムチャート、図４は各信号のタイムチャートを示し、Ａは信号ＥＸ１、Ｂはレベル変換回路の出力ＶA2、Ｃはバッファ手段Ａ５の出力ＶP1、Ｄはバッファ手段Ａ６の出力ＶP2、Ｅは出力ＶP1と出力ＶP2を合成した位相差信号ＳＰ１である。なお、信号ＥＸ２側についても同様のタイムチャートとなる。
【００３６】
ＰＬＬ回路を構成する位相比較回路は、第１，第２の比較部１３Ａ，１３Ｂ、加算手段１４および積分平滑手段１５からなる。図２に示すように、前記第１，第２の比較部１３Ａ，１３Ｂは、ＥＸｏｒ回路Ａ１，Ｂ１、レベル変換回路Ａ２，Ｂ２、差動増幅回路Ａ３，Ｂ３、切換え回路Ａ４，Ｂ４、バッファ手段Ａ５，Ａ６，Ｂ５，Ｂ６、基準電圧生成手段Ｕ１および符号Ｕ２をはじめとする複数のカレントミラー回路から構成されている。
【００３７】
前記ＥＸｏｒ回路Ａ１，Ｂ１の入力端子には、図３に示すような二値信号（第１の二値信号）Ｄ１と二値信号（第２の二値信号）Ｄ２および参照信号Ｄrefが入力される。なお、参照信号Ｄrefは、前記二値信号Ｄ１と二値信号Ｄ２の位相差の中点から９０°位相が遅れた信号である。そして、前記ＥＸｏｒ回路Ａ１，Ｂ１の出力は、二値信号Ｄ１，Ｄ２をそれぞれ逓数倍（図３では２倍）した周波数からなる信号ＥＸ１，ＥＸ２となる。前記信号ＥＸ１，ＥＸ２および参照信号Ｄrefは、ともにＬレベル電位が０（Ｖ）、Ｈレベル電位が５（Ｖ）の信号である。
【００３８】
ＥＸｏｒ回路Ａ１側のレベル変換回路Ａ２は、抵抗Ｒ２，Ｒ３，Ｒ４およびトランジスタＱ５から構成されている。またレベル変換回路Ａ２の後段には、トランジスタＱ１，Ｑ２，Ｑ６、抵抗Ｒ７および切換え回路Ａ４から構成される差動増幅回路Ａ３が設けられている。前記切換え回路Ａ４は、一対のトランジスタＱ３，Ｑ４から構成され、前記差動増幅回路Ａ３の能動負荷となっている。一方のトランジスタＱ４のベース端子には、電源電圧Ｖccを抵抗Ｒ５と抵抗Ｒ６を抵抗分割して決定されるしきい値電圧Ｖａが印加されている。また他方のトランジスタＱ３のベース端子には、前記レベル変換回路Ａ２の出力が接続されている。
【００３９】
またカレントミラー回路Ｕ２は、トランジスタＱ６０，Ｑ６１、抵抗Ｒ２１，Ｒ２２と前記差動増幅回路Ａ３，Ｂ３を構成するトランジスタＱ６，Ｑ１８から構成されている。
【００４０】
前記切換え回路Ａ４の一方のトランジスタＱ４のコレクタ端子は、トランジスタＱ１０のコレクタ端子に接続されている。前記トランジスタＱ１０のベース端子には、トランジスタＱ１１のベース端子が接続されており、トランジスタＱ１０とトランジスタＱ１１とはカレントミラー回路を構成している。さらに前記トランジスタＱ１１のコレクタ端子は、トランジスタＱ７のコレクタ端子に接続され、前記トランジスタＱ７のベース端子は、バッファ手段Ａ５に接続されている。なお、前記トランジスタＱ７は、バッファ手段Ａ５のトランジスタＱ８，Ｑ９のベース端子に接続されており、これらによりカレントミラー回路が構成されている。
【００４１】
前記切換え回路Ａ４の他方のトランジスタＱ３のコレクタ端子は、トランジスタＱ２５のコレクタ端子に接続されている。トランジスタＱ２５はバッファ手段Ａ６に接続されており、トランジスタＱ２５のベース端子がバッファ手段Ａ５内のトランジスタＱ２３，Ｑ２４の各ベース端子に接続されており、これらはカレントミラー回路を構成している。
【００４２】
図２に示すように、前記バッファ手段Ａ５は、トランジスタＱ８と一対のＰＮＰ型トランジスタＱ１２，Ｑ１３からなる差動増幅回路と、一対のＮＰＮ型トランジスタＱ１６，Ｑ１７からなるカレントミラー回路とから構成されている。そして、前記差動増幅回路のトランジスタＱ１２のベース端子が入力部Ｔ１とされ、他方のトランジスタＱ１３のベース端子が出力部Ｐ１とされている。前記出力部Ｐ１のトランジスタＱ１３のベース端子には、トランジスタＱ９のコレクタ端子とトランジスタＱ１４のエミッタ端子が接続されている。トランジスタＱ９のエミッタ端子は電源電圧Ｖccに接続され、トランジスタＱ１４のコレクタ端子はグランドに接地されている。また前記バッファ手段Ａ６は、トランジスタＱ２３と一対のＮＰＮ型トランジスタＱ２０，Ｑ２１からなる差動増幅回路と、一対のＰＮＰ型トランジスタＱ１８，Ｑ１９からなるカレントミラー回路とから構成されている。
【００４３】
前記差動増幅回路のトランジスタＱ２０のベース端子が入力部Ｔ２とされ、他方のトランジスタＱ２１のベース端子が出力部Ｐ２とされている。前記出力部Ｐ２のトランジスタＱ１３のベース端子には、トランジスタＱ２２のエミッタ端子とトランジスタＱ２４のコレクタ端子が接続されている。トランジスタＱ２２のコレクタ端子は電源電圧Ｖccに接続され、トランジスタＱ２４のエミッタ端子はグランドに接地されている。
【００４４】
また基準電圧生成手段Ｕ１は、演算増幅手段３０と抵抗Ｒ３１，Ｒ３２，Ｒ３３から構成されている。前記各抵抗の値が、例えばＲ３１＝Ｒ３２＝２０（KΩ）、Ｒ３３＝８０（kΩ）とされ、演算増幅手段３０の非反転入力端子は中点電位Ｖcc／２＝２．５（Ｖ）に接続されているとすると、演算増幅手段３０の出力（上限電圧）Ｖ１はＶ１＝３（Ｖ）であり、抵抗Ｒ３２とＲ３３との接続部の出力（下限電圧）Ｖ２はＶ２＝２（Ｖ）である。
【００４５】
すなわち、この基準電圧生成手段Ｕ１は、上限電圧Ｖ１と下限電圧Ｖ２の生成を行なっている。前記上限電圧Ｖ１は、バッファ手段Ａ５の入力部Ｔ１（トランジスタＱ１２のベース端子）に接続されている。また下限電圧Ｖ２はバッファ手段Ａ６の入力部Ｔ２（トランジスタＱ２０のベース端子）に接続されている。
【００４６】
前記バッファ手段Ａ５の出力部とバッファ手段Ａ６の出力とは、抵抗Ｒ９およびＲ１０を介して接続され、これらの後段に設けられた積分平滑手段１５の抵抗Ｒ３４に接続されている。
【００４７】
一方、二値信号Ｄ２が入力されるＥＸｏｒ回路Ｂ１の後段には、上記同様の構成からなるレベル変換回路Ｂ２、差動増幅回路Ｂ３、切換え回路Ｂ４、バッファ手段Ｂ５，Ｂ６を有している。なお、バッファ手段Ｂ５のトランジスタＱ４２のベース端子が入力部Ｔ３、トランジスタＱ４３のベース端子が出力部Ｐ３、バッファ手段Ｂ６のトランジスタＱ５０のベース端子が入力部Ｔ４、トランジスタＱ５１の出力部がＰ４である。そして、前記入力部Ｔ３，Ｔ４には前記出力Ｖ１，Ｖ２がそれぞれ入力されており、出力部Ｐ３，Ｐ４は抵抗Ｒ１９と抵抗Ｒ２０で接続され、その接続点はこれらの後段に設けられた積分平滑手段１５の抵抗Ｒ３５に接続されている。
【００４８】
積分平滑手段１５は、演算増幅手段３１と前記抵抗Ｒ３４，Ｒ３５およびコンデンサＣより構成され、演算増幅手段３１の反転端子に前記抵抗Ｒ３４，Ｒ３５が接続され、且つ反転端子と出力端子との間にコンデンサＣが設けられている。そして、非反転端子には、中点電位Ｖcc／２が印加されている。なお、前記抵抗Ｒ３４と抵抗Ｒ３５は、位相差信号ＳＰ１とＳＰ２を加算する加算手段１４を構成している。
【００４９】
以下、本発明の動作について説明する。
前記信号ＥＸ１がＬレベル信号であるとき、トランジスタＱ５はＯＦＦ状態となるため、レベル変換回路Ａ２の出力ＶA2maxは、抵抗Ｒ２とＲ４の抵抗分割比で決定され、例えばＶA2max＝４（Ｖ）に設定される。またトランジスタＱ５のベース端子にＨレベルの信号ＥＸ１が与えられると、トランジスタＱ５がＯＮ状態に設定される。このため、レベル変換回路Ａ２の出力ＶA2minは、抵抗Ｒ３および抵抗Ｒ４による並列接続抵抗と抵抗Ｒ２との抵抗分割比で決定され、例えばＶA2min＝３（Ｖ）に設定される。すなわち、図４Ａ，Ｂに示すように、信号ＥＸ１の出力ＶA2の振幅が不安定な場合であっても、このレベル変換回路Ａ２では、振幅がＶA2minからＶA2maxの範囲でスイングする信号に変換する機能を有する。なお、レベル変換回路Ｂ２も同様の機能を有しており、信号ＥＸ２は振幅ＶA2minからＶA2maxの範囲でスイングする信号に変換させられる。
【００５０】
前記レベル変換回路Ａ２の出力ＶA2は、切換え手段Ａ４の一方のトランジスタＱ３のベース端子に入力される。一方、他方のトランジスタＱ４のベース端子に印加されるしきい値電圧Ｖａは、抵抗Ｒ５とＲ６によってＶａ＝（ＶA2max＋ＶA2min）／２に設定されており、上記の場合にはＶａ＝３．５（Ｖ）とされている。前記切換え手段Ａ４は、出力ＶA2としきい値電圧Ｖａの関係が、ＶA2＞ＶａのときにはトランジスタＱ３がＯＮ状態且つトランジスタＱ４がＯＦＦ状態となり、ＶA2＜ＶａのときにはトランジスタＱ３がＯＦＦ状態且つトランジスタＱ４がＯＮ状態となるように動作する。
【００５１】
また、カレントミラー回路Ｕ２では、入力側に流れる電流Ｉ１が、抵抗Ｒ２１と抵抗Ｒ２２により決定され、常に出力側となる差動増幅手段Ａ３とＢ３の入力側のトランジスタＱ６，Ｑ３６には電流Ｉ２，Ｉ３が流れている。なお、抵抗Ｒ８＝Ｒ１８、抵抗Ｒ７＝Ｒ１７に設定されており、Ｉ２＝Ｉ３となっている。
【００５２】
（ＶA2＜Ｖａ（ｔ０−ｔ１間，ｔ２−ｔ３間…）のとき）
信号ＥＸ１がＨレベル信号の場合（ｔ０−ｔ１間，ｔ２−ｔ３間…）、すなわちＶA2＜Ｖａのときには、切換え手段Ａ４のトランジスタＱ４がＯＮ状態、トランジスタＱ３がＯＦＦ状態に設定させられる。よって、差動増幅手段Ａ３の入力側のトランジスタＱ６に流れる電流Ｉ２と等しい電流が、トランジスタＱ１を介して切換え手段Ａ４のＱ４およびＱ１０に流れる。よって、トランジスタＱ１０，Ｑ１１によるカレントミラー回路およびトランジスタＱ７，Ｑ７，Ｑ８によるカレントミラー回路を介することにより、トランジスタＱ８，Ｑ９に電流が流れる。ここで、バッファ手段Ａ５の利得は１であり、出力部Ｐ１の電圧が入力部Ｔ１の電圧に一致するように動作するため、トランジスタＱ１３のベース電圧ＶP1（バッファ手段Ａ５の出力）は、トランジスタＱ１２のベース電圧である上限電圧Ｖ１に設定させられる（図４Ｄ参照）。
【００５３】
（ＶA2＞Ｖａ（ｔ１−ｔ２間，ｔ３−ｔ４間…）のとき）
信号ＥＸ１がＨレベル信号からＬレベル信号に変化した場合、すなわちＶA2＞Ｖａの場合には、切換え手段Ａ４のトランジスタＱ３がＯＮ状態、トランジスタＱ４がＯＦＦ状態に設定させられる。よって、差動増幅手段Ａ３の入力側のトランジスタＱ６に流れる電流Ｉ２と等しい電流が、トランジスタＱ１を介して切換え手段Ａ４のＱ３およびＱ２５に流れる。よって、トランジスタＱ２５，Ｑ２３，Ｑ２４によるカレントミラー回路により、トランジスタＱ２３，Ｑ２４に電流が流れる。ここでバッファ手段Ａ６は、出力部Ｐ２の電圧が入力部Ｔ２の電圧に一致するように動作するため、トランジスタＱ２１のベース電圧ＶP2（バッファ手段Ａ６の出力）はトランジスタＱ２０のベース電圧である下限電圧Ｖ２に設定させられる（図４Ｃ参照）。
【００５４】
よって、以上より位相差信号ＳＰ１の振幅方向のの誤差を小さくできる。
また上記ＶA2＜Ｖａの区間では、他方のトランジスタＱ３がＯＦＦ状態であり、バッファ手段Ａ６がＯＦＦ状態となるため、出力部Ｐ２はハイインピーダンス状態に設定される。よって、図４Ｃに示すように、バッファ手段Ａ５では、トランジスタＱ１３のベース電圧ＶP1を即座に上限電圧Ｖ１に設定させることができるが、ＶA2＞Ｖａとなった後に前記ベース電圧ＶP1を即座に下限電圧Ｖ２に設定することはできない。
【００５５】
一方、ＶA2＞Ｖａの区間では、他方のトランジスタＱ４はＯＦＦ状態であり、バッファ手段Ａ５がＯＦＦ状態となるため、出力部Ｐ１はハイインピーダンス状態に設定される。よって、図４Ｄに示すように、バッファ手段Ａ６では、出力であるトランジスタＱ２１のベース電圧ＶP2を即座に下限電圧Ｖ２（Ｌレベル信号）に設定させることができるが、ＶA2＜Ｖａとなった後に前記ベース電圧ＶP2を即座に上限電圧Ｖ１（Ｈレベル信号）に設定することはできない。これは、図４に示すように、バッファ手段Ａ５の出力ＶP1は、一般的に立ち上がり時間は早いが立ち下がり時間が遅くなる傾向を示し、バッファ手段Ａ６の出力ＶP2は、一般的に立ち下がり時間は早いが立ち上がり時間が遅いという傾向を示すことによる。
【００５６】
ここで、トランジスタＱ９とＱ２４およびトランジスタＱ１４とＱ２２とは互いにプッシュプルの関係となっている。これにより、信号ＥＸ１がＨレベル信号からＬレベル信号に切り換わった瞬間に、上限電圧Ｖ１に設定されていたバッファ手段Ａ５側のトランジスタＱ１３のベース電圧ＶP1が、抵抗Ｒ９，Ｒ１０およびＯＮ状態にあるバッファ手段Ａ６側のトランジスタＱ２４を介してグランドに接続させられる。また信号ＥＸ１がＬレベル信号からＨレベル信号に切り換わった瞬間に、下限電圧Ｖ２に設定されていたバッファ手段Ａ６側のトランジスタＱ２１のベース電圧ＶP2が、抵抗Ｒ１０，Ｒ９およびＯＮ状態にあるバッファ手段Ａ５側のトランジスタＱ１７を介してグランドに接続させられる。
【００５７】
よって、トランジスタＱ１４のエミッタ−コレクタ間はハイインピーダンス状態であるため、積分平滑手段１５に入力される抵抗Ｒ３４と抵抗Ｒ９，Ｒ１０との関係を、Ｒ３４＞＞Ｒ９，Ｒ１０に設定しておくことにより、位相差信号ＳＰ１の立ち上がり時間および立ち下がり時間を短く設定することができる。すなわち、図４Ｃ，ＤおよびＥに示すように、位相差信号ＳＰ１は、立ち上がりエッジをバッファ手段Ａ５のトランジスタＱ１３のベース電圧ＶP1で設定することができ、立ち下がりエッジをバッファ手段Ａ６のトランジスタＱ２１のベース電圧ＶP2で設定することができる。これにより、切換えエッジに鈍りが生じることなく、信号の切換えを高速で行なうことが可能となる。
【００５８】
なお、以上のことは信号ＥＸ２側についても同様であり、バッファ手段Ｂ５，Ｂ６の出力を合成して生成される位相差信号ＳＰ２を、信号EＸ２に応じて即座に切り換わる信号とすることができる。
【００５９】
よって、上記位相差信号ＳＰ１，ＳＰ２は、ともに立ち上がり時間、および立ち下がり時間の早い信号とすることができるため、時間軸方向の誤差を小さくできる。
【００６０】
また、上記においては位相差信号ＳＰ１，ＳＰ２は、ともに振幅の上限値が前記上限電圧Ｖ１により決定され、振幅の下限値が下限電圧Ｖ２によって決定される。そして、このときの振幅の基準は、（Ｖ１＋Ｖ２）／２で決定することができ、例えば、Ｖ１＝３（Ｖ），Ｖ２＝２（Ｖ）の場合には（Ｖ１＋Ｖ２）／２＝２．５（Ｖ）となり、これは中点電位Ｖcc／２と等しくなる。すなわち、位相差信号ＳＰ１，ＳＰ２は、中点電位Ｖcc／２を基準に正負双方向に等しい振幅量でスイングする信号とすることができる。このため、積分平滑後の信号に含まれる誤差を少なくすることができる。
【００６１】
また、上記バッファ手段Ａ５とＢ５、およびバッファ手段Ａ６とＢ６とは、その構造上ＰＮＰ型のトランジスタとＮＰＮ型のトランジスタとが、互いに逆となる組み合せで構成されている。このため、温度特性により生じるオフセット電圧が、例えばバッファ手段Ａ５，Ａ６の位相差信号ＳＰ１において正方向に発生するとき、バッファ手段Ｂ６，Ｂ６の位相差信号ＳＰ２においては負方向に発生させることが可能となる。すなわち、位相差信号ＳＰ１とＳＰ２では、発生するオフセットを互いに逆方向とすることが可能となる。
【００６２】
このため、位相差信号ＳＰ１，ＳＰ２を加算手段１４で加算した後に積分平滑手段１５で積分平滑すると、前記位相差信号ＳＰ１に重畳されているオフセット量と位相差信号ＳＰ２側に重畳されているオフセット量とを互いに相殺することが可能となる。よって、温度変化によるオフセットの影響を少なくした制御信号Ｓrを生成することがきる。
【００６３】
位相差信号ＳＰ１，ＳＰ２は、ともにＬレベルが下限電圧Ｖ２（＝２Ｖ）、Ｈレベルが上限電圧Ｖ１（＝３Ｖ）の振幅でスイングする信号として生成され、それぞれ抵抗Ｒ３４，Ｒ３５からなる加算手段１４を介して積分平滑手段１５に入力される。また積分平滑手段１５の非反転端子には、中点電位Ｖcc／２＝２．５（Ｖ）が与えられている。すなわち、この積分平滑手段１５は、中点電位Ｖcc／２を基準に前記位相差信号ＳＰ１，ＳＰ２のを加算した信号が積分平滑される。
【００６４】
そして、前記二値信号Ｄ１とＤ２の間に正方向の位相差がある場合には、すなわち振動子に正方向のコリオリ力が生じている場合には、制御信号Ｓｒは中点電位Ｖcc／２以上の電圧として出力され、負方向のコリオリ力が生じている場合には中点電位Ｖcc／２以下の電圧として出力される。そして、ＶＣＯ１６は、この制御電圧Ｓｒに基づき精度の高い発振周波数を出力することができる。
【００６５】
よって、このＰＬＬ回路では、参照信号Ｄrefを出力信号Ｄ１とＤ２の位相差の中点に追従させることができる。よって、この振動子の駆動回路では、駆動信号ＳＤを振動子１１の共振周波数にロックさせることができるため、振動子の駆動制御系を安定駆動させることが可能となる。
【００６６】
【発明の効果】
以上説明した本発明によれば、位相比較回路では位相差信号を正確な振幅幅でスイングさせることができる。
【００６７】
また位相比較回路を用いたＰＬＬ回路では、ＶＣＯの制御信号を高い精度で生成することができるため、ＰＬＬ回路の安定性を高めることができる。
【００６８】
さらにＰＬＬ回路を使用した振動子の駆動装置では、振動子の共振周波数に高精度に追従することができる。
【図面の簡単な説明】
【図１】本発明におけるＰＬＬ回路を使用した振動子の駆動装置の構成を示すブロック図、
【図２】本発明におけるＰＬＬ回路の位相比較手段の詳細を示す回路構成図、
【図３】二値信号Ｄ１，Ｄ２、参照信号Ｄref、位相差信号ＥＸ１，ＥＸ２の関係を示すタイムチャート、
【図４】各信号のタイムチャートを示し、Ａは信号ＥＸ１、Ｂはレベル変換回路の出力ＶA2、Ｃはバッファ手段Ａ５の出力ＶP1、Ｄはバッファ手段Ａ６の出力ＶP2、Ｅは出力ＶP1と出力ＶP2を合成した位相差信号ＳＰ１、
【符号の説明】
１１ 振動子
１２Ａ，１２Ｂ 二値化手段
１３Ａ 第1の比較部
１３Ｂ 第２の比較部
１４ 加算手段
１５ 積分平滑手段（ローパスフィルタ）
１６ 電圧制御発振器（ＶＣＯ）
１７ 分周手段
１８ ドライブ手段
Ａ１，Ｂ１ ＥＸｏｒ回路
Ａ２，Ｂ２ レベル変換回路
Ａ３，Ｂ３ 差動増幅回路
Ａ４，Ｂ４ 切換え回路
Ａ５，Ｂ５，Ａ６，Ｂ６ バッファ手段
Ｕ１ 基準電圧生成手段
Ｕ２ カレントミラー回路
Ｓ１，Ｓ２ 振動子の出力信号
Ｄ１，Ｄ２ 振動子の出力信号を二値化処理した二値信号
ＥＸ１，ＥＸ２ 二値信号の周波数をそれぞれ逓数倍した信号
Ｄref 参照信号
ＳＤ ドライブ信号
ＳＰ１，ＳＰ２ 位相差信号
Ｓr 制御信号
Ｖ１ 上限電圧
Ｖ２ 下限電圧
Ｖａ しきい値
ＶP1 バッファ手段Ａ５の出力（ベース電圧）
ＶP2 バッファ手段Ａ６の出力（ベース電圧）
Ｖcc 電源電圧
Ｖcc／２ 中点電位
【発明の属する技術分野】
本発明は、安定して位相差を検出する位相比較回路、及び発振周波数を高精度で制御できるようにした位相比較回路を用いたＰＬＬ回路並びにこのＰＬＬ回路を用いた振動子の駆動装置に関する。
【０００２】
【従来の技術】
従来の振動子を用いた駆動装置においては、前記振動子の駆動信号の周波数を振動子の共振周波数に一致させるのが一般的である。この場合、駆動周波数が変動しやすい前記共振周波数に追従するように、駆動制御系の回路にＰＬＬ（フェーズ・ロックド・ループ）が採用されており、例えば特願平１１−３１６６６７号に記載されている。
【０００３】
前記特願平１１−３１６６６７号に記載されたＰＬＬ回路では、振動子の駆動制御系が構成され、振動子から２系統の二値信号Ｄ1，Ｄ２が検出される。前記２系統の二値信号Ｄ1，Ｄ２は、電圧制御発振器（ＶＣＯ）から出力される発振信号を分周した参照信号ＤrefとＥＸｏｒ回路でそれぞれ比較される。前記ＥＸｏｒ回路は、前記二値信号Ｄ1，Ｄ２の周波数をそれぞれ逓数倍（例えば、２倍）した周波数からなるＥＸ１信号，ＥＸ２信号（位相差信号）を生成する。なお、前記ＥＸ１信号，ＥＸ２信号は、振動子がある回転系に置かれたときに、前記振動子に生じたコリオリ力を両信号間の位相差成分として含むものである。前記ＥＸ１信号，ＥＸ２信号は、加算器で加算された後にローパスフィルタ（積分平滑手段）で積分平滑されることにより、三角波状の制御電圧とされる。前記制御電圧は、電圧制御発振器（ＶＣＯ）に与えられ、これによりＶＣＯの発振周波数の調整が行われる。なお、振動子の駆動信号は、ドライブ手段において前記発振周波数に基づく正弦波状の信号として生成され、前記振動子に与えられる。
【０００４】
前記ＰＬＬ回路では、振動子の共振周波数が温度変化などに起因して変動すると、それに応じて前記制御電圧が増減させられる。すなわち、ＶＣＯの発振周波数が変動後の共振周波数に追従するように動作し、常にドライブ手段から出力される駆動信号の周波数が振動子の共振周波数にロックするように駆動される。
【０００５】
なお、前記ＥＸｏｒ回路で生成されたＥＸ１信号，ＥＸ２信号の一部は、他のローパスフィルタでそれぞれ積分平滑され、これらが差動増幅されることにより振動子に生じた角速度が検出される。
【０００６】
【発明が解決しようとする課題】
しかし、前記ローパスフィルタでは、ＥＸｏｒ回路で生成されたＥＸ１信号，ＥＸ２信号の振幅の基準（中心）が前記中点電位Ｖcc／２に一致するとは必ずしも限らない。
【０００７】
すなわち、ＰＬＬ回路内のＥＸｏｒ回路で比較される二値信号Ｄ１，Ｄ２の振幅の基準と前記参照信号Ｄrefの振幅の基準とが一致しない場合には、ＥＸ１信号，ＥＸ２信号の振幅の中心点が中点電位Ｖcc／２からずれる場合がある。
【０００８】
また前記ＥＸ１信号，ＥＸ２信号は、通常は電源電圧Ｖccの近傍までフルスイングするものであるが、わずかな温度変化などがあると前記ＥＸ１信号，ＥＸ２信号の振幅量に変動が生じやすくなる。
【０００９】
このような場合、前記ローパスフィルタでは、ＥＸ１信号，ＥＸ２信号の積分平滑化が不正確なものとなり、正しい制御電圧が生成されなくなる。よって、ＰＬＬが不安定となり、前記ＶＣＯの発振周波数並びに参照信号の周波数がずれるため、振動子を高精度で駆動することができなくなるという問題が生じる。
【００１０】
本発明は上記従来の問題を解決するためのものであり、位相比較後の信号の振幅変動を抑えた位相比較回路を提供することを目的としている。
【００１１】
また本発明は、ローパスフィルタで積分平滑する前の位相差信号（ＥＸ１，ＥＸ２信号）の振幅の変動を防止して、高精度で駆動できるようにした位相比較回路を用いたＰＬＬ回路を提供することを目的としている。
【００１２】
さらに本発明は、振動子の駆動信号の周波数が変動する振動子の共振周波数に高精度に追従することができるようにしたＰＬＬ回路を使用した振動子の駆動装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明は、入力される２つの二値信号間の位相差を検出する位相比較回路であって、
前記二値信号を逓数倍した信号を生成するＥＸｏｒ手段、前記逓数倍した信号が所定のしきい値を一の方向に越えたときに所定の上限電圧を出力する第1のバッファ手段、前記逓数倍した信号が所定のしきい値を他の方向に越えたときに所定の下限電圧を出力する第２のバッファ手段および前記逓数倍した信号の振幅に基づいて前記第1のバッファ手段と第2のバッファ手段との切り換えを行なう切換え手段とをそれぞれ備えた第１および第２の比較部と、
前記所定の上限電圧および下限電圧を生成する基準電圧生成手段と、
前記第１の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号と、前記第２の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号とを加算する加算手段と、前記両位相差信号を加算した信号を積分平滑して出力する積分平滑手段、とからなることを特徴とするものである。
【００１４】
上記発明では、位相差信号の振幅の立ち上がり時には第1のバッファ手段が上限電圧に設定し、振幅の立ち下がり時には第２のバッファ手段が下限電圧に設定するため、常に位相差信号を一定の振幅とすることができる。よって、積分平滑手段では、前記位相差信号に基き精度の高い制御信号を生成することができる。
【００１５】
また本発明は、基準となる参照信号に対し、第１の二値信号と第２の二値信号との間の位相差成分を制御信号として検出する位相比較回路と、前記制御信号に応じた発振周波数を出力する電圧制御発振器と、前記発振周波数を分周して前記参照信号を生成する分周手段とからなるＰＬＬ回路において、
前記位相比較回路が、前記第１又は第２の二値信号を逓数倍した信号を生成するＥＸｏｒ手段、前記逓数倍した信号が所定のしきい値を一の方向に越えたときに所定の上限電圧を出力する第1のバッファ手段、前記逓数倍した信号が所定のしきい値を他の方向に越えたときに所定の下限電圧を出力する第２のバッファ手段および前記逓数倍した信号の振幅に基づいて前記第1のバッファ手段と第2のバッファ手段との切り換えを行なう切換え手段とをそれぞれ備えた第１および第２の比較部と、
前記所定の上限電圧および下限電圧を生成する基準電圧生成手段と、
前記第１の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号と、前記第２の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号とを加算する加算手段と、からなることを特徴とするものである。
【００１６】
上記ＰＬＬ回路では、位相比較手段が第１の二値信号と第２の二値信号間の位相差成分を精度の高い制御信号として出力するため、電圧制御発振器の発振信号を分周して得られる参照信号を常に第１の二値信号（進み位相）と第２の二値信号（遅れ位相）の中点にロックさせることができる。すなわち、精度の高いＰＬＬ回路を構成することができる。
【００１７】
上記位相比較器およびこの位相比較器を用いたＰＬＬ回路では、前記第１のバッファ手段と第２のバッファ手段とが、プッシュプルの関係にあるものが好ましい。
【００１８】
上記構成では、第１のバッファ手段が二値信号の立ち上り時間を早め、第２のバッファ手段が二値信号の立ち下がり時間を早めることができる。このため、位相差信号を高速で切換えることができ、位相差信号の切換えエッジを正確な時間軸で設定することが可能となる。よって、ＰＬＬ回路内の各信号が高い精度で動作させることができる。
【００１９】
また上記位相比較器では、前記積分平滑手段が、所定の電位を基準に積分平滑されるものが好ましい。
【００２０】
所定の電位は中点電位が好ましく、例えば単一電源（電源電圧＝＋Ｖcc）の場合には＋Ｖcc／２ボルト、正負２電源（電源電圧＝±Ｖcc）の場合には０ボルトである。また電源の種類に拘わりなく任意の電圧値に設定することもできる。
【００２１】
上記構成では、常に積分平滑手段が所定の電源を基準として位相差信号が積分平滑されることとなるため、生成される制御電圧の安定度を高めることができる。
【００２２】
また振動子の駆動装置としては、振動子と、前記振動子から検出される２つの信号をそれぞれ第１および第２の二値信号に変換する二値化手段と、
基準となる参照信号に対し、前記第１の二値信号と前記第２の二値信号との間の位相差成分を制御信号として検出する位相比較回路、前記制御信号に基づく周波数からなる発振信号を出力する電圧制御発振器および前記発振信号を分周して所定の周波数からなる前記参照信号を生成する分周手段、とからなるＰＬＬ回路と、
前記振動子を駆動するための駆動信号を前記参照信号に基いて生成するドライブ手段と、からなる振動子の駆動装置において、
前記ＰＬＬ回路として、上記のＰＬＬ回路を用いることができる。
【００２３】
本振動子の駆動装置では、精度の高いＰＬＬ回路を用いることができるため、振動子を安定して駆動することができる。よって、精度の高い角速度を検出することができる。
【００２４】
【発明の実施の形態】
以下、本発明について図面を参照して説明する。
【００２５】
図１は本発明におけるＰＬＬ回路を使用した振動子の駆動装置の構成を示すブロック図である。
【００２６】
図１に示す振動子の駆動装置では、振動子１１を中心に、二値化手段１２Ａ，１２Ｂと、第１，第２の比較部１３Ａ，１３Ｂ及び加算手段１４並びに積分平滑手段（ローパスフィルタ（ＬＰＦ））１５とからなる位相比較回路、電圧制御発振器（ＶＣＯ）１６、分周手段１７，ドライブ手段１８などが設けられている。そして、前記第１，第２の比較部１３Ａ，１３Ｂ、加算手段１４、積分平滑手段１５、電圧制御発振器（ＶＣＯ）１６、分周手段１７により、ＰＬＬ（フェーズ・ロックド・ループ）回路が構成されている。またＰＬＬの外部には、前記第１，第２の比較部１３Ａ，１３Ｂに接続されるローパスフィルタ２１Ａ，２１Ｂと差動増幅手段２２が設けられ、これらにより出力手段が構成されている。
【００２７】
振動子１１は、圧電振動子または静電容量振動子などであり、長手方向に伸びる振動子１１の先端が３つに分岐形成された３脚音叉型である。前記振動子１１の脚の表面の縁部には、長手方向に沿って平行に伸びる一対の駆動電極１１ａ，１１ｂがそれぞれ形成され、振動子１１の裏面にも同様の検出電極１１ｃ，１１ｄが形成されている。なお、図１に示す振動子１１は、前記３脚のうち中央の脚の端面を示すものであり、他の左右の脚は省略されている。
【００２８】
前記振動子１１は、ドライブ手段１８から駆動電極１１ａ，１１ｂに所定の駆動信号ＳＤが与えられると、各脚の並び方向となる図示Ｘ方向に振動させられる。Ｘ方向に振動している振動子１１を長手方向の軸Ｏを中心とする回転系に置くと、前記振動子１１はコリオリ力に応じて図示Ｙ方向に歪み変形させられる。
【００２９】
二値化手段１２Ａ，１２Ｂは、振動子１１の前記検出電極１１ｃ，１１ｄから出力される正弦波状の出力信号Ｓ１，Ｓ２を所定のしきい値を基準に二値信号（第1の二値信号）Ｄ１と二値信号（第２の二値信号）Ｄ２に変換する。なお、コリオリ力が生じている場合には、前記出力信号Ｓ１，Ｓ２間および二値信号Ｄ１，Ｄ２間に同じ位相差が表れる。
【００３０】
前記第１，第２の比較部１３Ａ，１３Ｂは、前記二値信号Ｄ１，Ｄ２と分周手段１７から出力される参照信号Ｄrefとをそれぞれ位相比較し、コリオリ力に相当する位相差成分を位相差信号Ｓｐ１，Ｓｐ２として出力する。加算手段１４は、前記位相差信号Ｓｐ１と位相差信号Ｓｐ２とをアナログ的に加算する。そして、積分平滑手段１５は、前記位相差信号Ｓｐ１とＳｐ２とを加算した信号を積分平滑することにより、三角波状の制御信号Ｓｒを生成しＶＣＯ１６に出力する。
【００３１】
ＶＣＯ１６は、一定の自走周波数を有し、前記制御信号Ｓｒに基づく発振周波数を出力する。分周手段１７は、フリップフロリップで構成され、前記ＶＣＯ１６の発振周波数を振動子１１の駆動信号の周波数まで分周した参照信号Ｄrefを生成し、これをドライブ手段１８および前記第１，第２の比較部１３Ａ，１３Ｂに出力する。
【００３２】
ドライブ手段１８では、参照信号Ｄrefを正弦波状の信号に変換するとともに増幅し、振動子１１を駆動するための駆動信号ＳＤを生成する。そして、前記駆動信号ＳＤは、振動子１１の駆動電極１１ａ，１１ｂに与えられる。
【００３３】
ここでのＰＬＬ回路は、前記参照信号Ｄrefの位相が、二値信号Ｄ１とＤ２の位相差の中点に対して位相進みおよび位相遅れを生じさせないように制御される。すなわち、ＰＬＬ回路は前記参照信号Ｄrefの位相が進んでいるときには、ＶＣＯ１６の発振周波数を下げて位相を遅らせ、逆に参照信号Ｄrefの位相が遅れているときには発振周波数を上げて位相を進めるように動作する。そして、ＰＬＬ回路は、振動子１１の出力信号Ｓ１およびＳ２の位相差の中点を基準とする信号の周波数に対し、駆動信号ＳＤの周波数の位相差が零となるようにＶＣＯ１６の発振周波数を制御している。
【００３４】
なお、前記第１，第２の比較部１３Ａ，１３Ｂで生成された位相差信号Ｓｐ１，Ｓｐ２は、ローパスフィルタ２１Ａ，２１Ｂにおいてそれぞれ積分平滑され直流化される。差動増幅手段では、直流化された前記位相差信号Ｓｐ１，Ｓｐ２の各成分を差動増幅することにより、回転系に置かれた振動子１１に生じた角速度出力Ｖoutが検出される。
【００３５】
図２は本発明におけるＰＬＬ回路の位相比較回路の詳細を示す回路構成図、図３は二値信号Ｄ１，Ｄ２、参照信号Ｄref、信号ＥＸ１，ＥＸ２の関係を示すタイムチャート、図４は各信号のタイムチャートを示し、Ａは信号ＥＸ１、Ｂはレベル変換回路の出力ＶA2、Ｃはバッファ手段Ａ５の出力ＶP1、Ｄはバッファ手段Ａ６の出力ＶP2、Ｅは出力ＶP1と出力ＶP2を合成した位相差信号ＳＰ１である。なお、信号ＥＸ２側についても同様のタイムチャートとなる。
【００３６】
ＰＬＬ回路を構成する位相比較回路は、第１，第２の比較部１３Ａ，１３Ｂ、加算手段１４および積分平滑手段１５からなる。図２に示すように、前記第１，第２の比較部１３Ａ，１３Ｂは、ＥＸｏｒ回路Ａ１，Ｂ１、レベル変換回路Ａ２，Ｂ２、差動増幅回路Ａ３，Ｂ３、切換え回路Ａ４，Ｂ４、バッファ手段Ａ５，Ａ６，Ｂ５，Ｂ６、基準電圧生成手段Ｕ１および符号Ｕ２をはじめとする複数のカレントミラー回路から構成されている。
【００３７】
前記ＥＸｏｒ回路Ａ１，Ｂ１の入力端子には、図３に示すような二値信号（第１の二値信号）Ｄ１と二値信号（第２の二値信号）Ｄ２および参照信号Ｄrefが入力される。なお、参照信号Ｄrefは、前記二値信号Ｄ１と二値信号Ｄ２の位相差の中点から９０°位相が遅れた信号である。そして、前記ＥＸｏｒ回路Ａ１，Ｂ１の出力は、二値信号Ｄ１，Ｄ２をそれぞれ逓数倍（図３では２倍）した周波数からなる信号ＥＸ１，ＥＸ２となる。前記信号ＥＸ１，ＥＸ２および参照信号Ｄrefは、ともにＬレベル電位が０（Ｖ）、Ｈレベル電位が５（Ｖ）の信号である。
【００３８】
ＥＸｏｒ回路Ａ１側のレベル変換回路Ａ２は、抵抗Ｒ２，Ｒ３，Ｒ４およびトランジスタＱ５から構成されている。またレベル変換回路Ａ２の後段には、トランジスタＱ１，Ｑ２，Ｑ６、抵抗Ｒ７および切換え回路Ａ４から構成される差動増幅回路Ａ３が設けられている。前記切換え回路Ａ４は、一対のトランジスタＱ３，Ｑ４から構成され、前記差動増幅回路Ａ３の能動負荷となっている。一方のトランジスタＱ４のベース端子には、電源電圧Ｖccを抵抗Ｒ５と抵抗Ｒ６を抵抗分割して決定されるしきい値電圧Ｖａが印加されている。また他方のトランジスタＱ３のベース端子には、前記レベル変換回路Ａ２の出力が接続されている。
【００３９】
またカレントミラー回路Ｕ２は、トランジスタＱ６０，Ｑ６１、抵抗Ｒ２１，Ｒ２２と前記差動増幅回路Ａ３，Ｂ３を構成するトランジスタＱ６，Ｑ１８から構成されている。
【００４０】
前記切換え回路Ａ４の一方のトランジスタＱ４のコレクタ端子は、トランジスタＱ１０のコレクタ端子に接続されている。前記トランジスタＱ１０のベース端子には、トランジスタＱ１１のベース端子が接続されており、トランジスタＱ１０とトランジスタＱ１１とはカレントミラー回路を構成している。さらに前記トランジスタＱ１１のコレクタ端子は、トランジスタＱ７のコレクタ端子に接続され、前記トランジスタＱ７のベース端子は、バッファ手段Ａ５に接続されている。なお、前記トランジスタＱ７は、バッファ手段Ａ５のトランジスタＱ８，Ｑ９のベース端子に接続されており、これらによりカレントミラー回路が構成されている。
【００４１】
前記切換え回路Ａ４の他方のトランジスタＱ３のコレクタ端子は、トランジスタＱ２５のコレクタ端子に接続されている。トランジスタＱ２５はバッファ手段Ａ６に接続されており、トランジスタＱ２５のベース端子がバッファ手段Ａ５内のトランジスタＱ２３，Ｑ２４の各ベース端子に接続されており、これらはカレントミラー回路を構成している。
【００４２】
図２に示すように、前記バッファ手段Ａ５は、トランジスタＱ８と一対のＰＮＰ型トランジスタＱ１２，Ｑ１３からなる差動増幅回路と、一対のＮＰＮ型トランジスタＱ１６，Ｑ１７からなるカレントミラー回路とから構成されている。そして、前記差動増幅回路のトランジスタＱ１２のベース端子が入力部Ｔ１とされ、他方のトランジスタＱ１３のベース端子が出力部Ｐ１とされている。前記出力部Ｐ１のトランジスタＱ１３のベース端子には、トランジスタＱ９のコレクタ端子とトランジスタＱ１４のエミッタ端子が接続されている。トランジスタＱ９のエミッタ端子は電源電圧Ｖccに接続され、トランジスタＱ１４のコレクタ端子はグランドに接地されている。また前記バッファ手段Ａ６は、トランジスタＱ２３と一対のＮＰＮ型トランジスタＱ２０，Ｑ２１からなる差動増幅回路と、一対のＰＮＰ型トランジスタＱ１８，Ｑ１９からなるカレントミラー回路とから構成されている。
【００４３】
前記差動増幅回路のトランジスタＱ２０のベース端子が入力部Ｔ２とされ、他方のトランジスタＱ２１のベース端子が出力部Ｐ２とされている。前記出力部Ｐ２のトランジスタＱ１３のベース端子には、トランジスタＱ２２のエミッタ端子とトランジスタＱ２４のコレクタ端子が接続されている。トランジスタＱ２２のコレクタ端子は電源電圧Ｖccに接続され、トランジスタＱ２４のエミッタ端子はグランドに接地されている。
【００４４】
また基準電圧生成手段Ｕ１は、演算増幅手段３０と抵抗Ｒ３１，Ｒ３２，Ｒ３３から構成されている。前記各抵抗の値が、例えばＲ３１＝Ｒ３２＝２０（KΩ）、Ｒ３３＝８０（kΩ）とされ、演算増幅手段３０の非反転入力端子は中点電位Ｖcc／２＝２．５（Ｖ）に接続されているとすると、演算増幅手段３０の出力（上限電圧）Ｖ１はＶ１＝３（Ｖ）であり、抵抗Ｒ３２とＲ３３との接続部の出力（下限電圧）Ｖ２はＶ２＝２（Ｖ）である。
【００４５】
すなわち、この基準電圧生成手段Ｕ１は、上限電圧Ｖ１と下限電圧Ｖ２の生成を行なっている。前記上限電圧Ｖ１は、バッファ手段Ａ５の入力部Ｔ１（トランジスタＱ１２のベース端子）に接続されている。また下限電圧Ｖ２はバッファ手段Ａ６の入力部Ｔ２（トランジスタＱ２０のベース端子）に接続されている。
【００４６】
前記バッファ手段Ａ５の出力部とバッファ手段Ａ６の出力とは、抵抗Ｒ９およびＲ１０を介して接続され、これらの後段に設けられた積分平滑手段１５の抵抗Ｒ３４に接続されている。
【００４７】
一方、二値信号Ｄ２が入力されるＥＸｏｒ回路Ｂ１の後段には、上記同様の構成からなるレベル変換回路Ｂ２、差動増幅回路Ｂ３、切換え回路Ｂ４、バッファ手段Ｂ５，Ｂ６を有している。なお、バッファ手段Ｂ５のトランジスタＱ４２のベース端子が入力部Ｔ３、トランジスタＱ４３のベース端子が出力部Ｐ３、バッファ手段Ｂ６のトランジスタＱ５０のベース端子が入力部Ｔ４、トランジスタＱ５１の出力部がＰ４である。そして、前記入力部Ｔ３，Ｔ４には前記出力Ｖ１，Ｖ２がそれぞれ入力されており、出力部Ｐ３，Ｐ４は抵抗Ｒ１９と抵抗Ｒ２０で接続され、その接続点はこれらの後段に設けられた積分平滑手段１５の抵抗Ｒ３５に接続されている。
【００４８】
積分平滑手段１５は、演算増幅手段３１と前記抵抗Ｒ３４，Ｒ３５およびコンデンサＣより構成され、演算増幅手段３１の反転端子に前記抵抗Ｒ３４，Ｒ３５が接続され、且つ反転端子と出力端子との間にコンデンサＣが設けられている。そして、非反転端子には、中点電位Ｖcc／２が印加されている。なお、前記抵抗Ｒ３４と抵抗Ｒ３５は、位相差信号ＳＰ１とＳＰ２を加算する加算手段１４を構成している。
【００４９】
以下、本発明の動作について説明する。
前記信号ＥＸ１がＬレベル信号であるとき、トランジスタＱ５はＯＦＦ状態となるため、レベル変換回路Ａ２の出力ＶA2maxは、抵抗Ｒ２とＲ４の抵抗分割比で決定され、例えばＶA2max＝４（Ｖ）に設定される。またトランジスタＱ５のベース端子にＨレベルの信号ＥＸ１が与えられると、トランジスタＱ５がＯＮ状態に設定される。このため、レベル変換回路Ａ２の出力ＶA2minは、抵抗Ｒ３および抵抗Ｒ４による並列接続抵抗と抵抗Ｒ２との抵抗分割比で決定され、例えばＶA2min＝３（Ｖ）に設定される。すなわち、図４Ａ，Ｂに示すように、信号ＥＸ１の出力ＶA2の振幅が不安定な場合であっても、このレベル変換回路Ａ２では、振幅がＶA2minからＶA2maxの範囲でスイングする信号に変換する機能を有する。なお、レベル変換回路Ｂ２も同様の機能を有しており、信号ＥＸ２は振幅ＶA2minからＶA2maxの範囲でスイングする信号に変換させられる。
【００５０】
前記レベル変換回路Ａ２の出力ＶA2は、切換え手段Ａ４の一方のトランジスタＱ３のベース端子に入力される。一方、他方のトランジスタＱ４のベース端子に印加されるしきい値電圧Ｖａは、抵抗Ｒ５とＲ６によってＶａ＝（ＶA2max＋ＶA2min）／２に設定されており、上記の場合にはＶａ＝３．５（Ｖ）とされている。前記切換え手段Ａ４は、出力ＶA2としきい値電圧Ｖａの関係が、ＶA2＞ＶａのときにはトランジスタＱ３がＯＮ状態且つトランジスタＱ４がＯＦＦ状態となり、ＶA2＜ＶａのときにはトランジスタＱ３がＯＦＦ状態且つトランジスタＱ４がＯＮ状態となるように動作する。
【００５１】
また、カレントミラー回路Ｕ２では、入力側に流れる電流Ｉ１が、抵抗Ｒ２１と抵抗Ｒ２２により決定され、常に出力側となる差動増幅手段Ａ３とＢ３の入力側のトランジスタＱ６，Ｑ３６には電流Ｉ２，Ｉ３が流れている。なお、抵抗Ｒ８＝Ｒ１８、抵抗Ｒ７＝Ｒ１７に設定されており、Ｉ２＝Ｉ３となっている。
【００５２】
（ＶA2＜Ｖａ（ｔ０−ｔ１間，ｔ２−ｔ３間…）のとき）
信号ＥＸ１がＨレベル信号の場合（ｔ０−ｔ１間，ｔ２−ｔ３間…）、すなわちＶA2＜Ｖａのときには、切換え手段Ａ４のトランジスタＱ４がＯＮ状態、トランジスタＱ３がＯＦＦ状態に設定させられる。よって、差動増幅手段Ａ３の入力側のトランジスタＱ６に流れる電流Ｉ２と等しい電流が、トランジスタＱ１を介して切換え手段Ａ４のＱ４およびＱ１０に流れる。よって、トランジスタＱ１０，Ｑ１１によるカレントミラー回路およびトランジスタＱ７，Ｑ７，Ｑ８によるカレントミラー回路を介することにより、トランジスタＱ８，Ｑ９に電流が流れる。ここで、バッファ手段Ａ５の利得は１であり、出力部Ｐ１の電圧が入力部Ｔ１の電圧に一致するように動作するため、トランジスタＱ１３のベース電圧ＶP1（バッファ手段Ａ５の出力）は、トランジスタＱ１２のベース電圧である上限電圧Ｖ１に設定させられる（図４Ｄ参照）。
【００５３】
（ＶA2＞Ｖａ（ｔ１−ｔ２間，ｔ３−ｔ４間…）のとき）
信号ＥＸ１がＨレベル信号からＬレベル信号に変化した場合、すなわちＶA2＞Ｖａの場合には、切換え手段Ａ４のトランジスタＱ３がＯＮ状態、トランジスタＱ４がＯＦＦ状態に設定させられる。よって、差動増幅手段Ａ３の入力側のトランジスタＱ６に流れる電流Ｉ２と等しい電流が、トランジスタＱ１を介して切換え手段Ａ４のＱ３およびＱ２５に流れる。よって、トランジスタＱ２５，Ｑ２３，Ｑ２４によるカレントミラー回路により、トランジスタＱ２３，Ｑ２４に電流が流れる。ここでバッファ手段Ａ６は、出力部Ｐ２の電圧が入力部Ｔ２の電圧に一致するように動作するため、トランジスタＱ２１のベース電圧ＶP2（バッファ手段Ａ６の出力）はトランジスタＱ２０のベース電圧である下限電圧Ｖ２に設定させられる（図４Ｃ参照）。
【００５４】
よって、以上より位相差信号ＳＰ１の振幅方向のの誤差を小さくできる。
また上記ＶA2＜Ｖａの区間では、他方のトランジスタＱ３がＯＦＦ状態であり、バッファ手段Ａ６がＯＦＦ状態となるため、出力部Ｐ２はハイインピーダンス状態に設定される。よって、図４Ｃに示すように、バッファ手段Ａ５では、トランジスタＱ１３のベース電圧ＶP1を即座に上限電圧Ｖ１に設定させることができるが、ＶA2＞Ｖａとなった後に前記ベース電圧ＶP1を即座に下限電圧Ｖ２に設定することはできない。
【００５５】
一方、ＶA2＞Ｖａの区間では、他方のトランジスタＱ４はＯＦＦ状態であり、バッファ手段Ａ５がＯＦＦ状態となるため、出力部Ｐ１はハイインピーダンス状態に設定される。よって、図４Ｄに示すように、バッファ手段Ａ６では、出力であるトランジスタＱ２１のベース電圧ＶP2を即座に下限電圧Ｖ２（Ｌレベル信号）に設定させることができるが、ＶA2＜Ｖａとなった後に前記ベース電圧ＶP2を即座に上限電圧Ｖ１（Ｈレベル信号）に設定することはできない。これは、図４に示すように、バッファ手段Ａ５の出力ＶP1は、一般的に立ち上がり時間は早いが立ち下がり時間が遅くなる傾向を示し、バッファ手段Ａ６の出力ＶP2は、一般的に立ち下がり時間は早いが立ち上がり時間が遅いという傾向を示すことによる。
【００５６】
ここで、トランジスタＱ９とＱ２４およびトランジスタＱ１４とＱ２２とは互いにプッシュプルの関係となっている。これにより、信号ＥＸ１がＨレベル信号からＬレベル信号に切り換わった瞬間に、上限電圧Ｖ１に設定されていたバッファ手段Ａ５側のトランジスタＱ１３のベース電圧ＶP1が、抵抗Ｒ９，Ｒ１０およびＯＮ状態にあるバッファ手段Ａ６側のトランジスタＱ２４を介してグランドに接続させられる。また信号ＥＸ１がＬレベル信号からＨレベル信号に切り換わった瞬間に、下限電圧Ｖ２に設定されていたバッファ手段Ａ６側のトランジスタＱ２１のベース電圧ＶP2が、抵抗Ｒ１０，Ｒ９およびＯＮ状態にあるバッファ手段Ａ５側のトランジスタＱ１７を介してグランドに接続させられる。
【００５７】
よって、トランジスタＱ１４のエミッタ−コレクタ間はハイインピーダンス状態であるため、積分平滑手段１５に入力される抵抗Ｒ３４と抵抗Ｒ９，Ｒ１０との関係を、Ｒ３４＞＞Ｒ９，Ｒ１０に設定しておくことにより、位相差信号ＳＰ１の立ち上がり時間および立ち下がり時間を短く設定することができる。すなわち、図４Ｃ，ＤおよびＥに示すように、位相差信号ＳＰ１は、立ち上がりエッジをバッファ手段Ａ５のトランジスタＱ１３のベース電圧ＶP1で設定することができ、立ち下がりエッジをバッファ手段Ａ６のトランジスタＱ２１のベース電圧ＶP2で設定することができる。これにより、切換えエッジに鈍りが生じることなく、信号の切換えを高速で行なうことが可能となる。
【００５８】
なお、以上のことは信号ＥＸ２側についても同様であり、バッファ手段Ｂ５，Ｂ６の出力を合成して生成される位相差信号ＳＰ２を、信号EＸ２に応じて即座に切り換わる信号とすることができる。
【００５９】
よって、上記位相差信号ＳＰ１，ＳＰ２は、ともに立ち上がり時間、および立ち下がり時間の早い信号とすることができるため、時間軸方向の誤差を小さくできる。
【００６０】
また、上記においては位相差信号ＳＰ１，ＳＰ２は、ともに振幅の上限値が前記上限電圧Ｖ１により決定され、振幅の下限値が下限電圧Ｖ２によって決定される。そして、このときの振幅の基準は、（Ｖ１＋Ｖ２）／２で決定することができ、例えば、Ｖ１＝３（Ｖ），Ｖ２＝２（Ｖ）の場合には（Ｖ１＋Ｖ２）／２＝２．５（Ｖ）となり、これは中点電位Ｖcc／２と等しくなる。すなわち、位相差信号ＳＰ１，ＳＰ２は、中点電位Ｖcc／２を基準に正負双方向に等しい振幅量でスイングする信号とすることができる。このため、積分平滑後の信号に含まれる誤差を少なくすることができる。
【００６１】
また、上記バッファ手段Ａ５とＢ５、およびバッファ手段Ａ６とＢ６とは、その構造上ＰＮＰ型のトランジスタとＮＰＮ型のトランジスタとが、互いに逆となる組み合せで構成されている。このため、温度特性により生じるオフセット電圧が、例えばバッファ手段Ａ５，Ａ６の位相差信号ＳＰ１において正方向に発生するとき、バッファ手段Ｂ６，Ｂ６の位相差信号ＳＰ２においては負方向に発生させることが可能となる。すなわち、位相差信号ＳＰ１とＳＰ２では、発生するオフセットを互いに逆方向とすることが可能となる。
【００６２】
このため、位相差信号ＳＰ１，ＳＰ２を加算手段１４で加算した後に積分平滑手段１５で積分平滑すると、前記位相差信号ＳＰ１に重畳されているオフセット量と位相差信号ＳＰ２側に重畳されているオフセット量とを互いに相殺することが可能となる。よって、温度変化によるオフセットの影響を少なくした制御信号Ｓrを生成することがきる。
【００６３】
位相差信号ＳＰ１，ＳＰ２は、ともにＬレベルが下限電圧Ｖ２（＝２Ｖ）、Ｈレベルが上限電圧Ｖ１（＝３Ｖ）の振幅でスイングする信号として生成され、それぞれ抵抗Ｒ３４，Ｒ３５からなる加算手段１４を介して積分平滑手段１５に入力される。また積分平滑手段１５の非反転端子には、中点電位Ｖcc／２＝２．５（Ｖ）が与えられている。すなわち、この積分平滑手段１５は、中点電位Ｖcc／２を基準に前記位相差信号ＳＰ１，ＳＰ２のを加算した信号が積分平滑される。
【００６４】
そして、前記二値信号Ｄ１とＤ２の間に正方向の位相差がある場合には、すなわち振動子に正方向のコリオリ力が生じている場合には、制御信号Ｓｒは中点電位Ｖcc／２以上の電圧として出力され、負方向のコリオリ力が生じている場合には中点電位Ｖcc／２以下の電圧として出力される。そして、ＶＣＯ１６は、この制御電圧Ｓｒに基づき精度の高い発振周波数を出力することができる。
【００６５】
よって、このＰＬＬ回路では、参照信号Ｄrefを出力信号Ｄ１とＤ２の位相差の中点に追従させることができる。よって、この振動子の駆動回路では、駆動信号ＳＤを振動子１１の共振周波数にロックさせることができるため、振動子の駆動制御系を安定駆動させることが可能となる。
【００６６】
【発明の効果】
以上説明した本発明によれば、位相比較回路では位相差信号を正確な振幅幅でスイングさせることができる。
【００６７】
また位相比較回路を用いたＰＬＬ回路では、ＶＣＯの制御信号を高い精度で生成することができるため、ＰＬＬ回路の安定性を高めることができる。
【００６８】
さらにＰＬＬ回路を使用した振動子の駆動装置では、振動子の共振周波数に高精度に追従することができる。
【図面の簡単な説明】
【図１】本発明におけるＰＬＬ回路を使用した振動子の駆動装置の構成を示すブロック図、
【図２】本発明におけるＰＬＬ回路の位相比較手段の詳細を示す回路構成図、
【図３】二値信号Ｄ１，Ｄ２、参照信号Ｄref、位相差信号ＥＸ１，ＥＸ２の関係を示すタイムチャート、
【図４】各信号のタイムチャートを示し、Ａは信号ＥＸ１、Ｂはレベル変換回路の出力ＶA2、Ｃはバッファ手段Ａ５の出力ＶP1、Ｄはバッファ手段Ａ６の出力ＶP2、Ｅは出力ＶP1と出力ＶP2を合成した位相差信号ＳＰ１、
【符号の説明】
１１ 振動子
１２Ａ，１２Ｂ 二値化手段
１３Ａ 第1の比較部
１３Ｂ 第２の比較部
１４ 加算手段
１５ 積分平滑手段（ローパスフィルタ）
１６ 電圧制御発振器（ＶＣＯ）
１７ 分周手段
１８ ドライブ手段
Ａ１，Ｂ１ ＥＸｏｒ回路
Ａ２，Ｂ２ レベル変換回路
Ａ３，Ｂ３ 差動増幅回路
Ａ４，Ｂ４ 切換え回路
Ａ５，Ｂ５，Ａ６，Ｂ６ バッファ手段
Ｕ１ 基準電圧生成手段
Ｕ２ カレントミラー回路
Ｓ１，Ｓ２ 振動子の出力信号
Ｄ１，Ｄ２ 振動子の出力信号を二値化処理した二値信号
ＥＸ１，ＥＸ２ 二値信号の周波数をそれぞれ逓数倍した信号
Ｄref 参照信号
ＳＤ ドライブ信号
ＳＰ１，ＳＰ２ 位相差信号
Ｓr 制御信号
Ｖ１ 上限電圧
Ｖ２ 下限電圧
Ｖａ しきい値
ＶP1 バッファ手段Ａ５の出力（ベース電圧）
ＶP2 バッファ手段Ａ６の出力（ベース電圧）
Ｖcc 電源電圧
Ｖcc／２ 中点電位
Claims (6)
- 入力される２つの二値信号間の位相差を検出する位相比較回路であって、
前記二値信号を逓数倍した信号を生成するＥＸｏｒ手段、前記逓数倍した信号が所定のしきい値を一の方向に越えたときに所定の上限電圧を出力する第1のバッファ手段、前記逓数倍した信号が所定のしきい値を他の方向に越えたときに所定の下限電圧を出力する第２のバッファ手段および前記逓数倍した信号の振幅に基づいて前記第1のバッファ手段と第2のバッファ手段との切り換えを行なう切換え手段とをそれぞれ備えた第１および第２の比較部と、
前記所定の上限電圧および下限電圧を生成する基準電圧生成手段と、
前記第１の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号と、前記第２の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号とを加算する加算手段と、前記両位相差信号を加算した信号を積分平滑して出力する積分平滑手段、とからなることを特徴とする位相比較回路。 - 基準となる参照信号に対し、第１の二値信号と第２の二値信号との間の位相差成分を制御信号として検出する位相比較回路と、前記制御信号に応じた発振周波数を出力する電圧制御発振器と、前記発振周波数を分周して前記参照信号を生成する分周手段とからなるＰＬＬ回路において、
前記位相比較回路が、前記第１又は第２の二値信号を逓数倍した信号を生成するＥＸｏｒ手段、前記逓数倍した信号が所定のしきい値を一の方向に越えたときに所定の上限電圧を出力する第1のバッファ手段、前記逓数倍した信号が所定のしきい値を他の方向に越えたときに所定の下限電圧を出力する第２のバッファ手段および前記逓数倍した信号の振幅に基づいて前記第1のバッファ手段と第2のバッファ手段との切り換えを行なう切換え手段とをそれぞれ備えた第１および第２の比較部と、
前記所定の上限電圧および下限電圧を生成する基準電圧生成手段と、
前記第１の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号と、前記第２の比較部の前記第1のバッファ手段の出力と第2のバッファ手段の出力とを合成した位相差信号とを加算する加算手段と、からなることを特徴とする位相比較回路を用いたＰＬＬ回路。 - 前記第１のバッファ手段と第２のバッファ手段とが、プッシュプルの関係にある請求項１に記載の位相比較回路。
- 前記第１のバッファ手段と第２のバッファ手段とが、プッシュプルの関係にある請求項２に記載のＰＬＬ回路。
- 前記積分平滑手段が、所定の電位を基準に積分平滑されるものである請求項１又は３に記載の位相比較回路。
- 振動子と、前記振動子から検出される２つの信号をそれぞれ第１および第２の二値信号に変換する二値化手段と、
基準となる参照信号に対し、前記第１の二値信号と前記第２の二値信号との間の位相差成分を制御信号として検出する位相比較回路、前記制御信号に基づく周波数からなる発振信号を出力する電圧制御発振器および前記発振信号を分周して所定の周波数からなる前記参照信号を生成する分周手段、とからなるＰＬＬ回路と、
前記振動子を駆動するための駆動信号を前記参照信号に基いて生成するドライブ手段と、からなる振動子の駆動装置において、
前記ＰＬＬ回路として、前記請求項２又は４に記載のＰＬＬ回路を用いた振動子の駆動装置。
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