JPH0418257Y2 - - Google Patents
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- Publication number
- JPH0418257Y2 JPH0418257Y2 JP1983139231U JP13923183U JPH0418257Y2 JP H0418257 Y2 JPH0418257 Y2 JP H0418257Y2 JP 1983139231 U JP1983139231 U JP 1983139231U JP 13923183 U JP13923183 U JP 13923183U JP H0418257 Y2 JPH0418257 Y2 JP H0418257Y2
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- JP
- Japan
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- frequency
- circuit
- oscillation
- voltage
- operational amplifier
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- 230000010355 oscillation Effects 0.000 claims description 46
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
Description
【考案の詳細な説明】
本考案は、ウイーンブリツジ型発振回路を備え
たPLL回路に関する。
たPLL回路に関する。
従来、例えばフエイズ・ロツク・ループ回路の
サーチ範囲制限回路などでは、そのフエイズ・ロ
ツク・ループ回路を構成する電圧制御発振器
VCOの入力側に第１図のような発振回路が設け
られている。この発振回路は、オフセツト電圧に
ウイーンブリツジ型発振部の発振出力を重畳させ
た信号を得るものであつて、具体的にはウイーン
ブリツジ型の発振部１と、リミツタ回路２と、加
算回路３とから構成されている。ウイーンブリツ
ジ型の発振部１は、演算増幅器OP1の非反転端子
側にコンデンサC0および抵抗R0よりなる発振素
子が接続され、一方、反転端子側にはアンプゲイ
ンを定めるための抵抗R1R2が接続され、これに
よつて同発振部１のａ点から発振周波数＝１／２ πC0R0を有する第２図Ａに示すような正弦波信号
SAが発振出力されるようになつている。この信
号SAの振幅は演算増幅器OP1の電源によつて一
義的に定められる。次に、リミツタ回路２は、互
いに逆極性で並列接続された２つのダイオード
D1，D2と演算増幅器OP1の出力側抵抗R4とで構
成され。信号SBの振幅は発振部１の正帰還を制
御することによつて、ｂ点に第２図Ｂに示すよう
に±V1に、振幅制限されて出力される。そして、
リミツタ回路２で振幅制限された信号SBは加算
回路３に供給される。この加算回路３は、演算増
幅器OP2を有し、その非反転端子側が接地され、
反転端子側にはそれぞれ抵抗R5，R6を介してリ
ミツタ出力信号SBおよび直流オフセツト電圧V2
（第２図Ｃ参照）が入力され、これらが加算され
て第２図Ｄのような信号SCが出力されるもので
ある。つまり、演算増幅器OP2のフイードバツク
抵抗をR5＝R6＝R7とすると、演算増幅器OP2の
反転動作によつて加算回路３の出力端には極性反
転された直流オフセツト電圧−V2にリミツタ出
力信号SBを重畳させた信号SCが得られることに
なる。なお、直流オフセツト電圧V2は可変可能
なものである。
サーチ範囲制限回路などでは、そのフエイズ・ロ
ツク・ループ回路を構成する電圧制御発振器
VCOの入力側に第１図のような発振回路が設け
られている。この発振回路は、オフセツト電圧に
ウイーンブリツジ型発振部の発振出力を重畳させ
た信号を得るものであつて、具体的にはウイーン
ブリツジ型の発振部１と、リミツタ回路２と、加
算回路３とから構成されている。ウイーンブリツ
ジ型の発振部１は、演算増幅器OP1の非反転端子
側にコンデンサC0および抵抗R0よりなる発振素
子が接続され、一方、反転端子側にはアンプゲイ
ンを定めるための抵抗R1R2が接続され、これに
よつて同発振部１のａ点から発振周波数＝１／２ πC0R0を有する第２図Ａに示すような正弦波信号
SAが発振出力されるようになつている。この信
号SAの振幅は演算増幅器OP1の電源によつて一
義的に定められる。次に、リミツタ回路２は、互
いに逆極性で並列接続された２つのダイオード
D1，D2と演算増幅器OP1の出力側抵抗R4とで構
成され。信号SBの振幅は発振部１の正帰還を制
御することによつて、ｂ点に第２図Ｂに示すよう
に±V1に、振幅制限されて出力される。そして、
リミツタ回路２で振幅制限された信号SBは加算
回路３に供給される。この加算回路３は、演算増
幅器OP2を有し、その非反転端子側が接地され、
反転端子側にはそれぞれ抵抗R5，R6を介してリ
ミツタ出力信号SBおよび直流オフセツト電圧V2
（第２図Ｃ参照）が入力され、これらが加算され
て第２図Ｄのような信号SCが出力されるもので
ある。つまり、演算増幅器OP2のフイードバツク
抵抗をR5＝R6＝R7とすると、演算増幅器OP2の
反転動作によつて加算回路３の出力端には極性反
転された直流オフセツト電圧−V2にリミツタ出
力信号SBを重畳させた信号SCが得られることに
なる。なお、直流オフセツト電圧V2は可変可能
なものである。
しかし、以上のような発振回路では、２つの演
算増幅器OP1，OP2が必要となり、さらにこれら
の演算増幅器の増加に伴なつてそのアンプゲイン
を定めるための抵抗などが必要となつて回路構成
が非常に複雑となる。
算増幅器OP1，OP2が必要となり、さらにこれら
の演算増幅器の増加に伴なつてそのアンプゲイン
を定めるための抵抗などが必要となつて回路構成
が非常に複雑となる。
本考案は上記実情にかんがみてなされたもの
で、回路素子の一部共用化によつてウイーンブリ
ツジ型発振回路の簡素化を図り得、しかも一定の
交流振幅値を変えることなくオフセツト電圧のみ
を変更でき、また確実・迅速に位相ロツクを行い
得るPLL回路を提供することある。
で、回路素子の一部共用化によつてウイーンブリ
ツジ型発振回路の簡素化を図り得、しかも一定の
交流振幅値を変えることなくオフセツト電圧のみ
を変更でき、また確実・迅速に位相ロツクを行い
得るPLL回路を提供することある。
以下、本考案の一実施例を説明するに先立ち、
ウイーンブリツジ型発振回路の構成について第３
図を参照して説明する。すなわち、この発振回路
は、加算機能を有するウイーンブリツジ型の発振
部１１と、オフセツト電圧供給部１２と、リミツ
タ回路１３とから構成されている。このウイーン
ブリツジ型の発振部１１は、１個の演算増幅器
OPと、この演算増幅器OPの非反転入力端子側に
接続された抵抗R15およびコンデンサC2よりなる
発振素子と、演算増幅器OPの反転入力端子側に
接続され、他端側接地の抵抗R11およびフイード
バツク抵抗R12などのアンプゲイン素子とで構成
されている。前記オフセツト電圧供給部１２は、
演算増幅器OPの反転入力端側に抵抗R13を介して
直流オフセツト電圧V2を供給する。なお、抵抗
R13は発振部１１のアンプゲイン素子としての機
能も兼ねている。
ウイーンブリツジ型発振回路の構成について第３
図を参照して説明する。すなわち、この発振回路
は、加算機能を有するウイーンブリツジ型の発振
部１１と、オフセツト電圧供給部１２と、リミツ
タ回路１３とから構成されている。このウイーン
ブリツジ型の発振部１１は、１個の演算増幅器
OPと、この演算増幅器OPの非反転入力端子側に
接続された抵抗R15およびコンデンサC2よりなる
発振素子と、演算増幅器OPの反転入力端子側に
接続され、他端側接地の抵抗R11およびフイード
バツク抵抗R12などのアンプゲイン素子とで構成
されている。前記オフセツト電圧供給部１２は、
演算増幅器OPの反転入力端側に抵抗R13を介して
直流オフセツト電圧V2を供給する。なお、抵抗
R13は発振部１１のアンプゲイン素子としての機
能も兼ねている。
しかして、上記発振素子としては、演算増幅器
OPの非反転入力端子と出力端子との間に抵抗R14
とコンデンサC1がシリアルに接続され、また演
算増幅器OPの非反転入力端子と接地間に抵抗R15
とコンデンサC2がパラレルに接続され、これら
の素子によつて発振周波数＝１／２π√14 15 1 C2を有する正弦波信号が得られるようになつて
いる。そして、特に、シリアル接続側のコンデン
サC1は直流成分である直流オフセツト電圧V2を
カツトする機能をも兼用させている。R14，R15，
C1，C2はR11〜R13で決まる。アンプ・ゲインが
限定されている場合、発振条件を満足する帰還量
となるような値に定めることができる。この場
合、Ｃ点の仮想インピーダンスが零となるように
設定し、オフセツト電圧V2がそのまま発振素子
の発振出力に直接加わるようになつている。
OPの非反転入力端子と出力端子との間に抵抗R14
とコンデンサC1がシリアルに接続され、また演
算増幅器OPの非反転入力端子と接地間に抵抗R15
とコンデンサC2がパラレルに接続され、これら
の素子によつて発振周波数＝１／２π√14 15 1 C2を有する正弦波信号が得られるようになつて
いる。そして、特に、シリアル接続側のコンデン
サC1は直流成分である直流オフセツト電圧V2を
カツトする機能をも兼用させている。R14，R15，
C1，C2はR11〜R13で決まる。アンプ・ゲインが
限定されている場合、発振条件を満足する帰還量
となるような値に定めることができる。この場
合、Ｃ点の仮想インピーダンスが零となるように
設定し、オフセツト電圧V2がそのまま発振素子
の発振出力に直接加わるようになつている。
前記リミツタ回路１３は、例えば互いに逆極性
で並列接続された２つのダイオードD11，D12に
よつて構成され、前記コンデンサC2によつて直
流成分つまりオフセツト電圧をカツトして発振部
１１から発振せられた正弦波信号のみが確実に振
幅制限されるようになつている。
で並列接続された２つのダイオードD11，D12に
よつて構成され、前記コンデンサC2によつて直
流成分つまりオフセツト電圧をカツトして発振部
１１から発振せられた正弦波信号のみが確実に振
幅制限されるようになつている。
次に、以上のように構成された発振回路の作用
について説明する。ウイーン・ブリツジ型の発振
部１１は、発振周波数＝１／２π√1 2 14 15を 有する正弦波信号をもつて発振するが、このとき
抵抗R11〜R13により通常のアンプゲイン以上の
アンプゲインをもつて正帰還されて発振が持続せ
られる。以上のような発振状態において演算増幅
器OPの反転端子側つまりアンプゲイン素子側に
第４図Ａに示すような直流オフセツト電圧V2を
抵抗R13を介して供給すると、Ｃ点の仮想インピ
ーダンスが零であるゆえ、直流オフセツト電源
V2がそのまま演算増幅器OPの反転入力端子に加
わり、該増幅器OPによつて反転されて出力され
る。従つて、演算増幅器OPからは極性反転され
た直流オフセツト電圧−V2に発振素子によつて
発振せられた信号を重畳させた信号が出力される
ことになる。
について説明する。ウイーン・ブリツジ型の発振
部１１は、発振周波数＝１／２π√1 2 14 15を 有する正弦波信号をもつて発振するが、このとき
抵抗R11〜R13により通常のアンプゲイン以上の
アンプゲインをもつて正帰還されて発振が持続せ
られる。以上のような発振状態において演算増幅
器OPの反転端子側つまりアンプゲイン素子側に
第４図Ａに示すような直流オフセツト電圧V2を
抵抗R13を介して供給すると、Ｃ点の仮想インピ
ーダンスが零であるゆえ、直流オフセツト電源
V2がそのまま演算増幅器OPの反転入力端子に加
わり、該増幅器OPによつて反転されて出力され
る。従つて、演算増幅器OPからは極性反転され
た直流オフセツト電圧−V2に発振素子によつて
発振せられた信号を重畳させた信号が出力される
ことになる。
しかして、以上のような加算機能を有する発振
部１１においてその演算増幅器OPの正帰還系に
発振素子のコンデンサC1を介してリミツタ回路
１３が接続されているので、このコンデンサC1
によつて極性反転された直流オフセツト電圧−
V2がカツトされ、リミツタ回路１３には発振素
子で発振された正弦波信号のみが印加される。そ
して、このリミツタ回路１３によつて正弦波信号
のみが振幅制限され、ｂ点には第４図Ｂのような
信号SB′が現われる。この信号SB′は演算増幅器
OPの非反転入力端子に加わつているので、本発
振回路の出力端からは極性反転された直流オフセ
ツト電圧−V2に振幅制限された発振信号SB′を重
畳された第４図Ｃのような信号SC′が出力され
る。従つて、発振回路からは直流オフセツト電圧
V2の可変によつてレベルシフトされ、かつリミ
ツタ回路１３によつて正確な振幅をもつた信号
SC′が出力されることになる。
部１１においてその演算増幅器OPの正帰還系に
発振素子のコンデンサC1を介してリミツタ回路
１３が接続されているので、このコンデンサC1
によつて極性反転された直流オフセツト電圧−
V2がカツトされ、リミツタ回路１３には発振素
子で発振された正弦波信号のみが印加される。そ
して、このリミツタ回路１３によつて正弦波信号
のみが振幅制限され、ｂ点には第４図Ｂのような
信号SB′が現われる。この信号SB′は演算増幅器
OPの非反転入力端子に加わつているので、本発
振回路の出力端からは極性反転された直流オフセ
ツト電圧−V2に振幅制限された発振信号SB′を重
畳された第４図Ｃのような信号SC′が出力され
る。従つて、発振回路からは直流オフセツト電圧
V2の可変によつてレベルシフトされ、かつリミ
ツタ回路１３によつて正確な振幅をもつた信号
SC′が出力されることになる。
次に、以上のようなウイーンブリツジ型発振回
路を備えたPLL（フエイズ・ロツク・ループ）回
路の一実施例について第５図を参照して説明す
る。同図において２１は発振回路から出力された
電圧で制御された周波数の信号を出力する電圧制
御型発振器VCO、２２は周波数混合回路、２３
はローパスフイルタ、２４は１／Ｎ分周器、２５
は〔−〕位相検波器、２６は〔−〕PLLの帯域
を制限するループフイルタである。つまり、
PLL回路は、電圧制御型発振器VCOの出力周波
数putと周波数1との差の周波数put−1を周波数
混合回路２２で取り出し、これを分周器２４で分
周した後、位相検波器２５で基準周波数0を用い
て前記分周器２４からの周波数の位相を検波し、
この検波出力によつてVCOの出力周波数putを、
制御するものである。かかるPLL回路では、V2
のチユーニング電圧で制御されるVCOの発振周
波数putが大きくずれて、PLLでの周波数の引込
みができなくなつた時、発振回路１１が働き、周
波数サーチが行なわれるが、このサーチ範囲が広
すぎて、putが小さくなり、本来、put＞1となる
べきところが、put＜1となりかつ1−put＝N0
の時も、PLLは〔−〕周波数ロツクする可能性
がある。従つて、発振回路１１から振幅制限され
た周波数サーチコントロール電圧を供給すること
によつて、常にput＞1の条件を満たしつつ迅速
に位相ロツクを行うことができる。
路を備えたPLL（フエイズ・ロツク・ループ）回
路の一実施例について第５図を参照して説明す
る。同図において２１は発振回路から出力された
電圧で制御された周波数の信号を出力する電圧制
御型発振器VCO、２２は周波数混合回路、２３
はローパスフイルタ、２４は１／Ｎ分周器、２５
は〔−〕位相検波器、２６は〔−〕PLLの帯域
を制限するループフイルタである。つまり、
PLL回路は、電圧制御型発振器VCOの出力周波
数putと周波数1との差の周波数put−1を周波数
混合回路２２で取り出し、これを分周器２４で分
周した後、位相検波器２５で基準周波数0を用い
て前記分周器２４からの周波数の位相を検波し、
この検波出力によつてVCOの出力周波数putを、
制御するものである。かかるPLL回路では、V2
のチユーニング電圧で制御されるVCOの発振周
波数putが大きくずれて、PLLでの周波数の引込
みができなくなつた時、発振回路１１が働き、周
波数サーチが行なわれるが、このサーチ範囲が広
すぎて、putが小さくなり、本来、put＞1となる
べきところが、put＜1となりかつ1−put＝N0
の時も、PLLは〔−〕周波数ロツクする可能性
がある。従つて、発振回路１１から振幅制限され
た周波数サーチコントロール電圧を供給すること
によつて、常にput＞1の条件を満たしつつ迅速
に位相ロツクを行うことができる。
すなわち、前述した周波数のサーチ範囲が広い
場合には、一旦入力周波数に対する周波数（位
相）ロツクが外れた場合や、このPLL回路を新
規に立上げた場合等においては、前述したように
誤つた周波数でロツクしたり、周波数（位相）ロ
ツクするまでの時間が長くなる懸念がある。この
ような場合を予め想定して、入力周波数1に対応
した出力周波数putが得られるような値のチユー
ニング電圧V2を印加している。すなわち、一般
に入力周波数1の概略値は既知である場合が多い
ので、その周波数に対応するチユーニング電圧
V2を印加し、リミツタ回路１３でサーチ範囲を
狭く限定したので、誤つた周波数でロツクされる
こともなく、確実にかつ短時間で所定の周波数に
ロツクされる。
場合には、一旦入力周波数に対する周波数（位
相）ロツクが外れた場合や、このPLL回路を新
規に立上げた場合等においては、前述したように
誤つた周波数でロツクしたり、周波数（位相）ロ
ツクするまでの時間が長くなる懸念がある。この
ような場合を予め想定して、入力周波数1に対応
した出力周波数putが得られるような値のチユー
ニング電圧V2を印加している。すなわち、一般
に入力周波数1の概略値は既知である場合が多い
ので、その周波数に対応するチユーニング電圧
V2を印加し、リミツタ回路１３でサーチ範囲を
狭く限定したので、誤つた周波数でロツクされる
こともなく、確実にかつ短時間で所定の周波数に
ロツクされる。
なお、入力周波数1とチユーニング電圧V2と
の関係は予め実験等により求めておく。本考案に
よれば、ウイーンブリツジ型の発振部の演算増幅
器にオフセツト電圧を供給して発振信号に加える
ようにしたので、従来のように独立の加算回路を
持つ必要がなく、回路構成を大幅に簡素化でき、
コスト的にも安価に実現できる。また、発振素子
のコンデンサを直流成分のカツト用として用いて
発振信号の振幅制限を行うので、他の素子を付加
することなく確実に発振信号の振幅を制限でき、
しかもその振幅値を変えることなく容易にオフセ
ツト電圧を変更でき、また正確・迅速に位相ロツ
クを行うことができる。
の関係は予め実験等により求めておく。本考案に
よれば、ウイーンブリツジ型の発振部の演算増幅
器にオフセツト電圧を供給して発振信号に加える
ようにしたので、従来のように独立の加算回路を
持つ必要がなく、回路構成を大幅に簡素化でき、
コスト的にも安価に実現できる。また、発振素子
のコンデンサを直流成分のカツト用として用いて
発振信号の振幅制限を行うので、他の素子を付加
することなく確実に発振信号の振幅を制限でき、
しかもその振幅値を変えることなく容易にオフセ
ツト電圧を変更でき、また正確・迅速に位相ロツ
クを行うことができる。
第１図は従来回路の構成図、第２図は従来回路
の動作を説明する波形図、第３図は本考案回路に
用いるウイーンブリツジ型発振回路の一実施例を
示す構成図、第４図は本考案回路の動作を説明す
る波形図、第５図は本考案の一実施例を示す
PLL回路の構成図である。 １１……発振部、１２……オフセツト電圧供給
部、１３……リミツタ回路、V2……直流オフセ
ツト電圧、C0，R0，C2，R15……発振素子、R11
〜R13……アンプゲイン素子、OP……演算増幅
器。
の動作を説明する波形図、第３図は本考案回路に
用いるウイーンブリツジ型発振回路の一実施例を
示す構成図、第４図は本考案回路の動作を説明す
る波形図、第５図は本考案の一実施例を示す
PLL回路の構成図である。 １１……発振部、１２……オフセツト電圧供給
部、１３……リミツタ回路、V2……直流オフセ
ツト電圧、C0，R0，C2，R15……発振素子、R11
〜R13……アンプゲイン素子、OP……演算増幅
器。
Claims (1)
- 【実用新案登録請求の範囲】 ２つの入力端を持つ演算増幅器を有し、その出
力端と一方の入力端との間に負帰還回路R12が接
続され、前記出力端と他方の入力端との間にコン
デンサC1および抵抗器R14を直列化した正帰還回
路が接続されたウイーンブリツジ型発振部１１
と、このウイーンブリツジ型発振部の出力電圧で
制御される発振周波数の信号を出力する電圧制御
型発振器２１と、この電圧制御型発振器の発振周
波数putと入力周波数1との差の周波数put−1を
出力する周波数混合回路２２と、この周波数混合
回路の出力周波数と基準周波数0とを位相比較
し、その位相差に比例した電圧を前記演算増幅器
の一方の入力端に供給する位相検波器２５とを備
えたPLL回路において、 前記演算増幅器の一方の入力端に、位相ロツク
が確実に短時間で行われるように、前記電圧制御
型発振器の発振周波数を前記入力周波数に対応し
て最適値に制御するためのチユーニング電圧をオ
フセツト電圧として印加するオフセツト電圧供給
手段１２と、前記コンデンサC1と抵抗器R14との
間に接続され、前記コンデンサによつて前記オフ
セツト電圧のみをカツトして得られた交流発振信
号の振幅を制限するためのリミツタ回路１３とを
備えたことを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13923183U JPS6047307U (ja) | 1983-09-08 | 1983-09-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13923183U JPS6047307U (ja) | 1983-09-08 | 1983-09-08 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047307U JPS6047307U (ja) | 1985-04-03 |
| JPH0418257Y2 true JPH0418257Y2 (ja) | 1992-04-23 |
Family
ID=30312136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13923183U Granted JPS6047307U (ja) | 1983-09-08 | 1983-09-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047307U (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4970559A (ja) * | 1972-09-19 | 1974-07-08 | ||
| JPS5157276A (ja) * | 1974-11-15 | 1976-05-19 | Fujitsu Ltd | |
| JPS56125119A (en) * | 1980-03-07 | 1981-10-01 | Fujitsu Ltd | Microwave phase synchronizing oscillator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623944Y2 (ja) * | 1980-04-30 | 1987-01-29 |
-
1983
- 1983-09-08 JP JP13923183U patent/JPS6047307U/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4970559A (ja) * | 1972-09-19 | 1974-07-08 | ||
| JPS5157276A (ja) * | 1974-11-15 | 1976-05-19 | Fujitsu Ltd | |
| JPS56125119A (en) * | 1980-03-07 | 1981-10-01 | Fujitsu Ltd | Microwave phase synchronizing oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047307U (ja) | 1985-04-03 |
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