JP4419917B2 - 表示装置、液晶表示装置、データ処理方法及びプログラム - Google Patents

Description

発明の一つの形態は、ビット幅の大きい画素データを扱う表示装置に関する。例えば液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、プラズマ表示装置、ＦＥＤ（電界放出ディスプレイ）装置、ＤＬＰ（Digital
Light Processing）装置その他の表示装置に適用し得る。
また、発明の一つの形態は、表示装置におけるデータ処理方法に関する。
また、発明の一つの形態は、表示装置に搭載されたコンピュータで実行されるプログラムに関する。

今日、表示デバイスに要求される表示性能は、ますます高解像度化し高画質化する傾向にある。これに伴い、ディジタル信号系のビット幅も拡大の一途をたどっている。
例えば以前の表示デバイスでは、ＲＧＢ信号各８ビットの計２４ビットがビット幅として一般的であった。
しかし、最近の表示デバイスでは、ＲＧＢ信号各１２ビットの４相駆動方式を採用するものも現れている。この例の場合、ビット幅は１２＊４＊３＝１４４ビットにも及ぶ。
特開平３−２９１６９１号公報

ところがビット幅が増加すると、ディジタル信号系で発生するディジタルノイズも増加する。このディジタルノイズは、図１に示すように、Ｄ／Ａ変換器や表示パネルといったアナログ信号系に飛び込み、原画像の忠実な再現を妨害する原因となる。
図２に、妨害例を示す。図２（Ａ１）及び（Ｂ１）は、画面全体の階調値がほぼフラットな画像信号を表示デバイスに与える場合の表示例である。

ここでは、図２（Ａ２）及び（Ｂ２）に示すように、画面中央付近で画面の左側と右側とでディジタルデータが１ＬＳＢだけ変化する画像信号を考える。
ディジタルデータの変化はわずかに１ＬＳＢであるので、画面上に図２（Ａ１）に示すような帯状の妨害パターンは発生しないはずである。

しかし、図２（Ａ２）のディジタルデータ例では、ディジタルデータが「９ＦＦｈ」から「Ａ００ｈ」に変化する際に、１２ビット中１０ビットの変化を必要とする。従って、図２（Ａ１）に示す帯状の妨害パターンは、このビット変化がノイズとしてアナログ信号系に飛び込んだためと考えられる。

なお、図２（Ｂ２）のディジタルデータ例のように、ディジタルデータが「Ａ００ｈ」から「Ａ０１ｈ」に変化する際に、１２ビット中１ビットしか変化しないようなディジタルデータの場合には、妨害パターンは発生しない。
因みに、図２（Ａ２）に示すディジタルデータと図２（Ｂ２）に示すディジタルデータとの違いは１ＬＳＢである。このように、階調値はほぼ同じでも、ディジタルデータ上でのビット変化の多少に応じて妨害パターンが発生する場合と発生しない場合が分かれる。

なお、ビット幅の増加を伴わずに表示品質の向上を図る技術に特許文献１がある。この技術手法は、画面全体にホワイトノイズを加減算することで疑似輪郭の発生を抑制し、表示品質を向上させる。なお、この技術手法は、ホワイトノイズを重畳するため、当然ながら表示画像のＳＮ比は劣化する。

発明者は以上の技術課題に着目し、以下の処理機能を有する表示装置を提案する。
なお、表示装置は、画素データを処理するディジタル信号処理回路と、信号処理後の画素データを表示デバイス駆動用のアナログ信号に変換するディジタル／アナログ変換回路とを有するものとする。
この場合に、ディジタル／アナログ変換回路の前段位置に、１画面につき１値の誤差データを、垂直同期信号に同期したタイミングで対応する画面の全画素データに加算する誤差データ加算回路を配置する。

この発明では、垂直同期信号に同期したタイミングで画面の全体に同一量の誤差データを加算する。誤差データの加算により、ビット幅が大きい場合でも、階調変化が比較的フラットな画像部分でのビット変化を小さくできる又は発生頻度を低下できる。
結果的に、ビット変化に伴うノイズによる妨害の発生を無くすことができる又は妨害頻度を低下することができる。

なお、この発明では、画面全体で同一量の誤差データが加算されるため、ホワイトノイズを重畳する場合のようなＳＮ比の劣化は発生しない。もっとも、誤差データの重畳にともなう画面間での階調変化によってフリッカが生じるが、人間の視覚特性はフリッカに対して感度が低い。このため、ビット数幅の増加にともなう画質の向上効果を最大限まで発揮できる。

以下、発明に係る技術を搭載した液晶表示装置について形態例を説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。

（Ａ）液晶表示装置への適用例
（ａ）全体構成
図３に、液晶表示装置１の構成例を示す。この液晶表示装置は、直視型にもプロジェクタ型にも適用できる。
液晶表示装置１は、ディジタル信号処理部３、誤差データ加算回路５、Ｄ／Ａ変換回路７、ＬＣＤパネル９で構成される。
ディジタル信号処理部３、Ｄ／Ａ変換回路７、ＬＣＤパネル９には、既存の構成を採用する。

このうち、ディジタル信号処理部３は、入力信号を出力信号に適した形式に変換するデータ変換処理、ガンマ変換処理、コントラスト処理その他の前処理を実行する処理デバイスである。
この例の場合、ディジタル信号処理部３は、８ビット以上のビット幅を有するディジタルデータを誤差データ加算回路５に出力する。

Ｄ／Ａ変換回路７は、誤差データを加算した画素データをアナログ信号に変換する処理デバイスである。
ＬＣＤパネル９は、ガラス基板上に形成した透明導電膜（画素電極）の上層に、配向膜、液晶、配向膜、透明導電膜（対向電極）、ガラス基板を順番に積層した構造の液晶シャッターと、その駆動回路と、光源とで構成される。
ダイナミック駆動方式の場合、駆動回路は、データ線駆動回路とゲート線駆動回路で構成する。これらは、ガラス基板上に半導体プロセスを用いて形成しても良いし、半導体集積回路基板上に形成しても良い。また、光源は、バックライト方式でもフロントライン方式でも良い。

（ｂ）誤差データ加算回路の構成
誤差データ加算回路５は、１画面につき１値の誤差データを、垂直同期信号Ｖsyncに同期したタイミングで対応する画面の全画素データに加算する処理デバイスである。
この形態例の場合、出力デバイスとしてＬＣＤパネル９を用いるため、更に誤差データが満たすべき条件として以下の条件を追加する。すなわち、偶数画面用の誤差データの総和と奇数画面用の誤差データの総和が等しくなることを要求する。
これは、ＬＣＤパネル９が交流反転駆動であることによる。

偶数画面と奇数画面とで誤差データの総和が一致しないと直流成分が発生し、この直流成分に起因して液晶に劣化が生じるためである。
この形態例では、４画面を誤差データの基本周期とする。図４に、誤差データの出力例を示す。図４の場合、誤差データは、＋１、＋１、−１、−１の順番で画面毎に出力される。図４の場合、偶数画面用の誤差データの総和は０で与えられ、奇数画面用の誤差データの総和も０で与えられる。

なお、誤差データの切り替わり単位を与える画面は、フィールドでもフレームでも良い。
図５に、誤差データ加算回路５の構成例を示す。誤差データ加算回路５は、アドレスカウンタ１１、誤差データメモリ１３、加算器１５で構成される。
アドレスカウンタ１１は、垂直同期信号Ｖsyncの入力のたび、カウント値を１つ更新するカウンタである。図４に示すように４画面を誤差データの基本周期とする場合、アドレスカウンタ１１は、０〜３の４値を巡回的に発生する。

アドレスカウンタ１１で発生されたアドレスは、誤差データメモリ１３に対する読み出しアドレスとして使用される。このアドレスカウンタ１１は、特許請求の範囲におけるアドレス発生部に対応する。
誤差データメモリ１３は、０〜３の４つのアドレスに誤差データ＋１、＋１、−１、−１を対応付けて保存する記憶媒体である。例えば、ＲＯＭで構成する。もっとも、揮発性の半導体メモリその他の媒体でも良い。磁気記憶媒体、光学式記憶媒体その他でも良い。この誤差データメモリ１３は、特許請求の範囲における記憶媒体に対応する。

加算器１５は、誤差データメモリ１３から読み出された１つの誤差データを、１画面を構成する全ての画素データに対して共通に加算する演算子である。
１画面について、誤差データは１つである。この点で、ホワイトノイズを重畳する方法とは原理的に異なっている。
また、１画面を構成する全画素について同一量の誤差データを加算する。このため、画素間の相対的な階調関係には、原画像の情報がそのまま保持される。すなわち、ＳＮ比は劣化しない。

（ｃ）処理動作例
誤差データ加算回路５の搭載により、ビット幅の増加時にも、階調変化が比較的フラットな画像部分でのビット変化を小さくできる又は発生頻度を低下できることを図６を用いて説明する。
図６（Ａ１）は、画面全体の階調値がほぼフラットな画像信号を表示デバイスに与えた場合の表示例である。

ここでは、図６（Ａ２）に示すディジタルデータが、ディジタル信号処理部３から誤差データ加算回路５に与えられる場合を考える。このディジタルデータは、従来装置で帯状の妨害パターンを発生させたディジタルデータと同じである。すなわち、画面左側のディジタルデータが「９ＦＦｈ」、画面右側のディジタルデータが「Ａ００ｈ」で与えられるデータである。

図６（Ｂ１）〜図６（Ｂ４）は、このディジタルデータが４画面連続して入力される場合に、各画面のディジタルデータが誤差データの加算によりどのような値に変換されるかを示す。
まず、誤差データが「＋１」のとき、Ｄ／Ａ変換回路７に入力されるディジタルデータは、画面左側が「Ａ００ｈ」、画面右側が「Ａ０１ｈ」となる。このとき、左右の画面のビット変化は「１」になる。

また、誤差データが「−１」のとき、Ｄ／Ａ変換回路７に入力されるディジタルデータは、画面左側が「９ＦＥｈ」、画面右側が「９ＦＦｈ」となる。このとき、左右の画面のビット変化はやはり「１」になる。
すなわち、どの画面の表示時にも、画面の左側と右側との境界部分で生じるビット変化は「１」に低減されている。なお、従来装置では、元データをそのままＤ／Ａ変換回路に与えるためビット変化が「１０」であった。

このように、形態例で説明した液晶表示装置では、階調変化が比較的フラットな画像部分でのビット変化によるディジタルノイズの発生が抑制され、妨害パターンが発生せずに済む。
もっとも、ディジタル信号処理部３から出力されるディジタルデータによっては、ビット変化が大きくなる場合もある。しかし、この場合でも、ビット変化が大きくなるのは従来方式の半分の期間で済み、画質を改善することができる。
図７（Ａ２）に、このようなビット変化が発生するディジタルデータの例を示す。

このディジタルデータは、画面左側のディジタルデータが「９ＦＥｈ」、画面右側のディジタルデータが「９ＦＦｈ」で与えられるデータである。
図７（Ｂ１）〜図７（Ｂ４）は、このディジタルデータが４画面連続して入力される場合に、各画面のディジタルデータが誤差データの加算によりどのような値に変換されるかを示す。
まず、誤差データが「＋１」のとき、Ｄ／Ａ変換回路７に入力されるディジタルデータは、画面左側が「９ＦＦｈ」、画面右側が「Ａ００ｈ」となる。このとき、左右の画面のビット変化は「１０」になる。この変化量は、従来装置と同じである。

一方、誤差データが「−１」のとき、Ｄ／Ａ変換回路７に入力されるディジタルデータは、画面左側が「９ＦＤｈ」、画面右側が「９ＦＥｈ」となる。このとき、左右の画面のビット変化は「２」になる。この変化量は、従来装置に対して大幅に小さくなっている。
結局、２画面周期で、画面の左側と右側との境界部分で生じるビット変化は「１０」又は「２」に変化する。
確かに、ビット変化が大きい画面もあり、この画面ではビット変化によるディジタルノイズが発生し、妨害パターンが発生する可能性がある。

もっとも、妨害パターンが発生しても、続く２画面では妨害パターンは発生しない。この点で、従来装置と大きく異なる。
また、妨害パターンの発生頻度が半減される結果、人間の視覚特性上の画質は格段に向上される。
図７（Ａ１）は、画質の改善された画像イメージである。

（ｄ）効果
ディジタル信号処理部３とＤ／Ａ変換回路７との間に誤差データ加算回路５を挿入し、偶数画面用の誤差データの総和と奇数画面用の誤差データの総和が等しくなるように規定した１画面につき１値の誤差データを、垂直同期信号に同期したタイミングで対応する画面の全画素データに加算することにより、階調変化が比較的フラットな画像部分でのビット変化を小さくできる又は発生頻度を低下して画質を大幅に改善することができる。

（Ｂ）変形例１
前述の形態例では、誤差データを「＋１」、「＋１」、「−１」、「−１」の順番で画面毎に出力する場合について説明した。
しかし、誤差データの振幅はフリッカによる画質の低下が許容される範囲でより大きい値を採用することができる。
図８に、誤差データの振幅を「６」とする場合の処理動作例を示す。

図８は、図７と同じディジタルデータの処理例である。すなわち、図８（Ａ２）に示すように、画面左側のディジタルデータが「９ＦＥｈ」、画面右側のディジタルデータが「９ＦＦｈ」の場合の処理例である。
図８（Ｂ１）〜図８（Ｂ４）は、このディジタルデータが４画面連続して入力される場合に、各画面のディジタルデータが誤差データの加算によりどのような値に変換されるかを示す。

この例では、誤差データとして「＋６」又は「−６」が加算される。
誤差データが「＋６」のとき、Ｄ／Ａ変換回路７に入力されるディジタルデータは、画面左側が「Ａ０４ｈ」、画面右側が「Ａ０５ｈ」となる。このとき、左右の画面のビット変化は「１」になる。
一方、誤差データが「−６」のとき、Ｄ／Ａ変換回路７に入力されるディジタルデータは、画面左側が「９Ｆ９ｈ」、画面右側が「９ＦＡｈ」となる。このとき、左右の画面のビット変化は「２」になる。

この例の場合、従来装置に対して大幅に小さくなっている。結果的に、図８（Ａ１）に示すように、画質は大幅に改善される。
なお、誤差データの振幅を「６」としても、図６（Ａ２）対応するディジタルデータについての画質の改善効果に変化はない。

図９に、この場合の処理例を示す。すなわち、図９（Ａ２）に示すように、画面左側のディジタルデータが「９ＦＦｈ」、画面右側のディジタルデータが「Ａ００ｈ」の場合の処理例を示す。
図９（Ｂ１）〜図９（Ｂ４）は、このディジタルデータが４画面連続して入力される場合に、各画面のディジタルデータが誤差データの加算によりどのような値に変換されるかを示す。

ここでも、誤差データとして「＋６」又は「−６」が加算される。
誤差データが「＋６」のとき、Ｄ／Ａ変換回路７に入力されるディジタルデータは、画面左側が「Ａ０５ｈ」、画面右側が「Ａ０６ｈ」となる。このとき、左右の画面のビット変化は「１」になる。

一方、誤差データが「−６」のとき、Ｄ／Ａ変換回路７に入力されるディジタルデータは、画面左側が「９ＦＡｈ」、画面右側が「９ＦＢｈ」となる。このとき、左右の画面のビット変化は「１」になる。
以上のように、誤差データの振幅を大きくすることでビット変化を小さくすることができる。

（Ｃ）変形例２
前述の形態例では、誤差データ加算回路５として図５に示す回路構成で実現した。
しかし、誤差データ加算回路５は他の回路構成でも実現できる。
図１０に、誤差データ加算回路５の他の構成例を示す。誤差データ加算回路５は、加算器２１、減算器２３、マルチプレクサ２５、２分周回路２７で構成される。

加算器２１は、予め設定した固定の誤差データ（例えば「＋１」）をディジタルデータに加算する演算子である。
減算器２３は、加算器２１と同じ誤差データをディジタルデータから減算する演算子である。
マルチプレクサ２５は、加算器２１と減算器２３から入力されるディジタルデータの一方を選択的に出力するデータ選択器である。

２分周回路２７は、入力される垂直同期信号Ｖｓｙｎｃを２分周して切り替え信号を生成し、これをマルチプレクサ２５に与える回路である。すなわち、垂直同期信号Ｖｓｙｎｃの２回に１回の割合で切り替え信号をマルチプレクサ２５に与える回路である。
誤差データ加算回路５を、図１０に示す構造としても、前述した形態例と同じ動作を実現することができる。

（Ｄ）他の形態例
（ａ）前述の形態例では、誤差データの加算処理をハードウェア的に実現する場合について説明した。しかし、同処理は、プログラムによってソフトウェア的に実現しても良い。なお、同処理を実行するコンピュータは、液晶表示装置に搭載されているものとする。また、同コンピュータは、ディジタル信号処理部３の処理もソフトウェア的に実現しても良い。

図１１に、処理手順例を示す。まず、コンピュータは、垂直同期信号Ｖsyncの入力が検出されたか否かを判定する（Ｓ１）。
垂直同期信号Ｖsyncが検出された場合、コンピュータは、新たな画面の処理用に誤差データを更新する（Ｓ２）。
垂直同期信号Ｖsyncが検出されない場合、コンピュータは、現在設定されている誤差データを画素データに加算する（Ｓ３）。

この後、一連の処理動作を繰り返し実行する。
すなわち、コンピュータは、垂直同期信号Ｖsyncに同期したタイミングで対応する画面の全画素データに誤差データを加算する処理を実行する。
ここで、誤差データの更新は、前述した形態例と同様、読み出しアドレスを用いて読み出す方法を採用しても良いし、カウント値の偶奇に応じて対応する誤差データを採用する手法を採用しても良い。
なお、このプログラムは、ネットワーク経由で配布しても良く、記憶媒体に格納して配布しても良い。配布用の記憶媒体は、磁気記憶媒体、光学式記憶媒体、半導体記憶媒体その他を含む。

（ｂ）前述の形態例では、垂直同期信号Ｖsyncが２回入力される度に誤差データの値を切り替える場合について説明した。
しかし、この切り替え周期は、２回に限らない。例えば、１回でも、３回でも、４回でも良い。液晶表示装置の場合、垂直同期信号Ｖsyncが２の整数倍で与えられる回数だけ入力される度に値を切り替えることが望ましい。

切り替え周期が「４」の場合、「＋１」、「＋１」、「＋１」、「＋１」、「−１」、「−１」、「−１」、「−１」の順番で誤差データが切り替えられる。ただし、分周周期は、フリッカが知覚されない条件の下で選択する。
また、交流反転駆動を実行しない表示装置を出力デバイスとする場合には、この切り替え周期は１回でも３回でも良い。例えば、「＋１」、「−１」、「＋１」、「−１」の順番で画面毎に誤差データを切り替えても良い。

（ｃ）前述の形態例では、誤差データの絶対値が全画面について同じである場合について説明した。すなわち、連続する偶数個の画面毎に誤差データ値が切り替わり、切り替え単位毎に絶対値は同じまま符号の正負が入れ替わる場合について説明した。
しかし、連続する偶数個の画面毎に誤差データの絶対値が変化しても良い。例えば「＋１」、「＋１」、「−３」、「−３」というように変化しても良い。
また、切り替え単位毎に絶対値が変化させても良い。例えば「＋１」、「＋３」、「−１」、「−３」というように変化させても良い。
いずれの場合も、偶数画面用の誤差データの総和と奇数画面用の誤差データの総和は等しい。このため、液晶は劣化させずに済む。

（ｄ）前述の形態例では、液晶表示装置への応用例を説明した。しかし、発明は他の表示装置にも応用することができる。
例えば、有機ＥＬ（Electro
Luminescence）表示装置、プラズマ表示装置、ＦＥＤ（電界放出ディスプレイ）装置、ＤＬＰ（Digital Light Processing）装置その他の表示装置に適用し得る。

（ｅ）前述の形態例では、偶数画面の誤差データの総和と奇数画面の誤差データの総和とが等しくなるように各画面に適用する誤差データを決定した。
この条件は、液晶表示装置以外の表示装置にも有効であるが、偶数画面と奇数画面の制約がない他の表示装置では、ある期間内の積分値がゼロになるように誤差データを定めても良い。この場合、原画像の平均輝度を変更せずに済む。
もっとも、誤差データの積分値がゼロ以外になる場合を排除するものではない。
（ｆ）前述の形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。

ディジタルノイズの飛び込みを説明する図である。 ノイズの混入原理を説明する図である。 液晶表示装置の構成例を示す図である。 誤差データの基本周期例を説明する図である。 誤差データ加算回路の構成例を示す図である。 誤差データの加算によるビット変化の低減効果を説明する図である。 誤差データの加算によるビット変化の低減効果を説明する図である。 誤差データの振幅を大きくすることによるビット変化の低減効果を説明する図である。 誤差データの振幅を大きくすることによるビット変化の低減効果を説明する図である。 誤差データ加算回路の他の構成例を示す図である。 誤差データの加算機能を実現するプログラム例を示す図である。

符号の説明

１ 液晶表示装置
３ ディジタル信号処理部
５ 誤差データ加算回路
７ Ｄ／Ａ変換回路
９ ＬＣＤパネル
１１ アドレスカウンタ
１３ 誤差データメモリ
１５ 加算器
２１ 加算器
２３ 減算器
２５ マルチプレクサ
２７ ２分周回路

Claims (9)

1. 画素データを処理するディジタル信号処理回路と、信号処理後の画素データを表示デバイス駆動用のアナログ信号に変換するディジタル／アナログ変換回路とを有する表示装置であって、
   前記ディジタル／アナログ変換回路の前段位置に、
   １画面につき１値の誤差データを、垂直同期信号に同期したタイミングで対応する画面の全画素データに加算する誤差データ加算回路
   を有することを特徴とする表示装置。
2. 請求項１に記載の表示装置において、
   前記誤差データは、連続する偶数個の画面毎にデータ値が切り替わり、切り替え単位毎に絶対値は同じまま符号の正負が入れ替わる
   ことを特徴とする表示装置。
3. 請求項１に記載の表示装置において、
   前記誤差データの切り替わり周期と振幅は、フリッカによる画質の低下が許容される範囲内で決定する
   ことを特徴とする表示装置。
4. 請求項１に記載の表示装置において、
   前記誤差データ加算回路は、
   画面単位で全画素データに対して共通に加算される誤差データを記憶した記憶媒体と、
   垂直同期信号に同期したタイミングで読み出しアドレスを発生するアドレス発生部と、
   前記アドレスに従って読み出された誤差データを対応する画面の全画素データに加算する加算器と
   を有することを特徴とする表示装置。
5. 請求項１に記載の表示装置において、
   前記誤差データ加算回路は、
   固定の誤差データを全画素データに加算する加算器と、
   前記固定の誤差データを全画素データから減算する減算器と、
   前記加算器の出力と前記減算器の出力とを入力し、切り替え信号に従いそのいずれか一方を出力するデータ選択器と、
   垂直同期信号に同期したタイミングを分周して、前記データ選択器に与える切り替え信号を生成する分周器と
   を有することを特徴とする表示装置。
6. 請求項１に記載の表示装置において、
   前記誤差データは、ある期間内の積分値がゼロに設定される
   ことを特徴とする表示装置。
7. 画素データを処理するディジタル信号処理回路と、信号処理後の画素データを液晶駆動用のアナログ信号に変換するディジタル／アナログ変換回路とを有する液晶表示装置であって、
   前記ディジタル／アナログ変換回路の前段位置に、
   偶数画面用の誤差データの総和と奇数画面用の誤差データの総和が等しくなるように規定した１画面につき１値の誤差データを、垂直同期信号に同期したタイミングで対応する画面の全画素データに加算する誤差データ加算回路
   を有することを特徴とする液晶表示装置。
8. 画素データを処理するディジタル信号処理回路と、信号処理後の画素データを表示デバイス駆動用のアナログ信号に変換するディジタル／アナログ変換回路とを有する表示装置におけるデータ処理方法であって、
   前記ディジタル／アナログ変換回路の前段位置で、
   １画面につき１値の誤差データを、垂直同期信号に同期したタイミングで対応する画面の全画素データに加算する処理
   を有することを特徴とするデータ処理方法。
9. 入力される画素データを表示デバイス駆動用のアナログ信号に変換するディジタル／アナログ変換回路の前段位置において、
   １画面につき１値の誤差データを、垂直同期信号に同期したタイミングで対応する画面の全画素データに加算する処理
   を表示装置に搭載されるコンピュータに実行させることを特徴とするプログラム。
   

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