JP4410599B2

JP4410599B2 - スイッチング電源装置

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Publication number: JP4410599B2
Application number: JP2004135426A
Authority: JP
Inventors: 啓臣王; 隆二山田; 政和鷁頭; 真悟橋爪; 信幸多和田
Original assignee: 富士電機ハイテック株式会社
Priority date: 2004-04-30
Filing date: 2004-04-30
Publication date: 2010-02-03
Anticipated expiration: 2024-04-30
Also published as: JP2005318757A

Description

この発明は、スイッチング電源装置、特に一次側で位相シフト制御を行ない、二次側で同期整流を行なうスイッチング電源装置に関する。

電源は電子装置にとって欠かせないものであるが、如何に効率を上げるかが課題となっている。現在は、一次側スイッチング素子のゲート信号を位相シフトさせ、二次側で同期整流させるなどの方法がとられている。
図１０に、例えば特許文献１に開示された従来例を示す。
図示のように、一次側は半導体素子１３１〜１３４でフルブリッジ回路１３０が構成され、各半導体素子１３１〜１３４と並列にソフトスイッチング用コンデンサ１３５〜１３８が接続され、共振インダクタンス１１２と直流カットコンデンサ１１３と、トランス１４０の一次巻線１４１とが直列接続されている。また、二次側には、トランス１４０の二次巻線１４２と、２個の半導体素子２３１，２３２と、２個のインダクタンス２３３，２３４と、出力コンデンサ２１１が設けられている。

このような構成において、図１１に示すゲート信号Ｑ１１〜Ｑ１４をフルブリッジ回路に与え、トランス１４０の一次巻線１４１に交流電圧を印加することにより、二次巻線１４２に誘導起電力が発生する。この誘導起電力をブリッジ回路２３０により整流し、出力コンデンサ２１１および負荷２５１に供給する。

すなわち、ゲート信号Ｑ１１〜Ｑ１４をフルブリッジ回路１３０に与え、信号Ｓ１，Ｓ２を二次側の整流回路を形成する半導体素子２３１，２３２に与える期間、つまり半導体素子１３１と１３３が同時オンする期間と、１３２と１３４が同時オンする期間を設ける。この期間において、共振インダクタンス１１２に蓄積されたエネルギーにより、還流電流が流れる。このとき、対向アームの半導体素子をオンさせる前に、半導体素子と並列接続されるソフトスイッチング用コンデンサに蓄えられた電荷を引き抜き、すなわちゼロ電圧オン動作により、ターンオン時の損失低減を図るようにしている。

特許第３４７７０２９号公報（第４−６頁、図１）

しかし、従来方式では、還流期間に流れる還流電流により、トランス１４０の銅損とフルブリッジ回路の半導体素子１３１〜１３４の導通損失が大きくなるだけでなく、還流期間に２３１，２３２のどちらかの半導体素子にしか電流が流れないため、効率が悪いという問題がある。
したがって、この発明の課題は、トランスの銅損および半導体素子の導通損失を低減することにある。

このような課題を解決するため、請求項１の発明では、第１の半導体素子と第２の半導体素子とを直列接続した第１のアームと、第３の半導体素子と第４の半導体素子とを直列接続した第２のアームと、直流電源とを並列に接続するとともに、前記第１のアームの接続点と第２のアームの接続点間に直流カット用コンデンサと共振用インダクタンスとトランスの一次巻線との直列回路を接続する一方、
第５の半導体素子と第１のインダクタンスとを直列接続した第３のアームと、第６の半導体素子と第２のインダクタンスとを直列接続した第４のアームと、出力コンデンサと、負荷とを並列接続するとともに、前記トランスの二次巻線を前記第３のアームの接続点と前記第４のアームの接続点間に接続し、第１のダイオードと第１のコンデンサとの直列回路を前記第５の半導体素子と並列に、第２のダイオードと第２のコンデンサとの直列回路を前記第６の半導体素子と並列にそれぞれ接続し、第３のダイオードと第３のインダクタンスとの直列回路を前記第１のダイオードと第１のコンデンサとの接続点と前記トランスの二次巻線の第２端子との間に接続し、かつ、第４のダイオードと第４のインダクタンスとの直列回路を前記第２のダイオードと第２のコンデンサとの接続点と前記トランスの二次巻線の第１端子との間に接続し、前記第５，第６の半導体素子を同時にオンする期間を設けることを特徴とする。

請求項２の発明では、第１の半導体素子と第２の半導体素子とを直列接続した第１のアームと、第３の半導体素子と第４の半導体素子とを直列接続した第２のアームと、直流電源とを並列に接続するとともに、前記第１のアームの接続点と第２のアームの接続点間に直流カット用コンデンサと共振用インダクタンスとトランスの一次巻線との直列回路を接続する一方、
第５の半導体素子と第１のインダクタンスとを直列接続した第３のアームと、第６の半導体素子と第２のインダクタンスとを直列接続した第４のアームと、出力コンデンサと、負荷とを並列接続するとともに、前記トランスの二次巻線を前記第３のアームの接続点と前記第４のアームの接続点間に接続し、第１のダイオードと第１のコンデンサとの直列回路を前記第５の半導体素子と並列に、第２のダイオードと第２のコンデンサとの直列回路を前記第６の半導体素子と並列にそれぞれ接続し、前記第１のインダクタンスと第２のインダクタンスとの接続点と第１のダイオードと第１のコンデンサとの接続点との間に第３のダイオードと第３のインダクタンスとの直列回路を接続し、かつ、前記第２のダイオードと第２のコンデンサとの接続点と前記第３のダイオードと第３のインダクタンスとの接続点間に第４のダイオードを接続し、前記第５，第６の半導体素子を同時にオンする期間を設けることを特徴とする。

請求項３の発明では、第１の半導体素子と第２の半導体素子とを直列接続した第１のアームと、第３の半導体素子と第４の半導体素子とを直列接続した第２のアームと、直流電源とを並列に接続するとともに、前記第１のアームの接続点と第２のアームの接続点間に直流カット用コンデンサと共振用インダクタンスとトランスの一次巻線との直列回路を接続する一方、
前記トランスの二次側の第１，第２出力端子には第５の半導体素子の一端，第６の半導体素子の一端をそれぞれ接続し、第５の半導体素子の他端と第６の半導体素子の他端とトランスのセンタータップとの間には、第１のインダクタンスと出力コンデンサとの直列回路を接続するとともに前記出力コンデンサと並列に負荷を接続し、前記第５の半導体素子と並列に第１のコンデンサと第１のダイオードとの直列回路、また前記第６の半導体素子と並列に第２のコンデンサと第２のダイオードとの直列回路をそれぞれ接続し、かつ、前記第１のコンデンサと第１のダイオードとの接続点と前記トランスのセンタータップとの間には、第３のダイオードと第２のインダクタンスとの直列回路を接続し、前記第２のコンデンサと第２のダイオードとの接続点と前記第３のダイオードと第２のインダクタンスの接続点との間には第４のダイオードを接続し、前記第５，第６の半導体素子を同時にオンする期間を設けることを特徴とする。

この発明によれば、トランス二次側に還流回路を設けるようにしたので、トランスの銅損とフルブリッジを構成する半導体素子の導通損失を低減することが可能になる。また、トランス二次側の整流用半導体素子に同時オン期間を設けるようにしたので、還流期間内に二次側の整流用半導体素子間に電流が分流し、整流用半導体素子が並列接続されたのと同じになり、二次側の整流用半導体素子の導通損失が低減される。

図１はこの発明の第１の実施の形態を示す回路図である。
同図からも明らかなように、この回路は図１０に示す従来回路に対し、二次側にコンデンサ２２１，２２５と、ダイオード２２２，２２４，２２６，２２８と、インダクタンス２２３，２２７と追加した点が特徴である。
コンデンサ２２１とダイオード２２２とを直列接続したアームを半導体素子２３１に並列に接続し、ダイオード２２４のアノードをダイオード２２２のカソードに接続し、ダイオード２２４のカソードをインダクタンス２２３の一端に接続し、インダクタンス２２３の他端を二次巻線１４２の第２出力端子に接続する。

また、コンデンサ２２５とダイオード２２６とを直列接続したアームを半導体素子２３２に並列に接続し、ダイオード２２８のアノードをダイオード２２６のカソードに接続し、ダイオード２２８カソードをインダクタンス２２７の一端に接続し、インダクタンス２２７の他端を二次巻線１４２の第１出力端子に接続する。
トランス１４０の二次巻線１４２に誘起された電圧がゼロになると、追加回路で還流動作を行ない、トランス１４０の二次巻線１４２に流れる電流を対向アームの半導体素子に
分流させ、トランス１４０の銅損および一次側フルブリッジ回路の導通損失を低減させるようにする。

図２は図１の動作説明図である。
図２にＱ１１，Ｑ１２，Ｑ１３，Ｑ１４で示すようなゲート信号を、一次側フルブリッジ回路を構成する半導体素子１３１，１３２，１３３，１３４にそれぞれ与える一方、Ｓ１，Ｓ２で示すゲート信号を二次側の整流回路を構成する半導体素子２３１，２３２にそれぞれ与える。従来回路と同様に、半導体素子１３１と１３４がオンすることにより、トランス１４０の二次巻線１４２に正方向の電圧Ｖｔｒ２（示矢参照）が誘起され、整流回路の半導体素子２３２とインダクタンス２３３により整流，平滑され、直流化された電圧を出力コンデンサ２１１を通して負荷２５１に供給する。このとき、一次側フルブリッジ回路の対向アームの半導体素子１３２，１３３をオンさせる前にゲート信号により位相シフト動作をさせ、半導体素子１３１と１３３が同時オンする期間が設けられている。

トランス二次巻線に正方向の電圧が誘起されるときは、二次巻線１４２→インダクタンス２３３→出力コンデンサ２１１→半導体素子２３２→二次巻線１４２の経路で電流が流れる一方（図３（ａ）の実線経路参照）、追加された回路では二次巻線１４２→コンデンサ２２１→ダイオード２２４→インダクタンス２２３→二次巻線１４２の経路にも電流が流れ（図３（ａ）の点線経路参照）、コンデンサ２２１が充電される。インダクタンス２２３は、この充電電流のピーク値を抑え、損失増加を防止する役割を持つ。

トランス１４０の二次巻線に誘起された電圧がゼロになるとコンデンサ２２１は放電するが、その経路はコンデンサ２２１→二次巻線１４２→半導体素子２３２→ダイオード２２２→コンデンサ２２１となる（図３（ａ）参照）。この放電動作により、トランス１４０の二次巻線１４２に流れ続けようとする電流を打ち消す傾向にある。このため、トランス１４０の二次巻線１４２に流れる電流が半導体素子２３１に分流する（図３（ｃ）参照）。

ここでは、従来例と異なり二次側整流回路の半導体素子２３１，２３２が同時に導通する期間、すなわち図２に示す期間Ｔｂを設け、この期間において半導体素子２３１を既にオンさせている。その結果、図２の期間Ｔｂでは、二次巻線１４２に流れる電流Ｉｔｒ２（図２参照）が従来より低下する。そのため、一次側回路に流れる還流電流が減少し、フルブリッジ回路１３０の半導体素子の導通損失と、トランス１４０の一次巻線１４１，二次巻線１４２の銅損が低減される。また、この期間では、半導体素子２３２に流れる電流Ｉｓ１が半導体素子２３１に分流し、この２個の半導体素子２３１と２３２とが並列接続されたと同じことになるため、導通損失が低減される。

同じ原理で、トランス１４０の二次巻線１４２に負方向に電圧が誘起されるとき、コンデンサ２２５が充放電され、この還流動作により半導体素子２３１に流れる電流が半導体素子２３２に分流され、Ｔｃ期間に二次巻線１４２に流れる電流Ｉｔｒ２が従来例より低減する。その結果、フルブリッジ回路の半導体素子の導通損失と、トランス１４０の一次巻線１４１，二次巻線１４２の銅損が低減される。また、この期間では、半導体素子２３１に流れる電流Ｉｓ２が半導体素子２３２に分流し、この２個の半導体素子２３１と２３２とが並列接続されたことと同じであるため、導通損失が低減される。
また、二次回路で還流動作を行なうことにより、半導体素子１３３，１３４がターンオンする際に一次側に流れる電流が小さくなるため、ソフトスイッチング用コンデンサ１３７，１３８を省略することができる。

図４にこの発明の第２の実施の形態を示す。ここでは、従来例に対し二次側にコンデンサ２２１，２２５と、ダイオード２２２，２２４，２２６，２２８と、インダクタンス２２７とを追加して構成される。そして、コンデンサ２２１とダイオード２２２との直列接続アームを半導体素子２３１に並列接続し、コンデンサ２２５とダイオード２２６との直列接続アームを半導体素子２３２に並列接続し、ダイオード２２２のカソードとインダクタンス２３３，２３４の接続点との間に、ダイオード２２４とインダクタンス２２７との直列接続アームを接続し、ダイオード２２８のカソードをダイオード２２４のカソードに接続し、ダイオード２２８のアノードをダイオード２２６のカソードに接続する。

図４でも、トランス１４０の二次巻線１４２に誘起された電圧がゼロになると、追加回路で還流動作を行ない、トランス１４０の二次巻線１４２に流れる電流を対向アームの半導体素子に分流させ、トランス１４０の銅損および一次側フルブリッジ回路の導通損失を低減させるのは図１と同様で、異なるのはコンデンサ２２１，２２５の充電経路だけであるので、以下では主として充放電時の動作について説明する。

トランス二次巻線に正方向の電圧が誘起されるときは、二次巻線１４２→インダクタンス２３３→出力コンデンサ２１１→半導体素子２３２→二次巻線１４２の経路で電流が流れる一方（図６（ａ）の実線経路参照）、追加された回路では、二次巻線１４２→コンデンサ２２１→ダイオード２２４→インダクタンス２２７→出力コンデンサ２１１→半導体素子２３２→二次巻線１４２の経路にも電流が流れ（図６（ａ）の点線経路参照）、コンデンサ２２１が充電される。インダクタンス２２７は、この充電電流のピーク値を抑え、損失増加を防止する役割を持つ。

トランス１４０の二次巻線に誘起された電圧がゼロになると、コンデンサ２２１が放電される。放電経路は、コンデンサ２２１→二次巻線１４２→半導体素子２３２→ダイオード２２２→コンデンサ２２１となる（図６（ｂ）参照）。この放電動作により、図１の場合と同様に、トランス１４０の二次巻線に流れる電流が半導体素子２３１に分流し、図７に示すように、期間Ｔｂの期間では、二次巻線に流れる電流Ｉｔｒ２が従来例より低下する。その結果、フルブリッジ回路の半導体素子の導通損失と、トランス１４０の一次巻線１４１，二次巻線１４２の銅損を低減できる。また、この期間では、半導体素子２３２に流れる電流Ｉｓ１が半導体素子２３１に分流し（（図６（ｃ）参照））、この２個の半導体素子２３１と２３２とが並列接続されたことと同じであるため、導通損失が低減される。

図７にこの発明の第３の実施の形態を示す。この例では、トランス１４０の二次側にはセンタータップ（中間端子）が設けられるとともに、コンデンサ２２１，２２５と、ダイオード２２２，２２４，２２６，２２８とインダクタンス２３６とを追加した点が特徴である。そして、コンデンサ２２５とダイオード２２６とを直列接続した回路を半導体素子２３２と並列に、コンデンサ２２１とダイオード２２２とを直列接続した回路を半導体素子２３１と並列に接続し、トランス二次側センタータップとダイオード２２６のアノードの間に、ダイオード２２８とインダクタンス２３６との直列回路を接続し、ダイオード２２４のアノードをダイオード２２８のアノードに、ダイオード２２４のカソードをダイオード２２２のアノードにそれぞれ接続する。

図７のような構成において、図８にＱ１１，Ｑ１２，Ｑ１３，Ｑ１４で示すようなゲート信号を、一次側フルブリッジ回路を構成する半導体素子１３１，１３２，１３３，１３４にそれぞれ与える一方、Ｓ１，Ｓ２で示すゲート信号を二次側の整流回路を構成する半導体素子２３１，２３２にそれぞれ与える。このとき従来回路と同様に、半導体素子１３１と１３４がオンすることにより、トランス１４０の二次巻線１４２に正方向の電圧Ｖｔｒ２が誘起され、追加回路のコンデンサ２２１の充放電動作が以下のように行なわれる。

トランス１４０の二次巻線１４２に正方向の電圧Ｖｔｒ２が誘起されるときは、二次巻線１４２→半導体素子２３２→インダクタンス２３５→出力コンデンサ２１１→二次巻線１４２の経路で電流が流れる一方、二次巻線１４３に電圧Ｖｔｒ３が誘起されるため、コンデンサ２２１が充電される。その充電経路は、二次巻線１４３→インダクタンス２３６→ダイオード２２４→コンデンサ２２１→二次巻線１４３となる（図９（ａ）点線経路参照）。二次巻線１４２の経路にも電流が流れ（図９（ａ）の実線経路参照）、コンデンサ２１１が充電される。
二次巻線に誘起された電圧がゼロになると、コンデンサ２２１が放電される。放電経路は、コンデンサ２２１→ダイオード２２２→半導体素子２３２→二次巻線１４２→コンデンサ２２１となる（図９（ｂ）参照）。

このような還流動作を行なうことにより、半導体素子２３２に流れる電流が半導体素子２３１に分流される（図９（ｃ）参照）。その結果、図８に示すように、この還流期間において、トランス１４０の一次１４１に流れる電流が二次巻線１４２に流れる電流と１４３に流れる電流の差分に比例するため、従来例より低下する。こうして、フルブリッジ回路の半導体素子の導通損失と、トランス１４０の一次巻線１４１の銅損が低減される。また、この期間では、半導体素子２３２流れる電流Ｉｓ１が半導体素子２３１に分流し、この２個の半導体素子２３１と２３２とが並列接続されたことと同じであるため、導通損失が低減される。

同じ原理で、二次巻線１４２に負方向の電圧が誘起されるときも、同じように損失低減ができる。
また、二次回路で還流動作を行なうことにより、半導体素子１３３，１３４がターンオンするときに、一次側に流れる電流が小さくなるため、ソフトスイッチング用コンデンサ１３７，１３８を省略することができる。

この発明の第１の実施の形態を示す回路図図１の制御方法を説明する波形図図１の動作説明図で、（ａ）はコンデンサ２２１の充電経路説明図、（ｂ）はコンデンサ２２１の放電経路説明図、（ｃ）は二次側整流回路の分流動作説明図この発明の第２の実施の形態を示す回路図図４の制御方法を説明する波形図図４の動作説明図で、（ａ）はコンデンサ２２１の充電経路説明図、（ｂ）はコンデンサ２２１の放電経路説明図、（ｃ）は二次側整流回路の分流動作説明図この発明の第３の実施の形態を示す回路図図７の制御方法を説明する波形図図７の動作説明図で、（ａ）はコンデンサ２２１の充電経路説明図、（ｂ）はコンデンサ２２１の放電経路説明図、（ｃ）は二次側整流回路の分流動作説明図従来例を示す回路図図１０の制御方法を説明する説明図

符号の説明

１１１…直流電源、１３１，１３２，１３３，１３４，２３１，２３２…半導体素子、１１３，１３５，１３６，１３７，１３８，２１１，２２１，２２５…コンデンサ、１２２，２３３，２３４，２３５，２３６…インダクタンス、２２２，２２４，２２６，２２８…ダイオード、２５１…負荷、１４０…トランス、１４１，１４２，１４３…トランス巻線。

Claims

第１の半導体素子と第２の半導体素子とを直列接続した第１のアームと、第３の半導体素子と第４の半導体素子とを直列接続した第２のアームと、直流電源とを並列に接続するとともに、前記第１のアームの接続点と第２のアームの接続点間に直流カット用コンデンサと共振用インダクタンスとトランスの一次巻線との直列回路を接続する一方、
第５の半導体素子と第１のインダクタンスとを直列接続した第３のアームと、第６の半導体素子と第２のインダクタンスとを直列接続した第４のアームと、出力コンデンサと、負荷とを並列接続するとともに、前記トランスの二次巻線を前記第３のアームの接続点と前記第４のアームの接続点間に接続し、第１のダイオードと第１のコンデンサとの直列回路を前記第５の半導体素子と並列に、第２のダイオードと第２のコンデンサとの直列回路を前記第６の半導体素子と並列にそれぞれ接続し、第３のダイオードと第３のインダクタンスとの直列回路を前記第１のダイオードと第１のコンデンサとの接続点と前記トランスの二次巻線の第２端子との間に接続し、かつ、第４のダイオードと第４のインダクタンスとの直列回路を前記第２のダイオードと第２のコンデンサとの接続点と前記トランスの二次巻線の第１端子との間に接続し、前記第５，第６の半導体素子を同時にオンする期間を設けることを特徴とするスイッチング電源装置。
第１の半導体素子と第２の半導体素子とを直列接続した第１のアームと、第３の半導体素子と第４の半導体素子とを直列接続した第２のアームと、直流電源とを並列に接続するとともに、前記第１のアームの接続点と第２のアームの接続点間に直流カット用コンデンサと共振用インダクタンスとトランスの一次巻線との直列回路を接続する一方、
第５の半導体素子と第１のインダクタンスとを直列接続した第３のアームと、第６の半導体素子と第２のインダクタンスとを直列接続した第４のアームと、出力コンデンサと、負荷とを並列接続するとともに、前記トランスの二次巻線を前記第３のアームの接続点と前記第４のアームの接続点間に接続し、第１のダイオードと第１のコンデンサとの直列回路を前記第５の半導体素子と並列に、第２のダイオードと第２のコンデンサとの直列回路を前記第６の半導体素子と並列にそれぞれ接続し、前記第１のインダクタンスと第２のインダクタンスとの接続点と第１のダイオードと第１のコンデンサとの接続点との間に第３のダイオードと第３のインダクタンスとの直列回路を接続し、かつ、前記第２のダイオードと第２のコンデンサとの接続点と前記第３のダイオードと第３のインダクタンスとの接続点間に第４のダイオードを接続し、前記第５，第６の半導体素子を同時にオンする期間を設けることを特徴とするスイッチング電源装置。
第１の半導体素子と第２の半導体素子とを直列接続した第１のアームと、第３の半導体素子と第４の半導体素子とを直列接続した第２のアームと、直流電源とを並列に接続するとともに、前記第１のアームの接続点と第２のアームの接続点間に直流カット用コンデンサと共振用インダクタンスとトランスの一次巻線との直列回路を接続する一方、
前記トランスの二次側の第１，第２出力端子には第５の半導体素子の一端，第６の半導体素子の一端をそれぞれ接続し、第５の半導体素子の他端と第６の半導体素子の他端とトランスのセンタータップとの間には、第１のインダクタンスと出力コンデンサとの直列回路を接続するとともに前記出力コンデンサと並列に負荷を接続し、前記第５の半導体素子と並列に第１のコンデンサと第１のダイオードとの直列回路、また前記第６の半導体素子と並列に第２のコンデンサと第２のダイオードとの直列回路をそれぞれ接続し、かつ、前記第１のコンデンサと第１のダイオードとの接続点と前記トランスのセンタータップとの間には、第３のダイオードと第２のインダクタンスとの直列回路を接続し、前記第２のコンデンサと第２のダイオードとの接続点と前記第３のダイオードと第２のインダクタンスの接続点との間には第４のダイオードを接続し、前記第５，第６の半導体素子を同時にオンする期間を設けることを特徴とするスイッチング電源装置。