JP4390367B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ダマシン法により多層配線構造を形成する半導体装置の製造方法に関し、特に、ビアと配線との界面におけるエレクトロマイグレーション耐性を高め、半導体装置の信頼性を向上させることができる多層配線の形成方法に関する。
【0002】
【従来の技術】
従来より、半導体装置における多層配線を形成する方法としてダマシン法が実用化されている。図3は、従来のダマシン法による多層配線の形成方法を示す断面図である。先ず、図3(a)に示すように、例えばMOSトランジスタ21の拡散層に接続するように第1層Cu配線22を形成後、シリコン窒化膜(SiN)からなるバリア層23を形成し、層間絶縁膜24及び酸化物層25を積層する。
【0003】
次に、図3(b)に示すように、ドライエッチングによりビア孔26及び第2層Cu配線用の溝27を形成する。次いで、スパッタリング法によりTiN又はTaN等からなるバリアメタル層(図示せず)を成膜した後、スパッタリング法によりシードCu(図示せず)を形成する。次に、Cuをめっきすることによりビア28及び第2層Cu配線29を同時に形成する。その後、CMP(Chemical Mechanical Polishing:化学的機械研磨)により表面を平坦化し、図3(c)に示すような2層Cu配線構造を形成する。また、前述の工程を繰り返すことにより、3層以上の配線層を有する所望の多層配線構造を形成することができる(河崎:応用物理Vol.68 1226頁 1999年)。
【0004】
また、特開平5−304148号公報には、ダマシン法による多層配線の形成方法において、下層配線層にイオン注入を行って不純物を注入し、その後真空中で熱処理を行うことにより、前記不純物を前記下層配線層の表層に析出させて安定層を形成し、前記下層配線層の表層における自然酸化膜の形成を抑制する方法が開示されている。この方法により、コンタクト部の電気抵抗を小さくすることができる。なお、注入するイオンは、下層配線層を構成する元素と同属の元素又は7属の元素のイオンであることが好ましい。
【0005】
更に、特開平8−203900号公報には、ダマシン法による多層配線の形成方法において、上層配線層の表層を非晶質化することにより前記上層配線層の表面を平坦化する方法が開示されている。この方法により、形状が安定した上層配線層を形成することができ、半導体装置の信頼性を向上させることができる。
【0006】
更にまた、特開2000−12686号公報、特開平11−87499号公報及び特開平11−288935号公報においても、ダマシン法を使用する半導体装置の製造方法が開示されている。
【0007】
【発明が解決しようとする課題】
しかしながら、従来のダマシン法には以下に示すような問題点がある。ダマシン法により形成された多層配線においては、配線とビアとの界面にマイクロボイド、界面準位等の欠陥が存在する。このような欠陥を有する界面は、形成された直後は電気的に接続されているが、前記界面に高密度な電流が長時間流れると電子流の運動量がCu原子の運動量に変換され、前記欠陥部分を拡散経路としてCu原子がドリフトするため、前記界面部分において断線が発生する。即ち、エレクトロマイグレーションが発生し、前記多層配線を具備する半導体装置の信頼性が損なわれる。
【0008】
従来、この問題点に対する有効な解決手段は提案されていない。例えば、特開平5−304148号公報に開示されている方法においては、下層配線の表層に不純物層を形成するため、この不純物層と下層配線を構成する金属との界面及び前記不純物層とビアとの界面においてエレクトロマイグレーションが発生してしまう。また、特開平8−203900号公報に開示されている方法においては、上層配線のみを非晶質化し、且つ、非晶質化した部分はCMPにより除去されるため、下層配線とビアとの界面における欠陥の低減には全く寄与しない。
【0009】
本発明はかかる問題点に鑑みてなされたものであって、半導体装置における多層配線の形成に際し、前記多層配線の配線とビアとの界面において発生する欠陥を低減することにより、前記界面におけるエレクトロマイグレーションの発生を抑制し、半導体装置の信頼性を向上させる半導体装置の製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第1の配線層を形成する工程と、前記第1の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の前記第1の配線層に整合する位置にビア孔を形成する工程と、前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第1の配線層を非晶質化する工程と、前記ビア孔内に導電物質を埋め込んでビアを形成する工程と、前記ビアに接続する第2の配線層を前記層間絶縁膜上に形成する工程と、を有し、前記イオン注入して前記第1の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第1の配線層を非晶質化する工程の後に行われる、ことを特徴とする。
【0011】
本発明においては、前記第1の配線層にイオン注入を行うことにより、前記第1の配線層の表層部を非晶質化させ前記第1の配線層と前記ビアとの反応性を向上させる。このため、前記ビアを形成する際に、導電物質を前記ビア孔内に埋め込むと、前記第1の配線層と前記ビアとの界面においてマイクロボイド及び界面準位等の欠陥が減少する。これにより、エレクトロマイグレーション耐性が向上し、半導体装置の信頼性が向上する。
【0012】
また、前記ビア孔を形成する工程の後に、前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成する工程を有することが好ましく、更に、このバリアメタル層を形成する工程を、前記イオン注入して前記第1の配線層を非晶質化する工程の前に行うことがより好ましい。
【0013】
前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成することにより、前記第1の配線層を構成する材料が前記層間絶縁膜中に拡散することを防止すると共に、前記第1の配線層と前記層間絶縁膜との間の密着性を改善することができる。更に、前記バリアメタル層をイオン注入の前に形成することにより、注入されたイオンにより前記層間絶縁膜が機械的及び化学的損傷を受けることを防止すると共に、前記イオンが前記第1の配線層に深く入り込みすぎることを防止し、前記第1の配線層において前記ビアと接触する表層部のみを効果的に非晶質化することができる。
【0014】
本発明に係る他の半導体装置の製造方法は、ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第1の配線層を形成する工程と、前記第1の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に低誘電率膜を形成する工程と、前記層間絶縁膜の前記第1の配線層に整合する位置にビア孔を形成する工程と、前記低誘電率膜の前記ビア孔に整合する位置に配線用の溝を形成する工程と、前記ビア孔、前記溝及び前記低誘電率膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第1の配線層を非晶質化する工程と、前記ビア孔に導電物質を埋め込んでビアを形成する工程と、前記溝に導電物質を埋め込んで前記ビアに接続する第2の配線層を形成する工程と、を有し、前記イオン注入して前記第1の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第1の配線層を非晶質化する工程の後に行われる、ことを特徴とする。
【0015】
また、前記イオン注入に使用するイオンが、H、N、C、Ar、Ne、Xe及びKrからなる群のより選択された少なくとも1種の元素のイオンであることが好ましい。
【0016】
これらの元素を前記第1の配線中にイオン注入することにより、前記第1の配線の特性に影響を及ぼさずに前記第1の配線の非晶質化を図ることができる。
【0017】
また、前記第2の配線層を形成する工程の後に、アニール工程を有することが好ましい。
【0018】
アニール工程を有することにより、イオン注入に伴う前記第1の配線のダメージを回復させることができる。また、前記第1の配線層と前記ビアとの界面における界面準位密度を低減させることができる。このため、半導体装置の信頼性が向上する。
【0019】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して詳細に説明する。先ず、本発明に係る第1の実施例について説明する。本発明はデュアルダマシン法及びシングルダマシン法の双方に適用可能であるが、本実施例ではデュアルダマシン法について説明する。本実施例の特徴は、多層配線の形成において、第1の配線層上の層間絶縁膜及び低誘電率膜にビア孔及び第2の配線層用の溝を形成した後、イオン注入を行うことである。また、第2の配線層を形成した後、アニールを行うことである。
【0020】
図1及び2は、本実施例に係る半導体装置の製造方法を示す断面図である。先ず、図1(a)に示すように、MOSトランジスタ1上にSiO2からなる層間絶縁膜2を形成し、フォトリソグラフィによりこの層間絶縁膜2のパターニングを行う。次に、ドライエッチング法により層間絶縁膜2にMOSトランジスタ1の拡散層まで到達するスルーホール3を開口し、スパッタリング法によりTiNを堆積してバリアメタル層(図示せず)を形成し、CVD法(Chemical Vapor Deposition:化学的気相成長法)によりWを堆積してビア4を形成する。この後、CMPにより表面を平坦化し、塗布法によりHSQ(Hydrogensilsesquioxane)を厚さ300nmまで堆積して第1層Cu配線用低誘電率膜5を形成する。次に、フォトリソグラフィにより第1層Cu配線用低誘電率膜5をパターニングし、ドライエッチング法により、第1層Cu配線用低誘電率膜5に幅200nmの第1層Cu配線用の溝6を形成する。その後、スパッタリング法によりTaNを厚さ40nmまで堆積してバリアメタル層(図示せず)を形成し、スパッタリング法によりCuを厚さ100nmまで堆積しCuシード(図示せず)とする。次に、電解めっき法により第1層Cu配線7を厚さ600nmに形成し、CMPにより平坦化を行い、図1(a)に示すような配線構造を得る。
【0021】
次に、図1(b)に示すように、プラズマCVD法によりSiNを厚さ70nmまで堆積しエッチングストッパ層8を形成し、SiO2を厚さ700nmまで堆積して層間絶縁膜9を形成し、その後、塗布法によりHSQからなる第2層配線用低誘電率膜10を形成する。
【0022】
次に、図1(c)に示すように、フォトリソグラフィによりビアエッチング用のパターニングを行い、ドライエッチング法により層間絶縁膜9に直径250nmのビア孔11を形成する。次いで、フォトリソグラフィにより第2層配線溝エッチング用のパターニングを行い、ドライエッチング法により第2層配線用低誘電率膜10に幅200nmの第2層配線用の溝12を形成する。次に、スパッタリング法によりTaNを厚さ40nmまで堆積し、バリアメタル層13を形成する。
【0023】
次に、図2(a)に示すように、イオン注入を行う。イオン注入の目的は、注入部の第1層Cu配線7の表面層を非晶質化することにより、Cuの反応性を高め、ビア15を形成する際にビア15と第1層Cu配線7との界面におけるマイクロボイド等の欠陥の生成を抑制することである。イオン種としては、H、N、C、Ar、Ne、Xe及びKrからなる群より選択された少なくとも1種の元素のイオンを使用する。この理由は、Cu配線中において特性の劣化を生じさせずに非晶質化のみを行うためである。本実施例においては、例えば、イオン種はAr、注入エネルギーは50keV、ドーズ量は1×1017cm-2とする。
【0024】
次に、スパッタリング法によりシードCu(図示せず)を100nmの厚さに積層し、図2(b)に示すように、電解めっき法によりビア15及び第2層Cu配線16を形成する。その後、CMPにより平坦化を行う。
【0025】
第2層Cu配線16を形成した後アニールを行う。アニールの目的は、イオン注入に伴い多層配線に発生したダメージの回復及び配線とビアとの界面における界面準位密度の低減である。アニールの温度は、イオン注入に伴うダメージを回復し界面準位密度を低減させるためには200℃以上が好ましい。また、MOSトランジスタ1に影響を与えないためには600℃以下が好ましい。但し、急速加熱処理(RTA)によりアニールを行う場合は条件が異なる。急速加熱処理を行う場合のアニール温度は、イオン注入に伴うダメージの回復及び装置の制約等を考慮し400℃以上とすることが好ましい。一方、前記急速加熱処理を行う場合のアニール温度は、MOSトランジスタ1に影響を与えないように1000℃以下とすることが好ましい。本実施例においては、急速加熱処理は行わず、400℃の温度で炉アニールを行う。
【0026】
上述の製造方法により、図2(b)に示すような2層配線構造を有する半導体装置を製造することができる。次に、本実施例の製造方法によって製造された半導体装置の構造について説明する。図2(b)に示すように、MOSトランジスタ1の上にMOSトランジスタ1を第1層Cu配線7に接続するためのビアを有する層間絶縁膜2が配置され、この層間絶縁膜2の上に第1層Cu配線用低誘電率膜5及び第1層Cu配線7より構成される第1の配線層が配置される。この第1の配線層の上にエッチングストッパ膜8が配置され、エッチングストッパ膜8の上に第1層Cu配線7を第2層Cu配線16に接続するためのビア15を有する層間絶縁膜9が配置され、この層間絶縁膜9の上に第2層Cu配線用低誘電率膜10及び第2層Cu配線16より構成される第2の配線層が配置される。また、ビア15及び第2層Cu配線16と、第1層Cu配線7、層間絶縁膜9及び第2層Cu配線用低誘電率膜10との間にはバリアメタル層13が配置されている。
【0027】
また、本実施例の製造方法を繰り返すことにより、3層以上の配線層を有する所望の多層配線を形成することができる。
【0028】
次に、本実施例の効果について説明する。本実施例の製造方法においては、ビア孔11及び第2層Cu配線用の溝12を開口後にイオン注入を行うことにより、第1層Cu配線7の表層部が非晶質化し反応性が増加する。これにより、ビア15を形成する際に、第1層Cu配線7とビア15との界面において、マイクロボイド及び界面準位等の欠陥が少ないクリーンな界面が形成される。このため、第1層Cu配線7とビア15との界面に長期間にわたり高密度の電流が流れても、Cu原子が前記欠陥を拡散経路としてドリフトし断線に至る現象が起こりにくい。即ち、半導体装置のエレクトロマイグレーション耐性が向上するため、信頼性が著しく向上する。
【0029】
また、第2層Cu配線16を形成した後に約400℃の炉アニールを行うことにより、イオン注入によるダメージは顕著に回復する。アニールには第1層Cu配線7とビア4との界面における界面準位密度を低減させる効果もあるため、半導体装置の信頼性向上に寄与する。
【0030】
また、本実施例においては、ビア孔11及び第2層Cu配線用の溝12を形成した後で、且つイオン注入を行う前に、ビア孔11,溝12及び層間絶縁膜9の上にバリアメタル層13を形成している。これにより、第1層Cu配線7を構成するCu原子が層間絶縁膜9中に拡散することを防止し、第1層Cu配線7と層間絶縁膜9との間の密着性を改善し、注入されたイオンにより層間絶縁膜9が機械的及び化学的損傷を受けることを防止して半導体装置の信頼性を向上させると共に、前記イオンが第1層Cu配線7に深く入り込みすぎることを防止し、第1層Cu配線7においてビア15と接触する表層部のみを効果的に非晶質化することができる。
【0031】
次に、本発明の第2の実施例について説明する。本実施例に係る半導体装置の製造方法において、製造される半導体装置の構造及び各層の堆積方法は第1の実施例と同一である。本実施例の特徴は、イオン注入の際にイオン種としてKrを使用し、アニールを急速加熱処理により行うことである。
【0032】
図1及び2を使用して本実施例に係る半導体装置の製造方法を示す。先ず、図1(a)に示すように、MOSトランジスタ1上にSiO2からなる層間絶縁膜2を形成し、フォトリソグラフィによりこの層間絶縁膜2のパターニングを行う。次に、ドライエッチング法により層間絶縁膜2にMOSトランジスタ1の拡散層まで到達するスルーホール3を開口し、スパッタリング法によりTiNを堆積してバリアメタル層(図示せず)を形成し、CVD法によりWを堆積してビア4を形成する。この後、CMPにより表面を平坦化し、塗布法によりHSQを厚さ300nmまで堆積して第1層Cu配線用低誘電率膜5を形成する。次に、フォトリソグラフィにより第1層Cu配線用低誘電率膜5をパターニングし、ドライエッチング法により、第1層Cu配線用低誘電率膜5に幅200nmの第1層Cu配線用の溝6を形成する。その後、スパッタリング法によりTaNを厚さ40nmまで堆積してバリアメタル層(図示せず)を形成し、スパッタリング法によりCuを厚さ100nmまで堆積しCuシード(図示せず)とする。次に、電解めっき法により第1層Cu配線7を厚さ600nmに形成し、CMPにより平坦化を行い、図1(a)に示すような配線構造を得る。
【0033】
次に、図1(b)に示すように、プラズマCVD法によりSiNを厚さ70nmまで堆積しエッチングストッパ層8を形成し、SiO2を厚さ700nmまで堆積して層間絶縁膜9を形成し、その後、塗布法によりHSQからなる第2層配線用低誘電率膜10を形成する。
【0034】
次に、図1(c)に示すように、フォトリソグラフィによりビアエッチング用のパターニングを行い、ドライエッチング法により層間絶縁膜9に直径250nmのビア孔11を形成する。次いで、フォトリソグラフィにより第2層配線溝エッチング用のパターニングを行い、ドライエッチング法により第2層配線用低誘電率膜10に幅200nmの第2層配線用の溝12を形成する。次に、スパッタリング法によりTaNを厚さ40nmまで堆積し、バリアメタル層13を形成する。
【0035】
次に、図2(a)に示すように、イオン注入を行う。本実施例においては、イオン種はKr、注入エネルギーは50keV、ドーズ量は1×1017cm-2とする。
【0036】
次に、スパッタリング法によりシードCu(図示せず)を100nmの厚さに積層し、図2(b)に示すように、電解めっき法によりビア15及び第2層Cu配線16を形成する。その後、CMPにより平坦化を行う。
【0037】
第2層Cu配線16を形成した後アニールを行う。本実施例においては、急速加熱処理により800℃の温度でアニールを行う。
【0038】
上述の製造方法により、図2(b)に示すような2層配線構造を有する半導体装置を製造することができる。また、この製造方法を繰り返すことにより、3層以上の配線層を有する所望の多層配線を形成することができる。
【0039】
次に、本実施例の効果について説明する。本実施例の製造方法においては、第1の実施例の効果に加えて、急速加熱処理によるアニールを行うため、アニールに要する時間を短縮することができ、半導体装置の製造効率を向上させることができる。
【0040】
本実施例においては、配線を構成する材料としてCuを使用したが、W、Al等他の導電物質を使用することもできる。また、本実施例においてはイオン注入の前にバリアメタル層を形成したが、イオン注入の条件によっては、イオン注入の後にバリアメタル層を形成することも可能である。更に、配線を構成する材料によっては、バリアメタル層自体を省略することも可能である。
【0041】
【発明の効果】
上述の如く本発明によれば、多層配線構造の形成工程において、下層配線形成後に下層配線を上層配線に接続するビア孔を形成した後又は下層配線形成後に前記ビア孔及び上層配線用の溝を形成した後にイオン注入を行うことにより、前記ビアと下層配線との界面におけるマイクロボイド及び界面準位等の欠陥を低減し、エレクトロマイグレーション耐性を改善することができる。これにより、半導体装置の信頼性を向上させることができる。また、イオン注入後にアニールを行うことにより、イオン注入によるダメージを回復すると共にビアと配線との界面における界面準位密度をより低減し、半導体装置の信頼性を更に向上させることができる。
【図面の簡単な説明】
【図1】本発明の第1及び第2の実施例に係る半導体装置の製造方法を示す断面図である。
【図2】本発明の第1及び第2の実施例に係る半導体装置の製造方法を示す断面図である。
【図3】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
1;MOSトランジスタ
2;層間絶縁膜
3;スルーホール
4;ビア
5;第1層Cu配線用低誘電率膜
6;第1層Cu配線用の溝
7;第1層Cu配線
8;エッチングストッパ膜
9;層間絶縁膜
10;第2層Cu配線用低誘電率膜
11;ビア孔
12;第2層Cu配線用の溝
13;バリアメタル層
14;イオン注入
15;ビア
16;第2層Cu配線
21;MOSトランジスタ
22;第1層Cu配線
23;バリア層
24;層間絶縁膜
25;酸化物層
26;ビア孔
27;第2層Cu配線用の溝
28;ビア
29;第2層Cu配線
Claims (7)
- ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第1の配線層を形成する工程と、前記第1の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の前記第1の配線層に整合する位置にビア孔を形成する工程と、前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第1の配線層を非晶質化する工程と、前記ビア孔内に導電物質を埋め込んでビアを形成する工程と、前記ビアに接続する第2の配線層を前記層間絶縁膜上に形成する工程と、を有し、前記イオン注入して前記第1の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第1の配線層を非晶質化する工程の後に行われる、ことを特徴とする半導体装置の製造方法。
- ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第1の配線層を形成する工程と、前記第1の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に低誘電率膜を形成する工程と、前記層間絶縁膜の前記第1の配線層に整合する位置にビア孔を形成する工程と、前記低誘電率膜の前記ビア孔に整合する位置に配線用の溝を形成する工程と、前記ビア孔、前記溝及び前記低誘電率膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第1の配線層を非晶質化する工程と、前記ビア孔に導電物質を埋め込んでビアを形成する工程と、前記溝に導電物質を埋め込んで前記ビアに接続する第2の配線層を形成する工程と、を有し、前記イオン注入して前記第1の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第1の配線層を非晶質化する工程の後に行われる、ことを特徴とする半導体装置の製造方法。
- 前記第1の配線層を形成する工程と、前記第1の配線層の上に層間絶縁膜を形成する工程との間に、前記第1の配線層の上にエッチングストッパ膜を形成する工程を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記イオン注入に使用するイオンが、H、N、C、Ar、Ne、Xe及びKrからなる群のより選択された少なくとも1種の元素のイオンであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の配線層を形成する工程の後に、アニール工程を有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記アニール工程において、アニール温度が200乃至600℃であることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記アニール工程において、急速加熱処理によりアニールを行い、アニール温度が400乃至1000℃であることを特徴とする請求項5に記載の半導体装置の製造方法。
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