JP4390367B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダマシン法により多層配線構造を形成する半導体装置の製造方法に関し、特に、ビアと配線との界面におけるエレクトロマイグレーション耐性を高め、半導体装置の信頼性を向上させることができる多層配線の形成方法に関する。
【０００２】
【従来の技術】
従来より、半導体装置における多層配線を形成する方法としてダマシン法が実用化されている。図３は、従来のダマシン法による多層配線の形成方法を示す断面図である。先ず、図３（ａ）に示すように、例えばＭＯＳトランジスタ２１の拡散層に接続するように第１層Ｃｕ配線２２を形成後、シリコン窒化膜（ＳｉＮ）からなるバリア層２３を形成し、層間絶縁膜２４及び酸化物層２５を積層する。
【０００３】
次に、図３（ｂ）に示すように、ドライエッチングによりビア孔２６及び第２層Ｃｕ配線用の溝２７を形成する。次いで、スパッタリング法によりＴｉＮ又はＴａＮ等からなるバリアメタル層（図示せず）を成膜した後、スパッタリング法によりシードＣｕ（図示せず）を形成する。次に、Ｃｕをめっきすることによりビア２８及び第２層Ｃｕ配線２９を同時に形成する。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により表面を平坦化し、図３（ｃ）に示すような２層Ｃｕ配線構造を形成する。また、前述の工程を繰り返すことにより、３層以上の配線層を有する所望の多層配線構造を形成することができる（河崎：応用物理Ｖｏｌ．６８ １２２６頁 １９９９年）。
【０００４】
また、特開平５−３０４１４８号公報には、ダマシン法による多層配線の形成方法において、下層配線層にイオン注入を行って不純物を注入し、その後真空中で熱処理を行うことにより、前記不純物を前記下層配線層の表層に析出させて安定層を形成し、前記下層配線層の表層における自然酸化膜の形成を抑制する方法が開示されている。この方法により、コンタクト部の電気抵抗を小さくすることができる。なお、注入するイオンは、下層配線層を構成する元素と同属の元素又は７属の元素のイオンであることが好ましい。
【０００５】
更に、特開平８−２０３９００号公報には、ダマシン法による多層配線の形成方法において、上層配線層の表層を非晶質化することにより前記上層配線層の表面を平坦化する方法が開示されている。この方法により、形状が安定した上層配線層を形成することができ、半導体装置の信頼性を向上させることができる。
【０００６】
更にまた、特開２０００−１２６８６号公報、特開平１１−８７４９９号公報及び特開平１１−２８８９３５号公報においても、ダマシン法を使用する半導体装置の製造方法が開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のダマシン法には以下に示すような問題点がある。ダマシン法により形成された多層配線においては、配線とビアとの界面にマイクロボイド、界面準位等の欠陥が存在する。このような欠陥を有する界面は、形成された直後は電気的に接続されているが、前記界面に高密度な電流が長時間流れると電子流の運動量がＣｕ原子の運動量に変換され、前記欠陥部分を拡散経路としてＣｕ原子がドリフトするため、前記界面部分において断線が発生する。即ち、エレクトロマイグレーションが発生し、前記多層配線を具備する半導体装置の信頼性が損なわれる。
【０００８】
従来、この問題点に対する有効な解決手段は提案されていない。例えば、特開平５−３０４１４８号公報に開示されている方法においては、下層配線の表層に不純物層を形成するため、この不純物層と下層配線を構成する金属との界面及び前記不純物層とビアとの界面においてエレクトロマイグレーションが発生してしまう。また、特開平８−２０３９００号公報に開示されている方法においては、上層配線のみを非晶質化し、且つ、非晶質化した部分はＣＭＰにより除去されるため、下層配線とビアとの界面における欠陥の低減には全く寄与しない。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、半導体装置における多層配線の形成に際し、前記多層配線の配線とビアとの界面において発生する欠陥を低減することにより、前記界面におけるエレクトロマイグレーションの発生を抑制し、半導体装置の信頼性を向上させる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の前記第１の配線層に整合する位置にビア孔を形成する工程と、前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第１の配線層を非晶質化する工程と、前記ビア孔内に導電物質を埋め込んでビアを形成する工程と、前記ビアに接続する第２の配線層を前記層間絶縁膜上に形成する工程と、を有し、前記イオン注入して前記第１の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第１の配線層を非晶質化する工程の後に行われる、ことを特徴とする。
【００１１】
本発明においては、前記第１の配線層にイオン注入を行うことにより、前記第１の配線層の表層部を非晶質化させ前記第１の配線層と前記ビアとの反応性を向上させる。このため、前記ビアを形成する際に、導電物質を前記ビア孔内に埋め込むと、前記第１の配線層と前記ビアとの界面においてマイクロボイド及び界面準位等の欠陥が減少する。これにより、エレクトロマイグレーション耐性が向上し、半導体装置の信頼性が向上する。
【００１２】
また、前記ビア孔を形成する工程の後に、前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成する工程を有することが好ましく、更に、このバリアメタル層を形成する工程を、前記イオン注入して前記第１の配線層を非晶質化する工程の前に行うことがより好ましい。
【００１３】
前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成することにより、前記第１の配線層を構成する材料が前記層間絶縁膜中に拡散することを防止すると共に、前記第１の配線層と前記層間絶縁膜との間の密着性を改善することができる。更に、前記バリアメタル層をイオン注入の前に形成することにより、注入されたイオンにより前記層間絶縁膜が機械的及び化学的損傷を受けることを防止すると共に、前記イオンが前記第１の配線層に深く入り込みすぎることを防止し、前記第１の配線層において前記ビアと接触する表層部のみを効果的に非晶質化することができる。
【００１４】
本発明に係る他の半導体装置の製造方法は、ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に低誘電率膜を形成する工程と、前記層間絶縁膜の前記第１の配線層に整合する位置にビア孔を形成する工程と、前記低誘電率膜の前記ビア孔に整合する位置に配線用の溝を形成する工程と、前記ビア孔、前記溝及び前記低誘電率膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第１の配線層を非晶質化する工程と、前記ビア孔に導電物質を埋め込んでビアを形成する工程と、前記溝に導電物質を埋め込んで前記ビアに接続する第２の配線層を形成する工程と、を有し、前記イオン注入して前記第１の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第１の配線層を非晶質化する工程の後に行われる、ことを特徴とする。
【００１５】
また、前記イオン注入に使用するイオンが、Ｈ、Ｎ、Ｃ、Ａｒ、Ｎｅ、Ｘｅ及びＫｒからなる群のより選択された少なくとも１種の元素のイオンであることが好ましい。
【００１６】
これらの元素を前記第１の配線中にイオン注入することにより、前記第１の配線の特性に影響を及ぼさずに前記第１の配線の非晶質化を図ることができる。
【００１７】
また、前記第２の配線層を形成する工程の後に、アニール工程を有することが好ましい。
【００１８】
アニール工程を有することにより、イオン注入に伴う前記第１の配線のダメージを回復させることができる。また、前記第１の配線層と前記ビアとの界面における界面準位密度を低減させることができる。このため、半導体装置の信頼性が向上する。
【００１９】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して詳細に説明する。先ず、本発明に係る第１の実施例について説明する。本発明はデュアルダマシン法及びシングルダマシン法の双方に適用可能であるが、本実施例ではデュアルダマシン法について説明する。本実施例の特徴は、多層配線の形成において、第１の配線層上の層間絶縁膜及び低誘電率膜にビア孔及び第２の配線層用の溝を形成した後、イオン注入を行うことである。また、第２の配線層を形成した後、アニールを行うことである。
【００２０】
図１及び２は、本実施例に係る半導体装置の製造方法を示す断面図である。先ず、図１（ａ）に示すように、ＭＯＳトランジスタ１上にＳｉＯ2からなる層間絶縁膜２を形成し、フォトリソグラフィによりこの層間絶縁膜２のパターニングを行う。次に、ドライエッチング法により層間絶縁膜２にＭＯＳトランジスタ１の拡散層まで到達するスルーホール３を開口し、スパッタリング法によりＴｉＮを堆積してバリアメタル層（図示せず）を形成し、ＣＶＤ法（Chemical Vapor Deposition：化学的気相成長法）によりＷを堆積してビア４を形成する。この後、ＣＭＰにより表面を平坦化し、塗布法によりＨＳＱ（Hydrogensilsesquioxane）を厚さ３００ｎｍまで堆積して第１層Ｃｕ配線用低誘電率膜５を形成する。次に、フォトリソグラフィにより第１層Ｃｕ配線用低誘電率膜５をパターニングし、ドライエッチング法により、第１層Ｃｕ配線用低誘電率膜５に幅２００ｎｍの第１層Ｃｕ配線用の溝６を形成する。その後、スパッタリング法によりＴａＮを厚さ４０ｎｍまで堆積してバリアメタル層（図示せず）を形成し、スパッタリング法によりＣｕを厚さ１００ｎｍまで堆積しＣｕシード（図示せず）とする。次に、電解めっき法により第１層Ｃｕ配線７を厚さ６００ｎｍに形成し、ＣＭＰにより平坦化を行い、図１（ａ）に示すような配線構造を得る。
【００２１】
次に、図１（ｂ）に示すように、プラズマＣＶＤ法によりＳｉＮを厚さ７０ｎｍまで堆積しエッチングストッパ層８を形成し、ＳｉＯ2を厚さ７００ｎｍまで堆積して層間絶縁膜９を形成し、その後、塗布法によりＨＳＱからなる第２層配線用低誘電率膜１０を形成する。
【００２２】
次に、図１（ｃ）に示すように、フォトリソグラフィによりビアエッチング用のパターニングを行い、ドライエッチング法により層間絶縁膜９に直径２５０ｎｍのビア孔１１を形成する。次いで、フォトリソグラフィにより第２層配線溝エッチング用のパターニングを行い、ドライエッチング法により第２層配線用低誘電率膜１０に幅２００ｎｍの第２層配線用の溝１２を形成する。次に、スパッタリング法によりＴａＮを厚さ４０ｎｍまで堆積し、バリアメタル層１３を形成する。
【００２３】
次に、図２（ａ）に示すように、イオン注入を行う。イオン注入の目的は、注入部の第１層Ｃｕ配線７の表面層を非晶質化することにより、Ｃｕの反応性を高め、ビア１５を形成する際にビア１５と第１層Ｃｕ配線７との界面におけるマイクロボイド等の欠陥の生成を抑制することである。イオン種としては、Ｈ、Ｎ、Ｃ、Ａｒ、Ｎｅ、Ｘｅ及びＫｒからなる群より選択された少なくとも１種の元素のイオンを使用する。この理由は、Ｃｕ配線中において特性の劣化を生じさせずに非晶質化のみを行うためである。本実施例においては、例えば、イオン種はＡｒ、注入エネルギーは５０ｋｅＶ、ドーズ量は１×１０17ｃｍ-2とする。
【００２４】
次に、スパッタリング法によりシードＣｕ（図示せず）を１００ｎｍの厚さに積層し、図２（ｂ）に示すように、電解めっき法によりビア１５及び第２層Ｃｕ配線１６を形成する。その後、ＣＭＰにより平坦化を行う。
【００２５】
第２層Ｃｕ配線１６を形成した後アニールを行う。アニールの目的は、イオン注入に伴い多層配線に発生したダメージの回復及び配線とビアとの界面における界面準位密度の低減である。アニールの温度は、イオン注入に伴うダメージを回復し界面準位密度を低減させるためには２００℃以上が好ましい。また、ＭＯＳトランジスタ１に影響を与えないためには６００℃以下が好ましい。但し、急速加熱処理（ＲＴＡ）によりアニールを行う場合は条件が異なる。急速加熱処理を行う場合のアニール温度は、イオン注入に伴うダメージの回復及び装置の制約等を考慮し４００℃以上とすることが好ましい。一方、前記急速加熱処理を行う場合のアニール温度は、ＭＯＳトランジスタ１に影響を与えないように１０００℃以下とすることが好ましい。本実施例においては、急速加熱処理は行わず、４００℃の温度で炉アニールを行う。
【００２６】
上述の製造方法により、図２（ｂ）に示すような２層配線構造を有する半導体装置を製造することができる。次に、本実施例の製造方法によって製造された半導体装置の構造について説明する。図２（ｂ）に示すように、ＭＯＳトランジスタ１の上にＭＯＳトランジスタ１を第１層Ｃｕ配線７に接続するためのビアを有する層間絶縁膜２が配置され、この層間絶縁膜２の上に第１層Ｃｕ配線用低誘電率膜５及び第１層Ｃｕ配線７より構成される第１の配線層が配置される。この第１の配線層の上にエッチングストッパ膜８が配置され、エッチングストッパ膜８の上に第１層Ｃｕ配線７を第２層Ｃｕ配線１６に接続するためのビア１５を有する層間絶縁膜９が配置され、この層間絶縁膜９の上に第２層Ｃｕ配線用低誘電率膜１０及び第２層Ｃｕ配線１６より構成される第２の配線層が配置される。また、ビア１５及び第２層Ｃｕ配線１６と、第１層Ｃｕ配線７、層間絶縁膜９及び第２層Ｃｕ配線用低誘電率膜１０との間にはバリアメタル層１３が配置されている。
【００２７】
また、本実施例の製造方法を繰り返すことにより、３層以上の配線層を有する所望の多層配線を形成することができる。
【００２８】
次に、本実施例の効果について説明する。本実施例の製造方法においては、ビア孔１１及び第２層Ｃｕ配線用の溝１２を開口後にイオン注入を行うことにより、第１層Ｃｕ配線７の表層部が非晶質化し反応性が増加する。これにより、ビア１５を形成する際に、第１層Ｃｕ配線７とビア１５との界面において、マイクロボイド及び界面準位等の欠陥が少ないクリーンな界面が形成される。このため、第１層Ｃｕ配線７とビア１５との界面に長期間にわたり高密度の電流が流れても、Ｃｕ原子が前記欠陥を拡散経路としてドリフトし断線に至る現象が起こりにくい。即ち、半導体装置のエレクトロマイグレーション耐性が向上するため、信頼性が著しく向上する。
【００２９】
また、第２層Ｃｕ配線１６を形成した後に約４００℃の炉アニールを行うことにより、イオン注入によるダメージは顕著に回復する。アニールには第１層Ｃｕ配線７とビア４との界面における界面準位密度を低減させる効果もあるため、半導体装置の信頼性向上に寄与する。
【００３０】
また、本実施例においては、ビア孔１１及び第２層Ｃｕ配線用の溝１２を形成した後で、且つイオン注入を行う前に、ビア孔１１，溝１２及び層間絶縁膜９の上にバリアメタル層１３を形成している。これにより、第１層Ｃｕ配線７を構成するＣｕ原子が層間絶縁膜９中に拡散することを防止し、第１層Ｃｕ配線７と層間絶縁膜９との間の密着性を改善し、注入されたイオンにより層間絶縁膜９が機械的及び化学的損傷を受けることを防止して半導体装置の信頼性を向上させると共に、前記イオンが第１層Ｃｕ配線７に深く入り込みすぎることを防止し、第１層Ｃｕ配線７においてビア１５と接触する表層部のみを効果的に非晶質化することができる。
【００３１】
次に、本発明の第２の実施例について説明する。本実施例に係る半導体装置の製造方法において、製造される半導体装置の構造及び各層の堆積方法は第１の実施例と同一である。本実施例の特徴は、イオン注入の際にイオン種としてＫｒを使用し、アニールを急速加熱処理により行うことである。
【００３２】
図１及び２を使用して本実施例に係る半導体装置の製造方法を示す。先ず、図１（ａ）に示すように、ＭＯＳトランジスタ１上にＳｉＯ2からなる層間絶縁膜２を形成し、フォトリソグラフィによりこの層間絶縁膜２のパターニングを行う。次に、ドライエッチング法により層間絶縁膜２にＭＯＳトランジスタ１の拡散層まで到達するスルーホール３を開口し、スパッタリング法によりＴｉＮを堆積してバリアメタル層（図示せず）を形成し、ＣＶＤ法によりＷを堆積してビア４を形成する。この後、ＣＭＰにより表面を平坦化し、塗布法によりＨＳＱを厚さ３００ｎｍまで堆積して第１層Ｃｕ配線用低誘電率膜５を形成する。次に、フォトリソグラフィにより第１層Ｃｕ配線用低誘電率膜５をパターニングし、ドライエッチング法により、第１層Ｃｕ配線用低誘電率膜５に幅２００ｎｍの第１層Ｃｕ配線用の溝６を形成する。その後、スパッタリング法によりＴａＮを厚さ４０ｎｍまで堆積してバリアメタル層（図示せず）を形成し、スパッタリング法によりＣｕを厚さ１００ｎｍまで堆積しＣｕシード（図示せず）とする。次に、電解めっき法により第１層Ｃｕ配線７を厚さ６００ｎｍに形成し、ＣＭＰにより平坦化を行い、図１（ａ）に示すような配線構造を得る。
【００３３】
次に、図１（ｂ）に示すように、プラズマＣＶＤ法によりＳｉＮを厚さ７０ｎｍまで堆積しエッチングストッパ層８を形成し、ＳｉＯ2を厚さ７００ｎｍまで堆積して層間絶縁膜９を形成し、その後、塗布法によりＨＳＱからなる第２層配線用低誘電率膜１０を形成する。
【００３４】
次に、図１（ｃ）に示すように、フォトリソグラフィによりビアエッチング用のパターニングを行い、ドライエッチング法により層間絶縁膜９に直径２５０ｎｍのビア孔１１を形成する。次いで、フォトリソグラフィにより第２層配線溝エッチング用のパターニングを行い、ドライエッチング法により第２層配線用低誘電率膜１０に幅２００ｎｍの第２層配線用の溝１２を形成する。次に、スパッタリング法によりＴａＮを厚さ４０ｎｍまで堆積し、バリアメタル層１３を形成する。
【００３５】
次に、図２（ａ）に示すように、イオン注入を行う。本実施例においては、イオン種はＫｒ、注入エネルギーは５０ｋｅＶ、ドーズ量は１×１０17ｃｍ-2とする。
【００３６】
次に、スパッタリング法によりシードＣｕ（図示せず）を１００ｎｍの厚さに積層し、図２（ｂ）に示すように、電解めっき法によりビア１５及び第２層Ｃｕ配線１６を形成する。その後、ＣＭＰにより平坦化を行う。
【００３７】
第２層Ｃｕ配線１６を形成した後アニールを行う。本実施例においては、急速加熱処理により８００℃の温度でアニールを行う。
【００３８】
上述の製造方法により、図２（ｂ）に示すような２層配線構造を有する半導体装置を製造することができる。また、この製造方法を繰り返すことにより、３層以上の配線層を有する所望の多層配線を形成することができる。
【００３９】
次に、本実施例の効果について説明する。本実施例の製造方法においては、第１の実施例の効果に加えて、急速加熱処理によるアニールを行うため、アニールに要する時間を短縮することができ、半導体装置の製造効率を向上させることができる。
【００４０】
本実施例においては、配線を構成する材料としてＣｕを使用したが、Ｗ、Ａｌ等他の導電物質を使用することもできる。また、本実施例においてはイオン注入の前にバリアメタル層を形成したが、イオン注入の条件によっては、イオン注入の後にバリアメタル層を形成することも可能である。更に、配線を構成する材料によっては、バリアメタル層自体を省略することも可能である。
【００４１】
【発明の効果】
上述の如く本発明によれば、多層配線構造の形成工程において、下層配線形成後に下層配線を上層配線に接続するビア孔を形成した後又は下層配線形成後に前記ビア孔及び上層配線用の溝を形成した後にイオン注入を行うことにより、前記ビアと下層配線との界面におけるマイクロボイド及び界面準位等の欠陥を低減し、エレクトロマイグレーション耐性を改善することができる。これにより、半導体装置の信頼性を向上させることができる。また、イオン注入後にアニールを行うことにより、イオン注入によるダメージを回復すると共にビアと配線との界面における界面準位密度をより低減し、半導体装置の信頼性を更に向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施例に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第１及び第２の実施例に係る半導体装置の製造方法を示す断面図である。
【図３】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１；ＭＯＳトランジスタ
２；層間絶縁膜
３；スルーホール
４；ビア
５；第１層Ｃｕ配線用低誘電率膜
６；第１層Ｃｕ配線用の溝
７；第１層Ｃｕ配線
８；エッチングストッパ膜
９；層間絶縁膜
１０；第２層Ｃｕ配線用低誘電率膜
１１；ビア孔
１２；第２層Ｃｕ配線用の溝
１３；バリアメタル層
１４；イオン注入
１５；ビア
１６；第２層Ｃｕ配線
２１；ＭＯＳトランジスタ
２２；第１層Ｃｕ配線
２３；バリア層
２４；層間絶縁膜
２５；酸化物層
２６；ビア孔
２７；第２層Ｃｕ配線用の溝
２８；ビア
２９；第２層Ｃｕ配線
【発明の属する技術分野】
本発明は、ダマシン法により多層配線構造を形成する半導体装置の製造方法に関し、特に、ビアと配線との界面におけるエレクトロマイグレーション耐性を高め、半導体装置の信頼性を向上させることができる多層配線の形成方法に関する。
【０００２】
【従来の技術】
従来より、半導体装置における多層配線を形成する方法としてダマシン法が実用化されている。図３は、従来のダマシン法による多層配線の形成方法を示す断面図である。先ず、図３（ａ）に示すように、例えばＭＯＳトランジスタ２１の拡散層に接続するように第１層Ｃｕ配線２２を形成後、シリコン窒化膜（ＳｉＮ）からなるバリア層２３を形成し、層間絶縁膜２４及び酸化物層２５を積層する。
【０００３】
次に、図３（ｂ）に示すように、ドライエッチングによりビア孔２６及び第２層Ｃｕ配線用の溝２７を形成する。次いで、スパッタリング法によりＴｉＮ又はＴａＮ等からなるバリアメタル層（図示せず）を成膜した後、スパッタリング法によりシードＣｕ（図示せず）を形成する。次に、Ｃｕをめっきすることによりビア２８及び第２層Ｃｕ配線２９を同時に形成する。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により表面を平坦化し、図３（ｃ）に示すような２層Ｃｕ配線構造を形成する。また、前述の工程を繰り返すことにより、３層以上の配線層を有する所望の多層配線構造を形成することができる（河崎：応用物理Ｖｏｌ．６８ １２２６頁 １９９９年）。
【０００４】
また、特開平５−３０４１４８号公報には、ダマシン法による多層配線の形成方法において、下層配線層にイオン注入を行って不純物を注入し、その後真空中で熱処理を行うことにより、前記不純物を前記下層配線層の表層に析出させて安定層を形成し、前記下層配線層の表層における自然酸化膜の形成を抑制する方法が開示されている。この方法により、コンタクト部の電気抵抗を小さくすることができる。なお、注入するイオンは、下層配線層を構成する元素と同属の元素又は７属の元素のイオンであることが好ましい。
【０００５】
更に、特開平８−２０３９００号公報には、ダマシン法による多層配線の形成方法において、上層配線層の表層を非晶質化することにより前記上層配線層の表面を平坦化する方法が開示されている。この方法により、形状が安定した上層配線層を形成することができ、半導体装置の信頼性を向上させることができる。
【０００６】
更にまた、特開２０００−１２６８６号公報、特開平１１−８７４９９号公報及び特開平１１−２８８９３５号公報においても、ダマシン法を使用する半導体装置の製造方法が開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のダマシン法には以下に示すような問題点がある。ダマシン法により形成された多層配線においては、配線とビアとの界面にマイクロボイド、界面準位等の欠陥が存在する。このような欠陥を有する界面は、形成された直後は電気的に接続されているが、前記界面に高密度な電流が長時間流れると電子流の運動量がＣｕ原子の運動量に変換され、前記欠陥部分を拡散経路としてＣｕ原子がドリフトするため、前記界面部分において断線が発生する。即ち、エレクトロマイグレーションが発生し、前記多層配線を具備する半導体装置の信頼性が損なわれる。
【０００８】
従来、この問題点に対する有効な解決手段は提案されていない。例えば、特開平５−３０４１４８号公報に開示されている方法においては、下層配線の表層に不純物層を形成するため、この不純物層と下層配線を構成する金属との界面及び前記不純物層とビアとの界面においてエレクトロマイグレーションが発生してしまう。また、特開平８−２０３９００号公報に開示されている方法においては、上層配線のみを非晶質化し、且つ、非晶質化した部分はＣＭＰにより除去されるため、下層配線とビアとの界面における欠陥の低減には全く寄与しない。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、半導体装置における多層配線の形成に際し、前記多層配線の配線とビアとの界面において発生する欠陥を低減することにより、前記界面におけるエレクトロマイグレーションの発生を抑制し、半導体装置の信頼性を向上させる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の前記第１の配線層に整合する位置にビア孔を形成する工程と、前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第１の配線層を非晶質化する工程と、前記ビア孔内に導電物質を埋め込んでビアを形成する工程と、前記ビアに接続する第２の配線層を前記層間絶縁膜上に形成する工程と、を有し、前記イオン注入して前記第１の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第１の配線層を非晶質化する工程の後に行われる、ことを特徴とする。
【００１１】
本発明においては、前記第１の配線層にイオン注入を行うことにより、前記第１の配線層の表層部を非晶質化させ前記第１の配線層と前記ビアとの反応性を向上させる。このため、前記ビアを形成する際に、導電物質を前記ビア孔内に埋め込むと、前記第１の配線層と前記ビアとの界面においてマイクロボイド及び界面準位等の欠陥が減少する。これにより、エレクトロマイグレーション耐性が向上し、半導体装置の信頼性が向上する。
【００１２】
また、前記ビア孔を形成する工程の後に、前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成する工程を有することが好ましく、更に、このバリアメタル層を形成する工程を、前記イオン注入して前記第１の配線層を非晶質化する工程の前に行うことがより好ましい。
【００１３】
前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成することにより、前記第１の配線層を構成する材料が前記層間絶縁膜中に拡散することを防止すると共に、前記第１の配線層と前記層間絶縁膜との間の密着性を改善することができる。更に、前記バリアメタル層をイオン注入の前に形成することにより、注入されたイオンにより前記層間絶縁膜が機械的及び化学的損傷を受けることを防止すると共に、前記イオンが前記第１の配線層に深く入り込みすぎることを防止し、前記第１の配線層において前記ビアと接触する表層部のみを効果的に非晶質化することができる。
【００１４】
本発明に係る他の半導体装置の製造方法は、ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に低誘電率膜を形成する工程と、前記層間絶縁膜の前記第１の配線層に整合する位置にビア孔を形成する工程と、前記低誘電率膜の前記ビア孔に整合する位置に配線用の溝を形成する工程と、前記ビア孔、前記溝及び前記低誘電率膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第１の配線層を非晶質化する工程と、前記ビア孔に導電物質を埋め込んでビアを形成する工程と、前記溝に導電物質を埋め込んで前記ビアに接続する第２の配線層を形成する工程と、を有し、前記イオン注入して前記第１の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第１の配線層を非晶質化する工程の後に行われる、ことを特徴とする。
【００１５】
また、前記イオン注入に使用するイオンが、Ｈ、Ｎ、Ｃ、Ａｒ、Ｎｅ、Ｘｅ及びＫｒからなる群のより選択された少なくとも１種の元素のイオンであることが好ましい。
【００１６】
これらの元素を前記第１の配線中にイオン注入することにより、前記第１の配線の特性に影響を及ぼさずに前記第１の配線の非晶質化を図ることができる。
【００１７】
また、前記第２の配線層を形成する工程の後に、アニール工程を有することが好ましい。
【００１８】
アニール工程を有することにより、イオン注入に伴う前記第１の配線のダメージを回復させることができる。また、前記第１の配線層と前記ビアとの界面における界面準位密度を低減させることができる。このため、半導体装置の信頼性が向上する。
【００１９】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して詳細に説明する。先ず、本発明に係る第１の実施例について説明する。本発明はデュアルダマシン法及びシングルダマシン法の双方に適用可能であるが、本実施例ではデュアルダマシン法について説明する。本実施例の特徴は、多層配線の形成において、第１の配線層上の層間絶縁膜及び低誘電率膜にビア孔及び第２の配線層用の溝を形成した後、イオン注入を行うことである。また、第２の配線層を形成した後、アニールを行うことである。
【００２０】
図１及び２は、本実施例に係る半導体装置の製造方法を示す断面図である。先ず、図１（ａ）に示すように、ＭＯＳトランジスタ１上にＳｉＯ2からなる層間絶縁膜２を形成し、フォトリソグラフィによりこの層間絶縁膜２のパターニングを行う。次に、ドライエッチング法により層間絶縁膜２にＭＯＳトランジスタ１の拡散層まで到達するスルーホール３を開口し、スパッタリング法によりＴｉＮを堆積してバリアメタル層（図示せず）を形成し、ＣＶＤ法（Chemical Vapor Deposition：化学的気相成長法）によりＷを堆積してビア４を形成する。この後、ＣＭＰにより表面を平坦化し、塗布法によりＨＳＱ（Hydrogensilsesquioxane）を厚さ３００ｎｍまで堆積して第１層Ｃｕ配線用低誘電率膜５を形成する。次に、フォトリソグラフィにより第１層Ｃｕ配線用低誘電率膜５をパターニングし、ドライエッチング法により、第１層Ｃｕ配線用低誘電率膜５に幅２００ｎｍの第１層Ｃｕ配線用の溝６を形成する。その後、スパッタリング法によりＴａＮを厚さ４０ｎｍまで堆積してバリアメタル層（図示せず）を形成し、スパッタリング法によりＣｕを厚さ１００ｎｍまで堆積しＣｕシード（図示せず）とする。次に、電解めっき法により第１層Ｃｕ配線７を厚さ６００ｎｍに形成し、ＣＭＰにより平坦化を行い、図１（ａ）に示すような配線構造を得る。
【００２１】
次に、図１（ｂ）に示すように、プラズマＣＶＤ法によりＳｉＮを厚さ７０ｎｍまで堆積しエッチングストッパ層８を形成し、ＳｉＯ2を厚さ７００ｎｍまで堆積して層間絶縁膜９を形成し、その後、塗布法によりＨＳＱからなる第２層配線用低誘電率膜１０を形成する。
【００２２】
次に、図１（ｃ）に示すように、フォトリソグラフィによりビアエッチング用のパターニングを行い、ドライエッチング法により層間絶縁膜９に直径２５０ｎｍのビア孔１１を形成する。次いで、フォトリソグラフィにより第２層配線溝エッチング用のパターニングを行い、ドライエッチング法により第２層配線用低誘電率膜１０に幅２００ｎｍの第２層配線用の溝１２を形成する。次に、スパッタリング法によりＴａＮを厚さ４０ｎｍまで堆積し、バリアメタル層１３を形成する。
【００２３】
次に、図２（ａ）に示すように、イオン注入を行う。イオン注入の目的は、注入部の第１層Ｃｕ配線７の表面層を非晶質化することにより、Ｃｕの反応性を高め、ビア１５を形成する際にビア１５と第１層Ｃｕ配線７との界面におけるマイクロボイド等の欠陥の生成を抑制することである。イオン種としては、Ｈ、Ｎ、Ｃ、Ａｒ、Ｎｅ、Ｘｅ及びＫｒからなる群より選択された少なくとも１種の元素のイオンを使用する。この理由は、Ｃｕ配線中において特性の劣化を生じさせずに非晶質化のみを行うためである。本実施例においては、例えば、イオン種はＡｒ、注入エネルギーは５０ｋｅＶ、ドーズ量は１×１０17ｃｍ-2とする。
【００２４】
次に、スパッタリング法によりシードＣｕ（図示せず）を１００ｎｍの厚さに積層し、図２（ｂ）に示すように、電解めっき法によりビア１５及び第２層Ｃｕ配線１６を形成する。その後、ＣＭＰにより平坦化を行う。
【００２５】
第２層Ｃｕ配線１６を形成した後アニールを行う。アニールの目的は、イオン注入に伴い多層配線に発生したダメージの回復及び配線とビアとの界面における界面準位密度の低減である。アニールの温度は、イオン注入に伴うダメージを回復し界面準位密度を低減させるためには２００℃以上が好ましい。また、ＭＯＳトランジスタ１に影響を与えないためには６００℃以下が好ましい。但し、急速加熱処理（ＲＴＡ）によりアニールを行う場合は条件が異なる。急速加熱処理を行う場合のアニール温度は、イオン注入に伴うダメージの回復及び装置の制約等を考慮し４００℃以上とすることが好ましい。一方、前記急速加熱処理を行う場合のアニール温度は、ＭＯＳトランジスタ１に影響を与えないように１０００℃以下とすることが好ましい。本実施例においては、急速加熱処理は行わず、４００℃の温度で炉アニールを行う。
【００２６】
上述の製造方法により、図２（ｂ）に示すような２層配線構造を有する半導体装置を製造することができる。次に、本実施例の製造方法によって製造された半導体装置の構造について説明する。図２（ｂ）に示すように、ＭＯＳトランジスタ１の上にＭＯＳトランジスタ１を第１層Ｃｕ配線７に接続するためのビアを有する層間絶縁膜２が配置され、この層間絶縁膜２の上に第１層Ｃｕ配線用低誘電率膜５及び第１層Ｃｕ配線７より構成される第１の配線層が配置される。この第１の配線層の上にエッチングストッパ膜８が配置され、エッチングストッパ膜８の上に第１層Ｃｕ配線７を第２層Ｃｕ配線１６に接続するためのビア１５を有する層間絶縁膜９が配置され、この層間絶縁膜９の上に第２層Ｃｕ配線用低誘電率膜１０及び第２層Ｃｕ配線１６より構成される第２の配線層が配置される。また、ビア１５及び第２層Ｃｕ配線１６と、第１層Ｃｕ配線７、層間絶縁膜９及び第２層Ｃｕ配線用低誘電率膜１０との間にはバリアメタル層１３が配置されている。
【００２７】
また、本実施例の製造方法を繰り返すことにより、３層以上の配線層を有する所望の多層配線を形成することができる。
【００２８】
次に、本実施例の効果について説明する。本実施例の製造方法においては、ビア孔１１及び第２層Ｃｕ配線用の溝１２を開口後にイオン注入を行うことにより、第１層Ｃｕ配線７の表層部が非晶質化し反応性が増加する。これにより、ビア１５を形成する際に、第１層Ｃｕ配線７とビア１５との界面において、マイクロボイド及び界面準位等の欠陥が少ないクリーンな界面が形成される。このため、第１層Ｃｕ配線７とビア１５との界面に長期間にわたり高密度の電流が流れても、Ｃｕ原子が前記欠陥を拡散経路としてドリフトし断線に至る現象が起こりにくい。即ち、半導体装置のエレクトロマイグレーション耐性が向上するため、信頼性が著しく向上する。
【００２９】
また、第２層Ｃｕ配線１６を形成した後に約４００℃の炉アニールを行うことにより、イオン注入によるダメージは顕著に回復する。アニールには第１層Ｃｕ配線７とビア４との界面における界面準位密度を低減させる効果もあるため、半導体装置の信頼性向上に寄与する。
【００３０】
また、本実施例においては、ビア孔１１及び第２層Ｃｕ配線用の溝１２を形成した後で、且つイオン注入を行う前に、ビア孔１１，溝１２及び層間絶縁膜９の上にバリアメタル層１３を形成している。これにより、第１層Ｃｕ配線７を構成するＣｕ原子が層間絶縁膜９中に拡散することを防止し、第１層Ｃｕ配線７と層間絶縁膜９との間の密着性を改善し、注入されたイオンにより層間絶縁膜９が機械的及び化学的損傷を受けることを防止して半導体装置の信頼性を向上させると共に、前記イオンが第１層Ｃｕ配線７に深く入り込みすぎることを防止し、第１層Ｃｕ配線７においてビア１５と接触する表層部のみを効果的に非晶質化することができる。
【００３１】
次に、本発明の第２の実施例について説明する。本実施例に係る半導体装置の製造方法において、製造される半導体装置の構造及び各層の堆積方法は第１の実施例と同一である。本実施例の特徴は、イオン注入の際にイオン種としてＫｒを使用し、アニールを急速加熱処理により行うことである。
【００３２】
図１及び２を使用して本実施例に係る半導体装置の製造方法を示す。先ず、図１（ａ）に示すように、ＭＯＳトランジスタ１上にＳｉＯ2からなる層間絶縁膜２を形成し、フォトリソグラフィによりこの層間絶縁膜２のパターニングを行う。次に、ドライエッチング法により層間絶縁膜２にＭＯＳトランジスタ１の拡散層まで到達するスルーホール３を開口し、スパッタリング法によりＴｉＮを堆積してバリアメタル層（図示せず）を形成し、ＣＶＤ法によりＷを堆積してビア４を形成する。この後、ＣＭＰにより表面を平坦化し、塗布法によりＨＳＱを厚さ３００ｎｍまで堆積して第１層Ｃｕ配線用低誘電率膜５を形成する。次に、フォトリソグラフィにより第１層Ｃｕ配線用低誘電率膜５をパターニングし、ドライエッチング法により、第１層Ｃｕ配線用低誘電率膜５に幅２００ｎｍの第１層Ｃｕ配線用の溝６を形成する。その後、スパッタリング法によりＴａＮを厚さ４０ｎｍまで堆積してバリアメタル層（図示せず）を形成し、スパッタリング法によりＣｕを厚さ１００ｎｍまで堆積しＣｕシード（図示せず）とする。次に、電解めっき法により第１層Ｃｕ配線７を厚さ６００ｎｍに形成し、ＣＭＰにより平坦化を行い、図１（ａ）に示すような配線構造を得る。
【００３３】
次に、図１（ｂ）に示すように、プラズマＣＶＤ法によりＳｉＮを厚さ７０ｎｍまで堆積しエッチングストッパ層８を形成し、ＳｉＯ2を厚さ７００ｎｍまで堆積して層間絶縁膜９を形成し、その後、塗布法によりＨＳＱからなる第２層配線用低誘電率膜１０を形成する。
【００３４】
次に、図１（ｃ）に示すように、フォトリソグラフィによりビアエッチング用のパターニングを行い、ドライエッチング法により層間絶縁膜９に直径２５０ｎｍのビア孔１１を形成する。次いで、フォトリソグラフィにより第２層配線溝エッチング用のパターニングを行い、ドライエッチング法により第２層配線用低誘電率膜１０に幅２００ｎｍの第２層配線用の溝１２を形成する。次に、スパッタリング法によりＴａＮを厚さ４０ｎｍまで堆積し、バリアメタル層１３を形成する。
【００３５】
次に、図２（ａ）に示すように、イオン注入を行う。本実施例においては、イオン種はＫｒ、注入エネルギーは５０ｋｅＶ、ドーズ量は１×１０17ｃｍ-2とする。
【００３６】
次に、スパッタリング法によりシードＣｕ（図示せず）を１００ｎｍの厚さに積層し、図２（ｂ）に示すように、電解めっき法によりビア１５及び第２層Ｃｕ配線１６を形成する。その後、ＣＭＰにより平坦化を行う。
【００３７】
第２層Ｃｕ配線１６を形成した後アニールを行う。本実施例においては、急速加熱処理により８００℃の温度でアニールを行う。
【００３８】
上述の製造方法により、図２（ｂ）に示すような２層配線構造を有する半導体装置を製造することができる。また、この製造方法を繰り返すことにより、３層以上の配線層を有する所望の多層配線を形成することができる。
【００３９】
次に、本実施例の効果について説明する。本実施例の製造方法においては、第１の実施例の効果に加えて、急速加熱処理によるアニールを行うため、アニールに要する時間を短縮することができ、半導体装置の製造効率を向上させることができる。
【００４０】
本実施例においては、配線を構成する材料としてＣｕを使用したが、Ｗ、Ａｌ等他の導電物質を使用することもできる。また、本実施例においてはイオン注入の前にバリアメタル層を形成したが、イオン注入の条件によっては、イオン注入の後にバリアメタル層を形成することも可能である。更に、配線を構成する材料によっては、バリアメタル層自体を省略することも可能である。
【００４１】
【発明の効果】
上述の如く本発明によれば、多層配線構造の形成工程において、下層配線形成後に下層配線を上層配線に接続するビア孔を形成した後又は下層配線形成後に前記ビア孔及び上層配線用の溝を形成した後にイオン注入を行うことにより、前記ビアと下層配線との界面におけるマイクロボイド及び界面準位等の欠陥を低減し、エレクトロマイグレーション耐性を改善することができる。これにより、半導体装置の信頼性を向上させることができる。また、イオン注入後にアニールを行うことにより、イオン注入によるダメージを回復すると共にビアと配線との界面における界面準位密度をより低減し、半導体装置の信頼性を更に向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施例に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第１及び第２の実施例に係る半導体装置の製造方法を示す断面図である。
【図３】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１；ＭＯＳトランジスタ
２；層間絶縁膜
３；スルーホール
４；ビア
５；第１層Ｃｕ配線用低誘電率膜
６；第１層Ｃｕ配線用の溝
７；第１層Ｃｕ配線
８；エッチングストッパ膜
９；層間絶縁膜
１０；第２層Ｃｕ配線用低誘電率膜
１１；ビア孔
１２；第２層Ｃｕ配線用の溝
１３；バリアメタル層
１４；イオン注入
１５；ビア
１６；第２層Ｃｕ配線
２１；ＭＯＳトランジスタ
２２；第１層Ｃｕ配線
２３；バリア層
２４；層間絶縁膜
２５；酸化物層
２６；ビア孔
２７；第２層Ｃｕ配線用の溝
２８；ビア
２９；第２層Ｃｕ配線
Claims (7)
- ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の前記第１の配線層に整合する位置にビア孔を形成する工程と、前記ビア孔及び前記層間絶縁膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第１の配線層を非晶質化する工程と、前記ビア孔内に導電物質を埋め込んでビアを形成する工程と、前記ビアに接続する第２の配線層を前記層間絶縁膜上に形成する工程と、を有し、前記イオン注入して前記第１の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第１の配線層を非晶質化する工程の後に行われる、ことを特徴とする半導体装置の製造方法。
- ダマシン法により多層配線構造を形成する半導体装置の製造方法において、第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に低誘電率膜を形成する工程と、前記層間絶縁膜の前記第１の配線層に整合する位置にビア孔を形成する工程と、前記低誘電率膜の前記ビア孔に整合する位置に配線用の溝を形成する工程と、前記ビア孔、前記溝及び前記低誘電率膜の上にバリアメタル層を形成する工程と、前記ビア孔の底部にイオン注入して前記第１の配線層を非晶質化する工程と、前記ビア孔に導電物質を埋め込んでビアを形成する工程と、前記溝に導電物質を埋め込んで前記ビアに接続する第２の配線層を形成する工程と、を有し、前記イオン注入して前記第１の配線層を非晶質化する工程は前記バリアメタル層を形成する工程の後に行われ、前記ビア孔内に導電物質を埋め込んでビアを形成する工程は、前記イオン注入して前記第１の配線層を非晶質化する工程の後に行われる、ことを特徴とする半導体装置の製造方法。
- 前記第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程との間に、前記第１の配線層の上にエッチングストッパ膜を形成する工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記イオン注入に使用するイオンが、Ｈ、Ｎ、Ｃ、Ａｒ、Ｎｅ、Ｘｅ及びＫｒからなる群のより選択された少なくとも１種の元素のイオンであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
- 前記第２の配線層を形成する工程の後に、アニール工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
- 前記アニール工程において、アニール温度が２００乃至６００℃であることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記アニール工程において、急速加熱処理によりアニールを行い、アニール温度が４００乃至１０００℃であることを特徴とする請求項５に記載の半導体装置の製造方法。
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