JP4388696B2 - Ｃｍｏｓイメージング装置 - Google Patents

Description

【０００１】
（技術分野）
本発明は、ソリッドステートイメージャに関し、特に、小型で高性能の画素を有するＣＭＯＳに関する。
【０００２】
（背景技術）
アクティブ画素というのは、光画像を電子信号に変換することのできる半導体である。複数のアクティブ画素は、マトリックス状に配置し、ビデオカメラ用ビデオ信号を生成するのに、あるいは写真その他入射光を量子化する場合に利用することができる。入射光がフォトサイト（photosite）と相互作用すると、電荷キャリアが開放され、それが集められてセンシングが行なわれる。フォトサイト内に集められたキャリアの数は、所与の時間内にフォトサイトに当たる入射光の量を表す。
【０００３】
フォトサイトに電荷キャリアを集めてセンスするのに使用される２つの基本的デバイスがあり、それらには多くの変種がある。この２つの基本的デバイスは、光ダイオードと光ゲートである。光ダイオードには、Pinned、 P-I-N、金属半導体、ヘテロジャンクション、アバランシェなどがある。光ゲート構造には、電荷結合素子（ＣＣＤ）、チャージインジェクションデバイス（ＣＩＤ）、及びそれらの変種があり、バーチャルフェーズ、埋め込みチャンネル、その他の選択的ドーパントを利用した変種がある。選択的ドーパントは、電荷収集、及び光ゲートとセンスノードの下方及びそれらの間での移動を制御するために使用される。
【０００４】
従来使用されてきたソリッドステートイメージャは、ほとんどがＣＣＤである。というのは、光ダイオードやＣＩＤに比較して、ノイズが低いからである。ＣＣＤイメージャの利点である低ノイズは、画素サイトにおいて光によって生成された電荷を集めて、アレイの周辺で増幅器に実際の電荷を結合ないしシフトする結果である。これにより、長いポリシリコンあるいは金属バスが不要となり、それと関連する抵抗や容量が信号を劣化させることがなくなる。しかしながら、ＣＣＤの低ノイズを得るには、イメージャは固定フォーマットで読まれなければならず、読まれた電荷はこわされてしまう。集められた光子電荷を画素から周辺増幅器（ＣＴＥとも呼ばれる）へ結合するには、ＣＭＯＳあるいはＢｉＣＭＯＳの産業標準プロセスとは違った独自の処理ステップが必要となる。
【０００５】
ソリッドステートイメージングデバイスは、ＣＭＯＳ技術と平行して発展してきたので、イメージャ製造者は、イメージャ性能特性とウェハ歩留まりを最大限にすべく、それぞれ独自のプロセスを開発してきた。専門化されたシリコンウェハ処理のため、イメージャの値段は比較的高価である。線形アクティブ画素センサは、１９８５年に商業的生産が開始された。９０年代初頭より、独自のプロセスを標準的ＣＭＯＳプロセスに移す動きが始まった。標準的プロセスを使用すると次のような利点がある。ウェハプロセシング価格が手ごろになり、チップタイミングに合わせて提供できるようになり、エレクトロニクスを制御し処理することができるようになる。１９９２年末までには、５１２ｘ５１２ＣＭＯＳ互換性のあるＣＩＤイメージャが、コラム毎に前置増幅器及びＣＤＳを備えて、製造されるようになった。このイメージャは、ランダムアクセス５１２ｘ５１２ＣＩＤとして動作するか、あるいは、すべてのコラムが統合されて線形アクティブ画素センサとして動作する。
【０００６】
特許第５，４７１，５１５号が開示するアクティブ画素センサを利用したエリアアレイにおいては、光ダイオード又は光ゲートが出力ソースフォロワ増幅器に結合され、出力ソースフォロワ増幅器が相関二重サンプリング（ＣＤＳ）回路を駆動し、そこにおいて、ＣＤＳセルの２つの出力が２つのソースフォロワ回路を駆動し、それが、差動増幅器に供給される。これは、ソースフォロワ回路を使用するもので、典型的には、１よりも小さくソースフォロワごとに異なるゲインを持つ。ソースフォロワのゲインが異なるのは、ＦＥＴしきい値が異なるためである。ソースフォロワゲインが異なることによって、画素ごとにゲインが合わなくなる。また、アクティブ画素センサは、ＣＤＳがソースフォロワのペアを使用してその出力を駆動する場合、コラム毎のＣＤＳ回路によるゲイン変化の影響を受ける。その結果得られるＣＤＳ信号及び対応のオフセットは、差動増幅器では訂正不可能な異なるゲインをもつことがある。また、アクティブ画素のソースフォロワ構成は、画素のビニング（binning）を考慮していない。
【０００７】
従来技術の動作の電圧モードは、一度に２つ以上の信号に加算するビニングを考慮に入れていない。
【０００８】
必要とされるイメージャ装置は、ＣＣＤのノイズレベルが低く、ランダムアクセスができ、ＣＩＤのビニングができ、すべての画素から同じゲインとレスポンスが得られるものである。
【０００９】
図２に示された本発明によるアクティブコラムセンサ（ＡＣＳ）の説明を以下に行うが、その前に、図１にしめされたような従来の典型的二重ポリシリコンアクティブ画素センサの構造について説明しておく。
尚、本明細書において取り上げられる画素及び画素アレイは、モノリシック半導体基板内に形成される。それらは、また、焦点面アレイである。
【００１０】
図１において、各画素５０は、フォトサイト６０を有して、それは、ソースフォロワとして構成された出力ＦＥＴ５３を有する。ソースフォロワ５３は、相関二重サンプル回路（ＣＤＳ）５５のような、信号処理回路を駆動するのに使用される。ソースフォロワ５３のゲインは、１より小さい。画素サイト５０に位置するソースフォロワが所与のゲインを持っている場合、同じコラム内の他の画素及び対応のソースフォロワは、その同じゲインを持つこともあればそうでないこともある。この技術は、アレイ内のすべてのＦＥＴに同じしきい値を持たせるためのウエハ処理に依存している。線形アクティブ画素アレイでＦＥＴしきい値が、動作中に、１００ｍＶ変化することは稀である。
【００１１】
従来のアクティブ画素５０は、光ゲート６０とトランスファゲート６２を備え、それらを使用して、光によって生成された電荷を、ソースフォロワ５３のゲートに接続された浮遊拡散ノード５２に結合する。ＦＥＴ５３のドレインは、直接的に、電力供給レイルＶＤＤに接続される。ソースフォロワ出力ＦＥＴは、ロウ（row）アクセスＦＥＴ５８のソース５６に接続される。ロウアクセスＦＥＴ５８が選択されて読まれる場合、ＦＥＴ５８がオンになり、出力ＦＥＴ５３が負荷１８に接続され、ＣＤＳ回路５５を直接的に駆動する。
従来のアクティブ画素５０は、光ゲート６０と移動ゲート６２とを備え、それらを使用して、光によって生成された電荷を、ソースフォロワ５３のゲート５６に接続された浮遊拡散ノード５２に結合する。出力ＦＥＴ５３のドレインは、直接的に、電力供給レイルＶＤＤに接続される。ソースフォロワ出力ＦＥＴは、ロウアクセスＦＥＴ５８のソース５６に接続される。ロウアクセスＦＥＴ５８が読み出しに選択されると、ＦＥＴ５８がオンになり、出力ＦＥＴ５３は負荷１８に接続されて、ＣＤＳ回路５５を直接的に駆動する。
【００１２】
図２は、本発明による画素１２の模式図であり、そこにおいては、従来のような画素ごとのしきい値変動は存在しない。ロウ又はコラム内のすべての画素１２は、平行であり、簡単にするため、１つだけが示されている。感光デバイス１０から成る画素１２は、ＦＥＴ１５に結合され、画素を読み出し回路から隔離する。ＦＥＴ１５はＦＥＴ２４を備える演算増幅器３０の差動入力ペアの１つのＦＥＴである。簡単にするため、図２において、増幅器回路３０は、正のフィードバックゲイン１増幅器として構成されている。フィードバックパス３２は、増幅器３０の出力を入力１７、つまり、この場合はＦＥＴ２４のゲートに接続する。増幅器３０は、ゲイン、フル差分入力を持つように構成することもできるが、アプリケーションに従ってどのような増幅器構成であってもよい。増幅器３０の固定ゲインにより、従来のゲイン変動をなくすことができる。ゲイン１増幅器の出力は、ビデオ内の固定パタンノイズを除くために使用される相関二重サンプラ（ＣＤＳ）に接続される。
【００１３】
ＦＥＴ２２を備えた電流ソース２０は、そのソースが電源ＶＤＤに接続され、そのドレインが差分入力ＦＥＴ１５及び２４のソースに接続される。
【００１４】
ＦＥＴ１５及び２４のドレインは、ＦＥＴ２６及び２８から形成される電流ミラーに接続される。ＦＥＴ２６及び２８のゲートは、一緒に接続され、入力ＦＥＴ１５のソースに接続される。ＦＥＴ２６及び２８のソースは、負の電源ＶＣＣに接続される。
【００１５】
ＦＥＴ２４のソースは、差動ペアの出力であり、ＣＤＳ３４に接続される。
【００１６】
入力ＦＥＴ１５は、アプリケーションにより、Ｎチャンネル又はＰチャンネルのＦＥＴである。画素＃８０は、光ゲート又は光ダイオードである。
【００１７】
図３は、図２に示されたアクティブコラムセンサの画素１２を詳細に示す模式図である。この構成においては、光ゲート７６が使用される。センスノード＃７２の選択及びリセットは、ＦＥＴ７６によって制御される。光ゲートもセンスノードも、ポリシリコン層を備えることが好ましい。このアクティブコラムセンサ画素により、従来の個別の選択/アクセスＦＥＴ５８が必要なくなる。全てのバイアス信号及び制御信号は、画素アレイの周辺部から供給される。
【００１８】
画素は次のように動作することができる。Ｎ型基板が使用され、その基板が最大の正の電位、例えば、５．０ボルトのバイアスをかけられる。光ゲート７０は、好ましくはポリシリコン層であり、インテグレートレベル（例えば、０．０ボルト）にバイアスされる。光ゲート７０の下の領域８０は、窮乏状態になり、光は隣接した領域に当たるので、光によって生成されたキャリアを集める（集積する）。光ゲート７２は、５．０ボルトにバイアスされ、この集積の間、光によって生成されたキャリアを集めることはない。何故なら、それは、基板と同じ電位にバイアスされているからである。光ゲート７２は、選択制御ＦＥＴ７６によって、リセット/選択制御信号でバイアスをかけられる。この構成において、制御ＦＥＴ７６は、基板に対して負の信号、例えば０．０ボルトによって選択されるＰチャンネルＦＥＴである。集積の間にＦＥＴ７６が選択され、光ゲートは、好ましくは５．０ボルトのリセット/選択バイアスによってバイアスされる。所定の集積時間の後、画素が読まれる。
【００１９】
画素の読み取りは、好ましくは、次のように行われる。リセット/選択制御が２．５ボルトに変化し、光ゲート＃７２の下の領域を窮乏状態にし、背景レベルが読まれる。リセット/選択制御を５ボルトに設定することによって、リセット/選択ＦＥＴ７６がオフになる。光ゲート７０はその電位、この例では５．０ボルトが除去される。信号読み取りが生じるのは、集められた光によって生成された電荷が光ゲート７０の下の領域から光ゲート７２の下の領域に移動するときである。移動した光によって生成された電荷は、集められた量に従って、入力ＦＥＴ１５のゲートを変調する。
【００２０】
固定パタンノイズ（ＦＰＮ）は、ＣＤＳ回路３４を使用することによって、ビデオ情報から除去することができる。ＣＤＳ回路に印加される最初のサンプルは、背景レベルである。次に、信号情報がＣＤＳに印加される。２つの信号の差は、固定パタンノイズのない信号を与える。
【００２１】
図４は、本発明による画素のアレイを模式的に示す図である。複数の画素90a, 90b, 90cがアレイの第１コラムを構成し、同様のコラム92a-c 及び94a-cがアレイを構成する。各コラムにおいて、画素はその出力ＦＥＴと並列に接続され、その組み合わせが、演算増幅器３０の差動入力ペアの第１のものを構成する。その他の点において、増幅器30a, 30b, 30cは図２と同様である。各増幅器３０は、それぞれＣＤＳ34a, 34b, 34cに接続される。ＣＤＳ 34a, b, cは、コラム選択スイッチ96a, 96b, 96cを介して接続され、その共通端子は、出力バッファ９８に接続され、出力バッファは、ソースフォロワ、あるいはアプリケーションによっては、もっと複雑な信号処理であってもよい。
【図面の簡単な説明】
【図１】 従来の二重ポリシリコンアクティブ画素センサである。
【図２】 本発明によるアクティブコラムセンサである。
【図３】 本発明による画素の構成である。
【図４】 アクティブコラムセンサを構成する画素当たりのフル動作可能増幅器を使用すべく接続された画素のマトリクスを模式的に示す図である。

Claims (21)

1. 画素（１２）の焦点面イメージングアレイを備えたイメージング装置であって、前記画素（１２）はロウとコラムに構成されたアレイであって、前記画素（１２）のそれぞれは、入射光を電荷に変換する領域をもち、
   複数の差動演算入力増幅器（３０）を備え、各差動演算入力増幅器（３０）は、複数の第１入力トランジスタ（１５）と、複数の画素（１２）の各々に配置された１つの第１入力トランジスタ（１５）と、物理的に前記第１入力トランジスタから離れ、電気的に前記第１入力トランジスタに接続された第２入力トランジスタ（２４）とを有して、フィードバックループを構成することを特徴とするイメージング装置。
2. 請求項１記載のイメージング装置であって、前記増幅器（３０）がロウを構成する増幅器であることを特徴とするイメージング装置。
3. 請求項１記載のイメージング装置であって、前記増幅器（３０）がコラム増幅器であることを特徴とするイメージング装置。
4. 請求項１記載のイメージング装置であって、コラム内の前記画素（１２）の第１入力トランジスタ（１５）が並列に接続されることを特徴とするイメージング装置。
5. 請求項１記載のイメージング装置であって、前記複数の第１入力トランジスタ（１５）がＦＥＴであることを特徴とするイメージング装置。
6. 請求項１記載のイメージング装置であって、更に、各画素（１２）における選択トランジスタと、アレイの周辺部の外に配置され選択トランジスタに接続され画素（１２）を増幅器への接続のために選択又は非選択する制御信号生成器とを備えることを特徴とするイメージング装置。
7. 請求項６記載のイメージング装置であって、前記制御信号生成器は、コラム内の２つ以上の画素（１２）を増幅器への接続のために選択することができることを特徴とするイメージング装置。
8. 請求項１記載のイメージング装置であって、画素（１２）のアレイは、モノリシック半導体基板内に形成されることを特徴とするイメージング装置。
9. 請求項１記載のイメージング装置であって、前記増幅器（３０）は、充分に大きな開ループゲインを有し、フィードバックループが閉ループゲインを制御し、結果としての閉ループゲインが第１入力トランジスタ（１５）の特性変化によって大きく変化させられることがないことを特徴とするイメージング装置。
10. 請求項１記載のイメージング装置であって、前記増幅器（３０）は、ゲイン１に構成されることを特徴とするイメージング装置。
11. 請求項１記載のイメージング装置であって、更に、前記第１入力トランジスタ（１５）と前記第２入力トランジスタ（２４）とに接続された電流ソース（２０）を備えることを特徴とするイメージング装置。
12. 請求項１記載のイメージング装置であって、前記第１入力トランジスタ（１５）と前記第２入力トランジスタ（２４）とに接続された電流ミラー（２６，２８）を備えることを特徴とするイメージング装置。
13. 請求項１記載のイメージング装置であって、更に、前記増幅器の出力に接続された信号プロセッサを備えることを特徴とするイメージング装置。
14. 請求項１３記載のイメージング装置であって、前記信号プロセッサは、相関二重サンプラ５５を備えることを特徴とするイメージング装置。
15. 請求項１記載のイメージング装置であって、入射光を電荷に変換する領域が光ゲート（７０）を備えることを特徴とするイメージング装置。
16. 請求項１５記載のイメージング装置であって、前記光ゲート（７０）に隣接してセンスノード（７２）を備えることを特徴とするイメージング装置。
17. 請求項１６記載のイメージング装置であって、前記光ゲート（７０）とセンスノード（７２）とが実質的に光透過性であることを特徴とするイメージング装置。
18. 請求項１７記載のイメージング装置であって、前記光ゲート（７０）とセンスノード（７２）とがポリシリコン層を備えることを特徴とするイメージング装置。
19. 請求項１６記載のイメージング装置であって、更に、前記センスノード（７２）に接続された制御トランジスタ（７６）を備え、電荷の集積及びセンシングを行うことを特徴とするイメージング装置。
20. 請求項１記載のイメージング装置であって、入射光を電荷に変換する領域が光ダイオードであることを特徴とするイメージング装置。
21. 請求項２０記載のイメージング装置であって、前記光ダイオードに接続された制御トランジスタを備え、電荷の集積及びセンシングを行うことを特徴とするイメージング装置。

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