JP4383113B2 - 積層型配線基板の製造方法 - Google Patents
積層型配線基板の製造方法 Download PDFInfo
- Publication number
- JP4383113B2 JP4383113B2 JP2003203416A JP2003203416A JP4383113B2 JP 4383113 B2 JP4383113 B2 JP 4383113B2 JP 2003203416 A JP2003203416 A JP 2003203416A JP 2003203416 A JP2003203416 A JP 2003203416A JP 4383113 B2 JP4383113 B2 JP 4383113B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- mass
- wiring
- powder
- thermal expansion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の属する技術分野】
本発明は、積層型配線基板およびその製造方法、電気装置、並びにその実装構造に関し、特に、異なる熱膨張係数を有する2種類の配線基板により構成され、高い実装信頼性と高速信号の伝送に適する積層型配線基板およびその製造方法、電気装置、並びにその実装構造に関するものである。
【0002】
【従来技術】
例えば、Siを主成分とする半導体素子に代表されるような電気素子は、極めてミクロな配線回路層を有する多数のトランジスタが高度に集積されたものであるが、トランジスタ数のさらなる増加により電気素子は大型化を余儀なくされている。また、このような電気素子においては、信号処理の高速化に対応するために、配線回路層の微細配線化、低抵抗化、および、層間絶縁膜の低誘電率化が図られ、これにより電気素子の機械的強度は低下する傾向にある。
【0003】
さらに、近年においては、電気素子の集積技術の発達により電気素子自体に圧電特性などの機能部を形成することのできる工法が開発され、例えば、MEMS(Micro Electro Mechanical System)と呼ばれる微細な立体構造や可動部を有する電気素子も実用化されているが、こうした工法により作製された電気素子では立体構造や可動部が応力により破壊されやすいものとなっている。
【0004】
そして、このようにミクロな配線回路層を有する電気素子を、パソコンや携帯電話あるいは液晶表示装置などの電子機器に組み込む場合には、電子機器を作動させる電源線など、マクロな配線とのサイズの調整を図るために、電気素子を、電気素子収納用パッケージ等の配線基板やプリント基板等の外部回路基板を用いて階層的に実装する形態が採られている。
【0005】
さらには、下記の特許文献1によれば、図4に示すように、電気素子101と外部回路基板103との間に介装される配線基板として、電気素子側に接続部104を介してセラミックス基板を用いた配線基板(以下、セラミックス基板105)を配置し、その下層の外部回路基板103側に有機樹脂を含有する樹脂基板を用いた配線基板(以下、樹脂基板107)を配置させ2段構造としたものが提案されている。
【0006】
【特許文献1】
特開平10−247706号公報
【0007】
【発明が解決しようとする課題】
しかしながら、上記した積層型配線基板を構成するセラミックス基板105の0−150℃における熱膨張係数が7×10−6/℃と、電気素子101の0−150℃における熱膨張係数(2.5×10−6/℃)に比較して2倍以上も大きいことから、温度サイクル試験やリフロー加熱のような実装工程の冷熱サイクルにおいて、これら電気素子101とセラミックス基板105との間の接続部104が破壊されやすくなり実装信頼性が低下するという問題があった。
【0008】
また、前述のように、電気素子101を大型化させたかあるいは高機能化させたために機械的強度の低くなった電気素子101を用いた場合には、電気素子101と、これを搭載するセラミックス基板105との間の熱膨張係数差に起因した熱応力のために電気素子101自体が破壊されやすいという問題があった。
【0009】
従って、本発明は、シリコン等の熱膨張係数の小さい電気素子とプリント基板等の熱膨張係数の大きい外部回路基板との間に介装されても高い実装信頼性の得られる積層型配線基板の製造方法を提供することを目的とする。
【0016】
本発明の積層型配線基板の製造方法は、セラミックスからなる第1および第2絶縁基板の少なくとも表裏面にそれぞれ配線層を具備してなる第1および第2配線基板が、前記第1配線基板の裏面の配線層と前記第2配線基板の表面の配線層とを半田により接続して積層されている積層型配線基板の製造方法であって、ほう珪酸系ガラス粉末を60〜99.5質量%と、コーディエライト粉末を0.5〜20質量%と、アルミナ粉末およびCaZrO3粉末を合計で18〜35質量%と、を含み、少なくともSiO2:20〜53質量%、Al2O3:20〜61質量%、MgO:2〜24質量%、ZnO:2〜14質量%、B2O3:2〜14質量%、を含有し、さらに任意成分として、SrO、BaOの群から選ばれる少なくとも一種をその合量で0〜15質量%含有し、かつPbO、アルカリ金属酸化物の含有量がそれぞれ0.1質量%以下である混合粉末と、有機バインダーおよび溶媒とを混合してスラリーを調製する工程と、該スラリーをシート状に成形してグリーンシートを作製する工程と、該グリーンシート上に、銅、銀、金のうちいずれかを主成分として含有する導体ペーストを印刷して配線パターンを形成する工程と、該配線パターンを形成した前記グリーンシートを複数積層して積層成形体を形成する工程と、該積層成形体を、大気中あるいは窒素雰囲気中で、700〜1000℃の温度にて0.2〜10時間加熱して焼成し、第1配線基板を得るとともに、ガラス粉末とセラミックフィラーと有機バインダーと溶媒とを混合してスラリーを調製する工程と、該スラリーをシート状に成形してグリーンシートを作製する工程と、該グリーンシート上に、銅、銀、金のうちいずれかを主成分として含有する導体ペーストを印刷して配線パターンを形成する工程と、該配線パターンを形成した前記グリーンシートを複数積層して積層成形体を形成する工程と、該積層成形体を、大気中あるいは窒素雰囲気中で、700〜1000℃の温度で焼成し、前記第2配線基板を得て、前記第1配線基板の裏面の配線層と前記第2配線基板の表面の配線層との間に半田を供給して、前記第1配線基板と前記第2配線基板とを積層し、リフロー処理することを特徴とする。
【0017】
ここで、前記ほう珪酸系ガラス粉末として、少なくともSiO2:30〜55重量%、Al2O3:15〜40質量%、MgO:3〜25質量%、ZnO:2〜15重量%、B2O3:2〜15質量%、を含有し、さらに任意成分として、CaO、SrO、BaO、ZrO2の群から選ばれる少なくとも1種をその合量で0〜15質量%、含有するものを用いることが望ましい。
【0021】
【発明の実施の形態】
以下、本発明について実施例を示す添付図面に基づき詳細に説明する。図1は、本発明の積層型配線基板を示す概略断面図であり、望ましい応用例の一つである。
【0022】
本発明の積層型配線基板Aは上層側の第1配線基板1と下層側の第2配線基板2とからなり、第1配線基板1の裏面に形成された配線層1aと第2配線基板2の表面に形成された配線層2aとが複数の接続用電極5により接続され構成されている。そして、本発明ではこれに限定されるものではないが、接続用電極5の周囲に少なくとも有機樹脂を含有する充填剤7が付与されている。
【0023】
そして、本発明にかかる第1配線基板1は、絶縁基板(第1絶縁基板1b)の表面および内部に配線層1aが形成され、この配線層1aはビアホール導体1cにより接続されており、第2配線基板2もまた、第1配線基板1と同様、絶縁基板(第2絶縁基板2b)の表面および内部に配線層2aが形成され、これらの配線層2aはビアホール導体2cにより接続されている。
【0024】
図2は、本発明の電気装置を示す概略断面図である。本発明の電気装置Bは、前記積層型配線基板Aの一方主面に複数の接続部9を介して電気素子11が搭載され構成されている。積層型配線基板Aと電気素子11との間の接続を1次実装という。
【0025】
図3は本発明の電気装置の実装構造を示す概略断面図である。本発明の電気装置Bの実装構造は、前記した電気装置Bを構成する第2配線基板2の下層側に、複数の接続用電極15を介して外部回路基板Cが接続され構成されている。積層型配線基板Aと外部回路基板Cとの間の接続を2次実装という。
【0026】
そして、本発明の積層型配線基板Aでは、第1配線基板1の0−150℃における熱膨張係数が、第2配線基板2の0−150℃における熱膨張係数よりも小さく、かつ前記第1配線基板の熱膨張係数が4.5×10−6/℃以下であることが重要であり、特に、4×10−6/℃以下、最適には3×10−6/℃以下であることが望ましい。
【0027】
本発明の積層型配線基板Aを、かかる構成とすることにより電気素子11と外部回路基板Cとの間の熱膨張係数差により生じる熱応力を、第1配線基板1および第2配線基板2の双方に分散させることが出来るため、積層型配線基板Aおよびその接続用電極5への応力集中を緩和することができる結果、1次実装及び2次実装の接続信頼性を確保することが可能となることに加え、さらに、前記第1および第2配線基板1、2間の熱応力を低減することができる結果、両配線基板間の接続信頼性をも確保することが可能となる。
【0028】
一方、前記第1配線基板1の熱膨張係数が、前記第2配線基板2の熱膨張係数よりも大きい場合には、電気素子11と外部回路基板Cとの間の熱応力は緩和されず、むしろ増幅されるため、積層型配線基板Aの接続用電極5等に亀裂が急速に伸展し、最終的に破壊に至り、接続部が断線してしまうまでの時間が短くなるため、積層型配線基板Aの接続用電極5の長期信頼性が著しく低下する。さらには、1次実装側、2次実装側へもさらに応力集中が生じる結果、1次実装、2次実装の接続部の長期信頼性が損なわれる。
【0029】
本発明では、特にシリコンを主体とする電気素子11と第1配線基板1の熱膨張係数とを近似させることができるため、機械的耐性に劣る電気素子11を実装した場合でも、熱応力を低減することができる結果、電気素子11の破壊を防止することができるため、非常に優れた1次実装の長期信頼性を得ることが可能となる。
【0030】
一方、前記第1配線基板1の0−150℃における熱膨張係数が4.5×10−6/℃よりも大きい場合には、電気素子11と第1配線基板1との間の熱膨張係数差が大きくなるため、熱応力により、電気素子11が破壊される恐れがあり、1次実装の長期信頼性を確保することが困難となる。
【0031】
また、本発明では、前記第1配線基板1を構成する第1絶縁基板1bの誘電率を7以下、特に6.5以下、最適には6以下とすること、および、前記第1配線基板1を構成する配線層1aは、銅、銀、金のいずれかを主成分とすることが望ましく、このことにより、高速信号をより低損失で伝送することが可能となる。
【0032】
前記第1配線基板1として、上述したような特性を全て満足するために、本発明においては、前記第1絶縁基板1bが、少なくともSi、Al、Mg、Zn、B、Oを構成元素として含有し、かつPb、アルカリ金属の含有量が酸化物換算でそれぞれ0.1質量%以下である焼結体からなり、この焼結体が結晶相として少なくともコーディエライト結晶相を含有することが望ましい。
【0033】
ここで、上記コーディエライト結晶相は上記焼結体の熱膨張係数と誘電率とを同時に低下させる効果があり、該焼結体に結晶相として存在させることにより、該焼結体の熱膨張係数をシリコンに近似させることができる。
【0034】
また、構成成分としてSi、Al、Mg、Oは、上記コーディエライト結晶相の構成成分であり、さらにZn、Bは、緻密な焼結体を得るために含有させることが望ましい成分である。一方、Pb、アルカリ金属は、環境への影響、耐薬品性、耐水性の観点から、その含有量は、酸化物換算で、それぞれ0.1質量%以下、特に0.01質量%以下に抑制されていることが望ましい。
【0035】
さらに、前記焼結体が、酸化物に換算した場合の組成比で、少なくともSiO2:20〜53質量%、Al2O3:20〜61質量%、MgO:2〜24質量%、ZnO:2〜14質量%、B2O3:2〜14質量%、を含有し、さらに任意成分として、CaO、SrO、BaO、ZrO2の群から選ばれる少なくとも一種をその合量で0〜15質量%含有せしめることにより、ボイドの少ない緻密な焼結体を得ると同時に、上記コーディエライト結晶相を効果的に存在せしめ、かつシリコンに近似した熱膨張係数と、低い誘電率、高い抗折強度を得ることができるため望ましいものである。
【0036】
また、前記焼結体中に、結晶相として、さらに、アルミナ、ガーナイト、ムライト、フォルステライト、ジルコニアの群から選ばれる少なくとも一種を含有せしめることにより、前記焼結体の抗折強度の向上に効果的であるため望ましいものである。ここで、ガーナイト結晶相は後述するガラス粉末から析出せしめることにより、抗折強度の向上効果を高めることができる。また、ムライトは、前記焼結体の熱膨張係数と誘電率を低下させる効果もあり望ましいものである。なお、これらの結晶相のなかでも、抗折強度の向上効果が特に大きく、耐薬品性を向上させる効果もあるという点で、アルミナ、ガーナイト、ジルコニアの群から選ばれる少なくとも一種が最適である。
【0037】
さらに、本発明では、前記第1配線基板1と前記第2配線基板2との0−150℃における熱膨張係数の差を9×10−6/℃以下、特に、8.5×10−6/℃以下、さらには、8×10−6/℃以下とすることが望ましく、こうすることにより両配線基板間に発生する熱応力を緩和することができる結果、積層型配線基板Aの接続用電極5の長期接続信頼性を確保することができる。
【0038】
また、第1配線基板1と第2配線基板2間に配設された接続用電極5は、主成分として半田を含み、その形状が太鼓状であることが望ましい。つまり、接続用電極5は、半田ボール、高温半田ボール、高温半田を用いたカラム(円柱)、球状の樹脂ボール表面を半田等の導電性物質にて被覆した樹脂含有導電性ボール等の各種接続用端子を用いることにより、例えば、印刷により形成された薄い半田層に接続される場合と比較して、接続用電極5の高さを高くすることができるため、接続用電極5に集中する応力を緩和することができる結果、より高い接続信頼性を確保することが可能となる。特に、上記接続用電極5を構成する半田を含む端子のなかでも、低コストであるという面で、溶融、被着された半田ボールあるいは高温半田ボールを介して接続されている構造が望ましい。
【0039】
また、本発明の積層型配線基板Aでは、第1配線基板1と第2配線基板2との接続用電極5の周囲に少なくとも有機樹脂を含有する充填剤が付与されていることが望ましく、これにより第1配線基板1と第2配線基板2とを強固に接着しつつ、両配線基板間の応力緩和をも高めることができ、このことにより高い接続信頼性を得ることができる。このとき、充填剤のヤング率が低いほど、応力緩和効果が大きくなり、より高い接続信頼性を得る事ができる。そのためには、アンダーフィル剤中に熱膨張係数を低下させるために添加される、例えば石英ガラスのような無機フィラーの量を、極力低減されることが望ましい。
【0040】
また、本発明では、前記第2配線基板2の0−150℃における熱膨張係数が8×10−6/℃以上、特に9×10−6/℃以上、最適には10×10−6/℃以上とすることにより、外部回路基板Cと第2配線基板2との熱膨張係数差により発生する熱応力を低減することができる結果、高い2次実装信頼性を得ることが可能となる。
【0041】
さらに、前記第2配線基板2を構成する第2絶縁基板2bの誘電率を7以下、特に6.5以下、最適には6以下とすることにより、高速信号をより低損失で伝送することが可能となり、さらには、該第2絶縁基板2bのヤング率を80GPa以下の焼結体とすることにより、例えば、ヤング率が約300GPa程度と高いアルミナ基板と比較して基板自体が変形し易くなるため、第2配線基板2と外部回路基板Cとの間の熱応力が緩和され、両者の間の長期接続信頼性をさらに高めることができる。
【0042】
また、前記第2配線基板2の配線層2aもまた、第1配線基板1と同様、高速信号をより低損失で伝送することが可能とするという点で、銅、銀、金のいずれかを主成分とすることが望ましい。
【0043】
そして、第2配線基板2として、上述したような特性を全て満足するためには、第2絶縁基板2bが、1000℃以下で焼成可能な低温焼成磁器からなることが望ましく、特に、ガラス単独、あるいはガラスとセラミックフィラーとを組み合わせて焼成して得られるガラスセラミック焼結体からなることが特性の制御が可能であるという点で望ましい。
【0044】
本発明の積層型配線基板Aの製造方法においては、700〜1000℃の熱処理において揮発せずに残留する成分を、酸化物に換算した場合の組成比で、少なくともSiO2:20〜53質量%、Al2O3:20〜61質量%、MgO:2〜24質量%、ZnO:2〜14質量%、B2O3:2〜14質量%、を含有し、さらに任意成分として、CaO、SrO、BaO、ZrO2の群から選ばれる少なくとも1種をその合量で0〜15質量%含有し、かつPbO、アルカリ金属酸化物の含有量がそれぞれ0.1質量%以下である混合粉末と、有機バインダーおよび溶媒とを混合してスラリーを調製する工程と、該スラリーをシート状に成形してグリーンシートを作製する工程と、該グリーンシート上に、銅、銀、金のうちいずれかを主成分として含有する導体ペーストを印刷して配線パターンを形成する工程と、該配線パターンを形成した前記グリーンシートを複数積層して積層成形体を形成する工程と、該積層成形体を、大気中あるいは窒素雰囲気中で、700〜1000℃の温度にて0.2〜10時間加熱して焼成し、第1配線基板を得ることを特徴とする。
【0045】
以下、本発明における配線基板の製造方法の望ましい一例について詳細に説明する。まず、少なくともSiO2、Al2O3、MgO、ZnO、B2O3を含むほう珪酸系ガラス粉末を60〜99.5質量%、特に65〜87質量%と、少なくともコーディエライト粉末0.5〜20質量%、特に1.5〜15質量%と、アルミナ、ムライト、フォルステライト、ジルコニア、CaZrO3、CaSiO3、の群から選ばれる少なくともアルミナおよびCaZrO 3 をその合量で18〜35質量%含む金属酸化物粉末をその合量で18〜35質量%、特に18〜30質量%と、を含有する混合粉末を準備する。
【0046】
このように、前記混合粉末を、ガラスとコーディエライト粉末及び金属酸化物の組み合わせとし、かつ前記組成範囲を満足せしめることにより、ガラスの軟化流動によりフィラーの最配列が効率よく行われる結果、1000℃以下の低温で、より短時間に、気孔の少ない緻密な燒結体を得ることができる。なお、上記ほう珪酸系ガラス粉末および金属酸化物粉末の粒径は、0.5〜10μm、望ましくは0.8〜7μm、最適には1〜5μmである。
【0047】
ここで、上記ほう珪酸系ガラス粉末中に上記成分を含有する事が望ましい理由は、SiO2、B2O3はガラス形成酸化物でありこれらの成分がないとガラスとならないためであり、SiO2、Al2O3、MgOはコーディエライト結晶相をガラスから析出させより低い熱膨張係数と誘電率とを得るために有効である。また、B2O3、ZnOはガラスの軟化点を低下させ、焼結性を向上させることにより、酸化物粉末の量を増加させ抗折強度を向上させるために効果的である。
【0048】
ここで、上記コーディエライト粉末は、シリコンと近似した熱膨張係数と低い誘電率とを同時に達成する効果があり、前記ガラス粉末に後述する組成を選択することにより、前記ガラス粉末中から該コーディエライト粉末を核として、より多くのコーディエライト結晶相を析出させることが可能となるため、より低い熱膨張係数とより低い誘電率とをより少ないコーディエライト粉末添加量にて実現できる。そのため、前記金属酸化物粉末の添加量を増加させることができることから、焼結体の特性の制御、特に抗折強度の向上を図ることができる。
【0049】
また、前記金属酸化物の中で、アルミナ、ムライト、フォルステライト、ジルコニア、CaZrO3は、前記焼結体の抗折強度の向上に効果的であるため望ましい。
【0050】
また、ムライトは、前記焼結体の熱膨張係数、誘電率を低下させる効果があり、さらに、アルミナ、ZrO2、CaZrO3、CaSiO3は、前記焼結体の耐薬品性を向上させる効果があり望ましい。前記金属酸化物としては、抗折強度の向上効果と耐薬品性の向上効果が特に高いという点で、アルミナ及びCaZrO3を選択することが最適である。
【0051】
さらに、本発明においては、前記ほう珪酸系ガラス粉末が、少なくともSiO2:30〜55重量%、特に35〜50質量%、Al2O3:15〜40質量%、特に20〜35質量%、MgO:3〜25質量%、特に5〜20質量%、ZnO:2〜15重量%、特に4〜12質量%、B2O3:2〜15質量%、特に4〜12質量%と、さらに任意成分として、CaO、SrO、BaO、ZrO2の群から選ばれる少なくとも一種以上をその合量で0〜15質量%、特に0〜10質量%、含有することが望ましい。
【0052】
上記ほう珪珪酸系ガラスの成分を上記範囲に限定したのは、緻密な焼結体を得るために最適な軟化特性を得ると同時に、上記コーディエライト結晶相を効果的に析出せしめるためである。また、任意成分であるCaO、SrO、BaOは、前記ほう珪酸系ガラスの軟化挙動を制御しつつ、かつ例えば、アノーサイト結晶相、スラウソナイト結晶相、セルジアン結晶相等をガラス中から析出させ磁器特性を制御することが可能となる。さらに、CaO、ZrO2は焼結体の耐薬品性を向上させるために特に効果的な成分であり、また、ZrO2は核形成剤としてガラスの結晶化を促進し、より高い抗折強度を得ることができる。
【0053】
そして、上記の絶縁基板を用いて配線層1aやビアホール導体1cを有する第1配線基板1を作製するには、まず、例えば、平均粒径1〜10μmの上記混合粉末に適当な有機樹脂バインダー、溶媒等を添加した後、所望の成形手段、例えば、金型プレス、冷間静水圧プレス、射出成形、押出し成形、ドクターブレード法、カレンダーロール法、圧延法等により任意の形状に成形する。
【0054】
次に、このセラミックグリーンシートにビアホール導体を形成するための貫通穴をパンチングやレーザー加工法などにより形成してその貫通穴内に、銅、銀、金の群から選ばれる少なくとも一種以上を主成分として含有する導体ペーストを充填するとともに、導体ペーストをスクリーン印刷法やグラビア印刷法等によって、接続用電極5、8のパターンを形成する。そして、必要に応じて上記と同様にしてビアホール導体や配線パターンを形成したグリーンシートを積層する。
【0055】
また、配線パターンの形成方法は上記印刷法に限定されるものではなく、表面に形成した所定のパターンの金属箔を形成した転写フィルムを前記グリーンシート表面に転写することによって形成することもできる。
【0056】
次に、上記の成形体を焼成するにあたり、まず、成形のために配合したバインダー成分を除去する。バインダーの除去は、導体材料として銀、金を使用する際には500℃前後の大気雰囲気中で行い、導体材料として銅を用いる場合には、700℃前後の水蒸気を含有する窒素雰囲気中で行われる。
【0057】
そして、700〜1000℃の酸化性雰囲気または非酸化性雰囲気中で0.2〜10時間、特に0.5〜5時間焼成することによって、緻密な焼結体を得ることができる。
【0058】
なお、上記焼成については銅等の導体材料と同時焼成する場合には、導体材料が酸化しない、窒素、窒素/水蒸気混合、窒素/水素混合雰囲気などの非酸化性雰囲気中で焼成される。これによって、ビアホール導体1cや配線層1aを有する第1配線基板1が得られる。
【0059】
次に、本発明の電気装置Bにおいては、前記詳述した積層型配線基板Aの表面に複数の接続部9を介して電気素子11が電気的に接続されており、前記第1配線基板1と電気素子11との0−150℃における熱膨張係数の差が2×10−6/℃以下であることが重要であり、特に1.5×10−6/℃以下、最適には1×10−6/℃以下であることが望ましい。
【0060】
本発明の電気装置Bを、かかる構成とすることにより、電気素子11と積層型配線基板Aとの間の熱膨張係数差を小さくすることができる結果、両者に働く熱応力を低減させることが出来る。そのため、特に電気素子11として、誘電率の低い多孔質の絶縁膜を用いた機械的耐性に劣る半導体素子を用いた場合でも、半導体素子の破壊を防止することができ、1次実装の長期接続信頼性を確保することが可能となる。
【0061】
一方、前記第1配線基板1と電気素子11との0−150℃における熱膨張係数の差が2×10−6/℃よりも大きくなると、前記熱応力が大きくなりすぎる結果、前記電気素子11が破壊する恐れが生じる。
【0062】
ここで、本発明に用いる電気素子11は、シリコンを主体とし、0−150℃における熱膨張係数が4×10−6/℃以下、特に、3.5×10−6/℃以下、かつこの電気素子11の誘電率が2.5以下であることが望ましく、例えば、半導体素子を用いることにより、本発明の電気装置Bの性能と接続部の長期実装信頼性を最大限発揮することができる。さらに、前記電気素子11と前記第1配線基板1との接続部9の周囲にも少なくとも有機樹脂を含有する充填剤を注入することにより、有機樹脂による応力緩和効果が発生するため、より高い接続信頼性を得ることが可能となる。
【0063】
また、本発明においては、電気素子11として、その表面積(D1)が50mm2以上のものを用いることにより、電気素子11の集積度を大きくすることができるため、電気装置の性能を向上させることできる。
【0064】
つまり、本発明では、前記電気素子11の前記第1配線基板1への接合面の面積をD1として、該D1が50mm2以上であり、第1配線基板における主面の面積をS1としたときの比率S1/D1が1〜1.5の範囲であることが望ましく、特に、S1/D1は1〜1.4、最適には1〜1.3が好ましい。S1/D1をこのような範囲とすることにより、相対的に第2配線基板2に対して第1配線基板1の表面積が小さくなるため、第1配線基板1と第2配線基板2の間に発生する熱応力を更に低減することができるため、積層型配線基板Aと電気素子11との間の接続部9の長期信頼性を更に高めることができる。さらには、第1配線基板1の大きさを小さくすることができるため、コストを低減する効果も期待できる。
【0065】
また、本発明の電気装置の実装構造においては、前記電気装置B外部回路基板Cの0−150℃における熱膨張係数との差が、12×10−6/℃以下であることが重要である。特に10×10−6/℃以下、最適には8×10−6/℃以下であることが望ましい。
【0066】
本発明の実装構造を上記構成とすることにより、第2配線基板2と外部回路基板Cとの熱膨張係数差により発生する熱応力を低減することができる結果、2次実装の長期接続信頼性を確保することができる。
【0067】
一方、両者の熱膨張係数の差が12×10−6/℃よりも大きいと、第2配線基板2と外部回路基板Cとの間に発生する熱応力が大きくなりすぎる結果、両者の接続用電極15に亀裂が急速に伸展し、最終的に破壊に至り、接続部が断線してしまうため、接続部の長期接続信頼性が損なわれ実用に耐えなくなる。
【0068】
さらに、本発明では、第2配線基板2と外部回路基板Cとの間に配設される接続用電極15は、前記した積層型配線基板Aを構成する接続用電極5と同様ものを用いることが望ましく、これにより、例えば、印刷により形成された薄い半田層に接続される場合と比較して、接続部の高さを高くすることができるため、接続用電極とロウ材の界面に集中する応力を緩和することができる結果、より高い接続信頼性を確保することが可能となる。
【0069】
特に、上記接続用電極15のなかでも、低コストであるという面で、溶融、被着された半田ボールあるいは高温半田ボールを介して接続されている構造が望ましく、最適には、高温半田ボールを用いた場合には、接続用電極15の高さを半田ボールよりも高くすることができるため、応力緩和の面でより望ましいものとなる。
【0070】
以上、図1〜3を基に詳述してきたが、本発明では上記の例以外であっても、本発明を逸脱しない範囲であれば効果を発揮できるものであり、上記例に限定されるものではない。例えば、上記例では電気素子11としてシリコンを主体とする半導体素子、1次実装としてフリップチップ実装を採用しているが、電気素子11としては、シリコン以外の材質の半導体素子や、また半導体素子に限らず上述のMEMS等の電気素子材質を用いてもよく、1次実装形態もワイヤボンディング実装や各種バンプ等を用いた公知の実装方法を用途に応じて選択できる。
【0071】
【実施例】
本発明の積層配線基板の効果を確認すべく、以下のようにして評価用の積層配線基板を作製した。
【0072】
表1、表2に示す特性を有する絶縁基板を用いて厚さ0.4mmの第1配線基板1、および厚さ1mm、表面積1600mm2の第2配線基板2を作製し、同様のパターンを有する接続用電極5及び15に、Pb36質量%−Sn64質量%の共晶半田ペーストを印刷法にて印刷した。なお、接続用電極8及び18の大きさはφ0.2mm、電極の中心間距離を0.35mmとし、マトリックス状に配設した。尚、第2絶縁基板2bは、組成(表3におけるガラスセラミック)として、SiO2 45質量%、Al2O3 7質量%、B2O3 13質量%、CaO 12質量%、BaO 23質量%を含むガラス粉末を50質量%と、セラミックフィラーとして50質量%との混合物を用いて第1配線基板1と同様の製法により作製した。
【0073】
さらに、φ0.2mmの共晶半田ボールを、半田を印刷した第2配線基板2の表面の接続用の配線層2a上に載置し、その上に第1配線基板1を位置合わせして載置し、リフロー処理を行った後、表1、表2に従い、第1配線基板1と第2配線基板2との間隙に充填剤を注入、硬化させることにより積層型配線基板Aを得た。
【0074】
続いて、シリコンを主成分とし誘電率が2.2の多孔質の絶縁膜を有する、0−150℃における熱膨張係数が2.5×10−6/℃、表面積が100mm2の評価用の半導体素子を準備し、厚さ0.1mmの半田を介して第1配線基板1上に位置合わせして載置し、リフロー処理を行った後、表1、表2に従い、充填剤を半導体素子と積層型配線基板Aとの間隙に注入し、硬化させることにより半導体素子をフリップチップ実装した。
【0075】
さらに、第2配線基板2の裏面の接続用の配線層2aと同様のパターンを有する配線を形成した、0−150℃における熱膨張係数が16×10−6/℃であるプリント基板を用意し、配線上に共晶半田ペーストを印刷法にて印刷した。なお、接続用電極15の大きさはφ0.8mm、電極の中心間距離1.3mmとした。
【0076】
前記プリント基板上に、φ0.8mmのPb90質量%−Sn10質量%の高温半田ボールを位置合わせして載置し、さらにその上に半導体素子を実装した積層配線基板Aを位置合わせして載置し、再度リフロー処理を行うことにより、単導体素子をフリップチップ実装した積層配線基板Aを、プリント基板上に実装した1次及び2次実装評価用サンプルをそれぞれ20個作製した。
【0077】
上記実装評価用サンプルを、0〜100℃の温度範囲で温度サイクル試験を2000サイクルまで行い、100サイクル終了毎に半導体素子の破壊の有無を確認した。さらに、1次実装側、2次実装側、および積層配線基板内の3箇所に関して抵抗値を測定し、断線の有無を確認し、素子の破壊あるいは断線時のサイクル数を表2に示した。ここで、2000サイクルまで素子の破壊あるいは断線のなきものを合格とした。
【0078】
【表1】
【0079】
【表2】
【0080】
【表3】
【0081】
【表4】
【0082】
表1〜表4の結果から明らかなように、本発明に基づき、少なくともSiO2、Al2O3、MgO、ZnO、B2O3を所定量含有する混合粉末を700〜1000℃にて焼成し、0−150℃における熱膨張係数が4.5×10−6/℃以下であり、かつ第2の配線基板の0−150℃における熱膨張係数よりも小さい第1の配線基板を作製し、また、前記第1の配線基板と該半導体素子との0−150℃における熱膨張係数の差が2×10−6/℃以下とした電気装置であり、さらに、前記第2の配線基板の0−150℃における熱膨張係数と前記プリント基板の0−150℃における熱膨張係数との差が、12×10−6/℃以下とした電気装置の実装構造とすることにより、高速信号処理に適し、かつ高い1次実装信頼性及び2次実装信頼性を兼ね備え、さらに2つの配線基板間の接続信頼性をも確保できた。
【0083】
一方、第1配線基板の0−150℃における熱膨張係数が、第2配線基板の0−150℃における熱膨張係数よりも大きい試料No.2、3では、積層型配線基板の接続用電極に著しい応力集中が起こり、1000サイクル以下の温度サイクル数にて第1配線基板と第2配線基板との接続用電極において断線が生じた。さらに、第1配線基板の熱膨張係数が4.5×10−6/℃よりも大きく、かつ半導体素子と第1配線基板との0−150℃における熱膨張係数の差が、2×10−6/℃よりも大きい試料No.1〜8においては、半導体素子と第1配線基板との熱膨張係数の差が大きく、2000サイクル以下の温度サイクル数にて素子の破壊が生じた。
【0084】
また、第2配線基板とプリント基板との0−150℃における熱膨張係数の差が12×10−6/℃よりも大きい試料No.2、3では、2次実装側の接続部に過度の応力集中が生じる結果、2000サイクル以下の温度サイクル数にて接続部の断線が生じた。
【0085】
【発明の効果】
以上、詳述したように、本発明によれば、セラミックスからなる第1および第2絶縁基板の少なくとも表裏面にそれぞれ配線層を具備してなる第1および第2配線基板が、前記第1配線基板の裏面の配線層と前記第2配線基板の表面の配線層とを半田により接続して積層されている積層型配線基板を製造するにあたり、ほう珪酸系ガラス粉末を60〜99.5質量%と、コーディエライト粉末を0.5〜20質量%と、アルミナ粉末およびCaZrO3粉末を合計で18〜35質量%と、を含み、少なくともSiO2:20〜53質量%、Al2O3:20〜61質量%、MgO:2〜24質量%、ZnO:2〜14質量%、B2O3:2〜14質量%、を含有し、さらに任意成分として、SrO、BaOの群から選ばれる少なくとも一種をその合量で0〜15質量%含有し、かつPbO、アルカリ金属酸化物の含有量がそれぞれ0.1質量%以下である混合粉末と、有機バインダーおよび溶媒とを混合してスラリーを調製する工程と、該スラリーをシート状に成形してグリーンシートを作製する工程と、該グリーンシート上に、銅、銀、金のうちいずれかを主成分として含有する導体ペーストを印刷して配線パターンを形成する工程と、該配線パターンを形成した前記グリーンシートを複数積層して積層成形体を形成する工程と、該積層成形体を、大気中あるいは窒素雰囲気中で、700〜1000℃の温度にて0.2〜10時間加熱して焼成し、第1配線基板を得るとともに、ガラス粉末とセラミックフィラーと有機バインダーと溶媒とを混合してスラリーを調製する工程と、該スラリーをシート状に成形してグリーンシートを作製する工程と、該グリーンシート上に、銅、銀、金のうちいずれかを主成分として含有する導体ペーストを印刷して配線パターンを形成する工程と、該配線パターンを形成した前記グリーンシートを複数積層して積層成形体を形成する工程と、該積層成形体を、大気中あるいは窒素雰囲気中で、700〜1000℃の温度で焼成し、前記第2配線基板を得て、前記第1配線基板の裏面の配線層と前記第2配線基板の表面の配線層との間に半田を供給して、前記第1配線基板と前記第2配線基板とを積層し、リフロー処理することにより、作製された積層型配線基板は、高速信号処理に適し、かつ前記第1配線基板に電気素子を接続し、前記第2配線基板に外部回路基板を接続した際に、高い1次実装信頼性及び2次実装信頼性を兼ね備え、さらに2つの配線基板間の接続信頼性をも確保できる。
【図面の簡単な説明】
【図1】本発明の積層型配線基板を示す概略断面図である。
【図2】本発明の電気装置を示す概略断面図である。
【図3】本発明の電気装置の実装構造を示す概略断面図である。
【図4】従来の積層型配線基板を示す概略断面図である。
【符号の説明】
A 積層型配線基板
B 電気装置
C 外部回路基板
1 第1配線基板
1a、2a 配線層
1b 第1絶縁基板
2 第2配線基板
2b 第2絶縁基板
5 接続用電極
7 充填剤
9 接続部
11 電気素子
Claims (2)
- セラミックスからなる第1および第2絶縁基板の少なくとも表裏面にそれぞれ配線層を具備してなる第1および第2配線基板が、前記第1配線基板の裏面の配線層と前記第2配線基板の表面の配線層とを半田により接続して積層されている積層型配線基板の製造方法であって、ほう珪酸系ガラス粉末を60〜99.5質量%と、コーディエライト粉末を0.5〜20質量%と、アルミナ粉末およびCaZrO3粉末を合計で18〜35質量%と、を含み、少なくともSiO2:20〜53質量%、Al2O3:20〜61質量%、MgO:2〜24質量%、ZnO:2〜14質量%、B2O3:2〜14質量%、を含有し、さらに任意成分として、SrO、BaOの群から選ばれる少なくとも1種をその合量で0〜15質量%含有し、かつPbO、アルカリ金属酸化物の含有量がそれぞれ0.1質量%以下である混合粉末と、有機バインダーおよび溶媒とを混合してスラリーを調製する工程と、該スラリーをシート状に成形してグリーンシートを作製する工程と、該グリーンシート上に、銅、銀、金のうちいずれかを主成分として含有する導体ペーストを印刷して配線パターンを形成する工程と、該配線パターンを形成した前記グリーンシートを複数積層して積層成形体を形成する工程と、該積層成形体を、大気中あるいは窒素雰囲気中で、700〜1000℃の温度で焼成し、前記第1配線基板を得るとともに、ガラス粉末とセラミックフィラーと有機バインダーと溶媒とを混合してスラリーを調製する工程と、該スラリーをシート状に成形してグリーンシートを作製する工程と、該グリーンシート上に、銅、銀、金のうちいずれかを主成分として含有する導体ペーストを印刷して配線パターンを形成する工程と、該配線パターンを形成した前記グリーンシートを複数積層して積層成形体を形成する工程と、該積層成形体を、大気中あるいは窒素雰囲気中で、700〜1000℃の温度で焼成し、前記第2配線基板を得て、前記第1配線基板の裏面の配線層と前記第2配線基板の表面の配線層との間に半田を供給して、前記第1配線基板と前記第2配線基板とを積層し、リフロー処理することを特徴とする積層型配線基板の製造方法。
- 前記ほう珪酸系ガラス粉末として、少なくともSiO2:30〜55質量%、Al2O3:15〜40質量%、MgO:3〜25質量%、ZnO:2〜15質量%、B2O3:2〜15質量%、を含有し、さらに任意成分として、CaO、SrO、BaO、ZrO2の群から選ばれる少なくとも1種をその合量で0〜15質量%、含有するものを用いることを特徴とする請求項1に記載の積層型配線基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003203416A JP4383113B2 (ja) | 2003-07-29 | 2003-07-29 | 積層型配線基板の製造方法 |
US10/902,677 US7226654B2 (en) | 2003-07-29 | 2004-07-28 | Laminated wiring board and its mounting structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003203416A JP4383113B2 (ja) | 2003-07-29 | 2003-07-29 | 積層型配線基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005050881A JP2005050881A (ja) | 2005-02-24 |
JP4383113B2 true JP4383113B2 (ja) | 2009-12-16 |
Family
ID=34262767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003203416A Expired - Fee Related JP4383113B2 (ja) | 2003-07-29 | 2003-07-29 | 積層型配線基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4383113B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4843823B2 (ja) * | 2005-07-29 | 2011-12-21 | 田中貴金属工業株式会社 | 絶縁ペースト |
WO2007094123A1 (ja) * | 2006-02-14 | 2007-08-23 | Murata Manufacturing Co., Ltd. | 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法 |
WO2007142033A1 (ja) * | 2006-06-02 | 2007-12-13 | Murata Manufacturing Co., Ltd. | 多層セラミック電子部品およびその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3295997B2 (ja) * | 1993-01-11 | 2002-06-24 | 株式会社村田製作所 | セラミック多層基板 |
JP3377898B2 (ja) * | 1995-12-25 | 2003-02-17 | 京セラ株式会社 | 低温焼成磁器組成物 |
JPH1154884A (ja) * | 1997-08-06 | 1999-02-26 | Nec Corp | 半導体装置の実装構造 |
JP2000022040A (ja) * | 1998-07-07 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2001185643A (ja) * | 1999-12-22 | 2001-07-06 | Sumitomo Metal Mining Co Ltd | エリアアレイ実装用パッケージ基板およびこれを用いた半導体装置 |
JP4394266B2 (ja) * | 2000-09-18 | 2010-01-06 | カシオ計算機株式会社 | 半導体装置および半導体装置の製造方法 |
JP2002231850A (ja) * | 2001-01-30 | 2002-08-16 | Kyocera Corp | 半導体素子収納用配線基板 |
JP4748904B2 (ja) * | 2001-09-26 | 2011-08-17 | 京セラ株式会社 | ガラスセラミック焼結体およびそれを用いた配線基板 |
-
2003
- 2003-07-29 JP JP2003203416A patent/JP4383113B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005050881A (ja) | 2005-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2010080679A (ja) | 半導体装置の製造方法 | |
JP4780995B2 (ja) | ガラスセラミック焼結体およびそれを用いた配線基板 | |
JP4673086B2 (ja) | ビア導体メタライズ用の導体ペーストおよびこれを用いたセラミック配線基板の製造方法 | |
JP4383113B2 (ja) | 積層型配線基板の製造方法 | |
JP4859288B2 (ja) | ガラス組成物、ガラス焼結体およびそれを用いた配線基板 | |
JP4703207B2 (ja) | 配線基板 | |
JP2012167008A (ja) | ガラスセラミック組成物、ガラスセラミック焼結体並びにそれを用いた配線基板とその実装構造 | |
JP4549029B2 (ja) | ガラスセラミック組成物、ガラスセラミック焼結体、ガラスセラミック焼結体の製造方法、および配線基板 | |
JP4549028B2 (ja) | ガラスセラミック組成物、ガラスセラミック焼結体、ガラスセラミック焼結体の製造方法、および配線基板 | |
JP4610114B2 (ja) | セラミック配線基板の製造方法 | |
JP4422453B2 (ja) | 配線基板 | |
JP4077625B2 (ja) | 低温焼成磁器組成物および低温焼成磁器の製造方法 | |
JP2005072326A (ja) | 積層型配線基板およびその製造方法、並びに電気装置とその実装構造 | |
JP5383962B2 (ja) | ガラスセラミック組成物、ガラスセラミック焼結体並びにそれを用いた配線基板とその実装構造 | |
JPH1116418A (ja) | 銅メタライズ組成物及びそれを用いたガラスセラミック配線基板 | |
JP2011029534A (ja) | 多層配線基板 | |
JP2004231453A (ja) | ガラスセラミック組成物、ガラスセラミック焼結体並びにそれを用いた配線基板と、その実装構造 | |
JP2003040670A (ja) | 高熱膨張磁器組成物、高熱膨張磁器およびその製造方法、並びに多層配線基板およびその実装構造 | |
JP2004083373A (ja) | 高熱膨張磁器組成物、高熱膨張磁器およびその製造方法、並びに多層配線基板およびその実装構造 | |
JP4540297B2 (ja) | 低温焼成磁器組成物および低温焼成磁器並びに配線基板 | |
JP2004168557A (ja) | ガラスセラミック組成物、ガラスセラミック焼結体とその製造方法、並びにそれを用いた配線基板とその実装構造 | |
JPH1153940A (ja) | 銅メタライズ組成物及びそれを用いたガラスセラミック配線基板 | |
JP3047985B2 (ja) | 多層セラミック配線基板の製造方法 | |
JP3740225B2 (ja) | 配線基板の実装構造 | |
JP3643264B2 (ja) | 導体ペーストおよびこれを用いた配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070903 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081008 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090918 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |