JP4376063B2 - ピークトゥ−ピーク信号検出器 - Google Patents

Description

本発明は一般にピークトゥ−ピーク信号検出に関する。

時間変動アナログ信号のピークトゥ−ピーク値を測定することが望ましい場合がしばしばである。ピークトゥ−ピーク値を測定する方法の１つは、２つのディジタル−アナログ変換器（ＤＡＣ）を使用して信号の正および負のピークを捕捉することである。正の信号ＤＡＣ出力から負のピークＤＡＣ出力を引き算することにより、信号のピークトゥ−ピーク電圧の測定が提供される。

このようなピークトゥ−ピーク信号検出器のアプリケーションの１つは、磁界感知回路であり、例えば歯車歯センサは、回転している鉄歯車の各歯の接近および後退に応じて状態が変化する出力信号を提供している。このような回路では、ホール効果素子あるいは磁気抵抗素子などの磁界−電圧変換器を使用して、鉄歯車によって生成される磁界の強度に比例した信号を生成している。例えばピークトゥ−ピーク信号が所定の最小値に到達した時点で比較器をイネーブルする場合のように、磁界信号のピークトゥ−ピーク電圧を測定することが望ましい場合もある。

本発明の一態様では、信号のピークトゥ−ピーク値を正確に測定するための検出器は、第１の時間間隔の間、信号の正の勾配を追跡し、かつ、第２の時間間隔の間、信号の負の勾配を追跡する追跡信号を提供する第１の回路と、第１および第２の時間間隔のうちのいずれか一方の時間間隔の間に提供される追跡信号に関連する値を生成するべく構成された第２の回路とを備えている。生成された値の１つがその信号のピークトゥ−ピーク値を表している。

本発明の他の態様では、センサは、変換器およびピークトゥ−ピーク検出器を備えている。変換器は、感知した入力を表す変換器出力信号を供給している。ピークトゥ−ピーク検出器は、変換器出力信号の所与のサイクルにおける各ピークと谷の間の変換器出力信号に実質的に追従し、かつ、変換器出力信号のピークおよび谷における値を保持し、変換器出力信号が、保持されているピークおよび谷における値から所定の量だけ変化するまで保持した値を保持する追跡信号を供給している。ピークトゥ−ピーク検出器は、所与のサイクルにおける第１の半サイクルおよび第２の半サイクルのうちの少なくともいずれか一方の半サイクルの間、変換器出力信号のピークトゥ−ピーク電圧を表す出力信号を供給するべく構成されている。センサは、さらに、ピークトゥ−ピーク検出器の出力信号に応答し、感知した入力が所定の閾値レベルを超えているか否かを表す論理信号を与える論理を備えている。

本発明によるピークトゥ−ピーク検出機構により、柔軟性に富み、効率かつ費用効率の高い方法で時間変動信号のピークトゥ−ピーク値を有利に生成することができる。
本発明の他の特徴および利点については、以下の詳細な説明および特許請求の範囲から明らかになるであろう。

本発明については、添付の図面に照らして行う以下の詳細な説明により、より完全に理解されよう。

図１を参照すると、回路１０は、増幅器１６を介してピークトゥ−ピーク検出器１４に結合された変換器１２を備えている。図に示す実施形態では、変換器１２は、周囲磁界に応答して、時間変動、差動出力信号を生成する磁界−電圧変換器である。変換器出力信号の強度は、周囲の磁界の大きさに比例している。図に示す増幅器１６は、自動利得制御（ＡＧＣ）を備えたＡＧＣ増幅器である。増幅器１６によって変換器出力信号が増幅され、ピークトゥ−ピーク検出器１４に信号１８（「ＤＩＦＦ」）が与えられる。ピークトゥ−ピーク検出器１４は、ＤＩＦＦ信号１８のピークトゥ−ピーク値２０を正確に測定している。回路１０は、さらに、復号器２２として示されている論理回路を備えている。この論理回路は、ピークトゥ−ピーク検出器１４からピークトゥ−ピーク値２０を受け取り、受け取ったピークトゥ−ピーク値を使用して、ピークトゥ−ピークＤＩＦＦ信号１８が１つまたは複数の所定の値を超えていることを表す１つまたは複数の論理信号２４ａ〜２４ｎを与えている。より詳細には、図に示す実施形態の場合、論理信号は、以下で説明するように、磁界が所定のガウスレベルを超えているかどうかを表す診断信号である。

図に示す回路１０の場合、変換器１２はホールデバイスの形態を取っているため、この例示回路１０は、ホール効果センサと呼ぶことができる。磁気抵抗素子などの他のタイプの磁界−電圧変換器を同様に使用することができる。また、このピークトゥ−ピーク信号検出器１４を他のタイプの信号のピークトゥ−ピーク値を測定するための他のアプリケーションに適用することができることは、当分野の技術者には理解されよう。

ピークトゥ−ピーク信号検出器１４は、追跡／計数ＤＡＣ回路２６として示されている第１の回路２６（以下、回路２６と呼ぶ）と、ピークトゥ−ピーク値生成回路２８として示されている第２の回路２８（以下、回路２８と呼ぶ）とを備えている。回路２６は、第１の時間間隔の間、ＤＩＦＦ信号１８の正の勾配を追跡し、かつ、第２の時間間隔の間、ＤＩＦＦ信号１８の負の勾配を追跡する追跡信号を提供している。回路２８は、回路２６の出力に応答して、第１および第２の時間間隔のうちのいずれか一方の時間間隔の間に提供される追跡信号に関連する値を生成している。生成された値の１つがＤＩＦＦ信号１８のピークトゥ−ピーク値２０を表している。

図２は、回路２６の例示的実施形態を示したものである。図２を参照すると、回路２６は、第１の比較器３０と、アップ／ダウンカウンタ（「Ｃ１」）３２と、ＤＡＣ３４と、第２の比較器３６とを備えている。また、回路２６は、ＸＯＲ回路３８と、インバータ４０と、遅延回路４２とを備えている。ＤＩＦＦ信号１８（図１に示す増幅器１６の出力）は、第１の比較器３０の反転入力に結合されている。第１の比較器３０は、図に示すように、ＤＡＣ３４のＤＡＣ出力信号４４をその非反転入力で受け取っている。ＤＡＣ出力信号４４は、上述した追跡信号である。以下に明らかになるように、ＤＡＣ出力信号４４は、ＤＩＦＦ信号１８の正のピークと負のピークの間、すなわちピークと谷の間のＤＩＦＦ信号１８を追跡し、かつ、ピークおよび谷の値を保持し、ＤＩＦＦ信号が、保持されているピークおよび谷の値から所定の量だけ変化するまで保持している。ＣＯＭＰＯＵＴ４６で示す第１の比較器３０の出力信号は、ＸＯＲゲート３８に結合されている。ＸＯＲゲート３８は、さらにＰＯＳＣＯＭＰＮ信号４８（以下に説明する）を受け取っており、カウンタ３２のＨＯＬＤ入力５０をその出力に与えている。カウンタ３２は、さらに、ＣＬＫクロック信号５２および第２の比較器３６によって生成される、カウンタ３２のアップカウントまたはダウンカウントを制御するためのＰＯＳＣＯＭＰ信号５４に応答している。

カウンタ３２の出力は、ＤＡＣ３４によってアナログ信号に変換される。ＤＡＣ出力（すなわち追跡）信号４４は、図に示すように、さらに第２の比較器３６に提供されている。第２の比較器３６は、ここでは１００ｍＶ程度のヒステリシスを有しており、したがって比較器３６の出力信号ＰＯＳＣＯＭＰ５４の状態は、ＤＩＦＦ信号１８がＤＡＣ信号４４より約１００ｍＶ大きくなった時点で変化する。詳細には、図に示すように、ＰＯＳＣＯＭＰ信号５４はインバータ４０によって反転され、ＰＯＳＣＯＭＰＮ信号４８が生成される。したがってＰＯＳＣＯＭＰＮ信号４８は、ＤＩＦＦ信号１８がＤＡＣ信号４４よりヒステリシスの量だけ小さくなると、論理ハイレベルに変化し、ＤＩＦＦ信号１８がＤＡＣ信号４４よりヒステリシスの量だけ大きくなると、論理ローレベルに変化する。

以下に考察する理由により、ＰＯＳＣＯＭＰＮ信号４８は、若干の所定時間だけ信号を遅延させる遅延回路４２に供給されている。この遅延回路４２は、ＲＣ回路を備えることができる。ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６で示す遅延ＰＯＳＣＯＭＰＮ信号４８は、第２の回路２８に与えられる。第２の回路２８には、さらに、第１のカウンタ３２の出力であるＰＥＡＫ＿ＬＳＢ値５８が与えられる。この２つの信号の使用方法については、後に図３を参照して考察する。

次に、第２の回路２８の例示的実施形態を示す図３を参照すると、ＳＴＡＲＴＵＰ信号６２およびＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６に応答して、第２のカウンタ６０がリセットされている。より詳細には、ＮＯＲゲートとして実施することができる選択論理回路６４が、ＳＴＡＲＴＵＰ信号およびＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号を受け取り、参照数表示６６で示すリセット入力を第２のカウンタ６０に与える。ＳＴＡＲＴＵＰ信号６２は、回路１０に電力が投入されると、約６０μｓの間、ハイになる。

第２のカウンタ６０は、第１のカウンタ３２の最下位ビット出力、すなわちＰＥＡＫ＿ＬＳＢ信号５８に応答して生成されるＣ２＿ＣＬＫ信号６８によってクロックされる。第２のカウンタ６０は、ＤＩＦＦ信号１８のピークトゥ−ピーク電圧を表すピークトゥ−ピーク値２０をその出力に与える。第２のカウンタ出力信号２０は、図５に示す実施形態に関連して説明するように、復号器２２によって診断信号２４ａ〜２４ｎに変換することができる。第２のカウンタ６０の出力は、使用するために記憶し、あるいは回路から外部コントローラへ送信することができる。

ＰＥＡＫ＿ＬＳＢ信号５８のエッジは、Ｃ２＿ＣＬＫ信号６８を与える回路（「エッジストリップ回路」）７０によって取り除かれ、したがって第１のカウンタ３２にステップが生じる毎に第２のカウンタ６０にステップがもたらされる。その結果として第２のカウンタ６０の分解能は２倍になっている。より詳細には、エッジストリップ回路７０は、ＰＥＡＫ＿ＬＳＢ信号５８の各立上りエッジおよび立下りエッジに応答して短いパルスを生成するべく、ＸＯＲゲートおよび遅延回路を備えることができ、この方法により、ＰＥＡＫ＿ＬＳＢ信号５８の立上りエッジおよび立下りエッジ毎に第２のカウンタ６０にクロックパルスが生成される。

図４の波形で示すように、時間ｔ＝０でＤＩＦＦ信号１８の追跡レベル（すなわちＤＡＣ出力信号４４）がＤＩＦＦ信号１８を捕捉する。時間ｔ＝０の後、ＤＩＦＦ信号１８がＤＡＣ出力信号４４より第１の比較器３０のヒステリシスレベル、例えば１０ｍＶだけ大きくなると、第１の比較器３０の出力部のＣＯＭＰＯＵＴ信号４６が論理ローレベルに変化し、それにより第１のカウンタ３２がカウントを開始する。第１のカウンタ３２が１つのステップをカウントアップすると、ＣＯＭＰＯＵＴ信号４６がハイになり、ＤＩＦＦ信号１８が再びＤＡＣ出力信号４４より１０ｍＶだけ大きくなるまでそのカウント値を保持する。ＤＩＦＦ信号１８が正のピークに到達すると、ＤＡＣ出力信号４４は、ＤＩＦＦ信号１８より大きい値を維持し、時間ｔ２の直前で第２の比較器３６のヒステリシスが打ち負かされてＰＯＳＣＯＭＰＮ信号４８がハイになるまで、第１のカウンタ３２に対するＨＯＬＤ入力５０を表明状態に維持する。

図４をさらに参照すると、時間ｔ０からｔ２までの間、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６がローであり、かつ、選択論理回路（すなわちＮＯＲゲート）６４の出力信号６６がハイであり、それにより第２のカウンタ６０のリセット入力をハイに維持することによってそのカウントをイネーブルしている。ＤＡＣ３４は、ＤＩＦＦ信号１８がそのピーク値から第２の比較器３６の所定のヒステリシス量だけ変化する時間ｔ２の直前まで、ＤＩＦＦ信号１８の正のピーク（時間ｔ１で到達している）を保持している。ＰＯＳＣＯＭＰＮ信号４８が論理ハイに変化すると、第１のカウンタ３２のカウント方向がダウン方向へ変化するため、ＤＡＣ出力信号４４はＤＩＦＦ信号１８の立下り部分を追跡することができる。

また、ＰＯＳＣＯＭＰＮ信号４８が論理ハイになると、遅延期間（遅延回路４２による）を置いてＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６がハイになり、それにより第２のカウンタ６０に対するリセット入力がローになり、ＰＯＳＣＯＭＰＮ信号４８がハイを維持している間、第２のカウンタ６０に対するクロックが回避される。この構造の場合、ＤＩＦＦ信号１８の半サイクルの間、第２のカウンタ６０がリセットされ、残りの半サイクルの間、リセット入力が解除されるため、第２のカウンタ６０がカウントするのは、ＤＩＦＦ信号１８の立上り部分および立下り部分のうちのいずれか選択された方の部分の間だけである。例示の実施形態では、第２のカウンタ６０は、ＤＩＦＦ信号１８の立上り部分の間、カウントしている。別法として、ＤＩＦＦ信号１８の立下り部分の間、カウントするよう、第２のカウンタ６０を制御することができることは理解されよう。さらに別法として、ピークトゥ−ピーク信号値をより頻繁に更新するべく、ＤＩＦＦ信号１８の立上り部分および立下り部分の間カウントするよう、第２のカウンタ６０を制御することも可能である（つまりＤＩＦＦ信号サイクル毎に２回、ピークトゥ−ピーク値が更新される）。

ＰＯＳＣＯＭＰＮ信号４８が、ＰＯＳＣＯＭＰＮ信号とＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号の間の遅延すなわち遅延期間に相当する時間ｔ２の直前でハイになると、ＤＩＦＦ信号１８は、保持されている正のピークから所定のヒステリシス量だけ離れる。第２のカウンタ６０には、時間ｔ０からｔ２までカウントされているため、この時点で、ピークトゥ−ピークＤＩＦＦ信号電圧を表すピークトゥ−ピーク値２０を、第２のカウンタ６０の出力におけるディジタル語として測定することができる。

図５Ａに示す詳細図を参照すると、図１に示す回路１０の一部が示されている。この図には、第２のカウンタ６０および復号器２２が含まれている。図３を参照して上で考察した第２のカウンタ６０は、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６およびＳＴＡＲＴＵＰ信号６２に応答するＮＯＲゲート６４の出力によってリセットされている。第２のカウンタ６０は、出力信号Ｑ０Ｎ信号２０ａ、Ｑ１Ｎ信号２０ｂ、Ｑ２Ｎ信号２０ｃ、Ｑ３Ｎ信号２０ｄ、Ｑ４Ｎ信号２０ｅおよびＱ５Ｎ信号２０ｆを復号器２２に供給している。例示の実施形態では、復号器２２は、信号２４ａ、２４ｂおよび２４ｃを生成している。これらの信号は、ここでは、それぞれ１６ガウスピークトゥ−ピーク（すなわちＧｐｐ）、２８Ｇｐｐおよび６０Ｇｐｐの磁界強度に相当する所定のエアギャップを超えているかどうかを表す診断信号ＢＬＩＭＩＴ信号２４ａ、ＢＴＨＲＥＳＨ信号２４ｂおよびＢＩＮＳＴＡＬＬ信号２４ｃとして示されている。復号器２２は、３つの復号器部分９０、９２および９４を備えている。

例示の復号器部分９０を考察すると、カウンタ出力Ｑ０Ｎ２０ａ、Ｑ１Ｎ２０ｂおよびＱ２Ｎ２０ｃは、図に示すように、ＮＯＲゲート９６に結合されている。ＮＯＲゲート９６の出力は、ＲＳフリップフロップ９８に結合されている。ＲＳフリップフロップ９８は、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６およびＳＴＡＲＴＵＰ信号６２を入力として有するＯＲゲート１００の出力によってリセットされている。この構造の場合、フリップフロップ９８は、スタートアップ時および次のサイクルに対するＤＩＦＦ信号のピークの準備が完了する毎にリセットされる。フリップフロップ９８のＱＮ出力は、ＯＲゲート１０４に結合されたＣＨＫ＿ＬＩＭ信号１０２を供給している。ＯＲゲート１０４の出力は、フリップフロップ１０６に結合されている。フリップフロップ１０６は、ＢＬＩＭＩＴ信号２４ａをそのＱ出力に生成している。論理ハイＢＬＩＭＩＴ信号は、ここでは１６ガウスピークトゥ−ピークの信号レベルに相当する個々のエアギャップを超えていることを表している（つまり、磁界が１６Ｇｐｐ未満になるとＢＬＩＭＩＴ信号２４ａがハイになる）。

フリップフロップ１０６は、ここではスタートアップ時に、ＮＯＲゲート１１０を介してＳＴＡＲＴＵＰ信号６２およびＰＵＬＳＥ１信号１０８によってリセットされる。ＰＵＬＳＥ１信号１０８は、図６に示し、かつ、追って説明するピークトゥ−ピーク検出器１４のための歯車センサアプリケーション専用である。

他の２つの復号器部分９２および９４は、実質的に部分９０と同じであり、ＮＯＲゲート９６と同様のＮＯＲゲート１１２および１１４、フリップフロップ９８と同様のフリップフロップ１１６および１１８、ＯＲゲート１０４と同様のＯＲゲート１２０および１２２、およびフリップフロップ１０６と同様のフリップフロップ１２４および１２６を備えている。ＮＯＲゲート１１２は、カウンタ出力Ｑ４Ｎ信号２０ｅを受け取り、また、ＮＯＲゲート１１４は、カウンタ出力Ｑ０Ｎ信号２０ａ、Ｑ３Ｎ信号２０ｄおよびＱ５Ｎ信号２０ｆを受け取っている。復号器部分９２および９４は、追って考察する自動利得制御（ＡＧＣ）を備えた回路動作にアドレスするためのＮＯＲゲート１２８、１３０およびインバータ１３２、１３４がそれぞれ追加されている点で部分９０と異なっている。

例示の実施形態では、フリップフロップ１０６がクロックされている間、ＣＨＫ＿ＬＩＭ信号１０２をそのままの状態に維持するために、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６は約２μｓだけ遅延されている。したがって第２のカウンタ６０は、回路１０のスタートアップ時およびＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６が正に変化する毎にリセットされる。上で指摘したように、第２のカウンタ６０は、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６がハイの間、リセット状態に保持され、また、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６が負に変化する毎にカウントを可能にするべく解除される。

動作に関しては、スタートアップ時およびＰＵＬＳＥ１信号１０８で、ＢＬＩＭＩＴ信号、ＢＴＨＲＥＳＨ信号およびＢＩＮＳＴＡＬＬ信号がすべて論理状態ゼロに初期化され、ＤＩＦＦ信号１８が、ＢＬＩＭＩＴ閾値、ＢＴＨＲＥＳＨ閾値およびＢＩＮＳＴＡＬＬ閾値より大きいこと（つまり、個々のエアギャップを超えていないこと）が仮定される。ＤＩＦＦ信号１８が正のピークに到達する毎に、各復号器セクションのフリップフロップ９８、１１６および１１８の出力（つまりＣＨＫ＿ＬＩＭ信号１０２、ＣＨＫ＿ＴＨＲＥＳＨ信号１３６およびＣＨＫ＿ＩＮＳＴＡＬＬ信号１３８）がハイにリセットされる。これは、ＤＩＦＦの任意のサイクルでハイに強制されない限り、ＢＬＩＭＩＴ信号、ＢＴＨＲＥＳＨ信号およびＢＩＮＳＴＡＬＬ信号がローの状態を維持することを意味している。第２のカウンタ６０が７までカウントアップすると、復号器セクション９０のＣＨＫ＿ＬＩＭ信号１０２がローに強制され、ＰＯＳＣＯＭＰＮ信号４８が次にハイになると、ロー状態をフリップフロップ１０６にクロックする。フリップフロップ１０６がローにクロックされると、ＢＬＩＭＩＴ信号２４ａがロー状態を維持し、それによりＤＩＦＦ信号１８が１６Ｇピークトゥ−ピークより大きいことが指示される。ＤＩＦＦ信号１８のすべてのピークが１６Ｇｐｐ未満（カウンタ６０の出力部におけるカウント値が７未満であることを意味している）である場合、その値がフリップフロップ１０６にクロックされる前およびＢＬＩＭＩＴ信号２４ａがハイになる前にＣＨＫ＿ＬＩＭ信号１０２がローになることはない。また、ＢＬＩＭＩＴ信号２４ａは、ＰＵＬＳＥ１信号１０８がフリップフロップ１０６をリセットするまでハイ状態を維持することになる。フリップフロップ１０６がＰＯＳＣＯＭＰＮ信号４８によってクロックされると、フリップフロップ９８の出力部のＣＨＫ＿ＬＩＭ信号１０２がＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６によってハイにリセットされる。

図３および図４と共にもう一度図５を参照すると、時間ｔ１からＰＯＳＣＯＭＰＮ信号４８がハイレベルに変化するまでの間、第１のカウンタ３２に対するＨＯＬＤ入力５０が表明されているため、ＰＥＡＫ＿ＬＳＢ信号５８は、時間ｔ１で始まり、ＰＯＳＣＯＭＰＮ信号４８がハイレベルに変化するまで継続する変化を停止している。ＰＯＳＣＯＭＰＮ信号４８がハイレベルまたはローレベルのいずれかに変化すると、ＤＡＣ出力信号４４がほぼ瞬時に１００ｍＶのヒステリシスだけ小さくなるため、ＰＥＡＫ＿ＬＳＢ信号５８およびＣ２＿ＣＬＫ６８に複数の高速パルスが生じることは明らかであろう（つまり、２ＭＨｚＣＬＫの速さの発振器クロックを第１のカウンタ３２に入力することができる）。

第２のカウンタ６０は、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６によってリセットされ、また、詳細にはＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６がハイである時間間隔の間リセットされるため、ＰＯＳＣＯＭＰＮ信号４８が論理ローレベルに変化する際に生じるこれらの高速Ｃ２＿ＣＬＫパルスは、第２のカウンタ６０によってカウントされず、そのために、時間ｔ２で第２のカウンタ６０の出力部で読み取るピークトゥ−ピーク信号値が不正確になる。第２のカウンタ６０は、時間ｔ２の前に短時間の間生じる高速Ｃ２＿ＣＬＫパルスをカウントしているが、復号器２２は、ＰＯＳＣＯＭＰＮ信号４８の立上りエッジでクロックされると、カウンタ出力の調査を停止するため、これらの高速パルスをカウントしても、この起こり得る不正確性は回避されない。例示の実施形態では、第２のカウンタ６０の対応するカウント値を計算する際に、ピークトゥ−ピークＤＩＦＦ信号１８から１００ｍＶのヒステリシスを控除することによって、この起こり得る不正確性を復号器２２内で回避している。

この不正確性を修正するための代替方法は、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６がＰＯＳＣＯＭＰＮ信号４８の立上りエッジに対してのみ遅延するようにＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６を修正することである。この構造の場合、ＰＯＳＣＯＭＰＮ信号４８がローになるのと同時にカウンタ６０がリセットされることになるため、ＰＯＳＣＯＭＰＮ信号４８がハイになってフリップフロップ１０６がクロックされる前に、第２のカウンタ６０によって時間ｔ０の直前でこれらの高速Ｃ２＿ＣＬＫパルスをカウントすることができる。したがって、ラッチ９８のＱＮ出力がフリップフロップ１０６にクロックされると、ピークトゥ−ピーク値の真の表現が第２のカウンタ６０の出力部に存在することになる。

第２のカウンタ６０の出力のディジタル語２０は、第２のカウンタ６０をクロックしたＣ２＿ＣＬＫエッジの数を表している。ピークトゥ−ピークＤＩＦＦ電圧は、第２のカウンタ６０の出力値２０に第２のカウンタ６０のカウントの各々に関連するボルト単位のステップサイズを単純に掛け合わせることによって決定することができる。例えば、第２のカウンタ６０の出力値が１３であり、第２のカウンタ６０の個々のステップがＤＡＣ電圧の１８ｍＶステップに相当している場合、ＤＩＦＦ信号は２３４ｍＶピークトゥ−ピークである。また、図に示す実施形態の磁界アプリケーションでは、ピークトゥ−ピークＤＩＦＦ信号電圧の値を増幅器のｍＶ／ガウス単位の利得で割ることによってピークトゥ−ピークＤＩＦＦ信号電圧をガウスに変換することができる。上で説明した起こり得る不正確性が、ＰＯＳＣＯＭＰＮ信号４８の立上りエッジに対してのみ遅延するようＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６を修正することによって回避されていると仮定すると、例えば利得が１４ｍＶ／ガウスの場合、上の例では、２３４ｍＶｐｐのＤＩＦＦ信号電圧が、（２３４ｍＶｐｐ）／（１４ｍＶ／Ｇ）すなわち１６．７Ｇｐｐの磁界によって生成される。

エアギャップは、磁界の強度に反比例している。例示の実施形態では、ＢＬＩＭＩＴ信号２４ａは、１６Ｇｐｐ未満の信号レベルによって示される最大エアギャップを超えるとハイになる。また、ＢＴＨＲＥＳＨ信号２４ｂは、２８Ｇｐｐ未満の信号レベルによって示される最大エアギャップ限界に近づくとハイになり、ＢＩＮＳＴＡＬＬ信号２４ｃは、エアギャップが６０Ｇｐｐ未満の信号レベルによって示される正規動作範囲内にある場合にハイになる。利得を１４ｍＶ／Ｇとし、第２のカウンタ６０の個々のカウントに関連するステップ値を１８ｍＶ／ステップとすると、（１６Ｇｐｐ）（１４ｍＶ／Ｇ）＝２２４ｍＶｐｐのＤＩＦＦ信号値だけ１６ＧｐｐのＢＬＩＭＩＴ閾値を超えることになり、このＤＩＦＦ信号値は、カウンタ６０の出力値、（２２４ｍＶ−１００ｍＶ）／（１８ｍＶ／ステップ）＝６．９すなわち丸めて７カウントに相当している。また、（２８Ｇｐｐ）（１４ｍＶ／Ｇ）＝３９２ｍＶｐｐのＤＩＦＦ信号値だけ２８ＧｐｐのＢＴＨＲＥＳＨ閾値を超え、このＤＩＦＦ信号値は、カウンタ６０の出力におけるカウント値、（３９２ｍＶ−１００ｍＶ）（１８ｍＶ／ステップ）＝１６．２すなわち丸めて１６カウントに相当している。同様に、（６０Ｇｐｐ）（１４ｍＶ／Ｇ）＝８４０ｍＶのＤＩＦＦ信号値だけ６０ＧｐｐのＢＩＮＳＴＡＬＬ閾値を超えることになり、このＤＩＦＦ信号値は、カウンタ６０の出力部におけるカウント値、（８４０ｍＶ−１００ｍＶ）／（１８ｍＶ／ステップ）＝４１．１すなわち丸めて４１カウントに相当している。ピークトゥ−ピークＤＩＦＦ信号値から控除される１００ｍＶは、時間ｔ０の直前に生じる遅延期間の間、Ｃ２＿ＣＬＫパルスがカウントされないため、第２の比較器３６（図２）のヒステリシスであることに留意されたい。ＰＯＳＣＯＭＰＮ信号４８の立上りエッジに対してのみ遅延するよう、ＰＯＳＣＯＭＰＮ＿ＤＥＬＡＹ信号５６が上で説明したように修正されている場合、対応するカウント値を上で計算したように計算する際に、ＤＩＦＦ信号値から１００ｍＶのヒステリシスを控除する必要がないことは理解されよう。

例示の実施形態のホール効果センサ１０には、増幅器１６（図１）にＡＧＣが組み込まれているため、ｍＶ／Ｇ単位の利得を変化させることができる。ＡＧＣが起動する前の所定のガウスレベルの１つに相当していた第２のカウンタ６０の特定の出力２０が、ＡＧＣが起動した後の異なるガウスレベルに相当することになるため、この特徴により、ピークトゥ−ピーク検出器１４の動作に影響を及ぼすことができる。例えばＢＩＮＳＴＡＬＬ信号２４ｃの値を６０Ｇｐｐとし、増幅器１６の最大利得を１４ｍＶ／Ｇと仮定すると、ＢＩＮＳＴＡＬＬ閾値を超えることになるピークトゥ−ピークＤＩＦＦ電圧は、（６０Ｇ）（１４ｍＶ／Ｇ）すなわち８４０ｍＶである。しかし、この例示の実施形態の場合、例えば信号が６１Ｇｐｐであり、かつ、６１ＧｐｐでＡＧＣが起動しなければならないと仮定すると、利得が約１０ｍＶ／Ｇまで低下し、延いては（６１Ｇ）（１０ｍＶ／Ｇ）すなわち６１０ｍＶのピークトゥ−ピークＤＩＦＦ電圧がＢＩＮＳＴＡＬＬ閾値を超えることになる（すなわちＢＩＮＳＴＡＬＬ信号２４ｃが論理１状態になる）。

この潜在的な問題は、組み込まれている特定のＡＧＣスキームにより、この例示の実施形態では比較的単純に処理されている。ＡＧＣ動作によれば、増幅器１６は、周囲の磁界のレベルが６０Ｇｐｐに到達するまで最大利得を維持し、６０Ｇｐｐより大きい信号レベルに対しては利得が小さくなる。６０ガウスはＢＩＮＳＴＡＬＬ閾値レベルに相当しているため、ＡＧＣが起動すると、ＢＩＮＳＴＡＬＬ信号２４ｃを小さくしてエアギャップが正規動作範囲未満であることを示し、ピークトゥ−ピーク値をＢＩＮＳＴＡＬＬ閾値より大きくしなければならないことが分かる。図５に示す回路では、ピークトゥ−ピーク信号が６０Ｇｐｐより大きくなると、これは既知の状態であるため、また、ピークトゥ−ピーク信号が６０Ｇｐｐ以下である場合、ＡＧＣの動作によってＢＩＮＳＴＡＬＬ信号２４ｃが不当にハイになる可能性があるため、ＡＧＣが起動するとＢＩＮＳＴＡＬＬ信号２４ｃがローに強制される。また、ピークトゥ−ピーク信号が６０ガウスになると、同じくＢＴＨＲＥＳＨ信号２４ｂもローでなければならないが、ＡＧＣ動作によってＢＴＨＲＥＳＨ信号２４ｂが不当にハイになる可能性があるため、ＡＧＣが起動するとＢＴＨＲＥＳＨ信号２４ｂがローに強制される。６１Ｇｐｐでは、ＡＧＣが起動している状態であってもミリボルト単位のＤＩＦＦ信号が非常に大きくなり、したがってＢＬＩＭＩＴ信号２４ａが不当にハイになることがないため、ＢＬＩＭＩＴ信号２４ａは、この方法ではローに強制されない。

ＢＩＮＳＴＡＬＬ信号およびＢＴＨＲＥＳＨ信号をローに強制するこの動作は、それぞれ復号器部分９２および９４のＮＯＲゲート１２８および１３０によって達成されている。ＡＧＣが起動すると（つまり最大利得ではない状態では）、入力ＡＧＣ＿ＣＮＴ０Ｎ信号１４０がハイになる。したがってＡＧＣが起動し、ＡＧＣ＿ＣＮＴ０Ｎ信号１４０がハイになると、ＢＴＨＲＥＳＨ信号２４ｂは常にローに強制される。同様に、ＡＧＣが起動すると、ＢＩＮＳＴＡＬＬ信号２４ｃもローに強制される。

したがって復号器２２は、ＡＧＣが起動すると、ＢＩＮＳＴＡＬＬ信号およびＢＴＨＲＥＳＨ信号の両方をローに強制することによってＡＧＣ利得変化を処理している。この解決法は、上で説明したケースにおけるＡＧＣ利得変化、つまりピークトゥ−ピーク値がＢＩＮＳＴＡＬＬ閾値より大きくなったときのみＡＧＣがトリガされるケースにおけるＡＧＣ利得変化に対して許容可能である。この特定のケースでは、ＡＧＣがトリガされると、ＢＬＩＭＩＴ、ＢＴＨＲＥＳＨおよびＢＩＮＳＴＡＬＬに関連するガウスレベルを超えていることが分かる。また、回路１０は最大利得から始まり、何らかのＡＧＣ事象によって回路１０の利得が減少する。

ＡＧＣ利得変化を処理するもう１つの方法は、増幅器１６のＡＧＣ利得に応答する復号器を使用することである。したがって、図５Ｂを参照すると、復号器２２’で示す復号器２２の代替実施形態は、復号器部分９０、９２および９４’を備えている。復号器部分９４’は、ＡＧＣ復号器１５０を備えている。例示の実施形態では、ＡＧＣ復号器１５０は、事実上、ＳＲラッチ１１８をセットしているカウンタ６０のカウントレベルを調整している。このカウントレベルは、ＡＧＣの利得が変化しても回路のＢＩＮＳＴＡＬＬレベルが約６０Ｇｐｐに維持されるように調整される。復号器１５０によって復号化することによって、ＤＩＦＦ信号がＢＩＮＳＴＡＬＬ閾値より大きい信号レベルに到達する前にＡＧＣ事象が生じる場合におけるピークトゥ−ピーク検出のロバスト性が向上している。

ＢＩＮＳＴＡＬＬ閾値が６０Ｇｐｐに等しい場合、ＡＧＣが起動すると、利得が１４ｍＶ／Ｇから１０ｍＶ／Ｇに変化する。ＢＩＮＳＴＡＬＬ信号２４ｃは、この新しいＡＧＣ利得レベルを補償することなく、８４０ｍＶ（（４１．１カウンタステップ^*１８ｍＶ／ステップ）＋１００ｍＶヒステリシス）のピークトゥ−ピーク信号でトリップする。１０ｍＶ／Ｇにおける８４０ｍＶトリップポイントは８４Ｇに相当するため、ＢＩＮＳＴＡＬＬ信号２４ｃが生成される閾値は、この場合、６０Ｇではなく８４Ｇである。

この問題は、復号器１５０の機敏な復号化を使用することによって解決される。ＢＩＮＳＴＡＬＬの場合、６０Ｇｐｐに相当するカウンタ６０のステップ数が、システムにおけるＡＧＣ利得レベル毎に決定される。利得を１０ｍＶ／Ｇ、カウンタステップサイズを１８ｍＶ／ステップと仮定すると、６０Ｇｐｐ信号は、振幅が（６０Ｇｐｐ）^*（１０ｍＶ／Ｇ）＝６００ｍＶｐｐに等しいＤＩＦＦ信号に相当し、したがって６０Ｇｐｐ信号に相当するカウンタ６０の出力カウントは、（６００ｍＶ−１００ｍＶヒステリシス）／（１８ｍＶ／ステップ）＝２７．８すなわち丸めて２８カウントである。

ピーク検出機構をＡＧＣ利得に無関係にし、延いてはＡＧＣ復号器１５０の論理に無関係にするために、システム利得がすべての可能ＡＧＣ利得レベルに達すると、ＳＲラッチ１１８をセットするために必要なステップ数が変更される。レベルが１０ｍＶ／Ｇの場合、カウンタ６０が２８ステップまでカウントアップすると、ＡＧＣ復号器１５０はＳＲラッチ１１８をセットする。

復号器部分９４’は、以下の点で復号器部分９４（図５Ａに示す）とは異なっている。第１に、復号器１５０では、ＳＲラッチ１１８のセット端子（Ｓ）部分のＮＯＲゲート１１４（復号器部分９４の）が置換されている。つまり、復号器２２’では、ＡＧＣ復号器１５０の出力であるＡＧＣ復号器出力信号１５２が、ＳＲラッチ１１８のセット端子（Ｓ）に接続されている。また、復号器部分９４’には、ＮＯＲゲート１３０およびインバータ１３４（復号器部分９４の）が不要であるため、フリップフロップ１２６の出力がＢＩＮＳＴＡＬＬ信号２４ｃである。

図５Ｂに示す実施形態では、ＡＧＣ復号器１５０は、９つのＮＡＮＤゲートすなわちＮＡＮＤゲート１５４、１５６、１５８、１６０、１６２、１６４、１６６、１６８および１７０を備えている。増幅器１６ＡＧＣ回路（図示せず）が８つのＡＧＣ利得値をサポートしているため、ＡＧＣ回路には３ビットカウンタが含まれており、可能利得値毎にＡＧＣ値すなわちカウント値ＡＧＣ＿ＣＮＴ０ないしＡＧＣ＿ＣＮＴ７を生成している。ＮＡＮＤゲート１７０の出力がＡＧＣ復号器出力信号１５２である。ＮＡＮＤゲート１７０は、他の８つのＮＡＮＤゲート１５４、１５６、１５８、１６０、１６２、１６４、１６６および１６８から、それぞれ出力１７２、１７４、１７６、１７８、１８０、１８２、１８４および１８６をその入力として受け取っている。これらの８つのＮＡＮＤゲートの各々は、ＡＧＣカウント値の異なる１つに対応する信号を入力として受け取っている。つまり、ＮＡＮＤゲート１５４、１５６、１５８、１６０、１６２、１６４、１６６および１６８は、それぞれＡＧＣ＿ＣＮＴ０信号１９０、ＡＧＣ＿ＣＮＴ１信号１９２、ＡＧＣ＿ＣＮＴ２信号１９４、ＡＧＣ＿ＣＮＴ３信号１９６、ＡＧＣ＿ＣＮＴ４信号１９８、ＡＧＣ＿ＣＮＴ５信号２００、ＡＧＣ＿ＣＮＴ６信号２０２およびＡＧＣ＿ＣＮＴ７信号２０４を入力として受け取っている。ＡＧＣ回路によって生成されるＡＧＣ＿ＣＮＴ０〜ＡＧＣ＿ＣＮＴ７信号は、８つの可能ＡＧＣカウント（利得）値に対応している。ＡＧＣ復号器出力信号１５２は、ＡＧＣ復号器１５０の他の８つのＮＡＮＤゲートによって復号される８つのシナリオのうちのいずれかが真になると、常に論理ハイ状態に変化する（つまり、ＮＡＮＤゲートの出力が真のシナリオを表す際の論理ロー値に対応している）。

例えば、ＡＧＣ事象が生じる前は、ＡＧＣ＿ＣＮＴ０信号１９０が論理ハイであり、他のすべてのＡＧＣ＿ＣＮＴ信号は論理ローである。ＡＧＣが起動すると、ＡＧＣ＿ＣＮＴ０信号１９０が論理ロー状態に変化し、ＡＧＣ＿ＣＮＴ１信号１９２が論理ハイ状態に変化する。他のすべてのＡＧＣ＿ＣＮＴ信号は論理ローを維持する。

ＡＧＣ利得が１４ｍＶ／Ｇで、ＡＧＣ＿ＣＮＴ０信号１９０が論理ハイ状態にある場合を考察すると、この場合、復号器１５０のＮＡＮＤゲート（ＮＡＮＤゲート１７０を除く）の中で論理ロー出力を有することができるのはＮＡＮＤゲート１５４のみである。このＮＡＮＤゲートは、ＡＧＣ＿ＣＮＴ０信号をその入力信号の１つとして有している唯一のＮＡＮＤゲートである。他のすべてのＡＧＣ＿ＣＮＴ信号は論理ローである。ＮＡＮＤゲート１５４の他の入力は、非反転カウンタ出力信号である出力信号２０ａ’、出力信号２０ｄ’および出力信号２０ｆ’であることに留意されたい（これらは、それぞれＱ０、Ｑ３およびＱ５に対応している）。ＮＡＮＤゲート１５４は、ＡＧＣ利得が１４ｍＶ／Ｇで、かつ、カウンタ６０が４１をカウントした場合を復号化している。ＮＡＮＤゲート１５４のすべての入力が論理ハイになると出力１７２が論理ローになり、それによりＮＡＮＤゲート１７０の出力が論理ハイになり、ＳＲラッチ１１８がセットされる。

ＡＧＣ＿ＣＮＴ１信号１９２が論理ハイになると、ＮＡＮＤゲート（ＮＡＮＤゲート１７０を除く）の中で論理ロー出力を有することができるのはＮＡＮＤゲート１５６のみである。このＮＡＮＤゲートは、ＡＧＣ＿ＣＮＴ１信号をその入力信号の１つとして有しているＮＡＮＤゲートである。ＡＧＣ＿ＣＮＴ１がハイになり、かつ、カウンタ６０の出力２０ｃ’（Ｑ２）、２０ｄ’（Ｑ３）および２０ｅ’（Ｑ４）がすべて論理ハイになると、ＮＡＮＤゲート１５６の出力である出力１７４（信号ＲＥ＿２９）のみがハイになる。ＮＡＮＤゲート１５６のすべての入力がハイになると、ＳＲラッチ１１８がセットされる。したがってＡＧＣ利得レベルが１０ｍＶ／Ｇである場合、ＳＲラッチ１１８は、カウンタ６０が６０ＧｐｐのＢＩＮＳＴＡＬＬレベルに相当するカウントである２８をカウントするとセットされる。

復号器１５０の残りの部分は、他の６つのＡＧＣカウント値に対して同じように動作するように設計されている。したがってＡＧＣ復号器１５０は、８つの可能ＡＧＣ利得ステップに対して、６０ＧｐｐのＢＩＮＳＴＡＬＬレベルに相当する必要なカウンタ６０のカウントを復号化している。したがって、ＢＩＮＳＴＡＬＬ信号は、上で説明した実施形態に関連する８つのすべてのＡＧＣ利得に対して約６０Ｇｐｐでトリップする。

１つのＡＧＣ復号器、詳細にはＢＩＮＳＴＡＬＬ信号を復号化するＡＧＣ復号器についてのみ示したが、必要に応じて、ＢＬＩＭＩＴ信号およびＢＴＨＲＥＳＨ信号に対する同様のＡＧＣ復号器を復号器２２’に備えることができることは理解されよう。

次に図６を参照すると、ピークトゥ−ピーク検出器１４を備えたホール効果センサ１０の例示のアプリケーションが、歯車センサ２２０の形態で示されている。センサ２２０は、ホールデバイス１２および増幅器１６、個別ＡＧＣ回路２２２およびオフセット調整回路２２４を備えている。ピークトゥ−ピーク検出器１４は、速度およびエアギャップ診断検出器２２６に設けられている。したがって速度およびエアギャップ診断検出器２２６は、出力制御回路２２８に診断出力信号２４ａ〜２４ｃを提供している。また、方向検出回路２３０および温度回路２３２から、それぞれ方向情報および温度情報が出力制御回路２２８に提供されている。

図５と共に図６を参照すると、出力制御回路２２８は、収集した診断情報を定義済みデータビット列すなわちデータストリームの形で提供しており、ＰＵＬＳＥ１信号１０８を生成するべく使用されている。データビットは、回転している歯車に関する診断情報、例えば回転速度、回転方向などの情報およびその他の診断情報を提供している。この場合、すべてのデータビット列が生成されるまでＢＬＩＭＩＴ信号２４ａの状態を保持することが望ましく、したがってＢＬＩＭＩＴ信号２４ａがハイになると、ＰＵＬＳＥ１信号１０８によってフリップフロップ１６６がリセットされるまでＢＬＩＭＩＴ信号２４ａがラッチされる。

以上、本発明の好ましい実施形態について説明したが、当分野の技術者には、それらの概念を組み込んだ他の実施形態を使用することができることが明らかになったことと思われる。ホール効果センサ１０以外のピークトゥ−ピーク検出器１４のための他のアプリケーションが可能であることは、当分野の技術者には理解されよう。

したがって、これらの実施形態を上で開示した実施形態に制限すべきではなく、これらの実施形態は、特許請求の範囲の精神および範囲によってのみ制限されるべきものとする。本明細書に記載されているすべての刊行物および参考文献は、参照によりその全体が明白に本明細書に組み込まれているものとする。

ピークトゥ−ピーク検出器を備えたホール効果センサのブロック図である。 図１に示す追跡／計数回路の例示的実施形態の詳細ブロック図である。 図１に示すピークトゥ−ピーク値生成回路の例示的実施形態の詳細ブロック図である。 図１〜３に示すホール効果センサに関連するいくつかの信号波形を示す図である。 図１〜３に示すホール効果センサの一部を示す略図である。 図５Ａに示すホール効果センサ部分の代替実施形態を示す略図である。 図１に示すホール効果センサを使用した歯車センサのブロック図である。

Claims (19)

1. 第１の時間間隔の間、信号の正の勾配を追跡し、かつ、第２の時間間隔の間、前記信号の負の勾配を追跡する追跡信号を供給する第１の回路と、
   前記第１および第２の時間間隔のうちのいずれか一方の時間間隔の間に供給される前記追跡信号に関連する２進カウント値を生成するために構成されたカウンタを含む第２の回路とを備え、生成された前記値の１つが前記信号のピークトゥ−ピーク値を表し、
   前記第１の回路は、
   前記信号が保持されている前記ピークおよび谷における値から所定の量だけ変化するまで前記信号のピークおよび谷における値を保持する前記追跡信号を供給する追跡および保持回路と、
   前記信号が前記追跡信号から前記所定の量だけ変化した後に、その状態を変化する出力信号を供給する回路とを備える、
   信号のピークトゥ−ピーク値を決定するための検出器。
2. 前記第２の回路は、前記第１および第２の時間間隔の他方の時間間隔の間に提供される前記追跡信号に関連する値を生成するために構成され、前記第１および第２の時間間隔のうちの他方の時間間隔の間に供給される前記追跡信号に関連する値の１つが、同じく前記信号のピークトゥ−ピーク値を表す、請求項１に記載の検出器。
3. 前記カウンタは前記回路に応答して前記出力信号の状態における変化の間カウントし、前記出力信号の状態の変化の１つで生じる前記カウンタの出力信号が前記信号のピークトゥ−ピーク値を表す、請求項１に記載の検出器。
4. 前記回路は、前記所定の量を確立するヒステリシス値を有する比較器を備えた、請求項１に記載の検出器。
5. 前記回路は、前記信号が前記追跡信号から前記所定の量だけ変化すると、その状態が変化する前記出力信号を供給する比較器を備えた比較器回路を備え、前記第１の回路は、
   前記比較器回路に結合され、前記出力信号の遅延バージョンである遅延信号を供給する遅延回路をさらに備える、請求項１に記載の検出器。
6. 前記遅延信号に応答してリセットされ、前記遅延信号の状態における変化の間カウントするカウンタを備え、前記遅延信号の状態変化の１つで生じる前記カウンタの出力信号が前記信号のピークトゥ−ピーク値を表す、請求項５に記載の検出器。
7. 前記出力信号と前記遅延信号の間の遅延は、前記信号のピークトゥ−ピーク値を表す値を復号化する外部論理を使用することによって選択される、請求項６に記載の検出器。
8. 感知した入力を表す変換器出力信号を供給する変換器と、
   前記変換器出力信号の所与のサイクルにおける各ピークと谷の間の前記変換器出力信号に実質的に追従し、かつ、前記変換器出力信号が保持されている前記ピークおよび谷における値から所定の量だけ変化するまで前記変換器出力信号の前記ピークおよび谷における値を保持する追跡信号を供給し、前記所与のサイクルにおける第１の半サイクルおよび第２の半サイクルのうちの少なくともいずれか一方の半サイクルの間、前記変換器出力信号のピークトゥ−ピーク値を表す出力２進値を供給するべく構成されるカウンタを含む、ピークトゥ−ピーク検出器と、
   前記ピークトゥ−ピーク検出器の出力値に応答し、前記感知した入力が所定の閾値レベルを超えているかどうかを表す論理信号を供給する論理と、
   を備えたセンサ。
9. 感知する入力は磁界を含み、前記変換器は磁界−電圧変換器を含む、請求項８に記載のセンサ。
10. 前記ピークトゥ−ピーク検出器は、
    前記変換器出力信号が前記追跡信号から前記所定の量だけ変化すると、状態が変化する出力信号を供給する回路を更に含む、請求項８に記載のセンサ。
11. 前記カウンタは前記回路に応答して前記出力信号の状態における変化の間カウントし、前記出力信号の状態変化の１つで生じる前記カウンタの出力が前記変換器出力信号のピークトゥ−ピーク値を表す出力値である、請求項１０に記載のセンサ。
12. 前記ピークトゥ−ピーク検出器は、
    前記変換器出力信号が前記追跡信号から前記所定の量だけ変化すると、状態が変化する信号を供給する比較器回路と、
    前記比較器回路に結合され、前記信号の遅延バージョンである遅延信号を供給する遅延と、を備え、
    前記カウンタは前記遅延信号に応答してリセットされて前記遅延信号の状態における変化の間カウントし、前記遅延信号の状態変化の１つで生じる前記カウンタの出力が前記変換器出力信号のピークトゥ−ピーク値を表す出力値である、請求項８に記載のセンサ。
13. 前記論理は、前記カウンタ出力を１つまたは複数の診断信号に変換する復号器を含む、請求項１２に記載のセンサ。
14. 前記１つまたは複数の診断信号は、前記感知した磁界が関連する所定の閾値レベルを超えているか否かの表示を与える、請求項１３に記載のセンサ。
15. 前記１つまたは複数の診断信号はエアギャップに対応し、前記関連する所定の閾値レベルは異なる磁界強度のガウスレベルに対応している、請求項１４に記載のセンサ。
16. 前記変換器および前記ピークトゥ−ピーク検出器に結合され、前記変換器出力信号が所定のレベルに到達すると、第１の利得値から第２の利得値への利得値変化するために起動されるＡＧＣ回路をさらに備え、前記論理は、
    前記第１の利得値に対する前記所定の閾値レベルに相当する第１のカウント値、および前記第２の利得値に対する前記所定の閾値レベルに相当する第２のカウント値を含む前記カウンタ出力を前記論理信号に変換する復号器を備える、請求項１２に記載のセンサ。
17. 第１の時間間隔の間、信号の正の勾配を追跡し、かつ第２の時間間隔の間、前記信号の負の勾配を追跡する追跡信号を供給するステップと、
    前記第１および第２の時間間隔のうちのいずれか一方の時間間隔の間カウントすることにより前記追跡信号に関連する２進カウント値を生成し、前記値の１つが前記信号のピークトゥ−ピーク値を表すステップと、を含み、
    前記追跡信号は、前記信号が、保持されている前記ピークおよび谷から所定の量だけ変化するまで前記信号のピークおよび谷における前記信号の値を保持し、
    前記信号が前記追跡信号から前記所定の量だけ変化した後に、状態を変化する出力信号を供給するステップをさらに含む、
    信号のピークトゥ−ピーク値を決定する方法。
18. 値を生成するステップは、
    前記出力信号の状態が変化する間をカウントするステップを含み、前記出力信号の状態変化の１つで生じるカウンタの出力信号が前記信号のピークトゥ−ピーク値を表す、請求項１７に記載の方法。
19. 第１の時間間隔の間、信号の正の勾配を追跡し、かつ、第２の時間間隔の間、前記信号の負の勾配を追跡する追跡信号を供給する第１の回路と、
    前記第１および第２の時間間隔のうちのいずれか一方の時間間隔の間に供給される前記追跡信号に関連する値を生成するために構成された第２の回路とを備え、
    前記第１の回路は、
    前記信号が保持されている前記ピークおよび谷から所定の量だけ変化するまで前記信号のピークおよび谷における値を保持する前記追跡信号を供給する追跡および保持回路と、
    前記信号が前記追跡信号から前記所定の量だけ変化した後に、その状態を変化する出力信号を供給する回路と、
    前記回路に接続され、前記出力信号の遅延バージョンである遅延信号を供給する遅延回路と、を備え、
    前記値のひとつは前記追跡信号のピークトゥ−ピーク値を表し、前記第２の回路は、前記遅延信号に応答してリセットして前記遅延信号の状態における変化の間カウントするカウンタを含み、前記遅延信号の状態変化の１つで生じる前記カウンタの出力が前記信号のピークトゥ−ピーク値を表し、前記出力信号と前記遅延信号間の遅延は、前記信号のピークトゥ−ピーク値を表す値の外部復号論理を使用して選択される、
    信号のピークトゥ−ピーク値を決定するための検出器。

Images