JP4371039B2 - 半導体チップの実装方法 - Google Patents
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Description
そこで、位置ズレを生じた半導体チップの接続端子とこの接続端子に対応している基板側端子との中央部を接続するような、通常の配線に対し斜め方向に配線を形成することで、前記位置ズレを補正することなくショートを回避することが考えられる。しかしながら、このように斜め方向の配線を形成するためには、前記半導体チップと基板とのズレ量に応じた吐出パターンに対応させるために、吐出パターンのデータ処理が煩雑となってしまう。すなわち、一般的に液滴吐出法では、基板に対し液滴吐出ヘッドをx方向(縦方向)とy方向(横方向)とのみ相対移動させるようにしている。したがって、x方向とy方向との合成による斜め方向での吐出は、その吐出パターンが煩雑になってしまうからである。
また、前記第1の配線に対応する第2の配線が前記位置ズレ量だけズレた状態において、この第2の配線が、対応する第1の配線と隣り合う他の第1の配線に接触しない条件、p−w>xを満たすので、前記第2の配線が対応しない第1の配線に接触することはない。よって、第1の配線と第2の配線とからなる接続配線が隣り合う他の接続配線と接触することが防止される。
よって、基板上に半導体チップを実装する際に、半導体チップと基板との端子間に前述したような条件となる位置ズレ量が生じた場合に、本発明を採用すれば、半導体チップの位置ズレ量を補正を行うことなく、接続に対応していない接続端子と基板側端子との間を接続することを防止して、対応しない端子間でのショートを防止する。また、隣り合う接続配線間でのショートを防止できる。
また、接続配線を形成するに際して、基板に対して導電材料を吐出する液滴吐出ヘッドを基板の一定方向(基板の縦方向、横方向)に移動させることで、第1の配線と第2の配線を形成しているので、吐出パターンにおけるデータ処理を容易に行うことができる。
しかしながら、前記位置ズレ量が前記端子間ピッチと前記配線幅との差より大きい場合に、例えば、全ての接続配線において第1の配線、第2の配線をそれぞれ同じ長さで形成すると、接続端子に対応する基板側端子から延びる第2の配線と、前記接続端子の隣に配置された接続端子から延びる第1の配線とが、接触してしまう。つまり、隣り合う接続配線の重なり部が重ねられることで接触してしまう。
基板上に半導体チップを実装する際に、半導体チップと基板との端子間に前述したような条件となる位置ズレ量が生じた場合に、本発明を採用すれば、前記接続配線の一部が、隣り合う接続配線の一部と重ならないように、各接続配線を構成する第1の配線及び第2の配線のそれぞれの長さを変えることで、前記接続配線の重なり部の位置を変更して、隣り合う接続配線の重なり部が接触することを防止できる。
また、半導体チップの位置ズレ量を補正することなく、接続に対応していない接続端子と基板側端子との間を接続することを防止して、対応しない端子間でのショートを防止する。また、隣り合う接続配線間でのショートを防止できる。また、接続配線を形成するに際して、基板に対して導電材料を吐出する液滴吐出ヘッドを基板の一定方向(基板の縦方向、横方向)に移動させることで、第1の配線と第2の配線を形成しているので、吐出パターンにおけるデータ処理を容易に行うことができる。
そこで、基板上に半導体チップを実装する際に、半導体チップと基板との端子間に前述したような条件を満たす位置ズレ量が生じた場合に、本発明を採用すれば、前記第1の配線の端部と第2の配線の端部と接続する第3の配線を形成することで、前記第1の配線と第2の配線を連続させることで半導体チップを基板上に実装できる。
また、前記第1の配線に対応する第2の配線が前記位置ズレ量だけずれた状態において、前記第1の配線の隣の他の第1の配線と、前記第2の配線とが接しないための条件、p−w>xを満たすので、前記第2の配線が、これに対応する第1の配線と隣り合う第1の配線に接触することはない。
したがって、半導体チップの位置ズレを補正することなく、接続端子とこれに対応しない基板側端子との間を接続配線が接続することでのショートを防止できる。また、隣り合う接続配線間でショートを防止できる。
また、接続配線を形成するに際して、基板に対して導電材料を吐出する液滴吐出ヘッドを基板の一定方向(基板の縦方向、横方向)に移動させることで、第1の配線と第2の配線及び第3の配線を形成することができるので、吐出パターンにおけるデータ処理を容易に行うことができる。
また、前記位置ズレ量が前記端子間ピッチと前記配線幅との差より大きい場合に、例えば、全ての接続配線において第1の配線、第2の配線をそれぞれ同じ長さで形成すると、接続端子に対応する基板側端子から延びる第2の配線と、前記接続端子の隣に配置された接続端子から延びる第1の配線とが、接触してしまう。つまり、前記第1の配線の端部と第2の配線の端部と第3の配線とからなる接続部が、隣り合う接続配線の接続部に重ねられることで接触してしまう。
そこで、基板上に半導体チップを実装する際に、半導体チップと基板との端子間に前述したような条件となる位置ズレ量が生じた場合に、本発明を採用すれば、前記接続部が、隣り合う接続配線の接続部と重ならないように、各接続配線を構成する第1の配線及び第2の配線のそれぞれの長さを変えることで、前記第3の配線を形成する位置を変更して、隣り合う接続配線の接続部が接触することを防止できる。
また、半導体チップの位置ズレ量を補正することなく、接続端子とこれに対応しない基板側端子との間を接続配線が接続することでのショートを防止できる。また、隣り合う接続配線間でショートを防止できる。
また、接続配線を形成する際して、基板に対して導電材料を吐出する液滴吐出ヘッドを基板の一定方向(基板の縦方向、横方向)に移動させることで、第1の配線と第2の配線を形成しているので、吐出パターンにおけるデータ処理を容易に行うことができる。
このようにすれば、第1の配線と第2の配線との重なり部は、十分重ねられることで第1の配線と第2の配線との断線が防止され、確実に連続するようになる。また、前記重なり部が十分な量の導電材料によって接続されているので、この重なり部での電気抵抗の増加を防止することができ、接続配線の接続信頼性を向上して半導体チップを良好に機能させることができる。
また、前記第1の配線と第2の配線の端部も前記配線幅w以上重ねられて形成しているので、第1の配線の端部と第3の配線の接続部とが、十分に重ねられた状態となり前記第1の配線の端部と第3の配線の接続部とが確実に連続する。また、同様に第2の配線の端部と第3の配線の接続部とが、十分に重ねられた状態となり前記第2の配線の端部と第3の配線の接続部とが確実に連続する。
したがって、前記第3の配線が、前記第1の配線と第2の配線とを確実に連続させる接続配線の接続部を形成することができる。
このようにすれば、前記傾斜面上に第1の配線及び第2の配線が形成されることで、前記第1の配線及び第2の配線が半導体チップと基板と間に生じる段差によって急激に曲げられることによる断線を防止するようになる。
まず、本発明の方法に用いる基板と、この基板上に実装する半導体チップの構造について説明する。図1(a),(b)は、基板上に半導体チップを実装した状態を示した図であり、図1中符号1は基板、2は半導体チップである。
矩形状の半導体チップ2の上面には、その上面の一辺に沿って、複数の接続端子3が配列されている。前記基板1の半導体チップ2を実装する面上には、この半導体チップ2の接続端子3に接続するための複数の基板側端子4が形成されている。
前記半導体チップ2の側方部には、該半導体チップ2を囲んで絶縁性樹脂からなる傾斜部9(傾斜面)が形成されている。この傾斜部9は、半導体チップ2の上面に設けられた前記接続端子3と基板1上に設けられた基板側端子4との段差を無くすことで、後述する接続配線の曲げによる断線を防止するようにしている。なお、接続端子3が半導体チップ1の上面の、四辺の外周縁部に沿って形成されていてもよい。このとき、前記傾斜部9は、半導体チップ9の四方の側方部に形成するのが好ましい。
図1に示したように、前記接続端子3が設けられている半導体チップ2の上面を上にした状態(フェースアップ)で、シリコンなどからなる基板1上に半導体チップ2を実装する。このとき、前記接続端子3の配列方向と前記基板側端子4の配列方向とが同じ方向になるようにしている。また、前記配列方向と直交する方向に、前記接続端子3とこれら接続端子3にそれぞれ対応する基板側端子4とを整列させるようにして実装する。なお、前記半導体チップ2は、前記基板1上にアライメントした状態で、例えば接着剤(図示せず)を用いて貼着するようにしている。
前記半導体チップ2を前記基板1上に実装した後、図1に示したように、半導体チップ2の側方部であって、前記接続端子3と前記端子側基板4との間に、半導体チップ2の上面と基板の上面とを連続させる傾斜部9を形成する。
この傾斜部9の形成方法としては、例えば、絶縁性樹脂を基板1上に塗布した後、リソグラフィ法等を用いた公知のパターニング法で形成することができる。
なお、前述したように半導体チップ2を基板1上に実装すると、通常は前記接続端子3と前記基板側端子4との間に、これら端子の配列する方向にわずかながら位置ズレが生じてしまう。この位置ズレについては、前記接続端子3と基板側端子4との間におけるズレの量と、ズレの方向との2つがある。
以下、ズレの方向としては、基板側端子4に対して接続端子3が端子の配列方向のどちらに生じたかに応じて定めるものとする。
この位置ズレの検出方法を説明すると、この検出方法では予め前記基板1及び前記半導体チップ2の所定の位置にアライメントマーク(図示せず)を設けておく。このアライメントマークとしては、例えばインクによる印や凸部や凹部などが考えられる。そして、半導体チップ2が実装された基板1を、例えば後述する接続配線を形成するための液滴吐出装置(図示せず)のステージ上に保持する。そして、液滴吐出装置に備えられた前記アライメントマークを認識するための、例えばCCDカメラからなるマーク認識手段によって前記アライメントマークを画像として取り込む。その後、液滴吐出装置に備えられたコンピュータからなる制御部によって、例えば前記基板1及び前記半導体チップ2がステージ上の基準座標に対してどの座標位置に保持されているかを認識する。
このとき、前述したように基板側端子4と接続端子3とはそれぞれ等しい端子間ピッチpで配列されているので、基板側端子4への接続に対応した接続端子3の配列方向の位置ズレ量xは、対応するすべての基板側端子4と接続端子3との間で等しくなる。また、前記接続端子3に対応する基板側端子4の位置ズレの方向もすべての端子間で同じになる。なお、図2中においては、説明の簡略化のために接続端子3及び基板側端子4の幅は、前記接続配線の配線幅wと等しいものとしている。しかしながら、本発明の接続端子3及び基板側端子4の幅は配線幅wに限定されるものではなく、前記接続端子3及び基板側端子4の端子間ピッチpが等しければ、これら接続端子3及び基板側端子4の幅は種々のものを用いることが可能である。
なお、端子間ピッチpと配線幅wとの差(p−w)は、図2に示すように、隣り合う接続端子3及び基板側端子4との各端子に形成される接続配線の配線間ギャップgとして表すことができる。
なお、前記位置ズレ量xの前記配線幅w及び配線間ギャップgとのそれぞれに対する大小関係は、後述する4つの場合が考えられる。
吐出する導電材料としては、有機溶媒中に、例えば銀などの金属微粒子を分散させた分散液を用いた。ここで、前記第1の配線7及び第2の配線8の配線幅は、前述したように吐出された導電性材料の液滴が焼成された際の幅と同じになり、本発明ではこの幅を配線幅wとしている。
以下、前記位置ズレ量xと配線幅wと配線間ギャップ(端子間ピッチpと配線幅wとの差(p−w))gとの関係による、前記第1の配線7及び第2の配線8の関係について説明する。
図3(a)〜(d)は、前記位置ズレ量xの配線幅w及び配線間ギャップgに対する関係を模式的に示した図である。なお、図3(a)〜(d)中では、前記傾斜部9は図示を省略している。また、図3(a)〜(d)中では、同じ配線幅wの接続配線が形成されるので、前記端子間ピッチpの位置ズレ量xと、この位置ズレ量xによって図中Y方向に生じる接続配線の端部の位置ズレ量x´とは同じもの(x=x´)となる。
以下、前記端子間ピッチpと配線幅wとの差(p−w)を配線間ギャップgとする。
このとき、端子間ピッチpの位置ズレ量xにより、前記接続端子3から延びる第1の配線7と前記基板側端子4から延びる第2の配線8とは、位置ズレ量x´だけずれた状態となる。また、前述したように位置ズレ量xと位置ズレ量x´とは等しいものとしている。
よって、前記位置ズレ量xは前記配線幅wより小さいので、前記第1の配線7と第2の配線8とが図中Y方向に(w−x´)の幅だけ重ねられる。
また、前記位置ズレ量xが接続端子3における配線間ギャップgより小さいので、接続端子3に対応する基板側端子4から伸びた第2の配線8と、前記接続端子3に隣り合う接続端子3aから延びる第1の配線7aとの間には、Y方向に(g−x´)の距離分、離れた状態となる。よって、対応しない第1の配線7aと第2の配線8とが接触することはない。
このとき、前記図3(a)の場合と同様に、前記位置ズレ量xが前記配線幅wより小さいので、前記第1の配線7と第2の配線8とは、Y方向に(w−x´)の幅だけ重ねられる。前記図3(a)の場合と同様に、前記端子間ピッチpと配線幅wとの差(p−w)を配線間ギャップgとする。
また、前記位置ズレ量xが前記接続端子3における配線間ギャップgより大きくなるので、隣り合う前記第1の配線7と第2の配線8をそれぞれ同じ長さで形成すると、接続端子3に対応する基板側端子4から伸びた第2の配線8と、前記接続端子3に隣り合う接続端子3aから延びる第1の配線7aとは、Y方向に(x´−g)の幅だけ重なってしまう。
このとき、前記位置ズレ量xが前記配線幅wより大きくなっているので、前記第1の配線7と第2の配線8とは、図3(c)中X方向に(x´−w)の距離分、離れた状態となる。
よって、前記第1の配線7と第2の配線8とは、それぞれの配線幅方向(図3(c)中Y方向)で重ねられることはない。
また、前記図3(a)で示したように、前記位置ズレ量xが前記接続端子3における配線間ギャップgより小さいので、接続端子3に対応する基板側端子4から伸びた第2の配線8と、前記接続端子3に隣り合う接続端子3aから延びる第1の配線7aとの間には、Y方向に(g−x´)の距離分、離れた状態となる。よって、対応しない第1の配線7aと第2の配線8とが接触することはない。
このとき、前記位置ズレ量xが前記配線幅w以上となっているので、前記第1の配線7と第2の配線8とは、X方向に(x´−w)の距離分、離れた状態となる。
また、前記位置ズレ量xが前記接続端子3における配線間ギャップg以上となるので、例えば前記第1の配線7と第2の配線8をそれぞれ同じ長さで形成すると、接続端子3に対応する基板側端子4から伸びた第2の配線8と、前記接続端子3に隣り合う接続端子3から延びる第1の配線7とは、X方向に(x´―g)の幅だけ重なってしまう。
まず、第1の半導体チップ2の実装方法、すなわち、図3(a)に示したように検出した位置ズレ量xが前記配線幅wより小さく、かつ前記配線間ギャップgより小さいと判定された場合について説明する。
このとき、接続端子3から形成される第1の配線7と基板側端子4から形成される第2の配線8とが、x<w(位置ズレ量xが配線幅wより小さい)を満たしているので、それぞれの配線幅方向に重なる。
また、前記位置ズレ量xと配線間ギャップgとが、x<g(位置ズレ量xが配線間ギャップより小さい)を満たすので、前記第2の配線8が、これに対応する第1の配線7に隣り合う第1の配線7に接触しない。
したがって、まず、前述した半導体チップ2上に設けられたアライメントマークから求めた接続端子3の位置を基準となるように、ステージを移動させることで導電材料を吐出する液滴吐出ヘッド10を前記接続端子3上に移動させる。そして、図4(a)に示すように、前記接続端子3から対応する基板側端子4方向(図4(a)中矢印A方向)に向けて液滴吐出ヘッド10を相対的に移動させることで導電材料を吐出して、接続配線の一部となる配線幅wの第1の配線7を形成していく。
このとき、前記第1の配線7は、接続端子3と基板側端子4との間の間隔より短い長さで形成されるようにしている。このようにして、図4(b)に示すように、すべての接続端子3から基板側端子4に向けて所定の長さの第1の配線7を形成する。
よって、前記第1の配線7と第2の配線8とが、前記重なり部11において十分に重ねられることで確実に連続することとなり、この第1の配線7と第2の配線8とからなる接続配線12が、対応する接続端子3と基板側端子4とを確実に導通させるようになる。
このような工程によって、前記第1の配線7と前記第2の配線8とからなる接続配線12が得られる。
また、前記重なり部11が十分な量の導電材料によって接続されているので、この重なり部11での電気抵抗の増加を防止して、接続配線12の接続信頼性を向上し、基板1上に実装した前記半導体チップ2を良好に機能させることができる。
次に、第2の半導体チップ2の実装方法、すなわち、図3(b)に示したように検出した位置ズレ量xが前記配線幅wより小さく、かつ前記配線間ギャップgより大きくなると判定された場合について説明する。
このとき、接続端子3から形成される第1の配線7と基板側端子4から形成される第2の配線8とが、x<w(位置ズレ量xが配線幅wより小さい)を満たしているので、それぞれの配線幅方向に重なる。
しかしながら、本方法では、前記位置ズレ量xが前記配線間ギャップgより大きくなるので、図3(b)に示したように第1の配線7及び第2の配線8をそれぞれ同じ長さで形成した場合に、接続端子3に対応する基板側端子4から延びる第2の配線8と、前記接続端子の隣に配置された接続端子から延びる第1の配線7とが、接触してしまう。
つまり、前記第1の配線7と第2の配線8とから形成される接続配線12が隣り合う接続配線12の一部と接触してしまう。
本方法では、まず半導体チップ2上に設けられたアライメントマークから求めた接続端子3の位置を基準となるように、ステージを移動することで導電材料を吐出する液滴吐出ヘッド10を前記接続端子3上に相対移動させる。そして、図5(a)に示すように、前記接続端子3から対応する基板側端子4方向(図5(a)中矢印A方向)に向けて液滴吐出ヘッド10を相対的に移動させることで導電材料を吐出して、第1の配線7を形成していく。
前記第1の配線7は、接続端子3と基板側端子4との間の間隔より短い長さで形成する。このとき、図5(b)に示すように、接続端子3aに対応した2点差線で示される第2の配線8aと、前記接続端子3の隣の接続端子3bから延びる第1の配線7bとが重ならないように、隣り合う第1の配線7,7bのそれぞれの長さを変えるようにしている。
よって、具体的には、第1の配線7をズレ方向(図5(a)中矢印B方向)に形成される第1の配線7を徐々に短くすることで第2の配線8と接触することを防止するようにしている。
なお、前記位置ズレ量xのズレ方向が図5(a)中矢印B方向と逆の場合には、矢印B方向に形成される第1の配線7を徐々に長くすることで第2の配線8と接触することを防止するようにする。
このようにして、図5(b)に示すように、すべての接続端子3から第1の配線7を形成する。
このとき、液滴吐出装置の制御部によって、前記第1の配線7の長さを保持しておくことで、前記第2の配線8を対応する第1の配線7上に少なくとも前記配線幅w以上重ねることで前記重なり部11を形成している。よって、前記第1の配線7と第2の配線8との重なり部11は、十分に重ねられることで確実に連続することとなり、この第1の配線7と第2の配線8とからなる接続配線12が、対応する接続端子3と基板側端子4とを確実に導通させるようになる。
よって、前記第1の配線7と第2の配線8とからなる接続配線12が隣り合う他の接続配線12と接触することを防止するようになる。また、接続に対応していない接続端子3と基板側端子4との間が接続配線12によって導通することはないので、前記位置ズレ量xを補正しない場合でも接続に対応しない端子間でのショートを防止し、隣り合う接続配線12とのショートも防止することができる。
なお、本実装方法では、前記第1の配線7及び第2の配線8を形成する際に、すべての接続端子3及び基板側端子4から同時に形成したが、各接続端子3及び基板側端子4から1本づつ配線を形成して、前記接続配線12を形成するようにしてもよい。
次に、第4の半導体チップ2の実装方法、すなわち、図3(c)に示したように検出した位置ズレ量xが前記配線幅wより大きく、かつ前記配線間ギャップgより小さいと判定された場合について説明する。
このとき、接続端子3から形成する第1の配線7と基板側端子4から形成する第2の配線8とが、x>w(位置ズレ量xが配線幅wより大きい)を満たしているので、それぞれの配線幅w方向に重なることはない。
そこで、本実装方法では、前記接続端子3から第1の配線7を形成し、前記基板側端子4から第2の配線8を形成する。このとき、前記第1の配線7と第2の配線8とは、側面視した状態で少なくとも配線幅w以上重なるように形成し、さらに、図6に示すように第1の配線7の端部と第2の配線8の端部とを接続する第3の配線13を形成することで接続配線12を形成する。よって、この接続配線12は隣合う接続配線12と接触することはない。なお、前記第3の配線13を形成する際には、例えば液滴吐出装置の制御部に前記第1の配線7と第2の配線8との端部の位置データを保持しておくことで、そのデータを基に液滴吐出ヘッド10から所望の位置に導電材料を吐出することで前記第3の配線13を形成することができる。
したがって、前記第3の配線13が、前記第1の配線7と第2の配線8とを確実に連続させる接続配線12の接続部を形成することができる。
また、前記第1の配線7と第2の配線8とからなる接続配線12が隣り合う他の接続配線12と接触することを防止するようになる。
よって、半導体チップ2の位置ズレを補正することなく、接続端子3とこれに対応しない基板側端子4との間を接続配線12が接続することによるショートを防止できる。また、隣り合う接続配線12の間でのショートを防止できる。
また、接続配線12を形成するに際して、基板2に対して導電材料を吐出する液滴吐出ヘッド10を基板1の一定方向に移動させることで、第1の配線7と第2の配線8及び第3の配線13を形成することができるので、吐出パターンにおけるデータ処理を容易に行うことができる。
次に、第4の半導体チップ2の実装方法、すなわち、図3(d)に示したように検出した位置ズレ量xが前記配線幅wより大きく、かつ前記配線間ギャップgより大きくなると判定された場合について説明する。
このとき、接続端子3から形成する第1の配線7と基板側端子4から形成する第2の配線8とが、x>w(位置ズレ量xが配線幅より大きい)を満たしているので、それぞれが配線幅w方向に重ねられない。
そこで、前記第3の半導体チップ2の実装方法と同様に、接続端子3から形成した第1の配線7の端部と基板側端子4から形成した第2の配線8の端部とを接続する第3の配線13を形成することで接続配線12を形成する。
しかし、前記位置ズレ量xが前記配線間ギャップgより大きくなるため、前記第3の半導体チップ2の実装方法のようにして、全ての接続配線12において第1の配線7、第2の配線8をそれぞれ同じ長さで形成すると、接続端子3に対応する基板側端子4から延びる第2の配線8と、前記接続端子3の隣に配置された接続端子3から延びる第1の配線7とが、接触してしまう。つまり、前記第1の配線7の端部と第2の配線8の端部と第3の配線13とからなる接続部が、隣り合う接続配線12の接続部に重ねられることで接触してしまう。
このとき、前記第1の配線7は、接続端子3と基板側端子4との間の間隔より短い長さで形成されるようにしている。そして、図7(b)に示すように、接続端子3aに対応した後の工程で形成される第2の配線8a(2点鎖線)と、前記接続端子3aの隣の接続端子3bから形成する第1の配線7bとが重ならないように、隣り合う第1の配線7a、7bのそれぞれの長さを変えて、すべての隣り合う第1の配線7の長さを変えて形成する。
なお、前記位置ズレ量xのズレ方向が図7(a)中矢印B方向と逆の場合には、矢印B方向に形成される第1の配線7を徐々に長くすることで第2の配線8と接触することを防止するようにする。
このようにして、図7(b)に示すように、すべての接続端子3から第1の配線7を形成する。
なお、前記第3の配線13を形成する際には、例えば液滴吐出装置の制御部に前記第1の配線7と第2の配線8との端部の位置データを保持しておくことで、そのデータを基に液滴吐出ヘッド10から所望の位置に導電材料を吐出するようにしている。
したがって、前記第3の配線13が、前記第1の配線7と第2の配線8とを確実に連続させる接続配線12の接続部を形成することができる。
よって、接続配線12が隣り合う他の接続配線12と接触することを防止するようになる。また、接続に対応していない接続端子3と基板側端子4との間が接続配線12によって導通することはないので、前記半導体チップ2の位置ズレ量xを補正しない場合でも接続に対応しない端子間でのショートを防止し、隣り合う接続配線12でのショートも防止することができる。
また、前記実施形態では、第1の配線7と第2の配線8とが直接重なる長さ、あるいは第3の配線13を介して間接的に重なる(側面視した状態で重なる)長さを、配線幅w以上としたが、本発明はこれに限定されることなく、第1の配線7と第2の配線8との間で十分な導通が確保されれば、配線幅w未満であってもよい。
Claims (6)
- 複数の基板側端子が配列された基板上に、前記複数の基板側端子の各々の端子間ピッチと同じピッチで複数の接続端子が上面に配列された半導体チップを、前記複数の接続端子の配列方向が前記複数の基板側端子の配列方向と同一方向となるように実装し、前記複数の基板側端子と前記複数の接続端子とを、それぞれ対応するものどうし電気的に接続されるよう、導電材料を液滴吐出法で吐出することによって所定の配線幅の複数の接続配線を形成する半導体チップの実装方法であって、
前記半導体チップを前記基板上に実装した後、前記複数の基板側端子に対する前記複数の接続端子の、それぞれの配列方向における位置ズレ量を検出する工程と、
前記配線幅と比較して前記位置ズレ量の大小を判定するとともに、前記端子間ピッチと前記配線幅との差と比較して前記位置ズレ量の大小を判定する工程と、
を有し、
前記位置ズレ量が前記配線幅より小さく、かつ前記端子間ピッチと前記配線幅との差より小さい場合に、
前記複数の接続端子からそれぞれに対応する前記複数の基板側端子側に延びる第1の配線を、前記複数の接続端子とそれぞれに対応する前記複数の基板側端子との間隔より短い長さで形成するとともに、前記複数の基板側端子からそれぞれに対応する前記複数の接続端子側に延びる第2の配線を、前記複数の接続端子とそれぞれに対応する前記複数の基板側端子との間隔より短い長さで形成し、かつ、前記第1の配線とそれぞれに対応する前記第2の配線とを所定の長さ重ねて重なり部を形成することにより、複数の接続配線を形成することを特徴とする半導体チップの実装方法。 - 複数の基板側端子が配列された基板上に、前記複数の基板側端子の各々の端子間ピッチと同じピッチで複数の接続端子が上面に配列された半導体チップを、前記複数の接続端子の配列方向が前記複数の基板側端子の配列方向と同一方向となるように実装し、前記複数の基板側端子と前記複数の接続端子とを、それぞれ対応するものどうし電気的に接続されるよう、導電材料を液滴吐出法で吐出することによって所定の配線幅の複数の接続配線を形成する半導体チップの実装方法であって、
前記半導体チップを前記基板上に実装した後、前記複数の基板側端子に対する前記複数の接続端子の、それぞれの配列方向における位置ズレ量を検出する工程と、
前記配線幅と比較して前記位置ズレ量の大小を判定するとともに、前記端子間ピッチと前記配線幅との差と比較して前記位置ズレ量の大小を判定する工程と、
を有し、
前記位置ズレ量が前記配線幅より小さく、かつ前記端子間ピッチと前記配線幅との差より大きい場合に、
前記複数の接続端子からそれぞれに対応する前記複数の基板側端子側に延びる第1の配線を、前記複数の接続端子とそれぞれに対応する前記複数の基板側端子との間隔より短い長さで形成するとともに、前記複数の基板側端子からそれぞれに対応する前記複数の接続端子側に延びる第2の配線を、前記複数の接続端子とそれぞれに対応する前記複数の基板側端子との間隔より短い長さで形成し、かつ、前記第1の配線とそれぞれに対応する前記第2の配線とを所定の長さ重ねて重なり部を形成し前記複数の接続配線とするとともに、該複数の接続配線が、隣り合う複数の接続配線と重ならないように、前記複数の接続配線毎に前記第1の配線及び前記第2の配線の長さを変えて前記複数の接続配線を形成することを特徴とする半導体チップの実装方法。 - 複数の基板側端子が配列された基板上に、前記複数の基板側端子の各々の端子間ピッチと同じピッチで複数の接続端子が上面に配列された半導体チップを、前記複数の接続端子の配列方向が前記複数の基板側端子の配列方向と同一方向となるように実装し、前記複数の基板側端子と前記複数の接続端子とを、それぞれ対応するものどうし電気的に接続されるよう、導電材料を液滴吐出法で吐出することによって所定の配線幅の複数の接続配線を形成する半導体チップの実装方法であって、
前記半導体チップを前記基板上に実装した後、前記複数の基板側端子に対する前記複数の接続端子の、それぞれの配列方向における位置ズレ量を検出する工程と、
前記配線幅と比較して前記位置ズレ量の大小を判定するとともに、前記端子間ピッチと前記配線幅との差と比較して前記位置ズレ量の大小を判定する工程と、
を有し、
前記位置ズレ量が前記配線幅より大きく、かつ前記端子間ピッチと前記配線幅との差より小さい場合に、
前記複数の接続端子からそれぞれに対応する前記複数の基板側端子側に延びる第1の配線を、前記複数の接続端子とそれぞれに対応する前記複数の基板側端子との間隔より短い長さで形成するとともに、前記複数の基板側端子からそれぞれに対応する前記複数の接続端子側に延びる第2の配線を、前記複数の接続端子とそれぞれに対応する前記複数の基板側端子との間隔より短い長さで形成し、かつ、前記第1の配線とそれぞれに対応する前記第2の配線とを側面視した状態で所定の長さ重なるように形成し、さらに前記第1の配線の端部とそれぞれに対応する前記第2の配線の端部とを接続する第3の配線を形成し、前記複数の接続配線を形成することを特徴とする半導体チップの実装方法。 - 複数の基板側端子が配列された基板上に、前記複数の基板側端子の各々の端子間ピッチと同じピッチで複数の接続端子が上面に配列された半導体チップを、前記複数の接続端子の配列方向が前記複数の基板側端子の配列方向と同一方向となるように実装し、前記複数の基板側端子と前記複数の接続端子とを、それぞれ対応するものどうし電気的に接続されるよう、導電材料を液滴吐出法で吐出することによって所定の配線幅の複数の接続配線を形成する半導体チップの実装方法であって、
前記半導体チップを前記基板上に実装した後、前記複数の基板側端子に対する前記複数の接続端子の、それぞれの配列方向における位置ズレ量を検出する工程と、
前記配線幅と比較して前記位置ズレ量の大小を判定するとともに、前記端子間ピッチと前記配線幅との差と比較して前記位置ズレ量の大小を判定する工程と、
を有し、
前記位置ズレ量が前記配線幅より大きく、かつ前記端子間ピッチと前記配線幅との差より大きい場合に、
前記複数の接続端子からそれぞれに対応する前記複数の基板側端子側に延びる第1の配線を、前記複数の接続端子とそれぞれに対応する前記複数の基板側端子との間隔より短い長さで形成するとともに、前記複数の基板側端子からそれぞれに対応する前記複数の接続端子側に延びる第2の配線を、前記複数の接続端子とそれぞれに対応する前記複数の基板側端子との間隔より短い長さで形成し、かつ、前記第1の配線とそれぞれに対応する前記第2の配線とを側面視した状態で所定の長さ重なるように形成し、さらに前記第1の配線の端部とそれぞれに対応する前記第2の配線の端部とを接続する第3の配線を形成し、なおかつ、前記第1の配線の端部とそれぞれに対応する前記第2の配線の端部とそれぞれに対応する前記第3の配線とからなる前記複数の接続配線が、隣り合う接続配線と重ならないように、前記複数の接続配線毎に前記第1の配線及びそれぞれに対応する前記第2の配線の長さを変えて前記複数の接続配線を形成することを特徴とする半導体チップの実装方法。 - 前記所定の長さは、少なくとも前記配線幅以上となっていることを特徴とする請求項1〜4のいずれか一項に記載の半導体チップの実装方法。
- 前記半導体チップを前記基板上に実装した後、該半導体チップの側方部であって、前記接続端子と前記基板側端子との間に、該半導体チップの上面と基板の上面とを連続させる傾斜面を形成する工程を有し、前記第1の配線と前記第2の配線の形成に際しては、その一部を前記傾斜面上に形成することを特徴とする請求項1〜5のいずれか一項に記載の半導体チップの実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004320148A JP4371039B2 (ja) | 2004-11-04 | 2004-11-04 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004320148A JP4371039B2 (ja) | 2004-11-04 | 2004-11-04 | 半導体チップの実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006134976A JP2006134976A (ja) | 2006-05-25 |
JP4371039B2 true JP4371039B2 (ja) | 2009-11-25 |
Family
ID=36728268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004320148A Expired - Fee Related JP4371039B2 (ja) | 2004-11-04 | 2004-11-04 | 半導体チップの実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4371039B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5779145B2 (ja) * | 2012-06-28 | 2015-09-16 | 株式会社Screenホールディングス | 配線データの生成装置、生成方法、そのプログラム、および描画装置 |
-
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- 2004-11-04 JP JP2004320148A patent/JP4371039B2/ja not_active Expired - Fee Related
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---|---|
JP2006134976A (ja) | 2006-05-25 |
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Legal Events
Date | Code | Title | Description |
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RD04 | Notification of resignation of power of attorney |
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|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090708 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090811 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090824 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
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LAPS | Cancellation because of no payment of annual fees |