JP4369362B2 - 基板処理方法 - Google Patents

基板処理方法 Download PDF

Info

Publication number
JP4369362B2
JP4369362B2 JP2004508543A JP2004508543A JP4369362B2 JP 4369362 B2 JP4369362 B2 JP 4369362B2 JP 2004508543 A JP2004508543 A JP 2004508543A JP 2004508543 A JP2004508543 A JP 2004508543A JP 4369362 B2 JP4369362 B2 JP 4369362B2
Authority
JP
Japan
Prior art keywords
nitriding
substrate processing
film
processing method
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004508543A
Other languages
English (en)
Other versions
JPWO2003096403A1 (ja
Inventor
征嗣 松山
卓也 菅原
成則 尾▲崎▼
敏雄 中西
勝 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JPWO2003096403A1 publication Critical patent/JPWO2003096403A1/ja
Application granted granted Critical
Publication of JP4369362B2 publication Critical patent/JP4369362B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

技術分野
本発明は一般に基板処理方法に係り、特にシリコン基板表面に形成された酸化膜の窒化方法に関する。
微細化技術の進展により、今日では０．１μｍを切るゲート長の超微細化半導体装置の製造が可能になりつつある。
かかる超微細化半導体装置において、ゲート長の短縮に伴って半導体装置の動作速度を向上させようとすると、ゲート絶縁膜の厚さをスケーリング則に従って減少させる必要がある。例えばゲート絶縁膜として従来の熱酸化膜を使った場合、ゲート絶縁膜の厚さを従来の１．７ｎｍ以下に減少させる必要がある。しかし、酸化膜の厚さをこのように減少させると、トンネル効果により酸化膜を通って流れるゲートリーク電流が増大してしまう。
このため、従来より、ゲート絶縁膜として従来のシリコン酸化膜の代わりにＴａ２Ｏ５あるいはＨｆＯ２，ＺｒＯ２などの高誘電体膜（いわゆるｈｉｇｈ−Ｋ誘電体膜）を使うことが検討されている。しかし、これらの高誘電体膜は半導体技術において従来から使われてきているシリコン酸化膜とは性質が大きく異なっており、これらの高誘電体膜をゲート絶縁膜として使うためには、解決しなければならない課題が数多く残っている。
これに対し、シリコン窒化膜あるいはシリコン酸窒化膜は従来の半導体プロセスで使われてきた材料であり、しかもシリコン酸化膜の１．５〜２倍の比誘電率を有するため、次世代の高速半導体装置のゲート絶縁膜として有望な材料である。
背景技術
従来より、シリコン窒化膜は層間絶縁膜上にプラズマＣＶＤ法により形成されるのが一般的であった。しかし、このようなＣＶＤ窒化膜は一般に多量の欠陥を含み、リーク電流が大きく、ゲート絶縁膜としては不適当であった。このため、従来より、窒化膜をゲート電極に使う試みはなされていない。
これに対し、最近ではマイクロ波励起されたＡｒあるいはＫｒのような希ガスプラズマ中に窒素あるいは窒素と水素、あるいはＮＨ３ガスのような窒素を含んだガスを導入し、ＮラジカルあるいはＮＨラジカルを発生させ、シリコン酸化膜表面を窒化して酸窒化膜に変換する技術が提案されている。このようにして形成された酸窒化膜は、熱酸化膜換算膜厚が小さく、しかも熱酸化膜を凌ぐリーク電流特性を有し、次世代高速半導体装置のゲート絶縁膜として有望であると考えられている。このようにして形成された酸窒化膜は化学的にも安定で、酸窒化膜上に高誘電体膜を形成した場合でも、前記酸窒化膜中を通って生じる高誘電体膜中の金属元素の拡散、およびかかる拡散による高誘電体膜とシリコン基板との間の反応を抑制することができる。また、シリコン基板表面をかかるマイクロ波プラズマにより直接に窒化する技術も提案されている。
ところで、従来酸化膜中に窒素を導入する方法として、窒素雰囲気中における熱処理や窒素イオンの注入が知られているが、このような方法では、導入された窒素原子は主としてシリコン基板と酸化膜との界面近傍に濃集することが知られている。その結果、このような従来の酸窒化膜をＭＯＳトランジスタのゲート絶縁膜に使った場合には、界面準位形成によるしきい値電圧の変動や、相互コンダクタンスの劣化などの問題が発生してしまう。
同様な理由から、ＮラジカルあるいはＮＨラジカル処理により形成された酸窒化膜の場合でも、膜中における窒素原子の分布を適切に制御しないと、所望の半導体装置の特性向上が得られないばかりか、かえって特性の劣化を引き起こしてしまう。
また誘導結合プラズマ（ＩＣＰ）などの高エネルギプラズマを使って酸化膜を窒化処理し、酸窒化膜を形成したような場合には、窒化処理の後、熱処理を行って膜をプラズマによる損傷から回復させない限り、望ましい特性の酸窒化膜は得られない。しかし、このような回復熱処理は余計であるばかりか、酸窒化膜のさらなる酸化、およびこれに伴う酸窒化膜の増膜の問題を引き起こす。
発明の開示
そこで、本発明は上記の課題を解決した、新規で有用な基板処理方法を提供することを概括的目的とする。
本発明のより具体的な目的は、酸化膜のマイクロ波プラズマ窒化処理により酸窒化膜を形成する基板処理方法において、膜中に導入された窒素原子がシリコン基板と酸窒化膜との界面に偏析するのを回避でき、さらに前記界面における酸化膜の再成長を抑制でき、しかも窒化処理の後で回復熱処理を行う必要のない基板処理方法を提供することにある。
本発明の他の目的は、
シリコン基板表面に形成された酸化膜を窒化して酸窒化膜を形成する基板処理方法であって、
マイクロ波励起プラズマにより窒素ガスを励起し、形成されたラジカルあるいはイオンにより前記酸化膜を窒化する窒化処理工程を含み、
前記窒化処理工程は、５００℃未満の基板温度において、前記マイクロ波励起プラズマの電子温度を２ｅＶ以下に設定し、前記被処理基板が保持されたプロセス空間中における酸素の滞留時間を２秒以下に設定することで実行される基板処理方法を提供することにある。
本発明によれば、マイクロ波プラズマの電子温度を２ｅＶ以下、好ましくは１ｅＶ以下、より好ましくは０．９ｅＶ以下に設定することにより、酸窒化膜中へのプラズマダメージの導入を抑制することができる。またその際に、プロセス空間中における酸素の滞留時間を２秒以下、好ましくは１秒以下、さらに好ましくは０．８６秒以下に設定することにより、酸窒化膜の窒化により脱離した酸素原子が速やかにプロセス空間から除去され、酸窒化膜直下に、前記脱離した酸素により生じる酸化膜の再成長が抑制される。また窒化処理を５００℃未満の温度で行うことにより、導入された窒素原子が酸化膜とシリコン基板との界面に拡散して界面準位などの欠陥を形成する問題が抑制される。また、このような窒化処理工程では、窒化処理の後で回復熱処理を行う必要がない。
本発明のその他の課題および特徴は、以下に図面を参照しながら行う本発明の詳細な説明より明らかとなろう。
発明を実施するための最良の態様
［第１実施例］
図１は、本発明で使われるプラズマ基板処理装置１０の概略的構成を示す。
図１を参照するに、プラズマ基板処理装置１０は排気ポート１１Ｂにより排気されるプロセス空間１１Ａを画成する処理容器１１を有し、前記プロセス空間１１Ａ中には被処理基板Ｗを保持する基板保持台１２が設けられている。本発明で使われるプラズマ処理装置１０では、前記プロセス空間１１Ａは、例えば２４リットルの容積を有している。
前記処理容器１１上には前記基板保持台１２上の被処理基板Ｗに対応して開口部が形成されており、前記開口部は、石英やアルミナ等の低損失誘電体よりなるカバープレート１３により塞がれている。さらにカバープレート１３の下には、前記被処理基板Ｗに対面するように、複数のガス導入路１４が、前記被処理基板Ｗに対して軸対称な関係に形成されている。
前記カバープレート１３はマイクロ波窓を形成し、前記カバープレート１３の外側には、ラジアルラインスロットアンテナあるいはホーンアンテナ等のマイクロ波アンテナ１５が形成されている。
動作時には、前記処理容器１１内部のプロセス空間１１Ａは前記排気ポート１１Ｂを介して排気することにより所定のプロセス圧に設定され、前記ガス導入路１４からＡｒやＫｒ等の不活性ガスと共に酸化ガスや窒化ガスが導入される。
さらに前記アンテナ１５から周波数が数ＧＨｚのマイクロ波を導入することにより、前記処理容器１１中において被処理基板Ｗの表面に高密度マイクロ波プラズマを励起する。プラズマをマイクロ波により励起することにより、図１の基板処理装置ではプラズマの電子温度が低く、被処理基板Ｗや処理容器１１内壁の損傷が回避できる。また、形成されたラジカルは被処理基板Ｗの表面に沿って径方向に流れ、速やかに排気されるため、ラジカルの再結合が抑制され、効率的で非常に一様な基板処理が、５００℃以下の低温において可能になる。
図２Ａ，２Ｂは、ラジアルラインスロットアンテナよりなるマイクロ波アンテナ１５の概略的構成を示す。このうち図２Ａはラジアルラインスロットアンテナ１５の放射面を示す平面図であり、一方図２Ｂはラジアルラインスロットアンテナ１５の断面図である。
図２Ｂの断面図を参照するに、ラジアルラインスロットアンテナ１５は同軸導波管１５Ａの外側導波管に接続された平坦なディスク状アンテナ本体１５Ｂと、前記アンテナ本体１５Ｂの開口部に形成された、図２Ａに示す多数のスロット１５ａおよびこれに直交する多数のスロット１５ｂを形成された放射板１５Ｃとよりなり、前記アンテナ本体１５Ｂと前記放射板１５Ｃとの間には、厚さが一定の誘電体膜よりなる遅相板１５Ｄが挿入されている。
かかる構成のラジアルラインスロットアンテナ１５では、前記同軸導波管１５Ａから給電されたマイクロ波は、前記ディスク状のアンテナ本体１５Ｂと放射板１５Ｃとの間を、半径方向に広がりながら進行するが、その際に前記遅相板１５Ｄの作用により波長が圧縮される。そこで、このようにして半径方向に進行するマイクロ波の波長に対応して前記スロット１５ａおよび１５ｂを同心円状に、かつ相互に直交するように形成しておくことにより、前記スロット１５ａおよび１５ｂから、全体として円偏波を有する平面波を前記放射板１５Ｃに実質的に垂直な方向に放射することができる。
図３は、図１のプラズマ基板処理装置１０におけるプロセス圧と電子温度の関係、およびプロセス圧と電子密度の関係を示す。ただし図３の関係は、前記処理容器１１中のプロセス空間１１ＡにＡｒガスと窒素ガスを供給し、前記ラジアルラインスロットアンテナ１５から前記プロセス空間１１Ａに周波数が２．４５ＧＨｚのマイクロ波を１．１〜１．７Ｗ／ｃｍ２のパワー密度で供給した場合のものである。
図３を参照するに、前記プロセス空間１１Ａにおいては１．４ｅＶ以下の非常に低い電子温度が実現されており、しかも電子温度はプロセス圧と共にさらに減少し、例えば７０Ｐａ以上のプロセス圧では１ｅＶあるいはそれ以下の値まで減少するのがわかる。
また図３より、前記プロセス空間１１Ａにおいては１×１０１１〜１×１０１２ｃｍ−３の非常に高い電子密度が実現されているのがわかる。特にプロセス圧を７Ｐａに設定した場合、１．４×１０１２ｃｍ−３の電子密度が実現されるのがわかる。電子密度もプロセス圧と共に減少するが、７０Ｐａ以上のプロセス圧においても、ほぼ３×１０１１ｃｍ−３の電子密度が確保されるのがわかる。
図４Ａ〜４Ｃは、図１の基板処理装置１０を使った本発明の一実施例による基板処理プロセスを示す。
図４Ａを参照するに、シリコン基板２１をＲＣＡ洗浄の後、前記基板処理装置１０の処理容器１１中に前記被処理基板Ｗとして導入し、前記ガス導入路１４からＫｒと酸素の混合ガスを導入し、これを例えば周波数が２．４５ＧＨｚのマイクロ波でプラズマ励起することにより原子状酸素Ｏ＊を形成する。かかる原子状酸素Ｏ＊により前記シリコン基板２１の表面を処理することにより、図３Ａに示すように、シリコン基板２１の表面にシリコン酸化膜（ベース酸化膜）２２が約１．６ｎｍの厚さに形成される。このようにして形成されたシリコン酸化膜２２は、４００℃程度の非常に低い基板温度で形成されたにもかかわらず、１０００℃以上の高温で形成された熱酸化膜に匹敵するリーク電流特性を有する。あるいは、前記シリコン酸化膜２２は熱酸化膜、あるいはウェット処理により形成される化学酸化膜であってもよい。
次に図４Ｂの工程において図１の基板処理装置１０において前記処理容器１１中にＡｒと窒素の混合ガスを供給し、基板温度を約４００℃に設定してマイクロ波を供給することによりプラズマを励起する。
図４Ｂの工程では、処理容器１１の内圧を７〜１３０Ｐａの範囲に設定し、Ａｒガスを２００〜２０００ＳＣＣＭの流量で、また窒素ガスを８〜１５０ＳＣＣＭの流量で供給し、プラズマ処理を１０〜４０秒間の間、実行する。その結果、前記シリコン酸化膜２２の表面が窒化され、シリコン酸窒化膜２２Ａに変換される。
さらに図４Ｃにおいてこのようにして形成されたシリコン酸窒化膜２２Ａ上にポリシリコン電極２３を形成する。従って図４Ｃにおいては、シリコン基板２１とポリシリコン電極２３との間にシリコン酸窒化膜２２Ａが狭持されたＭＯＳキャパシタが得られる。
図５および図６は、このようにして形成された酸窒化膜２２Ａについて求めた、酸化膜換算膜厚ＥＯＴとリーク電流密度との関係、および酸化膜換算膜厚ＥＯＴとフラットバンド電圧Ｖｆｂとの関係を示す。また図５には、ベース酸化膜２２のリーク電流特性を比較のため示している。ただし図５，図６において図４Ｂの窒化処理工程は、基板温度を４００℃、Ａｒガスの流量を１０００ＳＣＣＭ、窒素ガスの流量を４０ＳＣＣＭに設定し、前記プロセス空間１１Ａ中に前記ラジアルラインスロットアンテナ１５から周波数が２．４５ＧＨｚのマイクロ波を１．１Ｗ／ｃｍ２のパワー密度で供給することにより、行っている。また図５，６の実験では、プロセス圧を７Ｐａおよび６７Ｐａに設定して実行されている。
図５を参照するに、図４Ｂの窒化処理を７Ｐａのプロセス圧で行った場合、前記酸窒化膜２２Ａの酸化膜換算膜厚ＥＯＴは、窒化処理時間が１０秒以内の範囲では窒化処理時間と共に減少する傾向を示すが、この傾向は窒化処理時間が１０秒を超え２０秒に達する間に多少変化し、２０秒を超えると酸化膜換算膜厚ＥＯＴは窒化処理時間と共に増大する方向に転ずるのがわかる。
その際、窒化処理を７Ｐａのプロセス圧で行った方が、６７Ｐａで行った場合よりも酸化膜換算膜厚の減少幅が大きい。
次に図６を参照するに、窒化処理時間が１０秒間以下では図４Ｃの構造におけるフラットバンド電圧Ｖｆｂは、窒化処理を７Ｐａで行った場合でも６７Ｐａで行った場合でもほとんど変化しないのに対し、窒化処理時間が１０秒を超えるとフラットバンド電圧Ｖｆｂが急激に減少し始めるのがわかる。
図５および図６の関係は、図１の基板処理装置１０により前記の条件で行う酸化膜の窒化処理において、窒化処理時間が１０秒を超えた場合に、前記酸窒化膜２２Ａ中において何らかの変化が生じていることを示唆している。
図７は、このようにして形成された酸窒化膜２２Ａ中における窒素原子の深さ方向分布を、また図８は前記酸窒化膜２２Ａ中における酸素原子の深さ方向分布を示す。ただし図７および８中、■は図４Ｂの窒化処理を７Ｐａのプロセス圧において２０秒間行った場合を、◇は同じく７Ｐａのプロセス圧において前記窒化処理を４０秒間行った場合を、さらに△は図４Ｂの窒化処理を６７Ｐａのプロセス圧において２０秒間行った場合を、さらに○は同じ窒化処理を６７Ｐａのプロセス圧において４０秒間行った場合を示す。
図７を参照するに、いずれの場合でも窒素原子は厚さが約１．６ｎｍの酸窒化膜のやや表面側に寄った深さにピークを有するプロファイルで分布しており、従来の酸化膜の熱窒化あるいはプラズマ窒化において見られた酸化膜とシリコン基板の界面への窒素原子の濃集は見られないのがわかる。また図７より、窒化処理時間が長ければ、膜２２Ａ中に導入される窒素原子の濃度も増大することがわかるが、さらに図７は、図４Ｂの窒化処理工程におけるプロセス圧を低くした方が、膜中に導入される窒素原子の濃度が増大することを示している。
一方、図８は、窒化処理が進むにつれて酸窒化膜２２Ａ中の酸素濃度が減少していく様子を示しているが、同じプロセス圧で比較すると、プロセス時間が長い場合、１．６ｎｍよりも深い、すなわちシリコン基板の表面部分に相当する領域における酸素濃度が、プロセス時間が短い場合よりも多少高くなっており、これは窒化処理の進行と共に膜２２Ａ中の酸素原子がシリコン基板中に移動し、酸窒化膜２２Ａの下において酸化膜の再成長が生じていることを示唆している。このような酸化膜の再成長に伴って、図５，図６に見られたターンアラウンド現象、およびいったん減少した酸窒化膜２２Ａの酸化膜換算膜厚ＥＯＴの増大が生じているものと考えられる。
図８においても、図４Ｂの窒化処理を比較的低圧の７Ｐａで行った方が、このような酸窒化膜２２Ａ直下における酸化膜の再成長を抑制するのに効果的であることが示される。
図９は、図４Ｂの窒化工程において、Ａｒガスおよび窒素ガスの流量を変化させて酸窒化膜２２Ａを形成した場合の、リーク電流と酸化膜換算膜厚ＥＯＴとの関係を示す。ただし図９の実験では基板温度を４００℃、プロセス圧を７Ｐａに設定し、前記ラジアルラインスロットアンテナから周波数が２．４５ＧＨｚのマイクロ波を前記プロセス空間１１Ａ中に、１．１Ｗ／ｃｍ２のパワー密度で導入することにより、行っている。この実験では、Ａｒガスと窒素ガスの比率は２５：１で固定している。
図９中、△はＡｒガスの流量を２００ＳＣＣＭに、窒素ガスの流量を８ＳＣＣＭに設定した場合を、◇はＡｒガスの流量を５００ＳＣＣＭに、窒素ガスの流量を２０ＳＣＣＭに設定した場合を、さらに■はＡｒガスの流量を１０００ＳＣＣＭに、窒素ガスの流量を４０ＳＣＣＭに設定した場合を示す。
図９を参照するに、いったん減少した酸化膜換算膜厚ＥＯＴが再び増大に転じるターンアラウンド点はプロセス空間１１Ａ中に導入されるＡｒガスおよび窒素ガスの総流量によっても変化し、前記総流量を増大させると酸化膜換算膜厚ＥＯＴの減少幅を増大させることができるのがわかる。
図９の実験において、前記プロセス空間１１Ａ中に導入されるガス総流量が大きい場合に酸化膜換算膜厚ＥＯＴの減少幅が大きく、小さい場合に減少幅が大きいという事実は、図５，６の実験においてプロセス圧が低い場合に酸化膜換算膜厚ＥＯＴの減少幅が大きくプロセス圧が高い場合に減少幅が小さい事実と合わせると、酸化膜換算膜厚ＥＯＴの減少幅は、前記プロセス空間１１Ａ中における酸素の滞留時間により決定されていることを示唆しているものと推測される。
プロセス圧が低い場合にも、またガス総流量が大きい場合にも、前記プロセス空間１１Ａ中における酸素の滞留時間は短く、窒化反応に伴って前記酸窒化膜２２Ａから排出された酸素原子は直ちにプロセス空間１１Ａから系の外部へと排出される。一方、プロセス圧が高い場合にも、またガス総流量が小さい場合にも、前記プロセス空間１１Ａにおける酸素の滞留時間は長く、窒化反応に伴って前記酸窒化膜２２Ａから排出された酸素原子は前記プロセス空間１１Ａにおいてプラズマ雰囲気中に留まり、その結果、酸窒化膜２２Ａからの酸素のプロセス空間１１Ａへの排出が滞り、膜２２Ａ中の余剰の酸素はシリコン基板２１へと拡散し、酸窒化膜２２Ａとシリコン基板２１との間の界面において酸化膜の再成長を生じるものと考えられる。
図１０Ａおよび１０Ｂは、以上の知見から導かれる、本発明による酸化膜のプラズマ窒化のメカニズムを示す図である。
図１０Ａを参照するに、プロセス空間１１Ａ、従ってプラズマ中における酸素の滞留時間が短い場合、窒素原子によるＳｉ−Ｏ結合の切断により放出された酸素原子はプロセス空間１１Ａに拡散により到達すると直ちに除去されるのに対し、図１０Ｂに示す酸素の滞留時間が長い場合には、プラズマ中に活性な酸素ラジカルが高い濃度で存在し、このような酸素ラジカルが再び酸窒化膜２２Ａ中に戻ってシリコン基板２１に酸化を生じるものと考えられる。
図１１Ａ，１１Ｂは、それぞれ７Ｐａおよび６７Ｐａのプロセス圧で窒化処理した酸窒化膜２２Ａについて、印加電圧Ｖｇとリーク電流密度Ｊとの関係を求めた結果を示す。ただし図１１Ａおよび１１Ｂ中、実線は図４Ａの酸化膜２２について求めたリーク電流特性を、■は図４Ｂの窒化処理を１０秒間行った酸窒化膜についてのリーク電流特性を、◇は前記窒化処理を２０秒間行った酸窒化膜についてのリーク電流特性を、さらに△は前記窒化処理を４０秒間行った酸窒化膜についてのリーク電流特性を示す。
図１１Ａ，１１Ｂを参照するに、印加電圧Ｖｇが−１Ｖよりも大きな（＜−１Ｖ）高バイアス領域ではいずれの酸窒化膜も同様なリーク電流特性を示すのがわかるが、印加電圧Ｖｇが−１Ｖよりも小さな（＞−１Ｖ）低バイアス領域では、７Ｐａのプロセス圧で形成した酸窒化膜のリーク電流の値は、当初の酸化膜２２のリーク電流の値よりも１０倍程度増大しているのがわかる。これに対し、６７Ｐａのプロセス圧で形成した酸窒化膜では、リーグ電流の増大はわずかである。
低バイアス領域におけるリーク電流は、界面トラップやバルクトラップに関係することが知られており（Ｇｈｅｔｔｉ，Ａ．，ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．ｐ．７３１，１９９９）、図１１Ａ，１１Ｂの結果は、７Ｐａの低圧で形成された酸窒化膜中にはプラズマ処理によりダメージが生じている可能性があることを示している。
図１２は、図１の基板処理装置１０のプロセス空間１１Ａ中において生じるイオンの被処理基板への入射エネルギ分布を、電子温度分布と共に、プロセス圧の関数として示す図である。
図１２を参照するに、図１の基板処理装置１０では非常に低い電子温度分布が得られるが、プラズマ励起に伴ってイオンが発生するのを回避することは出来ない。例えば７Ｐａ程度のプロセス圧では、７ｅｖ程度のエネルギを有するイオンが被処理基板に入射することを回避することができない。そこで、このような比較的低いエネルギのイオンでも、膜厚が１ｎｍ程度の非常に薄い酸化膜を窒化する場合には、膜にある程度のダメージが及んでしまうものと考えられる。
図１２の関係より、基板への入射イオンエネルギも電子温度と同様に、プロセス圧が増加するにつれて減少するのがわかる。Ｓｉ−Ｏ結合の結合エネルギは４．６ｅＶであり、イオン衝突によるダメージを回避しようとすると、図１２の関係から、プロセス圧を１１０Ｐａ以上、好ましくは１３０Ｐａ以上に増加させてイオンエネルギを前記４．６ｅＶ程度あるいはそれ以下まで低減させるのが好ましい。例えばプロセス圧を１３０Ｐａ以上に増加させた場合、電子温度は０．９ｅＶあるいはそれ以下まで低減される。
一方、このようにプロセス圧を増大させた場合には、先の図５，６あるいは図７，８の結果からもわかるように、形成される酸窒化膜２２Ａの直下に酸化膜の再成長が生じやすい問題が生じる。
そこで本発明ではこの問題を、図９および図１０Ａ，１０Ｂの知見に基づき、プロセス空間１０Ａ中におけるガス流量を増大させ、酸素の滞留時間を短縮することにより回避する。
より具体的には、図４Ｂの窒化工程におけるプロセス圧を１３０Ｐａに設定し、さらに前記プロセス空間１１ＡにＡｒガスを２０００ＳＣＣＭの流量で、また窒素ガスを１５０ＳＣＣＭの流量で供給する。これにより、得られる酸窒化膜２２Ａの酸化膜換算膜厚ＥＯＴは、４００℃、１０秒間の窒化処理を行った場合、１．２ｎｍ程度まで減少させることが可能である。この場合の酸素の前記プロセス空間１１Ａにおける滞留時間は０．８６秒（＝２４００／（２１５０＊１０１３２５／１３０）＊６０）となる。このように本発明では比較的高いプロセス圧を使い、さらにガス流量を増大させることでプロセス空間における酸素の滞留時間を抑制することにより、酸窒化膜へのダメージを回避しつつ、また酸窒化膜直下における酸化膜の再成長を抑制しつつ、酸窒化膜中に多量の窒素を導入し、酸化膜換算膜厚を低減させることが可能になる。
本発明ではまた、前記Ａｒガスの流量を１７００ＳＣＣＭ、窒素ガスの流量を１５０ＳＣＣＭに設定することも可能である。この場合には、前記酸素の滞留時間は１．０秒となる。さらに前記Ａｒガスの流量を図９に示したように１０００ＳＣＣＭ、窒素ガスの流量を４０ＳＣＣＭに設定することも可能である。この場合には、プロセス空間１１Ａにおける酸素の滞留時間は１．７８秒となる。
一般的に本発明の効果を得るには、酸素の滞留時間を２秒間以下に設定すればよいが、特に滞留時間を１秒間以下に設定するのが好ましい。
図１３は、図４Ｂの窒化処理工程の温度を１００〜５００℃の範囲で変化させた場合の、得られた酸窒化膜２２Ａのリーク電流特性を示す。ただし図１３中、縦軸は酸化膜２２Ａを基準とする、リーク電流密度の低減率（ＪＳｉＯ２／ＪＳｉＯＮ；Ｊはリーク電流密度）を示す。
図１３を参照するに、基板温度が２５０〜５００℃の範囲ではリーク電流低減率は１０〜１１程度であるが、基板温度をより低下させた場合にはリーク電流低減率の値も低下し、１００℃で処理を行った場合には５程度にまで減少するのがわかる。
この低い基板温度におけるリーク電流低減率の減少の原因は明らかではないが、おそらくは、基板温度を低下させた場合、プラズマ処理の際に膜中に多少は導入されるのが避けられないダメージが、十分に回復されないためと考えられる。
図１３の関係からは、５００℃よりも高い基板温度を使うことでリーク電流密度をさらに低減できる可能性が見て取れるが、プラズマ窒化処理の際に基板温度を５００℃あるいはそれ以上に増大させると、図１４に示すように酸窒化膜２２Ａ中に導入された窒素原子が酸窒化膜２２Ａとシリコン基板２１との界面に拡散し、この部分で捕獲されて界面準位を形成する恐れがある。これに対し、基板温度を５００℃未満、例えば４００℃に設定しておくと、窒化処理時間ｔを適当に制御することにより、このような界面への窒素原子の拡散を抑制することが可能になる。
このような考察から、図４Ｂの酸化膜２２の窒化処理工程は、１００℃以上、５００℃未満の基板温度、特に２５０℃〜４００℃の範囲で行うのが好ましいことが結論される。
以上の説明では、シリコン基板上に形成された酸化膜のプラズマ窒化を、ラジアルラインスロットアンテナから放射されるマイクロ波により励起された低電子温度プラズマにより行う場合を説明したが、本発明は、他の方法で励起されたプラズマ、例えば誘導結合プラズマ（ＩＣＰ）により酸化膜を窒化する場合においても適用できる。すなわち、このような場合でもガス流量を増大させて酸素の滞留時間を２秒以下、好ましくは１秒以下に抑制することにより、形成された酸窒化膜から放出された酸素原子が効率的に除去され、酸窒化膜直下における酸化膜の再成長を抑制することができると考えられる。
［第２実施例］
図１５は、本発明の第２実施例によるＣＭＯＳ素子４０の構成を示す。
図１５を参照するに、ＣＭＯＳ素子４０は素子分離構造４１Ｃにより素子領域４１Ａおよび４１Ｂを画成されたシリコン基板４１上に形成されており、前記素子領域４１Ａにはｐ型ウェルが、素子領域４１Ｂにはｎ型ウェルが形成されている。
前記素子領域４１Ａ上にはゲート絶縁膜４２Ａを介してポリシリコンゲート電極４３Ａが、また前記素子領域４１Ｂ上にはゲート絶縁膜４２Ｂを介してポリシリコンゲート電極４３Ｂが形成されており、前記素子領域４１Ａ中には前記ゲート電極４３Ａの両側にｎ型拡散領域４１ａおよび４１ｂが、また前記素子領域４１Ｂ中には前記ゲート電極４３Ｂの両側にｐ型拡散領域４１ｃおよび４１ｄが形成されている。
さらに前記ゲート電極４３Ａの両側壁面上には側壁絶縁膜４４Ａが、また前記ゲート電極４３Ｂの両側壁面上には側壁絶縁膜４４Ｂが形成されており、前記素子領域４１Ａ中、前記側壁絶縁膜４４Ａの外側にはｎ＋型の拡散領域４１ｅおよび４１ｆが、また前記素子領域４１Ｂ中、前記側壁絶縁膜４４Ｂの外側にはｐ＋型の拡散領域４１ｇ、４１ｈが形成されている。
なお本実施例では、前記ｎチャネルＭＯＳトランジスタをゲート長１ｎｍ，ゲート幅１５ｎｍで、また前記ｐチャネルＭＯＳトランジスタをゲート長１ｎｍ，ゲート幅１５ｎｍで形成している。
本実施例においては、前記ゲート絶縁膜４２Ａおよび４２Ｂを、ウェットプロセスで形成した膜厚が０．８ｎｍの初期シリコン酸化膜に対して前記図４Ｂで説明したプラズマ窒化処理を行うことにより形成する。すなわち前記ゲート絶縁膜４２Ａおよび４２Ｂは酸窒化膜よりなる。ただし本実施例では、前記プラズマ窒化処理を１３０Ｐａのプロセス圧において、Ａｒガスを２０００ＳＣＣＭ、窒素ガスを１５０ＳＣＣＭの流量で流しながら、４００℃の基板温度で行う。またその際、プラズマパワー密度は、１．７Ｗ／ｃｍ２に設定する。この場合、先にも説明したように電子温度は０．８ｅＶとなり、またプロセス空間１１Ａ中における酸素の滞留時間は、０．８６秒となる。
図１６Ａおよび１６Ｂは、それぞれ図１５の素子領域４１Ａに形成されるｎチャネルＭＯＳトランジスタおよび素子領域４１Ｂに形成されるｐチャネルＭＯＳトランジスタにおける、ゲートリーク電流密度と酸化膜換算膜厚ＥＯＴとの関係（●）を示す図である。図中には、熱酸化膜のリーク電流特性（実線）および前記初期酸化膜のリーク電流特性（□）を合わせて示している。
図１６Ａおよび１６Ｂを参照するに、本実施例によれば前記ゲート絶縁膜４２Ａおよび４２Ｂとして１．０〜１．２ｎｍの酸化膜換算膜厚が実現されており、しかもこのように小さな酸化膜換算膜厚にもかかわらず、リーク電流密度は対応する物理膜厚を有する初期酸化膜あるいは熱酸化膜よりも大幅に減少しているのがわかる。
図１７Ａおよび１７Ｂは、それぞれ図１５の素子領域４１Ａおよび４１Ｂに形成されたｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのオン電流とゲート絶縁膜の酸化膜換算膜厚との関係を示す。ただし図中、□は初期酸化膜をそのままゲート絶縁膜に使った場合を、また●は前記初期酸化膜をプラズマ窒化して形成した酸窒化膜を前記ゲート絶縁膜４２Ａあるいは４２Ｂとして使った場合を示す。
図１７Ａおよび１７Ｂを参照するに、ｎチャネルＭＯＳトランジスタの場合、オン電流の減少は見られず、またｐチャネルＭＯＳトランジスタの場合には、オン電流が増大しているのがわかる。
図１８は、このようにして得られたｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの移動度を示す図である。ただし図１８中、□はゲート絶縁膜４２Ａあるいは４２Ｂとして前記初期酸化膜を使った場合を、●は前記酸窒化膜を使った場合を示す。図１９中、縦軸は相互コンダクタンスと酸化膜換算膜厚の積を表し、移動度に対応している。また横軸は印加ゲート電圧Ｖｇから閾値電圧Ｖｔｈを差し引いた量を示す。
図１８を参照するに、ｎチャネルＭＯＳトランジスタにおいてゲート絶縁膜４２Ａとしてプラズマ窒化処理により形成された酸窒化膜を使っても、移動度の減少は５％程度にしかならないことがわかる。またｐチャネルＭＯＳトランジスタの場合には、ゲート絶縁膜４２Ｂとしてかかる酸窒化膜を使うことにより、前記初期酸化膜では測定不能であった移動度が、大幅に向上したことがわかる。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
産業上の利用可能性
本発明によれば、マイクロ波プラズマの電子温度を２ｅＶ以下、好ましくは１ｅｖ以下、より好ましくは０．９ｅＶ以下に設定することにより、酸窒化膜中へのプラズマダメージの導入を抑制することができる。またその際に、プロセス空間中における酸素の滞留時間を２秒以下、好ましくは１秒以下、さらに好ましくは０．８６秒以下に設定することにより、酸窒化膜の窒化により脱離した酸素原子が速やかにプロセス空間から除去され、酸窒化膜直下に、前記脱離した酸素により生じる酸化膜の再成長が抑制される。また窒化処理を５００℃未満の温度で行うことにより、導入された窒素原子が酸化膜とシリコン基板との界面に拡散して界面準位などの欠陥を形成する問題が抑制される。
【図面の簡単な説明】
図１は、本発明で使われるマイクロ波プラズマ処理装置の構成を示す図；
図２Ａ，２Ｂは、図１のマイクロ波プラズマ処理装置で使われるラジアルラインスロットアンテナの構成を示す図；
図３は、図１のマイクロ波プラズマ処理装置中において生じる電子温度分布および電子密度分布を示す図；
図４Ａ〜４Ｃは、本発明の第１実施例による基板処理工程を示す図；
図５は、本発明第１実施例により、様々なプロセス圧下で得られた酸窒化膜における酸化膜換算膜厚とリーク電流の関係を示す図；
図６は、本発明第１実施例により、様々なプロセス圧下で得られた酸窒化膜における酸化膜換算膜厚とフラットバンド電圧との関係を示す図；
図７は、本発明第１実施例により、様々なプロセス圧下で得られた酸窒化膜中における窒素原子の深さ方向分布を示す図；
図８は、本発明第１実施例により、様々なプロセス圧下で得られた酸窒化膜中における酸素原子の深さ方向分布を示す図；
図９は、本発明第１実施例により、様々なガス流量条件下で得られた酸窒化膜における酸化膜換算膜厚とリーク電流との関係を示す図；
図１０Ａ，１０Ｂは、本発明のメカニズムを示す図；
図１１Ａ，１１Ｂは、本発明第１実施例により、様々なプロセス圧下で得られた酸窒化膜における印加電圧とリーク電流との関係を示す図；
図１２は、図１の基板処理装置中におけるイオンエネルギ分布を電子温度分布と共に示す図；
図１３は、本発明第１実施例により形成された酸窒化膜におけるリーク電流と成膜温度との関係を示す図；
図１４は、本発明第１実施例により形成された酸窒化膜中における窒素原子の拡散を示す図；
図１５は本発明第２実施例によるＣＭＯＳ素子の構成を示す図；
図１６Ａおよび１６Ｂは、それぞれ図１５のＣＭＯＳ素子を構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおけるゲート酸化膜の酸化膜換算膜厚とリーク電流との関係を示す図；
図１７Ａおよび１７Ｂは、それぞれ図１５のＣＭＯＳ素子を構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおけるゲート酸化膜の酸化膜換算膜厚とドレイン電流との関係を示す図；
図１８は、図１５のＣＭＯＳ素子を構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおける移動度を示す図である。

Claims (9)

  1. シリコン基板表面に形成された酸化膜を窒化して酸窒化膜を形成する基板処理方法であって、
    マイクロ波励起プラズマにより窒素ガスを励起し、形成されたラジカルあるいはイオンにより前記酸化膜を窒化する窒化処理工程を含み、
    前記窒化処理工程は、１００℃以上、５００℃未満の基板温度において、前記マイクロ波励起プラズマの電子温度を２ｅＶ以下に設定し、前記被処理基板が保持されたプロセス空間中における酸素の滞留時間を２秒以下に設定することで実行される基板処理方法。
  2. 前記窒化処理工程は、前記プロセス空間における酸素の滞留時間を１秒以下に設定して実行される請求項１記載の基板処理方法。
  3. 前記窒化処理工程は、前記プロセス空間中におけるプロセス圧を１１０Ｐａ以上に設定して実行される請求項１または２記載の基板処理方法。
  4. 前記窒化処理工程は、前記プロセス圧を１３０Ｐａ以上に設定して実行される請求項３記載の基板処理方法。
  5. 前記マイクロ波は、前記マイクロ波窓に結合されたラジアルラインスロットアンテナから供給される請求項１〜４のうち、いずれか一項記載の基板処理方法。
  6. 前記マイクロ波励起プラズマは、希ガスを含み、前記希ガスはＨｅ，Ａｒ，Ｋｒ，Ｎｅ，Ｘｅよりなる群より選ばれることを特徴とする請求項１〜５のうち、いずれか一項記載の基板処理方法。
  7. シリコン基板表面に形成された酸化膜を窒化して酸窒化膜を形成する基板処理方法であって、
    プラズマにより窒素ガスを励起し、形成されたラジカルあるいはイオンにより前記酸化膜を窒化する窒化処理工程を含み、
    前記窒化処理工程は、１００℃以上、５００℃未満の基板温度において、前記プラズマの電子温度を２ｅＶ以下に設定し、前記被処理基板が保持されたプロセス空間中における酸素の滞留時間を２秒以下に設定することで実行される基板処理方法。
  8. 前記窒化処理工程は、前記プロセス空間における酸素の滞留時間を１秒以下に設定して実行される請求項７記載の基板処理方法。
  9. 前記プラズマは、誘導結合プラズマ（ＩＣＰ）により生成されることを特徴とする請求項７又は８記載の基板処理方法。
JP2004508543A 2002-05-13 2003-03-28 基板処理方法 Expired - Fee Related JP4369362B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002137326 2002-05-13
JP2002137326 2002-05-13
PCT/JP2003/004036 WO2003096403A1 (fr) 2002-05-13 2003-03-28 Procede de traitement d'un substrat

Publications (2)

Publication Number Publication Date
JPWO2003096403A1 JPWO2003096403A1 (ja) 2005-09-15
JP4369362B2 true JP4369362B2 (ja) 2009-11-18

Family

ID=29416810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004508543A Expired - Fee Related JP4369362B2 (ja) 2002-05-13 2003-03-28 基板処理方法

Country Status (8)

Country Link
US (1) US7226874B2 (ja)
EP (1) EP1505641A4 (ja)
JP (1) JP4369362B2 (ja)
KR (1) KR100645306B1 (ja)
CN (2) CN101266928B (ja)
AU (1) AU2003236304A1 (ja)
TW (1) TWI225668B (ja)
WO (1) WO2003096403A1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI225668B (en) 2002-05-13 2004-12-21 Tokyo Electron Ltd Substrate processing method
WO2003098678A1 (fr) * 2002-05-16 2003-11-27 Tokyo Electron Limited Procede de traitement de substrat
JP4485754B2 (ja) * 2003-04-08 2010-06-23 パナソニック株式会社 半導体装置の製造方法
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
JP4408653B2 (ja) * 2003-05-30 2010-02-03 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
EP1722406A1 (en) * 2004-03-03 2006-11-15 Tokyo Electron Limited Plasma processing method and computer storing medium
JP4579637B2 (ja) * 2004-10-01 2010-11-10 東京エレクトロン株式会社 半導体記憶装置及びその製造方法
US20060270066A1 (en) * 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
TWI408734B (zh) 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US7785947B2 (en) * 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
JP5052033B2 (ja) * 2005-04-28 2012-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5386058B2 (ja) * 2005-04-28 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7608490B2 (en) 2005-06-02 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007043121A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7820495B2 (en) 2005-06-30 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5216201B2 (ja) * 2005-09-27 2013-06-19 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、液晶表示装置、ｒｆｉｄタグ、発光装置及び電子機器
KR100745370B1 (ko) * 2006-01-20 2007-08-02 삼성전자주식회사 반도체 디바이스의 절연막 제조방법
EP2259294B1 (en) 2006-04-28 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP5128172B2 (ja) * 2006-04-28 2013-01-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4864661B2 (ja) * 2006-11-22 2012-02-01 東京エレクトロン株式会社 太陽電池の製造方法及び太陽電池の製造装置
JP5121217B2 (ja) * 2006-12-05 2013-01-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2009157479A1 (ja) * 2008-06-26 2009-12-30 日本電気株式会社 スイッチング素子およびスイッチング素子の製造方法
JP5595481B2 (ja) * 2009-03-31 2014-09-24 アプライド マテリアルズ インコーポレイテッド 選択的窒素化の方法
US8481433B2 (en) 2009-03-31 2013-07-09 Applied Materials, Inc. Methods and apparatus for forming nitrogen-containing layers
US8497196B2 (en) * 2009-10-04 2013-07-30 Tokyo Electron Limited Semiconductor device, method for fabricating the same and apparatus for fabricating the same
US20110189860A1 (en) * 2010-02-02 2011-08-04 Applied Materials, Inc. Methods for nitridation and oxidation
US9054048B2 (en) 2011-07-05 2015-06-09 Applied Materials, Inc. NH3 containing plasma nitridation of a layer on a substrate
KR101851199B1 (ko) 2011-12-28 2018-04-25 삼성전자주식회사 질화된 게이트 절연층을 포함하는 반도체 소자 및 그 제조 방법
CN104106128B (zh) 2012-02-13 2016-11-09 应用材料公司 用于基板的选择性氧化的方法和设备
GB2499816A (en) * 2012-02-29 2013-09-04 Oxford Instr Nanotechnology Tools Ltd Controlling deposition and etching in a chamber with fine time control of parameters and gas flow
CN106984815A (zh) * 2017-04-19 2017-07-28 宁波合创快速制造技术有限公司 一种把3d打印金属件与基板分离的处理方法
CN112376024B (zh) * 2020-10-26 2022-08-16 北京北方华创微电子装备有限公司 一种氧化物薄膜的制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136654A (en) * 1996-06-07 2000-10-24 Texas Instruments Incorporated Method of forming thin silicon nitride or silicon oxynitride gate dielectrics
US5993594A (en) * 1996-09-30 1999-11-30 Lam Research Corporation Particle controlling method and apparatus for a plasma processing chamber
US5821168A (en) * 1997-07-16 1998-10-13 Motorola, Inc. Process for forming a semiconductor device
US6087229A (en) 1998-03-09 2000-07-11 Lsi Logic Corporation Composite semiconductor gate dielectrics
TW419732B (en) * 1998-07-15 2001-01-21 Texas Instruments Inc A method for gate-stack formation including a high-k dielectric
US6197701B1 (en) * 1998-10-23 2001-03-06 Taiwan Semiconductor Manufacturing Company Lightly nitridation surface for preparing thin-gate oxides
US6140187A (en) * 1998-12-02 2000-10-31 Lucent Technologies Inc. Process for forming metal oxide semiconductors including an in situ furnace gate stack with varying silicon nitride deposition rate
EP1912253A3 (en) * 2000-03-13 2009-12-30 OHMI, Tadahiro Method of forming a dielectric film
JP3437832B2 (ja) 2000-03-22 2003-08-18 東京エレクトロン株式会社 成膜方法及び成膜装置
US6342437B1 (en) * 2000-06-01 2002-01-29 Micron Technology, Inc. Transistor and method of making the same
JP2002151684A (ja) * 2000-11-09 2002-05-24 Nec Corp 半導体装置及びその製造方法
JP5068402B2 (ja) * 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
KR100746120B1 (ko) * 2001-01-22 2007-08-13 동경 엘렉트론 주식회사 반도체 디바이스의 제조 방법, 플라즈마 처리 방법, 및게이트 절연막 형성 방법
KR100639147B1 (ko) 2001-01-25 2006-10-31 동경 엘렉트론 주식회사 플라즈마 처리 방법
JP2002343792A (ja) * 2001-05-11 2002-11-29 Applied Materials Inc 膜形成方法及び装置
WO2003015151A1 (en) * 2001-08-02 2003-02-20 Tokyo Electron Limited Base material treating method and electron device-use material
JP3746968B2 (ja) * 2001-08-29 2006-02-22 東京エレクトロン株式会社 絶縁膜の形成方法および形成システム
JP2003068850A (ja) 2001-08-29 2003-03-07 Tokyo Electron Ltd 半導体装置およびその製造方法
JP4090225B2 (ja) 2001-08-29 2008-05-28 東京エレクトロン株式会社 半導体装置の製造方法、及び、基板処理方法
US6548422B1 (en) * 2001-09-27 2003-04-15 Agere Systems, Inc. Method and structure for oxide/silicon nitride interface substructure improvements
JP4147017B2 (ja) 2001-10-19 2008-09-10 東京エレクトロン株式会社 マイクロ波プラズマ基板処理装置
JP2003142482A (ja) * 2001-10-31 2003-05-16 Toshiba Corp 酸窒化膜の製造方法及び半導体装置の製造方法
US7517751B2 (en) * 2001-12-18 2009-04-14 Tokyo Electron Limited Substrate treating method
AU2002367179A1 (en) * 2001-12-26 2003-07-15 Tokyo Electron Limited Substrate treating method and production method for semiconductor device
TWI225668B (en) 2002-05-13 2004-12-21 Tokyo Electron Ltd Substrate processing method
WO2003098678A1 (fr) 2002-05-16 2003-11-27 Tokyo Electron Limited Procede de traitement de substrat
JP4694108B2 (ja) 2003-05-23 2011-06-08 東京エレクトロン株式会社 酸化膜形成方法、酸化膜形成装置および電子デバイス材料

Also Published As

Publication number Publication date
CN1659692A (zh) 2005-08-24
TWI225668B (en) 2004-12-21
EP1505641A4 (en) 2008-11-05
EP1505641A1 (en) 2005-02-09
KR100645306B1 (ko) 2006-11-14
WO2003096403A1 (fr) 2003-11-20
KR20040102229A (ko) 2004-12-03
US7226874B2 (en) 2007-06-05
US20050153570A1 (en) 2005-07-14
CN100373560C (zh) 2008-03-05
CN101266928A (zh) 2008-09-17
JPWO2003096403A1 (ja) 2005-09-15
TW200401372A (en) 2004-01-16
AU2003236304A1 (en) 2003-11-11
CN101266928B (zh) 2010-10-06

Similar Documents

Publication Publication Date Title
JP4369362B2 (ja) 基板処理方法
US7658973B2 (en) Tailoring nitrogen profile in silicon oxynitride using rapid thermal annealing with ammonia under ultra-low pressure
US7964514B2 (en) Multiple nitrogen plasma treatments for thin SiON dielectrics
US9012336B2 (en) Method for conformal treatment of dielectric films using inductively coupled plasma
US8021987B2 (en) Method of modifying insulating film
KR100993124B1 (ko) 플라즈마 질화된 게이트 유전체의 두 단계 포스트 질화어닐링을 위한 개선된 제조 방법
US20080090425A9 (en) Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics
JP4795407B2 (ja) 基板処理方法
US20110281440A1 (en) Methods for nitridation and oxidation
KR100486278B1 (ko) 신뢰성이 향상된 게이트 산화막 형성방법
JP2005116727A (ja) 絶縁体薄膜の製造方法と絶縁体薄膜および半導体装置の製造方法と半導体装置
US7476916B2 (en) Semiconductor device having a mis-type fet, and methods for manufacturing the same and forming a metal oxide film
JP3399413B2 (ja) 酸窒化膜およびその形成方法
US8163626B2 (en) Enhancing NAND flash floating gate performance
JP2005252031A (ja) プラズマ窒化方法
CN113396470A (zh) 用于改良膜的有效氧化物厚度的氢化和氮化工艺

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090609

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090825

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090827

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120904

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150904

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees