JP4351745B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、ダイオード及びそれをスイッチング素子に組合せてなる半導体装置に関する。
【0002】
【従来の技術】
モータを駆動するパワーエレクトロニクス装置にはインバータがある。このインバータは、スイッチング素子とそれに逆並列に接続された還流用のダイオードとが用いられる。これらのスイッチング素子及びダイオードは、インバータの高速動作を実現するために高速性が要求される。しかし、ダイオードは、高速性が要求されるものの、素子構造が単純なために高速化が困難とされている。
【0003】
従来、ダイオードとしては、例えば「A novel soft and fast recovery diode (SFD) with thin P-layer formed by Al-Si electrode」(ISPSD'91 Conference.record p.113-p.117)の様な構造が知られている。
【0004】
図18は係る構造のダイオードの構成を示す断面図である。n+ 型エミッタ層1上にn- 型ベース層2が形成され、n- 型ベース層2表面には、p+ 型エミッタ層3又はp- 型エミッタ層4が選択的に形成されている。p+ 型エミッタ層3及びp- 型エミッタ層4上には、アノード電極5が形成されている。また、n+ 型エミッタ層1上には、カソード電極6が形成されている。
【0005】
このダイオードは、アノード電極5に正電圧が印加され、カソード電極6に負電圧が印加されると、カソードとしてのn+ 型エミッタ層1から電子がn- 型ベース層2に注入されてp+ 型エミッタ層3及びp- 型エミッタ層4に到達する。これに伴い、アノードとしてのp+ 型エミッタ層3及びp- 型エミッタ層4から正孔がn- 型ベース層2に注入される。このように、n- 型ベース層2に、電子と正孔の両方が注入され、オン状態となってキャリアが蓄積される。
【0006】
また、ターンオフの際に、アノード電極5に負電圧が印加され、カソード電極6に正電圧が印加されると、電子及び正孔の注入が止まると共に、n- 型ベース層2内の正孔がp+ 型エミッタ層3及びp- 型エミッタ層4から排出され、オフ状態となる。
【0007】
この構造は、アノードとして正孔を注入するp型エミッタ層をp+ 型層3及びp- 型層4に分割し、p- 型層4の低濃度化により正孔の注入量を制限し、ターンオフ時においてキャリヤの排出の高速化を図っている。
【0008】
但し、この構造のダイオードは、高速性を実現し得るものの、p- 型層4が低濃度であるために漏れ電流が多いという問題がある。更に、スイッチング素子を高速化するためにトレンチ構造にした場合、集積化が困難という問題がある。ここで、ダイオードの集積化は、チップの小型化、接続インダクタンス低減等の特性改善のために重要な課題となっている。
【0009】
また一方、スイッチング素子としては、600Vから1200V程度の耐圧を有するIGBT(Insulated Gate Bipolar Transistor) が広く用いられている。しかしながら、600V耐圧のIGBTは、一般に、図19に示すように、500μm程度の厚いp+ 型コレクタ層11の表面にエピタキシャル法等でn+ 型バッファ層12が形成され、このn+ 型バッファ層12上に、60〜100μm程度と非常に薄いn- 型ベース層13が形成されて製造される。
【0010】
ここで、ダイオードを逆並列に集積させるには、アノード側、すなわちp+ 型コレクタ層11側で、p+ 型コレクタ層11に代えて、n- 型ベース層13に接するn+ 型エミッタ層1を形成する必要がある。しかしながら、n- 型ベース層13が非常に薄いため、アノード側にn+ 型エミッタ層1を形成できず、ダイオードの集積化が不可能となっている問題がある。
【0011】
【発明が解決しようとする課題】
以上説明したように従来のダイオードは、漏れ電流が多いという問題がある。更に、スイッチング素子を高速化するためにトレンチ構造にした場合に、集積化が困難という問題がある。また、従来のIGBTは、ダイオードの集積化が不可能となっている問題がある。
本発明は上記実情を考慮してなされたもので、漏れ電流を低減でき、トレンチ構造のときに、容易に集積化し得る半導体装置を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明の骨子は、トレンチ構造によりアノードとなるp型層を分離し、そのトレンチによりp型層からの正孔の注入を制限することにある。すなわち、p型層の濃度を低減せずに正孔の注入量を制限するので、漏れ電流の低減による良好な素子特性と、ターンオフ時におけるキャリヤの高速な排出による高速動作との両立を図ることができる。
【0013】
また、本発明によれば、ダイオードがトレンチ構造を有するため、集積化するスイッチング素子がトレンチ構造である場合に、ダイオードとスイッチング素子とを容易に集積化し得る。
【0015】
さて、以上のような本発明の骨子に基づいて具体的には以下のような手段が講じられる。
請求項1に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型エミッタ層と、前記第1導電型ベース層の他方の表面に形成された第2導電型エミッタ層と、前記第2導電型エミッタ層を貫通して前記第1導電型ベース層の途中まで到達する深さに形成された複数の溝と、前記第1導電型エミッタ層に形成された第1の主電極と、前記第2導電型エミッタ層に形成された第2の主電極とを備えた半導体装置であって、前記各溝間の各第2導電型エミッタ層のうちの所定の複数の第2導電型エミッタ層と前記第2の主電極との間に選択的に配置された絶縁層を備えた半導体装置である。
【0017】
さらに、請求項2に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型エミッタ層と、前記第1導電型ベース層の他方の表面に選択的に形成された第1の第2導電型エミッタ層と、前記第1の第2導電型エミッタ層よりも低い不純物密度を有し、前記第1導電型ベース層の他方の表面のうち、前記第1の第2導電型エミッタ層のない領域に形成された第2の第2導電型エミッタ層と、前記第1及び第2の第2導電型エミッタ層を貫通して前記第1導電型ベース層の途中まで到達する深さに形成された複数の溝と、前記第1導電型エミッタ層に形成された第1の主電極と、前記第1及び第2の第2導電型エミッタ層に形成された第2の主電極とを備えた半導体装置である。
また、請求項3に対応する発明は、請求項2に対応する半導体装置において、前記第1及び第2の第2導電型エミッタ層が互いに並列にストライプ状に形成され、前記各溝が前記第1及び第2の第2導電型エミッタ層の長手方向に略直交する方向に沿って形成された半導体装置である。
さらに、請求項4に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型エミッタ層と、前記第1導電型ベース層の他方の表面に形成された第2の第2導電型エミッタ層と、前記第2の第2導電型エミッタ層よりも高い不純物密度を有し、前記第2の第2導電型エミッタ層の表面にストライプ状に選択的に形成された第1の第2導電型エミッタ層と、前記第2の第2導電型エミッタ層の表面のうち、前記第1の第2導電型エミッタ層のない領域に選択的に形成された第1導電型ソース層と、前記第1の第2導電型エミッタ層及び前記第1導電型ソース層の長手方向に略直交する方向に沿って当該両層を貫通して前記第1導電型ベース層の途中まで到達する深さに形成された複数の溝と、前記第1導電型エミッタ層に形成された第1の主電極と、前記第1の第2導電型エミッタ層及び前記第1導電型ソース層に形成された第2の主電極とを備え、ダイオードとして動作する半導体装置である。
(作用)
従って、請求項1に対応する発明は以上のような手段を講じたことにより、各溝により、第2導電型エミッタ層が分割されてその第2導電型エミッタ層からのキャリアの注入が制限されるので、ターンオフ時においてキャリアを高速に排出することができると共に、第2導電型エミッタ層の濃度を低くする必要がないため、漏れ電流を増大させず、良好な阻止特性を実現することができる。
【0018】
また、本構造のダイオードは、トレンチ構造を有するため、集積化するスイッチング素子がトレンチ構造である場合に、容易に集積化することができる。
また、請求項1に対応する発明は、各溝間の各第2導電型エミッタ層のうちの所定の複数の第2導電型エミッタ層と第2の主電極との間に、絶縁層が選択的に配置されているので、前述した作用に加え、絶縁層の配置に応じて、より容易にかつ精度良くキャリアの注入量を制御することができる。
【0020】
さらに、請求項2に対応する発明は、請求項1に対応する作用と同様の作用に加え、正孔の注入量を制御するために不純物密度の低い第2の第2導電型エミッタ層を設け、且つこの第2の第2導電型エミッタ層が溝に囲まれて空乏化しにくくなっているため、従来構造よりも漏れ電流を低減することができる。
また、請求項3に対応する発明は、請求項2に対応する作用と同様の作用に加え、第1及び第2の第2導電型エミッタ層が互いに並列にストライプ状に形成され、各溝が第1及び第2の第2導電型エミッタ層の長手方向に略直交する方向に沿って形成されたので、パターニングの容易化を図ることができる。
さらに、請求項4に対応する発明は、不純物密度の低い第2の第2導電型エミッタ層が全面に形成された後、部分的に第1の第2導電型エミッタ層と第1導電型ソース層の領域が交互に形成され、これにより、第1の第2導電型エミッタ層からの正孔の注入が制限される構成であり、請求項3に対応する作用と同様の作用を奏することができる。
【0021】
【発明の実施の形態】
以下、本発明に係る各実施形態について図面を参照して説明する。
(第1の実施形態)
図1は本発明の第1の実施形態に係るダイオードの構成を示す断面図であり、図18と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分について説明する。なお、以下の各実施形態においても同様に同一部分の説明を省略する。
【0022】
すなわち、本実施形態は、従来とは異なり、アノード側で正孔を注入するp+ 型エミッタ層3がトレンチ構造により分離され、且つ低濃度のp- 型層4を用いずに構成されている。
【0023】
具体的には、n- 型ベース層2上のp+ 型エミッタ層3及びp- 型エミッタ層4の選択形成に代えて、n- 型ベース層2上の全面にp+ 型エミッタ層3が形成され、且つp+ 型エミッタ層3表面に、幅Tの複数の溝21が間隔W毎に形成され、各溝21内には絶縁膜22を介して充填材23が埋込み形成されている。
【0024】
ここで、各溝21は、公知のRIE(Riactive Ion Etching)装置により形成され、p+ 型エミッタ層を貫通してn- 型ベース層の途中に至る深さを有している。溝21の幅Tは、広くするとオン電圧を上昇させるので、1μm程度以下が望ましい。各溝21の間隔Wは所望の耐圧を実現させるために4μm程度以下が望ましい。
【0025】
充填材23としては、例えば多結晶シリコンなどが使用可能となっている。但し、溝21が形成可能であれば、他の方法で充填してもあるいはしなくてもよい。
【0026】
以上のような構成により、順方向バイアス時にp+ 型エミッタ層3から注入される正孔をトレンチ構造により制限することができるので、ターンオフ時には、キャリヤを高速に排出することができる。
【0027】
また、正孔注入量の制限をトレンチ構造により実現するので、従来とは異なり、p+ 型エミッタ層3の濃度を低減させる必要がないため、漏れ電流の増大を阻止することができる。
【0028】
なお、図2はオン状態の正孔密度の分布をトレンチ有(本実施形態)とトレンチ無(従来構造)とで比較して示す図である。図示するように、本実施形態に係るトレンチ構造では、p+ 型エミッタ層3からの正孔の注入量が低減されていることが分かる。このような正孔注入量の低減は、溝によるp+ 型エミッタ層3の面積の減少と、溝21による溝周辺部のライフタイムの低減とに起因して実現されている。
【0029】
上述したように本実施形態によれば、アノードとして正孔を注入するp+ 型エミッタ層3をトレンチ構造で分割することにより、漏れ電流を増大させることなくp+ 型エミッタ層からの正孔の注入量を制限し、ターンオフ時においてキャリヤを高速に排出することができる。
【0030】
また、本実施形態に係るダイオードは、トレンチ構造を有するため、集積化するスイッチング素子がトレンチ構造である場合に、容易に集積化することができる。
(第2の実施形態)
図3は本発明の第2の実施形態に係るダイオードの構成を示す断面図である。本実施形態は、第1の実施形態の変形構成であり、正孔注入量の制限を図るものであって、具体的には、一部のp+ 型エミッタ層3とアノード電極5との間に、酸化膜などの絶縁膜24が形成されている。
【0031】
これにより、絶縁膜24が形成されたp+ 型エミッタ層3からは正孔が注入されないため、全体として正孔の注入量を低減することができる。また、このような構造によれば、より容易にかつ精度良く正孔注入を制御することができる。
(第3の実施形態)
図4は本発明の第3の実施形態に係るダイオードの構成を示す断面図である。本実施形態は、第1の実施形態の変形構成であり、各溝21間のp+ 型エミッタ層3のうちの一部がp- 型エミッタ層25に置換された構成となっている。
【0032】
これにより、第2の実施形態の如き絶縁膜24を用いることなく、p+ 型エミッタ層3からの正孔の注入量を制御することができる。
また、本実施形態は、p- 型エミッタ層25が、第1の実施形態で述べた4μm以下の間隔Wで溝21に囲まれているため、逆電圧が印加されても、p- 型エミッタ層25まで電界が加わりにくく、よって、p- 型エミッタ層25が空乏層化しにくくなっている。すなわち、正孔の注入量を制御するためにp- 型エミッタ層25を設けているが、従来構造よりも漏れ電流を低減することができる。
(第4の実施形態)
図5は本発明の第4の実施形態に係るダイオードの構成を示す斜視断面図である。本実施形態は、第3の実施形態の変形構成であり、p+ 型エミッタ層3とp- 型エミッタ層25とを二次元方向に配置した構成となっている。なお、見やすくするためにアノード電極5は省略したが、上面に形成されている。
【0033】
以上のような構成により、第3の実施形態の効果に加え、パターニングの容易化を図ることができる。
(第5の実施形態)
図6は本発明の第5の実施形態に係るダイオードの構成を示す斜視断面図である。本実施形態は、第4の実施形態の変形構成であり、p- 型エミッタ層26が全面に形成された後に、部分的にp+ 型エミッタ層27とn+ 型ソース層28の領域が交互に形成され、これにより、p+ 型エミッタ層27からの正孔の注入が制限されている。なお、図5と同様に、見やすくするためにアノード電極5は省略したが、上面に形成されている。
【0034】
以上のような構成としても、第4の実施形態と同様な効果を得ることができる。
(第6の実施形態)
図7は本発明の第6の実施形態に係るダイオードとスイッチング素子とが集積化された半導体装置の構成を示す断面図である。この半導体装置は、n- 型ベース層が、スイッチング素子としてのIGBT領域と、ダイオード領域とに分割されている。n- 型ベース層2の一方の表面のうち、IGBT領域にはp型ベース層31が形成されてp型ベース層31表面には選択的にn+ 型ソース層32が形成され、また、ダイオード領域にはp+ 型エミッタ層33が形成されている。
【0035】
n+ 型ソース層32及びp+ 型エミッタ層33には、複数の溝21がn+ 型ソース層32及びp+ 型ベース層31、又はp+ 型エミッタ層3を夫々貫通してn- 型ベース層2の途中の深さまで選択的に形成されている。各溝21は、ゲート絶縁膜22を介してポリシリコン充填材23が埋込み形成されている。このポリシリコン充填材23のうち、IGBT領域のものはゲート端子Gに電気的に接続され、ゲート電極として機能する。また、n+ 型ソース層32及びp+ 型エミッタ層3上には、K/A電極34が形成されている。なお、K/A電極34は、IGBTでカソード、ダイオードでアノードとなる側の電極である。
【0036】
一方、n- 型ベース層2の他方の表面のうち、IGBT領域にはp+ 型コレクタ層33が形成され、ダイオード領域にはn+ 型エミッタ層1が形成され、これらp+ 型コレクタ層33及びn+ 型エミッタ層1上にはA/K電極35が形成されている。A/K電極35は、IGBTでアノード、ダイオードでカソードとなる側の電極35である。
【0037】
以上のような構成によると、図より容易に分かる様に本発明のダイオードは、IGBTの溝21、絶縁膜22及び充填材23からなるゲート部を注入制御用に用いており、従来のダイオードと比較して著しく簡単に集積化することができる。
【0038】
このため、試作工程を短縮化でき、低コスト化を実現することができる。なお、本実施形態では、スイッチング素子としてIGBTを示したが、他のトレンチ構造を有する素子、例えばトレンチMOSFET等でも良いことは明らかである。トレンチMOSFETの場合、p+ 型コレクタ層33が不要なため、さらに簡単に製造することができる。
【0039】
さらにまた、本実施形態は、第1の実施形態のダイオードを用いたが、第2乃至第5の実施形態のいずれのダイオードを用いても同様に容易に集積化できることは明らかである。
(第7の実施形態)
図8は本発明の第7の実施形態に係るダイオードとスイッチング素子とが集積化された半導体装置の構成を示す断面図である。本実施形態は、第6の実施形態の変形形態であり、IGBT領域とダイオード領域との相互干渉を阻止するものであって、具体的には、IGBT領域の端部に接するダイオード領域のp+ 型エミッタ層3と、K/A電極34との間に絶縁層24が形成されている。
【0040】
以上のような構成により、IGBT領域の端部に接するダイオード領域の端部ではダイオードとして動作しない分離領域が形成されるので、IGBTとダイオードとの相互干渉が抑制され、より安全な動作を実現することができる。
(第8の実施形態)
図9は本発明の第8の実施形態に係るダイオードとスイッチング素子とが集積化された半導体装置の構成を示す断面図である。本実施形態は、第6の実施形態の変形構成であり、IGBT領域の外側に終端構造が設けられている。
【0041】
この終端構造は、IGBT領域の最外周のゲート電極が埋込まれた溝21を囲むようにn- 型ベース層2に形成されたp+ 型層41を有し、また、A/K電極35とn- 型ベース層2との間に形成されたn+ 型層42を備えている。
【0042】
ここで、ダイオード領域は、終端構造に直接接続されずに、IGBT領域の内側に配置されている。ダイオードが終端構造に接続されているとオン状態でのキャリヤが、終端構造に流れることにより、ターンオフ時に電流集中が発生して破壊し易いという問題が生じるが、本構造にすれば、電流集中のないダイオードを実現することができる。
(第9の実施形態)
図10は本発明の第9の実施形態に係るダイオードとスイッチング素子とが集積化された半導体装置の構成を示す断面図である。
【0043】
この半導体装置は、n- 型ベース層の一方の表面は、前述したIGBT領域と同様に、p型ベース層31及びn+ 型ソース層32が各溝21に挟まれた構成となっている。なお、各溝21は、前述同様に、ゲート電極として機能するポリシリコン充填材23が絶縁膜22を介して埋込み形成されている。
【0044】
ここで、n- 型ベース層2の他方の表面は、各溝21間に対応するIGBT領域にp+ 型コレクタ層33が形成され、各溝21幅Tに対応するダイオード領域にn+ 型エミッタ層1が形成されている。これらp+ 型コレクタ層33及びn+ 型エミッタ層1上にはA/K電極35が形成されている。
【0045】
以上のような構成により、IGBTのp型ベース層31がダイオードのp型層として用いられ、IGBTのカソード側とダイオードのアノード側(K/A電極34側)との構造が完全に一体化されている。これにより、チップ面積を有効に活用でき、より小さな面積でダイオードとスイッチング素子との集積化を実現することができる。なお、本構造は、n- 型ベース層2内のキャリアのライフタイム等の如き、素子の設計条件を適切に設定することにより、IGBT領域とダイオード領域との相互干渉などの不具合を抑制できるのは言うまでもない。
(第10の実施形態)
図11は本発明の第10の実施形態に係るダイオードとスイッチング素子とが集積化された半導体装置の構成を示す断面図である。この半導体装置は、第9の実施形態の変形構成であり、具体的には、図示するように、IGBT領域に対応するp+ 型コレクタ層33と、ダイオード領域に対応するn+ 型エミッタ層1とが混在せずにn- 型ベース層2上に明確に区分けされて形成されている。
【0046】
すなわち、以上のような構成によれば、ダイオード領域のp型層にIGBTのn型ソース層32部分の構造が用いられている。これにより、ダイオード領域のn+ 型エミッタ層1とIGBT領域のp+ 型コレクタ層33とのマスク合わせが不要で、製造が容易な点である。また、ダイオード領域をMOSFETとしても使用でき、この場合、IGBT領域のみを用いるよりも、電流を多く流すことができる。
(第11の実施形態)
以上は、本発明に係るダイオードを含む半導体装置の説明である。続いて、本発明に係る半導体装置の製造方法について第11及び第12の実施形態により説明する。以下の第11又は第12の実施形態によれば、図12に示すプレーナ構造のIGBTと通常のダイオードとの集積化構造や、図13に示すトレンチ構造のIGBTとトレンチ構造のダイオードとの集積化構造を実現できる。すなわち、本製造工程は、IGBTのコレクタ層となるp+ 型層33と、ダイオードのエミッタ層となるn+ 型層1とを有した全ての構造に適用可能である。
【0047】
次に、図14及び図15は本発明の第11の実施形態に係るIGBTとダイオードとの集積化構造を製造するための製造方法を示す製造工程図である。
いま、図14(a)に示すように、拡散等により、n- 型基板51の表面にダイオードとなる部分のn+ 型層1aが選択的に形成される。続いて、図14(b)に示すように、n+ 型層1aを有するn+ 型基板の全面にn- 型層2aがエピタキシャル成長される。なお、この時点では、n+ 型基板51の厚さは、500μm以上と任意に厚くでき、製造上の問題はない。
【0048】
その後、図15(a)に示すように、n- 型層2aの表面にIGBTのカソード構造が周知の製造工程により形成された後、n- 型基板51がその裏面からn+ 型層1aの途中まで研磨される。
【0049】
続いて、図15(b)に示すように、p+ 型ドーパントのイオン注入工程及び熱処理工程により、n- 型基板51の裏面に薄くp+ 型コレクタ層33が形成され、最後にA/K電極35及びK/A電極34が形成される。なお、研磨以後の図15(b)に示す工程は、PEP工程が殆ど不要であり、ウェハが薄くても製造上困難とはならない。
【0050】
上述したように本実施形態によれば、p+ 型コレクタ層33となる基板に代えて、予め拡散等により、n- 型基板51に選択的にn+ 型層1aを形成した後に、n+ 型層1a側の表面にn- 型ベース層2aをエピタキシャル法等で形成し、IGBTのカソード構造(ダイオードのアノード側)を形成した後に、そのn- 型基板51を研磨等で薄層化し、さらにp+ 型コレクタ層33を形成することにより、薄いn- 型ベース層2aを有しながらダイオードを集積化することができる。
(第12の実施の形態)
図16及び図17は本発明の第12の実施形態に係るIGBTとダイオードとを集積化する製造方法を説明するための製造工程図である。本実施形態は、第11の実施形態とは異なり、始めにIGBTのアノード側を形成してから研磨によりウェハを薄くする手順を有するものである。
【0051】
いま、図16(a)に示すように、選択イオン注入や熱処理等により、n- 型基板の一方の表面にp+ 型層33a及びn+ 型層1aが選択的に形成される。続いて、図16(b)に示すように、n- 型基板51のp+ 型層33a及びn+ 型層1a側の表面と、酸化膜52を表面に有するシリコン基板53の酸化膜52側の表面とが接着される。しかる後、n- 型基板51が研磨により薄くされてn- 型層2aに形成される。
【0052】
以下、図17(a)に示すように、n- 型層2aの表面にIGBTのカソード構造が周知の製造工程により形成される。その後、図17(b)に示すように、研磨等により、シリコン基板53と酸化膜52とが除去され、露出されたp+ 型層33a及びn+ 型層1aの表面にA/K電極34が形成される。以下、K/A電極34等の形成により、装置が完成する。
【0053】
上述したように本実施形態によれば、第11の実施形態と同様に、薄いn- 型ベース層2aを有しながらIGBTとダイオードとを集積化することができる。
なお、第11及び第12の実施形態では、IGBTとダイオードとを集積化する製造方法を例として示したが、これに限らず、本実施形態により説明された製造方法は、薄い活性層を有する半導体の製造方法として一般に使用できることは明らかである。
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【0054】
【発明の効果】
以上説明したように本発明によれば、漏れ電流を低減でき、トレンチ構造のときに、容易に集積化できる半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るダイオードの構成を示す断面図
【図2】同実施の形態におけるオン状態の正孔密度の分布をトレンチ無のものと比較して示す図
【図3】本発明の第2の実施形態に係るダイオードの構成を示す断面図
【図4】本発明の第3の実施形態に係るダイオードの構成を示す断面図
【図5】本発明の第4の実施形態に係るダイオードの構成を示す斜視断面図
【図6】本発明の第5の実施形態に係るダイオードの構成を示す斜視断面図
【図7】本発明の第6の実施形態に係る半導体装置の構成を示す断面図
【図8】本発明の第7の実施形態に係る半導体装置の構成を示す断面図
【図9】本発明の第8の実施形態に係る半導体装置の構成を示す断面図
【図10】本発明の第9の実施形態に係る半導体装置の構成を示す断面図
【図11】本発明の第10の実施形態に係る半導体装置の構成を示す断面図
【図12】第11又は第12の実施形態に係る製造方法により製造される半導体装置の構成を示す断面図
【図13】第11又は第12の実施形態に係る製造方法により製造される半導体装置の構成を示す断面図
【図14】本発明の第11の実施形態に係る製造方法を示す製造工程図
【図15】同実施の形態における製造工程図
【図16】本発明の第12の実施形態に係る製造方法を示す製造工程図
【図17】同実施の形態における製造工程図
【図18】従来のダイオードの構成を示す断面図
【図19】従来のIGBTの構成を示す断面図
【符号の説明】
1,1a…n+ 型エミッタ層
2,2a…n- 型ベース層
3,27,33,33a…p+ 型エミッタ層
5…アノード電極
6…カソード電極
21…溝
22,24…絶縁膜
23…充填材
25,26…p- 型エミッタ層
28,32…n+ 型ソース層
31…p型ベース層
34…K/A電極
35…A/K電極
41…p+ 型層
42…n+ 型層
51…n- 型基板
52…酸化膜
53…シリコン基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a diode and a switching element are combined.
[0002]
[Prior art]
There is an inverter in a power electronics device that drives a motor. This inverter uses a switching element and a free-wheeling diode connected in reverse parallel thereto. These switching elements and diodes are required to have high speed in order to realize high-speed operation of the inverter. However, although the diode is required to have high speed, it is difficult to increase the speed because of the simple element structure.
[0003]
Conventionally, the diode has a structure such as “A novel soft and fast recovery diode (SFD) with thin P-layer formed by Al-Si electrode” (ISPSD'91 Conference.record p.113-p.117). Are known.
[0004]
FIG. 18 is a cross-sectional view showing a configuration of a diode having such a structure. An n−
[0005]
In this diode, when a positive voltage is applied to the
[0006]
Further, when a negative voltage is applied to the
[0007]
In this structure, a p-type emitter layer for injecting holes as an anode is divided into a p + -
[0008]
However, although the diode having this structure can realize high speed performance, there is a problem that a large amount of leakage current occurs because the p-
[0009]
On the other hand, as the switching element, an IGBT (Insulated Gate Bipolar Transistor) having a withstand voltage of about 600V to 1200V is widely used. However, an IGBT having a withstand voltage of 600 V generally has an n + -
[0010]
Here, in order to integrate the diodes in antiparallel, the n + type emitter layer 1 in contact with the n −
[0011]
[Problems to be solved by the invention]
As described above, the conventional diode has a problem that the leakage current is large. Furthermore, when a trench structure is used to increase the switching element speed, there is a problem that integration is difficult. Further, the conventional IGBT has a problem that diodes cannot be integrated.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device that can reduce leakage current and can be easily integrated in a trench structure.
[0012]
[Means for Solving the Problems]
The gist of the present invention is to separate a p-type layer serving as an anode by a trench structure, and to limit injection of holes from the p-type layer by the trench. In other words, since the amount of injected holes is limited without reducing the concentration of the p-type layer, both good device characteristics by reducing leakage current and high-speed operation by high-speed carrier discharge at turn-off can be achieved. Can do.
[0013]
According to the present invention, since the diode has a trench structure, the diode and the switching element can be easily integrated when the switching element to be integrated has a trench structure.
[0015]
Now, based on the gist of the present invention as described above, the following means are specifically taken.
Claim1The invention corresponding toA first conductive type base layer having a high resistance, a first conductive type emitter layer formed on one surface of the first conductive type base layer, and a first type formed on the other surface of the first conductive type base layer. A two-conductivity type emitter layer, a plurality of grooves formed at a depth penetrating the second conductive type emitter layer and reaching the middle of the first conductive type base layer, and formed in the first conductive type emitter layer And a second main electrode formed on the second conductive type emitter layer.Semiconductor deviceBecauseA semiconductor device comprising an insulating layer selectively disposed between a predetermined plurality of second conductivity type emitter layers of the second conductivity type emitter layers between the grooves and the second main electrode It is.
[0017]
And claims2The first conductive type base layer having a high resistance; the first conductive type emitter layer formed on one surface of the first conductive type base layer; and the other of the first conductive type base layer. A first second conductivity type emitter layer selectively formed on the surface; and an impurity density lower than that of the first second conductivity type emitter layer; and the other surface of the first conductivity type base layer. Of these, the second second-conductivity-type emitter layer formed in a region without the first second-conductivity-type emitter layer and the first and second second-conductivity-type emitter layers pass through the first and second second-conductivity-type emitter layers. A plurality of grooves formed at a depth reaching a middle of the conductive type base layer, a first main electrode formed in the first conductive type emitter layer, and the first and second second conductive type emitters And a second main electrode formed in the layer.
Claims3The invention corresponding to2In the semiconductor device corresponding to the above, the first and second second conductivity type emitter layers are formed in stripes in parallel with each other, and the grooves are formed in the longitudinal direction of the first and second second conductivity type emitter layers. The semiconductor device is formed along a direction substantially orthogonal to the.
And claims4The first conductive type base layer having a high resistance; the first conductive type emitter layer formed on one surface of the first conductive type base layer; and the other of the first conductive type base layer. A second second-conductivity-type emitter layer formed on the surface; and a higher impurity density than the second second-conductivity-type emitter layer, and stripes on the surface of the second second-conductivity-type emitter layer The first and second conductivity type emitter layers selectively formed on the surface of the second and second conductivity type emitter layers are selectively formed in a region without the first and second conductivity type emitter layers. The first conductivity type source layer thus formed, the first second conductivity type emitter layer, and the first conductivity type source layer are penetrated through the both layers along a direction substantially perpendicular to the longitudinal direction of the first conductivity type source layer. A plurality of grooves formed at a depth reaching a middle of the conductive type base layer; Comprising a first main electrode formed on the emitter layer, and said first second main electrode formed on the second conductive type emitter layer and the first conductivity type source layerAct as a diodeIt is a semiconductor device.
(Function)
Therefore, in the invention corresponding to claim 1, by taking the above-described means, the second conductivity type emitter layer is divided by each groove, and the injection of carriers from the second conductivity type emitter layer is limited. Therefore, carriers can be discharged at a high speed at the time of turn-off, and it is not necessary to reduce the concentration of the second conductivity type emitter layer, so that a good blocking characteristic can be realized without increasing the leakage current. .
[0018]
Further, since the diode having this structure has a trench structure, it can be easily integrated when the switching element to be integrated has a trench structure.
Claims1In the invention corresponding to the above, an insulating layer is selectively disposed between a predetermined plurality of second conductivity type emitter layers of the second conductivity type emitter layers between the grooves and the second main electrode. BecauseMentioned aboveIn addition to the function, the amount of injected carriers can be controlled more easily and accurately according to the arrangement of the insulating layer.
[0020]
And claims2In addition to the same action as that of the first aspect, the invention corresponding to the second aspect provides a second second-conductivity-type emitter layer having a low impurity density in order to control the amount of injected holes. Since the second conductivity type emitter layer is surrounded by the groove and is not easily depleted, the leakage current can be reduced as compared with the conventional structure.
Claims3The invention corresponding to2In addition, the first and second second conductivity type emitter layers are formed in a stripe shape in parallel with each other, and each groove is the length of the first and second second conductivity type emitter layers. Since it is formed along a direction substantially orthogonal to the direction, it is possible to facilitate patterning.
And claims4In the invention corresponding to, after the second second conductivity type emitter layer having a low impurity density is formed on the entire surface, the regions of the first second conductivity type emitter layer and the first conductivity type source layer are partially alternated. The hole injection from the first second-conductivity-type emitter layer is limited thereby, and3The same action as that corresponding to can be achieved.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, each embodiment according to the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a cross-sectional view showing a configuration of a diode according to a first embodiment of the present invention. The same parts as those in FIG. 18 are denoted by the same reference numerals and detailed description thereof is omitted, and different parts will be described here. . In the following embodiments, the description of the same parts is also omitted.
[0022]
That is, in this embodiment, unlike the prior art, the p + -
[0023]
Specifically, instead of selectively forming the p + -
[0024]
Here, each
[0025]
As the
[0026]
With the above configuration, holes injected from the p + -
[0027]
In addition, since the hole injection amount is limited by the trench structure, it is not necessary to reduce the concentration of the p + -
[0028]
FIG. 2 is a diagram showing the distribution of on-state hole density in comparison with the presence of trench (this embodiment) and the absence of trench (conventional structure). As shown in the figure, it can be seen that the amount of holes injected from the p + -
[0029]
As described above, according to the present embodiment, by dividing the p + -
[0030]
In addition, since the diode according to the present embodiment has a trench structure, it can be easily integrated when the switching elements to be integrated have a trench structure.
(Second Embodiment)
FIG. 3 is a cross-sectional view showing a configuration of a diode according to the second embodiment of the present invention. The present embodiment is a modified configuration of the first embodiment and is intended to limit the amount of hole injection. Specifically, a portion between the p + -
[0031]
Thereby, since holes are not injected from the p + -
(Third embodiment)
FIG. 4 is a sectional view showing a configuration of a diode according to the third embodiment of the present invention. This embodiment is a modified configuration of the first embodiment, in which a part of the p + -
[0032]
Thus, the amount of holes injected from the p + -
In this embodiment, since the p −
(Fourth embodiment)
FIG. 5 is a perspective sectional view showing the structure of a diode according to the fourth embodiment of the present invention. This embodiment is a modified configuration of the third embodiment, in which the p + -
[0033]
With the configuration as described above, in addition to the effects of the third embodiment, the patterning can be facilitated.
(Fifth embodiment)
FIG. 6 is a perspective sectional view showing the structure of a diode according to the fifth embodiment of the present invention. This embodiment is a modified configuration of the fourth embodiment, and after the p−
[0034]
Even with the configuration as described above, the same effects as those of the fourth embodiment can be obtained.
(Sixth embodiment)
FIG. 7 is a sectional view showing a configuration of a semiconductor device in which a diode and a switching element according to the sixth embodiment of the present invention are integrated. In this semiconductor device, the n − -type base layer is divided into an IGBT region as a switching element and a diode region. Of one surface of the n−
[0035]
In the n + -
[0036]
On the other hand, of the other surface of the n−
[0037]
According to the above configuration, as easily understood from the figure, the diode of the present invention uses the gate portion made of the
[0038]
For this reason, a trial production process can be shortened and cost reduction can be realized. In the present embodiment, the IGBT is shown as the switching element. However, it is obvious that an element having another trench structure, such as a trench MOSFET, may be used. In the case of a trench MOSFET, the p + -
[0039]
Furthermore, although the diode of the first embodiment is used in the present embodiment, it is obvious that any diode of the second to fifth embodiments can be easily integrated.
(Seventh embodiment)
FIG. 8 is a sectional view showing a configuration of a semiconductor device in which a diode and a switching element according to the seventh embodiment of the present invention are integrated. This embodiment is a modification of the sixth embodiment, and prevents mutual interference between the IGBT region and the diode region. Specifically, the p + of the diode region in contact with the end of the IGBT region is used. An insulating
[0040]
With the above configuration, an isolation region that does not operate as a diode is formed at the end of the diode region that is in contact with the end of the IGBT region, so that mutual interference between the IGBT and the diode is suppressed, and safer operation is realized. be able to.
(Eighth embodiment)
FIG. 9 is a sectional view showing a configuration of a semiconductor device in which a diode and a switching element according to the eighth embodiment of the present invention are integrated. This embodiment is a modified configuration of the sixth embodiment, and a termination structure is provided outside the IGBT region.
[0041]
This termination structure has a p + -
[0042]
Here, the diode region is arranged directly inside the IGBT region without being directly connected to the termination structure. If the diode is connected to the termination structure, the carrier in the on state flows to the termination structure, causing a problem that current concentration occurs at the turn-off and easily breaks down. No diode can be realized.
(Ninth embodiment)
FIG. 10 is a sectional view showing a configuration of a semiconductor device in which a diode and a switching element according to the ninth embodiment of the present invention are integrated.
[0043]
In this semiconductor device, one surface of the n − -type base layer has a structure in which a p-
[0044]
Here, on the other surface of the n−
[0045]
With the above configuration, the IGBT p-
(Tenth embodiment)
FIG. 11 is a sectional view showing a configuration of a semiconductor device in which a diode and a switching element according to the tenth embodiment of the present invention are integrated. This semiconductor device has a modified configuration of the ninth embodiment. Specifically, as shown in the figure, a p +
[0046]
That is, according to the above configuration, the structure of the n-
(Eleventh embodiment)
The above is the description of the semiconductor device including the diode according to the present invention. Next, a method for manufacturing a semiconductor device according to the present invention will be described with reference to eleventh and twelfth embodiments. According to the following eleventh or twelfth embodiment, an integrated structure of a planar structure IGBT and a normal diode shown in FIG. 12, or an integration of a trench structure IGBT and a trench structure diode shown in FIG. The structure can be realized. That is, this manufacturing process can be applied to all structures having the p + -
[0047]
Next, FIGS. 14 and 15 are manufacturing process diagrams showing a manufacturing method for manufacturing an integrated structure of an IGBT and a diode according to the eleventh embodiment of the present invention.
Now, as shown in FIG. 14 (a), the n + -type layer 1a as a diode is selectively formed on the surface of the n--
[0048]
Thereafter, as shown in FIG. 15A, after the cathode structure of the IGBT is formed on the surface of the n−
[0049]
Subsequently, as shown in FIG. 15B, a thin p +
[0050]
As described above, according to the present embodiment, instead of the substrate serving as the p + -
(Twelfth embodiment)
16 and 17 are manufacturing process diagrams for explaining a manufacturing method for integrating the IGBT and the diode according to the twelfth embodiment of the present invention. Unlike the eleventh embodiment, this embodiment has a procedure for forming the anode side of the IGBT first and then thinning the wafer by polishing.
[0051]
Now, as shown in FIG. 16A, p @ + -
[0052]
Hereinafter, as shown in FIG. 17A, an IGBT cathode structure is formed on the surface of the n − -
[0053]
As described above, according to the present embodiment, the IGBT and the diode can be integrated while having the thin n − -
In the eleventh and twelfth embodiments, the manufacturing method in which the IGBT and the diode are integrated is shown as an example. However, the manufacturing method described in this embodiment is not limited to this, and has a thin active layer. It is clear that it can be generally used as a semiconductor manufacturing method.
In addition, the present invention can be implemented with various modifications without departing from the gist thereof.
[0054]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor device that can reduce leakage current and can be easily integrated in a trench structure.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a diode according to a first embodiment of the present invention.
FIG. 2 is a graph showing the distribution of on-state hole density in the same embodiment as compared with that without trenches
FIG. 3 is a cross-sectional view showing a configuration of a diode according to a second embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a configuration of a diode according to a third embodiment of the present invention.
FIG. 5 is a perspective sectional view showing a configuration of a diode according to a fourth embodiment of the present invention.
FIG. 6 is a perspective sectional view showing the configuration of a diode according to a fifth embodiment of the invention.
FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a configuration of a semiconductor device according to a seventh embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a configuration of a semiconductor device according to an eighth embodiment of the present invention.
FIG. 10 is a sectional view showing a configuration of a semiconductor device according to a ninth embodiment of the invention.
FIG. 11 is a cross-sectional view showing a configuration of a semiconductor device according to a tenth embodiment of the present invention.
FIG. 12 is a cross-sectional view showing a configuration of a semiconductor device manufactured by the manufacturing method according to the eleventh or twelfth embodiment.
FIG. 13 is a cross-sectional view showing the configuration of a semiconductor device manufactured by the manufacturing method according to the eleventh or twelfth embodiment.
FIG. 14 is a manufacturing process diagram showing a manufacturing method according to the eleventh embodiment of the present invention;
FIG. 15 is a manufacturing process diagram according to the embodiment.
FIG. 16 is a manufacturing process diagram showing a manufacturing method according to a twelfth embodiment of the present invention;
FIG. 17 is a manufacturing process diagram according to the embodiment.
FIG. 18 is a sectional view showing a configuration of a conventional diode.
FIG. 19 is a cross-sectional view showing a configuration of a conventional IGBT.
[Explanation of symbols]
1,1a ... n + type emitter layer
2,2a ... n-type base layer
3, 27, 33, 33a... P @ + type emitter layer
5 ... Anode electrode
6 ... Cathode electrode
21 ... Groove
22, 24 ... Insulating film
23. Filler
25, 26 ... p-type emitter layer
28, 32 ... n + type source layer
31 ... p-type base layer
34 ... K / A electrode
35 ... A / K electrode
41 ... p + type layer
42 ... n + type layer
51 ... n-type substrate
52 ... Oxide film
53. Silicon substrate
Claims (4)
前記第1導電型ベース層の一方の表面に形成された第1導電型エミッタ層と、
前記第1導電型ベース層の他方の表面に形成された第2導電型エミッタ層と、
前記第2導電型エミッタ層を貫通して前記第1導電型ベース層の途中まで到達する深さに形成された複数の溝と、
前記第1導電型エミッタ層に形成された第1の主電極と、
前記第2導電型エミッタ層に形成された第2の主電極と
を備えた半導体装置であって、
前記各溝間の各第2導電型エミッタ層のうちの所定の複数の第2導電型エミッタ層と前記第2の主電極との間に選択的に配置された絶縁層を備えたことを特徴とする半導体装置。A high resistance first conductivity type base layer;
A first conductivity type emitter layer formed on one surface of the first conductivity type base layer;
A second conductivity type emitter layer formed on the other surface of the first conductivity type base layer;
A plurality of grooves formed at a depth penetrating the second conductivity type emitter layer and reaching the middle of the first conductivity type base layer;
A first main electrode formed on the first conductivity type emitter layer;
A semiconductor device comprising: a second main electrode formed on the second conductivity type emitter layer;
An insulating layer selectively provided between a plurality of predetermined second conductivity type emitter layers among the second conductivity type emitter layers between the grooves and the second main electrode is provided. A semiconductor device.
前記第1導電型ベース層の一方の表面に形成された第1導電型エミッタ層と、
前記第1導電型ベース層の他方の表面に選択的に形成された第1の第2導電型エミッタ層と、
前記第1の第2導電型エミッタ層よりも低い不純物密度を有し、前記第1導電型ベース層の他方の表面のうち、前記第1の第2導電型エミッタ層のない領域に形成された第2の第2導電型エミッタ層と、
前記第1及び第2の第2導電型エミッタ層を貫通して前記第1導電型ベース層の途中まで到達する深さに形成された複数の溝と、
前記第1導電型エミッタ層に形成された第1の主電極と、
前記第1及び第2の第2導電型エミッタ層に形成された第2の主電極と
を備えたことを特徴とする半導体装置。A high resistance first conductivity type base layer;
A first conductivity type emitter layer formed on one surface of the first conductivity type base layer;
A first second conductivity type emitter layer selectively formed on the other surface of the first conductivity type base layer;
The first conductive type base layer has an impurity density lower than that of the first second conductive type emitter layer, and is formed in a region without the first second conductive type emitter layer in the other surface of the first conductive type base layer. A second second conductivity type emitter layer;
A plurality of grooves formed to a depth reaching the middle of the first conductive type base layer through the first and second second conductive type emitter layers;
A first main electrode formed on the first conductivity type emitter layer;
And a second main electrode formed on the first and second second conductivity type emitter layers.
前記第1及び第2の第2導電型エミッタ層は、互いに並列にストライプ状に形成され、
前記各溝は、前記第1及び第2の第2導電型エミッタ層の長手方向に略直交する方向に沿って形成されたことを特徴とする半導体装置。The semiconductor device according to claim 2 ,
The first and second second conductivity type emitter layers are formed in stripes in parallel with each other,
Each of the grooves is formed along a direction substantially perpendicular to the longitudinal direction of the first and second second-conductivity-type emitter layers.
前記第1導電型ベース層の一方の表面に形成された第1導電型エミッタ層と、
前記第1導電型ベース層の他方の表面に形成された第2の第2導電型エミッタ層と、
前記第2の第2導電型エミッタ層よりも高い不純物密度を有し、前記第2の第2導電型エミッタ層の表面にストライプ状に選択的に形成された第1の第2導電型エミッタ層と、
前記第2の第2導電型エミッタ層の表面のうち、前記第1の第2導電型エミッタ層のない領域に選択的に形成された第1導電型ソース層と、
前記第1の第2導電型エミッタ層及び前記第1導電型ソース層の長手方向に略直交する方向に沿って当該両層を貫通して前記第1導電型ベース層の途中まで到達する深さに形成された複数の溝と、
前記第1導電型エミッタ層に形成された第1の主電極と、
前記第1の第2導電型エミッタ層及び前記第1導電型ソース層に形成された第2の主電極と
を備え、ダイオードとして動作することを特徴とする半導体装置。A high resistance first conductivity type base layer;
A first conductivity type emitter layer formed on one surface of the first conductivity type base layer;
A second second conductivity type emitter layer formed on the other surface of the first conductivity type base layer;
A first second conductivity type emitter layer having an impurity density higher than that of the second second conductivity type emitter layer and selectively formed in a stripe shape on the surface of the second second conductivity type emitter layer. When,
A first conductivity type source layer selectively formed in a region of the surface of the second second conductivity type emitter layer without the first second conductivity type emitter layer;
Depth reaching the middle of the first conductivity type base layer through both layers along a direction substantially perpendicular to the longitudinal direction of the first second conductivity type emitter layer and the first conductivity type source layer A plurality of grooves formed in the
A first main electrode formed on the first conductivity type emitter layer;
And a second main electrode formed on the first second conductivity type emitter layer and the first conductivity type source layer, and operating as a diode .
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