JP5229288B2 - Semiconductor device and control method thereof - Google Patents

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Description

本発明は、トレンチゲート構造の縦型ＭＯＳＦＥＴが備えられる半導体装置およびその制御方法に関するものである。   The present invention relates to a semiconductor device provided with a vertical MOSFET having a trench gate structure and a control method thereof.

従来、モータなどの電気誘導負荷を駆動するためのインバータに用いる半導体スイッチング素子として、ＩＧＢＴとフリーホイールダイオード（以下、ＦＷＤという）とを別チップに形成し、これらを並列的に接続した構造のシステムが採用されていた。そして、このシステムの更なる小型化を目的として、ＩＧＢＴを縦型ＭＯＳＦＥＴに置き換え、縦型ＭＯＳＦＥＴに内蔵されるボディダイオードをＦＷＤとして機能させることが行われている。   Conventionally, as a semiconductor switching element used for an inverter for driving an electric induction load such as a motor, an IGBT and a free wheel diode (hereinafter referred to as FWD) are formed in separate chips and connected in parallel. Was adopted. For the purpose of further downsizing the system, the IGBT is replaced with a vertical MOSFET, and the body diode built in the vertical MOSFET is functioned as an FWD.

ところが、このように縦型ＭＯＳＦＥＴとＦＷＤとが１チップ化された構造の場合、ＦＷＤのリカバリ損失を低減するために少数キャリア寿命を制御するなどして意図的に注入効率が低くなるようにするが、逆に還流動作時のオン電圧が高くなり、還流損失が増大してしまうことから、リカバリ損失の低減と還流損失の低減の両立が難しいという問題がある。   However, in the case of such a structure in which the vertical MOSFET and the FWD are integrated into one chip, the injection efficiency is intentionally lowered by controlling the minority carrier lifetime in order to reduce the recovery loss of the FWD. However, since the ON voltage during the recirculation operation becomes high and the recirculation loss increases, there is a problem that it is difficult to reduce both the recovery loss and the recirculation loss.

このため、特許文献１において、半導体スイッチング素子が形成されるチップに対して、注入効率の低いダイオード領域に深さの深いトレンチゲートを形成しておき、還流動作時にトレンチゲートに負バイアスを印加することで、近接領域に蓄積層を形成して注入効率を上げ、オン電圧が低減されるようにする技術が開示されている。   For this reason, in Patent Document 1, a deep trench gate is formed in a diode region with low injection efficiency for a chip on which a semiconductor switching element is formed, and a negative bias is applied to the trench gate during a reflux operation. Thus, a technique has been disclosed in which a storage layer is formed in the adjacent region to increase the injection efficiency and reduce the on-voltage.

特開２００９−１７０６７０号公報JP 2009-170670 A

しかしながら、上記特許文献１に示すようにダイオード領域に深さの深いトレンチゲートを形成する構造では、半導体スイッチング素子を構成するためのトレンチゲートと深さが異なるダイオード領域用のトレンチゲートを形成しなければならない。このため、深さが異なるトレンチゲートを形成するための工程が必要になり、製造工程の増加および製造コストの増大を招くことになる。   However, in the structure in which a trench gate having a deep depth is formed in the diode region as shown in Patent Document 1, a trench gate for a diode region having a depth different from that of the trench gate for forming the semiconductor switching element must be formed. I must. For this reason, a process for forming trench gates having different depths is required, resulting in an increase in manufacturing process and manufacturing cost.

本発明は上記点に鑑みて、異なる深さのトレンチゲートを必要としなくても、還流損失を低減できる構造の半導体装置およびその制御方法を提供することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device having a structure capable of reducing the return loss without requiring trench gates having different depths, and a control method thereof.

上記目的を達成するため、請求項１に記載の発明では、ゲート電極（８）への印加電圧を制御することでトレンチ（６）の側面に位置するベース領域（３）の表面部に反転層を形成し、第１導電型不純物領域（４）およびドリフト層（２）を介して、表面電極（９）および裏面電極（１２）の間に電流を流す反転型の縦型半導体スイッチング素子と、ベース領域（３）とドリフト層（２）との間に形成されるＰＮ接合にてダイオード動作を行わせるＦＷＤとが１チップ化された半導体装置であって、ベース領域（３）よりも深い位置に形成された第２導電型不純物層（３ａ、３０）を備え、ゲート電極（８）は、トレンチ（６）のうちベース領域（３）よりも深く、かつ、ドリフト層（２）に達する第１トレンチ（６ａ）に配置された、縦型ＭＯＳＦＥＴを駆動するための駆動用ゲート電極（８ａ）と、トレンチ（６）のうち、第１トレンチ（６ａ）と同じ深さで形成されると共に第２導電型不純物層（３ａ、３０）の形成位置に形成され、かつ、前記第２導電型不純物層（３ａ、３０）よりも浅い第２トレンチ（６ｂ）に配置され、ＦＷＤが形成された位置においてベース領域（３）に反転層を形成するためのダイオード用ゲート電極（８ｂ）と、を備え、駆動用ゲート電極（８ａ）とダイオード用ゲート電極（８ｂ）はそれぞれ独立して電圧印加がなされる構成とされていることを特徴としている。 In order to achieve the above object, in the invention described in claim 1, an inversion layer is formed on the surface portion of the base region (3) located on the side surface of the trench (6) by controlling the voltage applied to the gate electrode (8). An inversion type vertical semiconductor switching element in which a current flows between the front electrode (9) and the back electrode (12) via the first conductivity type impurity region (4) and the drift layer (2), A semiconductor device in which an FWD that performs a diode operation at a PN junction formed between a base region (3) and a drift layer (2) is integrated into one chip, and is located deeper than the base region (3) The gate electrode (8) is deeper than the base region (3) of the trench (6) and reaches the drift layer (2). Vertical type placed in one trench (6a) Of the driving gate electrode (8a) for driving the OSFET and the trench (6), the second conductive type impurity layer (3a, 30) is formed at the same depth as the first trench (6a). An inversion layer is formed in the base region (3) at the position where the FWD is formed and is disposed in the second trench (6b) shallower than the second conductivity type impurity layers (3a, 30). The drive gate electrode (8a) and the diode gate electrode (8b) are each configured to be independently applied with a voltage .

このように、同じ深さの第１、第２トレンチ（６ａ、６ｂ）を用いて縦型半導体スイッチング素子を駆動するための駆動用ゲート電極（８ａ）とＦＷＤ側に反転層を形成するためのダイオード用ゲート電極（８ｂ）を形成するようにしている。そして、ダイオード用ゲート電極（８ｂ）については、第２導電型不純物層（３ａ、３０）が形成されている領域に形成されるようにし、ダイオード用ゲート電極（８ｂ）が配置される第２トレンチ（６ｂ）がドリフト層（２）まで達しない構造とされるようにしている。このような構造の半導体装置を用いれば、キャリアの注入効率を低下させられる。したがって、異なる深さのトレンチゲートを必要としなくても、還流損失の低減とリカバリ損失の低減とを両立させることが可能となる。   Thus, the driving gate electrode (8a) for driving the vertical semiconductor switching element using the first and second trenches (6a, 6b) having the same depth and the inversion layer on the FWD side are formed. A diode gate electrode (8b) is formed. The diode gate electrode (8b) is formed in the region where the second conductivity type impurity layers (3a, 30) are formed, and the second trench in which the diode gate electrode (8b) is disposed. (6b) does not reach the drift layer (2). If a semiconductor device having such a structure is used, the carrier injection efficiency can be reduced. Therefore, it is possible to achieve both reduction in return loss and reduction in recovery loss without requiring trench gates having different depths.

例えば、請求項２に記載したように、第２導電型不純物層として、ベース領域（３）の下方まで形成された第２導電型のボディ層（３ａ）を適用することができる。   For example, as described in claim 2, the second conductivity type body layer (3a) formed to the lower side of the base region (3) can be applied as the second conductivity type impurity layer.

また、請求項３に記載したように、駆動用ゲート電極（８ａ）とダイオード用ゲート電極（８ｂ）は、同方向を長手方向として所定の形成割合でストライプ状に配置されるようにすることができる。この場合の駆動用ゲート電極（８ａ）とダイオード用ゲート電極（８ｂ）の形成割合については任意に設定できる。   According to a third aspect of the present invention, the drive gate electrode (8a) and the diode gate electrode (8b) are arranged in stripes at a predetermined formation ratio with the same direction as the longitudinal direction. it can. In this case, the formation ratio of the drive gate electrode (8a) and the diode gate electrode (8b) can be arbitrarily set.

請求項４に記載の発明では、駆動用ゲート電極（８ａ）に接続される駆動用ゲート配線（１０ａ）と、ダイオード用ゲート電極（８ｂ）に接続されるダイオード用ゲート配線（１０ｂ）とが備えられ、駆動用ゲート配線（１０ａ）は、駆動用ゲート電極（８ａ）のうち長手方向の一端から引き出されており、ダイオード用ゲート配線（１０ｂ）は、ダイオード用ゲート電極（８ｂ）のうち長手方向の他端から引き出されていることを特徴としている。   The invention according to claim 4 includes a driving gate wiring (10a) connected to the driving gate electrode (8a) and a diode gate wiring (10b) connected to the diode gate electrode (8b). The driving gate wiring (10a) is drawn from one end in the longitudinal direction of the driving gate electrode (8a), and the diode gate wiring (10b) is extended in the longitudinal direction of the diode gate electrode (8b). It is drawn out from the other end.

このようにすれば、縦型半導体スイッチング素子やＦＷＤが備えられたセル領域の外周において、駆動用ゲート配線（１０ａ）とダイオード用ゲート配線（１０ｂ）の両方を重ねて配置するレイアウトにしなくて良くなり、配線レイアウトを容易にすることが可能となる。   In this way, it is not necessary to have a layout in which both the driving gate wiring (10a) and the diode gate wiring (10b) are arranged so as to overlap each other on the outer periphery of the cell region provided with the vertical semiconductor switching element and the FWD. Thus, the wiring layout can be facilitated.

請求項５に記載の発明では、駆動用ゲート電極（８ａ）への電圧印加によって反転層を形成するときの閾値に比べて、ダイオード用ゲート電極（８ｂ）への電圧印加によって反転層を形成するときの閾値の方が低く設定されていることを特徴としている。   According to the fifth aspect of the present invention, the inversion layer is formed by applying a voltage to the diode gate electrode (8b) as compared to a threshold value when the inversion layer is formed by applying a voltage to the driving gate electrode (8a). The threshold value is sometimes set lower.

このようにすれば、ダイオード用ゲート電極（８ｂ）の近傍により多くの反転層を形成し易くできるため、キャリア引抜きが容易に行えるようにできる。また、各ゲート電極（８）に対して電圧を印加するためのゲート駆動回路側に関しても、ダイオード用ゲート電極（８ｂ）への印加電圧を小さく出来ることから、回路負担を低減することが可能となる。   This makes it easier to form more inversion layers in the vicinity of the diode gate electrode (8b), thereby facilitating carrier extraction. Also, on the side of the gate drive circuit for applying a voltage to each gate electrode (8), the applied voltage to the diode gate electrode (8b) can be reduced, so that the circuit burden can be reduced. Become.

このような半導体装置に備えられる縦型半導体スイッチング素子としては、請求項６に記載したように、第１導電型不純物領域（４）をソース領域、表面電極（９）をソース電極、裏面電極（１２）をドレイン電極とする縦型ＭＯＳＦＥＴを挙げることができる。また、請求項７に記載したように、ドリフト層（２）のうち第１導電型半導体層（４２）が形成された面に第２導電型半導体層（４１）を形成し、第１導電型不純物領域（４）をエミッタ領域、第１導電型半導体層（４２）をカソード領域、第２導電型半導体層（４１）をコレクタ領域、表面電極（９）をエミッタ電極、裏面電極（１２）をコレクタ電極とする縦型ＩＧＢＴとすることもできる。   As a vertical semiconductor switching element provided in such a semiconductor device, as described in claim 6, the first conductivity type impurity region (4) is a source region, the surface electrode (9) is a source electrode, and a back electrode ( A vertical MOSFET whose drain electrode is 12) can be mentioned. According to a seventh aspect of the present invention, the second conductivity type semiconductor layer (41) is formed on the surface of the drift layer (2) where the first conductivity type semiconductor layer (42) is formed. The impurity region (4) is the emitter region, the first conductivity type semiconductor layer (42) is the cathode region, the second conductivity type semiconductor layer (41) is the collector region, the front electrode (9) is the emitter electrode, and the back electrode (12) is A vertical IGBT serving as a collector electrode can also be used.

これら請求項１ないし７に記載された半導体装置の制御方法としては、例えば、請求項８に記載したように、請求項１ないし７のいずれか１つに記載の半導体装置を２つ直列接続させると共に、２つの半導体装置の接続点に誘導負荷（２０）を接続し、ハイサイド側に配置される半導体装置に備えられた縦型半導体スイッチング素子がオフ状態、かつ、ローサイド側に配置される半導体装置に備えられたフリーホイールダイオードがダイオード動作状態より、ハイサイド側に配置される半導体装置に備えられた縦型半導体スイッチング素子がオン状態、かつ、ローサイド側に配置される半導体装置に備えられたフリーホイールダイオードがオフ動作状態に切り替えられる際に、ハイサイド側の半導体装置に備えられた縦型半導体スイッチング素子をオフ状態からオン状態に切り替える前に、ローサイド側の半導体装置に備えられたダイオード用ゲート電極（８ｂ）に対してゲート電圧を印加することにより、ダイオード用ゲート電極（８ｂ）が配置される第２トレンチ（６ｂ）の側面に位置するベース領域（３）に対して反転層を形成することで、請求項１に記載の効果を得ることができる。   As a method for controlling the semiconductor device according to any one of the first to seventh aspects, for example, as described in the eighth aspect, two semiconductor devices according to any one of the first to seventh aspects are connected in series. At the same time, an inductive load (20) is connected to the connection point of the two semiconductor devices, and the vertical semiconductor switching element provided in the semiconductor device disposed on the high side is in the off state and the semiconductor is disposed on the low side. The free wheel diode provided in the device is provided in the semiconductor device arranged in the ON state and the vertical semiconductor switching element provided in the semiconductor device arranged on the low side from the diode operating state. Vertical semiconductor switching provided in the high-side semiconductor device when the freewheeling diode is switched off Before the child is switched from the off state to the on state, the gate voltage is applied to the diode gate electrode (8b) provided in the low-side semiconductor device, thereby arranging the diode gate electrode (8b). The effect of Claim 1 can be acquired by forming an inversion layer with respect to the base region (3) located in the side surface of a 2nd trench (6b).

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる半導体装置１００の断面図である。1 is a cross-sectional view of a semiconductor device 100 according to a first embodiment of the present invention. 図１に示す半導体装置１００の上面レイアウト図である。FIG. 2 is a top surface layout diagram of the semiconductor device 100 shown in FIG. 1. 図１に示す半導体装置１００の配線引き出し構造のイメージ図である。FIG. 2 is an image diagram of a wiring lead structure of the semiconductor device 100 shown in FIG. 1. 図１に示す半導体装置１００が適用されるインバータ回路の一例を示した回路図である。FIG. 2 is a circuit diagram illustrating an example of an inverter circuit to which the semiconductor device 100 illustrated in FIG. 1 is applied. インバータ回路中での半導体装置１００の動作を示したタイミングチャートである。3 is a timing chart showing the operation of the semiconductor device 100 in the inverter circuit. インバータ回路の動作説明図とその際の半導体装置１００内の状態を示した断面図である。It is sectional drawing which showed operation | movement explanatory drawing of an inverter circuit, and the state in the semiconductor device 100 at that time. 本発明の第２実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。It is sectional drawing of the semiconductor device in which the vertical MOSFET and FWD concerning 2nd Embodiment of this invention were formed. 本発明の第３実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。It is sectional drawing of the semiconductor device which formed vertical MOSFET and FWD concerning 3rd Embodiment of this invention. 本発明の第４実施形態にかかる縦型ＩＧＢＴおよびＦＷＤを形成した半導体装置の断面図である。It is sectional drawing of the semiconductor device which formed vertical IGBT and FWD concerning 4th Embodiment of this invention. 他の実施形態で説明する半導体装置１００の上面レイアウトの例を示した図である。It is the figure which showed the example of the upper surface layout of the semiconductor device 100 demonstrated by other embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、セル領域にｎチャネルタイプの縦型ＭＯＳＦＥＴとＦＷＤを形成した半導体装置１００について説明する。図１は、本実施形態にかかる半導体装置１００の断面図である。図２は、図１に示す半導体装置１００の上面レイアウト図である。以下、これらの図に基づいて本実施形態の半導体装置１００の構造について説明する。 (First embodiment)
A first embodiment of the present invention will be described. In the present embodiment, a semiconductor device 100 in which an n-channel type vertical MOSFET and FWD are formed in a cell region will be described. FIG. 1 is a cross-sectional view of a semiconductor device 100 according to the present embodiment. FIG. 2 is a top layout view of the semiconductor device 100 shown in FIG. Hereinafter, the structure of the semiconductor device 100 of this embodiment will be described with reference to these drawings.

図１に示す半導体装置１００は、図２に示すように縦型ＭＯＳＦＥＴおよびＦＷＤが形成されたセル領域Ｒ１と、セル領域Ｒ１を囲む外周耐圧構造が形成された外周領域Ｒ２を備えた構造とされているが、図１ではセル領域Ｒ１についてのみ示してある。半導体装置１００のうち、セル領域Ｒ１以外の構造については従来と同様であるため、ここではセル領域Ｒ１についてのみ説明する。   A semiconductor device 100 shown in FIG. 1 has a structure including a cell region R1 in which a vertical MOSFET and an FWD are formed, and an outer peripheral region R2 in which an outer peripheral breakdown voltage structure surrounding the cell region R1 is formed as shown in FIG. However, FIG. 1 shows only the cell region R1. Since the structure of the semiconductor device 100 other than the cell region R1 is the same as the conventional one, only the cell region R1 will be described here.

半導体装置１００は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ+型基板（第１導電型半導体層）１を用いて形成されている。ｎ+型基板１の表面上には、ｎ+型基板１よりも不純物濃度が低濃度とされたｎ-型ドリフト層２と、比較的不純物濃度が低く設定されたｐ型ベース領域３とが順に形成されている。さらに、ｎ-型ドリフト層２には、ｐ型ベース領域３の下方位置まで至るｐ型ボディ層３ａが等間隔に形成されている。このｐ型ボディ層３ａは、ＦＷＤを構成するボディダイオードのアノードを構成するためのものであり、一方向、具体的には図１の紙面垂直方向を長手方向として延設されている。 The semiconductor device 100 is formed using an n + type substrate (first conductivity type semiconductor layer) 1 made of a semiconductor material such as silicon having a high impurity concentration. On the surface of the n + -type substrate 1, n impurity concentration was set to a concentration lower than the n + -type substrate 1 - -type drift layer 2, a p-type base region 3 where a relatively impurity concentration is set lower It is formed in order. Further, in the n − type drift layer 2, p-type body layers 3 a reaching the position below the p-type base region 3 are formed at equal intervals. This p-type body layer 3a is for constituting the anode of the body diode constituting the FWD, and is extended in one direction, specifically, the longitudinal direction in FIG.

また、ｐ型ベース領域３の表層部には、ｎ-型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ+型不純物領域（第１導電型不純物領域）４が備えられていると共に、ｐ型ベース領域３よりも不純物濃度が高濃度とされたｐ+型コンタクト領域５が形成されている。そして、基板表面側から同じ深さとされた複数のトレンチ６が形成されており、このトレンチ６の内壁面を覆うようにゲート絶縁膜７が形成されていると共に、このゲート絶縁膜７の表面にドープトＰｏｌｙ−Ｓｉによって構成されたゲート電極８が備えられている。これらトレンチ６、ゲート絶縁膜７およびゲート電極８によって構成されるトレンチゲート構造は、例えば図２に示すようにトレンチ６を複数本同方向に並べて形成したストライプ状のレイアウトとされている。 Further, the surface layer portion of the p-type base region 3 includes an n + -type impurity region (first conductivity type impurity region) 4 corresponding to a source region whose impurity concentration is higher than that of the n − -type drift layer 2. In addition, a p + -type contact region 5 having an impurity concentration higher than that of the p-type base region 3 is formed. A plurality of trenches 6 having the same depth are formed from the substrate surface side, and a gate insulating film 7 is formed so as to cover the inner wall surface of the trench 6, and on the surface of the gate insulating film 7. A gate electrode 8 made of doped Poly-Si is provided. The trench gate structure constituted by the trench 6, the gate insulating film 7 and the gate electrode 8 has a stripe layout in which a plurality of trenches 6 are arranged in the same direction as shown in FIG. 2, for example.

ここで、ゲート電極８は、二種類設けられており、一方は縦型ＭＯＳＦＥＴの駆動用ゲート電極８ａとされ、他方はダイオード用ゲート電極８ｂとされている。   Here, two types of gate electrodes 8 are provided, one of which is a driving gate electrode 8a for a vertical MOSFET, and the other is a gate electrode 8b for a diode.

駆動用ゲート電極８ａは、ｐ型ボディ層３ａが形成されていない領域に形成されており、駆動用ゲート電極８ａが配置されるトレンチ（第１トレンチ）６ａは、基板表面側からｎ+型不純物領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達する構造とされている。このため、駆動用ゲート電極８ａに対してゲート電圧を印加すると、ゲート電極８ａの側面に位置するｐ型ベース領域３に反転層が形成され、その反転層をチャネルとしてｎ+型不純物領域４とｎ-型ドリフト層２とを導通させることが可能となっている。 The driving gate electrode 8a is formed in a region where the p-type body layer 3a is not formed, and the trench (first trench) 6a in which the driving gate electrode 8a is disposed is formed from an n + -type impurity from the substrate surface side. The structure reaches the n − type drift layer 2 through the region 4 and the p-type base region 3. Therefore, when a gate voltage is applied to the driving gate electrode 8a, the inversion layer is formed on the p-type base region 3 located on the side surfaces of the gate electrode 8a, and the n + -type impurity region 4 and the inversion layer as the channel The n − type drift layer 2 can be made conductive.

ダイオード用ゲート電極８ｂは、ｐ型ボディ層３ａが形成されている領域に形成されており、ダイオード用ゲート電極８ｂが配置されるトレンチ（第２トレンチ）６ｂは、ｐ型ボディ層３ａよりも浅く、ｐ型ボディ層３ａ内に底部が位置することでｎ-型ドリフト層２まで達しない構造とされている。このため、ダイオード用ゲート電極８ｂに対してゲート電圧を印加すると、ゲート電極８ｂの側面に位置するｐ型ベース領域３に反転層が形成されるものの、ｎ+型不純物領域４とｎ-型ドリフト層２とは導通しないようになっている。 The diode gate electrode 8b is formed in a region where the p-type body layer 3a is formed, and the trench (second trench) 6b in which the diode gate electrode 8b is disposed is shallower than the p-type body layer 3a. Since the bottom is located in the p-type body layer 3a, the structure does not reach the n − -type drift layer 2. Therefore, when a gate voltage is applied to the diode gate electrode 8b, an inversion layer is formed in the p-type base region 3 located on the side surface of the gate electrode 8b, but the n + -type impurity region 4 and the n − -type drift are formed. It does not conduct with the layer 2.

駆動用ゲート電極８ａとダイオード用ゲート電極８ｂは、それぞれ独立して電圧印加が行われる。これら駆動用ゲート電極８ａとダイオード用ゲート電極８ｂの形成割合については任意であるが、本実施形態では、駆動用ゲート電極８ａとダイオード用ゲート電極８ｂを交互に順番にレイアウトすることで、形成割合を１：１としている。   Voltage is applied to the driving gate electrode 8a and the diode gate electrode 8b independently of each other. The formation ratio of the drive gate electrode 8a and the diode gate electrode 8b is arbitrary, but in the present embodiment, the formation ratio is obtained by alternately laying out the drive gate electrode 8a and the diode gate electrode 8b in order. Is 1: 1.

また、ゲート電極８を覆うように酸化膜などで構成された層間絶縁膜（図示せず）が形成され、この層間絶縁膜の上にソース電極に相当する表面電極９に加えて、駆動用ゲート配線１０ａおよびダイオード用ゲート配線１０ｂが形成されている。そして、層間絶縁膜により、表面電極９や駆動用ゲート配線１０ａおよびダイオード用ゲート配線１０ｂが絶縁されつつ、それぞれが縦型ＭＯＳＦＥＴの所望部位と電気的に接続されている。具体的には、表面電極９は、層間絶縁膜に形成されたコンタクトホールを通じてｎ+型不純物領域４およびｐ+型コンタクト領域５に電気的に接続されている。また、駆動用ゲート配線１０ａおよびダイオード用ゲート配線１０ｂも、層間絶縁膜に形成されたコンタクトホールを通じて、それぞれ、駆動用ゲート電極８ａやダイオード用ゲート電極８ｂに電気的に接続されている。 Further, an interlayer insulating film (not shown) made of an oxide film or the like is formed so as to cover the gate electrode 8, and in addition to the surface electrode 9 corresponding to the source electrode, a driving gate is formed on the interlayer insulating film. A wiring 10a and a diode gate wiring 10b are formed. The surface electrode 9, the driving gate wiring 10a and the diode gate wiring 10b are insulated from each other by the interlayer insulating film, and each is electrically connected to a desired portion of the vertical MOSFET. Specifically, the surface electrode 9 is electrically connected to the n + -type impurity region 4 and the p + -type contact region 5 through a contact hole formed in the interlayer insulating film. The driving gate wiring 10a and the diode gate wiring 10b are also electrically connected to the driving gate electrode 8a and the diode gate electrode 8b, respectively, through contact holes formed in the interlayer insulating film.

なお、セル領域Ｒ１のほぼ全域が表面電極９とされ、駆動用ゲート配線１０ａやダイオード用ゲート配線１０ｂは、表面電極９を避けるようにレイアウトされる。例えば、駆動用ゲート配線１０ａとダイオード用ゲート配線１０ｂは、セル領域Ｒ１の周囲を引き回され、図２に示すように、紙面右上のコーナー部に配置された駆動用ゲートパッド１１ａとダイオード用ゲートパッド１１ｂに対してそれぞれ電気的に接続される。   Note that almost the entire cell region R1 is the surface electrode 9, and the driving gate wiring 10a and the diode gate wiring 10b are laid out so as to avoid the surface electrode 9. For example, the drive gate line 10a and the diode gate line 10b are routed around the cell region R1, and as shown in FIG. 2, the drive gate pad 11a and the diode gate disposed at the upper right corner of the page. Each is electrically connected to the pad 11b.

この場合、例えば図３に示す配線引き出し構造のイメージ図の構造にすると配線レイアウトが容易になる。すなわち、駆動用ゲート配線１０ａについては各駆動用ゲート電極８ａの長手方向の一端側に接続されるようにして駆動用ゲートパッド１１ａに引き回されるようにする。また、ダイオード用ゲート配線１０ｂについては各ダイオード用ゲート電極８ｂの長手方向の他端側に接続されるようにしてダイオード用ゲートパッド１１ｂに引き回されるようにする。つまり、各配線１０ａ、１０ｂがチップ上において異なる方向で引き出されるようにしている。このようにすれば、セル領域Ｒ１の外周において、駆動用ゲート配線１０ａとダイオード用ゲート配線１０ｂの両方を重ねて配置するレイアウトにしなくて良くなり、配線レイアウトを容易にすることが可能となる。   In this case, for example, if the structure of the wiring drawing structure shown in FIG. That is, the driving gate wiring 10a is connected to one end side in the longitudinal direction of each driving gate electrode 8a so as to be drawn around the driving gate pad 11a. The diode gate wiring 10b is routed to the diode gate pad 11b so as to be connected to the other end in the longitudinal direction of each diode gate electrode 8b. That is, the wirings 10a and 10b are drawn out in different directions on the chip. In this way, it is not necessary to have a layout in which both the driving gate wiring 10a and the diode gate wiring 10b are arranged on the outer periphery of the cell region R1, and the wiring layout can be facilitated.

さらに、ｎ+型基板１のうちｎ-型ドリフト層２とは反対側の面にドレイン電極に相当する裏面電極１２が形成されている。図１では２セルの縦型ＭＯＳＦＥＴの間に１セルのＦＷＤが備えられた部分しか図示していないが、このような縦型ＭＯＳＦＥＴおよびＦＷＤが複数セル交互に並べられることにより図２のレイアウトのセル領域Ｒ１が構成されている。 Further, a back electrode 12 corresponding to the drain electrode is formed on the surface of the n + type substrate 1 opposite to the n − type drift layer 2. In FIG. 1, only a portion in which one cell FWD is provided between two vertical MOSFETs is shown. However, by arranging such vertical MOSFETs and FWDs alternately in a plurality of cells, the layout of FIG. A cell region R1 is configured.

このような構造により、トレンチ６の側面に位置するｐ型ベース領域３に反転層を形成することでｎ+型不純物領域４とｎ-型ドリフト層２およびｎ+型基板１を通じてソース−ドレイン間に電流を流す縦型ＭＯＳＦＥＴと、アノードを構成するｐ型ボディ領域３ａとカソードを構成するｎ-型ドリフト層２との間に形成されるＰＮ接合を利用したＦＷＤとを備えた半導体装置１００が構成されている。 With such a structure, an inversion layer is formed in the p-type base region 3 located on the side surface of the trench 6 so that the source-drain region is connected through the n + -type impurity region 4, the n − -type drift layer 2 and the n + -type substrate 1. The semiconductor device 100 includes a vertical MOSFET for passing a current to the gate, and an FWD using a PN junction formed between the p-type body region 3a constituting the anode and the n − -type drift layer 2 constituting the cathode. It is configured.

続いて、上記のように構成された縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置１００の動作について説明する。   Next, the operation of the semiconductor device 100 including the vertical MOSFET and FWD configured as described above will be described.

まず、上記構成の半導体装置１００に備えられる縦型ＭＯＳＦＥＴおよびＦＷＤの基本動作について説明する。   First, basic operations of the vertical MOSFET and FWD provided in the semiconductor device 100 having the above-described configuration will be described.

（１）表面電極９を接地すると共に裏面電極１２に正の電圧を印加すると、ｐ型ボディ領域３ａとｎ-型ドリフト層２との間に形成されるＰＮ接合は、逆電圧状態となる。このため、各ゲート電極８ａ、８ｂに電圧を印加せずにオフしている状態のときには、上記ＰＮ接合に空乏層が形成され、ソース−ドレイン間の電流は遮断される。 (1) When the front electrode 9 is grounded and a positive voltage is applied to the back electrode 12, the PN junction formed between the p-type body region 3a and the n − -type drift layer 2 is in a reverse voltage state. Therefore, when the gate electrodes 8a and 8b are turned off without applying a voltage, a depletion layer is formed at the PN junction, and the current between the source and the drain is cut off.

（２）次に、縦型ＭＯＳＦＥＴをオンする際には、表面電極９を接地すると共に裏面電極１２に正の電圧を印加した状態で、駆動用ゲート電極８ａに正の電圧を印加することでオンの状態にする。これにより、駆動用ゲート電極８ａの周辺において、ｐ型ベース領域３のうちトレンチ６に接している部分に反転層が形成され、それをチャネルとしてソース−ドレイン間に電流が流れる。   (2) Next, when the vertical MOSFET is turned on, a positive voltage is applied to the driving gate electrode 8a while the front electrode 9 is grounded and a positive voltage is applied to the back electrode 12. Turn it on. As a result, an inversion layer is formed in the portion of the p-type base region 3 that is in contact with the trench 6 in the periphery of the driving gate electrode 8a, and current flows between the source and drain using the inversion layer as a channel.

（３）ＦＷＤをダイオード動作させる際には、表面電極９に正の電圧を印加すると共に裏面電極１２を接地し、かつ、各ゲート電極８ａ、８ｂへの電圧印加を止めてオフの状態にする。これにより、ｐ型ベース領域３に反転層が形成されなくなるため、ソース−ドレイン間に形成されたＦＷＤがダイオード動作を行う。   (3) When the FWD is operated as a diode, a positive voltage is applied to the front surface electrode 9, the back surface electrode 12 is grounded, and voltage application to the gate electrodes 8a and 8b is stopped to turn it off. . As a result, since the inversion layer is not formed in the p-type base region 3, the FWD formed between the source and the drain performs a diode operation.

このように、本実施形態のように構成される半導体装置では、縦型ＭＯＳＦＥＴをオンオフ状態に切り替えたり、ＦＷＤをダイオード動作させたりすることが可能となる。そして、このような構造の半導体装置を用いることにより、還流損失の低減とリカバリ損失の低減とを両立させるための制御を行う。   As described above, in the semiconductor device configured as in this embodiment, the vertical MOSFET can be switched to the on / off state, and the FWD can be operated as a diode. Then, by using the semiconductor device having such a structure, control for achieving both reduction in reflux loss and reduction in recovery loss is performed.

この制御方法について、本実施形態の半導体装置１００が適用される回路例を用いて説明する。図４は、本実施形態の半導体装置１００が適用されるインバータ回路の一例を示した回路図である。図５は、インバータ回路中での半導体装置１００の動作を示したタイミングチャートである。図６は、インバータ回路の動作説明図とその際の半導体装置１００内の状態を示した断面図であり、図５中の状態（１）〜（４）と対応している。   This control method will be described using a circuit example to which the semiconductor device 100 of this embodiment is applied. FIG. 4 is a circuit diagram showing an example of an inverter circuit to which the semiconductor device 100 of this embodiment is applied. FIG. 5 is a timing chart showing the operation of the semiconductor device 100 in the inverter circuit. FIG. 6 is an operation explanatory diagram of the inverter circuit and a sectional view showing the state in the semiconductor device 100 at that time, and corresponds to the states (1) to (4) in FIG.

本実施形態のように構成された半導体装置１００は、例えば図４に示すように二つ直列接続され、誘導負荷２０を駆動するためのハーフブリッジ回路に用いられる。そして、二つの半導体装置１００それぞれに備えられた縦型ＭＯＳＦＥＴのオンオフを切替えることにより、直流電源２１から誘導負荷２０に対して供給される電流の方向が切替えられるようにすることで誘導負荷２０を駆動する。以下の説明では、ハーフブリッジ回路を構成する二つの半導体装置１００のうちハイサイド側のものに備えられた縦型ＭＯＳＦＥＴをＭＯＳ１、ＦＷＤをＦＷＤ１、ローサイド側のものに備えられた縦型ＭＯＳＦＥＴをＭＯＳ２、ＦＷＤをＦＷＤ２と呼び、ＭＯＳ１がオンされている状態からオフに切替えられ、再びオン状態に切り替えられるときの制御方法を例に挙げて述べる。なお、図６中の半導体装置１００内の状態は、ローサイド側の半導体装置１００について図示してある。   For example, as shown in FIG. 4, two semiconductor devices 100 configured as in the present embodiment are connected in series, and are used in a half-bridge circuit for driving the inductive load 20. The direction of the current supplied from the DC power supply 21 to the inductive load 20 is switched by switching on / off of the vertical MOSFETs provided in the two semiconductor devices 100, thereby changing the inductive load 20. To drive. In the following description, the vertical MOSFET provided on the high side of the two semiconductor devices 100 constituting the half-bridge circuit is MOS1, FWD is FWD1, and the vertical MOSFET provided on the low side is MOS2. , FWD is called FWD2, and a control method when the MOS1 is switched from the on state to the off state and switched to the on state again will be described as an example. The state in the semiconductor device 100 in FIG. 6 is illustrated for the semiconductor device 100 on the low side.

まず、図５中の状態（１）として、ＭＯＳ１の駆動用ゲート電極８ａに対して正の電圧（＋Ｖ１）を印加し、ＭＯＳ２の駆動用ゲート電極８ａおよび各ＦＷＤ１、ＦＷＤ２のダイオード用ゲート電極８ｂにはゲート電圧を印加しない状態とする。このときには、ＭＯＳ１がオンとなり、電源２１からの供給に基づいて図６の矢印で示した経路で誘導負荷２０に対して電流が流される。そして、ＭＯＳ２のｐ型ボディ領域３ａとｎ-型ドリフト層２との間に形成されるＰＮ接合は、逆電圧状態となるため、図６中に示したように上記ＰＮ接合に空乏層が形成され、ソース−ドレイン間の電流は遮断される。 First, in the state (1) in FIG. 5, a positive voltage (+ V1) is applied to the driving gate electrode 8a of the MOS1, and the driving gate electrode 8a of the MOS2 and the gate electrode 8b of the diode of each of the FWD1 and FWD2 In this state, no gate voltage is applied. At this time, the MOS 1 is turned on, and a current flows to the inductive load 20 through the path indicated by the arrow in FIG. Since the PN junction formed between the p-type body region 3a of the MOS 2 and the n − -type drift layer 2 is in a reverse voltage state, a depletion layer is formed at the PN junction as shown in FIG. Thus, the current between the source and drain is cut off.

次に、図５中の状態（２）として、ＭＯＳ１の駆動用ゲート電極８ａに対する正の電圧の印加を停止してＭＯＳ１をオフにする。このとき、誘導負荷２０にはその前に流れていた電流を流し続けようとするため、図６中の矢印で示した経路、つまりＦＷＤ２を通過する経路で誘導電流が流れる。このため、誘導電流が流れることによる誘導負荷２０の両端の電位差に基づいてＦＷＤ２がオンし、ローサイド側の半導体装置１００内には、キャリア注入によるダイオード動作が行われ、電子と正孔が存在した状態となる。   Next, as a state (2) in FIG. 5, the application of the positive voltage to the driving gate electrode 8a of the MOS1 is stopped to turn off the MOS1. At this time, the inductive load 20 continues to flow the current that has flowed before it, so that the induced current flows through the path indicated by the arrow in FIG. 6, that is, the path passing through the FWD 2. For this reason, the FWD 2 is turned on based on the potential difference between both ends of the inductive load 20 due to the induced current flowing, and diode operation by carrier injection is performed in the semiconductor device 100 on the low side, and electrons and holes exist. It becomes a state.

このため、図５中の状態（３）として、ＭＯＳ１をオフしてから所定時間経過後、かつ、この後の図５中の状態（４）として再びＭＯＳ１がオンされる直前に、ＭＯＳ１、ＭＯＳ２をオフしたまま、ＦＷＤ２のダイオード用ゲート電極８ｂに対して正の電圧（＋Ｖ２）を印加する。すると、ＦＷＤ２のダイオード用ゲート電極８ｂの周辺にｐ型ベース領域３内の電子が引き寄せられ、トレンチ６の側面のうちダイオード用ゲート電極８ｂと対応する場所に反転層が形成される。このため、反転層を通じて電子が表面電極９に引き抜かれる。また、ホールも電子と再結合して容易に消滅させることができる。したがって、ＦＷＤ２へのキャリアの注入効率が低下し、リカバリ時の損失を低減することが可能となる。   Therefore, as the state (3) in FIG. 5, after a predetermined time has passed since the MOS1 was turned off, and immediately before the MOS1 is turned on again as the state (4) in FIG. A positive voltage (+ V2) is applied to the diode gate electrode 8b of the FWD2 while the switch is turned off. Then, electrons in the p-type base region 3 are attracted to the periphery of the diode gate electrode 8b of the FWD 2, and an inversion layer is formed at a location corresponding to the diode gate electrode 8b on the side surface of the trench 6. For this reason, electrons are extracted to the surface electrode 9 through the inversion layer. In addition, holes can be easily recombined with electrons and disappear. Accordingly, the efficiency of carrier injection into the FWD 2 is reduced, and the loss during recovery can be reduced.

以上説明したように、本実施形態の半導体装置１００は、同じ深さのトレンチ６を用いて縦型ＭＯＳＦＥＴを駆動するための駆動用ゲート電極８ａとＦＷＤ側に反転層を形成するためのダイオード用ゲート電極８ｂを形成するようにしている。そして、ダイオード用ゲート電極８ｂについては、ｐ型ボディ層３ａが形成されている領域に形成されるようにし、ダイオード用ゲート電極８ｂが配置されるトレンチ６ｂがｎ-型ドリフト層２まで達しない構造とされるようにしている。 As described above, the semiconductor device 100 according to the present embodiment uses the driving gate electrode 8a for driving the vertical MOSFET using the trench 6 having the same depth and the diode for forming the inversion layer on the FWD side. A gate electrode 8b is formed. The diode gate electrode 8b is formed in the region where the p-type body layer 3a is formed, and the trench 6b in which the diode gate electrode 8b is disposed does not reach the n − type drift layer 2. It is supposed to be.

このような構造の半導体装置１００を用いて、ＭＯＳ１がオフしてから再びオンに切替えられる直前に、ダイオード用ゲート電極８ｂに正の電圧を印加して反転層を形成することにより、キャリアの注入効率を低下させられる。したがって、異なる深さのトレンチゲートを必要としなくても、還流損失の低減とリカバリ損失の低減とを両立させることが可能となる。   Using the semiconductor device 100 having such a structure, just before the MOS 1 is turned off and then turned on again, a positive voltage is applied to the diode gate electrode 8b to form an inversion layer, thereby injecting carriers. Efficiency can be reduced. Therefore, it is possible to achieve both reduction in return loss and reduction in recovery loss without requiring trench gates having different depths.

また、このような構造の半導体装置１００は、基本的には従来の一般的な縦型ＭＯＳＦＥＴとＦＷＤとを１チップ化した半導体装置と同様の製造方法によって製造できるが、トレンチ６ａ、６ｂを同じ深さにしているため、これらを同一工程で形成できる。このため、半導体装置１００の製造工程の簡略化を図ることも可能となる。   The semiconductor device 100 having such a structure can be basically manufactured by the same manufacturing method as a conventional semiconductor device in which a general vertical MOSFET and FWD are integrated into one chip, but the trenches 6a and 6b are the same. Because of the depth, these can be formed in the same process. For this reason, it is possible to simplify the manufacturing process of the semiconductor device 100.

なお、ここでは、ＭＯＳ１の駆動用ゲート電極８ａに印加する電圧を＋Ｖ１、ＦＷＤ２のダイオード用ゲート電極８ｂに印加する電圧を＋Ｖ２として説明したが、これらＶ１、Ｖ２は同じ電圧であっても縦型ＭＯＳＦＥＴやＦＷＤの性能に応じた異なる電圧であっても構わない。また、図５に示したように、ＭＯＳ１を再びオンする期間とＦＷＤ２をオフする期間をオーバーラップさせているが、これについては必要に応じて設ければよく、オーバーラップしていなくても良い。   Here, the voltage applied to the driving gate electrode 8a of the MOS1 is described as + V1, and the voltage applied to the diode gate electrode 8b of the FWD2 is described as + V2. However, even if these V1 and V2 are the same voltage, they are vertical types. Different voltages according to the performance of the MOSFET or FWD may be used. In addition, as shown in FIG. 5, the period in which MOS1 is turned on again and the period in which FWD2 is turned off are overlapped. However, this may be provided as necessary and may not be overlapped. .

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してスーパージャンクション構造を適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by applying a super junction structure to the first embodiment, and is otherwise the same as that of the first embodiment. Therefore, only different parts from the first embodiment will be described.

図７は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。この図に示されるように、ｎ-型ドリフト層２に対してｐ型カラム３０を形成し、ｎ-型ドリフト層２のうちｐ型カラム３０によって挟まれた部分のｎ型カラム３１とｐ型カラム３０によるスーパージャンクション構造が構成されている。ｐ型カラム３０およびｎ型カラム３１は、紙面垂直方向を長手方向として延設され、交互に並べらることでストライプ状とされている。ｐ型カラム３０の形成位置は、ｐ型ボディ層３ａと一致させられている。 FIG. 7 is a cross-sectional view of the semiconductor device in which the vertical MOSFET and the FWD according to the present embodiment are formed. As shown in this figure, n - the p-type column 30 is formed with respect to type drift layer 2, n - n-type portion sandwiched by the p-type column 30 of the type drift layer 2 column 31 and p-type A super junction structure by the column 30 is configured. The p-type column 30 and the n-type column 31 are extended with the direction perpendicular to the paper surface as the longitudinal direction, and are arranged in stripes by being alternately arranged. The formation position of the p-type column 30 is matched with the p-type body layer 3a.

このように、半導体装置１００に対してスーパージャンクション構造を採用することもできる。このようなスーパージャンクション構造を採用することにより、所望の耐圧を得つつ、よりオン抵抗を低減することが可能となる。   As described above, a super junction structure may be employed for the semiconductor device 100. By adopting such a super junction structure, it is possible to further reduce the on-resistance while obtaining a desired breakdown voltage.

なお、本実施形態で説明したようなスーパージャンクション構造を採用する場合、ダイオード用ゲート電極８ｂの下方にｐ型カラム３０が形成されていれば、ダイオード用ゲート電極８ｂがｎ-型ドリフト層２に接しない構造とすることができる。このため、スーパージャンクション構造を採用する場合には、ｐ型ボディ層３ａを無くしたとしても、ダイオード用ゲート電極８ｂに正の電圧を印加して反転層を形成することにより、キャリアの注入効率を低下させられる。したがって、上記各実施形態と同様、異なる深さのトレンチゲートを必要としなくても、還流損失の低減とリカバリ損失の低減とを両立させることが可能となる。 When the super junction structure as described in the present embodiment is employed, if the p-type column 30 is formed below the diode gate electrode 8b, the diode gate electrode 8b becomes the n − type drift layer 2. It can be set as the structure which does not touch. Therefore, when the super junction structure is adopted, even if the p-type body layer 3a is eliminated, the carrier injection efficiency is improved by applying a positive voltage to the diode gate electrode 8b to form the inversion layer. Reduced. Therefore, similarly to the above-described embodiments, it is possible to achieve both reduction in return loss and reduction in recovery loss without requiring trench gates having different depths.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置１００も、第１実施形態に対してスーパージャンクション構造を適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. The semiconductor device 100 of the present embodiment also applies a super junction structure to the first embodiment and is otherwise the same as the first embodiment, so only the parts different from the first embodiment will be described. .

図８は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置１００の断面図である。この図に示されるように、本実施形態も、ｎ型カラム３１とｐ型カラム３０によるスーパージャンクション構造を備えた構造とされている。ただし、ｐ型カラム３１の形成位置をｐ型ボディ層３ａの形成位置と一致させず、ｐ型ボディ層３ａと形成位置が一致させられたゲート電極８の両隣のゲート電極８の形成位置と一致させるようにしている。   FIG. 8 is a cross-sectional view of the semiconductor device 100 in which the vertical MOSFET and the FWD according to the present embodiment are formed. As shown in this figure, the present embodiment also has a structure having a super junction structure with an n-type column 31 and a p-type column 30. However, the formation position of the p-type column 31 does not coincide with the formation position of the p-type body layer 3a, but coincides with the formation position of the gate electrode 8 adjacent to the gate electrode 8 whose formation position coincides with the p-type body layer 3a. I try to let them.

このような構造の半導体装置１００の場合、ゲート電極８のうちｐ型ボディ層３ａやｐ型カラム３０と形成位置が一致させられているものがダイオード用ゲート電極８となり、ｐ型ボディ層３ａやｐ型カラム３０が形成されていない位置に形成されたものが駆動用ゲート電極８ａとなる。そして、半導体装置１００のうち、ダイオード用ゲート電極８ｂが形成された部分がＦＷＤとして機能し、駆動用ゲート電極８ａが形成された部分が縦型ＭＯＳＦＥＴとして機能させられる。   In the case of the semiconductor device 100 having such a structure, the gate electrode 8 whose formation position coincides with the p-type body layer 3a and the p-type column 30 is the diode gate electrode 8, and the p-type body layer 3a and What is formed at a position where the p-type column 30 is not formed becomes the driving gate electrode 8a. In the semiconductor device 100, the portion where the diode gate electrode 8b is formed functions as FWD, and the portion where the drive gate electrode 8a is formed functions as vertical MOSFET.

このように、ダイオード用ゲート電極８ｂをｐ型ボディ層３ａやｐ型カラム３０の双方に対応して形成することもできる。このようにした場合、駆動用ゲート電極８ａとダイオード用ゲート電極８ｂの形成割合が１：１とならないが、この形成割合については任意に設定することが出来る値であるため、特に問題はない。   Thus, the diode gate electrode 8b can be formed corresponding to both the p-type body layer 3a and the p-type column 30. In this case, the formation ratio of the drive gate electrode 8a and the diode gate electrode 8b does not become 1: 1, but this formation ratio is a value that can be arbitrarily set, so that there is no particular problem.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置１００は、第１実施形態で説明した縦型ＭＯＳＦＥＴに変えて縦型ＩＧＢＴを備えたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. The semiconductor device 100 according to the present embodiment includes a vertical IGBT instead of the vertical MOSFET described in the first embodiment, and is otherwise similar to the first embodiment. Only the different parts will be described.

図９は、本実施形態にかかる縦型ＩＧＢＴおよびＦＷＤを形成した半導体装置１００の断面図である。この図に示されるように、本実施形態では、第１実施形態で説明したｎ+型基板１に代えて、ｎ-型ドリフト層２の裏面側にコレクタ領域に相当するｐ+型不純物層（第２導電型半導体層）４１とカソード領域に相当するｎ+型不純物層（第１導電型半導体層）４２とが備えられている。このように構成される本実施形態の半導体装置１００は、ｎ+型不純物領域４がエミッタ領域としての役割を果たし、縦型ＩＧＢＴとＦＷＤとが並列接続された構造となる。 FIG. 9 is a cross-sectional view of the semiconductor device 100 in which the vertical IGBT and FWD according to the present embodiment are formed. As shown in this figure, in this embodiment, instead of the n + type substrate 1 described in the first embodiment, a p + type impurity layer (corresponding to a collector region) on the back side of the n − type drift layer 2 ( A second conductivity type semiconductor layer) 41 and an n + type impurity layer (first conductivity type semiconductor layer) 42 corresponding to the cathode region are provided. The semiconductor device 100 of this embodiment configured as described above has a structure in which the n + -type impurity region 4 serves as an emitter region, and the vertical IGBT and the FWD are connected in parallel.

このようなに、半導体装置１００を縦型ＩＧＢＴとＦＷＤとを備える構造としても、ｐ型ボディ層３ａと対応する位置にダイオード用ゲート電極８ｂを形成し、ｎ-型ドリフト層２にトレンチ６ｂが接しないような構造とすることで、第１実施形態と同様の効果を得ることができる。 As described above, even if the semiconductor device 100 has a structure including the vertical IGBT and the FWD, the diode gate electrode 8b is formed at a position corresponding to the p-type body layer 3a, and the trench 6b is formed in the n − -type drift layer 2. By adopting a structure that does not contact, the same effect as the first embodiment can be obtained.

（他の実施形態）
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴや縦型ＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴや縦型ＩＧＢＴに対しても本発明を適用することができる。 (Other embodiments)
In each of the above embodiments, an n-channel type vertical MOSFET or vertical IGBT in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. The present invention can also be applied to a p-channel type vertical MOSFET or a vertical IGBT whose type is inverted.

また、上記各実施形態で説明した半導体装置１００の詳細構造については、適宜設計変更可能である。例えば、上記第１実施形態で説明したように、駆動用ゲートパッド１１ａとダイオード用ゲートパッド１１ｂとをチップの１つの角部に並べて配置した構造とした。しかしながら、このようなレイアウトも単なる一例を示したにすぎず、例えば図１０に示す上面レイアウト図のように、駆動用ゲートパッド１１ａとダイオード用ゲートパッド１１ｂとをチップの対角の位置にそれぞれ配置するようなレイアウトとしても良い。   Further, the design of the detailed structure of the semiconductor device 100 described in each of the above embodiments can be changed as appropriate. For example, as described in the first embodiment, the driving gate pad 11a and the diode gate pad 11b are arranged side by side at one corner of the chip. However, such a layout is merely an example, and a driving gate pad 11a and a diode gate pad 11b are arranged at diagonal positions of the chip, for example, as shown in the top layout diagram of FIG. It is good also as a layout to do.

さらに、ダイオード用ゲート電極８ｂにて反転層を形成するときの閾値の方が駆動用ゲート電極８ａにて反転層を形成するときの閾値よりも低くなるようにすることもできる。このようにすれば、ダイオード用ゲート電極８ｂの近傍により多くの反転層を形成し易くできるため、キャリア引抜きが容易に行えるようにできる。また、各ゲート電極８に対して電圧を印加するためのゲート駆動回路側に関しても、ダイオード用ゲート電極８ｂへの印加電圧を小さく出来ることから、回路負担を低減することが可能となる。   Furthermore, the threshold when the inversion layer is formed by the diode gate electrode 8b can be made lower than the threshold when the inversion layer is formed by the driving gate electrode 8a. This makes it easier to form more inversion layers in the vicinity of the diode gate electrode 8b, so that carrier extraction can be easily performed. Further, on the gate drive circuit side for applying a voltage to each gate electrode 8, the applied voltage to the diode gate electrode 8b can be reduced, so that the circuit burden can be reduced.

１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
３ａ ｐ型ボディ層
４ ｎ+型不純物領域
５ ｐ+型コンタクト領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
８ａ 駆動用ゲート電極
８ｂ ダイオード用ゲート電極
９ 表面電極
１０ａ 駆動用ゲート配線
１０ｂ ダイオード用ゲート配線
１２ 裏面電極 1 n + type substrate 2 n − type drift layer 3 p type base region 3a p type body layer 4 n + type impurity region 5 p + type contact region 6 trench 7 gate insulating film 8 gate electrode 8a driving gate electrode 8b for diode Gate electrode 9 Surface electrode 10a Gate wiring for driving 10b Gate wiring for diode 12 Back electrode

Claims (8)

第１導電型半導体層（１、４２）と、
前記第１導電型半導体層（１、４２）が一面側に配置され、前記第１導電型半導体層（１、４２）よりも低不純物濃度とされた第１導電型のドリフト層（２）と、
前記ドリフト層（２）のうち前記第１導電型半導体層（１、４２）が形成された一面の反対側となる他面に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型不純物領域（４）と、
前記ベース領域（３）の表面から形成され、前記第１導電型不純物領域（４）および前記ベース領域（３）が両側に配置されるように形成される一方向を長手方向とするトレンチ（６）と、
前記トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
前記第１導電型不純物領域（４）および前記ベース領域（３）に電気的に接続された表面電極（９）と、
前記第１導電型半導体層（１、４２）のうち前記ドリフト層（２）とは反対側の面となる裏面側に形成された裏面電極（１２）とを備え、
前記ゲート電極（８）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転層を形成し、前記第１導電型不純物領域（４）および前記ドリフト層（２）を介して、前記表面電極（９）および前記裏面電極（１２）の間に電流を流す反転型の縦型半導体スイッチング素子と、前記ベース領域（３）と前記ドリフト層（２）との間に形成されるＰＮ接合にてダイオード動作を行わせるフリーホイールダイオードとが１チップ化された半導体装置であって、
前記ベース領域（３）よりも深い位置に形成された第２導電型不純物層（３ａ、３０）を備え、
前記ゲート電極（８）は、前記トレンチ（６）のうち前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に達する第１トレンチ（６ａ）に配置された、前記縦型半導体スイッチング素子を駆動するための駆動用ゲート電極（８ａ）と、前記トレンチ（６）のうち、前記第１トレンチ（６ａ）と同じ深さで形成されると共に前記第２導電型不純物層（３ａ、３０）の形成位置に形成され、かつ、前記第２導電型不純物層（３ａ、３０）よりも浅い第２トレンチ（６ｂ）に配置され、前記フリーホイールダイオードが形成された位置において前記ベース領域（３）に反転層を形成するためのダイオード用ゲート電極（８ｂ）と、を備え、前記駆動用ゲート電極（８ａ）と前記ダイオード用ゲート電極（８ｂ）はそれぞれ独立して電圧印加がなされる構成とされていることを特徴とする半導体装置。 A first conductivity type semiconductor layer (1, 42);
A first conductivity type drift layer (2) in which the first conductivity type semiconductor layer (1, 42) is disposed on one side and has a lower impurity concentration than the first conductivity type semiconductor layer (1, 42); ,
A second conductivity type base region (3) formed on the other surface of the drift layer (2) opposite to the one surface on which the first conductivity semiconductor layer (1, 42) is formed;
A first conductivity type impurity region (4) formed on the base region (3) and having a higher concentration than the drift layer (2);
A trench (6) formed from the surface of the base region (3) and having a longitudinal direction as one direction formed so that the first conductivity type impurity region (4) and the base region (3) are disposed on both sides. )When,
A gate insulating film (7) formed on the surface of the trench (6);
A gate electrode (8) formed on the gate insulating film (7) in the trench (6);
A surface electrode (9) electrically connected to the first conductivity type impurity region (4) and the base region (3);
A back electrode (12) formed on the back side of the first conductivity type semiconductor layer (1, 42) on the side opposite to the drift layer (2);
By controlling the voltage applied to the gate electrode (8), an inversion layer is formed on the surface of the base region (3) located on the side surface of the trench (6), and the first conductivity type impurity region (4 ) And the drift layer (2), an inversion type vertical semiconductor switching element for passing a current between the front electrode (9) and the back electrode (12), the base region (3), and the drift A free wheel diode that performs a diode operation at a PN junction formed between the layer (2) and a single-chip semiconductor device,
A second conductivity type impurity layer (3a, 30) formed deeper than the base region (3);
The vertical semiconductor, wherein the gate electrode (8) is disposed in a first trench (6a) deeper than the base region (3) and reaching the drift layer (2) in the trench (6). Of the driving gate electrode (8a) for driving the switching element and the trench (6), the second conductive impurity layer (3a, 30) and disposed in the second trench (6b) shallower than the second conductivity type impurity layer (3a, 30), and the base region (30) is formed at the position where the free wheel diode is formed. a diode gate electrode for forming an inversion layer in 3) (8b), provided with, each of the driving gate electrode (8a) and the diode gate electrode (8b) are independently of voltage Wherein a being configured to pressurization is performed. 前記第２導電型不純物層は、前記ベース領域（３）の下方まで形成された第２導電型のボディ層（３ａ）であることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the second conductivity type impurity layer is a second conductivity type body layer (3 a) formed down to the base region (3). 3. 前記駆動用ゲート電極（８ａ）と前記ダイオード用ゲート電極（８ｂ）は、同方向を長手方向として所定の形成割合でストライプ状に配置されていることを特徴とする請求項１または２に記載の半導体装置。   3. The drive gate electrode (8 a) and the diode gate electrode (8 b) are arranged in stripes at a predetermined formation rate with the same direction as the longitudinal direction. 4. Semiconductor device. 前記駆動用ゲート電極（８ａ）に接続される駆動用ゲート配線（１０ａ）と、前記ダイオード用ゲート電極（８ｂ）に接続されるダイオード用ゲート配線（１０ｂ）とが備えられ、
前記駆動用ゲート配線（１０ａ）は、前記駆動用ゲート電極（８ａ）のうち前記長手方向の一端から引き出されており、
前記ダイオード用ゲート配線（１０ｂ）は、前記ダイオード用ゲート電極（８ｂ）のうち前記長手方向の他端から引き出されていることを特徴とする請求項３に記載の半導体装置。 A driving gate line (10a) connected to the driving gate electrode (8a) and a diode gate line (10b) connected to the diode gate electrode (8b);
The drive gate wiring (10a) is drawn from one end in the longitudinal direction of the drive gate electrode (8a),
4. The semiconductor device according to claim 3, wherein the diode gate wiring (10b) is led out from the other end in the longitudinal direction of the diode gate electrode (8b). 前記駆動用ゲート電極（８ａ）への電圧印加によって反転層を形成するときの閾値に比べて、前記ダイオード用ゲート電極（８ｂ）への電圧印加によって反転層を形成するときの閾値の方が低く設定されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。   The threshold value when forming the inversion layer by applying voltage to the diode gate electrode (8b) is lower than the threshold value when forming the inversion layer by applying voltage to the driving gate electrode (8a). The semiconductor device according to claim 1, wherein the semiconductor device is set. 前記縦型半導体スイッチング素子は、前記第１導電型不純物領域（４）をソース領域、前記表面電極（９）をソース電極、前記裏面電極（１２）をドレイン電極とする縦型ＭＯＳＦＥＴであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。   The vertical semiconductor switching element is a vertical MOSFET having the first conductivity type impurity region (4) as a source region, the surface electrode (9) as a source electrode, and the back electrode (12) as a drain electrode. 6. The semiconductor device according to claim 1, wherein the semiconductor device is characterized in that: 前記ドリフト層（２）のうち前記第１導電型半導体層（４２）が形成された面には第２導電型半導体層（４１）が形成され、
前記縦型半導体スイッチング素子は、前記第１導電型不純物領域（４）をエミッタ領域、前記第１導電型半導体層（４２）をカソード領域、前記第２導電型半導体層（４１）をコレクタ領域、前記表面電極（９）をエミッタ電極、前記裏面電極（１２）をコレクタ電極とする縦型ＩＧＢＴであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。 A second conductivity type semiconductor layer (41) is formed on a surface of the drift layer (2) where the first conductivity type semiconductor layer (42) is formed,
In the vertical semiconductor switching element, the first conductivity type impurity region (4) is an emitter region, the first conductivity type semiconductor layer (42) is a cathode region, the second conductivity type semiconductor layer (41) is a collector region, 6. The semiconductor device according to claim 1, wherein the semiconductor device is a vertical IGBT having the front electrode (9) as an emitter electrode and the back electrode (12) as a collector electrode. 請求項１ないし７のいずれか１つに記載の半導体装置が２つ直列接続されていると共に、２つの前記半導体装置の接続点に誘導負荷（２０）が接続されてなる半導体装置の制御方法であって、
ハイサイド側に配置される前記半導体装置に備えられた前記縦型半導体スイッチング素子がオフ状態、かつ、ローサイド側に配置される前記半導体装置に備えられた前記フリーホイールダイオードがダイオード動作状態より、前記ハイサイド側に配置される前記半導体装置に備えられた前記縦型半導体スイッチング素子がオン状態、かつ、ローサイド側に配置される前記半導体装置に備えられた前記フリーホイールダイオードがオフ動作状態に切り替えられる際に、
前記ハイサイド側の前記半導体装置に備えられた前記縦型半導体スイッチング素子をオフ状態からオン状態に切り替える前に、前記ローサイド側の前記半導体装置に備えられた前記ダイオード用ゲート電極（８ｂ）に対してゲート電圧を印加することにより、前記ダイオード用ゲート電極（８ｂ）が配置される前記第２トレンチ（６ｂ）の側面に位置する前記ベース領域（３）に対して反転層を形成することを特徴とする半導体装置の制御方法。 A method of controlling a semiconductor device comprising: two semiconductor devices according to claim 1 connected in series; and an inductive load (20) connected to a connection point of the two semiconductor devices. There,
The vertical semiconductor switching element provided in the semiconductor device disposed on the high side is in an off state, and the free wheel diode provided in the semiconductor device disposed on the low side is in a diode operating state, The vertical semiconductor switching element provided in the semiconductor device arranged on the high side is turned on, and the free wheel diode provided in the semiconductor device arranged on the low side is switched to the off operation state. When
Before switching the vertical semiconductor switching element provided in the semiconductor device on the high side from the OFF state to the ON state, the diode gate electrode (8b) provided in the semiconductor device on the low side is used. By applying a gate voltage, an inversion layer is formed on the base region (3) located on the side surface of the second trench (6b) in which the diode gate electrode (8b) is disposed. A method for controlling a semiconductor device.
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