JP5223235B2 - Semiconductor device - Google Patents

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Description

本発明は、ＦＷＤ（フリーホイールダイオード）を内蔵したＩＧＢＴを備えてなる半導体装置に関する。   The present invention relates to a semiconductor device including an IGBT having a built-in FWD (free wheel diode).

従来より、ＦＷＤをＩＧＢＴに内蔵したＦＷＤ内蔵ＩＧＢＴが知られている。当該ＦＷＤ内蔵ＩＧＢＴは、高性能ＩＧＢＴに高性能ＦＷＤを組み合わせた構造である。図５は、従来のＦＷＤ内蔵型ＩＧＢＴの概略断面図である。この図に示されるように、ＦＷＤ内蔵型ＩＧＢＴは、ＩＧＢＴ部３０、ランナー部３１、ＦＷＤ部３２を備えて構成されている。これら各部は、Ｎ型シリコン基板４１上に形成されたＮ−型ドリフト層４２の表層部にそれぞれ設けられている。このＮ型シリコン基板４１の裏面にはＩＧＢＴ部３０およびランナー部３１に対応する領域にＰ＋型領域４３が形成されており、ＦＷＤ部３２に対応する領域にＮ＋型領域４４が形成されている。これらＰ＋型領域４３、Ｎ＋型領域４４は例えばコレクタ接地とされている。   Conventionally, an FWD built-in IGBT in which an FWD is built in an IGBT is known. The FWD built-in IGBT has a structure in which a high-performance IGBT is combined with a high-performance IGBT. FIG. 5 is a schematic cross-sectional view of a conventional FWD built-in IGBT. As shown in this figure, the FWD built-in IGBT includes an IGBT part 30, a runner part 31, and an FWD part 32. Each of these parts is provided in the surface layer part of the N − type drift layer 42 formed on the N type silicon substrate 41. On the back surface of the N-type silicon substrate 41, a P + type region 43 is formed in a region corresponding to the IGBT portion 30 and the runner portion 31, and an N + type region 44 is formed in a region corresponding to the FWD portion 32. These P + type region 43 and N + type region 44 are, for example, collector grounded.

ＩＧＢＴ部３０では、Ｎ−型ドリフト層４２の表層部にＰ型ベース領域４５が形成されており、当該Ｐ型ベース領域４５の表層部にＮ＋型ソース領域４６が形成されている。そして、Ｎ＋型ソース領域４６およびＰ型ベース領域４５を貫通してＮ−型ドリフト層４２に達するトレンチ４７が形成されており、このトレンチ４７内にゲート絶縁膜４８およびゲート電極４９が形成され、トレンチゲート構造が構成されている。そして、ゲート電極４９上を含み、Ｎ＋型ソース領域４６の上に層間絶縁膜５０が形成されている。   In the IGBT portion 30, a P-type base region 45 is formed in the surface layer portion of the N − -type drift layer 42, and an N + -type source region 46 is formed in the surface layer portion of the P-type base region 45. A trench 47 that penetrates the N + type source region 46 and the P type base region 45 and reaches the N− type drift layer 42 is formed, and a gate insulating film 48 and a gate electrode 49 are formed in the trench 47, A trench gate structure is formed. An interlayer insulating film 50 is formed on the N + type source region 46 including the gate electrode 49.

ランナー部３１では、Ｎ−型ドリフト層４２の表層部に、当該Ｎ−型ドリフト層４２を貫通するＰ型拡散領域５１が形成されている。そして、このＰ型拡散領域５１上にＳｉＯ２からなる層間絶縁膜５２が形成されており、この層間絶縁膜５２上に例えばＳｉＯ２からなる層間絶縁膜５３が形成されている。また、ＦＷＤ部３２では、Ｎ−型ドリフト層４２の表層部にＩＧＢＴ部３０と同様のトレンチゲート構造が形成され、Ｎ型シリコン基板４１の裏面にＮ＋型領域４４が形成されている。 In the runner portion 31, a P-type diffusion region 51 that penetrates the N − -type drift layer 42 is formed in the surface layer portion of the N − -type drift layer 42. An interlayer insulating film 52 made of SiO 2 is formed on the P-type diffusion region 51, and an interlayer insulating film 53 made of, for example, SiO 2 is formed on the interlayer insulating film 52. In the FWD portion 32, a trench gate structure similar to that of the IGBT portion 30 is formed in the surface layer portion of the N− type drift layer 42, and an N + type region 44 is formed on the back surface of the N type silicon substrate 41.

そして、各部にわたってＮ型シリコン基板４１の表面側にＡｌで形成されたエミッタ電極５４が形成されている。当該エミッタ電極５４は、ＩＧＢＴ部３０ではＮ＋型ソース領域４６にコンタクトされており、ランナー部３１ではＰ型拡散領域５１にコンタクトされている。また、ＦＷＤ部３２では、エミッタ電極５４はＰ型ベース領域４５とコンタクトされ、アノード電極として機能するようになっている。   An emitter electrode 54 made of Al is formed on the surface side of the N-type silicon substrate 41 over each part. The emitter electrode 54 is in contact with the N + type source region 46 in the IGBT portion 30, and is in contact with the P type diffusion region 51 in the runner portion 31. In the FWD portion 32, the emitter electrode 54 is in contact with the P-type base region 45 and functions as an anode electrode.

このように、ＦＷＤをＩＧＢＴに内蔵した半導体装置では、ＩＧＢＴとＦＷＤに加えてランナー部３１のような素子周辺領域が存在する。この素子周辺領域は、通常Ｎ型シリコン基板４１の場合、Ｐ型拡散領域５１が各領域を電気的に分離するものとして機能するようになっている。このＰ型拡散領域５１の耐圧は、素子耐圧と同等以上となるように、動作時に不安定動作（寄生動作）しないように、上述のようにエミッタ接地とされている。   As described above, in the semiconductor device in which the FWD is built in the IGBT, there is an element peripheral region such as the runner portion 31 in addition to the IGBT and the FWD. In the case of the N-type silicon substrate 41, this element peripheral region normally functions as a P-type diffusion region 51 that electrically separates the regions. The P-type diffusion region 51 is grounded as described above so as not to be unstable (parasitic operation) during operation so that the breakdown voltage is equal to or higher than the element breakdown voltage.

しかしながら、上記従来の構造では、素子周辺領域としてのランナー部３１はダイオード構造となっており、高注入型のダイオードとなる。したがって、内蔵されるダイオードを高性能構造にしたとしても、周辺領域の寄生ダイオードの性能が悪いために、ランナー部３１でのダイオード構造で半導体装置の特性が決まってしまう。そのため、ダイオードリカバリ時にこの箇所に電流集中が起こりやすく、素子破壊し易いという問題が生じる。   However, in the conventional structure described above, the runner portion 31 as the element peripheral region has a diode structure, which is a high injection type diode. Therefore, even if the built-in diode has a high performance structure, the performance of the parasitic diode in the peripheral region is poor, and the diode structure at the runner portion 31 determines the characteristics of the semiconductor device. For this reason, there is a problem that current concentration tends to occur at this point during diode recovery, and the element is easily destroyed.

本発明は、上記点に鑑み、ＦＷＤ内蔵ＩＧＢＴにおいて、ＦＷＤおよびＩＧＢＴ以外の素子周辺領域の寄生ダイオード動作を抑制することにより、ダイオード動作時のリカバリ特性を改善し、破壊しにくい半導体装置を提供することを目的とする。   In view of the above points, the present invention provides a semiconductor device that improves recovery characteristics during diode operation and is less likely to be destroyed by suppressing parasitic diode operation in an element peripheral region other than FWD and IGBT in an FWD built-in IGBT. For the purpose.

上記目的を達成するため、本発明の第１の特徴では、素子周辺部（２）は、第１導電型半導体基板（１０、１１）の表層部に形成された第２導電型拡散層（２０）と、第２導電型拡散層（２０）を貫通して第１導電型半導体基板（１０、１１）に達する複数の第２トレンチ（２１）と、当該第２トレンチ（２１）の壁面および素子周辺部（２）における第１導電型半導体基板（１０、１１）の表面に一体的に形成された酸化膜（２２）と、酸化膜（２２）上に形成され、ＩＧＢＴ部（１）における第１ゲート電極（１８）と接続されて同電位とされる第２ゲート電極（２３）と、第２ゲート電極（２３）を覆うように形成された第２層間絶縁膜（２４）とを備え、第２トレンチ（２１）間に配置された第２導電型拡散層（２０）は、少なくとも素子周辺部（２）においては、第２トレンチ（２１）および第２層間絶縁膜（２４）によって第１電極（２５）と絶縁されていることを特徴とする。 In order to achieve the above object, according to the first feature of the present invention, the element peripheral portion (2) is a second conductivity type diffusion layer (20) formed in the surface layer portion of the first conductivity type semiconductor substrate (10, 11). ), A plurality of second trenches (21) reaching the first conductivity type semiconductor substrate (10, 11) through the second conductivity type diffusion layer (20), and the wall surfaces and elements of the second trench (21) An oxide film (22) integrally formed on the surface of the first conductivity type semiconductor substrate (10, 11) in the peripheral portion (2), and an oxide film (22) formed on the oxide film (22) . A second gate electrode (23) connected to one gate electrode (18) and having the same potential; and a second interlayer insulating film (24) formed to cover the second gate electrode (23), second conductivity type diffusion layer disposed between the second trench (21) (20) is less when the In the element peripheral portion (2), characterized in that it is insulated from the first electrode (25) by a second trench (21) and the second interlayer insulating film (24).

これにより、素子周辺部（２）では寄生ダイオード構造が形成されず、素子周辺部（２）が寄生ダイオードとして動作しないので、ダイオードリカバリ特性を良好とすることができ、電流集中が無くなって素子破壊しにくい半導体装置を提供することができる。また、素子周辺部（２）に複数の第２トレンチ（２１）を設けることで、電界緩和効果によって耐圧を確保することができる。   As a result, a parasitic diode structure is not formed in the element peripheral part (2), and the element peripheral part (2) does not operate as a parasitic diode, so that the diode recovery characteristic can be improved, current concentration is eliminated, and the element is destroyed. It is possible to provide a semiconductor device that is difficult to perform. In addition, by providing a plurality of second trenches (21) in the element peripheral part (2), a withstand voltage can be ensured by the electric field relaxation effect.

本発明の第２の特徴では、素子周辺部（２）は、第１導電型半導体基板（１０、１１）の表層部に形成された複数の第２トレンチ（２１）と、当該第２トレンチ（２１）の壁面および素子周辺部（２）における第１導電型半導体基板（１０、１１）の表面に一体的に形成された酸化膜（２２）と、酸化膜（２２）上に形成され、ＩＧＢＴ部（１）における第１ゲート電極（１８）と接続されて同電位とされる第２ゲート電極（２３）と、第２ゲート電極（２３）を覆うように形成された第２層間絶縁膜（２４）とを備え、第２トレンチ（２１）間に配置された第１導電型半導体基板（１０、１１）の一部は、第２トレンチ（２１）および第２層間絶縁膜（２４）によって第１電極（２５）と絶縁されていることを特徴とする。 In the second feature of the present invention, the element peripheral portion (2) includes a plurality of second trenches (21) formed in a surface layer portion of the first conductivity type semiconductor substrate (10, 11), and the second trench ( wall and the element peripheral portion 21) and (oxide film which is integrally formed on the surface of the first conductivity type semiconductor substrate in 2) (10, 11) (22), is formed on the oxide film (22), IGBT A second gate electrode (23) connected to the first gate electrode (18) in the section (1) and having the same potential, and a second interlayer insulating film (covering the second gate electrode (23)) 24), and part of the first conductive semiconductor substrate (10, 11) disposed between the second trenches (21) is formed by the second trench (21) and the second interlayer insulating film (24). It is characterized by being insulated from one electrode (25).

このように、上記のように素子周辺部（２）に第２導電型拡散層（２０）を設けない構成としても、素子周辺部（２）における第１導電型半導体基板（１０、１１）が第１電極（２５）と絶縁された状態とすることができ、素子周辺部（２）が寄生ダイオードとして動作しないようにすることができる。これにより、上記と同様の効果を得ることができる。   As described above, even if the second conductive type diffusion layer (20) is not provided in the element peripheral part (2) as described above, the first conductive type semiconductor substrate (10, 11) in the element peripheral part (2) is provided. It can be in a state of being insulated from the first electrode (25), and the element peripheral portion (2) can be prevented from operating as a parasitic diode. Thereby, the effect similar to the above can be acquired.

また、素子周辺部（２）における複数の第２トレンチ（２１）の深さおよび間隔は、ＩＧＢＴ部（１）における複数の第１トレンチ（１６）の深さおよび間隔と同じになっていることが好ましい。   Further, the depth and interval of the plurality of second trenches (21) in the element peripheral portion (2) are the same as the depth and interval of the plurality of first trenches (16) in the IGBT portion (1). Is preferred.

これにより、ＩＧＢＴ部（１）と素子周辺部（２）との耐圧を同一にすることができ、耐圧低下のない半導体装置を提供することができる。   Thereby, the breakdown voltage of the IGBT part (1) and the element peripheral part (2) can be made the same, and a semiconductor device without a breakdown voltage reduction can be provided.

さらに、第１トレンチ（１６）および第２トレンチ（２１）の間隔は、それぞれ４μｍ以下とすることができる。これにより、良好な耐圧を得ることができる（図３参照）。   Furthermore, the distance between the first trench (16) and the second trench (21) can be 4 μm or less, respectively. As a result, a good breakdown voltage can be obtained (see FIG. 3).

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. Further, the N type, N− type, and N + type shown in the following embodiments correspond to the first conductivity type of the present invention, and the P type and P + type correspond to the second conductivity type of the present invention.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、フリーホイールダイオード（フライホイールダイオード）、ダイオードを内蔵した電力用素子、ダイオード内蔵型ＩＧＢＴに適用することができるものである。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The semiconductor device shown in the present embodiment can be applied to a free wheel diode (flywheel diode), a power element incorporating a diode, and a diode built-in IGBT.

図１は、本発明の第１実施形態に係る半導体装置の概略断面図である。この図に示されるように、ＦＷＤ内蔵型ＩＧＢＴは、ＩＧＢＴ部１、ランナー部２、ＦＷＤ部３を備えて構成されている。これらは、Ｎ型シリコン基板１０上に形成されたＮ−型ドリフト層１１の表層部にそれぞれ設けられている。また、Ｎ型シリコン基板１０の裏面にはＩＧＢＴ部１およびランナー部２に対応する領域にＰ＋型領域１２が形成されており、ＦＷＤ部３に対応する領域にＮ＋型領域１３が形成されている。本実施形態ではＰ＋型領域１２およびＮ＋型領域１３はコレクタ接地されている。   FIG. 1 is a schematic cross-sectional view of a semiconductor device according to the first embodiment of the present invention. As shown in this figure, the FWD built-in IGBT is configured to include an IGBT part 1, a runner part 2, and an FWD part 3. These are respectively provided in the surface layer portion of the N − type drift layer 11 formed on the N type silicon substrate 10. Further, on the back surface of the N-type silicon substrate 10, a P + type region 12 is formed in a region corresponding to the IGBT portion 1 and the runner portion 2, and an N + type region 13 is formed in a region corresponding to the FWD portion 3. . In the present embodiment, the P + type region 12 and the N + type region 13 are grounded at the collector.

ＩＧＢＴ部１では、Ｎ−型ドリフト層１１の表層部に、チャネル領域を設定するＰ型ベース領域１４が形成されている。このＰ型ベース領域１４の表層部にはＮ＋型ソース領域１５が形成されている。以下では、Ｎ型シリコン基板１０、Ｎ−型ドリフト層１１によって構成される基板を半導体基板という。なお、当該半導体基板は、本発明の第１導電型半導体基板に相当する。   In the IGBT portion 1, a P-type base region 14 that sets a channel region is formed in the surface layer portion of the N − -type drift layer 11. An N + type source region 15 is formed in the surface layer portion of the P type base region 14. Hereinafter, a substrate constituted by the N-type silicon substrate 10 and the N-type drift layer 11 is referred to as a semiconductor substrate. The semiconductor substrate corresponds to the first conductivity type semiconductor substrate of the present invention.

また、半導体基板には、Ｎ＋型ソース領域１５およびＰ型ベース領域１４を貫通してＮ−型ドリフト層１１に達するようにトレンチ１６が形成されている。そして、このトレンチ１６の内壁にＳｉＯ２で構成されたゲート絶縁膜１７とＰｏｌｙＳｉで構成されたゲート電極１８とが順に形成され、これらトレンチ１６、ゲート絶縁膜１７、ゲート電極１８からなるトレンチゲート構造が構成されている。本実施形態では、ＩＧＢＴ部１におけるトレンチ１６の間隔は例えば４μｍ以下になっている。さらに、ゲート電極１８上を含み、Ｎ＋型ソース領域１５の上にはＢＰＳＧ等からなる層間絶縁膜１９が形成されている。 Further, a trench 16 is formed in the semiconductor substrate so as to penetrate the N + type source region 15 and the P type base region 14 and reach the N − type drift layer 11. A gate insulating film 17 made of SiO 2 and a gate electrode 18 made of PolySi are sequentially formed on the inner wall of the trench 16, and a trench gate structure comprising the trench 16, the gate insulating film 17, and the gate electrode 18 is formed. Is configured. In the present embodiment, the interval between the trenches 16 in the IGBT portion 1 is, for example, 4 μm or less. Further, an interlayer insulating film 19 made of BPSG or the like is formed on the N + type source region 15 including the gate electrode 18.

なお、ＩＧＢＴ部１に設けられるトレンチ１６、ゲート電極１８、層間絶縁膜１９は、それぞれ本発明の第１トレンチ、第１ゲート電極、第１層間絶縁膜に相当する。   Note that the trench 16, the gate electrode 18, and the interlayer insulating film 19 provided in the IGBT portion 1 correspond to the first trench, the first gate electrode, and the first interlayer insulating film of the present invention, respectively.

ランナー部２は、ＩＧＢＴ部１に挟まれた領域であり、Ｎ−型ドリフト層１１の表層部にＰ型拡散層２０が形成され、当該Ｐ型拡散層２０を貫通してＮ−型ドリフト層１１に達するトレンチ２１が複数形成されている。   The runner portion 2 is a region sandwiched between the IGBT portions 1, and a P-type diffusion layer 20 is formed in the surface layer portion of the N − -type drift layer 11, and penetrates the P-type diffusion layer 20 to form an N − -type drift layer. A plurality of trenches 21 reaching 11 are formed.

このトレンチ２１の壁面およびＰ型拡散層２０上にはＳｉＯ２からなるシリコン酸化膜２２が形成されており、当該シリコン酸化膜２２上にＰｏｌｙＳｉからなるゲート電極２３が形成されている。また、ゲート電極２３上には例えばＳｉＯ２からなる層間絶縁膜２４が形成されている。 A silicon oxide film 22 made of SiO 2 is formed on the wall surface of the trench 21 and the P-type diffusion layer 20, and a gate electrode 23 made of PolySi is formed on the silicon oxide film 22. Further, an interlayer insulating film 24 made of, for example, SiO 2 is formed on the gate electrode 23.

なお、ランナー部２は本発明の素子周辺部に相当する。また、ランナー部２におけるトレンチ２１、シリコン酸化膜２２、ゲート電極２３、層間絶縁膜２４は、それぞれ本発明の第２トレンチ、酸化膜、第２ゲート電極、第２層間絶縁膜に相当する。   The runner part 2 corresponds to the element peripheral part of the present invention. Further, the trench 21, the silicon oxide film 22, the gate electrode 23, and the interlayer insulating film 24 in the runner portion 2 correspond to the second trench, the oxide film, the second gate electrode, and the second interlayer insulating film of the present invention, respectively.

このような構造により、ランナー部２におけるトレンチ２１は、ＩＧＢＴ部１に形成されたトレンチ１６と同じ間隔、かつ、同じ深さとされたダミートレンチをなしている。すなわち、各トレンチ２１の間隔は例えば４μｍ以下になっている。   With such a structure, the trench 21 in the runner portion 2 forms a dummy trench having the same distance and the same depth as the trench 16 formed in the IGBT portion 1. That is, the interval between the trenches 21 is 4 μm or less, for example.

ランナー部２では、Ｐ型拡散層２０はトレンチ２１および層間絶縁膜２４によってフローティングにされており、どこにも接地されていない。言い換えると、Ｐ型拡散層２０は、トレンチ２１および層間絶縁膜２４によってエミッタ電極２５と絶縁されている。   In the runner portion 2, the P-type diffusion layer 20 is floated by the trench 21 and the interlayer insulating film 24, and is not grounded anywhere. In other words, the P-type diffusion layer 20 is insulated from the emitter electrode 25 by the trench 21 and the interlayer insulating film 24.

また、各トレンチ２１内に形成された各ゲート電極２３は半導体基板上に一体的に形成されているため、ダミートレンチ間は電気的に短絡されている。本実施形態では、ゲート電極２３はＩＧＢＴ部１のゲート電極１８に接続されている。   Further, since each gate electrode 23 formed in each trench 21 is integrally formed on the semiconductor substrate, the dummy trenches are electrically short-circuited. In the present embodiment, the gate electrode 23 is connected to the gate electrode 18 of the IGBT unit 1.

ＦＷＤ部３は、ダイオードとして機能する領域である。このようなＦＷＤ部３では、半導体基板の表層部にＩＧＢＴ部１と同様のトレンチゲート構造が多数形成されていると共に、Ｎ型シリコン基板１０の裏面上にＮ＋型領域１３が設けられている。このような構成を有するＦＷＤ部３では、Ｐ型ベース領域１４とＮ−型ドリフト層１１とがＰＮダイオードとして機能することとなる。   The FWD unit 3 is a region that functions as a diode. In such an FWD portion 3, a number of trench gate structures similar to those of the IGBT portion 1 are formed in the surface layer portion of the semiconductor substrate, and an N + type region 13 is provided on the back surface of the N type silicon substrate 10. In the FWD portion 3 having such a configuration, the P-type base region 14 and the N − -type drift layer 11 function as a PN diode.

そして、半導体基板上にエミッタ電極２５が形成されている。これにより、ＩＧＢＴ部１では、層間絶縁膜１９に形成されたコンタクトホール１９ａを介して、Ｐ型ベース領域１４およびＮ＋型ソース領域１５にエミッタ電極２５が電気的に接続されている。また、ランナー部２では、Ｐ型拡散層２０は、層間絶縁膜２４さらにはシリコン酸化膜２２によってエミッタ電極２５と絶縁されている。さらに、ＦＷＤ部３では、エミッタ電極２５はＰ型ベース領域１４に電気的に接続されている。すなわち、エミッタ電極２５はＦＷＤ部３においてアノード電極としても機能する。   An emitter electrode 25 is formed on the semiconductor substrate. Thereby, in the IGBT portion 1, the emitter electrode 25 is electrically connected to the P-type base region 14 and the N + -type source region 15 through the contact hole 19 a formed in the interlayer insulating film 19. In the runner portion 2, the P-type diffusion layer 20 is insulated from the emitter electrode 25 by the interlayer insulating film 24 and the silicon oxide film 22. Further, in the FWD unit 3, the emitter electrode 25 is electrically connected to the P-type base region 14. That is, the emitter electrode 25 also functions as an anode electrode in the FWD portion 3.

なお、Ｎ型シリコン基板１０の裏面側に設けられたＰ＋型領域１２およびＮ＋型領域１３上にコレクタ電極が形成される。当該コレクタ電極は、ＩＧＢＴ部１ではコレクタ電極として機能するが、ＦＷＤ部３ではカソード電極として機能する各部共通の電極となっている。また、上記エミッタ電極２５は本発明の第１電極に相当し、コレクタ電極は本発明の第２電極に相当する。以上が、本実施形態に係る半導体装置の全体構成である。   A collector electrode is formed on P + type region 12 and N + type region 13 provided on the back side of N type silicon substrate 10. The collector electrode functions as a collector electrode in the IGBT unit 1, but is an electrode common to each unit that functions as a cathode electrode in the FWD unit 3. The emitter electrode 25 corresponds to the first electrode of the present invention, and the collector electrode corresponds to the second electrode of the present invention. The above is the overall configuration of the semiconductor device according to the present embodiment.

次に、上記半導体装置の製造方法について説明する。まず、Ｎ型シリコン基板１０を用意し、このＮ型シリコン基板１０の上にエピタキシャル成長によってＮ−型ドリフト層１１を成膜する。ついで、Ｎ−型ドリフト層１１のうち、ＩＧＢＴ部１およびＦＷＤ部３ののＰ型ベース領域１４、Ｎ＋型ソース領域１５となる部分に選択的にイオン注入を行い、ランナー部２のＰ型拡散層２０となる部分に選択的にイオン注入を行い、熱拡散によってＰ型ベース領域１４、Ｎ＋型ソース領域１５、Ｐ型拡散層２０をそれぞれ形成する。   Next, a method for manufacturing the semiconductor device will be described. First, an N type silicon substrate 10 is prepared, and an N − type drift layer 11 is formed on the N type silicon substrate 10 by epitaxial growth. Next, in the N − type drift layer 11, ions are selectively implanted into portions of the IGBT portion 1 and the FWD portion 3 which become the P type base region 14 and the N + type source region 15, and the P type diffusion of the runner portion 2 is performed. Ions are selectively implanted into the portion to be the layer 20, and the P-type base region 14, the N + type source region 15, and the P-type diffusion layer 20 are formed by thermal diffusion.

この後、マスク材となるシリコン酸化膜をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜をパターニングすることで、シリコン酸化膜に開口部を形成する。   Thereafter, after depositing a silicon oxide film as a mask material by a CVD method, the silicon oxide film is patterned by photolithography and dry etching to form an opening in the silicon oxide film.

続いて、パターニングされたシリコン酸化膜をマスクとして用いた異方性ドライエッチングにより、ＩＧＢＴ部１およびランナー部２にＮ＋型ソース領域１５およびＰ型ベース領域１４を貫通してＮ−型ドリフト層１１に達するトレンチ１６、およびＰ型拡散層２０を貫通してＮ−型ドリフト層１１に達するトレンチ２１をそれぞれ形成する。この場合、ＩＧＢＴ部１、ランナー部２に形成する各トレンチ１６、２１の間隔をそれぞれ４μｍとする。   Subsequently, the N− type drift layer 11 penetrates the IGBT portion 1 and the runner portion 2 through the N + type source region 15 and the P type base region 14 by anisotropic dry etching using the patterned silicon oxide film as a mask. , And a trench 21 that penetrates the P-type diffusion layer 20 and reaches the N − -type drift layer 11 is formed. In this case, the interval between the trenches 16 and 21 formed in the IGBT part 1 and the runner part 2 is 4 μm, respectively.

次に、Ｈ２ＯまたはＯ２雰囲気中での熱酸化により、各トレンチ１６、２１内にゲート絶縁膜１７およびシリコン酸化膜２２をそれぞれ形成する。そして、例えばＬＰＣＶＤ法により、ゲート電極１８、２３を形成するためのＰｏｌｙＳｉを成膜したのち、ＩＧＢＴ部１ではＰｏｌｙＳｉをパターニングしてゲート電極１８を形成する。他方、ランナー部２ではＰｏｌｙＳｉをパターニングせずに各トレンチ２１内に形成されたゲート電極２３をそれぞれ一体化させた状態とする。 Next, the gate insulating film 17 and the silicon oxide film 22 are formed in the trenches 16 and 21 by thermal oxidation in an H 2 O or O 2 atmosphere, respectively. Then, after depositing PolySi for forming the gate electrodes 18 and 23 by, for example, LPCVD, the IGBT unit 1 forms the gate electrode 18 by patterning PolySi. On the other hand, in the runner portion 2, the gate electrodes 23 formed in the trenches 21 are integrated without patterning PolySi.

さらに、ＣＶＤ法による層間絶縁膜１９、２４の形成を行い、ＩＧＢＴ部１にはフォトリソグラフィおよび異方性エッチングによる層間絶縁膜１９へのコンタクトホール１９ａの形成を行う。そして、スパッタ法によるエミッタ電極２５の電極形成を行う。   Further, interlayer insulating films 19 and 24 are formed by CVD, and contact holes 19a to the interlayer insulating film 19 are formed in the IGBT portion 1 by photolithography and anisotropic etching. Then, an electrode of the emitter electrode 25 is formed by sputtering.

そして、Ｎ型シリコン基板１０を裏面研磨することによって厚みを薄くしたのち、Ｎ型シリコン基板１０の裏面に選択的にイオン注入を行ってＩＧＢＴ部１およびランナー部２に対応する領域にＰ＋型領域１２を形成し、ＦＷＤ部３に対応する領域にＮ＋型領域１３を形成する。この後、Ｐ＋型領域１２およびＮ＋型領域１３上にスパッタ法によってコレクタ電極の形成を行うことで、図１に示す半導体装置が完成する。   Then, after the N-type silicon substrate 10 is thinned by polishing the back surface, ion implantation is selectively performed on the back surface of the N-type silicon substrate 10 to form P + type regions in regions corresponding to the IGBT portion 1 and the runner portion 2. 12 is formed, and an N + type region 13 is formed in a region corresponding to the FWD portion 3. Thereafter, a collector electrode is formed on the P + type region 12 and the N + type region 13 by sputtering, whereby the semiconductor device shown in FIG. 1 is completed.

上記のようにして製造された半導体装置においては、ランナー部２におけるＰ型拡散層２０をエミッタ電極２５にコンタクトせずにフローティングとしている。このため、ランナー部２では寄生ダイオード構造が形成されないので、ダイオードリカバリ特性は良好となり、電流集中が無くなって素子破壊しにくくなる。   In the semiconductor device manufactured as described above, the P-type diffusion layer 20 in the runner portion 2 is floated without contacting the emitter electrode 25. For this reason, since the parasitic diode structure is not formed in the runner portion 2, the diode recovery characteristic is improved, the current concentration is eliminated, and the element is hardly destroyed.

しかしながら、ランナー部２のＰ型拡散層２０を単にフローティングにするだけでは、このＰ型拡散層２０の耐圧が低下してしまい、ランナー部２、または耐圧部より低くなり素子全体の耐圧が低下するという問題が生ずる。そこで、上述のように、フローティングになっているＰ型拡散層２０に、ＩＧＢＴ部１に設けたトレンチ１６と同一ピッチでダミートレンチであるトレンチ２１を形成することにより、トレンチ２１間での電界緩和効果によってＰ型拡散層２０の耐圧をＩＧＢＴ部１と同一の耐圧とすることができ、耐圧低下の無い構造を得ることができる。   However, if the P-type diffusion layer 20 of the runner part 2 is simply floated, the withstand voltage of the P-type diffusion layer 20 is lowered, lowering than the runner part 2 or the withstand voltage part, and the withstand voltage of the entire device is lowered. The problem arises. Therefore, as described above, by forming trenches 21 that are dummy trenches at the same pitch as the trenches 16 provided in the IGBT portion 1 in the floating P-type diffusion layer 20, electric field relaxation between the trenches 21 is achieved. Due to the effect, the withstand voltage of the P-type diffusion layer 20 can be set to the same withstand voltage as that of the IGBT portion 1, and a structure without a withstand voltage drop can be obtained.

また、発明者らは、ＩＧＢＴ部１やランナー部２におけるトレンチ１６、２１の間隔によって得られる耐圧についてシミュレーションを行った。図２は、ＩＧＢＴ部１またはランナー部２の構造モデルの断面を示したものである。図２に示されるように、シミュレーションでは、トレンチ２６間の領域２７は、図１に示されるＰ型ベース領域１４に相当する。   The inventors also performed a simulation on the breakdown voltage obtained by the distance between the trenches 16 and 21 in the IGBT part 1 and the runner part 2. FIG. 2 shows a cross section of the structural model of the IGBT part 1 or the runner part 2. As shown in FIG. 2, in the simulation, the region 27 between the trenches 26 corresponds to the P-type base region 14 shown in FIG.

なお、図２に示されるトレンチ２６は、図１に示されるトレンチ１６、２１に相当するものとしている。また、図２に示される構造は、図１に示されるＩＧＢＴ部１やランナー部２におけるトレンチゲート構造が形成されたものと同様の構造である。   Note that the trench 26 shown in FIG. 2 corresponds to the trenches 16 and 21 shown in FIG. Further, the structure shown in FIG. 2 is the same as that in which the trench gate structure in the IGBT part 1 and the runner part 2 shown in FIG. 1 is formed.

そして、この領域２７が、Ｐ型不純物が拡散したＰ型ベース領域１４になっている場合とＮ−型ドリフト層１１になっている場合とについて、トレンチ２６の間隔をパラメータとすると共にエミッタ（ゲート）−コレクタ間に電圧を印加して耐圧をシミュレーションした。ここで、トレンチ２６の間隔とは、隣り合うトレンチ２６の中心位置の距離としている。シミュレーションの結果を図３に示す。   The region 27 is a P-type base region 14 in which a P-type impurity is diffused and the N − -type drift layer 11. ) -A breakdown voltage was simulated by applying a voltage between the collector. Here, the interval between the trenches 26 is the distance between the center positions of the adjacent trenches 26. The result of the simulation is shown in FIG.

図３に示されるように、領域２７がＰ型ベース領域１４、Ｎ−型ドリフト層１１になっている場合いずれについても、トレンチ２６間の間隔が狭くなるほど耐圧が上昇している。特に、トレンチ２６・トレンチ２６間隔が４μｍでは、耐圧が１５００Ｖを超える結果が得られた。図３に示される結果から、トレンチ２６の間隔を４μｍ以下としても、耐圧は下がらないと考えられる。したがって、少なくとも４μｍ以下とすることで、ＩＧＢＴ部１における良好な耐圧を得ることができる。そして、ランナー部２におけるトレンチ２１の間隔をＩＧＢＴ部１と同じにすることで、ランナー部２においてもＩＧＢＴ部１と同じ耐圧を得ることができる。   As shown in FIG. 3, in both cases where the region 27 is the P-type base region 14 and the N − -type drift layer 11, the breakdown voltage increases as the distance between the trenches 26 decreases. In particular, when the distance between the trench 26 and the trench 26 was 4 μm, the breakdown voltage exceeded 1500V. From the results shown in FIG. 3, it is considered that the breakdown voltage does not decrease even if the interval between the trenches 26 is 4 μm or less. Therefore, a favorable breakdown voltage in the IGBT part 1 can be obtained by setting it to at least 4 μm or less. Then, by making the interval between the trenches 21 in the runner part 2 the same as that in the IGBT part 1, the same breakdown voltage as in the IGBT part 1 can be obtained in the runner part 2.

以上説明したように、本実施形態では、ＩＧＢＴ部１およびＦＷＤ部３の領域、すなわちランナー部２において、半導体基板の表層部に設けられたＰ型拡散層２０をエミッタ電極２５に接地させずにフローティングさせることが特徴となっている。これにより、ダイオードリカバリ動作時にランナー部２をダイオードとして動作しない構造にすることができ、リカバリ特性を改善することができる。   As described above, in the present embodiment, the P-type diffusion layer 20 provided in the surface layer portion of the semiconductor substrate is not grounded to the emitter electrode 25 in the regions of the IGBT portion 1 and the FWD portion 3, that is, the runner portion 2. It is characterized by floating. Thereby, it can be set as the structure where the runner part 2 does not operate | move as a diode at the time of diode recovery operation | movement, and a recovery characteristic can be improved.

また、ランナー部２にダミートレンチであるトレンチ２１を形成することで、耐圧を低下させずにエミッタ電極２５とのコンタクトを設けない構造にすることができる。この場合、ＩＧＢＴ部１およびランナー部２におけるトレンチ１６、２１の間隔を４μｍ以下とすることで、良好な耐圧を得ることができる。   Further, by forming the trench 21 which is a dummy trench in the runner portion 2, a structure in which a contact with the emitter electrode 25 is not provided without lowering the breakdown voltage can be achieved. In this case, a favorable breakdown voltage can be obtained by setting the interval between the trenches 16 and 21 in the IGBT portion 1 and the runner portion 2 to 4 μm or less.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図４は、本発明の第２実施形態に係る半導体装置の概略断面図である。この図に示されるように、本実施形態における半導体装置では、図１に示される半導体装置に対してＰ型拡散層２０が設けられていない構造になっている。 (Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. FIG. 4 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention. As shown in this figure, the semiconductor device in this embodiment has a structure in which the P-type diffusion layer 20 is not provided in the semiconductor device shown in FIG.

すなわち、ランナー部２ではトレンチ２１がＮ−型ドリフト層１１に設けられている。このような場合であっても、ランナー部２のトレンチ２１は、ＩＧＢＴ部１に形成されたトレンチ１６とピッチや深さが同じになるように形成される。   That is, in the runner portion 2, the trench 21 is provided in the N − type drift layer 11. Even in such a case, the trench 21 of the runner portion 2 is formed to have the same pitch and depth as the trench 16 formed in the IGBT portion 1.

この場合、図３に示されるように、トレンチ１６、２１の間隔を４μｍ以下とすることで、ＩＧＢＴ部１およびランナー部２における耐圧を高くすることができ、ＩＧＢＴ部１、ランナー部２における各トレンチ１６、２１の間隔を等しくすることで、ＩＧＢＴ部１とランナー部２との耐圧を等しくすることができる。   In this case, as shown in FIG. 3, by setting the interval between the trenches 16 and 21 to 4 μm or less, the withstand voltage in the IGBT part 1 and the runner part 2 can be increased. By making the intervals between the trenches 16 and 21 equal, the breakdown voltages of the IGBT portion 1 and the runner portion 2 can be made equal.

このように、ランナー部２においてＰ型拡散層２０が設けられていない場合であっても、ランナー部２にトレンチ２１を複数設けることによってランナー部２における耐圧を確保することができ、破壊しにくい半導体装置を得ることができる。   As described above, even when the P-type diffusion layer 20 is not provided in the runner portion 2, the runner portion 2 can be provided with a plurality of trenches 21, whereby the breakdown voltage in the runner portion 2 can be ensured and is not easily destroyed. A semiconductor device can be obtained.

（他の実施形態）
上記各実施形態では、ランナー部２においてシリコン酸化膜２２がトレンチ２１の側壁およびＰ型拡散層２０上すべてに形成されているが、ＩＧＢＴ部１やＦＷＤ部３に隣接するトレンチ２１内のゲート電極２３をそれぞれゲートに接続し、ＩＧＢＴ部１やＦＷＤ部３に隣接しないトレンチ２１内のゲート電極２３をそれぞれフローティングにしても構わない。この場合、フローティングとされたゲート電極２３をＰ型拡散層２０に接地しても構わない。 (Other embodiments)
In each of the above embodiments, the silicon oxide film 22 is formed on the sidewalls of the trench 21 and on the P-type diffusion layer 20 in the runner portion 2, but the gate electrode in the trench 21 adjacent to the IGBT portion 1 and the FWD portion 3. 23 may be connected to the gate, and the gate electrode 23 in the trench 21 not adjacent to the IGBT part 1 or the FWD part 3 may be floated. In this case, the floating gate electrode 23 may be grounded to the P-type diffusion layer 20.

上記各実施形態では、ランナー部２はＩＧＢＴ部１の間に設けられているが、例えばＩＧＢＴ部１とＦＷＤ部３との間に配置される構成であっても構わない。   In each said embodiment, although the runner part 2 is provided between the IGBT parts 1, the structure arrange | positioned between the IGBT part 1 and the FWD part 3 may be sufficient, for example.

本発明の第１実施形態に係る半導体装置の概略断面図である。1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 耐圧のシミュレーションを行うに際し、ＩＧＢＴ部またはランナー部の構造モデルの断面を示した図である。It is the figure which showed the cross section of the structural model of an IGBT part or a runner part, when performing withstand voltage | pressure simulation. 図２に示される試験によって得られたＩＧＢＴ部におけるトレンチの間隔と耐圧との相関関係を示した図である。It is the figure which showed the correlation of the space | interval of the trench in the IGBT part obtained by the test shown by FIG. 2, and a pressure | voltage resistance. 本発明の第２実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 2nd Embodiment of this invention. 従来のＦＷＤ内蔵型ＩＧＢＴの概略断面図である。It is a schematic sectional drawing of the conventional FWD built-in type IGBT.

符号の説明Explanation of symbols

１…ＩＧＢＴ部、２…素子周辺部、３…ＦＷＤ部、１０…Ｎ型シリコン基板、１１…Ｎ−型ドリフト層、１２…Ｐ＋型領域、１３…Ｎ＋型領域、１６、２１…トレンチ、１７…ゲート絶縁膜、１８、２３…ゲート電極、１９、２４…層間絶縁膜、２０…Ｐ型拡散層、２２…シリコン酸化膜、２５…エミッタ電極。   DESCRIPTION OF SYMBOLS 1 ... IGBT part, 2 ... Element peripheral part, 3 ... FWD part, 10 ... N-type silicon substrate, 11 ... N-type drift layer, 12 ... P + type area | region, 13 ... N + type area | region, 16, 21 ... Trench, 17 ... Gate insulating film, 18, 23 ... Gate electrode, 19, 24 ... Interlayer insulating film, 20 ... P-type diffusion layer, 22 ... Silicon oxide film, 25 ... Emitter electrode.

Claims (4)

第１導電型半導体基板（１０、１１）の表層部に、スイッチング素子として機能するＩＧＢＴ部（１）、ダイオードとして機能するＦＷＤ部（３）、そして素子周辺部（２）が設けられ、前記第１導電型半導体基板（１０、１１）の裏面に前記ＦＷＤ部（３）に対応する領域に前記第１導電型半導体基板（１０、１１）よりも不純物濃度が高い第１導電型領域（１３）が形成され、前記ＩＧＢＴ部（１）および前記素子周辺部（２）に対応する領域に第２導電型領域（１２）が形成され、
前記ＩＧＢＴ部（１）および前記ＦＷＤ部（３）では、前記第１導電型半導体基板（１０、１１）の表層部に形成された複数の第１トレンチ（１６）内それぞれにゲート絶縁膜（１７）と第１ゲート電極（１８）とが順に形成されることでトレンチゲート構造が構成されており、前記第１ゲート電極（１８）上を含むように第１層間絶縁膜（１９）が形成されており、
前記第１導電型半導体基板（１０、１１）の表面側に形成された第１電極（２５）と、前記第１導電型領域（１３）および前記第２導電型領域（１２）上に形成された第２電極との間に電流を流すように構成された半導体装置であって、
前記素子周辺部（２）は、
前記第１導電型半導体基板（１０、１１）の表層部に形成された第２導電型拡散層（２０）と、
前記第２導電型拡散層（２０）を貫通して前記第１導電型半導体基板（１０、１１）に達する複数の第２トレンチ（２１）と、
当該第２トレンチ（２１）の壁面および前記素子周辺部（２）における前記第１導電型半導体基板（１０、１１）の表面に一体的に形成された酸化膜（２２）と、
前記酸化膜（２２）上に形成され、前記ＩＧＢＴ部（１）における前記第１ゲート電極（１８）と接続されて同電位とされる第２ゲート電極（２３）と、
前記第２ゲート電極（２３）を覆うように形成された第２層間絶縁膜（２４）とを備えており、
前記第２トレンチ（２１）間に配置された前記第２導電型拡散層（２０）は、少なくとも前記素子周辺部（２）においては、前記第２トレンチ（２１）および前記第２層間絶縁膜（２４）によって前記第１電極（２５）と絶縁されていることを特徴とする半導体装置。 An IGBT part (1) functioning as a switching element, an FWD part (3) functioning as a diode, and an element peripheral part (2) are provided on the surface layer part of the first conductive type semiconductor substrate (10, 11). A first conductivity type region (13) having an impurity concentration higher than that of the first conductivity type semiconductor substrate (10, 11) in a region corresponding to the FWD portion (3) on the back surface of the one conductivity type semiconductor substrate (10, 11). A second conductivity type region (12) is formed in a region corresponding to the IGBT portion (1) and the device peripheral portion (2),
In the IGBT part (1) and the FWD part (3), a gate insulating film (17) is formed in each of the plurality of first trenches (16) formed in the surface layer part of the first conductive semiconductor substrate (10, 11). ) And the first gate electrode (18) are formed in order to form a trench gate structure, and a first interlayer insulating film (19) is formed so as to include the first gate electrode (18). And
Formed on the first electrode (25) formed on the surface side of the first conductive type semiconductor substrate (10, 11), the first conductive type region (13) and the second conductive type region (12). A semiconductor device configured to pass a current between the second electrode and the second electrode,
The element peripheral part (2)
A second conductivity type diffusion layer (20) formed in a surface layer portion of the first conductivity type semiconductor substrate (10, 11);
A plurality of second trenches (21) reaching the first conductive type semiconductor substrate (10, 11) through the second conductive type diffusion layer (20);
An oxide film (22) integrally formed on the wall surface of the second trench (21) and the surface of the first conductive semiconductor substrate (10, 11) in the element peripheral portion (2);
A second gate electrode (23) formed on the oxide film (22) and connected to the first gate electrode (18) in the IGBT section (1) to have the same potential ;
A second interlayer insulating film (24) formed to cover the second gate electrode (23),
The second conductivity type diffusion layer (20) disposed between the second trenches (21) has the second trench (21) and the second interlayer insulating film ( at least in the device peripheral portion (2)). 24) A semiconductor device characterized in that it is insulated from the first electrode (25) by 24). 第１導電型半導体基板（１０、１１）の表層部に、スイッチング素子として機能するＩＧＢＴ部（１）、ダイオードとして機能するＦＷＤ部（３）、そして素子周辺部（２）が設けられ、前記第１導電型半導体基板（１０、１１）の裏面に前記ＦＷＤ部（３）に対応する領域に前記第１導電型半導体基板（１０、１１）よりも不純物濃度が高い第１導電型領域（１３）が形成され、前記ＩＧＢＴ部（１）および前記素子周辺部（２）に対応する領域に第２導電型領域（１２）が形成され、
前記ＩＧＢＴ部（１）および前記ＦＷＤ部（３）では、前記第１導電型半導体基板（１０、１１）の表層部に形成された複数の第１トレンチ（１６）内それぞれにゲート絶縁膜（１７）と第１ゲート電極（１８）とが順に形成されることでトレンチゲート構造が構成されており、前記第１ゲート電極（１８）上を含むように第１層間絶縁膜（１９）が形成されており、
前記第１導電型半導体基板（１０、１１）の表面側に形成された第１電極（２５）と、前記第１導電型領域（１３）および前記第２導電型領域（１２）上に形成された第２電極との間に電流を流すように構成された半導体装置であって、
前記素子周辺部（２）は、
前記第１導電型半導体基板（１０、１１）の表層部に形成された複数の第２トレンチ（２１）と、
当該第２トレンチ（２１）の壁面および前記素子周辺部（２）における前記第１導電型半導体基板（１０、１１）の表面に一体的に形成された酸化膜（２２）と、
前記酸化膜（２２）上に形成され、前記ＩＧＢＴ部（１）における前記第１ゲート電極（１８）と接続されて同電位とされる第２ゲート電極（２３）と、
前記第２ゲート電極（２３）を覆うように形成された第２層間絶縁膜（２４）とを備えており、
前記第２トレンチ（２１）間に配置された前記第１導電型半導体基板（１０、１１）の一部は、前記第２トレンチ（２１）および前記第２層間絶縁膜（２４）によって前記第１電極（２５）と絶縁されていることを特徴とする半導体装置。 An IGBT part (1) functioning as a switching element, an FWD part (3) functioning as a diode, and an element peripheral part (2) are provided on the surface layer part of the first conductive type semiconductor substrate (10, 11). A first conductivity type region (13) having an impurity concentration higher than that of the first conductivity type semiconductor substrate (10, 11) in a region corresponding to the FWD portion (3) on the back surface of the one conductivity type semiconductor substrate (10, 11). A second conductivity type region (12) is formed in a region corresponding to the IGBT portion (1) and the device peripheral portion (2),
In the IGBT part (1) and the FWD part (3), a gate insulating film (17) is formed in each of the plurality of first trenches (16) formed in the surface layer part of the first conductive semiconductor substrate (10, 11). ) And the first gate electrode (18) are formed in order to form a trench gate structure, and a first interlayer insulating film (19) is formed so as to include the first gate electrode (18). And
Formed on the first electrode (25) formed on the surface side of the first conductive type semiconductor substrate (10, 11), the first conductive type region (13) and the second conductive type region (12). A semiconductor device configured to pass a current between the second electrode and the second electrode,
The element peripheral part (2)
A plurality of second trenches (21) formed in a surface layer portion of the first conductive semiconductor substrate (10, 11);
An oxide film (22) integrally formed on the wall surface of the second trench (21) and the surface of the first conductive semiconductor substrate (10, 11) in the element peripheral portion (2);
A second gate electrode (23) formed on the oxide film (22) and connected to the first gate electrode (18) in the IGBT section (1) to have the same potential ;
A second interlayer insulating film (24) formed to cover the second gate electrode (23),
A portion of the first conductive semiconductor substrate (10, 11) disposed between the second trenches (21) is formed by the second trench (21) and the second interlayer insulating film (24). A semiconductor device characterized in that it is insulated from the electrode (25). 前記素子周辺部（２）における前記複数の第２トレンチ（２１）の深さおよび間隔は、前記ＩＧＢＴ部（１）における前記複数の第１トレンチ（１６）の深さおよび間隔と同じになっていることを特徴とする請求項１または２に記載の半導体装置。   The depth and interval of the plurality of second trenches (21) in the element peripheral portion (2) are the same as the depth and interval of the plurality of first trenches (16) in the IGBT portion (1). The semiconductor device according to claim 1, wherein: 前記第１トレンチ（１６）および前記第２トレンチ（２１）の間隔は、それぞれ４μｍ以下になっていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。 4. The semiconductor device according to claim 1, wherein a distance between each of the first trench and the second trench is not more than 4 μm. 5.
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