JP4403366B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に絶縁ゲート型バイポーラトランジスタと還流用ダイオードを同一半導体基板上に集積した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、パワーデバイスおよびパワーエレクトロニクス技術は、その進展により、車両用および産業用の用途のみならず、家電などの民生機器にも適用範囲を広げている。たとえば、エアコンディショナーなどのように電動機を有する機器では、インバータおよび交流型電動機を用いることにより、よりきめの細かい制御をおこなうことができるようになっている。
【０００３】
インバータ等の電力変換装置では、パワーデバイスとして絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）、およびこれに対して逆方向に並列接続される還流用ダイオード（以下、ＦＷＤとする）が用いられている。インバータ等の省電力および小型化を実現するため、ＩＧＢＴおよびＦＷＤを小型化し、かつ低損失化する必要がある。また、環境面への配慮から、電力機器から放射されるノイズを抑える必要もある。
【０００４】
そこで、６００Ｖクラスや１２００ＶクラスのＩＧＢＴでは、ゲート部をトレンチ構造にしたり、ドリフト層とコレクタ層の間にフィールドストップ層を設けることにより、低損失化が急速に進められている。一方、ＦＷＤに関して、少数キャリアの低注入化や電界強度分布の制御等によって、逆回復の高速化とソフトリカバリー化の両立が進められている。
【０００５】
また、ＩＧＢＴやパワーＭＯＳＦＥＴとＦＷＤとを別々のチップに製造し、それらを実装基板上で組み合わせるという従来の構成に対して、ＩＧＢＴやパワーＭＯＳＦＥＴとＦＷＤを同一チップに集積することにより小型化を図る提案がなされている（たとえば、特許文献１、特許文献２参照。）。また、このような提案において、本来は基板裏面に形成されるＮ+カソード領域を、基板表面に設けられる耐圧構造のＮ+ストッパー部と兼用する提案もなされている（たとえば、特許文献３参照。）。また、ＩＧＢＴセルごとに裏面にＮ型領域を形成してドリフト層をコレクタ電極にショートするという、いわゆるアノードショート型（またはコレクターショート型）ＩＧＢＴが公知である（たとえば、特許文献４参照。）。
【０００６】
【特許文献１】
特開昭６１−１５３７０号公報
【特許文献２】
特開平５−１５２５７４号公報
【特許文献３】
特開平１１−２４３２００号公報
【特許文献４】
特開平６−１９６７０５号公報
【０００７】
一般に、ＩＧＢＴには、パンチスルー型（以下、ＰＴ型とする）、ノンパンチスルー型（以下、ＮＰＴ型とする）およびフィールドストップ型（以下、ＦＳ型とする）の３種類がある。これら３種類のＩＧＢＴについて、耐圧クラスが６００Ｖの場合を例として説明する。図３６は、ＰＴ型ＩＧＢＴのセル（同図（ａ））、ＮＰＴ型ＩＧＢＴのセル（同図（ｂ））、ＦＳ型ＩＧＢＴのセル（同図（ｃ））およびＦＷＤ（同図（ｄ））の断面構成を示す図である。
【０００８】
図３６（ａ）に示すように、ＰＴ型ＩＧＢＴでは、基板裏面のＰ型コレクタ層１は厚く、高濃度である。チップの厚さは３５０μｍ以上である。ＰＴ型ＩＧＢＴは、ボロンをドープしたＰ型のＣＺウェハー上に、リンをドープしながらＮ型バッファ層２およびＮ型ドリフト層３をそれぞれ１０μｍおよび６５μｍの厚さにエピタキシャル成長させたウェハーを用いて作製される。
【０００９】
一般に、ＣＺウェハーの比抵抗は１０ｍΩｃｍ以下である。Ｎ型バッファ層２およびＮ型ドリフト層３の比抵抗はそれぞれ０．１Ωｃｍおよび４０Ωｃｍである。ＰＴ型ＩＧＢＴでは、電流阻止状態で基板裏面の図示しないコレクタ電極に正の高電圧を印加すると、空乏層がＮ型ドリフト層３の中に広がる。そして、降伏電圧に達するときには、空乏層の伸びはＮ型バッファ層２で止まる。
【００１０】
ところで、ＰＴ型ＩＧＢＴでは、基板裏面からのホールの注入効率（以下、γEとする）が高く、０．９９以上である。そのため、電子線照射等によるライフタイム制御をおこなって、Ｎ型ドリフト層３における輸送効率（以下、αTとする）を下げ、それによってトータルのベース接地電流利得（以下、αPNPとする）を０．３程度になるように調整している。
【００１１】
図３６（ｂ）に示すように、ＮＰＴ型ＩＧＢＴでは、Ｎ型バッファ層を設けずに、Ｎ型ドリフト層３をＰＴ型ＩＧＢＴよりも厚くすることにより、高電圧印加時にＰ型コレクタ層１に空乏層が届かないようになっている。ＮＰＴ型ＩＧＢＴは、Ｎ型ドリフト層３となるＦＺウェハーの表面に絶縁ゲート部などの表面素子構造４を形成した後、ウェハー裏面を研削して厚さを１００μｍとし、その後、ウェハー裏面からのボロンのイオン注入および活性化熱処理によりＰ型コレクタ層１を形成することにより、作製される。
【００１２】
ＦＺウェハーの比抵抗は２８Ωｃｍ程度である。ボロンのドーズ量は１０15ｃｍ-2である。また、熱処理温度は３５０℃である。ＮＰＴ型ＩＧＢＴでは、γEは０．３程度である。ライフタイム制御はおこなわれない。αTは１程度である。このようにすることによって、ＰＴ型ＩＧＢＴと同じαPNPでも、キャリア分布が最適化され、ＰＴ型ＩＧＢＴよりも損失特性が改善されている。
【００１３】
図３６（ｃ）に示すように、ＦＳ型ＩＧＢＴは、ＮＰＴ型ＩＧＢＴの裏面にＰＴ型ＩＧＢＴのＮ型バッファ層２と同様のＮ型フィールドストップ層（以下、ＦＳ層とする）５を形成し、Ｎ型ドリフト層３をＮＰＴ型ＩＧＢＴよりも薄くしたものである。このような構成によって、ＮＰＴ型ＩＧＢＴよりも損失特性が改善されている。
【００１４】
ＦＳ層５は、ＮＰＴ型ＩＧＢＴと同様に、ウェハー裏面の研削による薄ウェハー化の後、ウェハー裏面からリンを深めにイオン注入し、活性化熱処理をおこなうことによって形成される。リンのドーズ量は１０14ｃｍ-2である。ＦＳ型ＩＧＢＴでは、γEおよびαTはＮＰＴ型ＩＧＢＴとほぼ同程度であるか、γEがＮＰＴ型ＩＧＢＴよりも少し低い程度である。なお、６００Ｖ以外の耐圧クラス、たとえば１２００Ｖや１７００Ｖ以上の高耐圧、あるいは５００Ｖ以下の低耐圧についても同様である。
【００１５】
図３６（ｄ）に示すように、ＦＷＤでは、Ｎ型ドリフト層３の表面にＰ型アノード層６が形成され、Ｎ型ドリフト層３の裏面側に高濃度のＮ型カソード層７が形成されている。Ｐ型アノード層６に接触する図示しないアノード電極は、各種ＩＧＢＴの図示しないエミッタ電極に電気的に接続される。また、Ｎ型カソード層７に接触する図示しないカソード電極は、各種ＩＧＢＴの図示しないコレクタ電極に電気的に接続される。
【００１６】
図３７は、前記特許文献１に開示された従来の半導体装置の要部を示す断面図である。図３７に示すように、ＦＷＤを内蔵させるため、ウェハーの裏面側には、Ｐ型コレクタ層１とＮ型カソード層７が選択的に形成されている。
【００１７】
【発明が解決しようとする課題】
しかしながら、前記特許文献１に開示された従来の半導体装置では、つぎのような問題点がある。すなわち、ＩＧＢＴは、ＭＯＳＦＥＴと異なり、基板裏面側にＰ型コレクタ層を有する。そのため、ウェハー裏面を研削して薄くした後に、ウェハー表面の素子構造等に対して位置合わせをおこないながら、ウェハー裏面に対してパターニングおよびイオン注入等の処理をおこなって、Ｐ型コレクタ層とＮ型カソード層を形成する必要がある。
【００１８】
６００Ｖ耐圧クラスまたは１２００Ｖ耐圧クラスのＩＧＢＴは、汎用用途として最も用いられている。半導体材料がシリコンである場合、６００Ｖや１２００Ｖの耐圧を担うために必要な厚さは５０〜１５０μｍ程度である。このような薄いウェハーに対してイオン注入処理等をおこなうと、ウェハーに割れが発生しやすいため、極めて注意深くウェハーを取り扱う必要があり、技術的にも、歩留まり的にも実用的ではない。
【００１９】
また、前記特許文献３に開示された従来の半導体装置では、ダイオードの電流経路が素子表面のみの横型となるため、ダイオード電流密度が小さくなるという問題点がある。また、チップ面積に対するＩＧＢＴ部やＦＷＤ部の面積が減るため、電流密度が小さくなるという問題点もある。さらに、素子裏面の電位が素子の表面にも印加されるため、ＩＧＢＴモジュールを実装基板に実装する際の絶縁構造が複雑化し、ワイヤボンディングの手間が増えるという問題点もある。
【００２０】
本発明は、上記問題点に鑑みてなされたものであって、ＩＧＢＴとＦＷＤを同一半導体チップに集積した半導体装置を容易に製造することを可能とする構成の半導体装置を提供することを目的とする。また、本発明は、ＩＧＢＴとＦＷＤを同一半導体チップに集積した半導体装置を容易に製造することができる半導体装置の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の高比抵抗ドリフト層を有する半導体基板、前記半導体基板の第１の主面側に選択的に設けられた第２導電型の高濃度チャネル領域、前記チャネル領域内に選択的に設けられた第１導電型の高濃度ソース領域、前記半導体基板の第１の主面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記チャネル領域と前記ソース領域の両方に電気的に接続するエミッタ電極、前記半導体基板の第２の主面側に設けられた第２導電型の高濃度コレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、前記半導体基板の第１の主面側に設けられ、かつ前記エミッタ電極に電気的に接続する第２導電型の高濃度アノード領域、および前記半導体基板のチップ側面に沿って設けられ、かつ前記コレクタ電極に電気的に接続する第１導電型の高濃度カソード領域を備えた還流用ダイオード部と、前記アノード領域と前記カソード領域との間に電界強度を緩和するために設けられた電界緩和部と、が同一半導体チップに設けられていることを特徴とする。
【００２２】
この発明において、前記絶縁ゲート型バイポーラトランジスタ部が電流阻止状態にあるときに前記コレクタ電極に正の降伏電圧が印加されたときの実効ベース接地電流利得は０．５以上であるとよい。また、絶縁ゲート型バイポーラトランジスタ部は、前記半導体チップの６０％以上の面積を占めているとよい。さらに、前記半導体チップの相対する辺の一方にのみ前記還流用ダイオード部が設けられている場合には、前記絶縁ゲート型バイポーラトランジスタ部は、前記還流用ダイオード部との境界から１００μｍ以上離れたところまで続いているとよい。また、前記半導体チップの相対する辺の両方に前記還流用ダイオード部が設けられている場合には、前記絶縁ゲート型バイポーラトランジスタ部は、相対する前記還流用ダイオード部の間で２００μｍ以上にわたって続いているとよい。さらに、前記第２導電型はｐ型であり、前記コレクタ領域の、前記半導体基板の第２の主面における活性化されたｐ型不純物の最大濃度は、１０15ｃｍ-3以上１０18ｃｍ-3以下であるとよい。
【００２３】
この発明によれば、チップ表面側にＩＧＢＴの表面素子構造およびＦＷＤのアノード領域を有し、チップ裏面側にＩＧＢＴのコレクタ領域を有し、チップ側面にＦＷＤのカソード領域を有し、ＦＷＤのアノード領域とカソード領域の間に電界緩和部を有する半導体装置が得られる。
【００２４】
また、上記目的を達成するため、本発明にかかる半導体装置の製造方法は、第１導電型の半導体基板の第１の主面にスクライブ領域の一部または全部を開口させたマスクを形成する工程と、前記マスクの開口部から前記半導体基板の深さ方向に第１導電型の不純物を拡散させて第１導電型のカソード領域を形成する工程と、前記半導体基板の第１の主面側の、前記スクライブ領域に囲まれた領域に、絶縁ゲート型バイポーラトランジスタの表面素子構造、還流用ダイオードのアノード領域、電界強度を緩和するために前記アノード領域と前記カソード領域との間に設けられる電界緩和部、および前記絶縁ゲート型バイポーラトランジスタのエミッタ電極と前記還流用ダイオードのアノード電極を兼ねる表面電極を形成する工程と、前記半導体基板を第２の主面側から研削して前記カソード領域を露出させる工程と、前記半導体基板の研削された面に１０15ｃｍ-2以下のドーズ量で第２導電型の不純物をイオン注入した後、６６０℃以下の温度で熱処理して前記絶縁ゲート型バイポーラトランジスタの第２導電型のコレクタ領域を形成する工程と、前記半導体基板の研削された面に、前記絶縁ゲート型バイポーラトランジスタのコレクタ電極と前記還流用ダイオードのカソード電極を兼ねる裏面電極を形成する工程と、ダイシングをおこなって前記スクライブ領域で個々のチップに切り離す工程と、を含むことを特徴とする。
【００２５】
この発明によれば、裏面研削をおこなう前に、半導体基板のスクライブ領域にカソード領域が形成され、裏面研削後、ＩＧＢＴのコレクタ領域を形成した後、ダイシングにより個々のチップに切り離される。
【００２６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
実施の形態１にかかる半導体装置は、ＩＧＢＴ部と電界緩和部（以下、エッジ部とする）とＦＷＤ部が同一半導体チップに形成されており、チップ側面にＦＷＤ部のカソード部が設けられ、このカソード部とＦＷＤ部のアノード部との間にエッジ部が設けられた構成となっている。ＩＧＢＴ部は、ＮＰＴ型ＩＧＢＴ、ＰＴ型ＩＧＢＴまたはＦＳ型ＩＧＢＴにより構成される。
【００２７】
（ＮＰＴ型ＩＧＢＴの場合）
まず、ＩＧＢＴ部がＮＰＴ型ＩＧＢＴにより構成される場合について説明する。図１は、ＮＰＴ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図１において、１０は半導体チップ、１１はＩＧＢＴ部、１２はＦＷＤアノード部、１３はＦＷＤカソード部、１４はエッジ部である。
【００２８】
ＦＷＤカソード部１３は、半導体チップ１０の相対する二辺のうちの一方の辺（図示例では左端の辺）に沿って設けられている。ＦＷＤアノード部１２は、エッジ部１４を挟んで、ＦＷＤカソード部１３に沿うように設けられている。エッジ部１４は半導体チップ１０の周縁に沿って、ＩＧＢＴ部１１を囲むように設けられている。
【００２９】
ＩＧＢＴ部１１では、Ｎ型の高比抵抗ドリフト層２１を挟んで、基板表面側にＩＧＢＴの表面素子構造２２が形成されており、基板裏面側にＰ型のコレクタ領域２３が設けられている。ＩＧＢＴの表面素子構造２２は、ドリフト層２１の表面に選択的に形成されたＰ型の高濃度チャネル領域２４、このチャネル領域２４内に選択的に形成されたＮ型の高濃度ソース領域２５、チャネル領域２４の表面上に形成されたゲート絶縁膜２６およびゲート電極２７よりなる絶縁ゲート部２８を備えている。
【００３０】
ＦＷＤアノード部１２では、Ｐ型の高濃度アノード領域３１が前記ドリフト層２１の表面に設けられている。ＦＷＤカソード部１３では、Ｎ型の高濃度カソード領域３２が、チップ側面において基板表面から基板裏面に達するように設けられている。なお、図示省略したが、カソード領域３２が基板表面に露出する部分は、酸化膜等の絶縁膜により被覆されている。エッジ部１４では、ガードリング構造やＲＥＳＵＲＦ構造などの周知のエッジ構造が前記ドリフト層２１の表面に形成されている。したがって、ＦＷＤは、ＦＷＤアノード部１２のアノード領域３１、エッジ部１４のエッジ構造の下のドリフト層２１およびＦＷＤカソード部１３のカソード領域３２によって構成されている。
【００３１】
表面電極４１は、ＩＧＢＴ部１１のチャネル領域２４およびソース領域２５の両方に電気的に接続するエミッタ電極と、ＦＷＤアノード部１２のアノード領域３１に電気的に接続するアノード電極を兼ねている。裏面電極４２は、ＩＧＢＴ部１１のコレクタ領域２３に電気的に接続するコレクタ電極と、ＦＷＤカソード部１３のカソード領域３２に電気的に接続するカソード電極を兼ねている。特に限定しないが、ドリフト層２１とコレクタ領域２３を合わせた厚さは、たとえば１００μｍである。
【００３２】
ここで、ＩＧＢＴがオフ状態のときにコレクタに正のバイアスを印加していくと、空乏層がエミッタ側からドリフト層２１中を広がるので、印加電圧の増加に伴ってドリフト層２１中の中性領域幅が減少する。したがって、ＰＮＰトランジスタ部の実効的なベース幅が小さくなり、γEが増加するので、αPNPが増加する。このように印加電圧に伴って変化するαPNPを、静的なαPNPと区別するため、本明細書では実効ベース接地電流利得と呼び、以下、αPNP-effとする。
【００３３】
図１に示す構成の半導体装置において、ＩＧＢＴ部１１が電流阻止状態にあるとき、コレクタ電極である裏面電極４２に正の降伏電圧が印加されたときのαPNP-effは０．５以上である。その理由については後述する。また、ＩＧＢＴ部１１の差し渡し長さは１００μｍ以上であるが、その理由については後述する。ＩＧＢＴ部１１の差し渡し長さとは、半導体チップ１０の一辺に沿って設けられたＦＷＤによって還流電流が流れることの影響を受けるＩＧＢＴ部１１の、そのＦＷＤアノード部１２との境界からの長さのことである。
【００３４】
つまり、図１に示すように、半導体チップ１０の相対する二辺のうちの一方にのみ沿ってＦＷＤが設けられている場合には、ＩＧＢＴ部１１は、ＩＧＢＴ部１１とＦＷＤアノード部１２との境界から１００μｍ以上離れたところまで続いている。また、図３に示すように、半導体チップ１０の相対する二辺にともにＦＷＤが設けられている場合には、図３の左側のＦＷＤに対するＩＧＢＴ部１１の差し渡し長さが１００μｍ以上であり、かつ図３の右側のＦＷＤに対するＩＧＢＴ部１１の差し渡し長さも１００μｍ以上であるので、左右のＦＷＤに挟まれるＩＧＢＴ部１１は２００μｍ以上の長さが必要である。
【００３５】
また、ＩＧＢＴ部１１の平面における面積は、半導体チップ１０の平面における面積の６０％以上である。その理由については後述する。また、コレクタ領域２３の基板裏面における活性化されたｐ型不純物の最大表面濃度は、１０15ｃｍ-3以上１０18ｃｍ-3以下である。その理由については後述する。各種設計値等を上述したような範囲に設定することによって、ＦＷＤ部がＩＧＢＴ部１１のオン動作に及ぼす影響を少なくすることができる。
【００３６】
上述した構成によって、つぎのようにＦＷＤの電流経路ができる。エミッタ電極である表面電極４１に正のバイアス電圧を印加すると、アノード領域３１からホールが注入される。そのホールは、エッジ部１４の下を流れてカソード領域３２に達する。一方、電子は、裏面電極４２からカソード領域３２を経由してエッジ部１４の下のドリフト層２１を通り、アノード領域３１に至る。
【００３７】
図１に破線で示す矢印のように、ＦＷＤによる電流経路は半導体基板の垂直方向（深さ方向）に対して斜めに角度をなしているので、還流電流はＩＧＢＴ部１１の外側に向かって流れる。したがって、アノード領域３１とＩＧＢＴ部１１との間に絶縁性トレンチなどの非干渉領域を設けてもよいが、特に非干渉領域を設けなくても、ラッチアップ等の寄生効果はほとんどない。
【００３８】
つぎに、図１（厳密には図３）に示す半導体装置の製造プロセスについて説明する。図２は、図１に示す半導体装置の製造プロセスを説明するための図である。まず、たとえば比抵抗が２８Ωｃｍで、厚さが６２５μｍのＮ型ＦＺウェハーよりなる半導体基板５１の表面に、たとえば２４０００オングストロームの厚さの熱酸化膜５２を形成する。そして、この熱酸化膜５２をパターニングして、スクライブライン５３（破線で示す）を中心としてカソード領域３２を形成するのに十分な開口幅のスクライブ領域５４を開口する（図２（ａ））。
【００３９】
ついで、熱酸化膜５２よりなるマスクおよびスクライブ領域５４の開口部上に、リンを含む酸化膜を堆積する。そのリンを含む酸化膜のみを除去した後、たとえば１３００℃で１７０時間のドライブ熱処理をおこなう。これによって、リンがスクライブ領域５４の開口部から約２００μｍの深さまで拡散し、深さＸｊがおおよそ２００μｍのカソード領域３２が形成される（図２（ｂ））。
【００４０】
熱酸化膜５２を除去した後、フィールド酸化やゲート酸化膜の形成やポリシリコン等のパターニングなどの表面プロセスをおこない、ＩＧＢＴ部１１の表面素子構造２２やＦＷＤアノード部１２の表面素子構造を形成する（図２（ｃ））。表面プロセス等の詳細については、本発明の要旨ではないので、説明を省略する。
【００４１】
表面プロセス終了後、半導体基板５１の裏面を研削して、最終的な基板厚さを１００μｍとする。このように薄ウェハー化することによって、基板表面からの拡散により形成されたカソード領域３２が基板裏面（研削面）に露出する。その後、基板裏面にＰ型不純物としてたとえばボロンを１．０×１０15ｃｍ-2のドーズ量でイオン注入し、たとえば３５０℃で熱処理する。これによって、基板裏面にコレクタ領域２３が形成される（図２（ｄ））。
【００４２】
なお、ボロンのドーズ量を、ＩＧＢＴ部１１のオン電圧値が所定の値になるよう調整する。また、熱処理温度は、基板表面側のメタル層、すなわち表面電極４１の融点よりも低い温度とする。たとえば表面電極４１が１．０％のシリコンを含むアルミニウムのシリサイドの場合には、融点が６６０℃であるので、それよりも低い温度で熱処理をおこなう。上述した製造条件によれば、２００Ａ／ｃｍ2の電流密度でのオン電圧は１．６２Ｖとなる。
【００４３】
その後、基板裏面にたとえばアルミニウム、チタン、ニッケルおよび金を蒸着して４層構造の裏面電極４２を形成する。最後にダイシングをおこない、スクライブライン５３で個々のチップに切り離すことによって、図１に示す構成の半導体装置が完成する。
【００４４】
なお、図４に示すように、ドリフト層２１においてＦＷＤによる電流経路となる領域４３（図４においてハッチングを付した領域）にのみ選択的ライフタイム制御をおこなうようにしてもよい。このようにすれば、ＩＧＢＴ部１１のオン電圧を低くするとともに、ＦＷＤ部を高速リカバリー特性とすることができる。また、たとえば本実施の形態の半導体装置をインバータに適用した場合、そのインバータ動作においてＩＧＢＴ部１１がターンオンする際に、別アームの半導体装置のＦＷＤ部が逆回復するときの逆回復ピーク電流と逆回復電荷を小さくすることができるので、ターンオン損失を低減することができる。
【００４５】
選択的ライフタイムキラーを導入するにはつぎのようにすればよい。たとえば、表面プロセスの途中で基板表面側を全面、酸化膜で覆い、その酸化膜をパターニングしてＦＷＤ部のみを開口させる。そして、その酸化膜の開口部から白金を８７０℃の温度で拡散させることによって、ＦＷＤ部近傍にだけライフタイムキラーが導入されるので、ＦＷＤ部のみのライフタイムを低減させることができる。
【００４６】
あるいは、ＦＷＤ部のみが開口するパターンの厚さ５０μｍ程度のレジスト等をマスクとして、ＦＷＤ部に１〜３０ＭｅＶの加速電圧でヘリウム等の軽イオンを照射し、ＦＷＤ部に欠陥を生成させる。その後、３３０℃程度の温度で熱処理をおこない、所定のダイオード順電圧とする。
【００４７】
いずれの方法によっても、ＩＧＢＴ部１１にライフタイム制御を導入せずにＩＧＢＴのαTを１程度としたまま、ＦＷＤ部の蓄積キャリアを低減させることができるので、ＦＷＤの逆回復を高速にすることができる。なお、ウェハーまたは半導体チップ１０の全面に電子線を照射してＩＧＢＴ部１１のオン電圧をある程度増加させることにより、ＦＷＤ部の蓄積キャリアを低減させるようにしてもよい。
【００４８】
（ＦＳ型ＩＧＢＴの場合）
つぎに、ＩＧＢＴ部がＦＳ型ＩＧＢＴにより構成される場合について説明する。図６は、ＦＳ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図６に示すように、ドリフト層２１とコレクタ領域２３との間に、Ｎ型のＦＳ層２９が設けられている。このＦＳ層２９は、ＦＷＤアノード部１２およびエッジ部１４を通ってカソード領域３２にまで達している。
【００４９】
ドリフト層２１とＦＳ層２９とコレクタ領域２３を合わせた厚さは、特に限定しないが、たとえば７０μｍである。その他の構成は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であるので、図１に示す構成と同様の構成については同一の符号を付して説明を省略する。
【００５０】
図６に示す構成の半導体装置において、αPNP-eff、ＩＧＢＴ部１１の差し渡し長さ、半導体チップ１０の面積に対するＩＧＢＴ部１１の面積の比率、およびコレクタ領域２３の基板裏面における活性化されたｐ型不純物の最大表面濃度のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。それぞれの理由については後述する。
【００５１】
また、図６に示す構成の半導体装置において、ＦＷＤの電流経路は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。また、製造プロセスも上述したＮＰＴ型ＩＧＢＴを一体化させた場合とほぼ同様であるが、７０μｍの厚さまでウェハーの裏面を研削した後、ＦＳ層２９を形成するためにウェハー裏面にリンを深めにイオン注入する工程が増える。また、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様に、ＦＳ型ＩＧＢＴを一体化させた場合も、ドリフト層２１においてＦＷＤによる電流経路となる領域に選択的ライフタイムキラーを導入してもよい。
【００５２】
（ＰＴ型ＩＧＢＴの場合）
つぎに、ＩＧＢＴ部がＰＴ型ＩＧＢＴにより構成される場合について説明する。図８は、ＰＴ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図８に示すように、ドリフト層２１とコレクタ領域２３との間に、Ｎ型のバッファ層３０が設けられている。このバッファ層３０は、ＦＷＤアノード部１２およびエッジ部１４を通ってカソード領域３２にまで達している。
【００５３】
ドリフト層２１とバッファ層３０を合わせた厚さは、特に限定しないが、たとえば７０μｍである。その他の構成は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であるので、図１に示す構成と同様の構成については同一の符号を付して説明を省略する。
【００５４】
図８に示す構成の半導体装置において、αPNP-eff、ＩＧＢＴ部１１の差し渡し長さ、半導体チップ１０の面積に対するＩＧＢＴ部１１の面積の比率、およびコレクタ領域２３の基板裏面における活性化されたｐ型不純物の最大表面濃度のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。それぞれの理由については後述する。
【００５５】
また、図８に示す構成の半導体装置において、ＦＷＤの電流経路は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。また、製造プロセスも上述したＮＰＴ型ＩＧＢＴを一体化させた場合とほぼ同様である。ただし、コレクタ領域２３となるＰ型ＣＺウェハー上に、Ｎ型バッファ層３０およびＮ型ドリフト層２１をエピタキシャル成長させたウェハーを用いるので、ウェハー裏面の研削後、コレクタ領域２３を形成するためのイオン注入処理およびに熱処理は不要である。また、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様に、ＰＴ型ＩＧＢＴを一体化させた場合も、ドリフト層２１においてＦＷＤによる電流経路となる領域に選択的ライフタイムキラーを導入してもよい。
【００５６】
（αPNP-eff≧０．５の理由）
つぎに、ＩＧＢＴ部１１が電流阻止状態にあるとき、裏面電極４２に正の降伏電圧が印加されたときのαPNP-effが０．５以上である理由について説明する。図１０は、実施の形態１にかかる３タイプの半導体装置（図１、図６、図８参照）の出力特性を示す図である。図１０において、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴ、ＦＷＤ内蔵ＦＳ−ＩＧＢＴおよびＦＷＤ内蔵ＰＴ−ＩＧＢＴは、それぞれ図１、図６および図８に示す半導体装置の出力特性である。また、比較例として、図１０に、ＦＷＤを一体化させていないＮＰＴ−ＩＧＢＴ単独の素子の出力特性を従来ＮＰＴ−ＩＧＢＴとして示す。
【００５７】
図１０より、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴとＦＷＤ内蔵ＦＳ−ＩＧＢＴの出力特性は、従来ＮＰＴ−ＩＧＢＴの出力特性とほぼ同じであることがわかる。それに対して、ＦＷＤ内蔵ＰＴ−ＩＧＢＴのオン電圧は、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴ、ＦＷＤ内蔵ＦＳ−ＩＧＢＴおよび従来ＮＰＴ−ＩＧＢＴのオン電圧よりも数倍高くなっており、いわゆる「とび（ｓｎａｐ−ｂａｃｋ）」と呼ばれる現象が起こっていることがわかる。
【００５８】
図５、図７および図９は、それぞれ図１、図６および図８に示す半導体装置において、ゲートがオン状態のときに注入される電子およびホールの動きを模式的に示す断面図である。ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴの場合、図５に示すように、ゲートから注入された電子は、カソード領域３２に向かって流れる。その際、電子（ｅ-）が、コレクタ領域２３の近傍のドリフト層２１を通るときに電圧降下が生じる。
【００５９】
その電圧降下がコレクタ領域２３とドリフト層２１とのビルトイン電圧よりも大きくなれば、コレクタ領域２３からホール（ｈ+）が注入される。それによって、伝導度が変調し、オン電圧が低くなる。ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴの場合、２８Ωｃｍの高比抵抗のドリフト層２１とコレクタ領域２３が接しているので、わずかな電流が流れるだけで容易に電圧降下が生じる。
【００６０】
ＦＷＤ内蔵ＦＳ−ＩＧＢＴの場合は、図７に示すように、ゲートから注入され、カソード領域３２に向かって流れる電子がＦＳ層２９を通るときに電圧降下が生じる。その電圧降下がコレクタ領域２３とＦＳ層２９とのビルトイン電圧よりも大きくなれば、コレクタ領域２３からホール（ｈ+）が注入される。それによって、伝導度が変調し、オン電圧が低くなる。
【００６１】
ＦＷＤ内蔵ＦＳ−ＩＧＢＴの場合には、ＦＳ層２９がドリフト層２１よりも高濃度であるため、ＦＳ層２９の抵抗がドリフト層２１の抵抗よりも小さくなる。したがって、ビルトイン電圧よりも大きくなるような電圧降下を生じるには、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴよりも高い電流が必要になるので、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴよりもオン電圧がわずかに高くなる。
【００６２】
ＦＷＤ内蔵ＰＴ−ＩＧＢＴの場合は、図９に示すように、ゲートから注入され、カソード領域３２に向かって流れる電子がバッファ層３０を通るときに電圧降下が生じる。その電圧降下がコレクタ領域２３とバッファ層３０とのビルトイン電圧よりも大きくなれば、コレクタ領域２３からホール（ｈ+）が注入され、伝導度が変調してオン電圧が低くなる。
【００６３】
しかし、ＦＷＤ内蔵ＰＴ−ＩＧＢＴの場合、バッファ層３０がＦＳ層２９よりもドナー濃度が濃くなるように形成されているため、バッファ層３０の抵抗はＦＳ層２９の抵抗よりも１桁以上小さい。したがって、電子がバッファ層３０を通る際にＰＮ接合のビルトイン電圧分だけ電圧降下を生じさせるには、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴやＦＷＤ内蔵ＦＳ−ＩＧＢＴよりも数倍高い電流が流れる必要がある。そのため、コレクタ領域２３からホールが注入されず、ＩＧＢＴがオンしづらい状態となり、出力特性に「とび」が生じる原因となっている。
【００６４】
ＦＷＤ内蔵ＦＳ−ＩＧＢＴとＦＷＤ内蔵ＰＴ−ＩＧＢＴとで上述したような相違点が生じる原因は、主にγEとαTの違いである。いずれもαPNP（≒γEαT）は０．３程度である。γEについては、ＦＷＤ内蔵ＰＴ−ＩＧＢＴが０．９９以上であるのに対して、ＦＷＤ内蔵ＦＳ−ＩＧＢＴは０．３程度である。また、αTについては、ＦＷＤ内蔵ＰＴ−ＩＧＢＴでは０．３程度まで小さくするが、ＦＷＤ内蔵ＦＳ−ＩＧＢＴではほぼ１である。
【００６５】
ＦＷＤ内蔵ＰＴ−ＩＧＢＴの場合、コレクタ領域２３は高濃度のＣＺウェハーにより構成される。そのため、コレクタ領域２３から注入される少数キャリアの量が多くなる。それをある程度を抑えるには、高濃度（５×１０16ｃｍ-3）のバッファ層３０を形成する必要がある。
【００６６】
それに対して、ＦＷＤ内蔵ＦＳ−ＩＧＢＴでは、コレクタ領域２３はイオン注入により形成されるため、ＦＷＤ内蔵ＰＴ−ＩＧＢＴに比べて少数キャリアの注入量が少ない。したがって、ＦＳ層２９の濃度は、空乏層の広がりを抑える程度（積分濃度で最低１×１０12ｃｍ-2）でよい。ＦＳ層２９の厚さが５μｍであるとすれば、最大濃度は約５×１０15ｃｍ-3で十分である。このような違いにより、上述したような出力特性の違いが生じる。
【００６７】
以上の内容から、本発明者らは、ＩＧＢＴ部１１のタイプ別によりＦＷＤ部からのオン特性への影響を分ける指標の一つとして、ＩＧＢＴ部１１がオフ状態にあるときに、正の降伏電圧をコレクタ電極（裏面電極４２）に印加したときのαPNP-effが有効であることを導き出した。図１１は、コレクタへの印加電圧ＶｋａとαPNP-effとの関係を示す特性図である。
【００６８】
図１１より、ＦＷＤ内蔵ＰＴ−ＩＧＢＴの場合、バッファ層３０のドナー濃度が十分に高いので、コレクタへの印加電圧が大きくなって中性領域がバッファ層３０だけになっても、αPNP-effの増加は緩慢である。したがって、コレクタへの印加電圧が降伏電圧（ここでは７００Ｖとする）に達しても、電流利得はほとんど変化しない。
【００６９】
それに対して、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴおよびＦＷＤ内蔵ＦＳ−ＩＧＢＴの場合には、コレクタへの印加電圧が増大するのに伴って、αPNP-effも増大する。したがって、コレクタへの印加電圧が降伏電圧（７００Ｖ）に達したときには、電流利得は３〜４倍程度に増加している。このことが、ＩＧＢＴ部１１の出力特性に関係している。
【００７０】
つまり、コレクタに降伏電圧まで印加したことによって空乏層が広がっているにもかかわらず、αPNP-effが低いということは、コレクタ領域２３の手前、すなわちコレクタ領域２３よりもドリフト層２１側に高濃度のＮ型領域が存在することを意味している。したがって、ＩＧＢＴ部１１のゲートがオン状態のときに注入された電子の一部は、コレクタ領域２３の手前の高濃度のＮ型領域を経由してカソード領域３２へ流れる。そのときの電圧降下は、高濃度のＮ型領域の抵抗成分が低いため、大電流が流れないとＰＮ接合のビルトイン電圧に到達しない。
【００７１】
一方、静的なαPNPに対して、コレクタに降伏電圧を印加したときのαPNP-effが高いということは、コレクタ領域２３の手前にあるＮ型領域のドナー濃度が低いことを意味する。換言すれば、コレクタ領域２３の手前のＮ型領域の抵抗成分は高い。したがって、ＩＧＢＴ部１１のゲートがオン状態のときに注入された電子がカソード領域３２に流れ込むときの電圧降下は、小電流でも容易にＰＮ接合のビルトイン電圧に到達する。そのため、出力特性に「とび」が発生せずに、低いオン電圧となる。
【００７２】
図１２は、コレクタに降伏電圧を印加したときのαPNP-effと、２００Ａ／ｃｍ2の電流密度におけるＩＧＢＴ部１１のオン電圧との関係を示す特性図である。図１２より、αPNP-effが０．５より小さくなると、オン電圧が急激に増加するのがわかる。オン電圧が急激に増加する理由は、上述したように、コレクタ領域２３の手前にあるＮ型領域のドナー濃度が高いことによって、電圧降下が小さくなり、それによって出力特性に「とび」が発生するからである。以上、詳述した理由により、実施の形態１にかかる半導体装置では、ゲートオフ時のコレクタに降伏電圧を印加したときのαPNP-effは０．５以上であるのが適当である。
【００７３】
（ＩＧＢＴ部１１の差し渡し長さ≧１００μｍの理由）
つぎに、ＩＧＢＴ部１１の差し渡し長さが１００μｍ以上である理由について説明する。図１３は、チップ内活性領域の面積に対するＩＧＢＴ部１１の面積比と、２００Ａ／ｃｍ2の電流密度におけるＩＧＢＴ部１１のオン電圧との関係を示す特性図である。図１３には、ＩＧＢＴ部１１の差し渡し長さを１〜１０００μｍとしたときの特性が示されている。なお、図１３において、ＦＷＤを一体化させていないＩＧＢＴのオン電圧値をＶdiodeとして示している。
【００７４】
図１３より、たとえばＩＧＢＴ部１１の面積比を６６％とした場合、ＩＧＢＴ部１１の差し渡し長さが長いほど、ＦＷＤがない場合のオン電圧値Ｖdiodeに近づくが、ＩＧＢＴ部１１の差し渡し長さが短いほどオン電圧が増加することがわかる。これは、ＩＧＢＴ部１１の差し渡し長さが長いほど、カソード領域３２ヘ到達するまでに電子が流れる距離が長くなり、その分、抵抗成分が増加するので、電子が流れる際の電圧降下が大きくなり、コレクタ領域２３のＰＮ接合ビルトイン電圧を超えることが可能となるからである。図１３によれば、オン電圧がＶdiodeに漸近するには、ＩＧＢＴ部１１の差し渡し長さが１００μｍ以上であればよいことがわかる。
【００７５】
ところで、前記特許文献４に開示されたアノードショート型構造では、ＩＧＢＴ部の差し渡し長さはおおよそ１〜１０μｍに相当する。ゲートから注入された電子がカソード（いわゆるショート部）に流れこむまでの長さが１〜１０μｍ程度では、その際の電圧降下がＰＮ接合のビルトイン電圧を超えることは困難であるため、出力特性に「とび」が発生してしまい、オン電圧が大きくなってしまう。
【００７６】
（ＩＧＢＴ部１１の面積比≧６０％の理由）
つぎに、ＩＧＢＴ部１１の平面における面積が、半導体チップ１０の平面における面積の６０％以上である理由について説明する。従来の一般的な実機動作を考慮すると、ＩＧＢＴモジュールにおけるＩＧＢＴチップとＦＷＤチップの面積の比は、２対１程度である。これは、実機動作において、総合損失が最も小さくなるようにチップ面積等を決めていくと、ほぼこのような値となるからである。
【００７７】
また、動作環境によっては、ＩＧＢＴチップの面積比がそれ以上の場合もある。したがって、実施の形態１にかかる半導体装置においても、ＩＧＢＴ部１１の面積比は、実機の動作環境にもよるが、活性部全体の６０％以上となるように設計する必要がある。このことと、上述したＩＧＢＴ部１１の差し渡し長さの検討内容とから、ＩＧＢＴ部１１の面積比は６０％以上であり、かつＩＧＢＴ部１１に差し渡し長さが１００μｍ以上となる部分が含まれることが望ましい。
【００７８】
（エッジ部１４の長さとダイオード逆回復損失との関係）
図１、図６または図８に示すように、ＦＷＤの電流経路はエッジ部１４の下を通っている。そのため、エッジ部１４の長さがＦＷＤ部の逆回復損失の特性に大きな影響を及ぼす。したがって、エッジ部１４の長さは、設計耐圧が確保できる範囲内で、できるだけ短くするのが好ましい。エッジ部１４の長さは、ガードリング構造やＲＥＳＵＲＦ構造などのエッジ構造により決まるが、エッジ構造で決まる耐圧は、平面接合でのドリフト層厚で決まる降伏電圧よりは大きくならない。したがって、エッジ部１４で設計耐圧を確保するには、エッジ部１４の長さはドリフト層２１の厚さよりも長くなる。
【００７９】
図１４は、エッジ部１４の長さに対するドリフト層２１の厚さの比と、ＦＷＤ部の逆回復損失との関係を示す特性図である。なお、縦軸については、従来のＩＧＢＴモジュールにおけるダイオード逆回復損失を１として規格化している。横軸の値については、ドリフト層２１の厚さに対してエッジ部１４の長さが長くなるほど小さくなる。図１４に示す特性図では、ドリフト層２１の厚さを１００μｍとし、エッジ部１４の長さを２３０μｍ（フィールドプレート構造）から５００μｍ（ガードリング構造）とした。
【００８０】
図１４より、エッジ部１４が長くなるほど、ダイオード逆回復損失が大きくなることがわかる。エッジ部１４が最長のもの（ガードリング構造）では、逆回復損失が従来の３倍程度となるが、エッジ部１４の長さがドリフト層２１の厚さの２．５倍（すなわち、横軸の値が０．４）以下であれば、逆回復損失が従来の１．５倍以下になるので、望ましい。
【００８１】
（コレクタ領域２３の最大表面濃度が１０15〜１０18ｃｍ-3である理由）
つぎに、コレクタ領域２３の基板裏面における活性化されたｐ型不純物の最大表面濃度が、１０15ｃｍ-3以上１０18ｃｍ-3以下である理由について説明する。カソード領域３２が裏面電極４２にオーミック接触するには、カソード領域３２の、裏面電極４２に接触する面の表面濃度は、１．０×１０18ｃｍ-3以上である必要があり、望ましくは１．０×１０19ｃｍ-3以上であるとよい。なおかつ、カソード領域３２の、裏面電極４２に接触する面の表面濃度は、ボロンのイオン注入および熱処理により形成されるコレクタ領域２３の表面濃度よりも高くなければならない。
【００８２】
図１５は、カソード領域３２の深さ方向の濃度分布を示す図である。図１５より、基板表面から１００μｍの深さにおけるカソード領域３２の濃度を１．０×１０19ｃｍ-3とし、コレクタ領域２３の活性化最大濃度を１．０×１０19ｃｍ-3以下、望ましくは１．０×１０18ｃｍ-3以下とすればよい。
【００８３】
上述した実施の形態１によれば、ウェハー表面側から不純物拡散によりカソード領域３２を形成した後、ウェハー裏面を研削してその研削面にカソード領域３２を露出させ、コレクタ領域２３の形成後に裏面電極４２を形成することによって、カソード領域３２を裏面電極４２にオーミック接触させることができる。したがって、従来のＩＧＢＴとＦＷＤを一体化させた半導体装置のように薄ウェハー化した後に、ウェハー表面側の構造との位置合わせをおこなってマスクをパターニングする必要がないので、製造段階においてウェハー割れを起こすことなく、ＩＧＢＴとＦＷＤを一体化させた半導体装置を容易に作製することができる。また、カソード領域３２をエッジストッパーとして兼用することもできる。また、アノード領域３１をチャネル領域２４と共有することもできる。
【００８４】
実施の形態２．
実施の形態２にかかる半導体装置は、ＩＧＢＴ部とエッジ部とＦＷＤ部が同一半導体チップに形成されており、チップの深さ方向、すなわち縦方向にＦＷＤの電流経路を有する構成となっている。ＩＧＢＴ部は、ＮＰＴ型ＩＧＢＴ、ＰＴ型ＩＧＢＴまたはＦＳ型ＩＧＢＴにより構成される。
【００８５】
（ＮＰＴ型ＩＧＢＴの場合）
まず、ＩＧＢＴ部がＮＰＴ型ＩＧＢＴにより構成される場合について説明する。図１６は、ＮＰＴ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図１６において、１１０は半導体チップ、１１１はＩＧＢＴ部、１１２はＦＷＤ部、１１４はエッジ部である。
【００８６】
ＦＷＤ部１１２は、半導体チップ１１０の相対する二辺のうちの一方の辺（図示例では左側の辺）に沿って設けられている。エッジ部１１４は半導体チップ１１０の周縁に沿って、ＩＧＢＴ部１１１を囲むように設けられている。
【００８７】
ＩＧＢＴ部１１１では、Ｎ型の高比抵抗ドリフト層１２１を挟んで、基板表面側にＩＧＢＴの表面素子構造１２２が形成されており、基板裏面側にＰ型のコレクタ領域１２３が設けられている。ＩＧＢＴの表面素子構造１２２は、ドリフト層１２１の表面に選択的に形成されたＰ型の高濃度チャネル領域１２４、このチャネル領域１２４内に選択的に形成されたＮ型の高濃度ソース領域１２５、チャネル領域１２４の表面上に形成されたゲート絶縁膜１２６およびゲート電極１２７よりなる絶縁ゲート部１２８を備えている。特に限定しないが、ＩＧＢＴ部１１１におけるドリフト層１２１とコレクタ領域１２３を合わせた厚さは、たとえば１００μｍである。
【００８８】
ＦＷＤ部１１２では、前記ドリフト層１２１を挟んで、基板表面側にＰ型の高濃度アノード領域１３１が設けられており、基板裏面側にＮ型の高濃度カソード領域１３２が設けられている。エッジ部１１４では、ガードリング構造やＲＥＳＵＲＦ構造などの周知のエッジ構造が前記ドリフト層１２１の表面に形成されている。特に限定しないが、ＦＷＤ部１１２におけるドリフト層１２１の厚さは、たとえば６０μｍである。
【００８９】
表面電極１４１は、ＩＧＢＴ部１１１のチャネル領域１２４およびソース領域１２５の両方に電気的に接続するエミッタ電極と、ＦＷＤ部１１２のアノード領域１３１に電気的に接続するアノード電極を兼ねている。裏面電極１４２は、ＩＧＢＴ部１１１のコレクタ領域１２３に電気的に接続するコレクタ電極と、ＦＷＤ部１１２のカソード領域１３２に電気的に接続するカソード電極を兼ねている。
【００９０】
なお、図１９に示す変形例のように、ＩＧＢＴ部１１１とＦＷＤ部１１２とが入れ替わった構成としてもよい。図１６に示す配置と図１９に示す配置には、何ら特性上の違いはない。
【００９１】
図１６または図１９に示す構成の半導体装置において、ＩＧＢＴ部１１１が電流阻止状態にあるとき、コレクタ電極である裏面電極１４２に正の降伏電圧が印加されたときのαPNP-effは０．５以上である。その理由は、実施の形態１で説明した通りである。ただし、実施の形態１での説明を実施の形態２で引用する際には、実施の形態１の該当する説明の中で、図５の代わりに図２１を参照するものとする。図２１は、図１９に示す半導体装置において、ゲートがオン状態のときに注入される電子およびホールの動きを模式的に示す断面図である。
【００９２】
また、ＩＧＢＴ部１１１の差し渡し長さは１００μｍ以上である。実施の形態１の図３に示す例のように、半導体チップ１１０の相対する二辺にともにＦＷＤが設けられている場合には、左右のＦＷＤに挟まれるＩＧＢＴ部１１１は２００μｍ以上の長さが必要である。この差し渡し長さの理由も、実施の形態１で説明した通りである。
【００９３】
また、ＩＧＢＴ部１１１の平面における面積は、半導体チップ１１０の平面における面積の６０％以上である。この理由も、実施の形態１で説明した通りである。また、ＦＷＤ部１１２において、カソード領域１３２のＩＧＢＴ部１１１側の端部は、アノード領域１３１のＩＧＢＴ部１１１側の端部から１００μｍ以上、ＩＧＢＴ部１１１から遠ざかる方向に、離れている。その理由については後述する。
【００９４】
また、コレクタ領域１２３の基板裏面における活性化されたｐ型不純物の最大表面濃度は、１０18ｃｍ-3以下である。その理由については後述する。各種設計値等を上述したような範囲に設定することによって、ＦＷＤ部１１２がＩＧＢＴ部１１１のオン動作に及ぼす影響を少なくすることができる。
【００９５】
上述した構成によって、つぎのようにＦＷＤの電流経路ができる。エミッタ電極である表面電極１４１に正のバイアス電圧を印加すると、アノード領域１３１からホールが注入される。そのホールは、ドリフト層１２１を流れてカソード領域１３２に達する。なお、アノード領域１３１とＩＧＢＴ部１１１との間に絶縁性トレンチなどの非干渉領域を設けてもよい。
【００９６】
つぎに、図１６に示す半導体装置（厳密には、チップの左右両端にＦＷＤが配置された構成）の製造プロセスについて説明する。図１７および図１８は、図１６に示す半導体装置の製造プロセスを説明するための図である。まず、たとえば比抵抗が２８Ωｃｍで、厚さが６２５μｍのＮ型ＦＺウェハーよりなる半導体基板１５１の表面に、たとえば２４０００オングストロームの厚さの熱酸化膜１５２を形成する。そして、この熱酸化膜１５２をパターニングして、スクライブライン１５３（破線で示す）を中心としてカソード領域１３２を形成するのに十分な開口幅のスクライブ領域１５４を開口する（図１７（ａ））。
【００９７】
ついで、熱酸化膜１５２よりなるマスクおよびスクライブ領域１５４の開口部上に、リンを含む酸化膜を堆積する。そのリンを含む酸化膜のみを除去した後、たとえば１３００℃で８０時間のドライブ熱処理をおこなう。これによって、リンがスクライブ領域１５４の開口部から約１００μｍの深さまで拡散し、深さＸｊがおおよそ１００μｍのカソード領域１３２が形成される（図１７（ｂ））。
【００９８】
熱酸化膜１５２を除去した後、リンをドープしながら、基板表面にたとえば厚さ６０μｍのエピタキシャル層１５５を成長させる（図１７（ｃ））。このエピタキシャル層１５５の比抵抗は、半導体基板１５１と同じ２８Ωｃｍとする。ここまでで、カソード領域１３２が埋め込まれた状態となる。
【００９９】
ついで、フィールド酸化やゲート酸化膜の形成やポリシリコン等のパターニングなどの表面プロセスをおこない、ＩＧＢＴ部１１１の表面素子構造１２２やＦＷＤ部１１２の表面素子構造を形成する（図１８（ｄ））。表面プロセス等の詳細については、本発明の要旨ではないので、説明を省略する。
【０１００】
表面プロセス終了後、半導体基板１５１の裏面を研削して、最終的な基板厚さを１００μｍとする。このように薄ウェハー化することによって、カソード領域１３２が基板裏面（研削面）に露出する。その後、基板裏面にＰ型不純物としてたとえばボロンを１．０×１０15ｃｍ-2のドーズ量でイオン注入し、たとえば３５０℃で熱処理する。これによって、基板裏面にコレクタ領域１２３が形成される（図１８（ｅ））。
【０１０１】
なお、ボロンのドーズ量を、ＩＧＢＴ部１１１のオン電圧値が所定の値になるよう調整する。また、熱処理温度については、実施の形態１と同様に、基板表面側のメタル層、すなわち表面電極１４１の融点よりも低い温度とする。上述した製造条件によれば、２００Ａ／ｃｍ2の電流密度でのオン電圧は１．６２Ｖとなる。
【０１０２】
その後、基板裏面にたとえばアルミニウム、チタン、ニッケルおよび金を蒸着して４層構造の裏面電極１４２を形成する。最後にダイシングをおこない、スクライブライン１５３で個々のチップに切り離すことによって、図１６に示す構成の半導体装置が完成する。
【０１０３】
なお、図２０に示すように、ドリフト層１２１においてＦＷＤによる電流経路となる領域１４３（図２０においてハッチングを付した領域）にのみ選択的ライフタイム制御をおこなうようにしてもよい。このようにすれば、ＩＧＢＴ部１１１のオン電圧を低くするとともに、ＦＷＤ部１１２を高速リカバリー特性とすることができる。
【０１０４】
また、たとえば本実施の形態の半導体装置をインバータに適用した場合、そのインバータ動作においてＩＧＢＴ部１１１がターンオンする際に、別アームの半導体装置のＦＷＤ部１１２が逆回復するときの逆回復ピーク電流と逆回復電荷を小さくすることができるので、ターンオン損失を低減することができる。選択的ライフタイムキラーの導入方法については、実施の形態１において説明した通りである。
【０１０５】
（ＦＳ型ＩＧＢＴの場合）
つぎに、ＩＧＢＴ部がＦＳ型ＩＧＢＴにより構成される場合について説明する。図２２は、ＦＳ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図２２に示すように、ドリフト層１２１とコレクタ領域１２３との間に、Ｎ型のＦＳ層１２９が設けられている。なお、図２２に示す例は、図１９に示す変形例と同様に、ＩＧＢＴ部１１１とＦＷＤ部１１２とが入れ替わった構成となっているが、入れ替わっていない構成に対する特性上の違いはない。
【０１０６】
ドリフト層１２１とＦＳ層１２９とコレクタ領域１２３を合わせた厚さは、特に限定しないが、たとえば１００μｍである。その他の構成は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であるので、図１６に示す構成と同様の構成については同一の符号を付して説明を省略する。
【０１０７】
図２２に示す構成の半導体装置において、αPNP-eff、ＩＧＢＴ部１１１の差し渡し長さ、半導体チップ１１０の面積に対するＩＧＢＴ部１１１の面積の比率のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であり、それぞれの理由については実施の形態１で説明した通りである。
【０１０８】
ただし、αPNP-effの理由について、実施の形態１での説明を実施の形態２で引用する際には、実施の形態１の該当する説明の中で、図７の代わりに図２３を参照するものとする。図２３は、図２２に示す半導体装置において、ゲートがオン状態のときに注入される電子およびホールの動きを模式的に示す断面図である。
【０１０９】
また、カソード領域１３２とアノード領域１３１とのＩＧＢＴ部１１１側の端部のずれ、およびコレクタ領域１２３の基板裏面における活性化されたｐ型不純物の最大表面濃度のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。これらの理由については後述する。
【０１１０】
また、図２２に示す構成の半導体装置において、ＦＷＤの電流経路は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。また、製造プロセスも上述したＮＰＴ型ＩＧＢＴを一体化させた場合とほぼ同様であるが、ウェハー裏面を研削した後、ＦＳ層１２９を形成するためにウェハー裏面にリンを深めにイオン注入する工程が増える。また、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様に、ＦＳ型ＩＧＢＴを一体化させた場合も、ドリフト層１２１においてＦＷＤによる電流経路となる領域に選択的ライフタイムキラーを導入してもよい。
【０１１１】
（ＰＴ型ＩＧＢＴの場合）
つぎに、ＩＧＢＴ部がＰＴ型ＩＧＢＴにより構成される場合について説明する。図２４は、ＰＴ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図２４に示すように、ドリフト層１２１とコレクタ領域１２３との間に、Ｎ型のバッファ層１３０が設けられている。なお、図２４に示す例は、図１９に示す変形例と同様に、ＩＧＢＴ部１１１とＦＷＤ部１１２とが入れ替わった構成となっているが、入れ替わっていない構成に対する特性上の違いはない。
【０１１２】
ドリフト層１２１とバッファ層１３０を合わせた厚さは、特に限定しないが、たとえば１００μｍである。その他の構成は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であるので、図１６に示す構成と同様の構成については同一の符号を付して説明を省略する。
【０１１３】
図２４に示す構成の半導体装置において、αPNP-eff、ＩＧＢＴ部１１１の差し渡し長さ、半導体チップ１１０の面積に対するＩＧＢＴ部１１１の面積の比率のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であり、それぞれの理由については実施の形態１で説明した通りである。
【０１１４】
ただし、αPNP-effの理由について、実施の形態１での説明を実施の形態２で引用する際には、実施の形態１の該当する説明の中で、図９の代わりに図２５を参照するものとする。図２５は、図２４に示す半導体装置において、ゲートがオン状態のときに注入される電子の動きを模式的に示す断面図である。
【０１１５】
また、カソード領域１３２とアノード領域１３１とのＩＧＢＴ部１１１側の端部のずれ、およびコレクタ領域１２３の基板裏面における活性化されたｐ型不純物の最大表面濃度のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。これらの理由については後述する。
【０１１６】
また、図２４に示す構成の半導体装置において、ＦＷＤの電流経路は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。また、製造プロセスも上述したＮＰＴ型ＩＧＢＴを一体化させた場合とほぼ同様である。ただし、コレクタ領域１２３となるＰ型ＣＺウェハー上に、Ｎ型バッファ層１３０およびＮ型ドリフト層１２１をエピタキシャル成長させたウェハーを用いるので、ウェハー裏面の研削後、コレクタ領域１２３を形成するためのイオン注入処理およびに熱処理は不要である。また、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様に、ＰＴ型ＩＧＢＴを一体化させた場合も、ドリフト層１２１においてＦＷＤによる電流経路となる領域に選択的ライフタイムキラーを導入してもよい。
【０１１７】
（ＩＧＢＴ部１１１のオン機構）
つぎに、ＩＧＢＴ部１１１がオンする機構について説明する。図２６は、ＮＰＴ型ＩＧＢＴよりなるＩＧＢＴ部１１１がオンする機構を示す模式図である。また、図２７は、ＰＴ型ＩＧＢＴまたはＦＳ型ＩＧＢＴよりなるＩＧＢＴ部１１１がオンする機構を示す模式図である。
【０１１８】
実施の形態１においても説明したように、ＩＧＢＴ部１１１の面積比が同じであっても、ＩＧＢＴ部１１１の差し渡し長さが異なると、出力特性に「とび」が生じることがある。その理由は、ＩＧＢＴ部１１１の差し渡し長さが短いと、ＰＮ接合のビルトイン電圧を超えるだけの電圧降下が得られないからである。ここで、ビルトイン電圧をＶbiとし、Ｖbiを超えるためのコレクク電流をＩcとし、電子電流経路でのドリフト抵抗をＲbとすると、（１）式が成り立つ。
【０１１９】
Ｉc＝Ｒb・Ｖbi ・・・（１）
【０１２０】
図２６および図２７に示すように、素子の奥行きをＺとし、ＩＧＢＴ部１１１の差し渡し長さをＬとし、ドリフト層の、コレクタ近傍の領域の２次元伝導が主に寄与すると仮定して、その領域のシート抵抗をρbとすると、上記（１）式は（２）式のように表される。
【０１２１】
Ｉc＝Ｚ・Ｖbi／（ρb・Ｌ） ・・・（２）
【０１２２】
さらに、シート抵抗ρbについて、２次元伝導の領域の厚さをｄとし、その領域の平均濃度をＮdとし、電子の移動度を用いると、上記（２）式は（３）式のように表される。ここで、奥行きＺ、ＩＧＢＴ部１１１の差し渡し長さＬにおけるコレクク電流Ｉcの電流密度をＪcとする。
【０１２３】
Ｊc＝ｑμn・ｄ・Ｎd・Ｖbi／Ｌ2 ・・・（３）
【０１２４】
図２８に、上記式（３）について具体的に計算して求めた、ＩＧＢＴ部１１の差し渡し長さＬとビルトイン電圧を超えるために必要な電流密度Ｊcとの関係を示す。ただし、その計算をおこなうにあたって、ＮＰＴ型ＩＧＢＴについては、図２６に示す構成においてｄ＝３０μｍ、Ｎd＝１×１０14ｃｍ-3とした。また、ＰＴ型ＩＧＢＴについては、図２７に示す構成においてｄ＝１０μｍ、Ｎd＝１×１０16ｃｍ-3とした。また、ＦＳ型ＩＧＢＴについては、図２７に示す構成においてｄ＝３μｍ、Ｎd＝１×１０15ｃｍ-3とした。
【０１２５】
ＮＰＴ型ＩＧＢＴは、ＰＴ型ＩＧＢＴと違い、ｎ-バッファ層のような低抵抗の２次元伝導層がない。したがって、ＮＰＴ型ＩＧＢＴでは、電子もある程度広がり、電圧降下も高いと考えられる。一方、ＰＴ型ＩＧＢＴは、ｎ-バッファ層が低抵抗層であるため、十分な電圧降下が得られないので、オンしづらい。ＦＳ型ＩＧＢＴでは、その形成条件にも依存するが、ＦＳ層の濃度はＰＴ型ＩＧＢＴのｎ-バッファ層よりは低くなるため、電子電流の電圧降下が高くなり、ＮＰＴ型ＩＧＢＴに近い出力特性を示す。
【０１２６】
（カソード領域１３２の端部とアノード領域１３１の端部とのずれの理由）
つぎに、カソード領域１３２のＩＧＢＴ部１１１側の端部が、アノード領域１３１のＩＧＢＴ部１１１側の端部から１００μｍ以上、ＩＧＢＴ部１１１から遠ざかる方向に、離れている理由について説明する。図２９は、カソード領域１３２のＩＧＢＴ部１１１側の端部がアノード領域１３１のＩＧＢＴ部１１１側の端部から、ＩＧＢＴ部１１１から遠ざかる方向に離れるようにずれるときのずれ量と、２００Ａ／ｃｍ2の電流密度におけるＩＧＢＴ部１１１のオン電圧との関係を示す特性図である。
【０１２７】
図２９より、ずれ量が１００μｍ以下では、オン電圧が増加しているこがわかる。これは、ずれ量が小さいと、カソード領域１３２がＩＧＢＴ部１１１のゲートに近すぎるため、ゲートから注入された電子が、十分な電圧降下を生じる前にカソード領域１３２へ到達してしまい、電圧降下がＰＮ接合のビルトイン電圧を超えないからである。したがって、このずれ量は１００μｍ以上あるのが適当である。
【０１２８】
（コレクタ領域１２３の最大表面濃度≦１０18ｃｍ-3である理由）
つぎに、コレクタ領域１２３の基板裏面における活性化されたｐ型不純物の最大表面濃度が、１０18ｃｍ-3以下である理由について説明する。実施の形態１で説明した通り、カソード領域１３２の、裏面電極１４２に接触する面の表面濃度は、１．０×１０18ｃｍ-3以上であり、望ましくは１．０×１０19ｃｍ-3以上である。
【０１２９】
図３０は、カソード領域１３２の深さ方向の濃度分布を示す図である。図３０の横軸のＸａは、図１８（ｅ）に示すように半導体基板１５１の表面、すなわちＦＷＤ部１１２にけるドリフト層１２１とカソード領域１３２との界面の深さ位置に相当する。また、図３０の横軸のＸｂは、図１８（ｅ）に示すように半導体基板１５１の裏面に露出したカソード領域１３２の露出面の深さ位置に相当する。
【０１３０】
図３０より、半導体基板１５１の表面Ｘａから４０μｍの深さにおけるカソード領域１３２の濃度を１．０×１０19ｃｍ-3とし、コレクタ領域１２３の活性化最大濃度を１．０×１０19ｃｍ-3以下、望ましくは１．０×１０18ｃｍ-3以下とすればよい。
【０１３１】
（チップレイアウト）
つぎに、実施の形態２にかかる半導体装置のチップ状の平面レイアウトについて説明する。図３１〜図３４は、４つのチップレイアウトの例を示す概略図である。いずれのレイアウト例も、半導体チップ１１０の最外周はエッジ部１１４である。図３１に示すチップレイアウトでは、ＦＷＤ部１１２は、エッジ部１１４に隣接してエッジ部１１４の内側に配置される。ＩＧＢＴ部１１１は、ＦＷＤ部１１２に隣接してＦＷＤ部１１２の内側に配置される。
【０１３２】
各ＩＧＢＴセルのゲート電極は、ＩＧＢＴ部１１１の外周に沿って設けられるゲートランナー部１１５に接続される。そして、ゲートランナー部１１５はゲートパッド部１１６に接続される。エミッタパッド、すなわち表面電極１４１は、ＩＧＢＴ部１１１とＦＷＤ部１１２とにまたがるように形成される。このレイアウトでは、電流および発生熱が、図示しないワイヤボンディングやリードフレームを介して開放されやすくなる。
【０１３３】
図３２に示すチップレイアウトでは、ＩＧＢＴ部１１１は、エッジ部１１４に隣接してエッジ部１１４の内側に配置される。ＦＷＤ部１１２は、ＩＧＢＴ部１１１に隣接してＩＧＢＴ部１１１の内側に配置される。ゲートランナー部１１５は、ＩＧＢＴ部１１１の外周、すなわちエッジ部１１４との境界に沿って設けられる。このレイアウトでは、表面電極１４１をゲートランナー部１１５の内側に配置することができるので、表面電極１４１に段差ができず、またエレクトロマイグレーションなどの問題も起こさずに電流を流すことができる。
【０１３４】
図３３または図３４に示すチップレイアウトは、ＩＧＢＴ部１１１およびＦＷＤ部１１２を、いずれか一方が他方の内側になるように配置するのではなく、隣り合わせに配置するものである。図３２〜図３４に示すレイアウトのように、ＩＧＢＴ部１１１の一部がエッジ部１１４に隣接していると、最も効率的に電極と接触することができるので、好ましい。
【０１３５】
上述した実施の形態２によれば、ウェハー表面側から不純物拡散によりカソード領域１３２を形成した後、ウェハー表面にエピタキシャル成長をおこなって、カソード領域１３２を埋め込み、その後、ウェハー裏面を研削してその研削面にカソード領域１３２を露出させ、コレクタ領域１２３の形成後に裏面電極１４２を形成することによって、カソード領域１３２を埋め込むとともに裏面電極１４２にオーミック接触させることができる。したがって、従来のＩＧＢＴとＦＷＤを一体化させた半導体装置のように薄ウェハー化した後に、ウェハー表面側の構造との位置合わせをおこなってマスクをパターニングする必要がないので、製造段階においてウェハー割れを起こすことなく、ＩＧＢＴとＦＷＤを一体化させた半導体装置を容易に作製することができる。
【０１３６】
実施の形態３．
実施の形態３は、実施の形態１または実施の形態２にかかる半導体装置の適用例である。図３５は、たとえばインバータ回路に適用した例を示す回路図である。図３５に示すインバータ回路は、家庭用２層交流２０１を４個のコンバーターダイオード２１１，２１２，２１３，２１４により整流し、実施の形態１または実施の形態２の半導体装置よりなる６個のＦＷＤ内蔵ＩＧＢＴ２２１，２２２，２２３，２２４，２２５，２２６を用いて３層交流モーター２０２を駆動する構成となっている。
【０１３７】
実施の形態３によれば、インバータ部を構成するＦＷＤ内蔵ＩＧＢＴチップの数は６個でよいので、インバータ部に６個のＩＧＢＴチップと６個のＦＷＤチップを用いていた従来に比べて、インバータ部を構成するチップの数を半分にすることができる。また、ＦＷＤ内蔵ＩＧＢＴチップでは、ＦＷＤ部とＩＧＢＴ部とでエッジ構造を共有するので、従来に比べて全チップ面積を最大で３０％程度減らすことができる。したがって、汎用向け、家電向け、電鉄や高圧送電などの多くのパワーエレクトロニクス分野において、低損失で低コストのインバータを供給することができる。なお、インバータ回路以外の回路にも適用可能である。
【０１３８】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は逆の導電型でも同様である。また、本発明は、プレーナーゲート構造に限らず、トレンチゲート構造の半導体装置にも適用できる。
【０１３９】
【発明の効果】
本発明によれば、チップ表面側にＩＧＢＴの表面素子構造およびＦＷＤのアノード領域を有し、チップ裏面側にＩＧＢＴのコレクタ領域を有し、チップ側面にＦＷＤのカソード領域を有し、ＦＷＤのアノード領域とカソード領域の間に電界緩和部を有する半導体装置を、製造段階においてウェハー割れを起こすことなく、容易に得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。
【図２】図１に示す半導体装置の製造プロセスを説明するための図である。
【図３】図１に示す半導体装置においてチップ両端にＦＷＤ部がある例を示す断面図である。
【図４】図１に示す半導体装置においてライフタイム制御をおこなった例を示す断面図である。
【図５】図１に示す半導体装置のゲートオン時の電子およびホールの流れを模式的に示す断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の他の例を示す断面図である。
【図７】図６に示す半導体装置のゲートオン時の電子およびホールの流れを模式的に示す断面図である。
【図８】本発明の実施の形態１にかかる半導体装置のさらに他の例を示す断面図である。
【図９】図８に示す半導体装置のゲートオン時の電子の流れを模式的に示す断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の出力特性を示す特性図である。
【図１１】本発明の実施の形態１にかかる半導体装置の印加電圧と実効ベース接地電流利得との関係を示す特性図である。
【図１２】本発明の実施の形態１にかかる半導体装置のコレクタに降伏電圧を印加したときの実効ベース接地電流利得とＩＧＢＴ部のオン電圧との関係を示す特性図である。
【図１３】本発明の実施の形態１にかかる半導体装置のＩＧＢＴ部の面積比とオン電圧との関係を示す特性図である。
【図１４】本発明の実施の形態１にかかる半導体装置の（ドリフト層厚／エッジ部長さ）とＦＷＤ部の逆回復損失との関係を示す特性図である。
【図１５】本発明の実施の形態１にかかる半導体装置のカソード領域の深さ方向の濃度分布を示す図である。
【図１６】本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。
【図１７】図１６に示す半導体装置の製造プロセスを説明するための図である。
【図１８】図１６に示す半導体装置の製造プロセスを説明するための図である。
【図１９】図１６に示す半導体装置の変形例を示す断面図である。
【図２０】図１９に示す半導体装置においてライフタイム制御をおこなった例を示す断面図である。
【図２１】図１９に示す半導体装置のゲートオン時の電子およびホールの流れを模式的に示す断面図である。
【図２２】本発明の実施の形態２にかかる半導体装置の他の例を示す断面図である。
【図２３】図２２に示す半導体装置のゲートオン時の電子およびホールの流れを模式的に示す断面図である。
【図２４】本発明の実施の形態２にかかる半導体装置のさらに他の例を示す断面図である。
【図２５】図２４に示す半導体装置のゲートオン時の電子の流れを模式的に示す断面図である。
【図２６】本発明の実施の形態２にかかる半導体装置がオンする機構を示す模式図である。
【図２７】本発明の実施の形態２にかかる半導体装置がオンする機構を示す模式図である。
【図２８】本発明の実施の形態２にかかる半導体装置のＩＧＢＴ部の差し渡し長さとビルトイン電圧を超えるために必要な電流密度との関係を示す特性図である。
【図２９】本発明の実施の形態２にかかる半導体装置のカソード領域およびアノード領域の端部のずれ量とＩＧＢＴ部のオン電圧との関係を示す特性図である。
【図３０】本発明の実施の形態２にかかる半導体装置のカソード領域の深さ方向の濃度分布を示す図である。
【図３１】本発明の実施の形態２にかかる半導体装置のチップレイアウトを示す概略図である。
【図３２】本発明の実施の形態２にかかる半導体装置のチップレイアウトを示す概略図である。
【図３３】本発明の実施の形態２にかかる半導体装置のチップレイアウトを示す概略図である。
【図３４】本発明の実施の形態２にかかる半導体装置のチップレイアウトを示す概略図である。
【図３５】本発明の実施の形態３にかかるインバータ回路の構成を示す回路図である。
【図３６】ＩＧＢＴおよびＦＷＤの概略構成を寸法比較をしながら示す断面図である。
【図３７】従来のパワー半導体素子とＦＷＤを一体化した半導体装置の構成を示す断面図である。
【符号の説明】
１０ 半導体チップ
１１ ＩＧＢＴ部
１２，１３ ＦＷＤ部
１４ 電界緩和部（エッジ部）
２１ ドリフト層
２２ ＩＧＢＴの表面素子構造
２３ コレクタ領域
２４ チャネル領域
２５ ソース領域
２６ ゲート絶縁膜
２７ ゲート電極
２８ 絶縁ゲート部
３１ アノード領域
３２ カソード領域
４１ 表面電極
４２ 裏面電極
５１ 半導体基板
５２ マスク（熱酸化膜）
５４ スクライブ領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which an insulated gate bipolar transistor and a reflux diode are integrated on the same semiconductor substrate and a manufacturing method thereof.
[0002]
[Prior art]
In recent years, power devices and power electronics technologies have expanded their application range not only to vehicles and industrial applications but also to consumer devices such as home appliances. For example, in an apparatus having an electric motor such as an air conditioner, finer control can be performed by using an inverter and an AC electric motor.
[0003]
In a power conversion device such as an inverter, an insulated gate bipolar transistor (hereinafter referred to as IGBT) and a reflux diode (hereinafter referred to as FWD) connected in parallel in the opposite direction are used as power devices. Yes. In order to realize power saving and downsizing of inverters and the like, it is necessary to reduce the size and loss of IGBTs and FWDs. In addition, it is necessary to suppress noise radiated from electric power equipment for environmental considerations.
[0004]
In view of this, in the 600V class and 1200V class IGBTs, the reduction of the loss is rapidly promoted by making the gate portion a trench structure or providing a field stop layer between the drift layer and the collector layer. On the other hand, with regard to FWD, both high speed reverse recovery and soft recovery are being promoted by reducing minority carrier injection and controlling electric field strength distribution.
[0005]
Further, the IGBT, power MOSFET, and FWD are manufactured on separate chips, and the size is reduced by integrating the IGBT, power MOSFET, and FWD on the same chip as compared with the conventional configuration in which they are combined on a mounting substrate. Proposals have been made (see, for example, Patent Document 1 and Patent Document 2). Moreover, in such a proposal, N originally formed on the back surface of the substrate + The cathode region is N of a withstand voltage structure provided on the substrate surface. + Proposals have also been made to use the stopper portion (see, for example, Patent Document 3). Also, a so-called anode short type (or collector short type) IGBT is known in which an N-type region is formed on the back surface of each IGBT cell and the drift layer is short-circuited to the collector electrode (see, for example, Patent Document 4).
[0006]
[Patent Document 1]
Japanese Patent Laid-Open No. 61-15370
[Patent Document 2]
JP-A-5-152574
[Patent Document 3]
JP-A-11-243200
[Patent Document 4]
JP-A-6-196705
[0007]
In general, there are three types of IGBTs: punch-through type (hereinafter referred to as PT type), non-punch through type (hereinafter referred to as NPT type), and field stop type (hereinafter referred to as FS type). About these three types of IGBT, the case where the withstand voltage class is 600V will be described as an example. 36 shows a PT-type IGBT cell (FIG. (A)), an NPT-type IGBT cell (FIG. (B)), an FS-type IGBT cell (FIG. (C)), and an FWD (FIG. (D)). FIG.
[0008]
As shown in FIG. 36A, in the PT type IGBT, the P type collector layer 1 on the back surface of the substrate is thick and has a high concentration. The thickness of the chip is 350 μm or more. The PT-type IGBT is manufactured using a wafer obtained by epitaxially growing the N-type buffer layer 2 and the N-type drift layer 3 to a thickness of 10 μm and 65 μm on a P-type CZ wafer doped with boron while doping phosphorus. Is done.
[0009]
In general, the specific resistance of a CZ wafer is 10 mΩcm or less. The specific resistances of the N-type buffer layer 2 and the N-type drift layer 3 are 0.1 Ωcm and 40 Ωcm, respectively. In the PT type IGBT, when a positive high voltage is applied to a collector electrode (not shown) on the back surface of the substrate in a current blocking state, the depletion layer spreads in the N type drift layer 3. When the breakdown voltage is reached, the depletion layer stops at the N-type buffer layer 2.
[0010]
By the way, in the PT type IGBT, the hole injection efficiency from the back surface of the substrate (hereinafter referred to as γ) E And 0.99) or higher. Therefore, lifetime control by electron beam irradiation or the like is performed, and the transport efficiency in the N-type drift layer 3 (hereinafter, α T And the total base ground current gain (hereinafter α) PNP Is adjusted to about 0.3.
[0011]
As shown in FIG. 36 (b), in the NPT type IGBT, the N type drift layer 3 is made thicker than the PT type IGBT without providing the N type buffer layer, so that the P type collector layer 1 is formed when a high voltage is applied. The depletion layer does not reach. The NPT type IGBT is formed by forming a surface element structure 4 such as an insulating gate portion on the surface of the FZ wafer to be the N type drift layer 3, and then grinding the back surface of the wafer to a thickness of 100 μm, and then boron from the back surface of the wafer. The P-type collector layer 1 is formed by ion implantation and activation heat treatment.
[0012]
The specific resistance of the FZ wafer is about 28 Ωcm. The dose of boron is 10 15 cm -2 It is. The heat treatment temperature is 350 ° C. For NPT type IGBT, γ E Is about 0.3. There is no lifetime control. α T Is about 1. By doing this, the same α as the PT type IGBT PNP However, the carrier distribution is optimized, and the loss characteristics are improved as compared with the PT-type IGBT.
[0013]
As shown in FIG. 36C, the FS type IGBT has an N type field stop layer (hereinafter referred to as an FS layer) 5 similar to the N type buffer layer 2 of the PT type IGBT formed on the back surface of the NPT type IGBT. The N type drift layer 3 is made thinner than the NPT type IGBT. With such a configuration, loss characteristics are improved as compared with the NPT type IGBT.
[0014]
Similar to the NPT type IGBT, the FS layer 5 is formed by deeply implanting phosphorus from the back surface of the wafer and performing ionization heat treatment after thinning the wafer by grinding the back surface of the wafer. The dose of phosphorus is 10 14 cm -2 It is. In FS type IGBT, γ E And α T Is approximately the same as NPT type IGBT or γ E Is slightly lower than the NPT type IGBT. The same applies to a breakdown voltage class other than 600 V, for example, a high breakdown voltage of 1200 V or 1700 V or higher, or a low breakdown voltage of 500 V or lower.
[0015]
As shown in FIG. 36 (d), in the FWD, a P-type anode layer 6 is formed on the surface of the N-type drift layer 3, and a high-concentration N-type cathode layer 7 is formed on the back side of the N-type drift layer 3. ing. An anode electrode (not shown) in contact with the P-type anode layer 6 is electrically connected to an emitter electrode (not shown) of various IGBTs. In addition, a cathode electrode (not shown) that contacts the N-type cathode layer 7 is electrically connected to a collector electrode (not shown) of various IGBTs.
[0016]
FIG. 37 is a cross-sectional view showing a main part of a conventional semiconductor device disclosed in Patent Document 1. In FIG. As shown in FIG. 37, in order to incorporate the FWD, a P-type collector layer 1 and an N-type cathode layer 7 are selectively formed on the back side of the wafer.
[0017]
[Problems to be solved by the invention]
However, the conventional semiconductor device disclosed in Patent Document 1 has the following problems. That is, the IGBT has a P-type collector layer on the back side of the substrate, unlike the MOSFET. Therefore, after the wafer back surface is ground and thinned, the back surface of the wafer is subjected to processing such as patterning and ion implantation while aligning the element structure on the wafer surface, and the P type collector layer and the N type It is necessary to form a cathode layer.
[0018]
IGBTs of 600V withstand voltage class or 1200V withstand voltage class are most widely used for general purpose. When the semiconductor material is silicon, the thickness required to bear a withstand voltage of 600 V or 1200 V is about 50 to 150 μm. When an ion implantation process or the like is performed on such a thin wafer, the wafer is likely to be cracked. Therefore, it is necessary to handle the wafer very carefully, and it is not practical in terms of technology and yield.
[0019]
Further, the conventional semiconductor device disclosed in Patent Document 3 has a problem in that the diode current density is small because the current path of the diode is a horizontal type only on the element surface. In addition, since the area of the IGBT part and the FWD part with respect to the chip area is reduced, there is a problem that the current density is reduced. Furthermore, since the potential on the back surface of the element is also applied to the surface of the element, there is a problem in that the insulation structure when mounting the IGBT module on the mounting substrate becomes complicated and the labor for wire bonding increases.
[0020]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device having a configuration capable of easily manufacturing a semiconductor device in which an IGBT and an FWD are integrated on the same semiconductor chip. To do. Another object of the present invention is to provide a method of manufacturing a semiconductor device that can easily manufacture a semiconductor device in which IGBT and FWD are integrated on the same semiconductor chip.
[0021]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor substrate having a high conductivity drift layer of a first conductivity type, and a second conductivity selectively provided on the first main surface side of the semiconductor substrate. A high concentration channel region of a type, a high concentration source region of a first conductivity type selectively provided in the channel region, a gate insulating film and a gate electrode provided on the first main surface side of the semiconductor substrate. An insulated gate portion, an emitter electrode electrically connected to both the channel region and the source region, a second conductivity type high concentration collector region provided on the second main surface side of the semiconductor substrate, and the collector An insulated gate bipolar transistor portion having a collector electrode electrically connected to the region; and a second conductor provided on the first main surface side of the semiconductor substrate and electrically connected to the emitter electrode. A high-concentration anode region of the mold, a reflux diode portion provided along a chip side surface of the semiconductor substrate and having a first-concentration type high-concentration cathode region electrically connected to the collector electrode, and the anode An electric field relaxation portion provided for relaxing the electric field strength between the region and the cathode region is provided in the same semiconductor chip.
[0022]
In the present invention, the effective base ground current gain may be 0.5 or more when a positive breakdown voltage is applied to the collector electrode when the insulated gate bipolar transistor portion is in a current blocking state. The insulated gate bipolar transistor portion may occupy an area of 60% or more of the semiconductor chip. Further, in the case where the reflux diode portion is provided only on one of the opposite sides of the semiconductor chip, the insulated gate bipolar transistor portion is separated from the boundary with the reflux diode portion by 100 μm or more. It is good to continue until. Further, in the case where the reflux diode portions are provided on both the opposite sides of the semiconductor chip, the insulated gate bipolar transistor portion continues over 200 μm or more between the opposite reflux diode portions. It is good to be. further, The second conductivity type is p-type; The maximum concentration of the activated p-type impurity in the second main surface of the semiconductor substrate in the collector region is 10 15 cm -3 10 or more 18 cm -3 It may be the following.
[0023]
According to the present invention, the surface element structure of the IGBT and the anode region of the FWD are provided on the chip surface side, the collector region of the IGBT is provided on the back surface side of the chip, the cathode region of the FWD is provided on the side surface of the chip, and the anode of the FWD A semiconductor device having an electric field relaxation portion between the region and the cathode region is obtained.
[0024]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a mask in which a part or all of a scribe region is opened on a first main surface of a first conductivity type semiconductor substrate. A step of diffusing impurities of the first conductivity type from the opening of the mask in the depth direction of the semiconductor substrate to form a cathode region of the first conductivity type, and a step of the first main surface side of the semiconductor substrate In the region surrounded by the scribe region, the surface element structure of the insulated gate bipolar transistor, the anode region of the reflux diode, and the electric field relaxation provided between the anode region and the cathode region in order to reduce the electric field strength And a step of forming a surface electrode serving as an emitter electrode of the insulated gate bipolar transistor and an anode electrode of the reflux diode, and the semiconductor A step of exposing the cathode area by grinding a plate from the second major surface side, 10 the grinded surface of the semiconductor substrate 15 cm -2 A second conductive type impurity is ion-implanted at a dose of the following, followed by a heat treatment at a temperature of 660 ° C. or lower to form a second conductive type collector region of the insulated gate bipolar transistor; Forming a back electrode serving as a collector electrode of the insulated gate bipolar transistor and a cathode electrode of the reflux diode on the ground surface, and a step of performing dicing and separating into individual chips in the scribe region; It is characterized by including.
[0025]
According to the present invention, before the back surface grinding is performed, the cathode region is formed in the scribe region of the semiconductor substrate, and after the back surface grinding, the IGBT collector region is formed and then separated into individual chips by dicing.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Embodiment 1 FIG.
In the semiconductor device according to the first embodiment, the IGBT part, the electric field relaxation part (hereinafter referred to as the edge part), and the FWD part are formed on the same semiconductor chip, and the cathode part of the FWD part is provided on the side surface of the chip. An edge portion is provided between the cathode portion and the anode portion of the FWD portion. The IGBT part is configured by an NPT type IGBT, a PT type IGBT, or an FS type IGBT.
[0027]
(In the case of NPT type IGBT)
First, a case where the IGBT part is configured by an NPT type IGBT will be described. FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device in which an NPT type IGBT and FWD are integrated. In FIG. 1, 10 is a semiconductor chip, 11 is an IGBT section, 12 is an FWD anode section, 13 is an FWD cathode section, and 14 is an edge section.
[0028]
The FWD cathode portion 13 is provided along one of the two opposite sides of the semiconductor chip 10 (the leftmost side in the illustrated example). The FWD anode portion 12 is provided along the FWD cathode portion 13 with the edge portion 14 interposed therebetween. The edge part 14 is provided along the periphery of the semiconductor chip 10 so as to surround the IGBT part 11.
[0029]
In the IGBT section 11, an IGBT surface element structure 22 is formed on the substrate surface side with an N-type high resistivity drift layer 21 interposed therebetween, and a P-type collector region 23 is provided on the substrate rear surface side. The surface element structure 22 of the IGBT includes a P-type high-concentration channel region 24 selectively formed on the surface of the drift layer 21, an N-type high-concentration source region 25 selectively formed in the channel region 24, An insulating gate portion 28 including a gate insulating film 26 and a gate electrode 27 formed on the surface of the channel region 24 is provided.
[0030]
In the FWD anode portion 12, a P-type high concentration anode region 31 is provided on the surface of the drift layer 21. In the FWD cathode portion 13, an N-type high-concentration cathode region 32 is provided so as to reach the substrate back surface from the substrate surface on the side surface of the chip. Although not shown, the portion where the cathode region 32 is exposed on the substrate surface is covered with an insulating film such as an oxide film. In the edge portion 14, a known edge structure such as a guard ring structure or a RESURF structure is formed on the surface of the drift layer 21. Therefore, the FWD is constituted by the anode region 31 of the FWD anode portion 12, the drift layer 21 under the edge structure of the edge portion 14, and the cathode region 32 of the FWD cathode portion 13.
[0031]
The surface electrode 41 also serves as an emitter electrode that is electrically connected to both the channel region 24 and the source region 25 of the IGBT portion 11 and an anode electrode that is electrically connected to the anode region 31 of the FWD anode portion 12. The back electrode 42 serves as a collector electrode that is electrically connected to the collector region 23 of the IGBT portion 11 and a cathode electrode that is electrically connected to the cathode region 32 of the FWD cathode portion 13. Although not particularly limited, the total thickness of the drift layer 21 and the collector region 23 is, for example, 100 μm.
[0032]
Here, when a positive bias is applied to the collector when the IGBT is in the OFF state, the depletion layer spreads in the drift layer 21 from the emitter side, so that the neutrality in the drift layer 21 increases as the applied voltage increases. The area width decreases. Therefore, the effective base width of the PNP transistor portion is reduced, and γ E Increases so α PNP Will increase. Thus, α changes with the applied voltage. PNP The static α PNP In order to distinguish this from the effective base ground current gain in this specification, α PNP-eff And
[0033]
In the semiconductor device having the configuration shown in FIG. 1, when the IGBT unit 11 is in a current blocking state, α when a positive breakdown voltage is applied to the back electrode 42 that is the collector electrode. PNP-eff Is 0.5 or more. The reason will be described later. Moreover, although the passing length of the IGBT part 11 is 100 micrometers or more, the reason is mentioned later. The passing length of the IGBT part 11 is the length from the boundary with the FWD anode part 12 of the IGBT part 11 that is affected by the return current flowing by the FWD provided along one side of the semiconductor chip 10. It is.
[0034]
That is, as shown in FIG. 1, when the FWD is provided along only one of the two opposite sides of the semiconductor chip 10, the IGBT unit 11 includes the IGBT unit 11 and the FWD anode unit 12. It continues to a place more than 100 μm away from the boundary. Further, as shown in FIG. 3, when both FWDs are provided on the two opposite sides of the semiconductor chip 10, the passing length of the IGBT unit 11 with respect to the left FWD in FIG. 3 is 100 μm or more, and Since the passing length of the IGBT part 11 to the right FWD in FIG. 3 is also 100 μm or more, the IGBT part 11 sandwiched between the left and right FWDs needs to have a length of 200 μm or more.
[0035]
The area of the IGBT unit 11 in the plane is 60% or more of the area of the semiconductor chip 10 in the plane. The reason will be described later. The maximum surface concentration of the activated p-type impurity on the back surface of the collector region 23 is 10 15 cm -3 10 or more 18 cm -3 It is as follows. The reason will be described later. By setting various design values and the like in the above-described range, the influence of the FWD unit on the ON operation of the IGBT unit 11 can be reduced.
[0036]
With the above-described configuration, an FWD current path is formed as follows. When a positive bias voltage is applied to the surface electrode 41 that is an emitter electrode, holes are injected from the anode region 31. The holes flow under the edge portion 14 and reach the cathode region 32. On the other hand, electrons pass from the back electrode 42 through the cathode region 32, through the drift layer 21 below the edge portion 14, and reach the anode region 31.
[0037]
As indicated by the broken line arrows in FIG. 1, the current path by the FWD forms an angle with respect to the vertical direction (depth direction) of the semiconductor substrate, so that the return current flows toward the outside of the IGBT unit 11. . Therefore, a non-interference region such as an insulating trench may be provided between the anode region 31 and the IGBT portion 11, but there is almost no parasitic effect such as latch-up even if no non-interference region is provided.
[0038]
Next, a manufacturing process of the semiconductor device shown in FIG. 1 (strictly, FIG. 3) will be described. FIG. 2 is a diagram for explaining a manufacturing process of the semiconductor device shown in FIG. First, a thermal oxide film 52 having a thickness of, for example, 24,000 angstroms is formed on the surface of a semiconductor substrate 51 made of an N-type FZ wafer having a specific resistance of 28 Ωcm and a thickness of 625 μm. Then, the thermal oxide film 52 is patterned to open a scribe region 54 having an opening width sufficient to form the cathode region 32 around a scribe line 53 (shown by a broken line) (FIG. 2A).
[0039]
Next, an oxide film containing phosphorus is deposited on the mask made of the thermal oxide film 52 and the opening of the scribe region 54. After removing only the oxide film containing phosphorus, drive heat treatment is performed at 1300 ° C. for 170 hours, for example. As a result, phosphorus diffuses from the opening of the scribe region 54 to a depth of about 200 μm, and a cathode region 32 having a depth Xj of about 200 μm is formed (FIG. 2B).
[0040]
After removing the thermal oxide film 52, a surface process such as field oxidation, formation of a gate oxide film, patterning of polysilicon or the like is performed to form a surface element structure 22 of the IGBT portion 11 or a surface element structure of the FWD anode portion 12. (FIG. 2 (c)). The details of the surface process and the like are not the gist of the present invention, and thus the description thereof is omitted.
[0041]
After completion of the surface process, the back surface of the semiconductor substrate 51 is ground to a final substrate thickness of 100 μm. By making the wafer thin in this way, the cathode region 32 formed by diffusion from the substrate surface is exposed on the back surface (ground surface) of the substrate. Thereafter, for example, boron is added at 1.0 × 10 6 as a P-type impurity on the back surface of the substrate. 15 cm -2 Ion implantation is performed at a dose of, for example, heat treatment at 350 ° C. As a result, the collector region 23 is formed on the back surface of the substrate (FIG. 2D).
[0042]
The dose amount of boron is adjusted so that the on-voltage value of the IGBT unit 11 becomes a predetermined value. The heat treatment temperature is set to a temperature lower than the melting point of the metal layer on the substrate surface side, that is, the surface electrode 41. For example, in the case where the surface electrode 41 is an aluminum silicide containing 1.0% silicon, the melting point is 660 ° C., so the heat treatment is performed at a temperature lower than that. According to the manufacturing conditions described above, 200 A / cm 2 The ON voltage at a current density of 1.62V.
[0043]
Thereafter, for example, aluminum, titanium, nickel and gold are vapor-deposited on the back surface of the substrate to form a back electrode 42 having a four-layer structure. Finally, dicing is performed, and the semiconductor device having the structure shown in FIG.
[0044]
As shown in FIG. 4, selective lifetime control may be performed only in the region 43 (the hatched region in FIG. 4) that becomes a current path by FWD in the drift layer 21. In this way, the on-voltage of the IGBT unit 11 can be lowered, and the FWD unit can have high-speed recovery characteristics. For example, when the semiconductor device of the present embodiment is applied to an inverter, when the IGBT unit 11 is turned on in the inverter operation, the reverse recovery peak current is reversed when the FWD unit of the semiconductor device of another arm is reversely recovered. Since the recovery charge can be reduced, turn-on loss can be reduced.
[0045]
To introduce a selective lifetime killer, do the following: For example, during the surface process, the entire substrate surface is covered with an oxide film, and the oxide film is patterned to open only the FWD portion. Then, by diffusing platinum from the opening portion of the oxide film at a temperature of 870 ° C., a lifetime killer is introduced only in the vicinity of the FWD portion, so that the lifetime of only the FWD portion can be reduced.
[0046]
Alternatively, with the resist having a thickness of about 50 μm opened only in the FWD part as a mask, the FWD part is irradiated with light ions such as helium at an acceleration voltage of 1 to 30 MeV to generate defects in the FWD part. Thereafter, heat treatment is performed at a temperature of about 330 ° C. to obtain a predetermined diode forward voltage.
[0047]
In any of the methods, the IGBT α can be used without introducing lifetime control into the IGBT unit 11. T Since the number of accumulated carriers in the FWD portion can be reduced while maintaining about 1, the FWD reverse recovery can be performed at high speed. The accumulated carriers in the FWD part may be reduced by irradiating the entire surface of the wafer or the semiconductor chip 10 with an electron beam to increase the on-voltage of the IGBT part 11 to some extent.
[0048]
(For FS type IGBT)
Next, a case where the IGBT unit is configured by an FS type IGBT will be described. FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device in which an FS type IGBT and FWD are integrated. As shown in FIG. 6, an N-type FS layer 29 is provided between the drift layer 21 and the collector region 23. The FS layer 29 reaches the cathode region 32 through the FWD anode portion 12 and the edge portion 14.
[0049]
The total thickness of the drift layer 21, the FS layer 29, and the collector region 23 is not particularly limited, but is, for example, 70 μm. Since the other configuration is the same as that in the case where the NPT type IGBT described above is integrated, the same configuration as the configuration shown in FIG.
[0050]
In the semiconductor device having the configuration shown in FIG. PNP-eff An appropriate range or the like for each of the passing length of the IGBT part 11, the ratio of the area of the IGBT part 11 to the area of the semiconductor chip 10, and the maximum surface concentration of the activated p-type impurity on the back surface of the collector region 23 Is the same as the case where the NPT type IGBT described above is integrated. Each reason will be described later.
[0051]
Further, in the semiconductor device having the configuration shown in FIG. 6, the current path of the FWD is the same as that in the case where the above-described NPT type IGBT is integrated. Also, the manufacturing process is almost the same as the case of integrating the NPT type IGBT described above, but after grinding the back surface of the wafer to a thickness of 70 μm, deepen phosphorus on the back surface of the wafer to form the FS layer 29. The number of ion implantation steps increases. Similarly to the case of integrating the NPT type IGBT described above, even when the FS type IGBT is integrated, even if a selective lifetime killer is introduced into the region that becomes the current path by the FWD in the drift layer 21. Good.
[0052]
(For PT type IGBT)
Next, a case where the IGBT part is configured by a PT-type IGBT will be described. FIG. 8 is a cross-sectional view showing a configuration of a semiconductor device in which PT-type IGBT and FWD are integrated. As shown in FIG. 8, an N-type buffer layer 30 is provided between the drift layer 21 and the collector region 23. The buffer layer 30 reaches the cathode region 32 through the FWD anode portion 12 and the edge portion 14.
[0053]
The total thickness of the drift layer 21 and the buffer layer 30 is not particularly limited, but is, for example, 70 μm. Since the other configuration is the same as that in the case where the NPT type IGBT described above is integrated, the same configuration as the configuration shown in FIG.
[0054]
In the semiconductor device having the configuration shown in FIG. PNP-eff An appropriate range or the like for each of the passing length of the IGBT part 11, the ratio of the area of the IGBT part 11 to the area of the semiconductor chip 10, and the maximum surface concentration of the activated p-type impurity on the back surface of the collector region 23 Is the same as the case where the NPT type IGBT described above is integrated. Each reason will be described later.
[0055]
Further, in the semiconductor device having the configuration shown in FIG. 8, the current path of the FWD is the same as that in the case where the above-described NPT type IGBT is integrated. Also, the manufacturing process is almost the same as the case where the NPT type IGBT described above is integrated. However, since a wafer obtained by epitaxially growing the N-type buffer layer 30 and the N-type drift layer 21 on the P-type CZ wafer to be the collector region 23 is used, ion implantation for forming the collector region 23 is performed after grinding the back surface of the wafer. No treatment or heat treatment is required. Similarly to the case where the NPT type IGBT described above is integrated, even when the PT type IGBT is integrated, even if a selective lifetime killer is introduced into the region that becomes the current path by the FWD in the drift layer 21. Good.
[0056]
(Α PNP-eff ≧ 0.5 reason)
Next, when the IGBT unit 11 is in a current blocking state, α when a positive breakdown voltage is applied to the back electrode 42. PNP-eff The reason why is 0.5 or more will be described. FIG. 10 is a diagram illustrating output characteristics of the three types of semiconductor devices according to the first embodiment (see FIGS. 1, 6, and 8). 10, FWD built-in NPT-IGBT, FWD built-in FS-IGBT, and FWD built-in PT-IGBT are output characteristics of the semiconductor devices shown in FIGS. 1, 6, and 8, respectively. As a comparative example, FIG. 10 shows a conventional NPT-IGBT as an output characteristic of a single NPT-IGBT element in which FWD is not integrated.
[0057]
From FIG. 10, it can be seen that the output characteristics of the FPT built-in NPT-IGBT and the FWD built-in FS-IGBT are almost the same as the output characteristics of the conventional NPT-IGBT. On the other hand, the on-voltage of the PT-IGBT with built-in FWD is several times higher than the on-voltage of the NPT-IGBT with built-in FWD, the FS-IGBT with built-in FWD, and the conventional NPT-IGBT, so-called “snap-back”. It can be seen that a phenomenon called “
[0058]
5, FIG. 7 and FIG. 9 are cross-sectional views schematically showing the movement of electrons and holes injected when the gate is on in the semiconductor device shown in FIG. 1, FIG. 6, and FIG. 8, respectively. In the case of the NPT-IGBT with a built-in FWD, the electrons injected from the gate flow toward the cathode region 32 as shown in FIG. At that time, electrons (e - ) Passes through the drift layer 21 in the vicinity of the collector region 23, and a voltage drop occurs.
[0059]
If the voltage drop becomes larger than the built-in voltage between the collector region 23 and the drift layer 21, holes (h + ) Is injected. Thereby, the conductivity is modulated and the on-voltage is lowered. In the case of the NPT-IGBT with a built-in FWD, the drift layer 21 with a high resistivity of 28 Ωcm and the collector region 23 are in contact with each other, so that a voltage drop easily occurs even when a slight current flows.
[0060]
In the case of the FS-IGBT with a built-in FWD, as shown in FIG. 7, a voltage drop occurs when electrons injected from the gate and flow toward the cathode region 32 pass through the FS layer 29. When the voltage drop becomes larger than the built-in voltage between the collector region 23 and the FS layer 29, holes (h + ) Is injected. Thereby, the conductivity is modulated and the on-voltage is lowered.
[0061]
In the case of the FS-IGBT with a built-in FWD, since the FS layer 29 has a higher concentration than the drift layer 21, the resistance of the FS layer 29 is smaller than the resistance of the drift layer 21. Accordingly, in order to generate a voltage drop that is larger than the built-in voltage, a higher current is required than the NPT-IGBT with a built-in FWD, so the on-voltage is slightly higher than the NPT-IGBT with a built-in FWD.
[0062]
In the case of the PT-IGBT with a built-in FWD, as shown in FIG. 9, a voltage drop occurs when electrons injected from the gate and flow toward the cathode region 32 pass through the buffer layer 30. If the voltage drop becomes larger than the built-in voltage between the collector region 23 and the buffer layer 30, holes (h + ) Is injected, the conductivity is modulated, and the on-voltage is lowered.
[0063]
However, in the case of the PT-IGBT with a built-in FWD, since the buffer layer 30 is formed so that the donor concentration is higher than that of the FS layer 29, the resistance of the buffer layer 30 is one digit or more smaller than the resistance of the FS layer 29. Therefore, in order to cause a voltage drop by an amount corresponding to the built-in voltage of the PN junction when electrons pass through the buffer layer 30, a current several times higher than that of the FWD built-in NPT-IGBT or the FWD built-in FS-IGBT needs to flow. For this reason, holes are not injected from the collector region 23, and it becomes difficult for the IGBT to turn on, which causes a “jump” in the output characteristics.
[0064]
The cause of the difference between the FWD built-in FS-IGBT and the FWD built-in PT-IGBT is mainly γ. E And α T Is the difference. Both α PNP (≒ γ E α T ) Is about 0.3. γ E As for the FWD built-in PT-IGBT is 0.99 or more, the FWD built-in FS-IGBT is about 0.3. Α T Is reduced to about 0.3 in the FWD built-in PT-IGBT, but is almost 1 in the FWD built-in FS-IGBT.
[0065]
In the case of a PT-IGBT with a built-in FWD, the collector region 23 is composed of a high concentration CZ wafer. Therefore, the amount of minority carriers injected from the collector region 23 increases. To suppress it to some extent, a high concentration (5 × 10 16 cm -3 ) Buffer layer 30 must be formed.
[0066]
On the other hand, in the FWD built-in FS-IGBT, the collector region 23 is formed by ion implantation, so that the minority carrier injection amount is smaller than in the FWD built-in PT-IGBT. Therefore, the concentration of the FS layer 29 is set to a degree that suppresses the spread of the depletion layer (at least 1 × 10 in the integrated concentration). 12 cm -2 ) If the thickness of the FS layer 29 is 5 μm, the maximum concentration is about 5 × 10 15 cm -3 Is enough. Such a difference causes the difference in output characteristics as described above.
[0067]
From the above contents, the present inventors, as one of the indexes for dividing the influence on the ON characteristics from the FWD part according to the type of the IGBT part 11, when the IGBT part 11 is in the OFF state, the positive breakdown voltage. Is applied to the collector electrode (back electrode 42). PNP-eff Was derived to be effective. FIG. 11 shows the voltages applied to the collector Vka and α PNP-eff It is a characteristic view which shows the relationship.
[0068]
From FIG. 11, in the case of the PT-IGBT with built-in FWD, the donor concentration of the buffer layer 30 is sufficiently high, so that even if the applied voltage to the collector increases and the neutral region becomes only the buffer layer 30, α PNP-eff The increase in is slow. Therefore, even if the voltage applied to the collector reaches the breakdown voltage (here 700V), the current gain hardly changes.
[0069]
On the other hand, in the case of the NPT-IGBT with a built-in FWD and the FS-IGBT with a built-in FWD, as the applied voltage to the collector increases, α PNP-eff Will also increase. Therefore, when the voltage applied to the collector reaches the breakdown voltage (700 V), the current gain increases to about 3 to 4 times. This is related to the output characteristics of the IGBT unit 11.
[0070]
In other words, despite the fact that the depletion layer has spread by applying the breakdown voltage to the collector, α PNP-eff The low value means that a high-concentration N-type region exists before the collector region 23, that is, closer to the drift layer 21 than the collector region 23. Therefore, some of the electrons injected when the gate of the IGBT unit 11 is in the on state flow to the cathode region 32 via the high-concentration N-type region before the collector region 23. The voltage drop at that time does not reach the built-in voltage of the PN junction unless a large current flows because the resistance component of the high-concentration N-type region is low.
[0071]
On the other hand, static α PNP In contrast, α when the breakdown voltage is applied to the collector PNP-eff A high value means that the donor concentration in the N-type region in front of the collector region 23 is low. In other words, the resistance component of the N-type region before the collector region 23 is high. Therefore, the voltage drop when electrons injected when the gate of the IGBT unit 11 is turned on flows into the cathode region 32 easily reaches the built-in voltage of the PN junction even with a small current. For this reason, the output characteristic does not “jump” and the on-voltage is low.
[0072]
FIG. 12 shows α when a breakdown voltage is applied to the collector. PNP-eff And 200 A / cm 2 It is a characteristic view which shows the relationship with the ON voltage of the IGBT part 11 in the current density of. From FIG. PNP-eff It can be seen that the on-state voltage increases sharply when becomes smaller than 0.5. The reason why the on-voltage rapidly increases is that, as described above, when the donor concentration in the N-type region in front of the collector region 23 is high, the voltage drop is reduced, thereby causing “jumping” in the output characteristics. Because. As described above, in the semiconductor device according to the first embodiment, when the breakdown voltage is applied to the collector when the gate is off, PNP-eff Is suitably 0.5 or more.
[0073]
(Reason for the passing length of the IGBT part 11 ≧ 100 μm)
Next, the reason why the passing length of the IGBT unit 11 is 100 μm or more will be described. FIG. 13 shows the area ratio of the IGBT part 11 to the area of the active region in the chip, and 200 A / cm. 2 It is a characteristic view which shows the relationship with the ON voltage of the IGBT part 11 in the current density of. FIG. 13 shows characteristics when the passing length of the IGBT unit 11 is 1 to 1000 μm. In FIG. 13, the on-voltage value of the IGBT not integrated with the FWD is shown as Vdiode.
[0074]
From FIG. 13, for example, when the area ratio of the IGBT unit 11 is 66%, the longer the passing length of the IGBT unit 11 is, the closer to the on-voltage value Vdiode without FWD, but the passing length of the IGBT unit 11 is It can be seen that the shorter the value, the higher the on-voltage. This is because, as the passing length of the IGBT unit 11 is longer, the distance that electrons flow before reaching the cathode region 32 increases, and the resistance component increases accordingly, so the voltage drop when electrons flow increases. This is because the PN junction built-in voltage of the collector region 23 can be exceeded. According to FIG. 13, it can be seen that the passing length of the IGBT unit 11 only needs to be 100 μm or more in order for the ON voltage to gradually approach Vdiode.
[0075]
By the way, in the anode short type structure disclosed in Patent Document 4, the passing length of the IGBT portion corresponds to approximately 1 to 10 μm. If the length of time until electrons injected from the gate flow into the cathode (so-called short part) is about 1 to 10 μm, it is difficult for the voltage drop at that time to exceed the built-in voltage of the PN junction. “Skip” occurs and the on-voltage increases.
[0076]
(Reason for area ratio of IGBT portion 11 ≧ 60%)
Next, the reason why the area in the plane of the IGBT part 11 is 60% or more of the area in the plane of the semiconductor chip 10 will be described. Considering the conventional general actual machine operation, the ratio of the area of the IGBT chip and the FWD chip in the IGBT module is about 2 to 1. This is because, in actual machine operation, when the chip area and the like are determined so that the total loss is minimized, this value is almost the same.
[0077]
Depending on the operating environment, the area ratio of the IGBT chip may be higher. Therefore, also in the semiconductor device according to the first embodiment, the area ratio of the IGBT unit 11 needs to be designed to be 60% or more of the entire active unit, although it depends on the operating environment of the actual device. From this and the examination content of the extension length of the IGBT part 11 described above, the area ratio of the IGBT part 11 is 60% or more, and the IGBT part 11 includes a part having a delivery length of 100 μm or more. Is desirable.
[0078]
(Relationship between length of edge portion 14 and diode reverse recovery loss)
As shown in FIG. 1, FIG. 6, or FIG. 8, the current path of the FWD passes under the edge portion 14. For this reason, the length of the edge portion 14 greatly affects the characteristics of the reverse recovery loss of the FWD portion. Therefore, the length of the edge portion 14 is preferably as short as possible within a range in which the design withstand voltage can be secured. The length of the edge portion 14 is determined by an edge structure such as a guard ring structure or a RESURF structure, but the breakdown voltage determined by the edge structure is not greater than the breakdown voltage determined by the drift layer thickness at the planar junction. Therefore, in order to ensure the design withstand voltage at the edge portion 14, the length of the edge portion 14 is longer than the thickness of the drift layer 21.
[0079]
FIG. 14 is a characteristic diagram showing the relationship between the ratio of the thickness of the drift layer 21 to the length of the edge portion 14 and the reverse recovery loss of the FWD portion. The vertical axis is normalized assuming that the diode reverse recovery loss in the conventional IGBT module is 1. The value on the horizontal axis decreases as the length of the edge portion 14 increases with respect to the thickness of the drift layer 21. In the characteristic diagram shown in FIG. 14, the thickness of the drift layer 21 is 100 μm, and the length of the edge portion 14 is 230 μm (field plate structure) to 500 μm (guard ring structure).
[0080]
FIG. 14 shows that the reverse recovery loss of the diode increases as the edge portion 14 becomes longer. In the case of the longest edge portion 14 (guard ring structure), the reverse recovery loss is about three times that of the conventional one, but the length of the edge portion 14 is 2.5 times the thickness of the drift layer 21 (that is, the horizontal axis If the value is 0.4) or less, the reverse recovery loss is 1.5 times or less than the conventional value, which is desirable.
[0081]
(The maximum surface concentration of the collector region 23 is 10 15 -10 18 cm -3 Why)
Next, the maximum surface concentration of the activated p-type impurity on the back surface of the collector region 23 is 10 15 cm -3 10 or more 18 cm -3 The reason for the following will be described. In order for the cathode region 32 to make ohmic contact with the back electrode 42, the surface concentration of the surface of the cathode region 32 that contacts the back electrode 42 is 1.0 × 10 6. 18 cm -3 Or more, preferably 1.0 × 10 19 cm -3 It is good to be above. In addition, the surface concentration of the cathode region 32 on the surface in contact with the back electrode 42 must be higher than the surface concentration of the collector region 23 formed by boron ion implantation and heat treatment.
[0082]
FIG. 15 is a diagram showing a concentration distribution in the depth direction of the cathode region 32. From FIG. 15, the concentration of the cathode region 32 at a depth of 100 μm from the substrate surface is 1.0 × 10 19 cm -3 And the maximum activation concentration of the collector region 23 is 1.0 × 10 19 cm -3 Below, desirably 1.0 × 10 18 cm -3 What is necessary is as follows.
[0083]
According to the first embodiment described above, after the cathode region 32 is formed by impurity diffusion from the wafer front side, the back surface of the wafer is ground to expose the cathode region 32 to the ground surface, and the back electrode is formed after the collector region 23 is formed. By forming 42, the cathode region 32 can be brought into ohmic contact with the back electrode 42. Therefore, it is not necessary to pattern the mask after aligning with the structure on the wafer surface side after making the wafer thin like a conventional semiconductor device in which IGBT and FWD are integrated. A semiconductor device in which the IGBT and the FWD are integrated can be easily manufactured without causing the occurrence. The cathode region 32 can also be used as an edge stopper. Further, the anode region 31 can be shared with the channel region 24.
[0084]
Embodiment 2. FIG.
In the semiconductor device according to the second embodiment, the IGBT portion, the edge portion, and the FWD portion are formed on the same semiconductor chip, and has a configuration having an FWD current path in the depth direction of the chip, that is, in the vertical direction. The IGBT part is configured by an NPT type IGBT, a PT type IGBT, or an FS type IGBT.
[0085]
(In the case of NPT type IGBT)
First, a case where the IGBT part is configured by an NPT type IGBT will be described. FIG. 16 is a cross-sectional view showing a configuration of a semiconductor device in which an NPT type IGBT and FWD are integrated. In FIG. 16, 110 is a semiconductor chip, 111 is an IGBT portion, 112 is an FWD portion, and 114 is an edge portion.
[0086]
The FWD portion 112 is provided along one of the two opposite sides of the semiconductor chip 110 (the left side in the illustrated example). The edge portion 114 is provided along the periphery of the semiconductor chip 110 so as to surround the IGBT portion 111.
[0087]
In the IGBT portion 111, an IGBT surface element structure 122 is formed on the substrate surface side with an N-type high resistivity drift layer 121 interposed therebetween, and a P-type collector region 123 is provided on the substrate rear surface side. The surface element structure 122 of the IGBT includes a P-type high-concentration channel region 124 selectively formed on the surface of the drift layer 121, an N-type high-concentration source region 125 selectively formed in the channel region 124, An insulating gate portion 128 including a gate insulating film 126 and a gate electrode 127 formed on the surface of the channel region 124 is provided. Although not particularly limited, the total thickness of the drift layer 121 and the collector region 123 in the IGBT portion 111 is, for example, 100 μm.
[0088]
In the FWD portion 112, a P-type high concentration anode region 131 is provided on the substrate surface side with the drift layer 121 interposed therebetween, and an N-type high concentration cathode region 132 is provided on the back surface side of the substrate. In the edge portion 114, a known edge structure such as a guard ring structure or a RESURF structure is formed on the surface of the drift layer 121. Although not particularly limited, the thickness of the drift layer 121 in the FWD portion 112 is, for example, 60 μm.
[0089]
The surface electrode 141 serves as both an emitter electrode that is electrically connected to both the channel region 124 and the source region 125 of the IGBT portion 111 and an anode electrode that is electrically connected to the anode region 131 of the FWD portion 112. The back electrode 142 serves as a collector electrode that is electrically connected to the collector region 123 of the IGBT portion 111 and a cathode electrode that is electrically connected to the cathode region 132 of the FWD portion 112.
[0090]
In addition, it is good also as a structure by which the IGBT part 111 and the FWD part 112 were replaced like the modification shown in FIG. There is no difference in characteristics between the arrangement shown in FIG. 16 and the arrangement shown in FIG.
[0091]
In the semiconductor device having the configuration shown in FIG. 16 or FIG. 19, when the IGBT unit 111 is in a current blocking state, α when a positive breakdown voltage is applied to the back electrode 142 that is a collector electrode. PNP-eff Is 0.5 or more. The reason is as described in the first embodiment. However, when the description in the first embodiment is cited in the second embodiment, FIG. 21 is referred to instead of FIG. 5 in the corresponding description in the first embodiment. FIG. 21 is a cross-sectional view schematically showing the movement of electrons and holes injected when the gate is on in the semiconductor device shown in FIG.
[0092]
Further, the passing length of the IGBT unit 111 is 100 μm or more. As shown in the example shown in FIG. 3 of the first embodiment, when both FWDs are provided on two opposite sides of the semiconductor chip 110, the IGBT unit 111 sandwiched between the left and right FWDs has a length of 200 μm or more. is necessary. The reason for this extra length is also as described in the first embodiment.
[0093]
The area of the IGBT unit 111 in the plane is 60% or more of the area of the semiconductor chip 110 in the plane. The reason for this is also as described in the first embodiment. In the FWD portion 112, the end of the cathode region 132 on the IGBT portion 111 side is separated from the end of the anode region 131 on the IGBT portion 111 side by 100 μm or more in a direction away from the IGBT portion 111. The reason will be described later.
[0094]
Further, the maximum surface concentration of the activated p-type impurity on the back surface of the collector region 123 is 10 18 cm -3 It is as follows. The reason will be described later. By setting various design values and the like in the above-described range, the influence of the FWD unit 112 on the ON operation of the IGBT unit 111 can be reduced.
[0095]
With the above-described configuration, an FWD current path is formed as follows. When a positive bias voltage is applied to the surface electrode 141 that is an emitter electrode, holes are injected from the anode region 131. The holes flow through the drift layer 121 and reach the cathode region 132. A non-interference region such as an insulating trench may be provided between the anode region 131 and the IGBT part 111.
[0096]
Next, a manufacturing process of the semiconductor device shown in FIG. 16 (strictly, a configuration in which FWDs are arranged at the left and right ends of the chip) will be described. 17 and 18 are views for explaining a manufacturing process of the semiconductor device shown in FIG. First, a thermal oxide film 152 having a thickness of, for example, 24,000 angstroms is formed on the surface of a semiconductor substrate 151 made of an N-type FZ wafer having a specific resistance of 28 Ωcm and a thickness of 625 μm. Then, the thermal oxide film 152 is patterned to open a scribe region 154 having an opening width sufficient to form the cathode region 132 around the scribe line 153 (shown by a broken line) (FIG. 17A).
[0097]
Next, an oxide film containing phosphorus is deposited on the mask made of the thermal oxide film 152 and the opening of the scribe region 154. After removing only the oxide film containing phosphorus, drive heat treatment is performed at 1300 ° C. for 80 hours, for example. As a result, phosphorus diffuses from the opening of the scribe region 154 to a depth of about 100 μm, and a cathode region 132 having a depth Xj of about 100 μm is formed (FIG. 17B).
[0098]
After removing the thermal oxide film 152, an epitaxial layer 155 having a thickness of 60 μm, for example, is grown on the substrate surface while doping phosphorus (FIG. 17C). The specific resistance of the epitaxial layer 155 is set to 28 Ωcm, which is the same as that of the semiconductor substrate 151. Thus far, the cathode region 132 is embedded.
[0099]
Next, a surface process such as field oxidation, formation of a gate oxide film, patterning of polysilicon or the like is performed to form a surface element structure 122 of the IGBT portion 111 and a surface element structure of the FWD portion 112 (FIG. 18D). The details of the surface process and the like are not the gist of the present invention, and thus the description thereof is omitted.
[0100]
After completion of the surface process, the back surface of the semiconductor substrate 151 is ground to a final substrate thickness of 100 μm. By thinning the wafer in this way, the cathode region 132 is exposed on the back surface (ground surface) of the substrate. Thereafter, for example, boron is added at 1.0 × 10 6 as a P-type impurity on the back surface of the substrate. 15 cm -2 Ion implantation is performed at a dose of, for example, heat treatment at 350 ° C. As a result, a collector region 123 is formed on the back surface of the substrate (FIG. 18E).
[0101]
The boron dose is adjusted so that the on-voltage value of the IGBT unit 111 becomes a predetermined value. Further, the heat treatment temperature is set to a temperature lower than the melting point of the metal layer on the substrate surface side, that is, the surface electrode 141, as in the first embodiment. According to the manufacturing conditions described above, 200 A / cm 2 The ON voltage at a current density of 1.62V.
[0102]
Thereafter, for example, aluminum, titanium, nickel and gold are vapor-deposited on the back surface of the substrate to form a back electrode 142 having a four-layer structure. Finally, dicing is performed and the chips are separated into individual chips by scribe lines 153, thereby completing the semiconductor device having the configuration shown in FIG.
[0103]
As shown in FIG. 20, selective lifetime control may be performed only in the region 143 (the hatched region in FIG. 20) that becomes a current path by FWD in the drift layer 121. In this way, the ON voltage of the IGBT unit 111 can be lowered, and the FWD unit 112 can have high-speed recovery characteristics.
[0104]
Further, for example, when the semiconductor device of the present embodiment is applied to an inverter, when the IGBT unit 111 is turned on in the inverter operation, the reverse recovery peak current when the FWD unit 112 of the semiconductor device of another arm performs reverse recovery Since the reverse recovery charge can be reduced, turn-on loss can be reduced. The method for introducing the selective lifetime killer is as described in the first embodiment.
[0105]
(For FS type IGBT)
Next, a case where the IGBT unit is configured by an FS type IGBT will be described. FIG. 22 is a cross-sectional view showing a configuration of a semiconductor device in which an FS type IGBT and FWD are integrated. As shown in FIG. 22, an N-type FS layer 129 is provided between the drift layer 121 and the collector region 123. The example shown in FIG. 22 has a configuration in which the IGBT unit 111 and the FWD unit 112 are interchanged as in the modification example in FIG. 19, but there is no difference in characteristics with respect to a configuration in which the IGBT unit 111 and the FWD unit 112 are not interchanged.
[0106]
The total thickness of the drift layer 121, the FS layer 129, and the collector region 123 is not particularly limited, but is 100 μm, for example. Since the other configuration is the same as that in the case where the NPT type IGBT described above is integrated, the same configuration as the configuration shown in FIG.
[0107]
In the semiconductor device having the configuration shown in FIG. PNP-eff The appropriate range and the like for each of the passing length of the IGBT part 111 and the ratio of the area of the IGBT part 111 to the area of the semiconductor chip 110 are the same as in the case where the NPT type IGBT described above is integrated. The reason is as described in the first embodiment.
[0108]
Where α PNP-eff Regarding the reason for this, when the description in the first embodiment is cited in the second embodiment, FIG. 23 is referred to instead of FIG. 7 in the corresponding description of the first embodiment. FIG. 23 is a cross-sectional view schematically showing the movement of electrons and holes injected when the gate is on in the semiconductor device shown in FIG.
[0109]
Further, for each of the deviation of the end portion on the IGBT portion 111 side of the cathode region 132 and the anode region 131 and the maximum surface concentration of the activated p-type impurity on the back surface of the substrate of the collector region 123, appropriate ranges and the like are as follows: This is the same as the case where the NPT type IGBT described above is integrated. These reasons will be described later.
[0110]
In the semiconductor device having the configuration shown in FIG. 22, the current path of the FWD is the same as that in the case where the above-described NPT type IGBT is integrated. Further, the manufacturing process is almost the same as the case where the NPT type IGBT described above is integrated, but after the wafer back surface is ground, a step of ion implantation with deep phosphorus on the wafer back surface to form the FS layer 129 is performed. Increase. Similarly to the case of integrating the NPT type IGBT described above, even when the FS type IGBT is integrated, even if a selective lifetime killer is introduced into the region that becomes the current path by the FWD in the drift layer 121. Good.
[0111]
(For PT type IGBT)
Next, a case where the IGBT part is configured by a PT-type IGBT will be described. FIG. 24 is a cross-sectional view showing a configuration of a semiconductor device in which PT-type IGBT and FWD are integrated. As shown in FIG. 24, an N-type buffer layer 130 is provided between the drift layer 121 and the collector region 123. Note that the example shown in FIG. 24 has a configuration in which the IGBT unit 111 and the FWD unit 112 are interchanged as in the modification example in FIG. 19, but there is no difference in characteristics with respect to the configuration in which the IGBT unit 111 and the FWD unit 112 are not interchanged.
[0112]
The total thickness of the drift layer 121 and the buffer layer 130 is not particularly limited, but is, for example, 100 μm. Since the other configuration is the same as that in the case where the NPT type IGBT described above is integrated, the same configuration as the configuration shown in FIG.
[0113]
In the semiconductor device having the configuration shown in FIG. PNP-eff The appropriate range and the like for each of the passing length of the IGBT part 111 and the ratio of the area of the IGBT part 111 to the area of the semiconductor chip 110 are the same as in the case where the NPT type IGBT described above is integrated. The reason is as described in the first embodiment.
[0114]
Where α PNP-eff Regarding the reason for this, when the description in the first embodiment is cited in the second embodiment, FIG. 25 is referred to instead of FIG. 9 in the corresponding description of the first embodiment. FIG. 25 is a cross-sectional view schematically showing the movement of electrons injected when the gate is on in the semiconductor device shown in FIG.
[0115]
Further, for each of the deviation of the end portion on the IGBT portion 111 side between the cathode region 132 and the anode region 131 and the maximum surface concentration of the activated p-type impurity on the back surface of the substrate of the collector region 123, appropriate ranges and the like are as follows: This is the same as the case where the NPT type IGBT described above is integrated. These reasons will be described later.
[0116]
In the semiconductor device having the configuration shown in FIG. 24, the current path of the FWD is the same as that in the case where the above-described NPT type IGBT is integrated. Also, the manufacturing process is almost the same as the case where the NPT type IGBT described above is integrated. However, since a wafer obtained by epitaxially growing the N-type buffer layer 130 and the N-type drift layer 121 on the P-type CZ wafer to be the collector region 123 is used, ion implantation for forming the collector region 123 is performed after grinding the back surface of the wafer. No treatment or heat treatment is required. Similarly to the case where the NPT type IGBT described above is integrated, even when the PT type IGBT is integrated, even if a selective lifetime killer is introduced into the region that becomes the current path by the FWD in the drift layer 121. Good.
[0117]
(ON mechanism of IGBT unit 111)
Next, a mechanism for turning on the IGBT unit 111 will be described. FIG. 26 is a schematic diagram showing a mechanism for turning on an IGBT unit 111 made of an NPT type IGBT. FIG. 27 is a schematic diagram showing a mechanism for turning on an IGBT unit 111 made of PT-type IGBT or FS-type IGBT.
[0118]
As described in the first embodiment, even when the area ratio of the IGBT unit 111 is the same, if the passing length of the IGBT unit 111 is different, “jump” may occur in the output characteristics. The reason is that if the passing length of the IGBT unit 111 is short, a voltage drop that exceeds the built-in voltage of the PN junction cannot be obtained. Where the built-in voltage is V bi And V bi The collect current for exceeding I c And the drift resistance in the electron current path is R b Then, formula (1) is established.
[0119]
I c = R b ・ V bi ... (1)
[0120]
As shown in FIGS. 26 and 27, assuming that the depth of the element is Z, the passing length of the IGBT unit 111 is L, and that the two-dimensional conduction in the region near the collector of the drift layer mainly contributes, The sheet resistance of the area is ρ b Then, the above equation (1) is expressed as equation (2).
[0121]
I c = Z ・ V bi / (Ρ b ・ L) (2)
[0122]
Furthermore, the sheet resistance ρ b The thickness of the two-dimensional conduction region is d, and the average concentration of the region is N d When the electron mobility is used, the above equation (2) is expressed as the following equation (3). Here, the collect current I at the depth Z and the passing length L of the IGBT unit 111 is c Current density of J c And
[0123]
J c = Qμ n ・ D ・ N d ・ V bi / L 2 ... (3)
[0124]
FIG. 28 shows the current density J required to exceed the passing length L of the IGBT unit 11 and the built-in voltage, which is specifically calculated for the above formula (3). c Shows the relationship. However, in performing the calculation, for the NPT type IGBT, d = 30 μm, N in the configuration shown in FIG. d = 1 x 10 14 cm -3 It was. For the PT-type IGBT, d = 10 μm, N in the configuration shown in FIG. d = 1 x 10 16 cm -3 It was. For the FS type IGBT, d = 3 μm, N in the configuration shown in FIG. d = 1 x 10 15 cm -3 It was.
[0125]
NPT type IGBT is different from PT type IGBT, n - There is no low resistance two-dimensional conductive layer like the buffer layer. Therefore, in the NPT type IGBT, electrons are spread to some extent and the voltage drop is considered to be high. On the other hand, PT-type IGBT is n - Since the buffer layer is a low resistance layer, a sufficient voltage drop cannot be obtained, so that it is difficult to turn on. In the FS type IGBT, the concentration of the FS layer depends on the formation condition, but the concentration of the FS type IGBT is the n level of the PT type IGBT. - Since the voltage is lower than that of the buffer layer, the voltage drop of the electron current is increased, and output characteristics close to those of the NPT type IGBT are exhibited.
[0126]
(Reason for deviation between the end of the cathode region 132 and the end of the anode region 131)
Next, the reason why the end of the cathode region 132 on the IGBT portion 111 side is separated by 100 μm or more from the end of the anode region 131 on the IGBT portion 111 side in a direction away from the IGBT portion 111 will be described. FIG. 29 shows the amount of deviation when the end of the cathode region 132 on the IGBT portion 111 side shifts away from the end of the anode region 131 on the IGBT portion 111 side in a direction away from the IGBT portion 111, and 200 A / cm. 2 It is a characteristic view which shows the relationship with the ON voltage of the IGBT part 111 in the current density of.
[0127]
From FIG. 29, it can be seen that the ON voltage increases when the shift amount is 100 μm or less. This is because if the amount of deviation is small, the cathode region 132 is too close to the gate of the IGBT unit 111, so electrons injected from the gate reach the cathode region 132 before a sufficient voltage drop occurs, and the voltage drop This is because does not exceed the built-in voltage of the PN junction. Therefore, it is appropriate that the amount of deviation is 100 μm or more.
[0128]
(Maximum surface concentration of collector region 123 ≦ 10 18 cm -3 Why)
Next, the maximum surface concentration of the activated p-type impurity on the back surface of the substrate in the collector region 123 is 10 18 cm -3 The reason for the following will be described. As described in the first embodiment, the surface concentration of the cathode region 132 in contact with the back electrode 142 is 1.0 × 10 6. 18 cm -3 Or more, preferably 1.0 × 10 19 cm -3 That's it.
[0129]
FIG. 30 is a diagram showing a concentration distribution in the depth direction of the cathode region 132. 30 corresponds to the depth position of the surface of the semiconductor substrate 151, that is, the interface between the drift layer 121 and the cathode region 132 in the FWD portion 112, as shown in FIG. Further, Xb on the horizontal axis in FIG. 30 corresponds to the depth position of the exposed surface of the cathode region 132 exposed on the back surface of the semiconductor substrate 151 as shown in FIG.
[0130]
30, the concentration of the cathode region 132 at a depth of 40 μm from the surface Xa of the semiconductor substrate 151 is 1.0 × 10. 19 cm -3 And the maximum activation concentration of the collector region 123 is 1.0 × 10 19 cm -3 Below, desirably 1.0 × 10 18 cm -3 What is necessary is as follows.
[0131]
(Chip layout)
Next, a chip-like planar layout of the semiconductor device according to the second embodiment will be described. 31 to 34 are schematic views showing examples of four chip layouts. In any layout example, the outermost periphery of the semiconductor chip 110 is an edge portion 114. In the chip layout shown in FIG. 31, the FWD portion 112 is disposed inside the edge portion 114 adjacent to the edge portion 114. The IGBT unit 111 is disposed adjacent to the FWD unit 112 and inside the FWD unit 112.
[0132]
The gate electrode of each IGBT cell is connected to a gate runner portion 115 provided along the outer periphery of the IGBT portion 111. The gate runner portion 115 is connected to the gate pad portion 116. The emitter pad, that is, the surface electrode 141 is formed so as to straddle the IGBT portion 111 and the FWD portion 112. In this layout, the current and generated heat are easily released through wire bonding and a lead frame (not shown).
[0133]
In the chip layout shown in FIG. 32, the IGBT portion 111 is disposed inside the edge portion 114 adjacent to the edge portion 114. The FWD unit 112 is disposed inside the IGBT unit 111 adjacent to the IGBT unit 111. The gate runner portion 115 is provided along the outer periphery of the IGBT portion 111, that is, along the boundary with the edge portion 114. In this layout, since the surface electrode 141 can be disposed inside the gate runner portion 115, a step cannot be formed in the surface electrode 141, and a current can flow without causing problems such as electromigration.
[0134]
In the chip layout shown in FIG. 33 or FIG. 34, the IGBT unit 111 and the FWD unit 112 are not arranged so that one of them is inside the other, but arranged adjacent to each other. As in the layouts shown in FIGS. 32 to 34, it is preferable that a part of the IGBT portion 111 is adjacent to the edge portion 114 because it can contact the electrode most efficiently.
[0135]
According to the second embodiment described above, after the cathode region 132 is formed by impurity diffusion from the wafer surface side, epitaxial growth is performed on the wafer surface, the cathode region 132 is embedded, and then the back surface of the wafer is ground to obtain the ground surface. The cathode region 132 is exposed, and the back electrode 142 is formed after the collector region 123 is formed, so that the cathode region 132 can be embedded and in ohmic contact with the back electrode 142. Therefore, it is not necessary to pattern the mask after aligning with the structure on the wafer surface side after making the wafer thin like a conventional semiconductor device in which IGBT and FWD are integrated. A semiconductor device in which the IGBT and the FWD are integrated can be easily manufactured without causing the occurrence.
[0136]
Embodiment 3 FIG.
The third embodiment is an application example of the semiconductor device according to the first embodiment or the second embodiment. FIG. 35 is a circuit diagram showing an example applied to an inverter circuit, for example. The inverter circuit shown in FIG. 35 rectifies household two-layer AC 201 by four converter diodes 211, 212, 213, and 214, and has six built-in FWDs formed of the semiconductor device of the first or second embodiment. The three-layer AC motor 202 is driven using the IGBTs 221, 222, 223, 224, 225, and 226.
[0137]
According to the third embodiment, since the number of FWD built-in IGBT chips constituting the inverter unit may be six, compared with the conventional case where six IGBT chips and six FWD chips are used in the inverter unit. The number of chips constituting the part can be halved. Further, in the FWD built-in IGBT chip, since the FWD portion and the IGBT portion share the edge structure, the total chip area can be reduced by up to about 30% compared to the conventional case. Therefore, low-loss and low-cost inverters can be supplied in many power electronics fields such as general-purpose products, home appliances, electric railways and high-voltage power transmission. It can be applied to circuits other than the inverter circuit.
[0138]
In the above, this invention is not restricted to each embodiment mentioned above, A various change is possible. For example, although the first conductivity type is N-type and the second conductivity type is P-type, the present invention is the same for the opposite conductivity type. Further, the present invention is not limited to the planar gate structure but can be applied to a semiconductor device having a trench gate structure.
[0139]
【The invention's effect】
According to the present invention, the surface element structure of the IGBT and the anode region of the FWD are provided on the chip surface side, the collector region of the IGBT is provided on the back surface side of the chip, the cathode region of the FWD is provided on the side surface of the chip, and the anode of the FWD A semiconductor device having an electric field relaxation portion between the region and the cathode region can be easily obtained without causing wafer cracking in the manufacturing stage.
[Brief description of the drawings]
1 is a cross-sectional view showing an example of a semiconductor device according to a first embodiment of the present invention;
2 is a diagram for explaining a manufacturing process for the semiconductor device shown in FIG. 1; FIG.
3 is a cross-sectional view showing an example in which there are FWD portions at both ends of the chip in the semiconductor device shown in FIG. 1;
4 is a cross-sectional view showing an example in which lifetime control is performed in the semiconductor device shown in FIG. 1;
5 is a cross-sectional view schematically showing the flow of electrons and holes when the gate of the semiconductor device shown in FIG. 1 is turned on.
FIG. 6 is a cross-sectional view showing another example of the semiconductor device according to the first embodiment of the present invention;
7 is a cross-sectional view schematically showing the flow of electrons and holes when the gate of the semiconductor device shown in FIG. 6 is turned on.
FIG. 8 is a cross-sectional view showing still another example of the semiconductor device according to the first embodiment of the present invention;
9 is a cross-sectional view schematically showing the flow of electrons when the gate of the semiconductor device shown in FIG. 8 is turned on.
FIG. 10 is a characteristic diagram showing output characteristics of the semiconductor device according to the first embodiment of the present invention;
FIG. 11 is a characteristic diagram showing a relationship between an applied voltage and an effective base ground current gain of the semiconductor device according to the first embodiment of the present invention;
FIG. 12 is a characteristic diagram showing a relationship between an effective base ground current gain and an on-voltage of the IGBT portion when a breakdown voltage is applied to the collector of the semiconductor device according to the first embodiment of the present invention;
FIG. 13 is a characteristic diagram showing the relationship between the area ratio of the IGBT portion and the on-voltage of the semiconductor device according to the first embodiment of the present invention;
FIG. 14 is a characteristic diagram showing a relationship between (drift layer thickness / edge portion length) and reverse recovery loss of the FWD portion of the semiconductor device according to the first embodiment of the present invention;
FIG. 15 is a diagram showing a concentration distribution in the depth direction of the cathode region of the semiconductor device according to the first embodiment of the present invention;
FIG. 16 is a cross-sectional view showing an example of a semiconductor device according to a second embodiment of the present invention;
17 is a diagram for explaining a manufacturing process for the semiconductor device shown in FIG. 16; FIG.
FIG. 18 is a diagram for explaining a manufacturing process for the semiconductor device shown in FIG. 16;
19 is a cross-sectional view showing a modified example of the semiconductor device shown in FIG. 16;
20 is a cross-sectional view showing an example in which lifetime control is performed in the semiconductor device shown in FIG. 19;
21 is a cross-sectional view schematically showing the flow of electrons and holes when the gate of the semiconductor device shown in FIG. 19 is turned on.
FIG. 22 is a cross-sectional view showing another example of the semiconductor device according to the second embodiment of the present invention;
23 is a cross-sectional view schematically showing the flow of electrons and holes when the gate of the semiconductor device shown in FIG. 22 is turned on.
24 is a cross-sectional view showing still another example of the semiconductor device according to the second embodiment of the present invention; FIG.
25 is a cross-sectional view schematically showing the flow of electrons when the gate of the semiconductor device shown in FIG. 24 is turned on.
FIG. 26 is a schematic diagram showing a mechanism for turning on the semiconductor device according to the second embodiment of the present invention;
FIG. 27 is a schematic diagram showing a mechanism for turning on the semiconductor device according to the second embodiment of the present invention;
FIG. 28 is a characteristic diagram showing a relationship between a passing length of an IGBT section of a semiconductor device according to a second embodiment of the present invention and a current density necessary to exceed a built-in voltage.
FIG. 29 is a characteristic diagram showing the relationship between the shift amount of the end portions of the cathode region and the anode region of the semiconductor device according to the second embodiment of the present invention and the on-voltage of the IGBT portion.
FIG. 30 is a diagram showing a concentration distribution in the depth direction of the cathode region of the semiconductor device according to the second embodiment of the present invention;
FIG. 31 is a schematic diagram showing a chip layout of the semiconductor device according to the second embodiment of the present invention;
FIG. 32 is a schematic diagram showing a chip layout of the semiconductor device according to the second embodiment of the present invention;
FIG. 33 is a schematic diagram showing a chip layout of the semiconductor device according to the second embodiment of the present invention;
FIG. 34 is a schematic diagram showing a chip layout of the semiconductor device according to the second embodiment of the present invention;
FIG. 35 is a circuit diagram showing a configuration of an inverter circuit according to a third embodiment of the present invention;
FIG. 36 is a cross-sectional view showing a schematic configuration of the IGBT and FWD while comparing the dimensions.
FIG. 37 is a cross-sectional view showing a configuration of a conventional semiconductor device in which a power semiconductor element and FWD are integrated.
[Explanation of symbols]
10 Semiconductor chip
11 IGBT section
12, 13 FWD section
14 Electric field relaxation part (edge part)
21 Drift layer
22 IGBT surface element structure
23 Collector area
24 channel region
25 Source area
26 Gate insulation film
27 Gate electrode
28 Insulated gate
31 Anode region
32 Cathode region
41 Surface electrode
42 Back electrode
51 Semiconductor substrate
52 Mask (Thermal oxide film)
54 Scribe area

Claims (7)

第１導電型の高比抵抗ドリフト層を有する半導体基板、前記半導体基板の第１の主面側に選択的に設けられた第２導電型の高濃度チャネル領域、前記チャネル領域内に選択的に設けられた第１導電型の高濃度ソース領域、前記半導体基板の第１の主面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記チャネル領域と前記ソース領域の両方に電気的に接続するエミッタ電極、前記半導体基板の第２の主面側に設けられた第２導電型の高濃度コレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、
前記半導体基板の第１の主面側に設けられ、かつ前記エミッタ電極に電気的に接続する第２導電型の高濃度アノード領域、および前記半導体基板のチップ側面に沿って設けられ、かつ前記コレクタ電極に電気的に接続する第１導電型の高濃度カソード領域を備えた還流用ダイオード部と、
前記アノード領域と前記カソード領域との間に電界強度を緩和するために設けられた電界緩和部と、
が同一半導体チップに設けられていることを特徴とする半導体装置。A semiconductor substrate having a first conductivity type high resistivity drift layer, a second conductivity type high concentration channel region selectively provided on the first main surface side of the semiconductor substrate, and selectively in the channel region A high-concentration source region of the first conductivity type provided; an insulated gate portion including a gate insulating film and a gate electrode provided on the first main surface side of the semiconductor substrate; and both the channel region and the source region Insulated gate type including an emitter electrode electrically connected, a second conductivity type high concentration collector region provided on the second main surface side of the semiconductor substrate, and a collector electrode electrically connected to the collector region A bipolar transistor section;
A high-concentration anode region of a second conductivity type provided on the first main surface side of the semiconductor substrate and electrically connected to the emitter electrode; provided along a chip side surface of the semiconductor substrate; and the collector A reflux diode portion having a high-concentration cathode region of the first conductivity type electrically connected to the electrode;
An electric field relaxation portion provided to relax electric field strength between the anode region and the cathode region;
Is provided on the same semiconductor chip. 前記絶縁ゲート型バイポーラトランジスタ部が電流阻止状態にあるときに前記コレクタ電極に正の降伏電圧が印加されたときの実効ベース接地電流利得が０．５以上であることを特徴とする請求項１に記載の半導体装置。  2. The effective base ground current gain when a positive breakdown voltage is applied to the collector electrode when the insulated gate bipolar transistor portion is in a current blocking state is 0.5 or more. The semiconductor device described. 絶縁ゲート型バイポーラトランジスタ部は、前記半導体チップの６０％以上の面積を占めることを特徴とする請求項１または２に記載の半導体装置。  The semiconductor device according to claim 1, wherein the insulated gate bipolar transistor section occupies an area of 60% or more of the semiconductor chip. 前記半導体チップの相対する辺の一方にのみ前記還流用ダイオード部が設けられており、前記絶縁ゲート型バイポーラトランジスタ部は、前記還流用ダイオード部との境界から１００μｍ以上離れたところまで続いていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。  The reflux diode portion is provided only on one of the opposite sides of the semiconductor chip, and the insulated gate bipolar transistor portion continues to a distance of 100 μm or more from the boundary with the reflux diode portion. The semiconductor device according to claim 1, wherein: 前記半導体チップの相対する辺の両方に前記還流用ダイオード部が設けられており、前記絶縁ゲート型バイポーラトランジスタ部は、相対する前記還流用ダイオード部の間で２００μｍ以上にわたって続いていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。  The reflux diode portions are provided on both opposing sides of the semiconductor chip, and the insulated gate bipolar transistor portion continues for 200 μm or more between the opposing reflux diode portions. The semiconductor device according to claim 1. 前記第２導電型はｐ型であり、前記コレクタ領域の、前記半導体基板の第２の主面における活性化されたｐ型不純物の最大濃度は、１０15ｃｍ-3以上１０18ｃｍ-3以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。 The second conductivity type is p-type, and the maximum concentration of the activated p-type impurity in the second main surface of the semiconductor substrate in the collector region is 10 15 cm −3 or more and 10 18 cm −3 or less. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device. 第１導電型の半導体基板の第１の主面にスクライブ領域の一部または全部を開口させたマスクを形成する工程と、
前記マスクの開口部から前記半導体基板の深さ方向に第１導電型の不純物を拡散させて第１導電型のカソード領域を形成する工程と、
前記半導体基板の第１の主面側の、前記スクライブ領域に囲まれた領域に、絶縁ゲート型バイポーラトランジスタの表面素子構造、還流用ダイオードのアノード領域、電界強度を緩和するために前記アノード領域と前記カソード領域との間に設けられる電界緩和部、および前記絶縁ゲート型バイポーラトランジスタのエミッタ電極と前記還流用ダイオードのアノード電極を兼ねる表面電極を形成する工程と、
前記半導体基板を第２の主面側から研削して前記カソード領域を露出させる工程と、
前記半導体基板の研削された面に１０15ｃｍ-2以下のドーズ量で第２導電型の不純物をイオン注入した後、６６０℃以下の温度で熱処理して前記絶縁ゲート型バイポーラトランジスタの第２導電型のコレクタ領域を形成する工程と、
前記半導体基板の研削された面に、前記絶縁ゲート型バイポーラトランジスタのコレクタ電極と前記還流用ダイオードのカソード電極を兼ねる裏面電極を形成する工程と、
ダイシングをおこなって前記スクライブ領域で個々のチップに切り離す工程と、
を含むことを特徴とする半導体装置の製造方法。Forming a mask in which a part or all of the scribe region is opened on the first main surface of the first conductivity type semiconductor substrate;
Forming a first conductivity type cathode region by diffusing impurities of the first conductivity type in the depth direction of the semiconductor substrate from the opening of the mask;
In a region surrounded by the scribe region on the first main surface side of the semiconductor substrate, a surface element structure of an insulated gate bipolar transistor, an anode region of a reflux diode, and the anode region to reduce electric field strength Forming an electric field relaxation portion provided between the cathode region and a surface electrode serving as an emitter electrode of the insulated gate bipolar transistor and an anode electrode of the reflux diode;
Grinding the semiconductor substrate from the second main surface side to expose the cathode region;
A second conductivity type impurity is ion-implanted into the ground surface of the semiconductor substrate at a dose of 10 15 cm −2 or less, and then heat-treated at a temperature of 660 ° C. or less to perform the second conductivity of the insulated gate bipolar transistor. Forming a collector region of the mold;
Forming a back electrode serving as a collector electrode of the insulated gate bipolar transistor and a cathode electrode of the reflux diode on the ground surface of the semiconductor substrate;
Dicing and separating into individual chips in the scribe area;
A method for manufacturing a semiconductor device, comprising:
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