JP2008192737A - Semiconductor device - Google Patents

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隆史 荒川
Yoshifumi Okabe
好文 岡部
Shinji Amano
伸治 天野
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
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    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

<P>PROBLEM TO BE SOLVED: To improve recovery characteristic of FWD without deterioration of current capability of IGBT in a semiconductor device in which IGBT and FWD are formed in parallel on the same substrate. <P>SOLUTION: In the semiconductor device where IGBT and FWD are formed on an N<SP>-</SP>-type substrate 10, a regional damage layer 20 is provided only to the FWD region 2 of the N<SP>-</SP>-type substrate 10. Accordingly, excessive carriers in the N<SP>-</SP>-type substrate 10 are removed through re-coupling in the regional damage layer 20 on the occasion of recovery of FWD to reduce the carriers making contribution to a backward current. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、フリーホイールダイオード（以下、ＦＷＤと記す）を内蔵した絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）として構成される半導体装置に関する。   The present invention relates to a semiconductor device configured as an insulated gate bipolar transistor (hereinafter referred to as IGBT) incorporating a free wheel diode (hereinafter referred to as FWD).

従来より、ＩＧＢＴと逆回復（リカバリ）特性に優れたＦＷＤとが同一半導体基板に形成された半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、半導体基板にＩＧＢＴおよびＦＷＤがそれぞれ形成され、基板の表面側にＩＧＢＴのエミッタ電極およびＦＷＤのアノード電極として機能する共通の電極が形成されており、基板の裏面側にＩＧＢＴのコレクタ電極およびＦＷＤのカソード電極として機能する共通の電極が形成された半導体装置が提案されている。   Conventionally, for example, Patent Document 1 proposes a semiconductor device in which an IGBT and an FWD excellent in reverse recovery characteristics are formed on the same semiconductor substrate. Specifically, in Patent Document 1, IGBT and FWD are formed on a semiconductor substrate, respectively, and a common electrode that functions as an emitter electrode of IGBT and an anode electrode of FWD is formed on the front surface side of the substrate. A semiconductor device is proposed in which a common electrode functioning as a collector electrode of the IGBT and a cathode electrode of the FWD is formed.

このような半導体装置では、半導体基板にＩＧＢＴ領域およびＦＷＤ領域全面にわたって低ライフタイム層が設けられている。このような低ライフタイム層は、ＦＷＤのリカバリ時にＦＷＤ領域中の過剰キャリアを再結合によって早く消滅させる機能を果たす。このような低ライフタイム層によって、ＦＷＤのリカバリ特性の改善が図られている。
特開２００５−３１７７５１号公報 In such a semiconductor device, a low lifetime layer is provided over the entire surface of the IGBT region and the FWD region on the semiconductor substrate. Such a low lifetime layer fulfills the function of quickly eliminating excess carriers in the FWD region by recombination during FWD recovery. With such a low lifetime layer, the recovery characteristics of the FWD are improved.
JP 2005-317751 A

しかしながら、上記従来の技術では、低ライフタイム層は半導体基板のうちＦＷＤ領域のみならずＩＧＢＴ領域にも形成されているため、当該低ライフタイム層が抵抗になってしまい、ＩＧＢＴの通常動作時にキャリア輸送効率が低下してしまう。これにより、ＩＧＢＴの電流能力が低下し、オン電圧が上昇してしまうという問題がある。   However, in the above conventional technique, since the low lifetime layer is formed not only in the FWD region but also in the IGBT region of the semiconductor substrate, the low lifetime layer becomes a resistance, and the carrier is operated during normal operation of the IGBT. Transport efficiency will decrease. As a result, there is a problem that the current capability of the IGBT is reduced and the on-voltage is increased.

また、ＩＧＢＴとＦＷＤとが同一基板上に並列に形成された構造では、ＦＷＤのリカバリ時にＩＧＢＴ領域とＦＷＤ領域との境界近傍で電流集中による破壊現象（リカバリ破壊）が起こることが知られている。この現象のメカニズムは、ＦＷＤがリカバリ動作に入った際、ＦＷＤ領域中の過剰キャリアがＩＧＢＴ領域中の表面に形成された深い拡散層へ向かって流れ込むことで電流集中が起きるためであると考えられる。したがって、リカバリ破壊によってＦＷＤやＩＧＢＴが破壊されてしまう可能性がある。   Further, in the structure in which the IGBT and the FWD are formed in parallel on the same substrate, it is known that a breakdown phenomenon (recovery breakdown) due to current concentration occurs near the boundary between the IGBT area and the FWD area when the FWD is recovered. . The mechanism of this phenomenon is considered to be that current concentration occurs when excess carriers in the FWD region flow toward a deep diffusion layer formed on the surface in the IGBT region when the FWD enters the recovery operation. . Therefore, there is a possibility that the FWD and the IGBT are destroyed by the recovery destruction.

なお、このような現象に対して、上記従来の技術における半導体装置では、ＦＷＤのリカバリ動作時における過剰キャリアを低ライフタイム層で再結合によって消滅させることが可能であるため、電流集中を緩和することが可能であると考えられる。しかし、低ライフタイム層によってＩＧＢＴの電流能力が低下し、オン電圧が上昇してしまうという問題を解決するには至っていない。   For such a phenomenon, in the semiconductor device according to the above-described conventional technology, excess carriers during the FWD recovery operation can be eliminated by recombination in the low lifetime layer, so that the current concentration is reduced. It is considered possible. However, the current lifetime of the IGBT is reduced due to the low lifetime layer, and the on-voltage has not been solved.

本発明は、上記点に鑑み、ＩＧＢＴとＦＷＤとが同一基板上に並列に形成された半導体装置において、ＩＧＢＴの電流能力を低下させることなく、ＦＷＤのリカバリ特性を向上させることを第１の目的とし、ＦＷＤのリカバリ時におけるリカバリ破壊を防止することを第２の目的とする。   In view of the above points, the first object of the present invention is to improve the recovery characteristics of the FWD without reducing the current capability of the IGBT in the semiconductor device in which the IGBT and the FWD are formed in parallel on the same substrate. The second object is to prevent recovery destruction during FWD recovery.

上記目的を達成するため、本発明の第１の特徴では、ＦＷＤ領域（２）において、第１導電型の半導体基板（１０）の表層部に第２導電型の領域（１５）が形成され、第１導電型の半導体基板（１０）のうちＦＷＤ領域（２）にのみ第２導電型の領域（１５）よりも深い場所に領域部ダメージ層（２０）が形成されていることを特徴とする。   In order to achieve the above object, in the first feature of the present invention, in the FWD region (2), a second conductivity type region (15) is formed in a surface layer portion of the first conductivity type semiconductor substrate (10), A region damage layer (20) is formed only in the FWD region (2) of the first conductivity type semiconductor substrate (10) at a location deeper than the second conductivity type region (15). .

これにより、ＦＷＤ素子のリカバリ時に領域部ダメージ層（２０）にて半導体基板（１０）内の過剰キャリアを再結合によって消滅させることができる。したがって、リカバリ時にＦＷＤ素子に流れる逆方向電流に寄与する過剰キャリアを減少させることができ、逆方向電流を小さくすることができる。このようにして、ＦＷＤ素子のリカバリ特性を向上させることができる。   Thereby, at the time of recovery of the FWD element, excess carriers in the semiconductor substrate (10) can be eliminated by recombination in the region damage layer (20). Therefore, excess carriers contributing to the reverse current flowing through the FWD element during recovery can be reduced, and the reverse current can be reduced. In this way, the recovery characteristics of the FWD element can be improved.

また、リカバリ時に半導体基板（１０）内の過剰キャリアが再結合によって消滅して減少するため、ＦＷＤ領域（２）からＩＧＢＴ領域（１）に移動する過剰キャリアの数を減少させることができる。これにより、ＩＧＢＴ領域（１）に過剰キャリアが流れ込んで生じる電界集中を抑えることができる。このようにして、リカバリ破壊を防止することができる。   Further, since excess carriers in the semiconductor substrate (10) disappear and decrease due to recombination during recovery, the number of excess carriers moving from the FWD region (2) to the IGBT region (1) can be reduced. As a result, electric field concentration caused by excess carriers flowing into the IGBT region (1) can be suppressed. In this way, recovery destruction can be prevented.

さらに、ＦＷＤ領域（２）にのみ領域部ダメージ層（２０）を設けているため、領域部ダメージ層（２０）によるＩＧＢＴ素子のオン電圧上昇を回避することができる。   Furthermore, since the region damage layer (20) is provided only in the FWD region (2), it is possible to avoid an increase in the on-voltage of the IGBT element due to the region damage layer (20).

このような場合、第１導電型の半導体基板（１０）に、ＦＷＤ領域（２）とＩＧＢＴ領域（１）との境界を含むように、第２導電型の領域（１５）よりも深い場所に境界部ダメージ層（３０）を設けることもできる。これにより、ＦＷＤ領域（２）からＩＧＢＴ領域（１）への過剰キャリアの移動を阻止することができ、ひいてはリカバリ破壊を防止できる。   In such a case, the first conductivity type semiconductor substrate (10) is located deeper than the second conductivity type region (15) so as to include the boundary between the FWD region (2) and the IGBT region (1). A boundary damage layer (30) can also be provided. As a result, the movement of excess carriers from the FWD region (2) to the IGBT region (1) can be prevented, and thus recovery destruction can be prevented.

また、第１導電型の半導体基板（１０）の表層部に、ＦＷＤ領域（２）とＩＧＢＴ領域（１）との境界に領域部ダメージ層（２０）よりも深い境界部トレンチ（４０）を設けることもできる。このような境界部トレンチ（４０）によっても、ＦＷＤ領域（２）からＩＧＢＴ領域（１）への過剰キャリアの移動を阻止することができる。   A boundary trench (40) deeper than the region damage layer (20) is provided at the boundary between the FWD region (2) and the IGBT region (1) in the surface layer portion of the first conductivity type semiconductor substrate (10). You can also Such a boundary trench (40) can also prevent the movement of excess carriers from the FWD region (2) to the IGBT region (1).

本発明の第２の特徴では、第１導電型の半導体基板（１０）の表層部に第２導電型の領域（１５）が形成されており、ＦＷＤ領域とＩＧＢＴ領域との境界を含むように、第２導電型の領域（１５）よりも深い場所に境界部ダメージ層（３０）が形成されていることを特徴とする。   In the second feature of the present invention, the second conductivity type region (15) is formed in the surface layer portion of the first conductivity type semiconductor substrate (10) so as to include the boundary between the FWD region and the IGBT region. The boundary damage layer (30) is formed at a location deeper than the second conductivity type region (15).

また、本発明の第３の特徴では、第１導電型の半導体基板（１０）の表層部には、ＦＷＤ領域（２）とＩＧＢＴ領域（１）との境界に境界部トレンチ（４０）が形成されていることを特徴とする。   In the third feature of the present invention, a boundary trench (40) is formed at the boundary between the FWD region (2) and the IGBT region (1) in the surface layer portion of the first conductivity type semiconductor substrate (10). It is characterized by being.

このように、境界部ダメージ層（３０）や境界部トレンチ（４０）によってＦＷＤ領域（２）からＩＧＢＴ領域（１）に移動する過剰キャリアを阻止することができ、電界集中が起こらないようにすることができる。これにより、特に、リカバリ破壊を防止することができる。   Thus, excess carriers moving from the FWD region (2) to the IGBT region (1) can be prevented by the boundary damage layer (30) and the boundary trench (40), and electric field concentration does not occur. be able to. Thereby, in particular, recovery destruction can be prevented.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、ダイオードを内蔵した電力用素子やダイオード内蔵型ＩＧＢＴに適用することができるものである。なお、本実施形態と本発明との対応関係については、Ｎ型が第１導電型に相当し、Ｐ型が第２導電型に相当する。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The semiconductor device shown in this embodiment can be applied to a power element having a built-in diode or a diode built-in IGBT. As for the correspondence relationship between the present embodiment and the present invention, the N type corresponds to the first conductivity type, and the P type corresponds to the second conductivity type.

図１は、本発明の第１実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置にはＩＧＢＴ領域１とＦＷＤ領域２とが形成されている。ここで、ＩＧＢＴ領域１とは、半導体装置のうち当該ＩＧＢＴ領域１がＩＧＢＴ素子として機能する領域であることを意味し、ＦＷＤ領域２とは、半導体装置のうち当該ＦＷＤ領域２がＦＷＤ素子として機能する領域であることを意味している。   FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention. As shown in this figure, an IGBT region 1 and an FWD region 2 are formed in the semiconductor device. Here, the IGBT region 1 means that the IGBT region 1 in the semiconductor device functions as an IGBT element, and the FWD region 2 means that the FWD region 2 in the semiconductor device functions as an FWD element. It means that it is an area to do.

ＩＧＢＴ領域１では、ドリフト層としてのＮ−型基板１０の表層部にＰ型ベース層１１が形成され、Ｐ型ベース層１１の表層部にＮ＋型ソース領域１２が形成されている。これらＮ＋型ソース領域１２およびＰ型ベース層１１を貫通してＮ−型基板１０に達するようにトレンチ１３が形成されている。   In the IGBT region 1, a P-type base layer 11 is formed in the surface layer portion of the N − -type substrate 10 as a drift layer, and an N + -type source region 12 is formed in the surface layer portion of the P-type base layer 11. A trench 13 is formed so as to penetrate the N + type source region 12 and the P type base layer 11 and reach the N− type substrate 10.

そして、このトレンチ１３の内壁に図示しないゲート絶縁膜が形成され、当該ゲート絶縁膜上に例えばポリシリコンで構成された図示しないゲート電極が形成され、これらトレンチ１３、ゲート絶縁膜、ゲート電極からなるトレンチゲート構造が構成されている。さらに、Ｎ＋型ソース領域１２の一部とトレンチゲート構造とが図示しない絶縁層にて覆われている。また、Ｎ−型基板１０の裏面にＰ＋型層１４が形成されている。   A gate insulating film (not shown) is formed on the inner wall of the trench 13, and a gate electrode (not shown) made of, for example, polysilicon is formed on the gate insulating film, and includes the trench 13, the gate insulating film, and the gate electrode. A trench gate structure is formed. Further, a part of the N + type source region 12 and the trench gate structure are covered with an insulating layer (not shown). A P + type layer 14 is formed on the back surface of the N− type substrate 10.

ＦＷＤ領域２では、Ｎ−型基板１０の表層部にＰ型領域１５が離間して複数形成されている。これにより、Ｎ−型基板１０とＰ型領域１５とでＰＮ接合が形成される。また、Ｎ−型基板１０の裏面にＮ＋型層１６が形成されている。   In the FWD region 2, a plurality of P-type regions 15 are formed on the surface layer portion of the N− type substrate 10 so as to be separated from each other. Thereby, a PN junction is formed between the N− type substrate 10 and the P type region 15. An N + type layer 16 is formed on the back surface of the N− type substrate 10.

そして、Ｎ−型基板１０の表面側に図示しない電極が設けられており、当該電極がＩＧＢＴのエミッタ電極およびＦＷＤのアノード電極として機能するようになっている。また、Ｎ−型基板１０の裏面側において、ＩＧＢＴ領域１のＰ＋型層１４上およびＦＷＤ領域２のＮ＋型層１６上に図示しない電極が設けられており、ＩＧＢＴのコレクタ電極およびＦＷＤのカソード電極として機能するようになっている。   An electrode (not shown) is provided on the surface side of the N− type substrate 10, and the electrode functions as an emitter electrode of the IGBT and an anode electrode of the FWD. Further, on the back surface side of the N− type substrate 10, electrodes (not shown) are provided on the P + type layer 14 in the IGBT region 1 and on the N + type layer 16 in the FWD region 2, and the collector electrode of the IGBT and the cathode electrode of the FWD It is supposed to function as.

このような構成を有する半導体装置において、Ｎ−型基板１０のうちＦＷＤ領域２にのみＰ型領域１５よりも深い領域部ダメージ層２０が設けられている。当該領域部ダメージ層２０の深さはＦＷＤ領域２におけるＮ−型基板１０の表面の拡散層、すなわちＰ型領域１５に近い方が望ましい。   In the semiconductor device having such a configuration, a region damage layer 20 deeper than the P-type region 15 is provided only in the FWD region 2 of the N − -type substrate 10. The depth of the region damage layer 20 is desirably close to the diffusion layer on the surface of the N− type substrate 10 in the FWD region 2, that is, the P type region 15.

この領域部ダメージ層２０は、Ｎ−型基板１０に残存するキャリアのライフタイムを制御するためのものであり、Ｎ−型基板１０内に残存するキャリアを再結合によって消滅させる役割を果たすものである。   This region damage layer 20 is for controlling the lifetime of carriers remaining in the N− type substrate 10 and plays a role of erasing the carriers remaining in the N− type substrate 10 by recombination. is there.

上記領域部ダメージ層２０は、Ｎ−型基板１０のＦＷＤ領域２にのみ領域部ダメージ層２０が形成されるように開口したマスクを用いてＮ−型基板１０の深さ方向にヘリウム線を照射することによって形成する。また、ヘリウム線照射による方法以外に、高加速度イオン注入によって領域部ダメージ層２０を形成する方法等も挙げられる。なお、ＦＷＤ、ＩＧＢＴは周知の半導体プロセスによって形成することができる。以上が、本実施形態に係るノンパンチスルー型の半導体装置の全体構成である。   The region damaged layer 20 is irradiated with helium rays in the depth direction of the N− type substrate 10 using a mask opened so that the region damaged layer 20 is formed only in the FWD region 2 of the N− type substrate 10. To form. In addition to the method using helium ray irradiation, a method of forming the region damage layer 20 by high acceleration ion implantation may be used. Note that the FWD and IGBT can be formed by a known semiconductor process. The above is the overall configuration of the non-punch through type semiconductor device according to the present embodiment.

次に、上記半導体装置においてＦＷＤのリカバリ時における作動について説明する。ＦＷＤがリカバリ動作に入った際、Ｐ型領域１５の直下に形成された領域部ダメージ層２０によってＮ−型基板１０内の過剰キャリアが再結合によって消滅する。すなわち、リカバリ時に逆方向電流に寄与するキャリアが減少する。これにより、過剰キャリアがアノード電極に移動することによって生じる逆方向電流を低減することができる。こうして、リカバリ損失を低減することができる。   Next, the operation at the time of FWD recovery in the semiconductor device will be described. When the FWD enters the recovery operation, excess carriers in the N − -type substrate 10 disappear due to recombination due to the region damage layer 20 formed immediately below the P-type region 15. That is, carriers that contribute to the reverse current during recovery are reduced. Thereby, it is possible to reduce the reverse current caused by the excess carriers moving to the anode electrode. Thus, recovery loss can be reduced.

また、上記のようにリカバリ時にＮ−型基板１０内の過剰キャリアが減少するため、ＦＷＤ領域２からＩＧＢＴ領域１に移動する過剰キャリアの数も減少する。これにより、リカバリ時に過剰キャリアがＩＧＢＴ領域１に流れ込んで電界集中が起こることを防止することができ、リカバリ破壊を防止することができる。   Further, as described above, excess carriers in the N− type substrate 10 are reduced during recovery, so that the number of excess carriers moving from the FWD region 2 to the IGBT region 1 is also reduced. Thereby, it is possible to prevent electric field concentration from occurring due to excess carriers flowing into the IGBT region 1 during recovery, and it is possible to prevent recovery destruction.

一方、Ｎ−型基板１０のうちＩＧＢＴ領域１に領域部ダメージ層２０は形成されていない。このため、ＩＧＢＴが通常動作した際、領域部ダメージ層２０によってキャリア輸送効率が低下することはなく、オン電圧も上昇しない。   On the other hand, the region damage layer 20 is not formed in the IGBT region 1 of the N − type substrate 10. For this reason, when the IGBT normally operates, the carrier transport efficiency is not reduced by the region damage layer 20, and the on-voltage is not increased.

以上説明したように、本実施形態では、Ｎ−型基板１０にＩＧＢＴおよびＦＷＤが形成された半導体装置において、Ｎ−型基板１０のうちＦＷＤ領域２にのみ領域部ダメージ層２０を設けたことが特徴となっている。   As described above, in the present embodiment, in the semiconductor device in which the IGBT and FWD are formed on the N− type substrate 10, the region damage layer 20 is provided only in the FWD region 2 of the N− type substrate 10. It is a feature.

これにより、ＦＷＤのリカバリ時に領域部ダメージ層２０にてＮ−型基板１０内の過剰キャリアを再結合によって消滅させることができ、リカバリ時にダイオードに流れる逆方向電流に寄与するキャリアを減少させることができる。したがって、逆方向電流を小さくすることができ、ひいてはリカバリ特性を向上させることができる。   Accordingly, excess carriers in the N− type substrate 10 can be eliminated by recombination in the region damage layer 20 during FWD recovery, and carriers contributing to the reverse current flowing through the diode during recovery can be reduced. it can. Therefore, the reverse current can be reduced, and the recovery characteristics can be improved.

また、リカバリ時にＮ−型基板１０内の領域部ダメージ層２０にて過剰キャリアが再結合によって消滅して減少するため、ＦＷＤ領域２からＩＧＢＴ領域１に移動する過剰キャリアの数も減少させることができる。これにより、多数の過剰キャリアがリカバリ時にＩＧＢＴ領域１に流れ込んで電界集中を起こさないようにすることができ、ひいてはリカバリ破壊を防止することができる。この場合、少なくなった過剰キャリアがＩＧＢＴ領域１に流れていくことで再結合を遅らせることができ、ひいてはソフトリカバリを実現することができる。   In addition, since excess carriers disappear and decrease due to recombination in the region damage layer 20 in the N− type substrate 10 during recovery, the number of excess carriers that move from the FWD region 2 to the IGBT region 1 may also be reduced. it can. As a result, it is possible to prevent a large number of excess carriers from flowing into the IGBT region 1 at the time of recovery and causing electric field concentration, thereby preventing recovery breakdown. In this case, recombination can be delayed by reducing the excess carriers flowing into the IGBT region 1, and thus soft recovery can be realized.

さらに、ＩＧＢＴ領域１に領域部ダメージ層２０を設けていないため、ＩＧＢＴの通常動作時に領域部ダメージ層２０によるオン電圧の上昇をなくすことができる。以上のようにして、ＩＧＢＴの電流能力を低下させることなく、ＦＷＤのリカバリ特性を向上させることができる。   Furthermore, since the region damage layer 20 is not provided in the IGBT region 1, it is possible to eliminate an increase in on-voltage due to the region damage layer 20 during normal operation of the IGBT. As described above, the recovery characteristics of the FWD can be improved without reducing the current capability of the IGBT.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、特に、リカバリ破壊の防止に特化した半導体装置になっていることが特徴である。 (Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. This embodiment is particularly characterized in that it is a semiconductor device specialized in preventing recovery destruction.

図２は、本発明の第２実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、ＩＧＢＴ領域１とＦＷＤ領域２との境界部分に境界部ダメージ層３０が設けられている。このような境界部ダメージ層３０を有する半導体装置において、ＦＷＤのリカバリ時では、ＦＷＤ領域２からＩＧＢＴ領域１への過剰キャリアの移動が境界部ダメージ層３０によって阻止される。   FIG. 2 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention. As shown in this figure, in the present embodiment, a boundary damage layer 30 is provided at the boundary between the IGBT region 1 and the FWD region 2. In the semiconductor device having such a boundary damage layer 30, during the recovery of FWD, the movement of excess carriers from the FWD region 2 to the IGBT region 1 is prevented by the boundary damage layer 30.

これにより、特に、リカバリ時に過剰キャリアがＩＧＢＴ領域１に流れ込んで電界集中を起こさないようにすることができ、リカバリ破壊を防止できる。また、ＩＧＢＴ領域１に境界部ダメージ層３０を形成しないため、ＩＧＢＴのオン電圧が高くならないようにすることができる。   As a result, it is possible to prevent excessive carriers from flowing into the IGBT region 1 and causing electric field concentration during recovery, and to prevent recovery breakdown. Further, since the boundary damage layer 30 is not formed in the IGBT region 1, the on-voltage of the IGBT can be prevented from becoming high.

（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１実施形態で示された半導体装置に第２実施形態で示された境界部ダメージ層３０を組み合わせた構造になっていることが特徴となっている。 (Third embodiment)
In the present embodiment, only different parts from the first embodiment will be described. The present embodiment is characterized by a structure in which the boundary damage layer 30 shown in the second embodiment is combined with the semiconductor device shown in the first embodiment.

図３は、本発明の第３実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０のうちＦＷＤ領域２に領域部ダメージ層２０が設けられており、ＦＷＤ領域２とＩＧＢＴ領域１との境界部分に境界部ダメージ層３０が設けられている。   FIG. 3 is a sectional view of a semiconductor device according to the third embodiment of the present invention. As shown in this figure, a region damage layer 20 is provided in the FWD region 2 of the N− type substrate 10, and a boundary damage layer 30 is provided in the boundary portion between the FWD region 2 and the IGBT region 1. ing.

このような構造により、ＦＷＤのリカバリ時では、ＦＷＤ領域２においては領域部ダメージ層２０によってＮ−型基板１０内の過剰キャリアを再結合によって消滅させ、逆方向電流に寄与する過剰キャリアの数を減少させることができ、リカバリ特性を向上させることができる。また、境界部ダメージ層３０によってＦＷＤ領域２からＩＧＢＴ領域１へ移動する過剰キャリアを阻止することができ、リカバリ破壊を防止することができる。   With such a structure, at the time of FWD recovery, in the FWD region 2, excess carrier in the N− type substrate 10 is eliminated by recombination by the region damage layer 20 and the number of excess carriers contributing to the reverse current is reduced. The recovery characteristic can be improved. In addition, excess carriers moving from the FWD region 2 to the IGBT region 1 can be blocked by the boundary damage layer 30, and recovery breakdown can be prevented.

（第４実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。本実施形態では、Ｎ−型基板１０に境界部ダメージ層３０を形成するのではなく、トレンチを設けることが特徴となっている。 (Fourth embodiment)
In the present embodiment, only different parts from the second embodiment will be described. This embodiment is characterized by providing a trench instead of forming the boundary damage layer 30 in the N− type substrate 10.

図４は、本発明の第４実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０においてＦＷＤ領域２とＩＧＢＴ領域１との境界部分に境界部トレンチ４０が形成されている。当該境界部トレンチ４０は、ＦＷＤのリカバリ時にＦＷＤ領域２からＩＧＢＴ領域１への過剰キャリアの移動を阻止する役割を果たすものである。   FIG. 4 is a sectional view of a semiconductor device according to the fourth embodiment of the present invention. As shown in this figure, a boundary trench 40 is formed in the boundary portion between the FWD region 2 and the IGBT region 1 in the N − type substrate 10. The boundary trench 40 serves to prevent the movement of excess carriers from the FWD region 2 to the IGBT region 1 during FWD recovery.

このような境界部トレンチ４０は、例えば、ＩＧＢＴ領域１においてトレンチゲート構造が形成される際に同時に形成される。当該境界部トレンチ４０内には例えば絶縁層が形成される。なお、境界部トレンチ４０内の構造がトレンチゲート構造と同じ構造になっていても構わない。   Such a boundary trench 40 is formed at the same time when a trench gate structure is formed in the IGBT region 1, for example. For example, an insulating layer is formed in the boundary trench 40. Note that the structure in the boundary trench 40 may be the same as the trench gate structure.

以上のように、ＦＷＤ領域２とＩＧＢＴ領域１との境界部分に境界部トレンチ４０を設けることで、ＦＷＤのリカバリ時におけるリカバリ破壊を防止することもできる。   As described above, by providing the boundary trench 40 at the boundary between the FWD region 2 and the IGBT region 1, recovery breakdown during FWD recovery can be prevented.

（第５実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１実施形態で示された半導体装置に第４実施形態で示された境界部トレンチ４０を組み合わせた構造になっていることが特徴となっている。 (Fifth embodiment)
In the present embodiment, only different parts from the first embodiment will be described. The present embodiment is characterized by a structure in which the boundary trench 40 shown in the fourth embodiment is combined with the semiconductor device shown in the first embodiment.

図５は、本発明の第５実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０のうちＦＷＤ領域２に領域部ダメージ層２０が形成され、ＦＷＤとＩＧＢＴ領域１との境界部分に境界部トレンチ４０が形成されている。この場合、ＩＧＢＴ領域１側に移動する過剰キャリアを阻止するため、境界部トレンチ４０の底は領域部ダメージ層２０よりも深くなっていることが好ましい。   FIG. 5 is a cross-sectional view of a semiconductor device according to the fifth embodiment of the present invention. As shown in this figure, a region damage layer 20 is formed in the FWD region 2 of the N − type substrate 10, and a boundary trench 40 is formed at the boundary between the FWD and the IGBT region 1. In this case, it is preferable that the bottom of the boundary trench 40 is deeper than the region damaged layer 20 in order to prevent excess carriers moving to the IGBT region 1 side.

このような構造により、上記と同様に、ＦＷＤのリカバリ特性の向上、リカバリ破壊の防止、そしてＩＧＢＴのオン電圧の低下を図ることができる。   With such a structure, the FWD recovery characteristics can be improved, recovery breakdown can be prevented, and the on-voltage of the IGBT can be reduced as described above.

（第６実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。第１実施形態では、ノンパンチスルー型の半導体装置について説明したが、本実施形態ではフィールドストップ型の基板を用いたことが特徴となっている。 (Sixth embodiment)
In the present embodiment, only different parts from the first embodiment will be described. In the first embodiment, the non-punch through type semiconductor device has been described. However, the present embodiment is characterized in that a field stop type substrate is used.

図６は、本発明の第６実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面側にフィールドストップ層としてＮ型層１７が設けられている。そして、ＦＷＤ領域２ではＮ型層１７上にＮ＋型層１６が形成され、ＩＧＢＴ領域１ではＮ型層１７上にＰ＋型層１４が形成されている。このようなフィールドストップ型の基板を用いても、上記第１実施形態と同様の効果を得ることができる。   FIG. 6 is a sectional view of a semiconductor device according to the sixth embodiment of the present invention. As shown in this figure, an N-type layer 17 is provided as a field stop layer on the back surface side of the N-type substrate 10. In the FWD region 2, an N + type layer 16 is formed on the N type layer 17, and in the IGBT region 1, a P + type layer 14 is formed on the N type layer 17. Even if such a field stop type substrate is used, the same effect as in the first embodiment can be obtained.

（第７実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。本実施形態では、第２実施形態に示される半導体装置においてフィールドストップ層を設けたことが特徴となっている。 (Seventh embodiment)
In the present embodiment, only different parts from the second embodiment will be described. The present embodiment is characterized in that a field stop layer is provided in the semiconductor device shown in the second embodiment.

図７は、本発明の第７実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面にＮ型層１７が設けられている。このような基板を用いても、第２実施形態と同様の効果を得ることができる。   FIG. 7 is a sectional view of a semiconductor device according to the seventh embodiment of the present invention. As shown in this figure, an N-type layer 17 is provided on the back surface of the N-type substrate 10. Even if such a substrate is used, the same effect as in the second embodiment can be obtained.

（第８実施形態）
本実施形態では、第３実施形態と異なる部分についてのみ説明する。本実施形態では、第３実施形態に示される半導体装置においてフィールドストップ層を設けたことが特徴となっている。 (Eighth embodiment)
In the present embodiment, only different parts from the third embodiment will be described. The present embodiment is characterized in that a field stop layer is provided in the semiconductor device shown in the third embodiment.

図８は、本発明の第８実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面にＮ型層１７が設けられている。このような基板を用いても、第３実施形態と同様の効果を得ることができる。   FIG. 8 is a sectional view of a semiconductor device according to the eighth embodiment of the present invention. As shown in this figure, an N-type layer 17 is provided on the back surface of the N-type substrate 10. Even if such a substrate is used, the same effect as in the third embodiment can be obtained.

（第９実施形態）
本実施形態では、第４実施形態と異なる部分についてのみ説明する。本実施形態では、第４実施形態に示される半導体装置においてフィールドストップ層を設けたことが特徴となっている。 (Ninth embodiment)
In the present embodiment, only parts different from the fourth embodiment will be described. The present embodiment is characterized in that a field stop layer is provided in the semiconductor device shown in the fourth embodiment.

図９は、本発明の第９実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面にＮ型層１７が設けられている。このような基板を用いても、第４実施形態と同様の効果を得ることができる。   FIG. 9 is a cross-sectional view of a semiconductor device according to the ninth embodiment of the present invention. As shown in this figure, an N-type layer 17 is provided on the back surface of the N-type substrate 10. Even if such a substrate is used, the same effect as in the fourth embodiment can be obtained.

（第１０実施形態）
本実施形態では、第５実施形態と異なる部分についてのみ説明する。本実施形態では、第５実施形態に示される半導体装置においてフィールドストップ層を設けたことが特徴となっている。 (10th Embodiment)
In the present embodiment, only parts different from the fifth embodiment will be described. The present embodiment is characterized in that a field stop layer is provided in the semiconductor device shown in the fifth embodiment.

図１０は、本発明の第１０実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面にＮ型層１７が設けられている。このような基板を用いても、第５実施形態と同様の効果を得ることができる。   FIG. 10 is a cross-sectional view of a semiconductor device according to the tenth embodiment of the present invention. As shown in this figure, an N-type layer 17 is provided on the back surface of the N-type substrate 10. Even if such a substrate is used, the same effect as that of the fifth embodiment can be obtained.

（他の実施形態）
上記各実施形態では、Ｎ−型基板１０のうちＦＷＤ領域２に層状の領域部ダメージ層２０が設けられているが、当該領域部ダメージ層２０は層状ではなく、離間した領域が複数設けられたものであっても構わない。 (Other embodiments)
In each of the above embodiments, the layered region portion damage layer 20 is provided in the FWD region 2 of the N-type substrate 10. However, the region portion damage layer 20 is not layered, and a plurality of spaced regions are provided. It doesn't matter.

上記各実施形態では、トランジスタとしてＩＧＢＴについて説明したが、他の種類のトランジスタを採用しても構わない。   In each of the above embodiments, the IGBT has been described as the transistor, but other types of transistors may be employed.

上記第３、第８実施形態では、ＦＷＤ領域２に設けられた領域部ダメージ層２０と、ＦＷＤ領域２とＩＧＢＴ領域１との境界部分に設けられた境界部トレンチ４０とが同じ深さに設けられているが、これは一例を示すものであって、それぞれ異なる深さであっても構わない。   In the third and eighth embodiments, the region damage layer 20 provided in the FWD region 2 and the boundary trench 40 provided in the boundary portion between the FWD region 2 and the IGBT region 1 are provided at the same depth. However, this is only an example, and different depths may be used.

本発明の第１実施形態に係る半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の第２実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 5th Embodiment of this invention. 本発明の第６実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 6th Embodiment of this invention. 本発明の第７実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 7th Embodiment of this invention. 本発明の第８実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 8th Embodiment of this invention. 本発明の第９実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 9th Embodiment of this invention. 本発明の第１０実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 10th Embodiment of this invention.

符号の説明Explanation of symbols

１…ＩＧＢＴ領域、２…ＦＷＤ領域、１０…Ｎ−型基板、１５…Ｐ型領域、２０…領域部ダメージ層、３０…境界部ダメージ層、４０…境界部トレンチ。   DESCRIPTION OF SYMBOLS 1 ... IGBT area | region, 2 ... FWD area | region, 10 ... N-type board | substrate, 15 ... P-type area | region, 20 ... Area part damage layer, 30 ... Boundary part damage layer, 40 ... Boundary part trench

Claims (5)

第１導電型の半導体基板（１０）にＦＷＤ素子を内蔵したＩＧＢＴ素子が形成されており、前記第１導電型の半導体基板（１０）の厚さ方向に電流が流れることで前記ＦＷＤ素子および前記ＩＧＢＴ素子がそれぞれ機能する半導体装置であって、
前記第１導電型の半導体基板（１０）のうち、前記ＩＧＢＴ素子が機能する領域をＩＧＢＴ領域（１）、前記ＦＷＤ素子が機能する領域をＦＷＤ領域（２）としたとき、
前記ＦＷＤ領域（２）においては、前記第１導電型の半導体基板（１０）の表層部に第２導電型の領域（１５）が形成されており、前記第１導電型の半導体基板（１０）のうち前記ＦＷＤ領域（２）にのみ前記第２導電型の領域（１５）よりも深い場所に領域部ダメージ層（２０）が形成されていることを特徴とする半導体装置。 An IGBT element including an FWD element is formed in a first conductivity type semiconductor substrate (10), and a current flows in a thickness direction of the first conductivity type semiconductor substrate (10), whereby the FWD element and the A semiconductor device in which each IGBT element functions,
Of the first conductivity type semiconductor substrate (10), when the region where the IGBT element functions is the IGBT region (1) and the region where the FWD element functions is the FWD region (2),
In the FWD region (2), a second conductivity type region (15) is formed in a surface layer portion of the first conductivity type semiconductor substrate (10), and the first conductivity type semiconductor substrate (10). Of these, only in the FWD region (2), a region damage layer (20) is formed at a deeper position than the region (15) of the second conductivity type. 前記第１導電型の半導体基板（１０）には、前記ＦＷＤ領域（２）と前記ＩＧＢＴ領域（１）との境界を含むように、前記第２導電型の領域（１５）よりも深い場所に境界部ダメージ層（３０）が形成されていることを特徴とする請求項１に記載の半導体装置。 The first conductivity type semiconductor substrate (10) is located deeper than the second conductivity type region (15) so as to include a boundary between the FWD region (2) and the IGBT region (1). The semiconductor device according to claim 1, wherein a boundary damage layer (30) is formed. 前記第１導電型の半導体基板（１０）の表層部のうち前記ＦＷＤ領域（２）と前記ＩＧＢＴ領域（１）との境界に前記領域部ダメージ層（２０）よりも深い境界部トレンチ（４０）が形成されていることを特徴とする請求項１に記載の半導体装置。 A boundary trench (40) deeper than the region damaged layer (20) at the boundary between the FWD region (2) and the IGBT region (1) in the surface layer portion of the semiconductor substrate (10) of the first conductivity type. The semiconductor device according to claim 1, wherein the semiconductor device is formed. 第１導電型の半導体基板（１０）にＦＷＤ素子を内蔵したＩＧＢＴ素子が形成されており、前記第１導電型の半導体基板（１０）の厚さ方向に電流が流れることで前記ＦＷＤ素子および前記ＩＧＢＴ素子がそれぞれ機能する半導体装置であって、
前記第１導電型の半導体基板（１０）のうち、前記ＩＧＢＴ素子が機能する領域をＩＧＢＴ領域（１）、前記ＦＷＤ素子が機能する領域をＦＷＤ領域（２）としたとき、
前記ＦＷＤ領域（２）においては、前記第１導電型の半導体基板（１０）の表層部に第２導電型の領域（１５）が形成されており、前記第１導電型の半導体基板（１０）には、前記ＦＷＤ領域（２）と前記ＩＧＢＴ領域（１）との境界を含むように、前記第２導電型の領域（１５）よりも深い場所に境界部ダメージ層（３０）が形成されていることを特徴とする記載の半導体装置。 An IGBT element including an FWD element is formed in a first conductivity type semiconductor substrate (10), and a current flows in a thickness direction of the first conductivity type semiconductor substrate (10), whereby the FWD element and the A semiconductor device in which each IGBT element functions,
Of the first conductivity type semiconductor substrate (10), when the region where the IGBT element functions is the IGBT region (1) and the region where the FWD element functions is the FWD region (2),
In the FWD region (2), a second conductivity type region (15) is formed in a surface layer portion of the first conductivity type semiconductor substrate (10), and the first conductivity type semiconductor substrate (10). The boundary damage layer (30) is formed at a location deeper than the second conductivity type region (15) so as to include the boundary between the FWD region (2) and the IGBT region (1). A semiconductor device according to claim. 第１導電型の半導体基板（１０）にＦＷＤ素子を内蔵したＩＧＢＴ素子が形成されており、前記第１導電型の半導体基板（１０）の厚さ方向に電流が流れることで前記ＦＷＤ素子および前記ＩＧＢＴ素子がそれぞれ機能する半導体装置であって、
前記第１導電型の半導体基板（１０）のうち、前記ＩＧＢＴ素子が機能する領域をＩＧＢＴ領域（１）、前記ＦＷＤ素子が機能する領域をＦＷＤ領域（２）としたとき、
前記第１導電型の半導体基板（１０）の表層部には、前記ＦＷＤ領域（２）と前記ＩＧＢＴ領域（１）との境界に境界部トレンチ（４０）が形成されていることを特徴とする記載の半導体装置。 An IGBT element including an FWD element is formed in a first conductivity type semiconductor substrate (10), and a current flows in a thickness direction of the first conductivity type semiconductor substrate (10), whereby the FWD element and the A semiconductor device in which each IGBT element functions,
Of the first conductivity type semiconductor substrate (10), when the region where the IGBT element functions is the IGBT region (1) and the region where the FWD element functions is the FWD region (2),
A boundary trench (40) is formed at the boundary between the FWD region (2) and the IGBT region (1) in the surface layer portion of the first conductivity type semiconductor substrate (10). The semiconductor device described.
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