JP2010206109A - Semiconductor device and power conversion device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To shorten the convergence time of a vibration phenomenon of a current and a voltage generated during reverse recovery operation of a reflux diode. <P>SOLUTION: A semiconductor device comprises the reflux diode D and a semiconductor snubber circuit 200 which is connected to the reflux diode D in parallel and includes a capacitor and a resistance, wherein the capacitor in the semiconductor snubber circuit 200 is formed at a position different from a region in a semiconductor base where a depletion layer is formed by the reflux diode D in a cutoff state of the reflux diode D, so the convergence time of the vibration phenomenon of the current and voltage generated during the reverse recovery operation of the reflux diode D can be shortened. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電力変換装置の受動回路として用いるに好適な半導体装置と、この半導体装置を用いた電力変換装置に関する。   The present invention relates to a semiconductor device suitable for use as a passive circuit of a power conversion device, and a power conversion device using the semiconductor device.

従来、還流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象を抑制するために、所定の大きさの容量を有するキャパシタを還流ダイオードに対し並列に接続させた半導体装置が知られている（特許文献１参照）。   2. Description of the Related Art Conventionally, a semiconductor device in which a capacitor having a predetermined capacity is connected in parallel to a free wheel diode is known in order to suppress a current and voltage oscillation phenomenon that occurs during reverse recovery operation of the free wheel diode. Patent Document 1).

特開２００４−２８１４６２号公報JP 2004-281462 A

従来の半導体装置によれば、電流及び電圧の振動の振幅を小さくすることはできるが、振動現象の収束時間を短縮することはできない。このため従来の半導体装置では、電流及び電圧の振動に起因するノイズによって、サージ電圧による素子の破壊，振動動作中の損失の増大，周辺回路の誤動作等の不具合が引き起こされ、安定動作の阻害要因となる可能性がある。   According to the conventional semiconductor device, the amplitude of the vibration of the current and voltage can be reduced, but the convergence time of the vibration phenomenon cannot be shortened. For this reason, in conventional semiconductor devices, noise caused by vibration of current and voltage causes malfunctions such as destruction of elements due to surge voltage, increase of loss during vibration operation, malfunction of peripheral circuits, etc. There is a possibility.

本発明は上記課題に鑑みてなされたものであり、その目的は環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置と半導体装置を用いた電力変換装置を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of shortening the convergence time of the oscillation phenomenon of current and voltage generated during reverse recovery operation of the freewheeling diode, and a power conversion device using the semiconductor device. Is to provide.

本発明は、ユニポーラ動作をする還流ダイオードと、還流ダイオードに並列接続され、キャパシタＣ及び抵抗Ｒを含む半導体スナバ回路とを備える半導体装置であって、キャパシタＣ及び抵抗Ｒを有する半導体スナバ回路と還流ダイオードとが、同一の半導体基体に形成され、キャパシタＣを構成するキャパシタ誘電体領域が還流ダイオードの遮断状態における空乏層が形成される半導体基体中の領域とは異なる位置に形成される。   The present invention is a semiconductor device including a freewheeling diode that performs a unipolar operation and a semiconductor snubber circuit that is connected in parallel to the freewheeling diode and includes a capacitor C and a resistor R, and the semiconductor snubber circuit including the capacitor C and the resistor R The diode is formed on the same semiconductor substrate, and the capacitor dielectric region constituting the capacitor C is formed at a position different from the region in the semiconductor substrate where the depletion layer in the cutoff state of the free-wheeling diode is formed.

本発明によれば、還流ダイオードに並列に、少なくともキャパシタ及び抵抗を有する半導体スナバを接続しているので、還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能となる。 According to the present invention, since the semiconductor snubber having at least a capacitor and a resistor is connected in parallel with the freewheeling diode, it is possible to reduce the convergence time of the oscillation phenomenon that occurs during the reverse recovery operation of the freewheeling diode.

本発明の第１の実施形態に係る半導体装置（受動半導体素子）の構成を示す回路図である。1 is a circuit diagram showing a configuration of a semiconductor device (passive semiconductor element) according to a first embodiment of the present invention. 図１に示す半導体装置（受動半導体素子）の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of the semiconductor device (passive semiconductor element) shown in FIG. 図１に示す半導体装置（受動半導体素子）の上面図である。It is a top view of the semiconductor device (passive semiconductor element) shown in FIG. 図１に示す半導体装置（受動半導体素子）の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device (passive semiconductor element) shown in FIG. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. コンバータ回路の一例を示す回路図である。It is a circuit diagram which shows an example of a converter circuit. ３相交流インバータブリッジの一例を示す回路図である。It is a circuit diagram which shows an example of a three-phase alternating current inverter bridge. 図３に示す半導体装置（受動半導体素子）の変形例の構成を示す上面図である。FIG. 4 is a top view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 3. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. 図４に示す半導体装置（受動半導体素子）（受動半導体素子）の変形例の構成を示す断面図である。It is sectional drawing which shows the structure of the modification of the semiconductor device (passive semiconductor element) (passive semiconductor element) shown in FIG. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. 図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor device (passive semiconductor element) illustrated in FIG. 4. 振動現象の減衰波形のシミュレーション結果を示す図である。It is a figure which shows the simulation result of the attenuation waveform of a vibration phenomenon. 容量比と振動現象収束時間比及び過渡損失の増加しろの関係を示す図である。It is a figure which shows the relationship between the capacity | capacitance ratio, the vibration phenomenon convergence time ratio, and the margin of increase of a transient loss. 本発明の第２の実施形態に係る半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の構成を示す上面図である。It is a top view which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図２０に示すスイッチング素子の構成を示す断面図である。It is sectional drawing which shows the structure of the switching element shown in FIG. ハーフブリッジ回路の一例を示す回路図である。It is a circuit diagram which shows an example of a half-bridge circuit. 本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置におけるスイッチング素子の構成を示す断面図である。It is sectional drawing which shows the structure of the switching element in the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置における還流ダイオードの構成を示す断面図である。It is sectional drawing which shows the structure of the freewheeling diode in the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置におけるスイッチング素子の構成を示す断面図である。It is sectional drawing which shows the structure of the switching element in the semiconductor device which concerns on the 3rd Embodiment of this invention. 図２７に示すスイッチング素子の変形例の構成を示す断面図である。It is sectional drawing which shows the structure of the modification of the switching element shown in FIG. 本発明の第４の実施形態に係る半導体装置の構成を示す上面図である。It is a top view which shows the structure of the semiconductor device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施形態に係る半導体装置における半導体スナバ回路内蔵スイッチング素子の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor snubber circuit built-in switching element in the semiconductor device which concerns on the 4th Embodiment of this invention. 図３０に示す半導体スナバ回路内蔵スイッチング素子の変形例の構成を示す断面図である。FIG. 31 is a cross-sectional view showing a configuration of a modified example of the semiconductor snubber circuit built-in switching element shown in FIG. 30. 図３０に示す半導体スナバ回路内蔵スイッチング素子の変形例の構成を示す断面図である。FIG. 31 is a cross-sectional view showing a configuration of a modified example of the semiconductor snubber circuit built-in switching element shown in FIG. 30. 図３０に示す半導体スナバ回路内蔵スイッチング素子の変形例の構成を示す断面図である。FIG. 31 is a cross-sectional view showing a configuration of a modified example of the semiconductor snubber circuit built-in switching element shown in FIG. 30.

次に、図面を参照して、本発明の第１〜第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。   Next, first to fourth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す第１〜第４の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。   The following first to fourth embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is a material of a component. The shape, structure, arrangement, etc. are not specified as follows. The technical idea of the present invention can be variously modified within the technical scope described in the claims.

〔第１の実施形態〕
〔半導体装置の回路構成〕
本発明の第１の実施形態に係る半導体装置は、図１に示すように、ユニポーラ動作をする還流ダイオードＤ１と、キャパシタＣ１と抵抗Ｒ１との直列接続を有する回路を有し、この回路を還流ダイオードＤ１に並列接続するように、還流ダイオードＤ１と同一半導体基体に集積化した半導体スナバ回路２００−１とを備えた受動半導体素子（半導体集積回路）である。還流ダイオードＤ１は、アノード端子３００とカソード端子４００とを備え、半導体スナバ回路２００−１は、還流ダイオードＤ１のアノード端子３００とカソード端子４００との間に並列接続されている。 [First Embodiment]
[Circuit configuration of semiconductor device]
As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention has a circuit having a freewheeling diode D 1 that performs a unipolar operation, a capacitor C 1, and a resistor R 1 connected in series. as connected in parallel circuit to the freewheeling diode D 1, a passive semiconductor device (semiconductor integrated circuit) that includes a semiconductor snubber circuit 200-1 which integrates the return diode D 1 and the same semiconductor substrate. Freewheeling diode D 1 is provided with an anode terminal 300 and cathode terminal 400, the semiconductor snubber circuit 200-1 is connected in parallel between the anode terminal 300 and cathode terminal 400 of the freewheeling diode D 1.

なお、図１においては、半導体スナバ回路２００−１の構成として、アノード端子３００側にキャパシタＣ１が、カソード端子側に抵抗Ｒ１が接続するような場合を示しているが、図２に示すように、アノード端子３００側に抵抗Ｒ１が、カソード端子側にキャパシタＣ１が接続した半導体スナバ回路２０１−１としても良い。又、キャパシタＣ１と抵抗Ｒ１は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。第１の実施形態では、一例として、還流ダイオードＤ１と半導体スナバ回路２００−１を同一の半導体チップ上に集積化した場合について説明する。 In FIG. 1, a structure of a semiconductor snubber circuit 200-1, a capacitor C 1 to the anode terminal 300 side, the resistance R 1 to the cathode terminal side shows a case as to connect, shown in FIG. 2 as such, the resistor R 1 to the anode terminal 300 side, may be a semiconductor snubber circuit 201-1 capacitor C 1 is connected to the cathode terminal side. Further, if the capacitor C 1 and resistor R 1 is at least connected in series, it may be formed divided into a plurality of parts, for example may be formed alternately. In the first embodiment, as an example, the case where integrated freewheeling diode D 1 and the semiconductor snubber circuit 200-1 on the same semiconductor chip.

また、詳細は後述するが、例えば、還流ダイオードＤ１は、ソフトリカバリダイオードのように、導通時にＰ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行う。このように、ユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。 Further, details of which will be described later, for example, a freewheeling diode D 1, as a soft recovery diodes, by controlling the minority carrier lifetime is the main component of the excess carriers injected from the P-type region at the time of conduction, Performs operation equivalent to unipolar operation. Thus, a diode having the same characteristics as the unipolar operation is also included in the unipolar operation diode described in the present invention.

半導体スナバ回路２００−１の構成としては、例えばキャパシタＣ１と抵抗Ｒ１が直列接続した所謂ＲＣスナバの構成とした場合について説明する。又、半導体スナバ回路２００−１は、例えば炭化珪素を半導体基体材料とし、且つ、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、所謂縦型の半導体チップからなる場合について説明する。 A structure of a semiconductor snubber circuit 200-1, the case for example where the capacitor C 1 and resistor R 1 has a structure of a so-called RC snubber connected in series. Further, the semiconductor snubber circuit 200-1 will be described in the case of a so-called vertical semiconductor chip in which, for example, silicon carbide is used as a semiconductor base material and electrodes are formed so that the anode terminal 300 and the cathode terminal 400 face each other. To do.

還流ダイオードＤ１に関しては、ショットキーバリアダイオードの場合について説明する。第１の実施形態では、ショットキーバリアダイオードについても、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、所謂縦型のショットキーバリアダイオードを一例として説明する。 For the freewheeling diode D 1, it is described for the case of a Schottky barrier diode. In the first embodiment, a so-called vertical Schottky barrier diode in which electrodes are formed so that the anode terminal 300 and the cathode terminal 400 face each other will be described as an example of the Schottky barrier diode.

〔半導体装置の実装構造〕
図３は、図１で示した還流ダイオードＤ１（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ回路２００−１（例えばシリコン半導体ＲＣスナバ）からなる半導体装置（受動半導体素子）について具体的な装置として実施形態を示した実装図である。 [Semiconductor device mounting structure]
FIG. 3 shows a specific device for the semiconductor device (passive semiconductor element) composed of the freewheeling diode D 1 (for example, silicon carbide Schottky barrier diode) and the semiconductor snubber circuit 200-1 (for example, silicon semiconductor RC snubber) shown in FIG. It is a mounting diagram showing an embodiment as.

図３においては、半導体パッケージの一例として、例えばセラミック板などで形成された絶縁性を有し、且つ、支持体としての機能を有する絶縁基板５００ａ上に、例えば銅やアルミなどの金属材料からなるアノード側金属膜３１０ａとカソード側金属膜４１０ａが形成されたセラミック基板を用いた場合について説明する。   In FIG. 3, as an example of the semiconductor package, an insulating substrate 500 a having a function as a support, for example, formed of a ceramic plate or the like and made of a metal material such as copper or aluminum is used. A case where a ceramic substrate on which the anode side metal film 310a and the cathode side metal film 410a are formed will be described.

カソード側金属膜４１０ａ上には、同一半導体チップ内に集積化された還流ダイオードＤ１と半導体スナバ回路２００−１のカソード端子４００が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオードＤ１と半導体スナバ回路２００−１のそれぞれのアノード端子３００は、例えばアルミワイヤやアルミリボンなどの金属配線３２０ａ，３３０ａを介して、共にアノード側金属膜３１０ａに接続された構成となっている。 On the cathode side metal film 410a, placed in contact through the bonding material of the cathode terminal 400 is, for example, a solder bastard materials such freewheeling diode D 1 and the semiconductor snubber circuit 200-1 are integrated in the same semiconductor chip Has been. Then, each of the anode terminal 300 of the freewheeling diode D 1 and the semiconductor snubber circuit 200-1, for example, aluminum wires and aluminum ribbons such as metal wires 320a, via 330a, configuration and which are both connected to the anode side metal film 310a It has become.

〔半導体装置の断面構造〕
本発明の第１の実施形態に係る半導体装置（受動半導体素子）は、図４に断面構造を示すように、還流ダイオードＤ１と半導体スナバ回路２００−１が同一チップ内に形成され、還流ダイオードＤ１が遮断状態となるバイアス条件において、キャパシタＣ１の一部をなすキャパシタ誘電体領域１２ａが、還流ダイオードＤ１の空乏層が形成される半導体基体（１ａ，２ａ）中の領域とは異なる位置に形成されている。 [Cross-sectional structure of semiconductor device]
The semiconductor device according to a first embodiment of the present invention (passive semiconductor device), as shown a cross-sectional structure in FIG. 4, a freewheeling diode D 1 and the semiconductor snubber circuit 200-1 is formed in the same chip, a freewheeling diode in bias conditions D 1 are cut off, the capacitor dielectric region 12a forming a portion of the capacitor C 1 is different from the region in the semiconductor substrate depletion of freewheeling diode D 1 is formed (1a, 2a) Formed in position.

図４の右側部に示すように、還流ダイオードＤ１は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域１ａ上にｎ−型のドリフト領域２ａが形成された基板材料を半導体基体（１ａ，２ａ）としている。基板領域１ａとしては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みが小さい方が導通時の損失を低減できるため、可能な限り小さい方が望ましい。ドリフト領域２ａとしては、例えばｎ型の不純物密度が１０１５〜１０１８ｃｍ−３、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２ａに関しても、素子構造や所要の耐圧により、不純物密度や厚みが前記範囲外となっても勿論良い。第１の実施形態では例えば不純物密度が１０１６ｃｍ−３、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。 As shown in the right side of FIG. 4, a freewheeling diode D 1 is, for example polytype of silicon carbide on the substrate region 1a and n + -type 4H type the n - -type substrate material drift region 2a is formed of The semiconductor substrate (1a, 2a) is used. As the substrate region 1a, for example, a general low-resistance substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. Of course, the resistivity and thickness may be out of the above range depending on the element structure and the required breakdown voltage, but in general, the smaller the resistivity and thickness, the lower the conduction loss. desirable. As the drift region 2a, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of 0.1 μm to several tens of μm can be used. As for the drift region 2a, the impurity density and thickness may of course be out of the above range depending on the element structure and required breakdown voltage. In the first embodiment, for example, a case where an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class is used will be described.

なお、第１の実施形態では、半導体基体（１ａ，２ａ）が、基板領域１ａとドリフト領域２ａの二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域１ａのみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第１の実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。又、第１の実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。   In the first embodiment, the case where the semiconductor substrate (1a, 2a) is a two-layer substrate of the substrate region 1a and the drift region 2a will be described. However, the magnitude of the resistivity depends on the above example. However, a substrate formed only of the substrate region 1a may be used, or a multilayer substrate may be used. In the first embodiment, the breakdown voltage is 600 V class as an example, but the breakdown voltage class is not limited. In the first embodiment, the case where the substrate material is formed of a silicon carbide material is described. However, the substrate material may be formed of other semiconductor materials such as silicon.

ドリフト領域２ａの基板領域１ａとの接合面に対向する主面に接するように表面電極３ａが、更には表面電極３ａに対向し、且つ基板領域１ａと接するように裏面電極４ａが形成されている。表面電極３ａは、ドリフト領域２ａとの間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などの材料を用いることができる。又、表面電極３ａはアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。又、還流ダイオードＤ１のドリフト領域２ａ中には、点線で囲まれた空乏層１００１ａが図示されている。この空乏層１００１ａは、還流ダイオードＤが遮断状態となるバイアス条件において形成される空乏層を示している。一方、裏面電極４ａは基板領域１ａとオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４ａはカソード端子４００として外部電極と接続をする。このように、図４右側部に示す還流ダイオードＤ１は、表面電極３ａがアノード電極、裏面電極４ａがカソード電極としたダイオードとして機能する。 A surface electrode 3a is formed so as to be in contact with the main surface of the drift region 2a facing the bonding surface with the substrate region 1a, and further, a back electrode 4a is formed so as to face the surface electrode 3a and in contact with the substrate region 1a. . The surface electrode 3a is made of a single-layer or multi-layer metal material including at least a metal material that forms a Schottky barrier between the surface electrode 3a and the drift region 2a. A material such as nickel, molybdenum, gold, or platinum can be used. The surface electrode 3a may have a multilayer structure using a metal material such as aluminum, copper, gold, nickel, or silver on the outermost surface in order to connect to the external electrode as the anode terminal 300. Further, in the drift region 2a of the freewheeling diode D 1, a depletion layer 1001a is shown surrounded by a dotted line. The depletion layer 1001a indicates a depletion layer formed under a bias condition in which the free-wheeling diode D is cut off. On the other hand, the back electrode 4a is made of an electrode material that is in ohmic contact with the substrate region 1a. Examples of the electrode material to be ohmic-connected include nickel silicide and titanium material, and the back electrode 4a is connected to an external electrode as a cathode terminal 400. Thus, a freewheeling diode D 1 shown in FIG. 4 the right side, the surface electrodes 3a anode electrode, functions as a diode to the back electrode 4a has a cathode electrode.

次に図４の左側部は、半導体スナバ回路２００−１の断面構造図の一例である。図４の左側部中、ｎ−−型の低濃度ドリフト領域８ａ上に、例えばシリコン酸化膜などの誘電体薄膜を備えるキャパシタ誘電体領域１２ａが形成されている。第１の実施形態は、例えば基板領域１ａと低濃度ドリフト領域８ａからなる半導体材料を用いて、ドリフト領域２ａを不純物導入と不純物の活性化によって形成することで容易に実現できる。第１の実施形態では、低濃度ドリフト領域８ａは抵抗Ｒ１として機能し、キャパシタ誘電体領域１２ａはキャパシタＣ１の一部として機能する。つまり、低濃度ドリフト領域８ａは必要な抵抗値の大きさに応じて、基板の抵抗率を決めることができる。又、キャパシタ誘電体領域１２ａについては、必要な耐圧並びに必要なキャパシタＣ１の容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、キャパシタ誘電体領域１２ａの破壊防止のため、還流ダイオードＤ１よりも高いことが望ましい。又、キャパシタＣ１の容量については、還流ダイオードＤ１が遮断状態時（高電圧印加時）に生じる空乏層１００１ａのキャパシタ容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。 Next, the left side of FIG. 4 is an example of a cross-sectional structure diagram of the semiconductor snubber circuit 200-1. In the left side of FIG. 4, a capacitor dielectric region 12a including a dielectric thin film such as a silicon oxide film is formed on the n −− type low concentration drift region 8a. The first embodiment can be easily realized by using, for example, a semiconductor material including the substrate region 1a and the low concentration drift region 8a and forming the drift region 2a by introducing impurities and activating the impurities. In the first embodiment, the low concentration drift region 8a serves as a resistor R 1, a capacitor dielectric region 12a functions as a portion of the capacitor C 1. That is, the low concentration drift region 8a can determine the resistivity of the substrate according to the required resistance value. Also, the capacitor dielectric region 12a, in accordance with the size of the required breakdown voltage and the required capacitance of the capacitor C 1, it is possible to determine the thickness and area. The breakdown voltage, for preventing destruction of the capacitor dielectric region 12a, preferably higher than freewheeling diode D 1. Also, the capacitance of the capacitor C 1, with respect to capacitance of the depletion layer 1001a to reflux diode D 1 occurs during disconnection state (when a high voltage is applied), choosing in the range of about 100-fold from about 1/100 However, when the sufficient chip area is demonstrated and the increase in loss is suppressed as much as possible and the necessary chip area is taken into consideration, the range of about 1/10 to 10 times as shown in the calculation results described later. Is desirable.

第１の実施形態においては、例えば還流ダイオードＤ１よりも耐圧が高くなるように例えば厚みは１μｍとし、キャパシタＣ１の容量が還流ダイオードＤ１の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、キャパシタ誘電体領域１２ａは、シリコン酸化膜以外の誘電体薄膜でも、所定の耐圧を有し、且つキャパシタＣ１として機能する誘電体薄膜であればどのような材料でも良いが絶縁破壊電界強度と比誘電率との積の値がシリコン酸化膜の値よりも大きい誘電体薄膜であれば、更に良い。そのような誘電体薄膜を用いた場合には、キャパシタ誘電体領域１２ａの絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として、絶縁破壊電界強度を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが1μｍの場合の１ｃｍ２当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界強度を１×１０９Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の単位面積１ｃｍ２当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が静電容量は約２倍程度大きくなり、誘電体領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電体材料の絶縁破壊電界強度と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。更に、キャパシタ誘電体領域１２ａの材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９やＴｉ４Ｔｉ３Ｏ１２があるが、絶縁破壊電界強度と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれでも良い。又、キャパシタ誘電体領域は単一の誘電体材料とは限らず複数の誘電体材料を積層したものを用いても良い。例えば、図５に示すようなＳｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造１２ｂでは、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。 In the first embodiment, for example, a thickness of, for example, as the breakdown voltage is higher than the reflux diode D 1 is set to 1 [mu] m, and the depletion capacitance comparable to the capacitance of the capacitor C 1 is formed when cut-off state of the freewheeling diode D 1 This will be described in the case of using the above. Incidentally, the capacitor dielectric region 12a may be a dielectric thin film other than silicon oxide film, having a predetermined breakdown voltage, and dielectric thin films is long if any material in or is breakdown field strength to serve as a capacitor C 1 It is better if the dielectric thin film has a value of the product of the dielectric constant and the relative dielectric constant larger than that of the silicon oxide film. When such a dielectric thin film is used, a necessary capacitance can be obtained with a small area while maintaining the withstand voltage of the capacitor dielectric region 12a. For example, as a physical property value of a general silicon oxide film, when the dielectric breakdown electric field strength is 1 × 10 9 V / m and the relative dielectric constant is 3.9, 1 cm 2 when the thickness of the silicon oxide film is 1 μm. The per-capacitance is about 3.4 nF. On the other hand, when Si 3 N 4 is used instead of the silicon oxide film, when the dielectric breakdown electric field strength is 1 × 10 9 V / m and the relative dielectric constant is 7.5, the thickness is equivalent to 1 μm. A breakdown voltage can be secured. In this case, the electrostatic capacitance of the unit area 1 cm 2 per in the case of using the Si 3 N 4 is about 6.6NF. As described above, the capacitance of Si 3 N 4 is about twice as large, and a larger capacitance can be obtained while maintaining the dielectric strength of the dielectric region. Accordingly, the area efficiency can be improved and the wafer cost can be reduced. This effect can be compared by the product of the dielectric breakdown electric field strength and the dielectric constant of the dielectric material, and the value of the silicon oxide film and the value of Si 3 N 4 are approximately doubled. Furthermore, if the material of the capacitor dielectric region 12a is a ferroelectric such as BaTiO 3 , the value is about 13 times that of the silicon oxide film, and the area can be reduced. Other ferroelectric films include Pb (Zr, Ti) O 3 , SrBi 2 Ta 2 O 9, and Ti 4 Ti 3 O 12, but the product of dielectric breakdown electric field strength and relative dielectric constant is a silicon oxide film. Any value can be used as long as the value is larger than. In addition, the capacitor dielectric region is not limited to a single dielectric material, and may be a laminate of a plurality of dielectric materials. For example, the Si 3 N 4 as shown in FIG. 5, sandwiched ONO structure 12b in the silicon oxide film, a leakage current the Si 3 N 4 can be minimized by the silicon oxide film.

又、図５に示すように、還流ダイオードＤ２の表面電極３ｂの端部にｐ型の電界緩和領域１００５ｂを形成しても良い。 Further, as shown in FIG. 5, may be formed p-type field limiting region 1005b at an end of the surface electrode 3b of the freewheeling diode D 2.

本発明においては、後述するように、還流ダイオードＤ１として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタＣ１と抵抗Ｒ１を有する半導体スナバ回路２００−１を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。又、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、第１の実施形態においては、その式を満たすように、小容量の半導体スナバ回路２００−１を用いたキャパシタＣ１と抵抗Ｒ１を容易に設定することができることを特徴としている。 In the present invention, as described below, in the case of using a reflux diode D 1 and to for example a Schottky barrier diode, to the vibration phenomenon of current and voltage generated essentially by the unipolar operation, the diode of the bipolar operation of the conventional The capacitor C 1 and the resistor R having a small capacity and a small size are used without using a method of wiring an external discrete component such as a film capacitor or a metal clad resistor in a path through which a main current flows, which is used as a snubber circuit for reducing vibration of the capacitor. The semiconductor snubber circuit 200-1 having 1 is connected in parallel, so that the vibration phenomenon can be easily and effectively suppressed. Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function (f is the frequency of the vibration phenomenon), and in the first embodiment, the formula is satisfied. As described above, the capacitor C 1 and the resistor R 1 using the small-capacity semiconductor snubber circuit 200-1 can be easily set.

更に、キャパシタ誘電体領域１２ａに接するように表面電極１３ａが形成されている。表面電極１３ａはアノード端子３００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このように、図４の左側部に示す半導体スナバ回路２００は、表面電極１３ａが還流ダイオードＤ１のアノード電極に、裏面電極４ａによって還流ダイオードＤ１のカソード電極に、接続する半導体ＲＣスナバとして機能する。 Further, a surface electrode 13a is formed in contact with the capacitor dielectric region 12a. The surface electrode 13a is formed of, for example, a metal material so as to be connected to an external electrode as the anode terminal 300, and has a single-layer or multilayer structure using a metal material such as aluminum, copper, gold, nickel, or silver on the outermost surface. It is also good. Thus, the semiconductor snubber circuit 200 shown in the left portion of FIG. 4, the anode electrode of the surface electrode 13a is the return diode D 1, the cathode electrode of the return diode D 1 by the back electrode 4a, function as a semiconductor RC snubber connecting To do.

〔動作〕
図１〜図５を用いて例示した第１の実施形態に係る半導体装置（受動半導体素子）は、例えば図６及び図７に示すような電力エネルギーの変換手段の１つとして、一般的に使用されるコンバータ（図６）や３相交流インバータブリッジ（図７）等の電力変換装置において、電源電圧（＋Ｖ）（例えば第１の実施形態では４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する。 [Operation]
The semiconductor device (passive semiconductor element) according to the first embodiment illustrated with reference to FIGS. 1 to 5 is generally used as one of means for converting power energy as shown in FIGS. 6 and 7, for example. In a power converter such as a converter (FIG. 6) or a three-phase AC inverter bridge (FIG. 7) to be connected, the power supply voltage (+ V) (for example, 400 V in the first embodiment) is connected so as to be reverse biased. And reflux current.

第１の実施形態に係る受動半導体素子の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動半導体素子に対しても、スイッチング素子と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。   The operation mode of the passive semiconductor device according to the first embodiment is switched from a cut-off state in which current is cut off to a conductive state in which current is circulated and cut off from the conductive state in conjunction with the switching operation of a switching device such as a MOSFET or IGBT. Operate to state. In a power converter, a stable operation that is low loss and is unlikely to cause a malfunction is required for a passive semiconductor element that circulates current as well as a switching element.

まず、図６に示すコンバータ回路の動作を例示的に説明する。なお、図６中のスイッチング素子Ｔｒ１は例えばＩＧＢＴで構成されている場合で説明する。スイッチング素子Ｔｒ１がオンし、スイッチング素子Ｔｒ１に電流が流れている状態においては、受動半導体素子Ｂ１は逆バイアス状態となり遮断状態になる。図４右側部に示す還流ダイオードＤ１（ここでは、ショットキーバリアダイオード）においては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域２ａ中には表面電極３ａとのショットキー接合部から伸びた空乏層１００１ａが生じ遮断状態が維持される。又、図４左側部に示す半導体スナバ回路２００−１においては、キャパシタＣ１の容量を規定するキャパシタ誘電体領域１２ａが高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。 First, the operation of the converter circuit shown in FIG. 6 will be exemplarily described. Note that the switching element Tr 1 in FIG. 6 will be described as being configured by, for example, an IGBT. In a state where the switching element Tr 1 is turned on and a current flows through the switching element Tr 1 , the passive semiconductor element B 1 is in a reverse bias state and is in a cutoff state. In the free-wheeling diode D 1 (here, Schottky barrier diode) shown on the right side of FIG. 4, since a reverse bias voltage is applied between the anode terminal 300 and the cathode terminal 400, the surface electrode 3a and the drift electrode 2a The depletion layer 1001a extending from the Schottky junction is generated and the cut-off state is maintained. Further, in the semiconductor snubber circuit 200-1 shown in FIG. 4 the left part, and in a state where the capacitor dielectric region 12a which defines the capacitance of the capacitor C 1 is charged by the high voltage, it remains turned off. Thus, in the cut-off state, the passive semiconductor element has a function similar to that of the prior art in which only the Schottky barrier diode is configured.

次に、スイッチング素子Ｔｒ１がオフし、スイッチング素子Ｔｒ１がオフ状態に移行するのに連動して、受動半導体素子Ｂ１は順バイアス状態となり導通状態に移行する。図４右側部に示す還流ダイオードＤ１のドリフト領域２ａ中に広がっていた空乏層１００１ａが後退し、表面電極３ａとドリフト領域２ａとの間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤ１は導通状態となる。このとき、還流ダイオードＤ１に流れる電流は、ドリフト領域２ａ中をほぼ裏面電極４ａ側から供給される電子電流のみで構成されており、ユニポーラ動作をする。又、図４左側部に示す半導体スナバ回路２００−１においても、還流ダイオードＤ１と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体領域１２ａに充電されていた電荷は放電され、過渡電流が流れる。しかしながら第１の実施形態に係る受動半導体素子Ｂ１では、キャパシタ誘電体領域１２ａのキャパシタ容量を、還流ダイオードＤ１の遮断時に形成される空乏容量と同程度以下の、非常に小容量にすることが可能なため、放電によって流れる過渡電流の大きさは、並列する還流ダイオードＤ１に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路２００−１は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオードＤ１のみが導通状態となる。 Then, switching element Tr 1 is turned off, the switching element Tr 1 is linked to transition to the OFF state, the passive semiconductor element B 1 represents shifts to a conductive state becomes forward biased. 4 right side depletion layer 1001a which had spread in the drift region 2a of the freewheeling diode D 1 is retracted as shown in, the Schottky barrier height Schottky junction being formed between the surface electrode 3a and the drift region 2a When a forward bias voltage corresponding to the is applied, a freewheeling diode D 1 becomes conductive. At this time, the current flowing through the freewheeling diode D 1, only consists of a electron current supplied to the drift region 2a approximately from the rear surface electrode 4a side and a unipolar operation. Further, in the semiconductor snubber circuit 200-1 shown in FIG. 4 the left side, like the freewheeling diode D 1, for the transition from the reverse bias state of the high voltage to the forward bias state of the low voltage, the charge on the capacitor dielectric region 12a The charged charge is discharged, and a transient current flows. However the passive semiconductor element B 1 according to the first embodiment, the capacitance of the capacitor dielectric region 12a, depletion capacitance and less comparable formed during interruption of the return diode D 1, be very small volume because it is possible, the magnitude of the transient current flowing through the discharge is very small as compared to the forward bias current flowing through the freewheeling diode D 1 in parallel, little effect on the operation. The semiconductor snubber circuit 200-1, after the transient current due to the change in the bias voltage flows becomes a cut-off state to shift to forward bias state and the steady state, only the freewheeling diode D 1 becomes conductive.

このとき第１の実施形態においては、還流ダイオードＤ１が炭化珪素材料の半導体基体（１ａ，２ａ）からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２ａの抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、第１の実施形態は、導通状態においても受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。 In a first embodiment this time, since the return diode D 1 is composed of a Schottky barrier diode comprising a semiconductor body (1a, 2a) of the silicon carbide material, a pn junction diode consisting of a conventional silicone material In comparison, the resistance of the drift region 2a can be formed with a lower resistance, and the conduction loss can be reduced. As described above, the first embodiment has the same effect as that of the conventional technique in which the passive semiconductor element is configured only by the Schottky barrier diode even in the conductive state.

次に、スイッチング素子Ｔｒ１がターンオンし、スイッチング素子Ｔｒ１がオン状態に移行するのに連動して、受動半導体素子Ｂ１は逆バイアス状態となり遮断状態に移行する。図４右側部に示すように、ショットキーバリアダイオードにおいては、裏面電極４ａ側からドリフト領域２ａ中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加され始めると、ドリフト領域２ａ中には表面電極３ａとのショットキー接合部から伸びた空乏層１００１ａが広がり遮断状態へと移行する。 Then, switching element Tr 1 is turned on, the switching element Tr 1 is linked to transition to the on state, the passive semiconductor element B 1 represents shifts in cut-off state becomes reverse biased. As shown on the right side of FIG. 4, in the Schottky barrier diode, the electron current supplied from the back electrode 4a side into the drift region 2a decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the Schottky barrier height of the Schottky junction, and further, when the reverse bias voltage starts to be applied to the Schottky junction, the surface electrode 3a is included in the drift region 2a. The depletion layer 1001a extending from the Schottky junction extends and shifts to the cutoff state.

この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動半導体素子Ｂ１並びにスイッチング素子Ｔｒ１に過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さい方が良い。
第１の実施形態に係る受動半導体素子では、還流ダイオードＤ１を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。 When transitioning from this conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the element of the free-wheeling diode disappear. The reverse recovery current, the passive semiconductor element B 1 and flows as a transient current to the switching element Tr 1, the loss in each of the elements (referred to herein as a reverse recovery loss) occurs. For this reason, it is better that the reverse recovery current generated in the freewheeling diode is as small as possible.
The passive semiconductor device according to the first embodiment, a freewheeling diode D 1 the forms in unipolar operation of the Schottky barrier diode formed in a semiconductor material consisting of silicon carbide, the general silicon in the formed pn junction diode This reverse recovery current is much smaller than. That is, reverse recovery loss can be greatly reduced.

この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。   This difference in reverse recovery loss can be explained by the difference in the shutoff / conduction mechanism between the two.

まず、一般的なシリコンで形成されたｐｎ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、且つ、不純物濃度を低く形成するのが一般的である。そして、例えば６００Ｖクラスのｐｎ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度が１０１４ｃｍ−３程度とした場合、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数１００Ａ／ｃｍ２程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０１７ｃｍ−３台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。 First, a pn junction diode formed of a general silicon has a drift region conductivity modulation effect by minority carrier injection during forward bias conduction. Therefore, in order to secure a breakdown voltage while minimizing conduction loss, In general, the thickness is small and the impurity concentration is low. For example, if a pn junction diode of 600 V class is to be realized, the drift is relatively drifted to about 50 μm when the impurity density of the drift region is about 10 14 cm −3 due to the limitation of the low impurity concentration feasibility. It is necessary to use a thick substrate. When conducting, due to the conductivity modulation effect of bipolar operation, the minority carriers and the majority carriers are injected into the drift region so as to have substantially the same concentration according to the magnitude of the flowing current, so that a low resistance can be obtained. For example, when a forward bias current of about several hundred A / cm 2 flows, carriers are injected to such an extent that the concentration of majority carriers (electrons) and minority carriers (holes) are both 10 17 cm −3 , and these carriers are excessive carriers. And it works.

一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオードＤ１に空乏層１００１ａが形成される際に空乏層１００１ａ中から排出されるキャリアの量のみしか発生しない。つまり、例えば６００Ｖクラスとして不純物密度が１０１６ｃｍ−３、厚みが５μｍのドリフト領域２ａが全域空乏化した場合にも、上記ｐｎ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオードＤをユニポーラ動作する素子で形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。 On the other hand, shot for key barrier diode, the current flowing at the time of conduction is constituted only by the electrons as majority carriers, the amount itself of excess carriers generated in the transition to the cutoff state, the depletion substantially freewheeling diode D 1 Only the amount of carriers discharged from the depletion layer 1001a when the layer 1001a is formed is generated. That is, for example, even when the drift region 2a having an impurity density of 10 16 cm −3 and a thickness of 5 μm in the 600 V class is fully depleted, the carrier density is 1/10 compared to the pn junction diode, Since the thickness of the drift region in which carriers are distributed becomes 1/10, only about 1 / 100th of excess carriers are generated in total. From this, by forming the freewheeling diode D with an element that performs a unipolar operation, the reverse recovery current can be greatly reduced, and as a result, the reverse recovery loss can be greatly reduced. As described above, the effect of reducing the reverse recovery loss is the same as that of the conventional technique in which the passive semiconductor element is configured only by the Schottky barrier diode.

更に、第１の実施形態に係る半導体装置（受動半導体素子）においては、従来技術である受動半導体素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。   Furthermore, in the semiconductor device (passive semiconductor element) according to the first embodiment, the conventional unipolar operation that cannot be essentially solved when the passive semiconductor element that is the prior art is configured only by a Schottky barrier diode is possible. It has a function to suppress current / voltage oscillation during reverse recovery.

この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ／ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。   This vibration phenomenon itself is caused by the mutual relationship between the parasitic inductance Ls generated in the circuit of the power converter such as an inverter incorporating the freewheeling diode, and the reverse recovery current Ir cutoff speed (dIr / dt) during the reverse recovery operation of the freewheeling diode. It is generally known that a surge voltage Vs is generated by the action and is generated from this. This vibration phenomenon of current and voltage causes destruction of the element due to surge voltage, increase of loss during vibration operation, malfunction of peripheral circuits, etc., and it becomes a hindrance to stable operation, so suppression is required. . For this reason, in order to reduce the vibration phenomenon, it is necessary to relax the current interruption speed (dIr / dt) during the reverse recovery operation, and further to have a mechanism that quickly attenuates the oscillating current and converges the vibration. It becomes.

しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層１００１ａの形成速度でほぼ決まる逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。 However, only the conventional Schottky barrier diode that performs the unipolar operation includes the majority component of the reverse recovery current Ir, so the reverse recovery current Ir due to excess carriers is greatly reduced, but at the formation rate of the depletion layer 1001a. Since the reverse recovery time t that is almost determined cannot be controlled, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. There are two main reasons.

１つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないためｐｎ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。   One is that, as described above, in the Schottky barrier diode, the amount of excess carriers injected from the cut-off state to the conductive state is composed only of majority carriers that supplement the depletion region formed in the drift region at the time of cut-off. It is a point that has been. That is, the reverse recovery current cutoff speed (dI / dt) of the Schottky barrier diode almost depends only on the formation speed of the depletion region, and since there are almost no minority carriers, a lifetime control method such as a pn junction diode is used. It cannot be used as it is. For this reason, when using only a Schottky barrier diode, an attempt to improve the switching speed of the switching element and reduce the transient loss will cause a more severe vibration phenomenon, so there is a trade-off between reducing the transient loss and suppressing the vibration phenomenon. There was an off relationship.

もう１つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、ｐｎ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。更に、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。   The other is that since the Schottky barrier diode operates with almost majority carriers only when conducting, the resistance inside the device does not change with the resistance according to the thickness of the drift region and the impurity concentration, either immediately before conduction or immediately before interruption. is there. As described above, the pn junction diode has a low resistance due to the conductivity modulation effect during conduction, but the drift region has a high resistance during the reverse recovery operation in which the conductivity modulation is canceled, and the reverse recovery current Ir is resistance limited. It has a mechanism. On the other hand, the Schottky barrier diode has a low resistance as its own resistance component both at the time of conduction and immediately before the interruption, and does not have a mechanism for limiting the resistance of the reverse recovery current Ir. Therefore, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. Furthermore, by using a wide gap semiconductor such as silicon carbide as the semiconductor material, the resistance of the element itself is small, so that the conduction loss can be reduced, but the vibration phenomenon is more likely to occur. Therefore, when only the Schottky barrier diode is used, there is a trade-off relationship between the loss during conduction and the suppression mechanism of the vibration phenomenon.

これに対して、第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１と半導体スナバ回路２００−１を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、且つ、振動現象を抑制することができる。 In contrast, in the semiconductor device according to the first embodiment (passive semiconductor device), by a simple configuration connected in parallel freewheeling diode D 1 and the semiconductor snubber circuit 200-1, to reduce the transient loss and conduction loss In addition, the vibration phenomenon can be suppressed.

すなわち、第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２ａ中に逆バイアス電圧による空乏層１００１ａが形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ回路２００−１中のキャパシタ誘電体領域１２ａを備えるキャパシタＣ１にも同等の逆バイアス電圧が印加され、半導体スナバ回路２００−１中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００−１に流れる過渡電流は、キャパシタ誘電体領域１２ａを備えるキャパシタＣ１の大きさと低濃度ドリフト領域８ａの抵抗Ｒ１成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路２００−１の効果は３つある。 That is, in the semiconductor device according to the first embodiment (passive semiconductor devices), in the freewheeling diode D 1, a forward bias current decreases, when the forward bias current is zero, the depletion due to the reverse bias voltage in the drift region 2a A layer 1001a is formed, and a reverse recovery current composed of excess carriers starts to flow. At substantially the same time as its the reverse bias voltage is applied, an equivalent of the reverse bias voltage is applied to the capacitor C 1 with a capacitor dielectric region 12a in the semiconductor snubber circuit 200-1, while the semiconductor snubber circuit 200-1 However, a corresponding transient current begins to flow. Transient current flowing through the semiconductor snubber circuit 200-1 is determined by the magnitude of the resistance R 1 component of the size of the capacitor C 1 and the low concentration drift region 8a having a capacitor dielectric region 12a, it can be designed freely. The semiconductor snubber circuit 200-1 connected in parallel has three effects.

１つ目は、半導体スナバ回路２００−１は電圧の過渡変動がないと動作しないため、スイッチング素子Ｔｒ１のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオードＤ１に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。 First, the semiconductor snubber circuit 200-1 because it does not work without a transient voltage fluctuation, without affecting the switching speed of the switching element Tr 1, loss that depends on the switching speed kept as in the conventional low Be able to. In other words, the cut-off rate of the forward bias current flowing through the freewheeling diode D 1 it is possible to set a high speed, can reduce the loss due to the interruption of the main current.

２つ目は、還流ダイオードＤ１が逆回復動作に入ったときに、還流ダイオードＤ１に並列接続された半導体スナバ回路２００−１のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。 Second, when the reflux diode D 1 enters the reverse recovery operation, the capacitor component and the resistance component of the semiconductor snubber circuit 200-1 connected in parallel to a freewheeling diode D 1 is actuated, interrupting the speed of the reverse recovery current (DIr / dt) can be relaxed, and the surge voltage itself can be reduced.

更に３つ目は、半導体スナバ回路２００−１に流れた電流を低濃度ドリフト領域８ａの抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。   Third, since the current flowing through the semiconductor snubber circuit 200-1 is consumed by the resistance component of the low-concentration drift region 8a, the energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged. It can be done.

このように、本発明においては、還流ダイオードＤ１が有する過渡損失並びに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ回路２００−１を用いることで解決することができるという特徴を有する。 Thus, in the present invention, at the same time has the ability to reduce the transient loss and conduction loss with the freewheeling diode D 1, the essential vibration phenomena unipolar operation unique, by using the semiconductor snubber circuit 200-1 It has the feature that it can be solved.

一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ回路２００−１は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオードＤと組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるｐｎ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、且つ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、ｐｎ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度が更に大きくなったり、又耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアは更に増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。又、抵抗Ｒに関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。   In general, the RC snubber configuration is a conventionally known circuit when viewed as a circuit, but the semiconductor snubber circuit 200-1 for forming the snubber circuit on the semiconductor substrate is a freewheeling diode having a unipolar operation or an operation equivalent to a unipolar operation. In combination with D, a sufficient function as a snubber circuit can be achieved for the first time. That is, in a pn junction diode made of silicon that has been generally used for power conversion devices such as inverters, a snubber circuit on a semiconductor chip is practically difficult due to power capacity limitation, and a film capacitor that is a discrete component, etc. This is because it is necessary to arrange a capacitor consisting of a capacitor and a metal clad resistor in a path through which a main current flows inside or outside the semiconductor package of the power converter. The reason for this is that in order for the snubber circuit to function sufficiently, in order to mitigate the reverse recovery current cutoff speed (dIr / dt), the capacity must be such that a transient current equivalent to the reverse recovery current flowing in the diode flows. And a resistor having a power capacity capable of consuming the current flowing through the capacitor is required to attenuate the vibration phenomenon. As described above, in the pn junction diode, the magnitude of the reverse recovery current varies depending on the magnitude of the circulating current. In the above example, the reverse recovery current is 100 times that of the unipolar Schottky barrier diode. As the current density flowing through the diode further increases and the withstand voltage class increases, the excess carriers injected during conduction further increase and the reverse recovery current also increases. For this reason, when the capacitor is formed on the semiconductor chip, the thickness is limited by the required withstand voltage, and therefore the area needs to be simply calculated to be 100 times larger. Further, since the electric power to be consumed for the resistor R is 100 times, the volume needs to be 100 times, and as a result, the chip size is required 100 times. Therefore, the idea of forming a snubber circuit in a power conversion device with a semiconductor chip is practically difficult with the extension of the prior art.

本発明の第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１に流れる過渡電流が高々ドリフト領域２ａに空乏層１００１ａが形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ回路２００−１で形成しているところが従来技術と異なる点である。更に、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。 In the semiconductor device according to the first embodiment of the present invention (passive semiconductor element), the transient consisting of only the carriers generated in the depletion layer 1001a is formed on the transient current at most drift region 2a flowing through the freewheeling diode D 1 The difference from the prior art is that the snubber circuit is formed of a small-capacity semiconductor snubber circuit 200-1 by focusing on the current. Furthermore, with the configuration of the present invention, it is possible to obtain new effects not found in the prior art in suppressing the performance and vibration phenomenon of reducing transient loss and conduction loss.

１つは、ユニポーラ動作をする還流ダイオードＤ１に所定のキャパシタ容量及び抵抗値を持つ半導体スナバ回路２００−１を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層１００１ａが生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なｐｎ接合ダイオードとの組み合わせでは得られない効果である。 One, when once connected in parallel semiconductor snubber circuit 200-1 having a predetermined capacitance and resistance to the return diode D 1 for unipolar operation, the entire current range in which the freewheeling diode is operated, the entire temperature range, the snubber The function works effectively. As described above, the reverse recovery current of the Schottky barrier diode is composed only of excess carriers generated when the depletion layer 1001a is generated by the reverse bias voltage. This is because an almost constant reverse recovery current flows every time. For the same reason, the reverse recovery current flows almost without being affected by the temperature of the freewheeling diode. For this reason, it is possible to reduce the transient loss and suppress the vibration phenomenon in the entire current range and temperature range. These are effects that cannot be obtained in combination with a general pn junction diode.

もう１つは、図３に示すようにスナバ回路を半導体スナバ回路２００−１で形成することで、還流ダイオードＤ１の直近に低インダクタンスで実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオードＤ１にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、第１の実施形態に係る半導体装置（受動半導体素子）においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。 Second, by forming the snubber circuit as shown in FIG. 3 in the semiconductor snubber circuit 200-1 may be implemented by the last low inductance return diode D 1, further reduces the transient loss and vibration The phenomenon can be suppressed. This is because as the parasitic inductance generated during the parallel connection of the snubber circuit to the return diode D 1 is small, easy to transient current flowing through the snubber circuit flows, alleviate blocking rate of the reverse recovery current that flows to the return diode (dIr / dt) This is because the back electromotive force generated by the parasitic inductance superimposed on the voltage applied to the capacitor in the snubber circuit is small, and the switching time can be shortened in the withstand voltage range of the capacitor. Therefore, in the semiconductor device (passive semiconductor element) according to the first embodiment, compared to a conventional snubber circuit using a capacitor composed of a film capacitor or the like, which is a discrete component, and a resistor composed of a metal clad resistor or the like. By reducing the parasitic inductance, the switching time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dIr / dt) can be appropriately relaxed to suppress the vibration phenomenon.

又、スナバ回路を還流ダイオードＤ１の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合では、還流ダイオードＤ１で発生した振動電流はこれらの部品を通り、還流ダイオードＤ１に戻る経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路２００−１で形成した場合には、還流ダイオードＤ１の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。 Further, implementing a snubber circuit in the immediate vicinity of the freewheeling diode D 1 is also to reduce the unwanted noise emission. For example, in the case of a snubber circuit using a capacitor and a resistor made of a metal-clad resistor made of a film capacitor is a conventional discrete components, the oscillating current generated by the freewheeling diode D 1 passes through these components, a freewheeling diode D 1 Take the path back to. At that time, the oscillating current is suppressed by the resistance, but until then, the surface formed by this current path works as a kind of loop antenna and radiates noise. In the case of forming a snubber circuit in the semiconductor snubber circuit 200-1, since it is mounted in the immediate vicinity of the freewheeling diode D 1, than if the magnitude of the surface on which the current path of the oscillating current makes it using discrete components The noise emission due to the oscillating current is reduced significantly. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.

更に、第１の実施形態に係る半導体装置（受動半導体素子）においては、スナバ回路を半導体スナバ回路２００−１で形成することで、還流ダイオードＤ１と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。 Further, in the semiconductor device according to the first embodiment (passive semiconductor element), by forming a snubber circuit in the semiconductor snubber circuit 200-1, a power conversion device using the same mounting step as a reflux diode D 1 Since it can be configured, the vibration phenomenon can be easily and easily suppressed, and the required volume can be greatly reduced as compared with the conventional snubber circuit.

又、半導体スナバ回路２００−１の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。   Moreover, since the resistance component of the semiconductor snubber circuit 200-1 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. 3, high heat dissipation can be obtained. Therefore, it is possible to design a resistor with a higher density than an external resistor. That is, the resistance to destruction is high and further downsizing can be realized.

又、第１の実施形態に係る半導体装置（受動半導体素子）で一例としてあげたように、例えば還流ダイオードＤ１を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層１００１ａの厚みを小さくできるほど、還流ダイオードＤ１自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。例えば、還流ダイオードＤ１としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２ａの不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオードＤ１が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。 Maximum Also, as raised in the example in the semiconductor device according to the first embodiment (passive semiconductor device), for example by configuring it Schottky barrier diode comprising a freewheeling diode D 1 of silicon carbide, the effect of the present invention It can be pulled out to the limit. In other words, in order to obtain a predetermined breakdown voltage, enough to reduce the thickness of the depletion layer 1001a by wide bandgap, a freewheeling diode D 1 the resistance of itself is able reduce low conduction loss small, on the other hand, the reverse recovery current This is because the breaking speed (dIr / dt) is increased and vibration energy is not consumed, so that the vibration phenomenon becomes more prominent. For example, when a freewheeling diode D 1 Schottky barrier diode made of silicon as, although a certain level of effect as an effect of the present invention can be obtained by restriction of the impurity concentration and thickness of the drift region 2a, the silicon carbide material Since the diode itself has a larger resistance component than the diode, the diode itself consumes vibration energy and tends to attenuate. Therefore, it is possible to return diode D 1 is that comprise a wide bandgap semiconductor such as silicon carbide, to achieve both relaxation of reducing the vibration phenomena more remarkably conduction loss.

なお、第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。 In the semiconductor device according to the first embodiment (passive semiconductor element), but the semiconductor material of the freewheeling diode D 1 it has been described in case of the silicon carbide, using a wide-gap semiconductor such as gallium nitride or diamond However, the same effect can be obtained.

更に第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１が遮断状態にドリフト領域２ａに空乏層１００１ａが形成されている領域ｄ１とは異なる領域に半導体スナバ回路２００−１が形成されている。一般的に還流ダイオードの耐圧は、空乏層１００１ａ中の電界分布により決まり、還流ダイオードＤ１が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードＤ１と半導体スナバ回路２００−１を同一チップ上に形成した場合、半導体スナバ回路２００−１の電界が、還流ダイオードＤ１の空乏層１００１ａ内の電界分布に影響を及ぼし、還流ダイオードＤ１の耐圧を低下させるおそれがある。第１の実施形態においては、還流ダイオードＤ１が遮断状態において空乏層１００１ａが形成されている領域ｄ１とは異なる領域に半導体スナバ回路２００−１を形成することで、半導体スナバ回路２００−１の電界が、空乏層１００１ａ内の電界分布に影響を与え、還流ダイオードＤ１の耐圧が低下するのを抑制する効果がある。 Furthermore, in the semiconductor device (passive semiconductor element) according to the first embodiment, the semiconductor snubber circuit 200 is formed in a region different from the region d 1 in which the free-wheeling diode D 1 is cut off and the depletion layer 1001 a is formed in the drift region 2 a. -1 is formed. Breakdown voltage generally freewheeling diode is determined by the electric field distribution in the depletion layer 1001a, often it is designed to be optimal when the reflux diode D 1 was present alone. However, when the reflux diode D 1 and the semiconductor snubber circuit 200-1 formed on the same chip, the field of semiconductor snubber circuit 200-1, affects the electric field distribution in the depletion layer 1001a and the reflux diode D 1, a freewheeling diode it may decrease the breakdown voltage of the D 1. In the first embodiment, since the return diode D 1 forms a semiconductor snubber circuit 200-1 in a region different from the region d 1 in which the depletion layer 1001a is formed in the cut-off state, the semiconductor snubber circuit 200-1 electric field of, affects the electric field distribution in the depletion layer 1001a, the breakdown voltage of the freewheeling diode D 1 is an effect of suppressing a decrease.

又、実装形態の一例として示した図３のセラミック基板を用いた半導体パッケージ以外にも、例えば図８に示すように、金属基材４２０ｃを支持基材及びカソード端子とし、アノード端子３４０ｃとモールド樹脂５１０ｃからなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１と半導体スナバ回路２００−１が形成されたチップが１チップの場合を示しているが、複数のチップで構成されていても勿論良い。又、図３及び図８はカソード端子側の裏面電極４のみを半田等で実装し、アノード端子側は金属配線３２０ｃ、３３０ｃを配線する場合を一例として挙げているが、カソード端子及びアノード端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオードＤ３の放熱性及び半導体スナバ回路２００−３の抵抗の放熱性が増すため、より高密度に実装することができる。 In addition to the semiconductor package using the ceramic substrate of FIG. 3 shown as an example of the mounting form, for example, as shown in FIG. 8, a metal base 420c is used as a support base and a cathode terminal, and an anode terminal 340c and a mold resin A so-called mold package type mounting form such as 510c may be used, or another mounting form may be used. Further, in the semiconductor device according to the first embodiment (passive semiconductor element), chip freewheeling diode D 1 and the semiconductor snubber circuit 200-1 are formed, but indicates the case of one chip, a plurality of chips Of course, it may be configured. 3 and 8 show an example in which only the back electrode 4 on the cathode terminal side is mounted with solder or the like, and metal wirings 320c and 330c are wired on the anode terminal side. It is good also as a system which mounts both surfaces with solder etc. To improve cooling performance by implementing on both sides with soldering or the like, since the heat dissipation of the resistance of the heat radiation and the semiconductor snubber circuit 200-3 of the return diode D 3 increases, it is possible to implement a higher density.

又、第１の実施形態に係る半導体装置（受動半導体素子）を説明するに当たって、還流ダイオードＤ１及び半導体スナバ回路２００の構造の一例として図４を用いて説明していたが、図９〜図１４に示すように、キャパシタＣ４〜Ｃ７（図９〜図１２）並びに抵抗Ｒ８，Ｒ９（図１３、図１４）を別の構成で形成していても勿論良い。 Also, in describing the semiconductor device according to the first embodiment (passive semiconductor devices), had been described with reference to FIG. 4 as an example of the structure of the freewheeling diode D 1 and the semiconductor snubber circuit 200, FIGS. 9 As shown in FIG. 14, the capacitors C 4 to C 7 (FIGS. 9 to 12) and the resistors R 8 and R 9 (FIGS. 13 and 14) may of course be formed in different configurations.

本発明の「キャパシタ誘電体領域」は、図４や図５等で示した誘電体薄膜である必要はない。例えば、図４で示したシリコン酸化膜１２ａや、図５で示したＯＮＯ構造１２ｂでキャパシタ誘電体領域を実現する代わりに、図９に示すように、空乏層１００３ｄでキャパシタＣ４を実現しても良い。 The “capacitor dielectric region” of the present invention does not need to be the dielectric thin film shown in FIGS. For example, a silicon oxide film 12a shown in FIG. 4, instead of realizing the capacitor dielectric region ONO structure 12b shown in FIG. 5, as shown in FIG. 9, to achieve a capacitor C 4 with the depletion layer 1003d Also good.

図９では、ｎ型の低濃度ドリフト領域８ｄの上に、ｐ型の反対導電型領域１５ｄを形成してｐｎ接合の空乏層１００３ｄを「キャパシタ誘電体領域」として実現する場合を示している。図４の場合には、還流ダイオードＤ１が逆回復動作する際に印加される電圧を、キャパシタ誘電体領域１２ａのキャパシタＣ１に充電することで振動現象を抑制していたのに対し、図９においては、ｐ型の反対導電型領域１５ｄとｎ型の低濃度ドリフト領域８ｄとの間に形成される空乏層１００３ｄを、キャパシタＣ４をなすキャパシタ誘電体領域として使用する。 FIG. 9 shows a case where the p-type opposite conductivity type region 15d is formed on the n-type low-concentration drift region 8d to realize the pn junction depletion layer 1003d as a “capacitor dielectric region”. In the case of Figure 4, a voltage applied when the reflux diode D 1 is operated reverse recovery, whereas had suppress vibration phenomena by charging the capacitor C 1 of the capacitor dielectric region 12a, FIG. in 9, a depletion layer 1003d formed between the low concentration drift region 8d of the opposite conductivity type region 15d and n-type p-type, is used as a capacitor dielectric region forming a capacitor C 4.

空乏層を、キャパシタＣ４のキャパシタ誘電体領域として用いる利点としては、シリコン酸化膜等の誘電体薄膜からなるキャパシタ誘電体領域１２ａに比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。又、低濃度ドリフト領域８ｄに空乏層１００３ｄを形成する他の構成として、例えば図１０に示すように、低濃度ドリフト領域８ｅ上に、低濃度ドリフト領域８ｅとショットキー接合を形成する金属材料からなる表面電極１３ｅを形成する方法も用いることができる。ショットキー接合以外にもヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。 The depletion layer, the advantages of using as a capacitor dielectric region of the capacitor C 4, compared to the capacitor dielectric region 12a made of a dielectric thin film such as a silicon oxide film, a point deterioration due to the transient current is relatively small. That is, it is advantageous in terms of long-term reliability. In addition, as another configuration for forming the depletion layer 1003d in the low concentration drift region 8d, for example, as shown in FIG. A method of forming the surface electrode 13e to be formed can also be used. In addition to the Schottky junction, the same effect can be obtained with any configuration as long as the depletion layer is formed when a reverse bias voltage is applied, such as a heterojunction.

なお図９及び図１０の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図９及び図１０の基板領域１ｄ，１ｅ、低濃度ドリフト領域８ｄ，８ｅの抵抗値は還流ダイオードＤ４のドリフト領域２ｄ、還流ダイオードＤ５のドリフト領域２ｅの抵抗に比べて大きいことから、電流の大部分は低抵抗の還流ダイオードＤ４，Ｄ５に流れるため順バイアス時の導通損失にはほとんど影響しない。 9 and FIG. 10, there is a concern that a forward current flows during forward bias. However, the resistance values of the substrate regions 1d and 1e and the low concentration drift regions 8d and 8e in FIG. 9 and FIG. D 4 of the drift region 2d, which is larger than the resistance of the drift region 2e of freewheeling diode D 5, most of the current in the conduction loss when a forward bias is to flow to the return diode D 4, D 5 of low resistance Almost no effect.

図１１及び図１２に示すように、キャパシタＣ６，Ｃ７を、複数のキャパシタ成分の直列もしくは並列回路で実現しても良い。図１１は、図４で説明したキャパシタ誘電体領域１２ａによるキャパシタＣ１の成分と図９で説明したｐｎ接合の空乏層を利用したキャパシタＣ４の成分を直列に接続した場合である。又、図１２は、誘電体領域１２ｇによるキャパシタＣ７の成分と、図１０で説明した空乏層１００３ｅによるキャパシタＣ５の成分とを直・並列に接続した場合を示している。いずれにしても、キャパシタＣの成分を抵抗Ｒと直列接続するように形成されていれば、どのような領域で構成しても良い。 As shown in FIGS. 11 and 12, the capacitors C 6 and C 7 may be realized by a series or parallel circuit of a plurality of capacitor components. FIG. 11 shows a case where the component of the capacitor C 1 by the capacitor dielectric region 12a described in FIG. 4 and the component of the capacitor C 4 using the pn junction depletion layer described in FIG. 9 are connected in series. Further, FIG. 12 shows a case of connecting the component of the capacitor C 7 by the dielectric region 12g, the serial to parallel the components of the capacitor C 5 according depletion layer 1003e described in FIG 10. In any case, any region may be used as long as the component of the capacitor C is formed so as to be connected in series with the resistor R.

更に図９〜図１２に示す構造例においては、半導体スナバ回路２００−４の低濃度ドリフト領域８ｄ中の空乏層１００３ｄ，１００３ｅ，１００３ｆ，１００３ｇが形成された領域ｆ４と、還流ダイオードＤ４のドリフト領域２ｄ中の空乏層１００１ｄ，１００１ｅ，１００１ｆ，１００１ｇが形成された領域ｄ４が、互いに異なる位置に配置されるように形成してある。このような構成にすることによって、半導体スナバ回路２００−４の電界が、空乏層１００１ｄ，１００１ｅ，１００１ｆ，１００１ｇ内の電界分布に影響を与え、還流ダイオードＤ４の耐圧が低下するのを抑制する効果がある。 Further, in the structural examples shown in FIGS. 9 to 12, the region f 4 in which the depletion layers 1003d, 1003e, 1003f, and 1003g are formed in the low concentration drift region 8d of the semiconductor snubber circuit 200-4, and the free wheel diode D 4 depletion layer in the drift region 2d 1001d, 1001e, 1001f, 1001g is a region d 4 which is formed, is formed so as to be disposed at different positions. With such a configuration, suppressing the electric field of the semiconductor snubber circuit 200-4, the depletion layer 1001d, 1001e, 1001f, affect the electric field distribution within 1001G, that the breakdown voltage of the freewheeling diode D 4 is lowered effective.

又、図１３は、図４で示した低濃度ドリフト領域８ａからなる抵抗Ｒ１の成分を、低濃度ドリフト領域８ａ以外の、半導体基体の一主面上に直接又は間接的に設けられた導電体層で形成した場合を示している。図１３中、図４で用いた低濃度ドリフト領域８ａの代わりに、ｎ＋型の基板領域１ｈで形成し、抵抗Ｒ８の成分を誘電体領域１２ｈ上に例えば多結晶シリコンからなる導電体層を抵抗領域１７ｈとして形成している。多結晶シリコンからなる抵抗領域１７ｈは、厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体としてどのような半導体基体を用いても、半導体基体の一主面上に直接又は間接的に導電体層を設けることにより、半導体スナバ回路２００−８の抵抗Ｒ１の成分を形成できるため、半導体スナバ回路２００−８の実現性の自由度をあげることが可能となる。 Further, FIG. 13, the components of the resistance R 1 of a low concentration drift region 8a shown in FIG. 4, other than the low density drift region 8a, conductive provided directly or indirectly on one major surface of the semiconductor substrate The case where it forms with a body layer is shown. In FIG. 13, instead of the low concentration drift region 8 a used in FIG. 4, an n + type substrate region 1 h is formed, and a component of the resistor R 8 is formed on the dielectric region 12 h, for example, a conductor layer made of polycrystalline silicon. Is formed as a resistance region 17h. An advantage of the resistance region 17h made of polycrystalline silicon is that the resistance value can be freely changed by changing the thickness and impurity concentration. In other words, regardless of what semiconductor substrate is used as the support substrate, the component of the resistor R 1 of the semiconductor snubber circuit 200-8 is formed by providing a conductor layer directly or indirectly on one main surface of the semiconductor substrate. Therefore, it is possible to increase the degree of freedom of the feasibility of the semiconductor snubber circuit 200-8.

なお、抵抗領域１７ｈは多結晶シリコン以外でも、どのような導電体層を用いても良いが、抵抗領域１７ｈをシリコンよりも高い絶縁破壊電界強度を持つ導電体層で構成するとなお良く、抵抗領域１７ｈの製作プロセスを更に容易にする効果がある。例えば、逆回復時に還流ダイオードＤ８の両端にサージ電圧として１００Ｖが印加された場合、半導体スナバ回路２００−８においては、キャパシタＣ８には過渡電流が流れるため、概ね抵抗領域の両端に、サージ電圧と同等の１００Ｖが印加される。このとき、抵抗領域１７ｈには、その材料に応じた絶縁破壊電界強度と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。１００Ｖの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界強度が約０．３ＭＶ／ｃｍであるので、３μｍ程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界強度を持つポリ炭化珪素を用いると、絶縁破壊電界強度が約３．６ＭＶ／ｃｍであるので、厚みを１／１０程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。又、炭化珪素の方がシリコンよりも熱伝導率が３倍程度良いため、抵抗領域１７ｈの放熱性を良くする効果もある。 The resistance region 17h may be any conductive layer other than polycrystalline silicon. However, the resistance region 17h may be formed of a conductive layer having a higher breakdown field strength than silicon. This has the effect of further facilitating the 17h manufacturing process. For example, if the 100V as a surge voltage across the freewheeling diode D 8 during reverse recovery is applied, in the semiconductor snubber circuit 200-8, since the flow transient current to the capacitor C 8, a generally opposite ends of the resistance region, the surge 100V equivalent to the voltage is applied. At this time, the breakdown voltage greater than or equal to the breakdown voltage determined by the breakdown field strength and thickness corresponding to the material is required for the resistance region 17h. In order to give a breakdown voltage of 100 V, in the case of silicon, the dielectric breakdown electric field strength is about 0.3 MV / cm, so a thickness of about 3 μm is required. If polysilicon carbide having a higher breakdown field strength than silicon is used, the breakdown field strength is about 3.6 MV / cm, so that the thickness can be reduced to about 1/10. Therefore, it is possible to shorten the deposition time when the resistance region is manufactured, and to facilitate the process. In addition, since silicon carbide has a thermal conductivity approximately three times better than that of silicon, it also has an effect of improving the heat dissipation of the resistance region 17h.

図１４は抵抗Ｒ９の成分として、図４で説明した低濃度ドリフト領域８ａと図１３で説明した抵抗領域１７ｈを直列に接続した場合を示している。このように、抵抗Ｒ９の成分についても、キャパシタＣ９の成分と直列接続するように形成されていれば、どのような領域で構成しても良い。 Figure 14 is a component of the resistance R 9, shows a case in which the resistive region 17h described low concentration drift region 8a and 13 described in FIG. 4 are connected in series. As described above, the component of the resistor R 9 may be configured in any region as long as it is formed so as to be connected in series with the component of the capacitor C 9 .

又、第１の実施形態に係る半導体装置（受動半導体素子）を説明するに当たって、還流ダイオードＤ１及び半導体スナバ回路２００−１の構造の一例として図４を用いて説明していたが、図１５〜図１７に示すように、還流ダイオードＤ１０と半導体スナバ回路２００−１０の表面電極を共通の電極として形成しても良い。 Also, in describing the semiconductor device (passive semiconductor device) according to the first embodiment has been described with reference to FIG. 4 as an example of the structure of the freewheeling diode D 1 and the semiconductor snubber circuit 200-1, FIG. 15 as shown in to 17 may be formed of the surface electrode of the return diode D 10 and the semiconductor snubber circuit 200-10 as a common electrode.

図１５においては、還流ダイオードと半導体スナバ回路２００−１０の表面電極を、共通の表面電極３ｊにより形成している。このように、表面電極を共通にすることによって、電極材料の成膜コストを低減することができる。又、還流ダイオードＤ１０が遮断状態にドリフト領域２ｊ中に形成される空乏層１００１ｊの上には、半導体スナバ回路２００−１０のキャパシタＣ１０を形成する誘電体薄膜が形成されている。このように、空乏層１００１ｊの上に、誘電体薄膜を形成することによって、共通の表面電極３ｊの電界が、空乏層１００１ｊに影響を与え、還流ダイオードＤ１０の耐圧が低下するのを抑制することができる。 In FIG. 15, the surface electrodes of the freewheeling diode and the semiconductor snubber circuit 200-10 are formed by a common surface electrode 3j. Thus, by using the common surface electrode, the film formation cost of the electrode material can be reduced. Further, on the 1001j depletion freewheeling diode D 10 of is formed in the drift region 2j isolated state, the dielectric film forming a capacitor C 10 of the semiconductor snubber circuit 200-10 is formed. Thus, over the depletion 1001J, by forming a dielectric thin film, the electric field of the common surface electrode 3j is, affects the depletion layer 1001J, restrain the breakdown voltage of the freewheeling diode D 10 of reduced be able to.

図１６においては、還流ダイオードＤ１１が遮断状態にドリフト領域２ｋ中に形成される空乏層１００１ｋの上に、半導体スナバ回路２００−１１のキャパシタＣ１１を形成するキャパシタ誘電体領域（第２誘電体層）１２ｋより低誘電率の誘電体薄膜（第１誘電体層）１００６が形成されている。「第１誘電体層」となる低誘電率の誘電体薄膜１００６としては、一般的にＬＳＩの配線層に使われているような低誘電率膜を使用することができる。このような構成にすることによって、図１５に示した構造例に比べて、誘電体薄膜（第１誘電体層）１００６部分の単位面積あたりの容量値を低減することができ、共通の表面電極３ｋの電界が、空乏層１００１ｋに影響を与え、還流ダイオードＤ１１の耐圧が低下するのを更に抑制することができる。 16 is on a 1001k depletion freewheeling diode D 11 is formed in the drift region 2k isolated state, the capacitor dielectric region for forming the capacitor C 11 of the semiconductor snubber circuit 200-11 (second dielectric A dielectric thin film (first dielectric layer) 1006 having a dielectric constant lower than 12k is formed. As the low dielectric constant dielectric thin film 1006 to be the “first dielectric layer”, a low dielectric constant film generally used for a wiring layer of an LSI can be used. By adopting such a configuration, the capacitance value per unit area of the dielectric thin film (first dielectric layer) 1006 portion can be reduced as compared with the structure example shown in FIG. field 3k may affect the depletion layer 1001K, the withstand voltage of the freewheeling diode D 11 can be further suppressed.

図１７においては、誘電体薄膜１２ｍの厚さが、還流ダイオードＤ１２が遮断状態にドリフト領域２ｍ中に形成される空乏層１００１ｍの直上に定義される第１誘電体層部分の厚さが、半導体スナバ回路２００−１２のキャパシタＣ１２を形成するキャパシタ誘電体領域（第２誘電体層）となる部分より厚くなるように形成されている。このような構成にすることによって、図１５に示した均一の厚さを有する誘電体薄膜１２ｊの構造例に比べて、空乏層１００１ｍ上の誘電体薄膜（第１誘電体層）の単位面積あたりの容量値を低減することができ、共通の表面電極３ｍの電界が、空乏層１００１ｍに影響を与え、還流ダイオードＤ１２の耐圧が低下するのを更に抑制することができる。 17, the thickness of the dielectric thin film 12m is, the thickness of the first dielectric layer portion that is defined directly above the 1001m depletion freewheeling diode D 12 is formed in the drift region 2m to the blocking state, It is formed to be thicker than a portion to be a capacitor dielectric region for forming the capacitor C 12 of the semiconductor snubber circuit 200-12 (second dielectric layer). By adopting such a configuration, compared to the structural example of the dielectric thin film 12j having a uniform thickness shown in FIG. 15, per unit area of the dielectric thin film (first dielectric layer) on the depletion layer 1001m. it is possible to reduce the capacitance value, the electric field of the common surface electrode 3m is, affects the depletion layer 1001M, the breakdown voltage of the freewheeling diode D 12 can be further suppressed.

又、図１８及び図１９はスナバ回路に用いるキャパシタ容量Ｃの大きさによって、振動現象の抑制効果との関係とキャパシタ容量Ｃに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオードのキャパシタ容量成分Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Ｃと抵抗Ｒで構成された簡単な回路で計算できる。例えば、本計算では、効果回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗Ｒ＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードのキャパシタ容量Ｃ０は例えば１５０ｐＦとした。まず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。図１９の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図１８から、Ｃ／Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、図１９の右軸に示すように、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さい方が望ましい。なお、Ｅ０は還流ダイオードに流れる過渡電流で発生する損失である。   18 and 19 are circuit simulators as an example of the relationship between the suppression effect of the vibration phenomenon and the increase in loss due to the transient current flowing in the capacitor capacitance C depending on the size of the capacitor capacitance C used in the snubber circuit. It is the result calculated using. The vibration reduction of the snubber circuit can be calculated by a simple circuit composed of the parasitic inductance Ls in the circuit, the capacitor capacity component C0 of the freewheeling diode, and the capacitor capacity C of the snubber circuit connected in parallel to the freewheeling diode and the resistor R. For example, in this calculation, the parasitic inductance in the effect circuit is fixed to Ls = 99 nH and the resistance R = 40Ω, and the decay time of the vibration phenomenon and the transient loss generated in the snubber circuit are increased depending on the magnitude of C / C0. The change of was verified. Note that the capacitor capacitance C0 of the freewheeling diode is set to 150 pF, for example. First, as C / C0 increases, the decay time of the vibration phenomenon decreases. The axis on the left side of FIG. 19 indicates that the time until the voltage or current oscillation is attenuated to 1/10 in the absence of the snubber circuit is t0, and when the snubber circuit is added, the vibration is equivalent to the case without the snubber circuit. The vibration phenomenon convergence time ratio t / t0 when the time until is t is shown. From FIG. 18, the damping effect of the vibration phenomenon becomes remarkable from the value of C / C0 around 0.1. On the other hand, the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. Further, as shown on the right axis of FIG. 19, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Is preferably as small as possible. Note that E0 is a loss caused by a transient current flowing through the freewheeling diode.

このことから、第１の実施形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤの遮断状態におけるキャパシタ成分の容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第１の実施形態に係る半導体装置（受動半導体素子）で説明したどの構造例においても得ることができる。   From this, the size of the capacitor capacitance C of the snubber circuit used in the first embodiment is in the range of 1/10 to 10 times the capacitance of the capacitor component in the cutoff state of the freewheeling diode D. By selecting the capacity, it is possible to reduce the vibration phenomenon more remarkably while suppressing an increase in loss. This effect can be obtained in any structural example described in the semiconductor device (passive semiconductor element) according to the first embodiment.

（第２の実施形態）
〔半導体装置の回路構成〕
本発明の第２の実施形態に係る半導体装置は、図２０に示すように、第１の実施形態で説明したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードＤ１３と、少なくともキャパシタＣ１３と抵抗Ｒ１３を含むように構成された半導体スナバ回路２００−１３に加え、スイッチング素子Ｔｒ１３が、それぞれエミッタ端子（第１主電極端子）３０１並びにコレクタ端子（第２主電極端子）４０１に接続するように、並列接続され、且つ同一の半導体チップ上に集積化された半導体装置（半導体集積回路）である。 (Second Embodiment)
[Circuit configuration of semiconductor device]
As shown in FIG. 20, the semiconductor device according to the second embodiment of the present invention includes a free-wheeling diode D 13 that performs the unipolar operation described in the first embodiment or an operation equivalent to the unipolar operation, and at least a capacitor C 13. in addition to semiconductor snubber circuit 200-13 which is configured to include a resistor R 13 and the switching element Tr 13 are each connected to an emitter terminal (first main electrode terminals) 301 and a collector terminal (second main electrode terminals) 401 Thus, a semiconductor device (semiconductor integrated circuit) connected in parallel and integrated on the same semiconductor chip.

第２の実施形態では、一例として、還流ダイオードＤ１３と半導体スナバ回路２００−１３が同一の半導体チップにモノリシックに集積化され、スイッチング素子Ｔｒ１３が別の半導体チップとして形成したハイブリッド集積回路について説明する。半導体スナバ回路２００−１３の構成並びに還流ダイオードＤ１３の構成は、例えば第１の実施形態と同じ構成とした場合について説明する。スイッチング素子Ｔｒ１３に関しては、例えばシリコンを半導体基体材料としたＩＧＢＴを使用した場合について説明する。なお、第２の実施形態に係る半導体装置では、エミッタ端子（第１主電極端子）３０１とコレクタ端子（第２主電極端子）４０１が互いに対面するように電極形成された、所謂縦型のＩＧＢＴを一例として説明する。 In the second embodiment, as an example, a freewheeling diode D 13 and the semiconductor snubber circuit 200-13 is monolithically integrated on the same semiconductor chip, the switching element Tr 13 is a hybrid integrated circuit formed as a separate semiconductor chip described To do. Construction and arrangement of the freewheeling diode D 13 of the semiconductor snubber circuit 200-13 is, the case for example where the same construction as the first embodiment. For the switching elements Tr 13, will be described using the IGBT for example silicon and the semiconductor substrate material. In the semiconductor device according to the second embodiment, a so-called vertical IGBT in which an emitter terminal (first main electrode terminal) 301 and a collector terminal (second main electrode terminal) 401 are formed so as to face each other. Will be described as an example.

〔半導体装置の実装構造〕
図２１は、図２０で示した還流ダイオードＤ１３（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ回路２００−１３（例えばシリコン半導体ＲＣスナバ）更にはスイッチング素子Ｔｒ１３（例えばシリコンＩＧＢＴ）からなる半導体装置について具体的な装置として実施形態を示した実装図である。 [Semiconductor device mounting structure]
21 shows a semiconductor including the freewheeling diode D 13 (for example, silicon carbide Schottky barrier diode) and the semiconductor snubber circuit 200-13 (for example, silicon semiconductor RC snubber) and the switching element Tr 13 (for example, silicon IGBT) shown in FIG. It is the mounting diagram which showed embodiment as a specific apparatus about an apparatus.

図２１においては、図３と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１１上には、同一半導体チップ上に形成された還流ダイオードＤ及び半導体スナバ回路２００−１３、更にはスイッチング素子Ｔｒ１３のそれぞれの半導体チップのコレクタ端子４０１側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオードＤ１３、半導体スナバ回路２００−１３及びスイッチング素子Ｔｒ１３のそれぞれの半導体チップのエミッタ端子３０１側は、例えばアルミワイヤやアルミリボンなどの金属配線３２１、３３１、３５１を介して、共にアノード側金属膜３１１に接続された構成となっている。更に、第２の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ１３のゲート端子から金属配線７１１を介して、ゲート側金属膜７０１に接続された構成となっている。 In FIG. 21, a case where a ceramic substrate is used as an example of a semiconductor package as in FIG. 3 will be described. On the cathode side metal film 411, the free-wheeling diode D and the semiconductor snubber circuit 200-13 formed on the same semiconductor chip, and the collector terminal 401 side of each semiconductor chip of the switching element Tr 13 are, for example, solder or brazing material It arrange | positions so that it may contact via the joining material of. The emitter terminal 301 side of each semiconductor chip of the free wheel diode D 13 , the semiconductor snubber circuit 200-13, and the switching element Tr 13 is connected together via metal wirings 321, 331, and 351 such as aluminum wires and aluminum ribbons. The anode side metal film 311 is connected. Furthermore, the semiconductor device according to the second embodiment has a configuration in which the gate terminal of the switching element Tr 13 is connected to the gate-side metal film 701 through the metal wiring 711.

スイッチング素子Ｔｒ１３、還流ダイオードＤ１３及び半導体スナバ回路２００−１３を構成するそれぞれの半導体チップの断面構造を示したのが、それぞれ図２２、図４に示す断面構造図である。 The cross-sectional structures of the respective semiconductor chips constituting the switching element Tr 13 , the freewheeling diode D 13, and the semiconductor snubber circuit 200-13 are cross-sectional structure diagrams shown in FIGS. 22 and 4, respectively.

〔スイッチング素子の断面構造〕
スイッチング素子Ｔｒ１３は、図２２に示すように、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたｐ＋型の基板領域２１ａ上に、ｎ型のバッファ領域２２ａを介して、ｎ−型のドリフト領域２３ａが形成された基板材料を用いた場合で説明する。基板領域２１ａとしては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域２３ａとしては、例えばｎ型の不純物密度が１０１３〜１０１６ｃｍ−３、厚みが数１０〜数１００μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第２の実施形態に係る半導体装置では例えば不純物密度が１０１４ｃｍ−３、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。バッファ領域２２ａはドリフト領域２３ａに高電界が印加された際に、基板領域２１ａとパンチスルーするのを防止するために形成される。第２の実施形態に係る半導体装置では一例として、基板領域２１ａを支持基材とした場合を説明しているが、バッファ領域２２ａやドリフト領域２３ａを支持基材としても良い。バッファ領域２２ａは基板領域と２１ａとドリフト領域２３ａとがパンチスルーしない構造であれば、特になくても良い。 [Cross-sectional structure of switching element]
As shown in FIG. 22, the switching element Tr 13 has a general IGBT configuration as an example. For example, a case where a substrate material in which an n − type drift region 23 a is formed on a p + type substrate region 21 a made of silicon via an n type buffer region 22 a will be described. As the substrate region 21a, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several to several hundreds of μm can be used. As the drift region 23a, for example, an n-type impurity density of 10 13 to 10 16 cm −3 and a thickness of several tens to several hundred μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage.However, in general, the smaller the resistivity and thickness, the loss during conduction can be reduced. It is desirable to reduce the resistance. The semiconductor device according to the second embodiment will be described by using a semiconductor device having an impurity density of 10 14 cm −3 , a thickness of 50 μm and a breakdown voltage of 600 V class, for example. The buffer region 22a is formed to prevent punch-through with the substrate region 21a when a high electric field is applied to the drift region 23a. In the semiconductor device according to the second embodiment, as an example, the case where the substrate region 21a is used as a support base material is described. However, the buffer region 22a and the drift region 23a may be used as a support base material. The buffer region 22a may be omitted as long as the substrate region 21a and the drift region 23a do not punch through.

ドリフト領域２３ａ中の表層部にｐ型のウェル領域２４ａが、更にウェル領域２４ａ中の表層部にｎ＋型エミッタ領域（第１主電極領域）２５ａが形成されている。そして、ドリフト領域２３ａ、ウェル領域２４ａ及びエミッタ領域２５ａの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６ａを介して、例えばｎ型の多結晶シリコンからなるゲート電極（制御電極）２７ａが配設されている。更に、エミッタ領域２５ａ並びにウェル領域２４ａに接するように例えばアルミ材料からなるエミッタ電極２８ａが形成されている。エミッタ電極２８ａとゲート電極２７ａとの間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９ａが形成されている。又、基板領域（第２主電極領域）２１ａにオーミック接続するようにコレクタ電極（第２主電極）３０ａが形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７ａが半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 A p-type well region 24a is formed in the surface layer portion in the drift region 23a, and an n + -type emitter region (first main electrode region) 25a is formed in the surface layer portion in the well region 24a. Then, a gate electrode (control electrode) made of, for example, n-type polycrystalline silicon through a gate insulating film 26a made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 23a, well region 24a, and emitter region 25a. 27a is disposed. Further, an emitter electrode 28a made of, for example, an aluminum material is formed so as to be in contact with the emitter region 25a and the well region 24a. An interlayer insulating film 29a made of, for example, a silicon oxide film is formed so as not to contact each other between the emitter electrode 28a and the gate electrode 27a. A collector electrode (second main electrode) 30a is formed so as to be in ohmic contact with the substrate region (second main electrode region) 21a. As described above, the IGBT used in this description has a so-called planar type in which the gate electrode 27a is formed on a plane with respect to the semiconductor substrate.

図４右側部に一例として示した還流ダイオード（ここではショットキーバリアダイオード）の構成は第１の実施形態で説明したものと同様とする。   The configuration of the free wheeling diode (here Schottky barrier diode) shown as an example on the right side of FIG. 4 is the same as that described in the first embodiment.

ただし、図４左側部に示す半導体スナバ回路２００−１については、基本的な構成は第１の実施形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子Ｔｒ１３を考慮したキャパシタＣ１３の設定と低濃度ドリフト領域による抵抗Ｒ１３の設定が望ましい。ただし後述するように、還流ダイオードＤ１３に逆回復電流が流れる場合においては、並列されたスイッチング素子Ｔｒ１３は必ず遮断状態にあるため、半導体スナバ回路２００−１３のキャパシタＣ１３及び抵抗Ｒ１３の設定は、第１の実施形態で説明した場合と同じように、還流ダイオードＤ１３とスイッチング素子の遮断時の空乏容量に応じた設定で対応可能である。つまり、低濃度ドリフト領域は必要な抵抗値の大きさに応じて、基板の抵抗率を決めることができる。又、キャパシタＣ１３の容量についても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、誘電体領域の厚みや面積を変えることで対応可能である。 However, although the basic configuration of the semiconductor snubber circuit 200-1 shown on the left side of FIG. 4 is the same as that of the first embodiment, it is newly connected in parallel in order to effectively exhibit the snubber function. setting the resistance R 13 by the setting and the low concentration drift region of the capacitor C 13 in consideration of the switching element Tr 13 was desirable. However, as described later, when the reverse recovery current flows to the return diode D 13, since the switching element Tr 13 which is parallel with the always blocked state, the capacitor C 13 and resistor R 13 of the semiconductor snubber circuit 200-13 setting, like that described in the first embodiment, it is possible to cope with the settings corresponding to the depletion capacitance of the occurrence of interruption of the freewheeling diode D 13 and the switching element. That is, the low concentration drift region can determine the resistivity of the substrate in accordance with the required resistance value. Further, for the capacitance of the capacitor C 13, so as to meet minimum requirements breakdown voltage, as required capacity is obtained, it is possible to cope with changing the thickness and area of the dielectric region.

第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３並びにスイッチング素子Ｔｒ１３が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。第２の実施形態に係る半導体装置においては、例えば還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣ１３の容量が還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。 In the semiconductor device according to the second embodiment, from about 1 / 100th of the sum of the depletion capacities charged when the free-wheeling diode D 13 and the switching element Tr 13 are each turned off (when a high voltage is applied). Although it can be selected in the range of about 100 times, it exhibits a sufficient snubber function, suppresses increase in loss as much as possible, and considers the necessary chip area, as shown in the calculation results described later, approximately 10 minutes A range of about 1 to 10 times is desirable. In the semiconductor device according to the second embodiment, for example, it becomes higher as a thickness of, for example, than the breakdown voltage of the freewheeling diode D 13 and a switching element Tr 13 is set to 1 [mu] m, the capacitance of the capacitor C 13 is freewheeling diode D 13 and a switching element Tr A description will be given of the case where the same depletion capacity formed in the 13 cutoff states is used.

スイッチング素子Ｔｒ１３が並列に接続された第２の実施形態に係る半導体装置においても、後述するように、還流ダイオードＤ１３として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタＣ１３と抵抗Ｒ１３を有する半導体スナバ回路２００−１３を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。又、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、第２の実施形態に係る半導体装置においては、その式を満たすように、小容量の半導体スナバ回路２００−１３を用いたキャパシタＣ１３と抵抗Ｒ１３を容易に設定することができることを特徴としている。 Even in the semiconductor device according to the second embodiment in which the switching element Tr 13 is connected in parallel, when a Schottky barrier diode is used as the freewheeling diode D 13 , for example, as will be described later, it is essentially generated by a unipolar operation. Conventionally used as a snubber circuit to reduce the vibration of a diode operating in bipolar operation against the current / voltage vibration phenomenon that occurs, a method of wiring external discrete components such as film capacitors and metal clad resistors in the path through which the main current flows without using, by parallel connection of semiconductor snubber circuit 200-13 having a capacitor C 13 and resistor R 13 of the small size in a small volume, it is characterized in that it easily and effectively suppress the oscillation phenomenon. Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function (f is the frequency of the vibration phenomenon). In the semiconductor device according to the second embodiment, The capacitor C 13 and the resistor R 13 using the small-capacity semiconductor snubber circuit 200-13 can be easily set so as to satisfy the equation.

〔動作〕
第２の実施形態に係る半導体装置の構成は、電力エネルギーの変換手段の１つとして、図７に示す３相交流インバータブリッジや、図２３に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。 [Operation]
The configuration of the semiconductor device according to the second embodiment is used for a power conversion device such as a three-phase AC inverter bridge shown in FIG. 7 or a so-called H bridge as shown in FIG. be able to.

図７に示す３相交流インバータブリッジにおいては、電源電圧（＋Ｖ）（例えば第２の実施形態に係る半導体装置では４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１と、下アームを形成する並列接続されたスイッチング素子Ｔｒ０２と受動半導体素子Ｂ０２とを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相交流インバータブリッジを構成する。 In the three-phase AC inverter bridge shown in FIG. 7, the switching element Tr 01 connected in parallel to form the upper arm and the passive power supply voltage (+ V) (for example, 400 V in the semiconductor device according to the second embodiment) are passively connected. The semiconductor element B 01 , the switching element Tr 02 connected in parallel forming the lower arm, and the passive semiconductor element B 02 are connected in series so as to be in reverse bias connection. This connection is connected for three phases to form a three-phase AC inverter bridge.

第２の実施形態に係る電力変換装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子Ｔｒ０１，Ｔｒ０２がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動半導体素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。 The operation mode of the power conversion device according to the second embodiment is that the switching element and the passive semiconductor of the arm that is not performing the switching operation when the switching element Tr 01 or Tr 02 of either the upper arm or the lower arm performs the switching operation. The elements work together to operate from a cut-off state in which current is cut off to a conductive state in which current is circulated, and from a conductive state to a cut-off state.

ここでは、図７中の３相のうちの１相の動作を用いて第２の実施形態に係る電力変換装置の動作を説明し、更に、一例として下アームのスイッチング素子Ｔｒ０２がスイッチング動作をし、上アームの受動半導体素子Ｂ０１が還流動作をする場合について説明する。 Here, the operation of the power conversion device according to the second embodiment will be described using the operation of one of the three phases in FIG. 7. Further, as an example, the switching element Tr 02 of the lower arm performs the switching operation. and, a case will be described in which the passive semiconductor element B 01 of the upper arm is a reflux operation.

まず、スイッチング素子Ｔｒ０２がオンし、スイッチング素子Ｔｒ０２に電流が流れている状態においては、上アームのスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１は逆バイアス状態となり遮断状態になる。 First, the switching element Tr 02 is turned on, in a state where a current flows to the switching element Tr 02, the switching element Tr 01 and the passive semiconductor element B 01 of the upper arm becomes blocked state becomes reverse biased.

下アームの導通状態にあるスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２においては、還流ダイオードＤ０２及び半導体スナバ回路２００−０２は遮断状態を維持する。すなわち、還流ダイオードであるショットキーバリアダイオード（図４右側部）については、その両端に印加されている電圧がスイッチング素子Ｔｒ０２のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。又、図４左側部に示す半導体スナバ回路２００−１においては、キャパシタＣ１を構成するキャパシタ誘電体領域１２ａが電圧が変化するときのみ動作するため、スイッチング素子Ｔｒ０２のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。 In the passive semiconductor element B 02 which are connected in parallel to the switching element Tr 02 in the conductive state of the lower arm, a freewheeling diode D 02 and the semiconductor snubber circuit 200-02 maintains the cutoff state. That is, for the reflux diodes Schottky barrier diode (Fig. 4 right side), the voltage applied to both ends because the reverse bias voltage of as low as ON voltage of about the switching element Tr 02 is applied. Further, in the semiconductor snubber circuit 200-1 shown in FIG. 4 the left side, to operate only when the capacitor dielectric region 12a constituting the capacitor C 1 is the voltage changes, the voltage of about the on-voltage switching element Tr 02 In a state where it is applied in a steady state, it becomes a cut-off state.

一方、上アームのスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２２に示すスイッチング素子Ｔｒ０１であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３ａ中にはウェル領域２４ａとのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図４右側部に示す還流ダイオードＤ１であるショットキーバリアダイオードにおいては、表面電極３ａと裏面電極４ａ間に逆バイアス電圧が印加されるため、ドリフト領域２ａ中には表面電極３ａとのショットキー接合部から伸びた空乏層１００１ａが生じ遮断状態が維持される。又、図４左側部に示す半導体スナバ回路２００−１においても、キャパシタＣ１を構成するキャパシタ誘電体領域１２ａが高電圧により充電された状態になり、遮断状態を維持する。 On the other hand, the switching device Tr 01 and the passive semiconductor device B 01 in the upper arm are also maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied together. That is, in the IGBT as the switching element Tr 01 shown in FIG. 22, since a reverse bias voltage is applied between the emitter terminal 301 and the collector terminal 401, the drift region 23a extends from the pn junction with the well region 24a. This is because a depletion layer is formed and the cutoff state is maintained. Moreover, in the Schottky barrier diode is a freewheeling diode D 1 shown in FIG. 4 right side, since the reverse bias voltage is applied between the surface electrode 3a and the back electrode 4a, the surface electrode 3a is in the drift region 2a A depletion layer 1001a extending from the Schottky junction is generated and the cut-off state is maintained. Further, in the semiconductor snubber circuit 200-1 shown in FIG. 4 left side, ready for the capacitor dielectric region 12a constituting the capacitor C 1 is charged by the high voltage, it remains turned off.

このように、下アームのスイッチング素子Ｔｒ０２が導通状態のときには、上下アーム共に受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。 Thus, when the switching element Tr 02 of the lower arm is in conductive state, it has the same function as the prior art that the upper and lower arms both passive semiconductor element is constituted only by the Schottky barrier diode.

次に、下アームのスイッチング素子Ｔｒ１４がターンオフして遮断状態に移行する場合について説明する。 Next, a case where the lower arm switching element Tr 14 is turned off and the state is shifted to the cutoff state will be described.

例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｔｒ０２がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｔｒ０２の電圧上昇が起こる。 For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching element Tr 02 is turned off, the phase of voltage rise and current interruption is shifted, so that the current during conduction is substantially maintained. , first voltage rise of the switching element Tr 02 occurs.

まず、下アームのターンオフするスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２については、還流ダイオードＤ０２及び半導体スナバ回路２００−０２共に、スイッチング素子Ｔｒ０２がの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図４右側部に示す還流ダイオードＤ１においては、電圧の上昇に伴ってドリフト領域２ａ中に表面電極３ａ側から空乏層１００１ａが広がる際に、電子が裏面電極４ａ側に過渡電流として流れ、図４左側部に示す半導体スナバ回路２００−１においては、キャパシタ容量を規定するキャパシタ誘電体領域１２ａが印加電圧に応じて充電されるため過渡電流が流れる。 First, the passive semiconductor element B 02 which are connected in parallel to the switching element Tr 02 to turn off the lower arm, a freewheeling diode D 02 and the semiconductor snubber circuit 200-02 together, along with the voltage increase of the switching element Tr 02 Then, since the reverse bias voltage as low as the ON voltage changes from the reverse bias voltage as high as the power supply voltage, a transient current corresponding to the speed of the voltage change flows. That is, in the freewheeling diode D 1 shown in FIG. 4 right side flows when the depletion layer 1001a spreads from the surface electrode 3a side with increasing voltage in the drift region 2a, as electron transient current on the back electrode 4a side In the semiconductor snubber circuit 200-1 shown on the left side of FIG. 4, a transient current flows because the capacitor dielectric region 12a that defines the capacitor capacitance is charged according to the applied voltage.

このとき、半導体スナバ回路２００−１のキャパシタ誘電体領域１２ａのキャパシタ容量の充電作用によって、スイッチング素子Ｔｒ０２のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、スイッチング素子Ｔｒ０２とも並列接続することで、スイッチング素子Ｔｒ０２自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。 At this time, the charging operation of the capacitance of the capacitor dielectric region 12a of the semiconductor snubber circuit 200-1, mitigate transient voltage increase that occurs between the collector / emitter of the switching element Tr 02, the parasitic inductance contained in the circuit It is possible to suppress the occurrence of a surge voltage due to. That is, by both switching elements Tr 02 connected in parallel, even when the switching element Tr 02 itself a turn-off operation, reduces a surge voltage that causes a malfunction or the like of the element breakdown and other peripheral circuits, a more stable operation Can be realized.

そして、スイッチング素子Ｔｒ０２の電圧上昇後、電流は所定の速度で遮断する。このとき、第２の実施形態に係る電力変換装置で一例として挙げたＩＧＢＴでは、導通時に基板領域２１ａから注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子Ｔｒ０２の電流が遮断した後は、下アームのスイッチング素子Ｔｒ０２及び受動半導体素子Ｂ０２は定常オフ状態となり、遮断状態を維持する。 After the voltage rise of the switching element Tr 02, a current is cut off at a predetermined rate. At this time, in the IGBT cited as an example in the power conversion device according to the second embodiment, the current interruption speed is limited due to the influence of the hole current injected from the substrate region 21a during conduction, and loss occurs, but due to current interruption The vibration phenomenon hardly occurs and as a result contributes to stable operation. Then, after the current of the switching element Tr 02 is cut off, the lower arm switching element Tr 02 and the passive semiconductor element B 02 are in a steady-off state and maintain the cut-off state.

一方、上アームのスイッチング素子Ｔｒ０１と並列に接続されている受動半導体素子Ｂ０１は、下アームのスイッチング素子Ｔｒ０２のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図４右側部に示す還流ダイオードＤ１のドリフト領域２ａ中に広がっていた空乏層１００１ａが後退し、表面電極３ａとドリフト領域２ａとの間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤ１は導通状態となる。このとき、還流ダイオードＤ１に流れる電流は、ドリフト領域２ａ中をほぼ裏面電極４ａ側から供給される電子電流のみで構成されており、ユニポーラ動作をする。 On the other hand, the passive semiconductor element B 01 connected in parallel with the switching element Tr 01 of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element Tr 02 of the lower arm. 4 right side depletion layer 1001a which had spread in the drift region 2a of the freewheeling diode D 1 is retracted as shown in, the Schottky barrier height Schottky junction being formed between the surface electrode 3a and the drift region 2a When a forward bias voltage corresponding to the is applied, a freewheeling diode D 1 becomes conductive. At this time, the current flowing through the freewheeling diode D 1, only consists of a electron current supplied to the drift region 2a approximately from the rear surface electrode 4a side and a unipolar operation.

又、図４左側部に示す半導体スナバ回路２００−１においても、還流ダイオードＤ１と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体領域１２ａに充電されていた電荷は放電され、過渡電流が流れる。しかしながら第２の実施形態に係る受動半導体素子Ｂ０１では、キャパシタ誘電体領域１２ａのキャパシタ容量が還流ダイオードＤ０１及びスイッチング素子Ｔｒ０１の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオードＤ０１に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。 Further, in the semiconductor snubber circuit 200-1 shown in FIG. 4 the left side, like the freewheeling diode D 1, for the transition from the reverse bias state of the high voltage to the forward bias state of the low voltage, the charge on the capacitor dielectric region 12a The charged charge is discharged, and a transient current flows. However, in the passive semiconductor element B 01 according to the second embodiment, the capacitor capacity of the capacitor dielectric region 12a is as small as the depletion capacity formed when the free wheel diode D 01 and the switching element Tr 01 are shut off. For this reason, the magnitude of the transient current that flows due to the discharge is very small compared to the forward bias current that flows through the parallel freewheeling diode D 01 , and has little effect on the operation.

又、並列接続されているスイッチング素子Ｔｒ０１についても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１ａとバッファ領域２２ａとの間のｐｎ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子Ｔｒ０１中のドリフト領域２３ａ中に生じていた空乏層１００１ａの容量変化に伴うキャパシタＣ０１としての放電による過渡電流は流れるが、半導体スナバ回路２００−０１と同様に、並列する還流ダイオードＤ０１に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路２００−０１及びスイッチング素子Ｔｒ０１は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオードＤ０１のみが導通状態となる。 For the switching element Tr 01 connected in parallel, the voltage between the collector and the emitter shifts from the reverse bias voltage state to the forward bias state, but the gate signal is controlled to maintain the off state; Since the pn junction between the substrate region 21a and the buffer region 22a is in a reverse bias state, the off state is maintained. However, since the voltage state between the collector / emitter is displaced, transient current due to the discharge of the capacitor C 01 with a capacitance change 1001a depletion that occurs in the drift region 23a in the switching element Tr 01 flows but, semiconductor Like the snubber circuit 200 - 01, much smaller than the forward bias current flowing through the freewheeling diode D 01 in parallel, little effect on the operation. The semiconductor snubber circuits 200 - 01 and the switching element Tr 01 after the transient current due to the change in the bias voltage flows becomes a cut-off state to shift to forward bias state and the steady state, only the freewheeling diode D 01 is conductive It becomes a state.

第２の実施形態に係る受動半導体素子Ｂ０１においては、還流ダイオードＤ０１が炭化珪素材料の半導体基体（１ａ，２ａ）からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２ａの抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。 In the passive semiconductor element B 01 according to the second embodiment, since the freewheeling diode D 01 is constituted by a Schottky barrier diode comprising a semiconductor body (1a, 2a) of the silicon carbide material, the conventional silicone materials Since the resistance of the drift region 2a can be formed with a low resistance as compared with the pn junction diode, the conduction loss during forward bias conduction can be reduced. Thus, even in the conductive state, the same effect as in the conventional technique in which the passive semiconductor element is configured only by the Schottky barrier diode is obtained.

次に、下アームのスイッチング素子Ｔｒ０２がターンオンし、再びスイッチング素子Ｔｒ０２がオン状態に移行する動作について説明する。 Next, the switching element Tr 02 of the lower arm is turned on, the operation for re-transition to the on state switching element Tr 02.

例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｔｒ０２がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｔｒ０２に電流が流れ始める。下アームのターンオフするスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２については、還流ダイオードＤ０２及び半導体スナバ回路２００−０２共に、スイッチング素子Ｔｒ０２に電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図４右側部に示す還流ダイオードＤ０２においては、電圧の減少に伴ってドリフト領域２ａ中に広がっていた空乏層１００１ａは表面電極３ａ側に徐々に狭まり、裏面電極４ａ側からドリフト領域２ａ中に電子が過渡電流として流れる。又、図４左側部に示す半導体スナバ回路２００−１においては、キャパシタ容量を規定するキャパシタ誘電体領域１２ａが印加電圧の減少と共に放電されるため過渡電流が流れる。 For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching element Tr 02 is turned on, the phase of current rise and voltage drop is shifted, so that a relatively high voltage is applied. , current starts to flow through the switching element Tr 02. The passive semiconductor device B 02, which is connected in parallel to the switching element Tr 02 to turn off the lower arm, a freewheeling diode D 02 and the semiconductor snubber circuit 200-02 together, current flows through the switching element Tr 02, the collector / emitter As the voltage decreases, the reverse bias voltage as high as the power supply voltage changes from the reverse bias voltage as low as the ON voltage, so that a transient current corresponding to the speed of the voltage change flows. At this time, in the freewheeling diode D 02 shown in FIG. 4 right side, 1001a depletion layer had spread with decreasing voltage in the drift region 2a gradually narrowed to the front electrode 3a side, the drift region from the back electrode 4a side Electrons flow as transient currents in 2a. In the semiconductor snubber circuit 200-1 shown on the left side of FIG. 4, a transient current flows because the capacitor dielectric region 12a that defines the capacitor capacitance is discharged as the applied voltage decreases.

この過渡電流は、並列するスイッチング素子Ｔｒ０２に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００−０２及び還流ダイオードＤ０２は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｔｒ０２のみが導通状態となる。 This transient current is a little effect is no size compared with turn-on current flowing through the switching element Tr 02 in parallel. Thus, since the semiconductor snubber circuit 200-02 and a reflux diode D 02 of the lower arm is blocked migrated current to a steady state after the transient current flows, only the switching element Tr 02 becomes conductive.

一方、上アームのスイッチング素子Ｔｒ０１と並列に接続されている受動半導体素子Ｂ０１は、下アームのスイッチング素子Ｔｒ０２のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図４右側部に示すように、ショットキーバリアダイオードにおいては、裏面電極４ａ側からドリフト領域２ａ中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加され始めると、ドリフト領域２ａ中には表面電極３ａとのショットキー接合部から伸びた空乏層１００１ａが広がり遮断状態へと移行する。 On the other hand, the passive semiconductor element B 01 connected in parallel with the switching element Tr 01 of the upper arm enters a reverse bias state in conjunction with the turn-on operation of the switching element Tr 02 of the lower arm, and shifts to the cutoff state. As shown on the right side of FIG. 4, in the Schottky barrier diode, the electron current supplied from the back electrode 4a side into the drift region 2a decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the Schottky barrier height of the Schottky junction, and further, when the reverse bias voltage starts to be applied to the Schottky junction, the surface electrode 3a is included in the drift region 2a. The depletion layer 1001a extending from the Schottky junction extends and shifts to the cutoff state.

この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動半導体素子Ｂ０２並びに下アームのスイッチング素子Ｔｒ０２に過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さい方が良い。 When transitioning from this conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the element of the free-wheeling diode disappear. The reverse recovery current, the passive semiconductor element B 02 and flows as a transient current to the switching element Tr 02 of the lower arm, the loss at each element (referred to herein as a reverse recovery loss) occurs. For this reason, it is better that the reverse recovery current generated in the freewheeling diode is as small as possible.

第２の実施形態に係る半導体装置では、還流ダイオードＤ１３を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。 In the semiconductor device according to the second embodiment, the freewheeling diode D 13 has been formed in the Schottky barrier diode of unipolar operation formed of a semiconductor material made of silicon carbide, the general pn junction diode formed of silicon In comparison, this reverse recovery current is much smaller. That is, reverse recovery loss can be greatly reduced.

更に、第２の実施形態に係る半導体装置においては、従来技術である受動半導体素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２ａ中に逆バイアス電圧による空乏層１００１ａが形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子Ｔｒ１３及び半導体スナバ回路２００−１３中のキャパシタＣ１３にも同等の逆バイアス電圧が印加され、スイッチング素子Ｔｒ１３及び半導体スナバ回路２００−１３中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００−１３に流れる過渡電流は、キャパシタ誘電体領域１２ａにより規定されるキャパシタＣ１３の大きさと低濃度ドリフト領域８ａの抵抗Ｒ１３成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路２００−１３の効果は３つある。 Furthermore, in the semiconductor device according to the second embodiment, when the passive semiconductor element, which is a conventional technique, is composed of only Schottky barrier diodes, it is not possible to solve the problem essentially in the reverse recovery operation unique to the unipolar operation. It has a function to suppress the vibration phenomenon of current and voltage. That is, in the semiconductor device according to the second embodiment, the freewheeling diode D 13, a forward bias current decreases, when the forward bias current is zero, the depletion layer 1001a is formed by a reverse bias voltage in the drift region 2a A reverse recovery current composed of excess carriers starts to flow. At substantially the same time as its the reverse bias voltage is applied, an equivalent of the reverse bias voltage is applied to the switching element Tr 13 and the semiconductor snubber circuit capacitor C 13 in the 200 - 13, the switching element Tr 13 and the semiconductor snubber circuit 200- In FIG. Transient current flowing through the semiconductor snubber circuit 200-13 is determined by the magnitude of the resistance R 13 component size and low concentration drift region 8a of the capacitor C 13 which is defined by the capacitor dielectric region 12a, it is designed freely it can. The semiconductor snubber circuit 200-13 connected in parallel has three effects.

１つ目は、半導体スナバ回路２００−１３は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Ｔｒ１４のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオードＤ１３に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。 The first is that the semiconductor snubber circuit 200-13 does not work without a transient voltage fluctuation, without affecting the switching speed of the switching element Tr 14 of the lower arm, similar to the loss conventionally depends on the switching speed It can be kept low. In other words, the cut-off rate of the forward bias current flowing through the freewheeling diode D 13 it is possible to set a high speed, can reduce the loss due to the interruption of the main current.

２つ目は、還流ダイオードＤ１３が逆回復動作に入ったときに、還流ダイオードＤ１３に並列接続された半導体スナバ回路２００−１３のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。 Second, when the reflux diode D 13 has entered the reverse recovery operation, the capacitor component and the resistance component of the semiconductor snubber circuit 200-13 connected in parallel operates the return diode D 13, blocking speed of the reverse recovery current (DIr / dt) can be relaxed, and the surge voltage itself can be reduced.

更に３つ目は、半導体スナバ回路２００−１３に流れた電流を低濃度ドリフト領域８ａの抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。   Third, since the current flowing through the semiconductor snubber circuit 200-13 is consumed by the resistance component of the low concentration drift region 8a, the energy generated by the parasitic inductance Ls is absorbed and the vibration phenomenon can be quickly converged. It can be done.

このように、本発明においては、還流ダイオードＤ１３が有する過渡損失並びに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ回路２００−１３を用いることで解決することができるという特徴を有する。 Thus, in the present invention, at the same time it has the ability to reduce the transient loss and conduction loss with the freewheeling diode D 13, the essential vibration phenomena unipolar operation unique, by using the semiconductor snubber circuit 200-13 It has the feature that it can be solved.

本発明においては、還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３に流れる過渡電流が高々ドリフト領域２ａ及び２３ａに空乏層１００１ａが形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ回路２００−１３で形成しているところが従来技術と異なる点である。更に、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。 In the present invention, it focuses on the fact a transient current consisting only of carriers generated when the transient current flowing through the freewheeling diode D 13 and a switching element Tr 13 is a depletion layer 1001a is formed at most drift region 2a and 23a, The point where the snubber circuit is formed by a small-capacity semiconductor snubber circuit 200-13 is different from the prior art. Furthermore, with the configuration of the present invention, it is possible to obtain new effects not found in the prior art in suppressing the performance and vibration phenomenon of reducing transient loss and conduction loss.

１つは、ユニポーラ動作をする還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３に所定のキャパシタ容量及び抵抗値を持つ半導体スナバ回路２００−１３を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なｐｎ接合ダイオードとの組み合わせでは得られない効果である。 One, once connected in parallel semiconductor snubber circuit 200-13 having a predetermined capacitance and resistance to the return diode D 13 and a switching element Tr 13 to the unipolar operation, the entire current range in which the freewheeling diode is operated, all This means that the snubber function works effectively in the temperature range. As described above, the reverse recovery current generated during reverse recovery of the Schottky barrier diode, consists only of excess carriers generated in the depletion layer occurs to the return diode D 13 and a switching element Tr 13 by the reverse bias voltage This is because an almost constant reverse recovery current flows every time regardless of the magnitude of the current flowing during the reflux operation. For the same reason, the reverse recovery current flows almost without being affected by the temperature of the freewheeling diode. For this reason, it is possible to reduce the transient loss and suppress the vibration phenomenon in the entire current range and temperature range. These are effects that cannot be obtained in combination with a general pn junction diode.

もう１つは、図２１に示すようにスナバ回路を半導体スナバ回路２００−１３で形成することで、還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３の直近に低インダクタンスで実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、第２の実施形態に係る半導体装置においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。 Second, by forming the snubber circuit as shown in FIG. 21 in the semiconductor snubber circuit 200-13, can be implemented in recently low inductance return diode D 13 and a switching element Tr 13, further transient loss This can reduce the vibration phenomenon. This is because as the parasitic inductance generated during the parallel connection of the snubber circuit to the return diode D 13 and a switching element Tr 13 is low, the transient current is likely to flow to flow in the snubber circuit, interrupting the speed of the reverse recovery current that flows to the return diode (dIr / Dt) is easily relaxed and the back electromotive force generated by the parasitic inductance superimposed on the voltage applied to the capacitor in the snubber circuit is small, so that the switching time can be shortened in the withstand voltage range of the capacitor. Therefore, in the semiconductor device according to the second embodiment, the parasitic inductance is reduced as compared with the case of the snubber circuit using the capacitor composed of a film capacitor or the like which is a conventional discrete component and the resistor composed of a metal clad resistor or the like. By reducing it, the switching time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dIr / dt) can be appropriately relaxed to suppress the vibration phenomenon.

又、スナバ回路を還流ダイオードＤ１３の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣ１３とメタルクラッド抵抗などからなる抵抗Ｒ１３とを用いるスナバ回路の場合では、還流ダイオードＤ１３で発生した振動電流はこれらの部品を通り、還流ダイオードＤ１３に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路２００−１３で形成した場合には、還流ダイオードＤ１３の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。 Further, implementing a snubber circuit in the immediate vicinity of the freewheeling diode D 13 is also to reduce the unwanted noise emission. For example, in the case of a snubber circuit using a capacitor C 13 and resistor R 13 made of metal-clad resistor made of a film capacitor is a conventional discrete components, the oscillating current generated by the freewheeling diode D 13 is through these components, through the path back to the return diode D 13. At that time, the oscillating current is suppressed by the resistor R, but the surface formed by this current path so far acts as a kind of loop antenna and radiates noise. In the case of forming a snubber circuit in the semiconductor snubber circuit 200-13 it is because it is mounted in the immediate vicinity of the freewheeling diode D 13, than when the size of the surface current path of the oscillating current makes it using discrete components The noise emission due to the oscillating current is reduced significantly. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.

更に、第２の実施形態に係る半導体装置においては、スナバ回路を半導体スナバ回路２００−１３で形成することで、還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。 Further, in the semiconductor device according to the second embodiment, by forming the snubber circuit in the semiconductor snubber circuit 200-13, a power conversion device using the same mounting step as a reflux diode D 13 and a switching element Tr 13 Since it can be configured, the vibration phenomenon can be easily and easily suppressed, and the required volume can be greatly reduced as compared with the conventional snubber circuit.

又、本発明の第１の実施形態のように、半導体スナバ回路２００−１３の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。   Further, as in the first embodiment of the present invention, the resistance component of the semiconductor snubber circuit 200-13 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. Obtainable. Therefore, it is possible to design a resistor with a higher density than an external resistor. That is, the resistance to destruction is high and further downsizing can be realized.

又、第１の実施形態で例示したように、還流ダイオードＤ１３を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオードＤ１３自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオードＤ１３が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。 Further, as illustrated in the first embodiment, by constituting Schottky barrier diode comprising a freewheeling diode D 13 of silicon carbide, the effect of the present invention can be maximized. In other words, in order to obtain a predetermined breakdown voltage, enough to reduce the thickness of the depletion layer by a wide band gap, the resistance of the freewheeling diode D 13 itself is able reduce low conduction loss small, on the other hand, blocking of the reverse recovery current This is because the speed (dIr / dt) becomes high and vibration energy is not consumed, and therefore, the vibration phenomenon has a more remarkable property. Therefore, it is possible to return diode D 13 is that composed of a wide band gap semiconductor such as silicon carbide, to achieve both relaxation of reducing the vibration phenomena more remarkably conduction loss.

なお、第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。 In the semiconductor device according to a second embodiment, the semiconductor material of the freewheeling diode D 13 as described in case of the silicon carbide, the same effect even by using a wide-gap semiconductor such as gallium nitride or diamond Can be obtained.

又、実装形態についても、第１の実施形態と同様に、図８に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３と半導体スナバ回路２００−１３が形成されたチップ、及びスイッチング素子Ｔｒ１３が形成されたチップとがそれぞれ１チップずつハイブリッドに集積化された場合を示しているが、一方もしくは両方が複数のチップで構成されていても勿論良い。又、第１の実施形態で上述したように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオードＤ１３の放熱性及び半導体スナバ回路２００−１３の抵抗Ｒ１３の放熱性が増すため、より高密度に実装することができる。 As for the mounting form, as in the first embodiment, a so-called mold package type mounting form corresponding to FIG. 8 may be used, or another mounting form may be used. Further, in the semiconductor device according to a second embodiment, a chip freewheeling diode D 13 and the semiconductor snubber circuit 200-13 is formed, and hybrid integrated chip the switching element Tr 13 are formed one each chip However, one or both of them may be composed of a plurality of chips. Further, as described above in the first embodiment, both sides of the collector terminal and the emitter terminal may be mounted with solder or the like. To improve cooling performance by implementing on both sides with soldering or the like, since the heat dissipation of the resistor R 13 of the heat radiation and the semiconductor snubber circuit 200-13 of freewheeling diode D 13 is increased, it is possible to implement a higher density .

又、第２の実施形態に係る半導体装置を説明するに当たって、半導体スナバ回路２００−１３の構造の一例として図４左側部を用いて説明していたが、第１の実施形態と同様に、図９〜図１４に示すように、キャパシタＣ４，Ｃ５，Ｃ６，Ｃ７（図９〜図１２）並びに抵抗Ｒ８，Ｒ９（図１３、図１４）を半導体基体上に別の構成で形成していても勿論良い。 In describing the semiconductor device according to the second embodiment, the left side of FIG. 4 is used as an example of the structure of the semiconductor snubber circuit 200-13. However, as in the first embodiment, FIG. As shown in FIGS. 9 to 14, capacitors C 4 , C 5 , C 6 and C 7 (FIGS. 9 to 12) and resistors R 8 and R 9 (FIGS. 13 and 14) are arranged on a semiconductor substrate. Of course, it may be formed by.

第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３が遮断状態において、ドリフト領域２ａに空乏層１００１ａが形成されている領域ｄ１とは異なる位置に半導体スナバ回路２００−１３が形成されている。一般的に還流ダイオードの耐圧は、空乏層１００１ａ中の電界分布により決まり、還流ダイオードＤ１３が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードＤ１３と半導体スナバ回路２００−１３を同一チップ上に形成した場合、半導体スナバ回路２００−１３の電界が、還流ダイオードＤ１３の空乏層１００１ａ内の電界分布に影響を及ぼし、還流ダイオードＤ１３の耐圧を低下させるおそれがある。第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３が遮断状態において空乏層１００１ａが形成されている領域ｄ１とは異なる位置に半導体スナバ回路２００−１３を形成することで、半導体スナバ回路２００−１３の電界が、空乏層１００１内の電界分布に影響を与え、還流ダイオードＤ１３の耐圧が低下するのを抑制する効果がある。 In the semiconductor device according to the second embodiment, the freewheeling diode D 13 is cut-off state, the semiconductor snubber circuit 200-13 is formed at a position different from the region d 1 that depletion 1001a is formed in the drift region 2a ing. Breakdown voltage generally freewheeling diode is determined by the electric field distribution in the depletion layer 1001a, often it is designed to be optimal when the reflux diode D 13 was present alone. However, when the reflux diode D 13 and the semiconductor snubber circuit 200-13 are formed on the same chip, the field of semiconductor snubber circuit 200-13 is, affects the electric field distribution in the depletion layer 1001a and the reflux diode D 13, reflux diodes it may decrease the breakdown voltage of the D 13. In the semiconductor device according to the second embodiment, since the freewheeling diode D 13 to form a semiconductor snubber circuit 200-13 to a position different from the region d 1 in which the depletion layer 1001a is formed in the cut-off state, the semiconductor snubber field circuit 200-13 is, affects the electric field distribution in the depletion layer 1001, the breakdown voltage of the freewheeling diode D 13 is an effect of suppressing a decrease.

又、図１５〜図１７に示すように、還流ダイオードＤ１０，Ｄ１１，Ｄ１２と半導体スナバ回路２００−１０，２００−１１，２００−１２を共通の表面電極３ｊ，３ｋ，３ｍで接続しても良い。その場合、ドリフト領域２ｊ，２ｋ，２ｍ上の誘電体領域１２ｊ，１２ｋ，１２ｍもしくは１００６によって、共通の表面電極３ｊ，３ｋ，３ｍが空乏層１００１に及ぼす影響を低減することができ、還流ダイオードＤ１０，Ｄ１１，Ｄ１２の耐圧が低下するのを抑制することができる。 Further, as shown in FIGS. 15 to 17, free-wheeling diodes D 10 , D 11 , D 12 and semiconductor snubber circuits 200-10, 200-11, 200-12 are connected by common surface electrodes 3j, 3k, 3m. May be. In that case, the influence of the common surface electrodes 3j, 3k, 3m on the depletion layer 1001 can be reduced by the dielectric regions 12j, 12k, 12m or 1006 on the drift regions 2j, 2k, 2m. 10 , D 11 , D 12 can be prevented from decreasing in breakdown voltage.

又、第１の実施形態で図１８及び図１９を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さい方が望ましい。   Further, as described with reference to FIGS. 18 and 19 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the sum of the capacitor capacitance components of the free-wheeling diode and the switching element in the cut-off state. With respect to C0, the damping effect of the vibration phenomenon becomes remarkable when C / C0 is around 0.1, and the convergence time ratio value of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C is as small as possible.

このことから、第２の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤ及びスイッチング素子Ｔｒの遮断状態におけるキャパシタ成分の容量の総和に比べて、1０分の１倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施形態に係る半導体装置で説明したどの構造例においても得ることができる。   From this, the magnitude of the capacitor capacitance C of the snubber circuit used in the semiconductor device according to the second embodiment is 1/10 compared to the sum of the capacitances of the capacitor components in the cutoff state of the free wheel diode D and the switching element Tr. By selecting the capacitance within the range of not less than 10 times and not more than 10 times, it is possible to more significantly reduce the vibration phenomenon while suppressing an increase in loss. This effect can be obtained in any structural example described in the semiconductor device according to the second embodiment.

（第３の実施形態）
〔半導体装置の断面構造〕
第３の実施形態に係る半導体装置は、図２４に断面構造を示すように、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードＤ１５と、キャパシタＣ１5と抵抗Ｒ１5との直列接続を有する半導体スナバ回路とが、同一チップ内にモノリシックに集積化されている。そして、還流ダイオードＤ１５が遮断状態となるバイアス条件において、キャパシタＣ１5の一部をなすキャパシタ誘電体領域１２oが、還流ダイオードの空乏層が形成される半導体基体（４１，４２）中の領域とは異なる位置に形成されている。 (Third embodiment)
[Cross-sectional structure of semiconductor device]
The third semiconductor device according to the embodiment, as shown a cross-sectional structure in FIG. 24, a freewheeling diode D 15 for unipolar operation or unipolar operation equivalent, a series connection of a capacitor C 15 and resistor R 15 The semiconductor snubber circuit is monolithically integrated in the same chip. Then, the bias conditions freewheeling diode D 15 are cut off, the capacitor dielectric region 12o forming a portion of the capacitor C 15 is a region in the semiconductor body (41, 42) a depletion layer of the freewheeling diode is formed Are formed at different positions.

図２４の右側部に示すように、還流ダイオードＤ１５は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域４１上にｎ−型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、例えばｎ型の不純物密度が１０１５〜１０１８ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。 As shown in the right side of FIG. 24, a freewheeling diode D 15 is, for example polytype of silicon carbide on the substrate region 41 and n + -type 4H type n - a type substrate material drift region 42 is formed of It is configured. As the substrate region 41, for example, one having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. As the drift region 42, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage.However, in general, the smaller the resistivity and thickness, the loss during conduction can be reduced. It is desirable to reduce the resistance.

第３の実施形態に係る半導体装置では、例えば不純物密度が１０１６ｃｍ−３、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、第３の実施形態に係る半導体装置では、半導体基体（４１，４２）が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第３の実施形態に係る半導体装置では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。 The semiconductor device according to the third embodiment will be described by using a semiconductor device having an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a withstand voltage of 600 V class, for example. In the semiconductor device according to the third embodiment, the case where the semiconductor substrate (41, 42) is a substrate composed of two layers of the substrate region 41 and the drift region 42 will be described. A substrate formed of only the substrate region 41 that is not an example may be used, or a multilayer substrate may be used. In the semiconductor device according to the third embodiment, the breakdown voltage is 600 V class as an example, but the breakdown voltage class is not limited.

ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりも禁制帯幅の小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンの禁制帯幅が異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてｐ型で不純物密度が１０１９ｃｍ−３、厚みが０．５μｍとした場合で説明する。 A hetero semiconductor region 43 made of polycrystalline silicon having a forbidden band width smaller than that of silicon carbide is deposited so as to be in contact with the main surface of the drift region 42 facing the bonding surface with the substrate region 41. At the junction between the drift region 42 and the hetero semiconductor region 43, a heterojunction diode made of materials having different band gaps of silicon carbide and polycrystalline silicon is formed, and an energy barrier exists at the junction interface. Since the heterojunction diode can control the height of the energy barrier of the heterojunction by changing the impurity density of the hetero semiconductor region 43, an optimum barrier height can be obtained according to the required breakdown voltage. it can. Here, as an example, a case where the p-type impurity density is 10 19 cm −3 and the thickness is 0.5 μm will be described.

又、第３の実施形態に係る半導体装置においてはヘテロ半導体領域４３に接するように表面電極４４が、基板領域４１に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４５は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４００として外部電極と接続をする。このように、図２４右側部に示す還流ダイオードＤ１５は、表面電極４４がアノード電極、裏面電極４５がカソード電極とした縦型のダイオードとして機能する。 In the semiconductor device according to the third embodiment, the front electrode 44 is formed so as to be in contact with the hetero semiconductor region 43, and the back electrode 45 is formed so as to be in contact with the substrate region 41. The surface electrode 44 may have a multilayer structure using a metal material such as aluminum, copper, gold, nickel, or silver on the outermost surface in order to connect to an external electrode as the anode terminal 300. On the other hand, the back electrode 45 is made of an electrode material that is in ohmic contact with the substrate region 41. As an example of an electrode material for ohmic connection, nickel silicide, titanium material, or the like can be given. The back electrode 45 is connected to an external electrode as a cathode terminal 400. Thus, the reflux diode D 15 shown in FIG. 24 right side has an anode electrode surface electrode 44, the back electrode 45 functions as a vertical diode has a cathode electrode.

〔スイッチング素子の断面構造〕
一方、図２５に示すように、スイッチング素子Ｔｒ１６は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図２５中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域５１上にｎ−型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、例えばｎ型の不純物密度が１０１４〜１０１７ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第３の実施形態に係る半導体装置では例えば不純物密度が２×１０１６ｃｍ−３、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。第３の実施形態に係る半導体装置では一例として、基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としても良い。 [Cross-sectional structure of switching element]
On the other hand, as shown in FIG. 25, the switching element Tr 16 shows a MOSFET made of silicon carbide as an example. In FIG. 25, for example, it is made of a substrate material in which an n − type drift region 52 is formed on an n + type substrate region 51 of a silicon carbide polytype of 4H type. As the substrate region 51, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several to several hundreds of μm can be used. As the drift region 52, for example, an n-type impurity density of 10 14 to 10 17 cm −3 and a thickness of several to several tens of μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage.However, in general, the smaller the resistivity and thickness, the loss during conduction can be reduced. It is desirable to reduce the resistance. The semiconductor device according to the third embodiment will be described by using a semiconductor device having an impurity density of 2 × 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class, for example. In the semiconductor device according to the third embodiment, as an example, the case where the substrate region 51 is used as a support base material is described, but the drift region 52 may be used as a support base material.

ドリフト領域５２中の表層部にｐ型のウェル領域５３が、更にウェル領域５３中の表層部にｎ＋型ソース領域（第１主電極領域）５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極（制御電極）５６が配設されている。更に、ソース領域５４並びにウェル領域５３に接するように例えばアルミ材料からなるソース電極（第１主電極）５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜５８が形成されている。又、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、本説明で用いるＭＯＳＦＥＴはゲート電極５６が半導体基体（４１，４２）に対して平面上に形成されている所謂プレーナ型をしている。 A p-type well region 53 is formed in the surface layer portion of the drift region 52, and an n + -type source region (first main electrode region) 54 is formed in the surface layer portion of the well region 53. Then, a gate electrode (control electrode) made of, for example, n-type polycrystalline silicon through a gate insulating film 55 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 52, the well region 53, and the source region 54. 56 is arranged. Further, a source electrode (first main electrode) 57 made of, for example, an aluminum material is formed in contact with the source region 54 and the well region 53. An interlayer insulating film 58 made of, for example, a silicon oxide film is formed between the source electrode 57 and the gate electrode 56 so as not to contact each other. A drain electrode 59 is formed so as to be in ohmic contact with the substrate region 51. As described above, the MOSFET used in the present description has a so-called planar type in which the gate electrode 56 is formed on a plane with respect to the semiconductor substrate (41, 42).

第３の実施形態に係る半導体装置においても、図２４右側部で示した還流ダイオードＤ１５と図２５で示したスイッチング素子Ｔｒ１６とを、図２４左側部で示した半導体スナバ回路２００−１５と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオードＤ１５とスイッチング素子Ｔｒ１６の遮断状態におけるキャパシタ容量を考慮した誘電体領域１２ｏによるキャパシタＣ１５の設定と、低濃度ドリフト領域８ｏによる抵抗Ｒ１５の設定をすることが望ましい。第１の実施形態及び第２の実施形態に係る半導体装置と同様に、第３の実施形態に係る半導体装置においては、例えば還流ダイオードＤ１５及びスイッチング素子Ｔｒ１６の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣ１５の容量が還流ダイオードＤ１５及びスイッチング素子Ｔｒ１６の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。 In the semiconductor device according to the third embodiment, a switching element Tr 16 shown in freewheeling diode D 15 and 25 shown in FIG. 24 right side, together with the semiconductor snubber circuit 200-15 shown in FIG. 24 left section In order to effectively use the snubber function, the capacitor C 15 is set by the dielectric region 12o in consideration of the capacitor capacitance in the cutoff state of the free wheel diode D 15 and the switching element Tr 16 , it is desirable to set the resistance R 15 with low concentration drift region 8o. Like the semiconductor device according to the first embodiment and the second embodiment, in the semiconductor device according to the third embodiment, for example, as for instance be higher than the withstand voltage of the freewheeling diode D 15 and a switching element Tr 16 The case where the thickness is 1 μm and the capacitance of the capacitor C 15 is approximately the same as the sum of the depletion capacitances formed when the free-wheeling diode D 15 and the switching element Tr 16 are cut off will be described.

〔動作〕
次に、第３の実施形態に係る半導体装置の動作について、第２の実施形態に係る半導体装置と同様に、例えば図７に示す３相交流インバータブリッジの動作に対応させて説明する。 [Operation]
Next, similarly to the semiconductor device according to the second embodiment, the operation of the semiconductor device according to the third embodiment will be described in correspondence with the operation of the three-phase AC inverter bridge shown in FIG. 7, for example.

まず、図７中のスイッチング素子Ｔｒ０２がオンし、スイッチング素子Ｔｒ０２に電流が流れている状態においては、上アームのスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１は逆バイアス状態となり遮断状態になる。 First, the switching element Tr 02 in FIG. 7 is turned on, in a state where a current flows to the switching element Tr 02, the switching element Tr 01 and the passive semiconductor element B 01 of the upper arm becomes blocked state becomes reverse biased .

まず、下アームの導通状態にあるスイッチング素子Ｔｒ０２は、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施形態に係る半導体装置で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料の禁制帯幅がシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さく且つ不純物濃度を大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。 First, the switching element Tr 02 in the conductive state of the lower arm, because it is composed of a MOSFET made of silicon carbide material, as compared with the IGBT described semiconductor device according to a second embodiment, the conduction with a low on-resistance can do. This is because the forbidden band width of the silicon carbide material is about three times larger than that of the silicon material and the maximum insulating electric field is about one order of magnitude larger, so that the thickness in the drift region 52 can be reduced and the impurity concentration can be increased. . For this reason, the resistance of the drift region 52 can be lowered without performing a bipolar operation like the IGBT.

又、下アームの導通状態にあるスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２においては、還流ダイオードＤ０２及び半導体スナバ回路２００−０２は遮断状態を維持する。すなわち、還流ダイオードＤ０２であるヘテロ接合ダイオード（図２４右側部）については、その両端に印加されている電圧がスイッチング素子Ｔｒ０２のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。又、図２４左側部に示す半導体スナバ回路２００−１５においては、キャパシタＣ１５の容量を規定するキャパシタ誘電体領域１２ｏが、電圧の変化するときのみ動作するため、スイッチング素子Ｔｒ０２のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。 Further, in the passive semiconductor element B 02 which are connected in parallel to the switching element Tr 02 in the conductive state of the lower arm, a freewheeling diode D 02 and the semiconductor snubber circuit 200-02 maintains the cutoff state. That is, the freewheeling diode D 02 is a heterojunction diode (FIG. 24 right side) is because the voltage applied to both ends of a reverse bias voltage is applied as low as ON voltage of about the switching element Tr 02 . Further, in the semiconductor snubber circuit 200-15 shown in FIG. 24 left side, a capacitor dielectric region 12o defining the capacitance of the capacitor C 15 is to operate only when the change in voltage, approximately on voltage switching element Tr 02 When the voltage of 1 is applied in a steady state, it becomes a cut-off state.

一方、上アームのスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２５に示すスイッチング素子Ｔｒ１６であるＭＯＳＦＥＴについては、ソース端子（第１主電極端子）３０２とドレイン端子（第２主電極端子）４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図２４右側部に示す還流ダイオードＤ１５であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層１００１ｏが生じ遮断状態が維持される。又、図２４左側部に示す半導体スナバ回路２００−１５においても、キャパシタＣ１５の容量を規定するキャパシタ誘電体領域１２ｏが高電圧により充電された状態になり、遮断状態を維持する。 On the other hand, the switching device Tr 01 and the passive semiconductor device B 01 in the upper arm are also maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied together. That is, for the MOSFET as a switching element Tr 16 shown in FIG. 25, since the reverse bias voltage is applied between the source terminal (first main electrode terminals) 302 and the drain terminal (second main electrode terminals) 402, the drift region This is because a depletion layer extending from the pn junction with the well region 53 is formed in 52 and the cut-off state is maintained. Moreover, the reflux diode D 15 shown in FIG. 24 right side in the heterojunction diode, since a reverse bias voltage is applied between the surface electrode 44 and the back electrode 45, is in the drift region 42 between the hetero semiconductor region 43 A depletion layer 1001o extending from the heterojunction is generated and the cut-off state is maintained. Further, in the semiconductor snubber circuit 200-15 shown in FIG. 24 left side, ready for the capacitor dielectric region 12o defining the capacitance of the capacitor C 15 is charged by the high voltage, it remains turned off.

このように、下アームのスイッチング素子Ｔｒ０２が導通状態のときには、上下アーム共に受動半導体素子は従来技術とほぼ同様の機能を有する。 Thus, when the switching element Tr 02 of the lower arm is conductive, the passive semiconductor device in the vertical arm both have approximately the same function as that of the prior art.

次に、下アームのスイッチング素子Ｔｒ０２がターンオフして遮断状態に移行する場合について説明する。 Next, the case where the switching element Tr 02 of the lower arm is moved to the turn-off to cut-off state.

例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｔｒ０１がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｔｒ０１の電圧上昇が起こる。 For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching element Tr 01 is turned off, the phase of voltage rise and current interruption is shifted, so that the current during conduction is substantially maintained. First, a voltage rise of the switching element Tr 01 occurs.

まず、下アームのターンオフするスイッチング素子Ｔｒ０１に並列に接続されている受動半導体素子Ｂ０１については、還流ダイオードＤ０１及び半導体スナバ回路２００−０１共に、スイッチング素子Ｔｒ０１の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図２４右側部に示す還流ダイオードＤ１５においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層１００１ｏが広がる際に、電子が裏面電極４５側に過渡電流として流れ、図２４左側部に示す半導体スナバ回路２００においては、キャパシタ容量を規定するキャパシタ誘電体領域１２ｏが印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ回路２００−１５のキャパシタ誘電体領域１２ｏのキャパシタ容量の充電作用によって、スイッチング素子Ｔｒ０１のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、第３の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ０１とも並列接続することで、スイッチング素子Ｔｒ０１自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。 First, with respect to the passive semiconductor element B 01 connected in parallel to the switching element Tr 01 that turns off the lower arm, both the free wheel diode D 01 and the semiconductor snubber circuit 200-01 are accompanied by a rise in voltage of the switching element Tr 01 . Since the reverse bias voltage as low as the on-voltage changes from the reverse bias voltage as high as the power supply voltage, a transient current corresponding to the speed of the voltage change flows. That is, in the freewheeling diode D 15 shown in FIG. 24 right side, when the depletion layer from the hetero semiconductor region 43 side 1001o spreads in the drift region 42 with an increase in voltage, as electrons transient current on the back electrode 45 side In the semiconductor snubber circuit 200 shown on the left side of FIG. 24, a transient current flows because the capacitor dielectric region 12o defining the capacitor capacitance is charged according to the applied voltage. This, by the charging effect of capacitance of the capacitor dielectric region 12o semiconductor snubber circuit 200-15, due to the parasitic inductance mitigate transient voltage increase that occurs between the collector / emitter of the switching element Tr 01, contained in the circuit Generation of a surge voltage can be suppressed. That is, in the semiconductor device according to the third embodiment, by both switching elements Tr 01 connected in parallel, even when the switching element Tr 01 itself a turn-off operation, malfunction of the element breakdown and other peripheral circuits The surge voltage that causes the problem can be reduced.

そして、第３の実施形態に係る半導体装置で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２の実施形態に係る半導体装置で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Ｔｒ０１が炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子Ｔｒ０１自体のターンオフ時に振動現象が生じやすく、更に抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、第３の実施形態に係る半導体装置においては、並列に半導体スナバ回路２００−０１が形成されているため、効果的に振動現象を緩和することができる。 In the MOSFET made of silicon carbide cited as an example in the semiconductor device according to the third embodiment, the current is sharply interrupted after the voltage rises. This is different from the IGBT described in the semiconductor device according to the second embodiment, and performs a unipolar operation when conducting. Therefore, the electron current discharged from the depletion layer due to the increase in voltage is the speed of extension of the depletion layer. It is because it is interrupted according to. In other words, since the switching element Tr 01 is a MOSFET made of silicon carbide, a low on-resistance can be realized when conducting, but due to the speed of the switching element's shut-off performance, the oscillation phenomenon occurs when the switching element Tr 01 itself is turned off. This is likely to occur, and the resistance is so low that the vibration phenomenon is hardly attenuated. However, in the semiconductor device according to the third embodiment, the semiconductor snubber circuit 200-01 is formed in parallel. Therefore, the vibration phenomenon can be effectively reduced.

すなわち、第３の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ０１の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ回路２００−０１中のキャパシタ誘電体領域１２ｏを備えるキャパシタＣ０１にも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタＣ０１及び抵抗Ｒ０１によって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、低濃度ドリフト領域８の抵抗成分によって、寄生インダクタンスＬｓで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、第３の実施形態に係る半導体装置のように、スイッチング素子Ｔｒ０１がユニポーラ型で高速遮断性能を有している場合にも、本発明は振動現象を抑制することができる。又、スイッチング素子がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本発明においては、スイッチング素子Ｔｒ０１においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、更に高い効果を引き出すことができる。
そして、スイッチング素子Ｔｒ０１の電流が遮断した後は、下アームのスイッチング素子Ｔｒ０２及び受動半導体素子Ｂ０２は定常オフ状態となり、遮断状態を維持する。 That is, in the semiconductor device according to the third embodiment, when the current of the switching element Tr 01 is interrupted, although the vibration phenomenon parasitic inductance and the resonance and current and voltage in the circuit begins, the semiconductor snubber circuit 200- The same voltage is applied to the capacitor C 01 having the capacitor dielectric region 12o in 01 and a corresponding transient current starts to flow. Then, the slope of the current vibration (dI / dt) is relaxed by the capacitor C 01 and the resistor R 01 , and the energy generated by the parasitic inductance Ls is consumed by the resistance component of the low concentration drift region 8. can do. From this, the present invention can suppress the vibration phenomenon even when the switching element Tr 01 is a unipolar type and has a high-speed cutoff performance as in the semiconductor device according to the third embodiment. Further, even if the switching element is made of a wide gap semiconductor having a smaller conduction loss and is difficult to attenuate for the vibration phenomenon, the vibration phenomenon can be easily attenuated without deteriorating the conduction loss. As described above, in the present invention, the switching element Tr 01 also has a configuration capable of achieving both a conduction loss and a transient loss at a high level, that is, a unipolar type capable of high-speed operation and a wide band capable of realizing a low on-resistance. By combining with the structure of the gap semiconductor, a higher effect can be brought out.
Then, after the current of the switching element Tr 01 is cut off, the lower-arm switching element Tr 02 and the passive semiconductor element B 02 are in a steady off state and maintain the cut-off state.

一方、上アームのスイッチング素子Ｔｒ０１と並列に接続されている受動半導体素子Ｂ０１は、下アームのスイッチング素子Ｔｒ０２のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図２４右側部に示す還流ダイオードＤ１５のドリフト領域４２中に広がっていた空乏層１００１ｏが後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤ１５は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼ裏面電極４５側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２の実施形態に係る半導体装置で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るために、ドリフト領域２３の不純物濃度や厚みが制限されるのに対して、第３の実施形態に係る半導体装置においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。 On the other hand, the passive semiconductor element B 01 connected in parallel with the switching element Tr 01 of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element Tr 02 of the lower arm. Figure 24 right side depletion 1001o which had spread in the drift region 42 of the free wheel diode D 15 is retracted as shown in, hetero barrier height at the heterojunction portion formed between the hetero semiconductor region 43 and the drift region 42 When a forward bias voltage corresponding to the applied, wheel diode D 15 becomes conductive. A heterojunction diode has a large heterobarrier against holes on the valence band side, although a forward current flows with a voltage drop determined by the sum of built-in potentials extending from the heterojunction to the drift region 42 side and the hetero semiconductor region 43 side. The current is composed of only the electron current supplied from the side of the back electrode 45 in the drift region 42, and performs a unipolar operation. At this time, in the Schottky barrier diode described in the semiconductor device according to the second embodiment, the Schottky barrier height is uniquely determined by the work function difference unique to the Schottky metal of the surface electrode 13, and therefore a predetermined breakdown voltage is obtained. Therefore, in the semiconductor device according to the third embodiment, the hetero barrier is changed by controlling the impurity concentration of the hetero semiconductor region 43 while the impurity concentration and thickness of the drift region 23 are limited. Therefore, the resistance of the drift region 42 can be further reduced. That is, loss during conduction can be further reduced.

又、図２４左側部に示す半導体スナバ回路２００−１５においては、還流ダイオードＤ１５が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域１２ｏに充電されていた電荷が過渡電流として放電される。第３の実施形態に係る半導体装置では、キャパシタ誘電体領域１２ｏのキャパシタＣ１５としての容量が還流ダイオードＤ１５及びスイッチング素子Ｔｒ１５に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオードＤ１５に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００−１５は、過渡電流が流れた後は定常状態に移行し電流は遮断される。 Further, in the semiconductor snubber circuit 200-15 shown in FIG. 24 left side, when the reflux diode D 15 is shifted from the reverse bias state in the forward bias state, the electric charge charged in the capacitor dielectric region 12o is a transient current Discharged. Since in the semiconductor device according to the third embodiment, a depletion capacitance as much as a small capacity capacitor is formed in the return diode D 15 and a switching element Tr 15 as a capacitor C 15 of the capacitor dielectric region 12o, although transient current flows through the discharge, a little effect has no size than the forward bias current flowing through the freewheeling diode D 15 in parallel. In the semiconductor snubber circuit 200-15, after a transient current flows, the semiconductor snubber circuit 200-15 shifts to a steady state and the current is cut off.

又、並列接続されているスイッチング素子Ｔｒ１６についても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のｐｎ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子Ｔｒ１６中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタＣ１５としての放電による過渡電流は流れるが、半導体スナバ回路２００−１５と同様に、並列する還流ダイオードＤ１５に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ回路２００−０１及びスイッチング素子Ｔｒ０１は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオードＤ０１のみが導通状態となる。 In addition, regarding the switching element Tr 16 connected in parallel, although the drain-source voltage shifts from the reverse bias voltage state to the forward bias state, the gate signal is controlled to maintain the off state; Although the pn junction between the well region 53 and the drift region 52 is in the forward bias state, the off-state is maintained because the built-in potential is as large as 2 to 3V. However, since the voltage state between the drain and the source is displaced, a transient current due to the discharge as the capacitor C 15 due to the capacitance change of the depletion layer generated in the drift region 52 in the switching element Tr 16 flows, but the semiconductor snubber similar to circuit 200-15, a little effect has no size than the forward bias current flowing through the freewheeling diode D 15 in parallel. Thus, since the semiconductor snubber circuits 200 - 01 and the switching element Tr 01 of the upper arm to be blocked migrated current to a steady state after the transient current flows, only the freewheeling diode D 01 becomes conductive.

次に、下アームのスイッチング素子Ｔｒ０２がターンオンし、再びスイッチング素子Ｔｒ０２がオン状態に移行する動作について説明する。 Next, the switching element Tr 02 of the lower arm is turned on, the operation for re-transition to the on state switching element Tr 02.

例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｔｒ０２がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｔｒ０２に電流が流れ始める。下アームのターンオンするスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２については、還流ダイオードＤ０２及び半導体スナバ回路２００−０２共に、スイッチング素子Ｔｒ０２に電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図２４右側部に示す還流ダイオードＤ１５においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層１００１ｏはヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。 For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching element Tr 02 is turned on, the phase of current rise and voltage drop is shifted, so that a relatively high voltage is applied. , current starts to flow through the switching element Tr 02. For the passive semiconductor element B 02 connected in parallel to the switching element Tr 02 that turns on the lower arm, both the free-wheeling diode D 02 and the semiconductor snubber circuit 200-02 cause a current to flow through the switching element Tr 02, and between the drain and source As the voltage decreases, the reverse bias voltage as high as the power supply voltage changes from the reverse bias voltage as low as the ON voltage, so that a transient current corresponding to the speed of the voltage change flows. In this case, the freewheeling diode D 15 shown in FIG. 24 right section, 1001O depletion layer had spread in the drift region 42 with decreasing voltage narrows gradually hetero semiconductor region 43 side, drift from the back electrode 45 side Electrons flow in the region 42 as a transient current.

又、図２４左側部に示す半導体スナバ回路２００−１５においては、キャパシタ容量を規定するキャパシタ誘電体領域１２ｏが印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Ｔｒ０２に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００−０２及び還流ダイオードＤ０２は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｔｒ０２のみが導通状態となる。 In the semiconductor snubber circuit 200-15 shown on the left side of FIG. 24, a transient current flows because the capacitor dielectric region 12o defining the capacitor capacity is discharged as the applied voltage decreases. This transient current is a little effect is no size compared with turn-on current flowing through the switching element Tr 02 in parallel. Thus, since the semiconductor snubber circuit 200-02 and a reflux diode D 02 of the lower arm is blocked migrated current to a steady state after the transient current flows, only the switching element Tr 02 becomes conductive.

一方、上アームのスイッチング素子Ｔｒ０１と並列に接続されている受動半導体素子Ｂ０１は、下アームのスイッチング素子Ｔｒ０２のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図２４右側部に示す還流ダイオードＤ１５であるヘテロ接合ダイオードにおいては、裏面電極４５側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。 On the other hand, the passive semiconductor element B 01 connected in parallel with the switching element Tr 01 of the upper arm enters a reverse bias state in conjunction with the turn-on operation of the switching element Tr 02 of the lower arm, and shifts to the cutoff state. In the heterojunction diode is a freewheeling diode D 15 shown in FIG. 24 right side, the electron current supplied from the back electrode 45 side in the drift region 42 decreases with decreasing forward bias voltage. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the hetero barrier height of the heterojunction portion and a reverse bias voltage is further applied to the heterojunction portion, the drift region 42 is heterogeneous with the hetero semiconductor region 43. A depletion layer extending from the junction is generated, and the state shifts to a cutoff state.


第３の実施形態に係る半導体装置では、第１の実施形態及び第２の実施形態に係る半導体装置で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
Since the semiconductor device according to the third embodiment has a unipolar operation like the Schottky barrier diode described in the semiconductor devices according to the first embodiment and the second embodiment, a general silicon is used. This reverse recovery current is much smaller than that of the pn junction diode formed in (1). That is, reverse recovery loss can be greatly reduced.

更に、第３の実施形態に係る半導体装置においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ回路２００−１５を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、第３の実施形態に係る半導体装置においては、還流ダイオードＤ１５が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Ｔｒ１６及び半導体スナバ回路２００−１５中のキャパシタ誘電体領域１２ｏを備えるキャパシタＣ１５にも同等の逆バイアス電圧が印加され、スイッチング素子Ｔｒ１６及び半導体スナバ回路２００−１５中にも相応の過渡電流が流れ始める。第３の実施形態に係る半導体装置においては、キャパシタＣ１５の大きさを、還流ダイオードＤ１５及びスイッチング素子Ｔｒ１６に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｔｒ１５のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ回路２００−１５に流れる電流を低濃度ドリフト領域８ｏの抵抗Ｒ１５成分で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオードＤ１５がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２の実施形態に係る半導体装置で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ回路２００−１５で解決することができる。 Furthermore, in the semiconductor device according to the third embodiment, by combining the semiconductor snubber circuit 200-15 with a heterojunction diode that can reduce the conduction loss as compared with the Schottky barrier diode, the conduction loss and the transient loss can be reduced in a higher dimension. It can be compatible. That is, the in the semiconductor device according to the third embodiment, when the freewheeling diode D 15 is operated reverse recovery, the reverse recovery current begins to flow constituted by the excess carriers reverse bias voltage is applied to the drift region 42 When almost simultaneously, in the capacitor C 15 with a capacitor dielectric region 12o in the switching element Tr 16 and the semiconductor snubber circuit 200-15 is applied equivalent reverse bias voltage, the switching element Tr 16 and the semiconductor snubber circuit in 200-15 The corresponding transient current begins to flow. In the semiconductor device according to the third embodiment, since the set in a volume that the size of the capacitor C 15, becomes approximately equal to the transient current flowing through the freewheeling diode D 15 and a switching element Tr 16, the lower arm without changing substantially the switching speed of the switching element Tr 15, it is possible to alleviate the blocking rate of the reverse recovery current (dI / dt). Furthermore, in order to consume the current flowing through the semiconductor snubber circuit 200-15 in resistor R 15 components of the low concentration drift region 8o, absorbs energy generated by the parasitic inductance Ls, it is possible to quickly converge the vibration phenomenon. That is, even if the return diode D 15 is reduced conduction losses become heterojunction diodes, as in the case of using a Schottky barrier diode as described in the semiconductor device according to a second embodiment, essential for unipolar operation unique The vibration phenomenon can be solved by the semiconductor snubber circuit 200-15.

このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、更に高い効果を引き出すことができる。
第３の実施形態に係る半導体装置においても、還流ダイオードＤ１５及びスイッチング素子Ｔｒ１６に流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００−１５で形成しているところが従来技術と異なる点である。 Therefore, a higher effect can be obtained by combining with a heterojunction diode capable of realizing a low on-resistance.
Also in the semiconductor device according to the third embodiment, attention is paid to the fact that the transient current flowing through the freewheeling diode D 15 and the switching element Tr 16 is only the carriers generated when the depletion layers are formed in the drift regions 42 and 52 at most. However, the point that the snubber circuit is formed of the semiconductor snubber circuit 200-15 is different from the prior art.

又、本発明の構成のようにスイッチング素子もユニポーラ型とすることで、還流ダイオードＤ１５が逆回復動作をする場合に加えて、スイッチング素子Ｔｒ１６がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。 Further, the switching elements as in the configuration of the present invention also be a unipolar, in addition to the case where the return diode D 15 is the reverse recovery operation, even when the switching element Tr 16 is turned off, all the current range, the total The snubber function works effectively in the temperature range.

又第３の実施形態に係る半導体装置においては、還流ダイオードＤ１５が遮断状態にドリフト領域４２に空乏層１００１ｏが形成されている領域ｄ１５とは異なる位置に半導体スナバ回路２００−１５が形成されている。一般的に還流ダイオードの耐圧は、空乏層１００１ｏ中の電界分布により決まり、還流ダイオードＤ１５が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードＤ１５と半導体スナバ回路２００−１５を同一チップ上に形成した場合、半導体スナバ回路２００−１５の電界が、還流ダイオードＤ１５の空乏層１００１ｏ内の電界分布に影響を及ぼし、還流ダイオードＤ１５の耐圧を低下させるおそれがある。第３の実施形態に係る半導体装置においては、還流ダイオードＤ１５が遮断状態において空乏層１００１ｏが形成されている領域ｄ１５とは異なる位置に半導体スナバ回路２００−１５を形成することで、半導体スナバ回路２００−１５の電界が、空乏層１００１ｏ内の電界分布に影響を与え、還流ダイオードＤ１５の耐圧が低下するのを抑制する効果がある。 Also in the semiconductor device according to the third embodiment, the semiconductor snubber circuit 200-15 is formed at a position different from the region d 15 of a freewheeling diode D 15 is the depletion layer 1001o is formed in the drift region 42 to the blocking state ing. Breakdown voltage generally freewheeling diode is determined by the electric field distribution in the depletion layer 1001O, many cases have been designed to have an optimal when freewheeling diode D 15 was present alone. However, when the reflux diode D 15 and the semiconductor snubber 200-15 formed on the same chip, the field of semiconductor snubber 200-15 is, affects the electric field distribution in the depletion layer 1001o reflux diode D 15, reflux diodes it may decrease the breakdown voltage of the D 15. In the semiconductor device according to the third embodiment, since the freewheeling diode D 15 to form a semiconductor snubber circuit 200-15 to a position different from the region d 15 a depletion layer 1001o are formed in cut-off state, the semiconductor snubber field circuit 200-15 is, affects the electric field distribution in the depletion layer 1001O, the breakdown voltage of the freewheeling diode D 15 is an effect of suppressing a decrease.

このようにスイッチング素子Ｔｒ１６はＭＯＳＦＥＴ以外にも例えば図２６及び図２７に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。 As described above, the switching element Tr 16 can obtain the same effect by using other unipolar elements as shown in FIGS. 26 and 27 in addition to the MOSFET.

図２６に示すように、スイッチング素子Ｔｒ１７は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域６１上にｎ−型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンとのヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６４が形成されている。又、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域６１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。 As shown in FIG. 26, in the switching element Tr 17 , for example, an n − type drift region 62 is formed on an n + type substrate region 61 whose polytype of silicon carbide is 4H type, and the substrate region of the drift region 62 A hetero semiconductor region 63 made of, for example, n-type polycrystalline silicon is formed so as to be in contact with the main surface facing the junction surface with 61. That is, the junction between the drift region 62 and the hetero semiconductor region 63 is a hetero junction of silicon carbide and polycrystalline silicon, and an energy barrier exists at the junction interface. A gate insulating film 64 made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the hetero semiconductor region 63 and the drift region 62 together. Further, the gate electrode 65 is connected to the gate insulating film 64, the source electrode 66 is connected to the opposite surface of the hetero semiconductor region 63 facing the drift region 62, and the drain electrode 68 is connected to the substrate region 61. Is formed. An interlayer insulating film 67 made of, for example, a silicon oxide film is formed so as to insulate the gate electrode 65 and the source electrode 66 from each other.

次に図２６のスイッチング素子Ｔｒ１７の動作について説明する。図２６のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極（第１主電極）６６を接地しドレイン電極（第２主電極）６８に正電位が印加されるようにして使用する。 Next, the operation of the switching element Tr 17 in FIG. 26 will be described. The switching element shown in FIG. 26 is also used so that the source electrode (first main electrode) 66 is grounded and a positive potential is applied to the drain electrode (second main electrode) 68 as in the MOSFET.

まず、ゲート電極（制御電極）６５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。   First, when the gate electrode (control electrode) 65 is set to a ground potential or a negative potential, for example, the cutoff state is maintained. That is, an energy barrier against conduction electrons is formed at the heterojunction interface between the hetero semiconductor region 63 and the drift region 62.

次に、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図２６に示すスイッチング素子Ｔｒ１７においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ回路２００によって導通損失と過渡損失を更に高いレベルで両立することができる。 Next, when a positive potential is applied to the gate electrode 65 so as to shift from the cut-off state to the conductive state, electrons are accumulated in the surface layer portions of the hetero semiconductor region 63 and the drift region 62 to which the gate electric field is applied via the gate insulating film 64. A layer is formed. Then, in the surface layer portion of the hetero semiconductor region 63 and the drift region 62, a potential at which free electrons can exist is present, the energy barrier extending toward the drift region 62 becomes steep, and the energy barrier thickness is reduced. As a result, the electronic current is conducted. At this time, in the switching element Tr 17 shown in FIG. 26, the length of the so-called channel portion that controls conduction / cutoff of the current is about the thickness of the energy barrier formed by the hetero barrier, and is necessary for maintaining the withstand voltage in the MOSFET. Since it is smaller than the predetermined channel length, it can conduct with lower resistance. For this reason, as described above, the semiconductor snubber circuit 200 can achieve both a conduction loss and a transient loss at a higher level.

次に第３の実施形態に係る半導体装置において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、更にドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。   Next, in the semiconductor device according to the third embodiment, when the gate electrode 65 is again set to the ground potential in order to shift from the conductive state to the cut-off state, it was formed at the heterojunction interface between the hetero semiconductor region 63 and the drift region 62. The accumulated state of conduction electrons is released, and tunneling in the energy barrier stops. Then, when the flow of conduction electrons from the hetero semiconductor region 63 to the drift region 62 stops and the conduction electrons existing in the drift region 62 flow to the substrate region 61 and are depleted, the drift region 62 side has a depletion layer from the heterojunction portion. Spreads and becomes a cut-off state.

又、図２６のスイッチング素子Ｔｒ１７においては、例えばソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。 Further, the switching element Tr 17 in FIG. 26, for example by grounding the source electrode 66, a reverse conducting a negative potential is applied to the drain electrode 68 (reflux operation) is also possible.

例えばソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図２６のスイッチング素子Ｔｒ１７においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオードＤを図２６のスイッチング素子Ｔｒ１７で共用することができる。すなわち、図２６に示すスイッチング素子Ｔｒ１７では還流ダイオードＤを別チップで形成する以外にも、還流ダイオードＤとスイッチング素子Ｔｒ１７を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００による振動現象を更に低減することができる。又、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。又、チップサイズの低減によってコストが低減されると共に、還流ダイオードＤとスイッチング素子Ｔｒ１７とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。 For example, when the source electrode 66 and the gate electrode 65 are set to the ground potential and a predetermined positive potential is applied to the drain electrode 68, the energy barrier to the conduction electrons disappears, and conduction electrons are transferred from the drift region 62 side to the hetero semiconductor region 63 side. Flow and reverse conducting state. At this time, since there is no injection of holes and conduction is performed only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. Note that the above-described gate electrode 65 may be used as a control electrode without being grounded. In this way, since the switching element Tr 17 in FIG. 26 can also be used as a unipolar freewheeling diode, for example, the freewheeling diode D can be shared by the switching element Tr 17 in FIG. That is, in the switching element Tr 17 shown in FIG. 26, the free-wheeling diode D and the switching element Tr 17 can be made into one chip in addition to forming the free-wheeling diode D as a separate chip, and the semiconductor package can be downsized. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber circuit 200 can be further reduced. Moreover, shortening the wiring length also has an effect of reducing radiation noise generated from the wiring due to the oscillating current. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode D and the switching element Tr 17 is reduced, so that the capacitor capacity C required for the semiconductor snubber circuit 200 can also be reduced. That is, the vibration phenomenon can be suppressed with a small size and low cost.

以上、図２６においては、一例としてヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニュウムやシリコンゲルマニュウム等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でも構わない。又、一例として、ドリフト領域６２としてｎ型の炭化珪素を、ヘテロ半導体領域６３としてｐ型の多結晶シリコンを用いて説明しているが、それぞれｎ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｎ型の多結晶シリコンの如何なる組み合わせでも良い。   As described above, in FIG. 26, the example using polycrystalline silicon as the material used for the hetero semiconductor region 63 is described as an example, but other materials such as single crystal silicon and amorphous silicon can be used as long as the material forms a heterojunction with silicon carbide. Any material such as silicon materials, other semiconductor materials such as germanium and silicon germanium, and other polytypes of silicon carbide such as 6H and 3C may be used. In addition, as an example, n-type silicon carbide is used as the drift region 62 and p-type polycrystalline silicon is used as the hetero semiconductor region 63. However, n-type silicon carbide and p-type polycrystalline silicon, Any combination of p-type silicon carbide and p-type polycrystalline silicon, or p-type silicon carbide and n-type polycrystalline silicon may be used.

次に図２７は、スイッチング素子Ｔｒ１８としてＪＦＥＴと呼ばれる接合型のＦＥＴを用いた場合について説明する。 Next, FIG. 27, the case of using the junction type FET, called JFET as a switching element Tr 18.

図２７中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域７１上にｎ−型のドリフト領域７２が形成され、ｎ＋型のソース領域（第１主電極領域）７３とｐ型のゲート領域（制御電極領域）７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極（第１主電極）７６に接続されており、基板領域（第２主電極領域）７１はドレイン電極（第２主電極）７８に接続されている。なお、符号７７は層間絶縁膜である。 In Figure 27, for example polytype of silicon carbide n on the substrate region 71 and n + -type 4H types - type drift region 72 is formed, the n + -type source region (first main electrode region) 73 A p-type gate region (control electrode region) 74 is formed, the gate region 74 is connected to the gate electrode 75, the source region 73 is connected to the source electrode (first main electrode) 76, and the substrate The region (second main electrode region) 71 is connected to the drain electrode (second main electrode) 78. Reference numeral 77 denotes an interlayer insulating film.

図２７のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。更に、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ回路２００においても、例えば図９、図１０などキャパシタ容量としてシリコン酸化膜を用いない空乏容量を用いる構成の方が、信頼性を確保しつつ、効果を発揮することができる。   Since the JFET of FIG. 27 performs a unipolar operation like the MOSFET, it is possible to obtain the same effect as that obtained by the MOSFET. Further, in the JFET, an essential gate insulating film is unnecessary in the MOSFET, so that operation at a high temperature exceeding 200 ° C. is relatively easy from the viewpoint of ensuring reliability. From this, by using JFET, the effect which can suppress a vibration phenomenon irrespective of the use temperature range which is the characteristics of this invention can be utilized as a strength more. In high temperature applications, the semiconductor snubber circuit 200 is also more effective when the configuration using a depletion capacitor that does not use a silicon oxide film as a capacitor capacitor, such as FIG. 9 and FIG. 10, while ensuring reliability. be able to.

このように、スイッチング素子についてＭＯＳＦＥＴ以外のスイッチング素子Ｔｒ１７，Ｔｒ１８を用いた場合の効果について説明してきたが、還流ダイオードＤについても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。 As described above, the effect of using the switching elements Tr 17 and Tr 18 other than the MOSFET has been described as the switching element. However, the free-wheeling diode D is also a diode that operates in a unipolar operation or a unipolar operation. Similar effects can be obtained.

例えば、図２８に示すようなｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の第３の実施形態に係る半導体装置として説明してきた種々の構造例の効果を同じように得ることができる。   For example, even in the structure of a pn junction diode as shown in FIG. 28, excess carriers made up of fractional carriers injected from the p-type region during conduction, heavy metal diffusion using gold or platinum, and electrons using an electron beam By controlling the lifetime of minority carriers, which are the main components of excess carriers, by measures such as ion irradiation using proton irradiation and protons, it is applicable even when the operation is almost equivalent to unipolar operation. The effects of various structural examples described as the semiconductor device according to the third embodiment of the present invention can be obtained in the same manner.

例えば、図２８右側部に示すｐｎ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図２８に示すように、還流ダイオードＤ１９は、例えばシリコンからなるｎ＋型の基板領域８１上にｎ−型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、例えばｎ型の不純物密度が１０１３〜１０１７ｃｍ−３、厚みが数〜数１００μｍのものを用いることができる。 For example, a case where the pn junction diode shown on the right side of FIG. 28 is configured by a soft recovery diode will be described. As shown in FIG. 28, a reflux diode D 19, for example n on n + -type substrate region 81 made of a silicon - -type drift region 82 is formed of a substrate material formed. As the substrate region 81, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. As the drift region 82, for example, an n-type impurity density of 10 13 to 10 17 cm −3 and a thickness of several to several hundred μm can be used.

第３の実施形態に係る半導体装置の構造例としては、例えば不純物密度が１０１４ｃｍ−３、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、第３の実施形態に係る半導体装置では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第３の実施形態に係る半導体装置では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。 The structure of the semiconductor device according to a third embodiment, an impurity density of 10 14 cm -3, the breakdown voltage at 50μm thickness is described in the case of using those 600V class. In the semiconductor device according to the third embodiment, the case where the semiconductor substrate is a two-layer substrate including the substrate region 81 and the drift region 82 will be described. However, the magnitude of the resistivity is not the above example. A substrate formed of only the substrate region 81 may be used, or a multilayer substrate may be used. In the semiconductor device according to the third embodiment, the breakdown voltage is 600 V class as an example, but the breakdown voltage class is not limited.

ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにｐ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図２８で示した還流ダイオードはｐｎ接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。   A p-type opposite conductivity type region 83 is formed so as to be in contact with the main surface of the drift region 82 facing the bonding surface with the substrate region 81, and the surface electrode 84 is connected to the opposite conductivity type region 83 so as to connect to the substrate region 81. A back electrode 85 is formed so as to be in contact with. In addition, although the freewheeling diode shown in FIG. 28 is formed only by pn junction, for example, one part may be comprised so that it may function as a Schottky diode, and another structure may be included.

図２８に示すｐｎ接合ダイオードがソフトリカバリダイオードとして働くようにする１つの手法として、例えば導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。   One method for allowing the pn junction diode shown in FIG. 28 to function as a soft recovery diode is, for example, a method of controlling the lifetime of minority carriers injected into the drift region 82 during conduction. For example, by using ion irradiation or the like in the drift region 82, the minority carrier lifetime is controlled to be different between the side close to the opposite conductivity type region 83 and the side close to the substrate region 81, and the minority flowing during reverse recovery. While the transient current due to the carriers is reduced, the decrease time of the minority carriers staying on the substrate region 81 side can be relaxed, and the vibration phenomenon can be prevented from occurring in the reverse recovery operation at a large current.

しかしながら、少数キャリアのライフタイムを制御したｐｎ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図２８に示すダイオードに流れる過渡電流は図４右側部などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ回路２００がない状態だと振動現象が生じる。しかし、第３の実施形態に係る半導体装置のように、半導体スナバ回路２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバ回路との組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。又、例えば炭化珪素からなるｐｎ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってｐ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。又、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でｐｎ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。   However, in a pn junction diode in which the minority carrier lifetime is controlled, the minority carrier lifetime is shortened regardless of the magnitude of the current. Therefore, when the current is small, minority carriers disappear instantaneously during reverse recovery. Therefore, the operation is almost the same as the unipolar operation. In this case, since the transient current flowing in the diode shown in FIG. 28 flows due to the movement of majority carriers when the depletion layer spreads, as in the unipolar diode described in the right side of FIG. 4 and the like, the semiconductor snubber circuit 200 If there is no vibration, vibration will occur. However, as in the semiconductor device according to the third embodiment, the semiconductor snubber circuit 200 can be connected in parallel to alleviate the vibration phenomenon at a low current. In other words, the vibration phenomenon can be mitigated by a combination of the soft recovery diode and the semiconductor snubber circuit at both a large current and a small current. Here, the effect of the embodiment of the present invention has been described using a soft recovery diode as an example. However, even when a fast recovery diode whose reverse recovery characteristic is not softened at the time of a large current is used, it is equivalent to the unipolar operation. If there is a current region that operates, at least an effect of suppressing a vibration phenomenon at a low current can be obtained. In addition, in a material that is less likely to recover crystals by heat treatment than a silicon material, such as a pn junction diode made of silicon carbide, the minority carrier lifetime is originally small, for example, when a p-type region is formed by ion implantation. Also in the diode, as described above, the effect of suppressing the vibration phenomenon can be obtained. In any structure, the effect of the present invention can also be obtained when the pn junction diode is reversely recovered at least under the condition that current does not flow and minority carriers are not injected.

又第３の実施形態に係る半導体装置においては、還流ダイオードＤ１９が遮断状態にドリフト領域８２に空乏層１００１ｐが形成されている領域ｄ１９とは異なる位置に半導体スナバ回路２００−１９が形成されている。一般的に還流ダイオードの耐圧は、空乏層中の電界分布により決まり、還流ダイオードが単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードＤ１９と半導体スナバ回路２００−１９を同一チップ上に形成した場合、半導体スナバ回路２００−１９の電界が、還流ダイオードＤ１９の空乏層１００１ｐ内の電界分布に影響を及ぼし、還流ダイオードＤ１９の耐圧を低下させるおそれがある。第３の実施形態に係る半導体装置においては、還流ダイオードＤ１９が遮断状態において空乏層１００１ｐが形成されている領域ｄ１９とは異なる位置に半導体スナバ回路２００−１９を形成することで、半導体スナバ回路２００−１９の電界が、空乏層１００１ｐ内の電界分布に影響を与え、還流ダイオードＤ１９の耐圧が低下するのを抑制する効果がある。 Also in the semiconductor device according to the third embodiment, the semiconductor snubber circuit 200-19 is formed at a position different from the region d 19 to reflux diode D 19 is the depletion layer 1001p is formed in the drift region 82 to the blocking state ing. In general, the withstand voltage of a freewheeling diode is determined by the electric field distribution in the depletion layer, and is often designed to be optimal when the freewheeling diode exists alone. However, when the reflux diode D 19 and the semiconductor snubber circuit 200-19 are formed on the same chip, the field of semiconductor snubber circuit 200-19 is, affects the electric field distribution in the depletion layer 1001p reflux diode D 19, reflux diodes it may decrease the breakdown voltage of the D 19. In the semiconductor device according to the third embodiment, since the freewheeling diode D 19 to form a semiconductor snubber circuit 200-19 to a position different from the region d 19 a depletion layer 1001p is formed in the disengaged state, the semiconductor snubber field circuit 200-19 is, affects the electric field distribution in the depletion layer 1001P, the breakdown voltage of the freewheeling diode D 19 is an effect of suppressing a decrease.

このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。   Thus, if the diode has at least a part of the operation equivalent to the unipolar operation, the effect of the present invention can be obtained in which the vibration phenomenon is reduced during the reverse recovery operation.

なお、図２８に示した還流ダイオードＤ１９は第１の実施形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオードＤ１９と半導体スナバ回路２００−１９のみの並列接続としても良い。 Since reflux diode D 19 shown in FIG. 28 for the same effect even when the switching device shown in the first embodiment are not connected in parallel, only the reflux diode D 19 and the semiconductor snubber circuit 200-19 It is good also as a parallel connection.

更に、第３に実施形態においては、第２の実施形態に係る半導体装置で説明した還流ダイオードＤとスイッチング素子Ｔｒが共に異なる組み合わせで説明してきたが、還流ダイオードＤとスイッチング素子Ｔｒの組み合わせはどれを組み合わせても良い。すなわち、例えば還流ダイオードＤは第２の実施形態に係る半導体装置で説明したショットキーバリアダイオードを用いて、スイッチング素子Ｔｒは第３に実施形態で説明したＭＯＳＦＥＴを組み合わせても良い。又、還流ダイオードＤとスイッチング素子Ｔｒとを同一チップ上に形成していても良い。   Furthermore, in the third embodiment, the free wheel diode D and the switching element Tr described in the semiconductor device according to the second embodiment have been described in different combinations. May be combined. That is, for example, the free wheel diode D may be the Schottky barrier diode described in the semiconductor device according to the second embodiment, and the switching element Tr may be combined with the MOSFET described in the third embodiment. Further, the reflux diode D and the switching element Tr may be formed on the same chip.

又、第１の実施形態で図１８と図１９を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さい方が望ましい。   Further, as described with reference to FIGS. 18 and 19 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the sum of the capacitor capacitance components of the free-wheeling diode and the switching element in the cut-off state. With respect to C0, the damping effect of the vibration phenomenon becomes remarkable when C / C0 is around 0.1, and the convergence time ratio value of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C is as small as possible.

このことから、第３の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤ及びスイッチング素子Ｔｒの遮断状態におけるキャパシタ成分の容量の総和に比べて、１／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第３の実施形態に係る半導体装置で説明したどの構造においても得ることができる。   From this, the size of the capacitor capacitance C of the snubber circuit used in the semiconductor device according to the third embodiment is 1/10 times the total capacitance of the capacitor components in the cutoff state of the free wheel diode D and the switching element Tr. By selecting the capacitance within the range of 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any structure described in the semiconductor device according to the third embodiment.

（第４の実施形態）
〔半導体装置の実装構造〕
第４の実施形態に係る半導体装置においては、図２９に示すように、例えばセラミック板などで形成された絶縁性を有し、且つ、支持体としての機能を有する絶縁基板５０１ｑ上に、例えば銅やアルミなどの金属材料からなるカソード側金属膜４１１ｑ、エミッタ側金属膜（アノード側金属膜）３１１ｑ及びゲート側金属膜７０１ｑが形成されている。カソード側金属膜４１１ｑ上には、半導体スナバ回路内蔵スイッチング素子９−２０のコレクタ端子側が、還流ダイオードＤ２０のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている（半導体スナバ回路内蔵スイッチング素子９−２０の断面構造は、図３０に示す。）。そして、半導体スナバ回路内蔵スイッチング素子９−２０の半導体チップのエミッタ端子（第１主電極端子）側は、還流ダイオードＤのアノード端子と共に、例えばアルミワイヤやアルミリボンなどの金属配線３５０を介して、共にエミッタ側金属膜（アノード側金属膜）３１１ｑに接続された構成となっている。
〔スイッチング素子の断面構造〕
図３０に示すように、半導体スナバ回路内蔵スイッチング素子９−２０は、右側破線の右側に形成されるスイッチング素子Ｔｒ２０の部分と、左側破線の左側に形成される半導体スナバ回路２００−２０の部分を、同一半導体基体（２１ｑ，２２ｑ，２３ｑ）にモノリシックに集積化している。 (Fourth embodiment)
[Semiconductor device mounting structure]
In the semiconductor device according to the fourth embodiment, as shown in FIG. 29, for example, copper is formed on an insulating substrate 501q having a function as a support having an insulating property formed by a ceramic plate, for example. A cathode-side metal film 411q, an emitter-side metal film (anode-side metal film) 311q, and a gate-side metal film 701q made of a metal material such as aluminum are formed. On the cathode side metal film 411Q, the collector terminal of the semiconductor snubber circuit-switching device 9-20, with the cathode terminal of the freewheeling diode D 20, for example, are arranged in contact via a bonding material such as solder bastard material (The cross-sectional structure of the semiconductor snubber circuit built-in switching element 9-20 is shown in FIG. 30). Then, the emitter terminal (first main electrode terminal) side of the semiconductor chip of the semiconductor snubber circuit built-in switching element 9-20 is connected to the anode terminal of the reflux diode D through a metal wiring 350 such as an aluminum wire or an aluminum ribbon. Both are connected to the emitter side metal film (anode side metal film) 311q.
[Cross-sectional structure of switching element]
As shown in FIG. 30, the semiconductor snubber circuit incorporated switching element 9-20, the portion of the semiconductor snubber circuit 200-20 which is formed a portion of the switching element Tr 20 which is formed on the right side of the right dashed line, to the left of the left dashed line Are monolithically integrated on the same semiconductor substrate (21q, 22q, 23q).

まず、スイッチング素子Ｔｒ２０の部分は、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたｐ＋型の基板領域２１ｑ上に、ｎ型のバッファ領域２２ｑを介して、ｎ−型のドリフト領域２３ｑが形成された基板材料で構成されている。ドリフト領域２３ｑ中の表層部にｐ型のウェル領域２４ｑが、更にウェル領域２４ｑ中の表層部にｎ＋型エミッタ領域（第１主電極領域）２５ｑが形成されている。そして、ドリフト領域２３ｑ、ウェル領域２４ｑ及びエミッタ領域２５ｑの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６ｑを介して、例えばｎ型の多結晶シリコンからなるゲート電極（制御電極）２７ｑが配設されている。更に、エミッタ領域２５ｑ並びにウェル領域２４ｑに接するように例えばアルミ材料からなるエミッタ電極（第１主電極）２８ｑが形成されている。又、基板領域（第２主電極領域）２１ｑにオーミック接続するようにコレクタ電極（第２主電極）３０ｑが形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７ｑが半導体基体（２１ｑ，２２ｑ，２３ｑ）に対して平面上に形成されている所謂プレーナ型をしている。 First, a portion of the switching element Tr 20 shows a configuration of a general IGBT as an example. For example, it is made of a substrate material in which an n − type drift region 23q is formed on a p + type substrate region 21q made of silicon via an n type buffer region 22q. A p-type well region 24q is formed in the surface layer portion in the drift region 23q, and an n + -type emitter region (first main electrode region) 25q is formed in the surface layer portion in the well region 24q. Then, a gate electrode (control electrode) made of, for example, n-type polycrystalline silicon through a gate insulating film 26q made of, for example, a silicon oxide film so as to be in contact with the surface layers of the drift region 23q, well region 24q, and emitter region 25q. 27q is arranged. Further, an emitter electrode (first main electrode) 28q made of, for example, an aluminum material is formed so as to be in contact with the emitter region 25q and the well region 24q. A collector electrode (second main electrode) 30q is formed so as to be in ohmic contact with the substrate region (second main electrode region) 21q. Thus, the IGBT used in this description is a so-called planar type in which the gate electrode 27q is formed on a plane with respect to the semiconductor substrate (21q, 22q, 23q).

更に、図３０においては、ドリフト領域２３ｑもしくはウェル領域２４ｑの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｑが形成されている。フィールド絶縁膜３１ｑは、スイッチング素子Ｔｒ２０を半導体スナバ回路２００−２０とともにモノリシックに集積化する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。第４の実施形態に係る半導体装置においては、図３０に一例としてフィールド絶縁膜３１ｑの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１ｑが形成される外周端部の構成として、ウェル領域２４ｑの外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。 Further, in FIG. 30, a field insulating film 31q made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 23q or the well region 24q. Field insulating film 31q is, when monolithically integrated with the semiconductor snubber circuit 200-20 switching elements Tr 20, for example in order to reduce the electric field concentration at the pn junction of the chip peripheral portion, in the structure generally used is there. In the semiconductor device according to the fourth embodiment, as an example of the shape of the end portion of the field insulating film 31q, FIG. 30 shows a case where the portion in contact with the surface electrode is a right angle, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end where the field insulating film 31q is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the well region 24q.

次に図３０中の左側破線の左側に形成される半導体スナバ回路２００−２０の部分について構成を説明する。上記スイッチング素子Ｔｒ２０の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子Ｔｒ２０のゲート絶縁膜２６ｑや層間絶縁膜（図示なし）などを形成する際に形成される絶縁膜３２ｑを介して、多結晶シリコンからなる抵抗領域３３ｑが形成されている。なお、第４の実施形態に係る半導体装置においては絶縁膜３２ｑが形成された場合について例示しているが、絶縁膜３２ｑを介さずフィールド絶縁膜３１ｑ上に抵抗領域３３ｑが形成されていても勿論良い。そして、抵抗領域３３ｑに接するようにエミッタ電極（第１主電極）２８ｑが形成され、スイッチング素子Ｔｒ２０のエミッタ端子（第１主電極端子）３０１と同電位となっている。つまり、第４の実施形態に係る半導体装置における半導体スナバ回路２００−２０は、抵抗領域３３ｑは抵抗Ｒとして機能し、フィールド絶縁膜３１ｑ及び絶縁膜３２ｑはキャパシタＣのキャパシタ誘電体領域として機能する。抵抗領域３３ｑは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。 Next, the configuration of the semiconductor snubber circuit 200-20 formed on the left side of the left broken line in FIG. 30 will be described. On a predetermined region of the field insulating film 31 used in the electric field relaxation of the outer circumference end portion of the switching element Tr 20, for example, when forming the like gate insulating film 26q and the interlayer insulating film of the switching element Tr 20 (not shown) A resistance region 33q made of polycrystalline silicon is formed through an insulating film 32q formed on the substrate. In the semiconductor device according to the fourth embodiment, the case where the insulating film 32q is formed is illustrated, but it goes without saying that the resistance region 33q may be formed on the field insulating film 31q without passing through the insulating film 32q. good. Then, an emitter electrode in contact with the resistive region 33q (first main electrode) 28q is formed, has an emitter terminal (first main electrode terminal) 301 of the switching element Tr 20 at the same potential. That is, in the semiconductor snubber circuit 200-20 in the semiconductor device according to the fourth embodiment, the resistance region 33q functions as the resistance R, and the field insulating film 31q and the insulating film 32q function as the capacitor dielectric region of the capacitor C. The resistance region 33q can be changed in impurity concentration and thickness in accordance with the required resistance value.

又、フィールド絶縁膜３１ｑについても、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ回路２００−２０の機能としてだけではなく、スイッチング素子Ｔｒ２０の電界緩和という機能を満たすためのフィールド絶縁膜３１ｑの破壊防止のため、スイッチング素子Ｔｒ２０の耐圧よりも高いことが望ましい。又、キャパシタＣの容量については、同一チップ上のスイッチング素子Ｔｒ２０とともに並列に接続される還流ダイオードＤがそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。 Also, the thickness and area of the field insulating film 31q can be determined according to the required breakdown voltage and the required capacitance of the capacitor C. The breakdown voltage, not only as a function of the semiconductor snubber circuit 200-20, for preventing destruction of the field insulating film 31q for satisfying the function of the electric field relaxation of the switching element Tr 20, higher than the breakdown voltage of the switching element Tr 20 Is desirable. Further, regarding the capacity of the capacitor C, the free-wheeling diode D connected in parallel with the switching element Tr 20 on the same chip is 100 minutes from the depletion capacity charged in the shut-off state (when high voltage is applied). Although it can be selected in the range of about 1 to 100 times, it exhibits a sufficient snubber function, suppresses increase in loss as much as possible, and considers the required chip area, as shown in the calculation results described below, A range of about 1/10 to about 10 times is desirable.

第４の実施形態に係る半導体装置においては、例えばスイッチング素子Ｔｒ２０の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣの容量がスイッチング素子Ｔｒ２０と還流ダイオードＤの遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜３１ｑは、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタＣとして機能する誘電体材料であればどのような材料でも良い。 In the semiconductor device according to the fourth embodiment, for example, becomes higher as a thickness of, for example, than the breakdown voltage of the switching element Tr 20 is set to 1 [mu] m, the capacitance of the capacitor C is formed when cut-off state of the freewheeling diode D and the switching element Tr 20 A case where the same depletion capacity is used will be described. The field insulating film 31q may be a material other than a silicon oxide film as long as it is a dielectric material having a predetermined breakdown voltage and functioning as an electric field relaxation function and a capacitor C.

又、抵抗領域３３ｑの抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。   The magnitude of the resistance R of the resistance region 33q is desirably set so as to satisfy a general design formula C = 1 / (2πfR) that effectively exhibits a snubber function.

このように、１チップ（同一半導体基体）にスイッチング素子Ｔｒ２０と半導体スナバ回路２００−２０がモノリシックに集積化された場合にも、第１の実施形態で説明した動作及び効果を得ることができる。 Thus, even when the switching element Tr 20 and the semiconductor snubber circuit 200-20 is monolithically integrated on one chip (same semiconductor substrate), it is possible to obtain the operation and effect described in the first embodiment .

更に、第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２０と半導体スナバ回路２００−２０が支持基体（同一半導体基体）としての基板領域２１ｑ及びバッファ領域２２ｑ及びドリフト領域２３ｑを共用し、且つ、電極材としてエミッタ電極（第１主電極）２８ｑ及びコレクタ電極（第２主電極）３０ｑを共用している。更に、スイッチング素子Ｔｒ２０の電界緩和機能として働くフィールド絶縁膜３１ｑもキャパシタＣの機能として共用することができる。更に、更に、スイッチング素子Ｔｒ２０のゲート電極２７ｑとして働く多結晶シリコン膜を抵抗Ｒ成分として抵抗領域３３ｑとして同様に作成することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。又、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。又、スイッチング素子Ｔｒ２０及び半導体スナバ回路２００−２０のエミッタ電極２８ｑが共通の電極となり、第２の実施形態に係る半導体装置では金属配線３５１、３３１で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、並列接続している還流ダイオードＤの逆回復時における振動現象を更に低減することができる。更に、第４の実施形態に係る半導体装置を例えば図７に示すようなインバータ回路に用いた場合には、スイッチング素子Ｔｒ１３と半導体スナバ回路２００−１３とを１チップ化した新たな効果を生むことができる。すなわち、第２の実施形態に係る半導体装置から第３の実施形態に係る半導体装置を通して説明してきたように、還流ダイオードＤが逆回復動作をする場合においては、半導体スナバ回路２００は振動現象を緩和するべく、還流ダイオードＤ、スイッチング素子Ｔｒの空乏容量並びに半導体スナバ回路２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗Ｒ成分で発熱する。一方、還流ダイオードＤが逆回復動作をする場合においては、それに並列接続されているスイッチング素子Ｔｒは導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ回路２００−２０の部分が発熱している際にはスイッチング素子Ｔｒ２０の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、発熱による抵抗領域３３ｑの高集積化が期待できる。 Furthermore, in the semiconductor device according to the fourth embodiment, the switching element Tr 20 and the semiconductor snubber circuit 200-20 share the substrate region 21q, the buffer region 22q, and the drift region 23q as a support base (same semiconductor base), In addition, the emitter electrode (first main electrode) 28q and the collector electrode (second main electrode) 30q are shared as electrode materials. Furthermore, it is possible to field insulating film 31q functioning as an electric field relaxing function of the switching element Tr 20 also share a function of the capacitor C. Furthermore, it can further be prepared in the same manner as the resistor region 33q polycrystalline silicon film acting as a gate electrode 27q of the switching element Tr 20 as the resistance R component. That is, since these portions can be formed by the same process, the manufacturing process can be simplified. Further, since the mounting area (site area) can be reduced by using one chip, the semiconductor package can be reduced in size. Further, the switching element Tr 20 and the emitter electrode 28q of the semiconductor snubber circuit 200-20 become a common electrode. Compared to the case where the semiconductor device according to the second embodiment is connected by the metal wirings 351 and 331, the wiring and the like. Since the parasitic inductance generated in the diode can be further reduced, the vibration phenomenon during reverse recovery of the free-wheeling diode D connected in parallel can be further reduced. Furthermore, when a semiconductor device according to a fourth embodiment the inverter circuit as shown in FIG. 7 for example, produce a new effect that one chip and a switching element Tr 13 and the semiconductor snubber circuit 200-13 be able to. That is, as described from the semiconductor device according to the second embodiment to the semiconductor device according to the third embodiment, when the freewheeling diode D performs a reverse recovery operation, the semiconductor snubber circuit 200 reduces the oscillation phenomenon. Therefore, the transient current generated due to the depletion capacity of the freewheeling diode D and the switching element Tr and the capacitor capacity C of the semiconductor snubber circuit 200 is consumed and heat is generated by the resistance R component. On the other hand, when the freewheeling diode D performs the reverse recovery operation, the switching element Tr connected in parallel thereto is not in a conductive state, and therefore hardly generates heat. From this, by making one chip, when the part of the semiconductor snubber circuit 200-20 is generating heat during reverse recovery, the part of the switching element Tr 20 is in a cut-off state and does not generate heat. The temperature rise can be suppressed to a lower level than in the case of another chip. That is, by integrating into one chip, high integration of the resistance region 33q due to heat generation can be expected.

以上のように、第４の実施形態に係る半導体装置では、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。   As described above, the semiconductor device according to the fourth embodiment can be realized in a small size and at a low cost while improving both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance.

又第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２０が遮断状態にドリフト領域２３ｑに空乏層１００１ｑが形成されている領域ｄ２０とは異なる位置に半導体スナバ回路２００−２０が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層１００１ｑ中の電界分布により決まり、スイッチング素子Ｔｒ２０が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Ｔｒ２０と半導体スナバ回路２００−２０を同一チップ上に形成した場合、半導体スナバ回路２００−２０の電界が、スイッチング素子Ｔｒ２０の空乏層１００１ｑ内の電界分布に影響を及ぼし、スイッチング素子Ｔｒ２０の耐圧を低下させるおそれがある。第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２０が遮断状態において空乏層１００１ｑが形成されている領域ｄ２０とは異なる位置に半導体スナバ回路２００−２０を形成することで、半導体スナバ回路２００−２０の電界が、空乏層１００１ｑ内の電界分布に影響を与え、スイッチング素子Ｔｒ２０の耐圧が低下するのを抑制する効果がある。 Also in the semiconductor device according to the fourth embodiment, the semiconductor snubber circuit 200-20 is formed at a position different from the region d 20 of the switching element Tr 20 are depletion 1001q is formed in the drift region 23q isolated state ing. Generally breakdown voltage of the switching device is determined by the electric field distribution in the depletion layer 1001Q, in many cases the switching element Tr 20 is designed to have an optimal when present alone. However, when forming the switching element Tr 20 and the semiconductor snubber circuit 200-20 on the same chip, the field of semiconductor snubber circuit 200-20 is, affects the electric field distribution in the depletion layer 1001q of the switching element Tr 20, the switching element There is a possibility that the breakdown voltage of Tr 20 may be reduced. In the semiconductor device according to the fourth embodiment, by forming the semiconductor snubber circuit 200-20 to a position different from the region d 20 of the switching element Tr 20 depletion layer 1001q are formed in the cutoff state, the semiconductor snubber field circuit 200-20 is, affects the electric field distribution in the depletion layer 1001Q, the withstand voltage of the switching element Tr 20 is an effect of suppressing a decrease.

以上、図２９、３１ではスイッチング素子Ｔｒ２０がＩＧＢＴの場合を説明してきたが、例えば第２の実施形態に係る半導体装置及び第３の実施形態に係る半導体装置で説明した様々なスイッチング素子と１チップ化した場合でも同様に容易に実現することができる。図３１〜図３３はその一例である。 Although the switching element Tr 20 in FIG. 29 and 31 have been described in the case of IGBT, the various switching elements as described in the semiconductor device according to the semiconductor device and the third embodiment according to, for example, a second embodiment 1 Even in the case of a chip, it can be easily realized as well. An example is shown in FIGS.

図３１は図３０のスイッチング素子Ｔｒ２０としてＩＧＢＴを用いる代わりに、ＭＯＳＦＥＴを用いた場合を示している。なお、図３１のＭＯＳＦＥＴは例えば炭化珪素半導体基体からなる場合を示している。例えばｎ＋型である基板領域５１上にｎ−型のドリフト領域５２ｒが形成された基板材料を用いており、ドリフト領域５２ｒ中の表層部にｐ型のウェル領域５３ｒが、更にウェル領域５３ｒ中の表層部にｎ＋型ソース領域５４ｒが形成されている。そして、ドリフト領域５２ｒ、ウェル領域５３ｒ及びソース領域５４ｒの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５ｒを介して、例えばｎ型の多結晶シリコンからなるゲート電極５６ｒが配設されている。更に、ソース領域５４ｒ並びにウェル領域５３ｒに接するようにソース電極５７ｒが形成され、基板領域５１ｒにオーミック接続するようにドレイン電極５９ｒが形成されている。 Figure 31 is an alternative of using the IGBT as the switching element Tr 20 of FIG. 30 shows a case of using a MOSFET. 31 shows a case where the MOSFET of FIG. 31 is made of, for example, a silicon carbide semiconductor substrate. For example, a substrate material in which an n − -type drift region 52r is formed on an n + -type substrate region 51 is used, and a p-type well region 53r is formed in the surface layer portion of the drift region 52r, and further in the well region 53r. An n + -type source region 54r is formed in the surface layer portion. A gate electrode 56r made of, for example, n-type polycrystalline silicon is provided via a gate insulating film 55r made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 52r, the well region 53r, and the source region 54r. Has been. Further, a source electrode 57r is formed so as to be in contact with the source region 54r and the well region 53r, and a drain electrode 59r is formed so as to be in ohmic contact with the substrate region 51r.

更に、図３１においては、ドリフト領域５２ｒもしくはウェル領域５３ｒの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｒが形成されている。フィールド絶縁膜３１ｒは、スイッチング素子Ｔｒ２１を半導体チップとして製造する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。第４の実施形態に係る半導体装置においては、図３１に一例としてフィールド絶縁膜３１ｒの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１ｒが形成される外周端部の構成として、ウェル領域５３ｒの外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。 Further, in FIG. 31, a field insulating film 31r made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 52r or the well region 53r. Field insulating film 31r is, when manufacturing the switching element Tr 21 as the semiconductor chip, for example, in order to reduce the electric field concentration at the pn junction of the chip peripheral portion, a structure that is generally used. In the semiconductor device according to the fourth embodiment, as an example of the shape of the end portion of the field insulating film 31r shown in FIG. 31, the portion in contact with the surface electrode is a right angle, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end where the field insulating film 31r is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the well region 53r.

次に図３１中の左側破線の左側に形成される半導体スナバ回路２００−２１の部分について構成を説明する。上記スイッチング素子Ｔｒ２１の外周端部の電界緩和に用いられているフィールド絶縁膜３１ｒの所定領域上に、例えばスイッチング素子Ｔｒ２１のゲート絶縁膜５５ｒを形成する際に形成される絶縁膜３２ｒや層間絶縁膜（図示なし）などを介して、多結晶シリコンからなる抵抗領域３３ｒが形成されている。なお、第４の実施形態に係る半導体装置においては絶縁膜３２ｒが形成された場合について例示しているが、絶縁膜３２ｒを介さずフィールド絶縁膜３１ｒ上に抵抗領域３３ｒが形成されていても勿論良い。そして、抵抗領域３３ｒに接するようにソース電極５７ｒが形成され、スイッチング素子Ｔｒ２１のソース端子３０２と同電位となっている。つまり、第４の実施形態に係る半導体装置における半導体スナバ回路２００−２１は、抵抗領域３３ｒは抵抗Ｒとして機能し、フィールド絶縁膜３１ｒ及び絶縁膜３２ｒはキャパシタＣとして機能する。抵抗領域３３ｒは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。 Next, the configuration of the semiconductor snubber circuit 200-21 formed on the left side of the left broken line in FIG. 31 will be described. In a predetermined region on the field insulating film 31r used in the electric field relaxation of the outer circumference end portion of the switching element Tr 21, for example, an insulating film 32r and an interlayer which is formed when forming the gate insulating film 55r of the switching element Tr 21 A resistance region 33r made of polycrystalline silicon is formed via an insulating film (not shown). In the semiconductor device according to the fourth embodiment, the case where the insulating film 32r is formed is illustrated, but it is needless to say that the resistance region 33r may be formed on the field insulating film 31r without the insulating film 32r. good. Then, the source electrode 57r in contact with the resistive region 33r is formed, and has a source terminal 302 of the switching element Tr 21 at the same potential. That is, in the semiconductor snubber circuit 200-21 in the semiconductor device according to the fourth embodiment, the resistance region 33r functions as the resistance R, and the field insulating film 31r and the insulating film 32r function as the capacitor C. The resistance region 33r can be changed in impurity concentration and thickness in accordance with the required resistance value.

図３１に示す半導体装置の動作については、第３の実施形態に係る半導体装置で説明した固有の効果と、第４の実施形態に係る半導体装置で説明した１チップ化した際の効果を実現することができる。更に、図３１の特徴としては、図３０と同様に、抵抗領域３３ｒをスイッチング素子Ｔｒ２１のゲート電極５６ｒと同一材料で形成している点にある。このような構成することによって、スイッチング素子Ｔｒ２１としてＭＯＳＦＥＴを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。 The operation of the semiconductor device shown in FIG. 31 realizes the unique effect described in the semiconductor device according to the third embodiment and the effect obtained when the chip is formed into one chip as described in the semiconductor device according to the fourth embodiment. be able to. Furthermore, as the characteristics of FIG. 31, similarly to FIG. 30, there the resistive region 33r in that is made of the same material as the gate electrode 56r of the switching element Tr 21. With such a configuration, in addition to the effect of using a MOSFET as the switching element Tr 21 , the manufacturing process can be further simplified and realized at low cost.

又第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２１が遮断状態にドリフト領域５２ｒに空乏層１００１ｒが形成されている領域ｄ２１とは異なる位置に半導体スナバ回路２００−２１が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層１００１ｒ中の電界分布により決まり、スイッチング素子Ｔｒ２１が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Ｔｒ２１と半導体スナバ回路２００−２１を同一チップ上に形成した場合、半導体スナバ回路２００−２１の電界が、スイッチング素子Ｔｒ２１の空乏層１００１ｒ内の電界分布に影響を及ぼし、スイッチング素子ｔｒ２１の耐圧を低下させるおそれがある。第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２１が遮断状態において空乏層１００１ｒが形成されている領域ｄ２１とは異なる位置に半導体スナバ回路２００−２１を形成することで、半導体スナバ回路２００−２１の電界が、空乏層１００１ｄ内の電界分布に影響を与え、スイッチング素子Ｔｒ２１の耐圧が低下するのを抑制する効果がある。 Also in the semiconductor device according to the fourth embodiment, the semiconductor snubber circuit 200-21 is formed at a position different from the region d 21 of the switching element Tr 21 is a depletion layer 1001r is formed in the drift region 52r isolated state ing. In general, the breakdown voltage of a switching device is determined by the electric field distribution in the depletion layer 1001r, and is often designed to be optimal when the switching element Tr 21 exists alone. However, when forming the switching element Tr 21 and the semiconductor snubber circuit 200-21 on the same chip, the field of semiconductor snubber circuit 200-21 is, affects the electric field distribution in the depletion layer 1001r of the switching element Tr 21, the switching element There is a risk of lowering the breakdown voltage of tr 21 . In the semiconductor device according to a fourth embodiment, by forming the semiconductor snubber 200-21 position different from the region d 21 of the switching element Tr 21 depletion layer 1001r has been formed in the cut-off state, the semiconductor snubber field circuit 200-21 is, affects the electric field distribution in the depletion layer 1001d, the withstand voltage of the switching element Tr 21 is an effect of suppressing a decrease.

図３２は図３０のスイッチング素子Ｔｒ２０としてＩＧＢＴを用いる代わりに、図２７で示したＪＦＥＴを用いた場合を示している。図３２中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域７１ｓ上にｎ−型のドリフト領域７２ｓが形成され、ｎ＋型のソース領域（第１主電極領域）７３ｓとｐ型のゲート領域７４ｓが形成されており、ゲート領域７４ｓはゲート電極（制御電極）７５ｓに接続されており、ソース領域７３ｓはソース電極（第１主電極）７６ｓに接続されており、基板領域（第２主電極領域）７１ｓはドレイン電極（第２主電極）７８ｓに接続されている。 FIG. 32 shows a case where the JFET shown in FIG. 27 is used instead of the IGBT as the switching element Tr 20 of FIG. In Figure 32, for example polytype of silicon carbide n on the substrate region 71s and n + -type 4H type - -type drift region 72s is formed, n + -type source region (first main electrode region) 73s and A p-type gate region 74s is formed, the gate region 74s is connected to the gate electrode (control electrode) 75s, the source region 73s is connected to the source electrode (first main electrode) 76s, and the substrate region The (second main electrode region) 71s is connected to the drain electrode (second main electrode) 78s.

更に、図３２においては、ドリフト領域７２ｓの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｓが形成されている。フィールド絶縁膜３１ｓは、スイッチング素子Ｔｒ２２を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。第４の実施形態に係る半導体装置においては、図３２に一例としてフィールド絶縁膜３１ｓの端部の形状として直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１ｓが形成される外周端部の構成として、ゲート領域７４ｓの外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。 Further, in FIG. 32, a field insulating film 31s made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 72s. Field insulating films 31s, when manufacturing the switching element Tr 22 as the semiconductor chip, for example, a structure used to reduce the electric field concentration at the hetero-junction of the chip peripheral portion. In the semiconductor device according to the fourth embodiment, FIG. 32 shows a case where the shape of the end of the field insulating film 31s is a right angle as an example, but the end may of course be an acute angle. In addition, as a configuration of the outer peripheral end where the field insulating film 31s is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the gate region 74s.

次に図３２中の左側破線の左側に形成される半導体スナバ回路２００−２２の部分について構成を説明する。上記スイッチング素子Ｔｒ２２の外周端部の電界緩和に用いられているフィールド絶縁膜３１ｓの所定領域上に、例えばスイッチング素子Ｔｒ２２の絶縁膜７７ｓを形成する際に形成される絶縁膜３２ｓや層間絶縁膜（図示なし）などを介して、多結晶シリコンからなる抵抗領域３３ｓが形成されている。なお、第４の実施形態に係る半導体装置においては絶縁膜３２ｓが形成された場合について例示しているが、絶縁膜３２ｓを介さずフィールド絶縁膜３１ｓ上に抵抗領域３３ｓが形成されていても勿論良い。そして、抵抗領域３３ｓに接するようにソース電極７６ｓが形成され、スイッチング素子Ｔｒ２２のソース端子３０２と同電位となっている。つまり、第４の実施形態に係る半導体装置における半導体スナバ回路２００−２２は、抵抗領域３３ｓは抵抗Ｒとして機能し、フィールド絶縁膜３１ｓ及び絶縁膜３２ｓはキャパシタＣのキャパシタ誘電体領域として機能する。抵抗領域３３ｓは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。 Next, the configuration of the semiconductor snubber circuit 200-22 formed on the left side of the broken line in FIG. 32 will be described. On a predetermined region of the field insulating film 31s used in the electric field relaxation of the outer circumference end portion of the switching element Tr 22, for example, an insulating film 32s and an interlayer insulating formed when forming the insulating film 77s of the switching element Tr 22 A resistance region 33s made of polycrystalline silicon is formed through a film (not shown) or the like. In the semiconductor device according to the fourth embodiment, the case where the insulating film 32s is formed is illustrated, but it goes without saying that the resistance region 33s may be formed on the field insulating film 31s without passing through the insulating film 32s. good. Then, the source electrode 76s in contact with the resistive region 33s is formed, and has a source terminal 302 of the switching element Tr 22 at the same potential. That is, in the semiconductor snubber circuit 200-22 in the semiconductor device according to the fourth embodiment, the resistance region 33s functions as the resistor R, and the field insulating film 31s and the insulating film 32s function as the capacitor dielectric region of the capacitor C. The resistance region 33s can be changed in impurity concentration and thickness in accordance with the required resistance value.

図３２に示す半導体装置の動作については、第３の実施形態に係る半導体装置で説明した固有の効果と、第４の実施形態に係る半導体装置で説明した１チップ化した際の効果を実現することができる。このような構成することによって、製造工程を更に簡略化し、低コストで実現することができる。   As for the operation of the semiconductor device shown in FIG. 32, the unique effect described in the semiconductor device according to the third embodiment and the effect in the case of one chip described in the semiconductor device according to the fourth embodiment are realized. be able to. With such a configuration, the manufacturing process can be further simplified and realized at low cost.

又第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２２が遮断状態にドリフト領域７２ｓに空乏層１００１ｓが形成されている領域ｄ２２とは異なる位置に半導体スナバ回路２００−２２が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層１００１ｓ中の電界分布により決まり、スイッチング素子Ｔｒ２２が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Ｔｒ２２と半導体スナバ回路２００−２２を同一チップ上に形成した場合、半導体スナバ回路２００−２２の電界が、スイッチング素子Ｔｒ２２の空乏層１００１ｓ内の電界分布に影響を及ぼし、スイッチング素子Ｔｒ２２の耐圧を低下させるおそれがある。第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２２が遮断状態において空乏層１００１ｓが形成されている領域ｄ２２とは異なる位置に半導体スナバ回路２００−２２を形成することで、半導体スナバ回路２００−２２の電界が、空乏層１００１ｓ内の電界分布に影響を与え、スイッチング素子Ｔｒ２２の耐圧が低下するのを抑制する効果がある。 Also in the semiconductor device according to the fourth embodiment, the semiconductor snubber circuit 200-22 is formed at a position different from the region d 22 of the switching element Tr 22 are depletion 1001s is formed in the drift region 72s isolated state ing. Generally, the breakdown voltage of the switching device is determined by the electric field distribution in the depletion layer 1001s, and is often designed to be optimal when the switching element Tr 22 exists alone. However, when the switching element Tr 22 and the semiconductor snubber circuit 200-22 are formed on the same chip, the electric field of the semiconductor snubber circuit 200-22 affects the electric field distribution in the depletion layer 1001s of the switching element Tr 22 , and the switching element There is a risk that the breakdown voltage of the Tr 22 may be reduced. In the semiconductor device according to the fourth embodiment, by forming the semiconductor snubber circuit 200-22 to a position different from the region d 22 of the switching element Tr 22 is depletion 1001s are formed in the cutoff state, the semiconductor snubber field circuit 200-22 is, affects the electric field distribution in the depletion layer 1001S, the withstand voltage of the switching element Tr 22 is an effect of suppressing a decrease.

図３３は図３０のスイッチング素子Ｔｒ２３としてＩＧＢＴを用いる代わりに、図２６で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。 FIG. 33 shows a case where a transistor for driving the heterojunction portion shown in FIG. 26 with an insulated gate electrode is used instead of using the IGBT as the switching element Tr 23 of FIG.

例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域６１ｓ上にｎ−型のドリフト領域６２ｓが形成され、ドリフト領域６２ｓの基板領域６１ｓとの接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３ｓが形成されている。そして、ヘテロ半導体領域６３ｓとドリフト領域６２ｓとの接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６４ｓが形成されている。又、ゲート絶縁膜６４ｓ上にはゲート電極（制御電極）６５ｓが、ヘテロ半導体領域６３ｓのドリフト領域６２ｓとの接合面に対向する対面にはソース電極（第１主電極）６６ｓが、基板領域６１ｓにはドレイン電極（第２主電極）６８ｓが接続するように形成されている。 For example n polytype of silicon carbide on the substrate region 61s and n + -type 4H type - -type drift region 62s is formed of, so as to contact the opposite major surfaces at the interface between the substrate region 61s of the drift region 62s In addition, a hetero semiconductor region 63s made of, for example, n-type polycrystalline silicon is formed. A gate insulating film 64s made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the hetero semiconductor region 63s and the drift region 62s. Further, a gate electrode (control electrode) 65s is formed on the gate insulating film 64s, a source electrode (first main electrode) 66s is opposed to the junction surface of the hetero semiconductor region 63s with the drift region 62s, and a substrate region 61s. A drain electrode (second main electrode) 68s is formed so as to be connected to.

更に、図３３においては、ドリフト領域６２ｓの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｓが形成されている。フィールド絶縁膜３１ｓは、スイッチング素子Ｔｒ２３を半導体チップとして製造する際に、例えばチップ外周部の電界集中を緩和するために用いられる構造である。第４の実施形態に係る半導体装置においては、図３３に一例としてフィールド絶縁膜３１ｓの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１ｓが形成される外周端部の構成として、ウェル領域等を形成したり、その外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。 Further, in FIG. 33, a field insulating film 31s made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 62s. Field insulating films 31s, when manufacturing the switching element Tr 23 as the semiconductor chip, for example, a structure used to reduce the electric field concentration of the chip peripheral portion. In the semiconductor device according to the fourth embodiment, as an example of the shape of the end portion of the field insulating film 31s shown in FIG. 33, the portion in contact with the surface electrode is a right angle, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end portion where the field insulating film 31s is formed, one or a plurality of guard rings may be formed so as to form a well region or the like and surround the outer periphery thereof.

次に図３３中の左側破線の左側に形成される半導体スナバ回路２００−２３の部分について構成を説明する。上記スイッチング素子Ｔｒ２３の外周端部の電界緩和に用いられているフィールド絶縁膜３１ｓの所定領域上に、多結晶シリコンからなる抵抗領域３３ｓが形成されている。そして、抵抗領域３３ｓに接するようにソース電極６６ｓが形成され、スイッチング素子Ｔｒ２３のソース端子３０２と同電位となっている。つまり、第４の実施形態に係る半導体装置における半導体スナバ回路２００−２３は、抵抗領域３３ｓは抵抗Ｒとして機能し、フィールド絶縁膜３１ｓ及び絶縁膜３２ｓはキャパシタＣのキャパシタ誘電体領域として機能する。抵抗領域３３ｓは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。 Next, the configuration of the semiconductor snubber circuit 200-23 formed on the left side of the left broken line in FIG. 33 will be described. In a predetermined region on the field insulating film 31s used in the electric field relaxation of the outer circumference end portion of the switching element Tr 23, resistor region 33s of polycrystalline silicon is formed. Then, the source electrode 66s in contact with the resistive region 33s is formed, and has a source terminal 302 of the switching element Tr 23 at the same potential. That is, in the semiconductor snubber circuit 200-23 in the semiconductor device according to the fourth embodiment, the resistance region 33s functions as the resistance R, and the field insulating film 31s and the insulating film 32s function as the capacitor dielectric region of the capacitor C. The resistance region 33s can be changed in impurity concentration and thickness in accordance with the required resistance value.

図３３に示す半導体装置の動作については、第３の実施形態に係る半導体装置で説明した固有の効果と、第４の実施形態に係る半導体装置で説明した１チップ化した際の効果を実現することができる。更に、図３３の特徴としては、抵抗領域３３ｓをスイッチング素子Ｔｒ２３のヘテロ半導体領域６３ｓと同一材料で形成している点にある。又、図３０、図３１のスイッチング素子Ｔｒ２３の場合と同じように、抵抗領域３３ｓをスイッチング素子Ｔｒ２３のゲート電極６５ｓと同一材料でも形成できる。 With respect to the operation of the semiconductor device shown in FIG. 33, the unique effect described in the semiconductor device according to the third embodiment and the effect in the case of one chip described in the semiconductor device according to the fourth embodiment are realized. be able to. Furthermore, as the characteristics of FIG. 33, there the resistive region 33s in that it is formed of the same material as the hetero semiconductor region 63s of the switching element Tr 23. Further, as in the case of the switching element Tr 23 of FIGS. 30 and 31, the resistance region 33 s can be formed of the same material as the gate electrode 65 s of the switching element Tr 23 .

更に、第３の実施形態に係る半導体装置で説明したように、第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２３をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオードＤについても図３３で示した半導体装置で共用することができる。すなわち、第４の実施形態に係る半導体装置においては、還流ダイオードＤを別チップで形成する以外にも、還流ダイオードＤとスイッチング素子Ｔｒ２３と半導体スナバ回路２００−２３とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００−２３による振動現象を更に低減することができる。又、配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。又、チップサイズの低減によってコストが低減されると共に、還流ダイオードＤとスイッチング素子Ｔｒ２３とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００−２３に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。 Furthermore, as described in the semiconductor device according to the third embodiment, in the semiconductor device according to the fourth embodiment, the switching element Tr 23 can be used as a unipolar free-wheeling diode. D can also be shared by the semiconductor device shown in FIG. That is, in the semiconductor device according to the fourth embodiment, in addition to forming the freewheeling diode D in a different chips, and a reflux diode D and the switching element Tr 23 and the semiconductor snubber circuit 200-23 to one chip, the semiconductor The package can be reduced in size. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber circuit 200-23 can be further reduced. Further, the shortening of the wiring length has an effect of further reducing radiation noise generated from the wiring due to the oscillating current. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode D and the switching element Tr 23 is reduced, so that the capacitor capacity C required for the semiconductor snubber circuit 200-23 can also be reduced. it can. That is, the vibration phenomenon can be suppressed with a small size and low cost.

又第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２３が遮断状態にドリフト領域６２ｔに空乏層１００１ｔが形成されている領域ｄ２３とは異なる位置に半導体スナバ回路２００−２３が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層１００１ｔ中の電界分布により決まり、スイッチング素子Ｔｒ２３が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Ｔｒ２３と半導体スナバ回路２００−２３を同一チップ上に形成した場合、半導体スナバ回路２００−２３の電界が、スイッチング素子Ｔｒ２３の空乏層１００１ｔ内の電界分布に影響を及ぼし、スイッチング素子Ｔｒ２３の耐圧を低下させるおそれがある。第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２３が遮断状態において空乏層１００１ｔが形成されている領域ｄ２３とは異なる位置に半導体スナバ回路２００−２３を形成することで、半導体スナバ回路２００−２３の電界が、空乏層１００１ｔ内の電界分布に影響を与え、スイッチング素子Ｔｒ２３の耐圧が低下するのを抑制する効果がある。 Also in the semiconductor device according to the fourth embodiment, the semiconductor snubber circuit 200-23 is formed at a position different from the region d 23 of the switching element Tr 23 are depletion 1001t is formed in the drift region 62t isolated state ing. Generally breakdown voltage of the switching device is determined by the electric field distribution in the depletion layer 1001T, in many cases the switching element Tr 23 is designed to have an optimal when present alone. However, when forming the switching element Tr 23 and the semiconductor snubber circuit 200-23 on the same chip, the field of semiconductor snubber circuit 200-23 is, affects the electric field distribution in the depletion layer 1001t switching element Tr 23, the switching element There is a risk of lowering the breakdown voltage of Tr 23 . In the semiconductor device according to the fourth embodiment, by forming the semiconductor snubber circuit 200-23 to a position different from the region d 23 of the switching element Tr 23 depletion layer 1001t is formed in the disengaged state, the semiconductor snubber field circuit 200-23 is, affects the electric field distribution in the depletion layer 1001T, the withstand voltage of the switching element Tr 23 is an effect of suppressing a decrease.

以上、スイッチング素子Ｔｒ２３と半導体スナバ回路２００−２３とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ回路２００−２３の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域３３ｔ以外にも、半導体基体中の基板領域やドリフト領域を用いても良い。又、半導体スナバ回路２００−２３のキャパシタ容量成分としても、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｔ以外にも、ｐｎ接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。又、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子Ｔｒ２３中に還流ダイオードＤを内蔵する構成とし、半導体スナバ回路２００−２３と共に１チップ化しても良い。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。 As described above, an example in which the switching element Tr 23 and the semiconductor snubber circuit 200-23 are made into one chip has been described, but when making into one chip, the resistance component of the semiconductor snubber circuit 200-23 is made of, for example, polycrystalline silicon. In addition to the resistance region 33t, a substrate region or drift region in the semiconductor substrate may be used. Further, as a capacitor capacity component of the semiconductor snubber circuit 200-23, in addition to the field insulating film 31t made of, for example, a silicon oxide film, a depletion layer is formed at the time of reverse bias such as a pn junction or a heterojunction. It may be used. Also, for example, a free-wheeling diode D may be built in the switching element Tr 23 , such as a MOSFET containing a Schottky barrier diode, and the chip may be integrated with the semiconductor snubber circuit 200-23. In any configuration, the vibration phenomenon, which is a feature of the present invention, can be further suppressed, and both the transient performance and the conduction performance can be improved.

又、第１の実施形態で図１８と図１９を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さい方が望ましい。   Further, as described with reference to FIGS. 18 and 19 in the first embodiment, the size of the capacitor capacitance C used for the snubber circuit is the capacitance of the free wheel diode or the free wheel diode and the switching device in the cut-off state. With respect to the sum C0 of the components, the damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1, and the convergence time ratio value of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C is as small as possible.

このことから、第４の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤ及びスイッチング素子Ｔｒの遮断状態におけるキャパシタ成分の容量の総和に比べて、１／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第４の実施形態に係る半導体装置で説明したどの構造例においても得ることができる。   Therefore, the size of the capacitor capacitance C of the snubber circuit used in the semiconductor device according to the fourth embodiment is 1/10 times the total capacitance of the capacitor components in the cutoff state of the free wheel diode D and the switching element Tr. By selecting the capacitance within the range of 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any structural example described in the semiconductor device according to the fourth embodiment.

（その他の実施形態）
上記のように、本発明は第１〜第４の実施形態に係る半導体装置によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described using the semiconductor device according to the first to fourth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. . From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

既に述べた第１〜第４の実施形態に係る半導体装置の説明において、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ回路２００は、少なくとも還流ダイオードＤと並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。   In the description of the semiconductor device according to the first to fourth embodiments already described, the specific configuration and effects of the present invention have been described. However, the semiconductor snubber circuit 200 should be connected in parallel to at least the free-wheeling diode D. For example, the effect of reducing the oscillation phenomenon can be obtained even if they are not mounted on the same mounting substrate.

又、全ての実施形態において、還流ダイオードＤ、スイッチング素子Ｔｒ、半導体スナバ回路２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマニュウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。又、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。又、スイッチング素子Ｔｒ及び還流ダイオードＤのドリフト領域としてｎ型の場合で説明してきたが、ｐ型で構成されていても勿論良い。   In all the embodiments, the materials of the free wheel diode D, the switching element Tr, and the semiconductor snubber circuit 200 have been described using silicon materials, silicon carbide materials, and the like as examples. The material may be other semiconductor materials such as silicon germanium, gallium nitride, and diamond. Moreover, although the 4H type was used as the polytype of silicon carbide, other polytypes such as 6H and 3C may be used. In addition, the drift region of the switching element Tr and the freewheeling diode D has been described as being n-type, but it may of course be configured as a p-type.

又、本発明の半導体装置を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータブリッジなどを一例として説明してきたが、図２３に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、入力直流電圧の出力電圧を変えるＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。   Further, as a power conversion device to which the semiconductor device of the present invention can be applied, a DC / DC converter, a three-phase AC inverter bridge, and the like have been described as examples. However, a power conversion device generally called an H bridge as shown in FIG. You may use for. In any case, all types of power converters such as inverters that convert DC voltage to AC voltage, rectifiers that convert AC voltage to DC voltage, DC / DC converters that change the output voltage of input DC voltage, etc. Can be applied to. And if it is a power converter device using the structure of this invention, in any area | region of a large electric current area | region and a zero electric power area | region, and also in both the low temperature and the time of high temperature, a vibration phenomenon can be reduced. For this reason, the conduction loss and the transient loss can be reduced and the density can be increased, and the vibration phenomenon can be reduced and the operation can be stably performed, so that the basic performance of the apparatus can be improved at the same time.

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

Ｂ…受動半導体素子
Ｃ…キャパシタ
Ｄ…還流ダイオード
Ｒ…抵抗
Ｔｒ…スイッチング素子
ｄ…領域
ｓ…領域
１…基板領域
２…ドリフト領域
３，１３，４４，８４…表面電極
４，４５，８５…裏面電極
８…低濃度ドリフト領域
９…半導体スナバ回路内蔵スイッチング素子
１２…誘電体領域
１５…反対導電型領域
１７，３３…抵抗領域
２１，４１，５１，６１，７１，８１…基板領域
２２…バッファ領域
２３，４２，５２，６２，７２，８２…ドリフト領域
２４，５３…ウェル領域
２５…エミッタ領域
２６…ゲート絶縁膜
２７，５６，６５，７５…ゲート電極
２８…エミッタ電極
２９，５８，６７…層間絶縁膜
３０…コレクタ電極
３１…フィールド絶縁膜
３２，７７…絶縁膜
４３，６３…ヘテロ半導体領域
５４，７３…ソース領域
５５，６４…ゲート絶縁膜
５７，６６，７６…ソース電極
５９，６８，７８…ドレイン電極
７４…ゲート領域
８３…反対導電型領域
２００，２０１…半導体スナバ回路
３００，３４０…アノード端子
３０１…エミッタ端子
３０２…ソース端子
３１０，３１１…アノード側金属膜
３２０，３２１，３３０，３５０，３５１，７１１…金属配線
４００…カソード端子
４０１…コレクタ端子
４０２…ドレイン端子
４１０，４１１…カソード側金属膜
４２０…金属基材
５００…絶縁基板
５１０…モールド樹脂
７００…ゲート側金属膜
１００１，１００３…空乏層
１００５…電界緩和領域
１００６…誘電体薄膜 B ... passive semiconductor element C ... capacitor D ... freewheeling diode R ... resistance Tr ... switching element d ... region s ... region 1 ... substrate region 2 ... drift region 3, 13, 44, 84 ... front electrode 4, 45, 85 ... back surface Electrode 8 ... Low concentration drift region 9 ... Switching element with built-in semiconductor snubber circuit 12 ... Dielectric region 15 ... Opposite conductivity type region 17, 33 ... Resistance region 21, 41, 51, 61, 71, 81 ... Substrate region 22 ... Buffer region 23, 42, 52, 62, 72, 82 ... drift region 24, 53 ... well region 25 ... emitter region 26 ... gate insulating film 27, 56, 65, 75 ... gate electrode 28 ... emitter electrode 29, 58, 67 ... interlayer Insulating film 30 ... Collector electrode 31 ... Field insulating film 32, 77 ... Insulating film 43, 63 ... Hetero semiconductor region 54, 73 ... Saw Region 55, 64 ... Gate insulating film 57, 66, 76 ... Source electrode 59, 68, 78 ... Drain electrode 74 ... Gate region 83 ... Opposite conductivity type region 200, 201 ... Semiconductor snubber circuit 300, 340 ... Anode terminal 301 ... Emitter Terminal 302 ... Source terminal 310, 311 ... Anode side metal film 320, 321, 330, 350, 351, 711 ... Metal wiring 400 ... Cathode terminal 401 ... Collector terminal 402 ... Drain terminal 410, 411 ... Cathode side metal film 420 ... Metal Base material 500 ... Insulating substrate 510 ... Mold resin 700 ... Gate side metal film 1001, 1003 ... Depletion layer 1005 ... Electric field relaxation region 1006 ... Dielectric thin film

Claims (46)

ユニポーラ動作をする還流ダイオードと、
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記還流ダイオードに並列接続するように、前記還流ダイオードと同一半導体基体に集積化した半導体スナバ回路とを備え、
前記還流ダイオードが遮断状態となるバイアス条件において、前記キャパシタを構成するキャパシタ誘電体領域が、前記還流ダイオードの空乏層が形成される前記半導体基体中の領域とは異なる位置に形成されることを特徴とする半導体装置。 A free-wheeling diode that performs unipolar operation;
A circuit having a series connection of a capacitor and a resistor, and including a semiconductor snubber circuit integrated on the same semiconductor substrate as the return diode so as to connect the circuit in parallel to the return diode;
The capacitor dielectric region constituting the capacitor is formed at a position different from the region in the semiconductor substrate where the depletion layer of the free-wheeling diode is formed under a bias condition in which the free-wheeling diode is cut off. A semiconductor device. 前記還流ダイオードに、スイッチング素子が更に並列接続されていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a switching element is further connected in parallel to the freewheeling diode. ユニポーラ動作をする還流ダイオードと、
前記還流ダイオードに並列接続されたスイッチング素子と、
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記スイッチング素子に並列接続するように、前記スイッチング素子と同一半導体基体に集積化した半導体スナバ回路とを備え、
前記スイッチング素子が遮断状態となるバイアス条件において、前記キャパシタを構成するキャパシタ誘電体領域が、前記スイッチング素子の空乏層が形成される前記半導体基体中の領域とは異なる位置に形成されることを特徴とする半導体装置。 A free-wheeling diode that performs unipolar operation;
A switching element connected in parallel to the reflux diode;
A circuit having a series connection of a capacitor and a resistor, and a semiconductor snubber circuit integrated on the same semiconductor substrate as the switching element so as to connect the circuit to the switching element in parallel;
A capacitor dielectric region constituting the capacitor is formed at a position different from a region in the semiconductor substrate where a depletion layer of the switching element is formed under a bias condition where the switching element is cut off. A semiconductor device. ユニポーラ動作をする還流ダイオードと、
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記還流ダイオードに並列接続するように、前記還流ダイオードと同一半導体基体に集積化した半導体スナバ回路と、
前記還流ダイオードに、更に並列接続して前記同一半導体基体に集積化されたスイッチング素子とを備え、
前記還流ダイオード及び前記スイッチング素子が共に遮断状態となるバイアス条件において、前記還流ダイオード及び前記スイッチング素子のそれぞれの空乏層が形成される前記半導体基体中の領域とは異なる位置に、前記キャパシタを構成するキャパシタ誘電体領域が形成されることを特徴とする半導体装置。 A free-wheeling diode that performs unipolar operation;
A semiconductor snubber circuit integrated in the same semiconductor substrate as the free wheel diode so as to have a circuit having a series connection of a capacitor and a resistor, and to connect the circuit in parallel to the free wheel diode;
A switching element integrated in the same semiconductor substrate connected in parallel to the reflux diode;
The capacitor is configured at a position different from a region in the semiconductor substrate where a depletion layer of each of the free-wheeling diode and the switching element is formed under a bias condition in which both the free-wheeling diode and the switching element are cut off. A semiconductor device, wherein a capacitor dielectric region is formed. 前記空乏層が形成される位置の、前記半導体基体の主面上に、直接又は間接的に第１誘電体層が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。   5. The first dielectric layer according to claim 1, wherein a first dielectric layer is formed directly or indirectly on a main surface of the semiconductor substrate at a position where the depletion layer is formed. The semiconductor device described. 前記半導体スナバ回路が、少なくとも直列接続された前記キャパシタと前記抵抗を有する２端子素子であり、
前記還流ダイオードのアノード電極及び前記スイッチング素子の一方の主電極端子の少なくともいずれかと、前記半導体スナバ回路の一方の端子が、前記第１誘電体層の少なくとも一部に接する共通の表面電極で接続されていることを特徴とする請求項５に記載の半導体装置。 The semiconductor snubber circuit is a two-terminal element having at least the capacitor and the resistor connected in series;
At least one of the anode electrode of the free-wheeling diode and one main electrode terminal of the switching element and one terminal of the semiconductor snubber circuit are connected by a common surface electrode in contact with at least a part of the first dielectric layer. 6. The semiconductor device according to claim 5, wherein: 前記共通の表面電極と前記第１誘電体層と前記半導体基体で形成される領域の単位面積あたりの静電容量値が、前記キャパシタ誘電体領域の単位面積あたりの静電容量値より低いことを特徴とする請求項６に記載の半導体装置。   A capacitance value per unit area of a region formed by the common surface electrode, the first dielectric layer, and the semiconductor substrate is lower than a capacitance value per unit area of the capacitor dielectric region. The semiconductor device according to claim 6. 前記第１誘電体層上の前記共通の表面電極が、前記還流ダイオード及び前記スイッチング素子の少なくともいずれかの耐圧に影響を及ぼさないことを特徴とする請求項６又は７に記載の半導体装置。   The semiconductor device according to claim 6, wherein the common surface electrode on the first dielectric layer does not affect a withstand voltage of at least one of the free-wheeling diode and the switching element. 前記キャパシタの少なくとも一部が、前記半導体基体の一主面上に直接又は間接的に設けられた第２誘電体層によって構成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。   9. At least one part of the said capacitor is comprised by the 2nd dielectric material layer provided directly or indirectly on one main surface of the said semiconductor substrate, The any one of Claims 1-8 characterized by the above-mentioned. A semiconductor device according to 1. 前記第２誘電体層が、シリコン酸化膜であることを特徴とする請求項９に記載の半導体装置。   The semiconductor device according to claim 9, wherein the second dielectric layer is a silicon oxide film. 前記第２誘電体層を形成する誘電体材料の絶縁破壊電界強度と比誘電率の積の値が、シリコン酸化膜の値よりも大きいことを特徴とする請求項９に記載の半導体装置。   10. The semiconductor device according to claim 9, wherein a value of a product of a dielectric breakdown electric field strength and a relative dielectric constant of a dielectric material forming the second dielectric layer is larger than a value of a silicon oxide film. 前記第２誘電体層がＳｉ３Ｎ４であることを特徴とする請求項１１に記載の半導体装置。 The semiconductor device according to claim 11, wherein the second dielectric layer is Si 3 N 4 . 前記第２誘電体層が強誘電体であることを特徴とする請求項１１に記載の半導体装置。   The semiconductor device according to claim 11, wherein the second dielectric layer is a ferroelectric. 前記強誘電体がＴｉＢａＯ３であることを特徴とする請求項１３に記載の半導体装置。 The semiconductor device according to claim 13, wherein the ferroelectric is TiBaO 3 . 前記第２誘電体層が、複数の誘電体層の積層構造を備えることを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 11, wherein the second dielectric layer has a stacked structure of a plurality of dielectric layers. 前記第１誘電体層の誘電率が、前記第２誘電体層の誘電率より低いことを特徴とする請求項９〜１５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 9, wherein a dielectric constant of the first dielectric layer is lower than a dielectric constant of the second dielectric layer. 前記第１誘電体層の厚さが、前記第２誘電体層の厚さより厚いことを特徴とする請求項９〜１６のいずれか１項に記載の半導体装置の製造方法。   17. The method of manufacturing a semiconductor device according to claim 9, wherein a thickness of the first dielectric layer is larger than a thickness of the second dielectric layer. 前記キャパシタ誘電体領域の少なくとも一部が、前記半導体基体に形成された空乏領域を備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein at least a part of the capacitor dielectric region includes a depletion region formed in the semiconductor substrate. 前記還流ダイオードが、ショットキーバリアダイオードからなることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the free-wheeling diode is a Schottky barrier diode. 前記還流ダイオードが、ヘテロ接合ダイオードからなることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the free-wheeling diode is a heterojunction diode. 前記還流ダイオードが、少なくともゼロ電流状態から逆バイアス状態に過渡動作する際に、ユニポーラ動作と同等の動作をするｐｎ接合ダイオードからなることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。   19. The freewheeling diode is formed of a pn junction diode that performs an operation equivalent to a unipolar operation when performing a transient operation at least from a zero current state to a reverse bias state. Semiconductor device. 前記ｐｎ接合ダイオードが、ソフトリカバリダイオードからなることを特徴とする請求項２１に記載の半導体装置。   The semiconductor device according to claim 21, wherein the pn junction diode is a soft recovery diode. 前記半導体基体が、少なくともシリコン材料より禁制帯幅が広い半導体材料からなることを特徴とする請求項１〜２２のいずれか１項に記載の半導体装置。   23. The semiconductor device according to claim 1, wherein the semiconductor substrate is made of a semiconductor material having a wider forbidden band width than at least a silicon material. 前記半導体材料は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかであることを特徴とする請求項２３に記載の半導体装置。   24. The semiconductor device according to claim 23, wherein the semiconductor material is any one of silicon carbide, gallium nitride, and diamond. 前記抵抗の少なくとも一部が、前記半導体基体によって構成されていることを特徴とする請求項１〜２４のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein at least a part of the resistor is constituted by the semiconductor substrate. 前記抵抗の少なくとも一部が、前記半導体基体の一主面上に直接又は間接的に設けられた導電体層によって構成されていることを特徴とする請求項１〜２５のいずれか１項に記載の半導体装置。   The at least part of said resistance is comprised by the conductor layer provided directly or indirectly on one main surface of the said semiconductor substrate, The one of Claims 1-25 characterized by the above-mentioned. Semiconductor device. 前記導電体層が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項２６記載の半導体装置。   27. The semiconductor device according to claim 26, wherein the conductor layer is at least one of single crystal silicon, amorphous silicon, and polycrystalline silicon. 前記導電体層が、シリコンの絶縁破壊電界強度よりも大きな絶縁破壊電界強度を持つことを特徴とする請求項２６に記載の半導体装置。   27. The semiconductor device according to claim 26, wherein the conductor layer has a breakdown field strength greater than a breakdown field strength of silicon. 前記導電体層が、炭化珪素、窒化ガリウム、ダイヤモンドの単結晶体、アモルファス体もしくは多結晶体であることを特徴とする請求項２８に記載の半導体装置。   29. The semiconductor device according to claim 28, wherein the conductor layer is a single crystal body, an amorphous body, or a polycrystalline body of silicon carbide, gallium nitride, or diamond. 前記抵抗の大きさは、少なくとも前記還流ダイオードの抵抗成分よりも大きいこと特徴とする請求項１〜２９のいずれか１項に記載の半導体装置。   30. The semiconductor device according to claim 1, wherein a magnitude of the resistance is at least larger than a resistance component of the free-wheeling diode. 前記キャパシタは、並列接続されている前記還流ダイオードもしくは前記還流ダイオードとスイッチング素子とが遮断状態に有するキャパシタ容量の総和に対して、少なくとも１／１０倍から１０倍の範囲の値を有することを特徴とする請求項１〜３０のいずれか１項に記載の半導体装置。   The capacitor has a value in the range of at least 1/10 to 10 times the total of the capacitor capacity of the free-wheeling diode connected in parallel or the free-wheeling diode and the switching element in a cut-off state. The semiconductor device according to claim 1. 前記スイッチング素子は、絶縁ゲート電極を有する３端子素子からなることを特徴とする請求項２〜３１のいずれか１項に記載の半導体装置。   32. The semiconductor device according to claim 2, wherein the switching element is a three-terminal element having an insulated gate electrode. 前記絶縁ゲート電極を有する３端子素子が、ＩＧＢＴであることを特徴とする請求項３２に記載の半導体装置。   The semiconductor device according to claim 32, wherein the three-terminal element having the insulated gate electrode is an IGBT. 前記絶縁ゲート電極を有する３端子素子が、ＭＯＳＦＥＴであることを特徴とする請求項３２に記載の半導体装置。   The semiconductor device according to claim 32, wherein the three-terminal element having the insulated gate electrode is a MOSFET. 前記絶縁ゲート電極を有する３端子素子が、
第１の半導体領域と、
前記第１の半導体領域の一主面に接して前記第１の半導体領域とは禁制帯幅が異なった第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、
前記第１の半導体領域とオーミック接続された第１電極と、
前記第２の半導体領域とオーミック接続された第２の電極
とを備えることを特徴とする請求項３２に記載の半導体装置。 A three-terminal element having the insulated gate electrode,
A first semiconductor region;
A second semiconductor region in contact with one main surface of the first semiconductor region and having a forbidden band width different from that of the first semiconductor region;
A gate electrode which is in contact with a junction between the first semiconductor region and the second semiconductor region via a gate insulating film;
A first electrode ohmically connected to the first semiconductor region;
The semiconductor device according to claim 32, further comprising: a second electrode that is ohmically connected to the second semiconductor region. 前記スイッチング素子は、ＪＦＥＴであることを特徴とする請求項２〜３１のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 2, wherein the switching element is a JFET. 前記スイッチング素子を構成する半導体基体が、少なくともシリコン材料より禁制帯幅が広い半導体材料からなることを特徴とする請求項２〜３６のいずれか１項に記載の半導体装置。   37. The semiconductor device according to claim 2, wherein a semiconductor substrate constituting the switching element is made of a semiconductor material having a wider forbidden band than at least a silicon material. 前記半導体材料は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかであることを特徴とする請求項３７に記載の半導体装置。   38. The semiconductor device according to claim 37, wherein the semiconductor material is any one of silicon carbide, gallium nitride, and diamond. 前記キャパシタ誘電体領域は、前記半導体基体の一主面に接するように形成されたフィールド絶縁膜を少なくとも利用していることを特徴とする請求項１〜３８のいずれか１項に記載の半導体装置。   39. The semiconductor device according to claim 1, wherein the capacitor dielectric region uses at least a field insulating film formed so as to be in contact with one main surface of the semiconductor substrate. . 前記抵抗の少なくとも一部が、前記ヘテロ接合ダイオードを構成する半導体材料を少なくとも利用していることを特徴とする請求項２０に記載の半導体装置。   21. The semiconductor device according to claim 20, wherein at least a part of the resistor uses at least a semiconductor material constituting the heterojunction diode. 前記抵抗の少なくとも一部が、前記絶縁ゲート電極を有する３端子素子のゲート電極材料を少なくとも利用していることを特徴とする請求項３２〜３５のいずれか１項に記載の半導体装置。   36. The semiconductor device according to claim 32, wherein at least a part of the resistor uses at least a gate electrode material of a three-terminal element having the insulated gate electrode. 少なくとも第１の主電極リードと第２の主電極リードとを有する半導体パッケージを更に備え、
前記還流ダイオードと前記半導体スナバ回路の並列接続により形成される２つの端子のうち一方の端子が前記第１の主電極リードに接続するように、前記還流ダイオード及び前記半導体スナバ回路が前記第１の主電極リード上に配設され、且つ、他方の端子が金属配線を介して前記第２の主電極リードに接続されていることを特徴とする請求項１〜４１のいずれか１項に記載の半導体装置。 A semiconductor package having at least a first main electrode lead and a second main electrode lead;
The free-wheeling diode and the semiconductor snubber circuit are connected to the first main electrode lead so that one of the two terminals formed by parallel connection of the free-wheeling diode and the semiconductor snubber circuit is connected to the first main electrode lead. 44. The main electrode lead according to any one of claims 1 to 41, wherein the other terminal is connected to the second main electrode lead via a metal wiring. Semiconductor device. 少なくとも第１の主電極リードと第２の主電極リードとを有する半導体パッケージを更に備え、
前記還流ダイオードと前記半導体スナバ回路の並列接続により形成される２つの端子のうち一方の端子が前記第１の主電極リードに接続するように、前記還流ダイオード及び前記半導体スナバ回路が前記第１の主電極リード上に配設され、且つ、他方の端子が前記第２の主電極リードに接続されるように、前記還流ダイオード及び前記半導体スナバ回路が前記第２の主電極リード上もしくは前記第２の主電極リード下に配設されていることを特徴とする請求項１〜４１のいずれか１項に記載の半導体装置。 A semiconductor package having at least a first main electrode lead and a second main electrode lead;
The free-wheeling diode and the semiconductor snubber circuit are connected to the first main electrode lead so that one of the two terminals formed by parallel connection of the free-wheeling diode and the semiconductor snubber circuit is connected to the first main electrode lead. The free-wheeling diode and the semiconductor snubber circuit are disposed on the second main electrode lead or the second so that the other terminal is connected to the second main electrode lead and disposed on the main electrode lead. The semiconductor device according to claim 1, wherein the semiconductor device is disposed under the main electrode lead. 前記半導体基体となる半導体材料がシリコン、炭化珪素、シリコンゲルマニュウム、窒化ガリウム、窒化ガリウム、ダイヤモンドのいずれかであることを特徴とする請求項２５〜４３のいずれか１項に記載の半導体装置。   44. The semiconductor device according to claim 25, wherein the semiconductor material to be the semiconductor substrate is any one of silicon, silicon carbide, silicon germanium, gallium nitride, gallium nitride, and diamond. 請求項１〜４４のいずれか１項に記載の前記還流ダイオードと前記半導体スナバ回路とを備えることを特徴とする電力変換装置。   45. A power converter comprising the freewheeling diode according to any one of claims 1 to 44 and the semiconductor snubber circuit. 請求項２〜４４のいずれか１項に記載の前記還流ダイオード、前記半導体スナバ回路及び前記スイッチング素子とを備えることを特徴とする電力変換装置。   45. A power conversion device comprising the free wheeling diode according to any one of claims 2 to 44, the semiconductor snubber circuit, and the switching element.
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