JP5577607B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

本発明は、電力変換用の還流ダイオードを含む半導体装置、及び、この半導体装置の製造方法に関する。 The present invention relates to a semiconductor device including a free-wheeling diode for power conversion, and a method for manufacturing the semiconductor device.

電力エネルギの変換手段の１つとして、インバータ等の電力変換装置が一般に使用されている。電力変換装置は、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子や還流ダイオードなどの電力用の半導体装置を、用途や電力の大きさに応じた組み合わせで構成されている。電力変換装置には高い効率で安定した動作が求められるため、その構成要素である半導体装置には、スイッチング素子及び還流ダイオードのいずれにおいても、低損失で且つ誤動作等が起こりにくい安定動作が求められる。   As one of power energy conversion means, a power conversion device such as an inverter is generally used. The power conversion apparatus is configured by combining power semiconductor devices such as switching elements such as MOSFETs and IGBTs and free-wheeling diodes in accordance with the application and the magnitude of power. Since power converters are required to have high efficiency and stable operation, the semiconductor device that is a component of the power conversion device is required to have stable operation that is low loss and is unlikely to cause malfunctions in both switching elements and freewheeling diodes. .

還流ダイオードの動作によって発生する損失は主に２つあり、１つは順バイアスにより導通している際にダイオード内の電圧降下によって生じる導通損失であり、もう１つは導通状態から逆バイアスにより遮断状態に移行する逆回復動作時に生じる逆回復損失がある。逆回復損失は、導通によって還流ダイオードの素子内部に遮断状態に比べて蓄積されている過剰キャリアが、遮断状態へと移行する際の消滅過程において逆回復電流として過渡的に流れることで発生する。そのため、逆回復損失は、逆回復動作直前の過剰キャリアの量や逆回復動作時の過剰キャリアの消滅速度に依存する。   There are mainly two losses caused by the operation of the freewheeling diode. One is a conduction loss caused by a voltage drop in the diode when conducting by forward bias, and the other is cut off from the conducting state by reverse bias. There is a reverse recovery loss that occurs during a reverse recovery operation that transitions to a state. The reverse recovery loss occurs when excess carriers accumulated in the element of the freewheeling diode due to conduction flow transiently as a reverse recovery current in the extinction process when transitioning to the cutoff state. Therefore, the reverse recovery loss depends on the amount of excess carriers immediately before the reverse recovery operation and the extinction speed of excess carriers at the time of reverse recovery operation.

逆回復損失を低減するために、過剰キャリアの量を低減する従来技術として、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードが提案されている（例えば、特許文献１参照）。   In order to reduce reverse recovery loss, a unipolar Schottky barrier diode formed of a semiconductor material made of silicon carbide has been proposed as a conventional technique for reducing the amount of excess carriers (see, for example, Patent Document 1).

ユニポーラ動作をするショットキーバリアダイオードは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るという利点はあるものの、逆回復電流Ｉｒの抵抗制限による逆回復時間ｔがほとんど制御できないため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすため、安定動作の阻害要因となる欠点を有している。   The Schottky barrier diode that performs unipolar operation has the advantage that the reverse recovery current Ir due to excess carriers is greatly reduced because the component of the reverse recovery current Ir is composed of majority carriers, but it is due to resistance limitation of the reverse recovery current Ir. Since the reverse recovery time t can hardly be controlled, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. This current / voltage oscillation phenomenon has the disadvantage of inhibiting stable operation because it causes element destruction due to surge voltage, increased loss during vibration operation, and malfunction of peripheral circuits.

振動現象を抑制するために、バイポーラ動作の還流ダイオードにおいて、所定の容量を有するキャパシタを当該還流ダイオードに並列に接続した半導体装置が知られている（例えば特許文献２参照）。還流ダイオードの定格電流Ｉに対し不等式：

Ｃ／Ｉ＜１０（ｐＦ／Ａ） ……（１）

を満たすキャパシタＣを還流ダイオードに並列に接続することで還流ダイオードの逆回復損失を低減しつつ、逆回復動作時における振動現象の抑制を図るものである。 In order to suppress the vibration phenomenon, a semiconductor device in which a capacitor having a predetermined capacitance is connected in parallel to the freewheeling diode in a bipolar operation is known (see, for example, Patent Document 2). Inequalities for the rated current I of the freewheeling diode:

C / I <10 (pF / A) (1)

The capacitor C satisfying the above condition is connected to the free wheeling diode in parallel, thereby reducing the reverse recovery loss of the free wheeling diode and suppressing the vibration phenomenon during the reverse recovery operation.

このため、本発明者らは、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制するためには、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードに、キャパシタＣ及び抵抗Ｒを１チップにモノリシックに集積化した半導体スナバ回路を形成することを検討した。   For this reason, the present inventors have made a unipolar operation or a unipolar operation in order to easily suppress the current / voltage oscillation phenomenon that occurs during the reverse recovery operation while suppressing the loss during conduction of the freewheeling diode and the loss during the transient operation. We studied the formation of a semiconductor snubber circuit in which a capacitor C and a resistor R are monolithically integrated on a single chip in a free-wheeling diode that operates similarly to the operation.

特表平１１−５１００００号公報Japanese National Patent Publication No. 11-510000 特開２００４−２８１４６２号公報JP 2004-281462 A

しかしながら、単一チップとしてモノリシックに集積化した半導体スナバ回路を形成する場合、所望の抵抗Ｒの値に応じて、抵抗の異なる半導体基体（ウエハ）が必要になるのでウエハコストが上昇する。又、モノリシックに集積化されているか否かを問わず、抵抗Ｒを導電材料で実現する場合、高いＲを得るためには、例えば、多結晶シリコン層等の導電体薄膜を形成する場合、数十μｍ以上の厚さが必要であるので、製造コストが上昇する。更に、還流ダイオードとスイッチング素子とをモノリシックに集積化したい場合、スナバ領域の比抵抗を調整する必要があるので、抵抗Ｒ部を選択的にエピタキシャル成長させる必要が生じ、ウエハコストやプロセスコストが増大する問題がある。   However, when a semiconductor snubber circuit integrated monolithically as a single chip is formed, a semiconductor substrate (wafer) having a different resistance is required according to a desired value of resistance R, so that the wafer cost increases. Also, when the resistance R is realized with a conductive material regardless of whether it is monolithically integrated, in order to obtain a high R, for example, when forming a conductive thin film such as a polycrystalline silicon layer, several Since a thickness of 10 μm or more is necessary, the manufacturing cost increases. Furthermore, when it is desired to monolithically integrate the freewheeling diode and the switching element, it is necessary to adjust the specific resistance of the snubber region, so that it is necessary to selectively epitaxially grow the resistor R portion, which increases wafer costs and process costs. There's a problem.

本発明は、上記のような従来技術の問題を解決するためになされたものであり、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑え、逆回復動作時に生じる電流・電圧の振動現象を抑制することが容易に可能であって、且つ、所望の抵抗Ｒの値を任意に設計可能な還流ダイオードを含む半導体装置、この半導体装置を用いた電力変換装置、及び、この半導体装置の製造方法を提供することを目的とする。   The present invention has been made in order to solve the above-described problems of the prior art, and suppresses the loss during conduction and the loss during transient operation of the freewheeling diode, and the current / voltage oscillation phenomenon that occurs during the reverse recovery operation. , A semiconductor device including a free-wheeling diode in which a desired resistance R value can be arbitrarily designed, a power conversion device using the semiconductor device, and manufacture of the semiconductor device It aims to provide a method.

本発明は、ユニポーラ動作をする還流ダイオードと、還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備える半導体装置において、抵抗が、半導体スナバ回路の基材となる半導体基体のドリフト領域の内部の一部に形成され、ドリフト領域の比抵抗よりも高い比抵抗を有する高抵抗層を含む。 The present invention relates to a semiconductor device including a freewheeling diode that performs unipolar operation and a semiconductor snubber circuit that is connected in parallel to the freewheeling diode and monolithically integrates a capacitor and a resistor. It includes a high resistance layer formed in a part of the drift region of the substrate and having a specific resistance higher than that of the drift region .

本発明の高抵抗層は、例えば、半導体基体のドリフト領域へ、ボロン、アルミニウム又は遷移金属を導入し、熱処理を行うことによって形成することが可能である。 The high resistance layer of the present invention can be formed, for example, by introducing boron, aluminum, or a transition metal into the drift region of the semiconductor substrate and performing a heat treatment.

本発明によれば、抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体の比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。 According to the present invention, the specific resistance of the high resistance layer defining the value of the resistance R has a specific resistance several hundred times higher than the specific resistance of the drift region constituting the semiconductor substrate. Since it is possible to change the specific resistance depending on the amount of boron or aluminum added, the resistance R can be changed arbitrarily without changing the specific resistance or thickness of the semiconductor substrate. It is possible to improve the degree of design freedom, and easily suppress the current / voltage oscillation phenomenon that occurs during reverse recovery operation while suppressing the loss during free-wheeling diode conduction and the loss during transient operation. it can.

本発明の第１の実施の形態に係る半導体装置を示す回路図である。1 is a circuit diagram showing a semiconductor device according to a first embodiment of the present invention. 図１の回路図を実現する、第１の実施の形態に係る半導体装置の実装図である。FIG. 2 is a mounting diagram of the semiconductor device according to the first embodiment that realizes the circuit diagram of FIG. 1. 図２に使用される還流ダイオードの断面図である。FIG. 3 is a cross-sectional view of a free wheel diode used in FIG. 2. 図２に使用される、第１の実施の形態に係る半導体装置（半導体スナバ回路）の断面図である。FIG. 3 is a cross-sectional view of the semiconductor device (semiconductor snubber circuit) according to the first embodiment used in FIG. 2. 第１の実施の形態に係る半導体装置の他の回路図である。FIG. 6 is another circuit diagram of the semiconductor device according to the first embodiment. 図２に使用される、第１の実施の形態に係る他の半導体装置（半導体スナバ回路）の断面図である。FIG. 4 is a cross-sectional view of another semiconductor device (semiconductor snubber circuit) used in FIG. 2 according to the first embodiment. 図４に対応する半導体装置の製造方法を説明する図である（その１）。FIG. 5 illustrates a method for manufacturing a semiconductor device corresponding to FIG. 4 (No. 1); 図４に対応する半導体装置の製造方法を説明する図である（その２）。FIG. 5 is a view for explaining the method for manufacturing a semiconductor device corresponding to FIG. 4 (No. 2); 図４に対応する半導体装置の製造方法を説明する図である（その３）。FIG. 5 is a view for explaining the method for manufacturing a semiconductor device corresponding to FIG. 4 (No. 3); 図６に対応する半導体装置の製造方法を説明する図である（その１）。FIG. 7 illustrates a method for manufacturing a semiconductor device corresponding to FIG. 6 (part 1); 図６に対応する半導体装置の製造方法を説明する図である（その２）。FIG. 7 illustrates a method for manufacturing a semiconductor device corresponding to FIG. 6 (part 2); 図６に対応する半導体装置の製造方法を説明する図である（その３）。FIG. 7 illustrates a method for manufacturing a semiconductor device corresponding to FIG. 6 (part 3); 図１の回路を用いた電力変換装置の回路図である。It is a circuit diagram of the power converter device using the circuit of FIG. 図２７の回路を用いた別の電力変換装置の回路図である。It is a circuit diagram of another power converter device using the circuit of FIG. 第１の実施の形態に係る他の半導体装置を示す回路図である。FIG. 6 is a circuit diagram showing another semiconductor device according to the first embodiment. 図１の回路図を実現する別の実装図である。FIG. 3 is another mounting diagram for realizing the circuit diagram of FIG. 1. 第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。It is sectional drawing of the further another semiconductor device (semiconductor snubber circuit) which concerns on 1st Embodiment. 第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。It is sectional drawing of the further another semiconductor device (semiconductor snubber circuit) which concerns on 1st Embodiment. 第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。It is sectional drawing of the further another semiconductor device (semiconductor snubber circuit) which concerns on 1st Embodiment. 第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。It is sectional drawing of the further another semiconductor device (semiconductor snubber circuit) which concerns on 1st Embodiment. 第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。It is sectional drawing of the further another semiconductor device (semiconductor snubber circuit) which concerns on 1st Embodiment. 第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。It is sectional drawing of the further another semiconductor device (semiconductor snubber circuit) which concerns on 1st Embodiment. 第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。It is sectional drawing of the further another semiconductor device (semiconductor snubber circuit) which concerns on 1st Embodiment. 第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。It is sectional drawing of the further another semiconductor device (semiconductor snubber circuit) which concerns on 1st Embodiment. 本発明の第１の実施の形態のキャパシタ容量に対する振動現象の計算結果である。It is a calculation result of the vibration phenomenon with respect to the capacitor capacity of the first embodiment of the present invention. 本発明の第１の実施の形態のキャパシタ容量比の最適値を示す特製図である。It is a special drawing which shows the optimal value of the capacitor capacity ratio of the 1st Embodiment of this invention. 本発明の第２の実施の形態を示す回路図である。It is a circuit diagram which shows the 2nd Embodiment of this invention. 図２７の回路図を実現する、第２の実施の形態に係る半導体装置の実装図である。FIG. 28 is a mounting diagram of the semiconductor device according to the second embodiment for realizing the circuit diagram of FIG. 27. 図２８の絶縁基板に実装される第２の実施の形態に係るスイッチング素子の断面図である。It is sectional drawing of the switching element which concerns on 2nd Embodiment mounted in the insulated substrate of FIG. 第２の実施形態に係る電力変換装置（Ｈブリッジ）の回路図である。It is a circuit diagram of the power converter device (H bridge) concerning a 2nd embodiment. 第３の実施の形態に係る半導体装置（還流ダイオード）の断面図である。It is sectional drawing of the semiconductor device (freewheeling diode) concerning 3rd Embodiment. 第３の実施の形態に係るスイッチング素子の断面図である。It is sectional drawing of the switching element which concerns on 3rd Embodiment. 第３の実施の形態に係る他のスイッチング素子の断面図である。It is sectional drawing of the other switching element which concerns on 3rd Embodiment. 第３の実施の形態に係る更に他のスイッチング素子の断面図である。It is sectional drawing of the further another switching element which concerns on 3rd Embodiment. 第３の実施の形態に係る他の半導体装置（還流ダイオード）の断面図である。It is sectional drawing of the other semiconductor device (reflux diode) which concerns on 3rd Embodiment. 第４の実施の形態に係る半導体装置の実装図である。FIG. 10 is a mounting diagram of a semiconductor device according to a fourth embodiment. 図３６の絶縁基板に実装される第半導体チップ（スナバ内蔵還流ダイオード）の断面図である。FIG. 37 is a cross-sectional view of a first semiconductor chip (snubber built-in reflux diode) mounted on the insulating substrate of FIG. 36. 第４の実施の形態に係る他の半導体装置（スナバ内蔵還流ダイオード）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第５の実施の形態に係る半導体装置の実装図である。FIG. 10 is a mounting diagram of a semiconductor device according to a fifth embodiment. 図３８に対応する半導体装置（スナバ内蔵還流ダイオード）の製造方法を説明する図である（その１）。FIG. 39 is a view for explaining a method for manufacturing the semiconductor device (a snubber built-in reflux diode) corresponding to FIG. 38 (part 1); 図３８に対応する半導体装置（スナバ内蔵還流ダイオード）の製造方法を説明する図である（その２）。FIG. 39 is a view for explaining a method for manufacturing the semiconductor device (a snubber built-in reflux diode) corresponding to FIG. 38 (part 2); 図３８に対応する半導体装置（スナバ内蔵還流ダイオード）の製造方法を説明する図である（その３）。FIG. 39 is a view for explaining the method for manufacturing the semiconductor device (snubber built-in reflux diode) corresponding to FIG. 38 (No. 3); 第４の実施の形態に係る他の半導体装置（スナバ内蔵還流ダイオード）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in return diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in return diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。It is sectional drawing of the further another semiconductor device (snubber built-in reflux diode) which concerns on 4th Embodiment. 第５の実施の形態に係る半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the semiconductor device (switching element with a built-in snubber) concerning 5th Embodiment. 第５の実施の形態に係る他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the other semiconductor device (switching element with a built-in snubber) which concerns on 5th Embodiment. 第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in switching element) which concerns on 5th Embodiment. 第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in switching element) which concerns on 5th Embodiment. 第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in switching element) which concerns on 5th Embodiment. 第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in switching element) which concerns on 5th Embodiment. 第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in switching element) which concerns on 5th Embodiment. 第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in switching element) which concerns on 5th Embodiment. 第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。It is sectional drawing of the other semiconductor device (snubber built-in switching element) which concerns on 5th Embodiment.

次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。   Next, first to fifth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す第１〜第５の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。   Also, the following first to fifth embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the component parts. The material, shape, structure, arrangement, etc. are not specified below. The technical idea of the present invention can be variously modified within the technical scope described in the claims.

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、ユニポーラ動作（もしくはユニポーラ動作と同等の動作）をする還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含むように構成され、スナバ機能を有するように半導体チップで形成された半導体スナバ回路２００とが、共にアノード端子３００並びにカソード端子４００に接続するように、並列接続された半導体装置である。なお、図１においては、半導体スナバ回路２００の構成として、アノード端子３００側にキャパシタ２１０が、カソード端子側に抵抗２２０が接続するような場合を示しているが、図５に示すように、アノード端子３００側に抵抗２２０が、カソード端子側にキャパシタ２１０が接続していても良い。又、キャパシタ２１０と抵抗２２０は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。又、詳細は後述するが、例えば、ｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、このような「ユニポーラ動作と同等」の特性を有するダイオードについても、本発明で説明される「ユニポーラ動作するダイオード」に含まれるものとする。 (First embodiment)
As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention includes a free-wheeling diode 100 that performs a unipolar operation (or an operation equivalent to a unipolar operation), at least a capacitor 210, and a resistor 220. A semiconductor snubber circuit 200 that is configured and formed of a semiconductor chip so as to have a snubber function is a semiconductor device connected in parallel so as to be connected to the anode terminal 300 and the cathode terminal 400 together. In FIG. 1, the semiconductor snubber circuit 200 has a configuration in which a capacitor 210 is connected to the anode terminal 300 side and a resistor 220 is connected to the cathode terminal side. However, as shown in FIG. A resistor 220 may be connected to the terminal 300 side, and a capacitor 210 may be connected to the cathode terminal side. Moreover, as long as the capacitor 210 and the resistor 220 are at least connected in series, they may be divided into a plurality of portions, or may be formed alternately, for example. Although details will be described later, for example, even in the structure of a pn junction diode, by controlling the lifetime of minority carriers that are the main components of excess carriers injected from the p-type region during conduction, In order to perform an equivalent operation, such a diode having a characteristic equivalent to “unipolar operation” is also included in the “diode operating diode” described in the present invention.

第１の実施の形態に係る半導体装置では、一例として、図２に示すように、還流ダイオード１００と半導体スナバ回路２００を別の半導体チップとして用意し、絶縁基板５００上に、ハイブリッドに集積化した場合について説明する。絶縁基板５００としては、例えばセラミック板などで形成された絶縁性を有し、且つ、支持体としての機能を有する基板であれば種々の基板が採用可能であり、有機系の種々な合成樹脂、セラミック、ガラス等の無機系の材料が使用可能である。有機系の樹脂材料としては、フェノール樹脂、ポリエステル樹脂、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂等が、使用可能で、又板状にする際の芯となる基材は、紙、ガラス布、ガラス基材などが使用される。無機系の基板材料として一般的なものはセラミックである。又、放熱特性を高めるものとして金属基板、透明な基板が必要な場合には、ガラスが用いられる。セラミック基板の素材としてはアルミナ（Ａｌ2Ｏ3）、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2）、ベリリア（ＢｅＯ）、窒化アルミニウム（ＡｌＮ）、窒化珪素（ＳｉＣ）等が使用可能である。更に、鉄、銅などの金属上に耐熱性の高いポリイミド系の樹脂板を積層して多層化した金属ベースの基板（金属絶縁基板）でも構わない。 In the semiconductor device according to the first embodiment, as an example, as shown in FIG. 2, the free-wheeling diode 100 and the semiconductor snubber circuit 200 are prepared as separate semiconductor chips, and are integrated on the insulating substrate 500 in a hybrid manner. The case will be described. As the insulating substrate 500, various substrates can be adopted as long as the substrate has an insulating property formed of, for example, a ceramic plate and has a function as a support, and various organic synthetic resins, Inorganic materials such as ceramic and glass can be used. As the organic resin material, phenol resin, polyester resin, epoxy resin, polyimide resin, fluororesin, etc. can be used, and the base material used as a core when making a plate is paper, glass cloth, glass base Materials are used. A common inorganic substrate material is ceramic. In addition, glass is used when a metal substrate or a transparent substrate is required to enhance heat dissipation characteristics. As the material for the ceramic substrate, alumina (Al 2 O 3 ), mullite (3Al 2 O 3 .2SiO 2 ), beryllia (BeO), aluminum nitride (AlN), silicon nitride (SiC), or the like can be used. Further, a metal base substrate (metal insulating substrate) in which a polyimide resin plate having high heat resistance is laminated on a metal such as iron or copper may be used.

又、半導体スナバ回路２００の構成としては、例えば、図１に示すように、キャパシタ２１０と抵抗２２０が直列接続した所謂ＲＣスナバの構成とした場合について説明する。更に、半導体スナバ回路２００は、例えば炭化珪素を半導体基体材料とし、且つ、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、所謂縦型の半導体チップからなる場合について説明する。又、還流ダイオード１００に関しては、例えば炭化珪素を半導体基体材料としたショットキーバリアダイオードの場合について説明する。ショットキーバリアダイオードについても、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、所謂縦型のショットキーバリアダイオードを一例として説明する。   Further, as the configuration of the semiconductor snubber circuit 200, for example, as shown in FIG. 1, a case where a so-called RC snubber configuration in which a capacitor 210 and a resistor 220 are connected in series will be described. Further, a case where the semiconductor snubber circuit 200 is formed of a so-called vertical semiconductor chip in which, for example, silicon carbide is used as a semiconductor base material and electrodes are formed so that the anode terminal 300 and the cathode terminal 400 face each other will be described. As for the freewheeling diode 100, a case of a Schottky barrier diode using, for example, silicon carbide as a semiconductor substrate material will be described. As for the Schottky barrier diode, a so-called vertical Schottky barrier diode in which electrodes are formed so that the anode terminal 300 and the cathode terminal 400 face each other will be described as an example.

図２においては、絶縁基板５００上に、例えば銅やアルミニウムなどの金属材料からなるアノード側金属膜３１０とカソード側金属膜４１０が形成されている。カソード側金属膜４１０上には、還流ダイオード１００と半導体スナバ回路２００のそれぞれの半導体チップのカソード端子４００が、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００と半導体スナバ回路２００のそれぞれの半導体チップのアノード端子３００は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０、３３０を介して、共にアノード側金属膜３１０に接続された構成となっている。   In FIG. 2, an anode side metal film 310 and a cathode side metal film 410 made of a metal material such as copper or aluminum are formed on an insulating substrate 500. On the cathode side metal film 410, the cathode terminals 400 of the respective semiconductor chips of the reflux diode 100 and the semiconductor snubber circuit 200 are arranged so as to be in contact with each other through a bonding material such as solder or brazing material. The anode terminals 300 of the respective semiconductor chips of the freewheeling diode 100 and the semiconductor snubber circuit 200 are both connected to the anode-side metal film 310 via metal wirings 320 and 330 such as aluminum wires and aluminum ribbons, for example. It has become.

図３に断面構造図を示すように、還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域１０上にｎ−型のドリフト領域１１が形成された基板材料で構成されている。基板領域１０としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものが採用可能で、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍ程度とすれば、耐圧が６００Ｖクラスのものが実現可能であるが、耐圧クラスは限定されるものではない。 As shown in the cross-sectional structure diagram of FIG. 3, the free-wheeling diode 100 is a substrate material in which an n − type drift region 11 is formed on an n + type substrate region 10 of, for example, silicon carbide polytype 4H type. It is configured. As the substrate region 10, for example, a substrate having a resistivity of several mΩcm to several tens of mΩcm and a thickness of several tens of μm to several hundreds of μm can be used. As the drift region 11, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be adopted. For example, the impurity density is 10 16 cm −3 and the thickness is about 5 μm. In this case, a withstand voltage of 600V class can be realized, but the withstand voltage class is not limited.

なお、図３では、半導体基体が、基板領域１０とドリフト領域１１の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の例にはよらない基板領域１０のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。又、第１の実施の形態に係る還流ダイオード１００においては、基板材料を炭化珪素で形成した場合について説明するが、シリコンやガリウム砒素など他の半導体材料で構成されていてもかまわない。   In FIG. 3, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 10 and the drift region 11 will be described. However, the resistivity is formed only by the substrate region 10 not according to the above example. Alternatively, a multi-layer substrate having three or more layers may be used. In addition, in the free-wheeling diode 100 according to the first embodiment, a case where the substrate material is formed of silicon carbide will be described, but it may be formed of other semiconductor materials such as silicon or gallium arsenide.

図３に示すように、ドリフト領域１１の表面には、表面電極１３が設けられ、基板領域１０の裏面には、基板領域１０と接するように裏面電極１４が形成されている。ここで、「ドリフト領域１１の表面」とは、ドリフト領域１１の基板領域１０との接合面に対向する側の主面である。裏面電極１４は、ドリフト領域１１及び基板領域１０を介して、表面電極１３に対向して配置されたことになる。   As shown in FIG. 3, the surface electrode 13 is provided on the surface of the drift region 11, and the back electrode 14 is formed on the back surface of the substrate region 10 so as to be in contact with the substrate region 10. Here, “the surface of the drift region 11” is a main surface on the side facing the bonding surface of the drift region 11 with the substrate region 10. The back electrode 14 is disposed to face the front electrode 13 with the drift region 11 and the substrate region 10 interposed therebetween.

表面電極１３は、ドリフト領域１１との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されている。ショットキー障壁を形成する金属材料としては、例えば、チタン、ニッケル、モリブデン、金、白金などを用いることができる。又、表面電極１３はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極１４は基板領域１０とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極１４はカソード端子４００として外部電極と接続をする。このように、図３に示す還流ダイオード１００は、表面電極１３がアノード電極、裏面電極１４がカソード電極としたダイオードとして機能する。   The surface electrode 13 is made of a single-layer or multi-layer metal material including at least a metal material that forms a Schottky barrier with the drift region 11. As the metal material forming the Schottky barrier, for example, titanium, nickel, molybdenum, gold, platinum, or the like can be used. Further, the surface electrode 13 may have a multilayer structure using a metal material such as aluminum, copper, gold, nickel, silver or the like on the outermost surface in order to connect the external electrode as the anode terminal 300. On the other hand, the back electrode 14 is made of an electrode material that is in ohmic contact with the substrate region 10. Examples of the electrode material to be ohmic-connected include nickel silicide and titanium material, and the back electrode 14 is connected to an external electrode as a cathode terminal 400. 3 functions as a diode having the front electrode 13 as an anode electrode and the back electrode 14 as a cathode electrode.

一方、図４に断面構造図を示すように、半導体スナバ回路２００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域１０上にｎ−型のドリフト領域１１が形成されて、半導体基体を構成している。即ち、ｎ＋型である基板領域１０とｎ−型のドリフト領域１１とからなる半導体基体が形成されている。基板領域１０としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができ、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍ程度にすれば、耐圧が６００Ｖクラスのものが実現可能であるが、耐圧クラスは任意に設計可能で、限定されるものではない。なお、図４では、半導体基体が、基板領域１０とドリフト領域１１の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１０のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。 On the other hand, as shown in FIG. 4, the semiconductor snubber circuit 200 includes an n − type drift region 11 formed on a substrate region 10 of, for example, a silicon carbide polytype of 4H type n + type. The semiconductor substrate is constituted. That is, a semiconductor substrate composed of an n + type substrate region 10 and an n − type drift region 11 is formed. As the substrate region 10, for example, one having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. As the drift region 11, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be used, for example, an impurity density of 10 16 cm −3 and a thickness of about 5 μm. In this case, a withstand voltage of 600V class can be realized, but the withstand voltage class can be arbitrarily designed and is not limited. In FIG. 4, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 10 and the drift region 11 is described. Alternatively, a multi-layer substrate having three or more layers may be used.

第１の実施の形態に係る半導体スナバ回路２００においては、図４に示すように、半導体基体の所定領域に、半導体基体を構成する半導体材料よりも比抵抗の高い炭化珪素からなり、且つボロン又はアルミニウムを含有した高抵抗層９１が形成されている。図４では、半導体基体の材料を炭化珪素で形成した場合として説明するが、半導体基体は、シリコンやガリウム砒素など他の半導体材料で構成されていてもかまわない。   In the semiconductor snubber circuit 200 according to the first embodiment, as shown in FIG. 4, a predetermined region of the semiconductor substrate is made of silicon carbide having a higher specific resistance than the semiconductor material constituting the semiconductor substrate, and boron or A high resistance layer 91 containing aluminum is formed. In FIG. 4, the case where the semiconductor substrate material is formed of silicon carbide will be described. However, the semiconductor substrate may be formed of other semiconductor materials such as silicon and gallium arsenide.

第１の実施の形態に係る半導体スナバ回路２００では、高抵抗層９１に接するように、例えばシリコン酸化膜などの誘電体薄膜からなるキャパシタ誘電体領域１２が形成されている。高抵抗層９１、及びｎ＋型である基板領域１０とｎ−型のドリフト領域１１は抵抗Ｒとして機能し、キャパシタ誘電体領域１２はキャパシタＣの容量や耐圧等の電気的特性を規定する。 In the semiconductor snubber circuit 200 according to the first embodiment, the capacitor dielectric region 12 made of a dielectric thin film such as a silicon oxide film is formed so as to be in contact with the high resistance layer 91. The high resistance layer 91 and the n + -type substrate region 10 and the n − -type drift region 11 function as a resistor R, and the capacitor dielectric region 12 defines electrical characteristics such as capacitance and breakdown voltage of the capacitor C.

ここで、高抵抗層９１に添加されているボロン又はアルミニウムは、ドーパントとして機能するのではなく、高抵抗層９１中においてキャリアの捕獲中心を形成し、添加された領域中のキャリアをトラップする作用を有している。添加された領域中のキャリアが欠乏した結果、高抵抗層の比抵抗は、半導体基体を構成するドリフト領域１１の比抵抗よりも数１００倍以上高い比抵抗を有することになる。なお、高抵抗層９１の比抵抗は、ボロン又はアルミニウムの添加量によって変化させることが可能である。このように、抵抗Ｒを、基板領域１０とドリフト領域１１の比抵抗や厚さを変えることなく、高抵抗層９１の比抵抗及び深さを変化させることによって、容易に必要な抵抗値を得ることができる。   Here, boron or aluminum added to the high resistance layer 91 does not function as a dopant, but forms a trapping center of carriers in the high resistance layer 91 and traps carriers in the added region. have. As a result of the lack of carriers in the added region, the specific resistance of the high resistance layer has a specific resistance that is several hundred times higher than the specific resistance of the drift region 11 constituting the semiconductor substrate. Note that the specific resistance of the high resistance layer 91 can be changed by the amount of boron or aluminum added. Thus, the necessary resistance value can be easily obtained by changing the specific resistance and depth of the high resistance layer 91 without changing the specific resistance and thickness of the substrate region 10 and the drift region 11. be able to.

即ち、第１の実施の形態に係る半導体スナバ回路２００によれば、図４のような構成にすることによって、支持基体としてどのような半導体基体を用いても、抵抗Ｒが任意の抵抗値を有する半導体スナバ回路２００を形成できるため、設計の自由度を向上させることが可能となる。   That is, according to the semiconductor snubber circuit 200 according to the first embodiment, by adopting the configuration as shown in FIG. 4, the resistance R has an arbitrary resistance value no matter what semiconductor substrate is used as the support substrate. Since the semiconductor snubber circuit 200 can be formed, the degree of freedom in design can be improved.

第１の実施の形態に係る半導体スナバ回路２００においては、抵抗Ｒが、少なくとも還流ダイオード１００に含まれる抵抗値よりも大きくなるように、高抵抗層９１を形成する高抵抗材料の比抵抗を、例えば、１０５Ωｃｍ、高抵抗層の厚さが１μｍ程度のものが採用可能である。なお、第１の実施の形態に係る半導体スナバ回路２００においては、基板領域１０高抵抗層にボロンが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。 In the semiconductor snubber circuit 200 according to the first embodiment, the specific resistance of the high resistance material forming the high resistance layer 91 is set so that the resistance R is at least larger than the resistance value included in the freewheeling diode 100. For example, a film having a thickness of 10 5 Ωcm and a high resistance layer of about 1 μm can be used. In the semiconductor snubber circuit 200 according to the first embodiment, boron is added to the high resistance layer of the substrate region 10 as an example, but transition metals such as vanadium, chromium, iron, and nickel are used. It may be added. Also by adding these impurities, the same actions and effects as when boron or aluminum is added can be obtained.

又、第１の実施の形態に係る半導体スナバ回路２００の高抵抗層９２は、図６に示すようにアルゴンが添加された非晶質層もしくは多結晶層でも良い。非晶質層や多結晶層中のキャリアの移動度は、ドリフト領域１１の移動度と比較して１／１００以下の大きさであり、ボロンやアルミニウム、遷移金属を添加した場合と同様に、高い比抵抗を有する高抵抗層を得ることができる。又、図４や図６では、半導体基体の導電型をｎ型としているがｐ型でも勿論良い。   The high resistance layer 92 of the semiconductor snubber circuit 200 according to the first embodiment may be an amorphous layer or a polycrystalline layer to which argon is added as shown in FIG. The mobility of carriers in the amorphous layer or the polycrystalline layer is 1/100 or less compared to the mobility of the drift region 11, and as in the case of adding boron, aluminum, or transition metal, A high resistance layer having a high specific resistance can be obtained. In FIGS. 4 and 6, the conductivity type of the semiconductor substrate is n-type, but of course p-type may be used.

又、第１の実施の形態に係る半導体スナバ回路２００のキャパシタ誘電体領域１２については、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、キャパシタ誘電体領域１２の破壊防止のため、還流ダイオード１００よりも高いことが望ましい。又、キャパシタＣの容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に、ドリフト領域１１のショットキー界面に生じる空乏層容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、充分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね、空乏層容量の１０分の１程度から１０倍程度の範囲が望ましい。例えば、還流ダイオード１００よりも耐圧が高くなるように、キャパシタ誘電体領域１２の厚みは、１μｍ程度とし、キャパシタＣの容量が還流ダイオード１００の遮断状態時に形成される空乏層容量と同程度にすることが可能である。なお、キャパシタ誘電体領域１２は、シリコン酸化膜以外の誘電体薄膜でも、所定の耐圧を有し、且つキャパシタＣとして機能する誘電体薄膜であればどのような材料でも良い。   Further, the thickness and area of the capacitor dielectric region 12 of the semiconductor snubber circuit 200 according to the first embodiment can be determined according to the required breakdown voltage and the required capacitance of the capacitor C. The breakdown voltage is preferably higher than that of the freewheeling diode 100 in order to prevent the capacitor dielectric region 12 from being broken. The capacitance of the capacitor C is about 1/100 to about 100 times the depletion layer capacitance generated at the Schottky interface of the drift region 11 when the freewheeling diode 100 is in a cutoff state (when a high voltage is applied). Although it can be selected within a range, it exhibits a sufficient snubber function, suppresses an increase in loss as much as possible, and considering the necessary chip area, as shown in the calculation results described later, it is approximately 10 minutes of the depletion layer capacity. A range of about 1 to about 10 times is desirable. For example, the thickness of the capacitor dielectric region 12 is about 1 μm so that the breakdown voltage is higher than that of the freewheeling diode 100, and the capacitance of the capacitor C is about the same as the depletion layer capacitance formed when the freewheeling diode 100 is cut off. It is possible. The capacitor dielectric region 12 may be any dielectric thin film other than a silicon oxide film as long as it is a dielectric thin film having a predetermined breakdown voltage and functioning as the capacitor C.

図４に示すように、キャパシタ誘電体領域１２に接するように表面電極１３が設けられ、表面電極１３に対向し、且つ基板領域１０と接するように裏面電極１４が形成されている。表面電極１３はアノード端子３００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。同様に、裏面電極１４についても、カソード端子４００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このように、図４に示す半導体スナバ回路２００は、表面電極１３が図３に示す還流ダイオード１００のアノード電極に、裏面電極１４が図３に示す還流ダイオード１００のカソード電極に、接続する半導体ＲＣスナバとして機能する。   As shown in FIG. 4, the surface electrode 13 is provided so as to contact the capacitor dielectric region 12, and the back electrode 14 is formed so as to face the surface electrode 13 and contact the substrate region 10. The surface electrode 13 is formed of, for example, a metal material so as to be connected to an external electrode as the anode terminal 300, and has a single-layer or multilayer structure using a metal material such as aluminum, copper, gold, nickel, or silver on the outermost surface. It is also good. Similarly, the back electrode 14 is also formed of, for example, a metal material so as to be connected to an external electrode as the cathode terminal 400, and a single surface using a metal material such as aluminum, copper, gold, nickel, silver or the like on the outermost surface. A multi-layer structure may be used. As described above, the semiconductor snubber circuit 200 shown in FIG. 4 includes a semiconductor RC in which the front electrode 13 is connected to the anode electrode of the freewheeling diode 100 shown in FIG. 3 and the back electrode 14 is connected to the cathode electrode of the freewheeling diode 100 shown in FIG. Acts as a snubber.

［半導体装置の製造方法（第１の製造方法）］
次に、第１の実施の形態に係る半導体スナバ回路２００の製造方法について、図７〜図９を用いて説明する。 [Manufacturing Method of Semiconductor Device (First Manufacturing Method)]
Next, a method for manufacturing the semiconductor snubber circuit 200 according to the first embodiment will be described with reference to FIGS.

（ａ）先ず図７に示すように、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域１０上にｎ−型のドリフト領域１１を形成した炭化珪素半導体基体を用意する。基板領域１０としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。 (A) First, as shown in FIG. 7, for example, a silicon carbide semiconductor substrate in which an n − type drift region 11 is formed on a substrate region 10 of, for example, a 4H type n + type silicon carbide is prepared. As the substrate region 10, for example, one having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. As the drift region 11, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be used.

（ｂ）次に図８に示すように、ｎ−型のドリフト領域１１にボロン、アルミニウム、又は遷移金属であるバナジウム、クロム、鉄、ニッケルのいずれかをイオン注入する。加速電圧Ｖaccとしては数十〜数百ＫｅＶ、注入ドーズ量Φとしては、１×１０１２〜１×１０１６ｃｍ−３程度が適している。第１の実施の形態に係る半導体スナバ回路２００の製造方法においては、注入時の半導体基体の温度を室温で行っているが、半導体基体を加熱しながらイオン注入を行ってもかまわない。イオン注入後に熱処理を行い、高抵抗層９１を形成する。前述のように、ドリフト領域１１に注入されたボロン、アルミニウム、又は遷移金属であるバナジウム、クロム、鉄、ニッケルはキャリアの捕獲中心を形成し、添加された領域中のキャリアをトラップするため、添加された領域中のキャリアが欠乏し、高抵抗層が形成される。熱処理の温度としては、例えば８００〜１７００℃程度が適当である。 (B) Next, as shown in FIG. 8, boron, aluminum, or any of transition metals vanadium, chromium, iron, or nickel is ion-implanted into the n − -type drift region 11. The acceleration voltage Vacc is suitably several tens to several hundreds KeV, and the implantation dose Φ is suitably about 1 × 10 12 to 1 × 10 16 cm −3 . In the method of manufacturing the semiconductor snubber circuit 200 according to the first embodiment, the temperature of the semiconductor substrate at the time of implantation is room temperature, but ion implantation may be performed while heating the semiconductor substrate. Heat treatment is performed after ion implantation to form the high resistance layer 91. As described above, boron, aluminum, or the transition metal vanadium, chromium, iron, or nickel implanted into the drift region 11 forms a carrier trapping center, and is added to trap the carriers in the added region. Carriers in the formed region are deficient and a high resistance layer is formed. As a heat treatment temperature, for example, about 800 to 1700 ° C. is appropriate.

（ｃ）次に図９に示すように、高抵抗層９１に接するように、例えばシリコン酸化膜などの誘電体薄膜からなるキャパシタ誘電体領域１２を形成する。酸化膜に接するように表面電極１３、ｎ＋型である基板領域１０に接するように裏面電極１４を形成すれば、図４に示した半導体装置が完成する。 (C) Next, as shown in FIG. 9, a capacitor dielectric region 12 made of a dielectric thin film such as a silicon oxide film is formed so as to be in contact with the high resistance layer 91. If the front surface electrode 13 is in contact with the oxide film and the back surface electrode 14 is in contact with the n + -type substrate region 10, the semiconductor device shown in FIG. 4 is completed.

［半導体装置の製造方法（第２の製造方法）］
なお、図６に示した半導体装置のように高抵抗層９２を非晶質層又は多結晶層を用いて製造する場合は、図１０〜図１２に示すような製造方法が適用できる。 [Manufacturing Method of Semiconductor Device (Second Manufacturing Method)]
When the high resistance layer 92 is manufactured using an amorphous layer or a polycrystalline layer as in the semiconductor device shown in FIG. 6, a manufacturing method as shown in FIGS. 10 to 12 can be applied.

第１の実施の形態に係る半導体スナバ回路２００の他の製造方法（第２の製造方法）は、基本的には図７〜図９の製造方法（第１の製造方法）と同じであるが、高抵抗層９１を形成する際に、図１１に示すように、アルゴンのイオン注入を行い、アルゴンイオンによる注入損傷を利用して注入領域を非晶質化させる点が、図７〜図９における製造方法（第１の製造方法）と異なっている。この際の加速電圧Ｖaccとしては例えば数十〜数百ＫｅＶを用いることができ、注入ドーズ量Φとしては、ドリフト領域が非晶質化、もしくはそれに類する結晶状態になるようなドーズ量が好ましい。非晶質層や多結晶層中のキャリアの移動度は、ドリフト領域１１の移動度と比較して１／１００以下の大きさであり、ボロンやアルミニウム、遷移金属を添加した場合と同様に、高い比抵抗を有する高抵抗層を得ることができる。   The other manufacturing method (second manufacturing method) of the semiconductor snubber circuit 200 according to the first embodiment is basically the same as the manufacturing method (first manufacturing method) of FIGS. As shown in FIG. 11, when the high resistance layer 91 is formed, argon ions are implanted, and the implantation region is made amorphous by using implantation damage caused by argon ions. Is different from the manufacturing method (first manufacturing method). In this case, for example, several tens to several hundreds of KeV can be used as the acceleration voltage Vacc, and the implantation dose Φ is preferably a dose that makes the drift region amorphous or a crystalline state similar thereto. The mobility of carriers in the amorphous layer or the polycrystalline layer is 1/100 or less compared to the mobility of the drift region 11, and as in the case of adding boron, aluminum, or transition metal, A high resistance layer having a high specific resistance can be obtained.

第１の実施の形態に係る半導体スナバ回路２００においては、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象を、従来のバイポーラ動作のダイオードにおいてはスナバ機能を実現するのに必須であったフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品をメイン電流が流れる経路に形成する手法を用いずに、小容量で小サイズのキャパシタＣと抵抗Ｒを有する半導体スナバ回路２００を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。又、効果的にスナバ機能を発揮する設計式として：

Ｃ＝１／（２πｆＲ） ……（２）

が一般的に知られており（ｆは振動現象の周波数）、第１の実施の形態に係る半導体スナバ回路２００によれば、式（２）を満たすように、半導体スナバ回路２００のキャパシタＣと抵抗Ｒを容易に設定することができる。 In the semiconductor snubber circuit 200 according to the first embodiment, as will be described later, when, for example, a Schottky barrier diode is used as the freewheeling diode 100, a current / voltage oscillation phenomenon that is essentially generated by unipolar operation occurs. In conventional bipolar diodes, a small capacitance can be achieved without using external discrete components such as film capacitors and metal clad resistors that are essential for realizing the snubber function in the path through which the main current flows. By connecting the semiconductor snubber circuit 200 having a small size capacitor C and a resistor R in parallel, the vibration phenomenon can be easily and effectively suppressed. Also, as a design formula that effectively demonstrates the snubber function:

C = 1 / (2πfR) (2)

Is generally known (f is the frequency of the vibration phenomenon), and according to the semiconductor snubber circuit 200 according to the first embodiment, the capacitor C of the semiconductor snubber circuit 200 is The resistance R can be easily set.

［電力変換装置（コンバータ）］
図１及び図２に示した第１の実施の形態に係る半導体装置（１００，２００）は、例えば図１３に示すような電力エネルギの変換手段の１つとして、一般的に使用されるコンバータ等の電力変換装置において、電源電圧（+Ｖ）（例えば４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する受動素子Ａとして使用される。 [Power converter (converter)]
The semiconductor device (100, 200) according to the first embodiment shown in FIGS. 1 and 2 includes, for example, a converter generally used as one of power energy conversion means as shown in FIG. In the power conversion apparatus of FIG. 2, the power supply device is used as a passive element A that is connected so as to be reverse-biased with respect to a power supply voltage (+ V) (for example, 400 V) and that circulates current.

第１の実施の形態に係る半導体スナバ回路２００の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子には、スイッチング素子と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。第１の実施の形態に係る電力変換装置（コンバータ）においては、図１３中のスイッチング素子ＤがＩＧＢＴで構成されている場合について例示するが、スイッチング素子ＤはＩＧＢＴに限定されるものではない。   The operation mode of the semiconductor snubber circuit 200 according to the first embodiment is changed from a cut-off state in which current is cut off to a conductive state in which current is circulated in conjunction with a switching operation of a switching element such as a MOSFET or IGBT. To the shut-off state. In a power converter, a passive element that circulates a current is required to have a stable operation that is low loss and is unlikely to cause a malfunction, like a switching element. In the power conversion device (converter) according to the first embodiment, the case where the switching element D in FIG. 13 is configured with an IGBT is illustrated, but the switching element D is not limited to the IGBT.

（ａ）先ず、スイッチング素子Ｄがオンし、スイッチング素子Ｄに電流が流れている状態においては、受動素子Ａは逆バイアス状態となり遮断状態になる。図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域１１中には表面電極１３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。又、図４に示す半導体スナバ回路２００においては、キャパシタＣとして機能するキャパシタ誘電体領域１２が高電圧により充電された状態になり、遮断状態を維持する。このように、受動素子Ａが逆バイアス状態となる遮断状態においては、受動素子Ａがショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。   (A) First, in a state where the switching element D is turned on and a current flows through the switching element D, the passive element A is in a reverse bias state and is in a cutoff state. In the Schottky barrier diode, which is the freewheeling diode 100 shown in FIG. 3, since a reverse bias voltage is applied between the anode terminal 300 and the cathode terminal 400, the drift region 11 has a Schottky junction with the surface electrode 13. An extended depletion layer is generated and the cut-off state is maintained. In the semiconductor snubber circuit 200 shown in FIG. 4, the capacitor dielectric region 12 functioning as the capacitor C is charged with a high voltage, and the cut-off state is maintained. Thus, in the cutoff state in which the passive element A is in the reverse bias state, the passive element A has a function similar to that of the prior art in which only the Schottky barrier diode is configured.

（ｂ）次に、スイッチング素子Ｄがオフし、スイッチング素子Ｄがオフ状態に移行するのに連動して、受動素子Ａは順バイアス状態となり導通状態に移行する。図３に示す還流ダイオード１００のドリフト領域１１中に広がっていた空乏層が後退し、表面電極１３とドリフト領域１１との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域１１中をほぼ裏面電極１４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。又、図４に示す半導体スナバ回路２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域１２に充電されていた電荷が過渡電流として放電される。第１の実施の形態に係る半導体スナバ回路２００では、キャパシタ誘電体領域１２が規定するキャパシタＣの容量が還流ダイオード１００に形成されていた空乏層容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００は、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。第１の実施の形態に係る還流ダイオード１００では、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域１１の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。   (B) Next, as the switching element D is turned off and the switching element D shifts to the off state, the passive element A enters the forward bias state and shifts to the conductive state. The depletion layer that has spread into the drift region 11 of the free-wheeling diode 100 shown in FIG. 3 recedes, and the Schottky junction formed between the surface electrode 13 and the drift region 11 corresponds to the Schottky barrier height. When the forward bias voltage is applied, the freewheeling diode 100 becomes conductive. At this time, the current flowing through the freewheeling diode 100 is constituted only by the electron current supplied from the back electrode 14 side in the drift region 11 and performs a unipolar operation. Further, in the semiconductor snubber circuit 200 shown in FIG. 4, when the freewheeling diode 100 shifts from the reverse bias state to the forward bias state, the charge charged in the capacitor dielectric region 12 is discharged as a transient current. In the semiconductor snubber circuit 200 according to the first embodiment, the capacitance of the capacitor C defined by the capacitor dielectric region 12 is as small as the depletion layer capacitance formed in the freewheeling diode 100. Although the flowing transient current flows, it has a magnitude that hardly affects the forward bias current flowing in the parallel free-wheeling diode 100. In the semiconductor snubber circuit 200, after the transient current flows, the semiconductor snubber circuit 200 shifts to a steady state and the current is cut off, so that only the freewheeling diode 100 becomes conductive. In the freewheeling diode 100 according to the first embodiment, since the freewheeling diode 100 is composed of a Schottky barrier diode made of a silicon carbide material semiconductor substrate, compared with a pn junction diode made of a general silicon material, Since the resistance of the drift region 11 can be formed with a low resistance, conduction loss during forward bias conduction can be reduced. Thus, even in the conductive state, the same effect as in the conventional technique in which the passive element is configured only by the Schottky barrier diode is obtained.

（ｃ）次に、スイッチング素子Ｄがターンオンし、スイッチング素子Ｄがオン状態に移行するのに連動して、受動素子Ａは逆バイアス状態となり遮断状態に移行する。図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、裏面電極１４側からドリフト領域１１中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更にショットキー接合部に逆バイアス電圧が印加されると、ドリフト領域１１中には表面電極１３とのショットキー接合部から伸びた空乏層が生じ遮断状態へと移行する。この導通状態から遮断状態に移行する際に、導通時に還流ダイオードの素子内部に蓄積されている過剰キャリアが遮断状態へと移行する際に消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ａ並びにスイッチング素子Ｄに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生することから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。   (C) Next, as the switching element D is turned on and the switching element D shifts to the on state, the passive element A becomes a reverse bias state and shifts to the cutoff state. In the Schottky barrier diode, which is the freewheeling diode 100 shown in FIG. 3, the electron current supplied from the back electrode 14 side into the drift region 11 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the Schottky barrier height of the Schottky junction and a reverse bias voltage is further applied to the Schottky junction, A depletion layer extending from the Schottky junction is formed, and the state shifts to a cutoff state. When transitioning from this conducting state to the shut-off state, the transiently generated current is a reverse recovery current in the process where excess carriers accumulated in the element of the free-wheeling diode at the time of conduction disappear when transitioning to the shut-off state. It is. This reverse recovery current flows as a transient current in the passive element A and the switching element D, and a loss (herein referred to as reverse recovery loss) occurs in each element. Therefore, the reverse recovery current generated in the freewheeling diode is as small as possible. Better.

［電力変換装置（インバータブリッジ）］
図１及び図２に示した第１の実施の形態に係る半導体装置（１００，２００）は、例えば、図１４に示すような３相交流モータを動かす３相インバータブリッジのスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6のそれぞれの電流を還流する受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6として使用される。第１の実施の形態に係る半導体スナバ回路２００の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6には、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。 [Power converter (inverter bridge)]
The semiconductor device according to the first embodiment shown in FIGS. 1 and 2 (100 and 200), for example, the switching element to Q 1 3-phase inverter bridge to move the 3-phase AC motor shown in FIG. 14, Q 2 , Q 3 , Q 4 , Q 5 , and Q 6 are used as passive elements B 1 , B 2 , B 3 , B 4 , B 5 , and B 6 that circulate currents. The operation mode of the semiconductor snubber circuit 200 according to the first embodiment is based on the switching operation of the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , and Q 6 such as MOSFET and IGBT. From the cut-off state for cutting off the current to the conductive state for refluxing the current, and from the conductive state to the cut-off state. In the power converter, the passive elements B 1 , B 2 , B 3 , B 4 , B 5 , and B 6 that circulate the current include switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q As in the case of 6 , stable operation is required that has low loss and is unlikely to malfunction.

図１４に示す３相インバータブリッジにおいては、電源電圧（+Ｖ）（例えば４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｑ1，Ｑ3，Ｑ5と受動素子Ｂ1，Ｂ3，Ｂ5と、下アームを形成する並列接続されたスイッチング素子Ｑ2，Ｑ4，Ｑ6と受動素子Ｂ2，Ｂ4，Ｂ6とを、逆バイアス接続になるように直列に接続して使用される。この接続がＵ，Ｖ，Ｗの３相分接続され、３相インバータを構成する。 In the three-phase inverter bridge shown in FIG. 14, switching elements Q 1 , Q 3 , Q 5 and passive elements B 1 , connected in parallel to form an upper arm with respect to a power supply voltage (+ V) (for example, 400 V) B 3 , B 5 , switching elements Q 2 , Q 4 , Q 6 connected in parallel to form the lower arm and passive elements B 2 , B 4 , B 6 are connected in series so as to be reverse-biased. Used. This connection is connected for three phases of U, V, and W to form a three-phase inverter.

本発明の半導体装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図１４中の３相Ｕ，Ｖ，Ｗのうちの１相（Ｕ相）の動作を用いて半導体装置の動作を説明することとし、更に、一例として下アームのスイッチング素子Ｑ２がスイッチング動作をし、上アームのスイッチング素子Ｑ１と受動素子Ｂ１とが還流動作をする場合について説明する。 The operation mode of the semiconductor device according to the present invention is a cut-off in which the switching element and the passive element of the arm not performing the switching operation are interlocked to cut off the current when the switching element of either the upper arm or the lower arm performs the switching operation. It operates from a state to a conducting state that circulates current and from a conducting state to a shut-off state. Here, the operation of the semiconductor device will be described using the operation of one phase (U phase) of the three phases U, V, and W in FIG. 14, and the switching element Q2 of the lower arm is switched as an example. and an operation, switching element to Q 1 upper arm and a passive element B 1 is explained for the case of a reflux operation.

（ａ）先ず、スイッチング素子Ｑ２がオンし、スイッチング素子Ｑ２に電流が流れている状態においては、上アームのスイッチング素子Ｑ１と受動素子Ｂ１は逆バイアス状態となり遮断状態になる。下アームの導通状態にあるスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２においては、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。即ち、還流ダイオード１００であるショットキーバリアダイオード（図３）については、その両端に印加されている電圧がスイッチング素子Ｑ２のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。又、図４に示す半導体スナバ回路２００においては、キャパシタＣとして機能するキャパシタ誘電体領域１２が、やはりスイッチング素子Ｑ２のオン電圧程度の電圧が定常状態で印加された状態になるためである。一方、上アームのスイッチング素子Ｑ１と受動素子Ｂ１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。即ち、スイッチング素子Ｑ１であるＩＧＢＴについては、図２９に示すように、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。又、図４に示す半導体スナバ回路２００においても、キャパシタＣとして機能するキャパシタ誘電体領域１２が高電圧により充電された状態になり、遮断状態を維持する。このように、下アームのスイッチング素子Ｑ２が導通状態のときには、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。 (A) First, switching element Q2 is turned on, in a state where a current flows to the switching element Q2, the switching element Q 1, the passive element B 1 of the upper arm becomes blocked state becomes reverse biased. In passive element B 2 connected in parallel to the switching element Q2 which is conducting in the lower arm, a freewheeling diode 100 and the semiconductor snubber circuit 200 remains turned off. That is, for the freewheeling diode 100 a is a Schottky barrier diode (FIG. 3), the voltage applied to both ends because the reverse bias voltage of as low as about on-voltage switching element Q 2 is applied. In the semiconductor snubber circuit 200 shown in FIG. 4 is to the capacitor dielectric region 12 that functions as a capacitor C, becomes also state voltage of about the on-voltage switching element Q 2 is applied in a steady state. On the other hand, the switching element Q 1, the passive element B 1 of the upper arm is also because the reverse bias voltage of approximately the power supply voltage is applied together, remains turned off. That is, for the IGBT as a switching element Q 1, as shown in FIG. 29, since the reverse bias voltage is applied between the emitter terminal 301 and the collector terminal 401, pn junction between the well region 24 in the drift region 23 This is because a depletion layer extending from the portion is formed and the cut-off state is maintained. Further, in the Schottky barrier diode which is the freewheeling diode 100 shown in FIG. 3, a reverse bias voltage is applied between the front surface electrode 3 and the back surface electrode 4, so that the Schottky junction with the front surface electrode 3 is in the drift region 2. A depletion layer extending from the portion is generated and the cut-off state is maintained. Also in the semiconductor snubber circuit 200 shown in FIG. 4, the capacitor dielectric region 12 functioning as the capacitor C is charged with a high voltage, and the cut-off state is maintained. Thus, when the switching element Q 2 of the lower arm is in conductive state, it has the same function as the prior art passive element in the vertical arm both are composed only of the Schottky barrier diode.

（ｂ）次に、下アームのスイッチング素子Ｑ２がターンオフして遮断状態に移行する場合について説明する。例えば図１４に示すようなモータ用インバータブリッジ（Ｌ負荷回路）では、スイッチング素子Ｑ２がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、先ずスイッチング素子Ｑ２の電圧上昇が起こる。先ず、下アームのターンオフするスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２については、還流ダイオード１００及び半導体スナバ回路２００共に、スイッチング素子Ｑ２の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。即ち、図３に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域２中に表面電極３側から空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れ、図４に示す半導体スナバ回路２００においては、キャパシタ容量として働くキャパシタ誘電体領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この半導体スナバ回路２００のキャパシタ誘電体領域１２のキャパシタ容量の充電作用によって、スイッチング素子Ｑ２のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、第１の実施の形態に係る半導体装置においては、スイッチング素子Ｑ1，Ｑ2と並列接続することで、スイッチング素子Ｑ1，Ｑ2自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。そして、スイッチング素子Ｑ1，Ｑ2の電圧上昇後、電流は所定の速度で遮断する。このとき、ＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものも、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。このため、下アームのスイッチング素子Ｑ２の電流が遮断した後は、下アームのスイッチング素子Ｑ２及び受動素子Ｂ２は定常オフ状態となり、遮断状態を維持する。一方、上アームのスイッチング素子Ｑ１と並列に接続されている受動素子Ｂ１は、下アームのスイッチング素子Ｑ２のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ表面裏面電極３４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。又、図４に示す半導体スナバ回路２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域１２に充電されていた電荷が過渡電流として放電される。第１の実施の形態に係る半導体装置では、キャパシタ誘電体領域１２が規定するキャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００に形成されていた空乏層容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。又、並列接続されているスイッチング素子Ｑ１についても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のｐｎ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ回路２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ回路２００及びスイッチング素子６００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。第１の実施の形態に係る半導体装置においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。 (B) Next, the case where the switching element Q 2 of the lower arm is moved to the turn-off to cut-off state. In motor inverter bridge as shown in FIG. 14 for example (L load circuit), in a state when the switching element Q 2 is turned off, since the phase of the voltage increase and current interrupting shifted, which is substantially maintained when conductive currents first voltage rise of the switching element Q 2 occurs. First, for the passive element B 2 connected in parallel to the switching element Q 2 that turns off the lower arm, both the free-wheeling diode 100 and the semiconductor snubber circuit 200 have an on-state voltage as the switching element Q 2 increases in voltage. Since it changes from a low reverse bias voltage to a high reverse bias voltage such as the power supply voltage, a transient current corresponding to the speed of the voltage change flows. That is, in the free-wheeling diode 100 shown in FIG. 3, when a depletion layer spreads from the front electrode 3 side in the drift region 2 as the voltage rises, electrons flow as a transient current to the back electrode 4 side. In the semiconductor snubber circuit 200 shown, a transient current flows because the capacitor dielectric region 12 serving as a capacitor capacitance is charged according to the applied voltage. The charging action of the capacitance of the capacitor dielectric region 12 of the semiconductor snubber circuit 200, to alleviate the transient voltage rise occurring between the collector / emitter switching element Q 2, the surge voltage due to the parasitic inductance contained in the circuit Occurrence can be suppressed. That is, in the semiconductor device according to the first embodiment, by parallel connection to the switching element Q 1, Q 2, even when the switching element Q 1, Q 2 itself a turn-off operation, device breakdown or other The surge voltage that causes malfunction to the peripheral circuit of the circuit can be reduced, and more stable operation can be realized. Then, after the voltage of the switching elements Q 1 and Q 2 rises, the current is cut off at a predetermined speed. At this time, in the IGBT, although the current interruption speed is limited and a loss occurs due to the influence of the hole current injected from the substrate region 21 during conduction, the vibration phenomenon due to the current interruption hardly occurs, and as a result contributes to stable operation. Yes. Therefore, after the current of the switching element Q 2 of the lower arm was blocked, the switching element Q 2 and the passive element B 2 of lower arm becomes steady OFF state, it maintains the cut-off state. On the other hand, the passive element B 1 connected in parallel with the switching element Q 1 of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element Q 2 of the lower arm. The depletion layer that has spread into the drift region 2 of the free-wheeling diode 100 shown in FIG. 3 recedes, and the Schottky junction formed between the surface electrode 3 and the drift region 2 corresponds to the Schottky barrier height. When the forward bias voltage is applied, the freewheeling diode 100 becomes conductive. At this time, the current flowing through the freewheeling diode 100 is constituted only by the electron current supplied from the front surface / back surface electrode 34 side in the drift region 2 and performs a unipolar operation. Further, in the semiconductor snubber circuit 200 shown in FIG. 4, when the freewheeling diode 100 shifts from the reverse bias state to the forward bias state, the charge charged in the capacitor dielectric region 12 is discharged as a transient current. In the semiconductor device according to the first embodiment, the capacitance of the capacitor C defined by the capacitor dielectric region 12 is as small as the depletion layer capacitance formed in the free wheeling diode 100 and the switching element 600. Although the transient current that flows due to the discharge flows, it has a magnitude that has little influence compared to the forward bias current that flows through the parallel free-wheeling diodes 100. The semiconductor snubber circuit 200 shifts to a steady state after the transient current flows, and the current is cut off. Furthermore, for the switching element Q 1 connected in parallel, and it although the voltage between the collector / emitter transition from reverse bias voltage state to the forward bias state, the gate signal is controlled to maintain the OFF state, Since the pn junction between the substrate region 21 and the buffer region 22 is in a reverse bias state, the off state is maintained. However, since the voltage state between the collector and the emitter is displaced, a transient current due to the discharge as the capacitor C accompanying the capacitance change of the depletion layer generated in the drift region 23 in the switching element 600 flows, but the semiconductor snubber circuit 200 Similarly to the forward bias current flowing through the parallel free-wheeling diodes 100, the magnitude is almost unaffected. As described above, the semiconductor snubber circuit 200 and the switching element 600 of the upper arm shift to a steady state after the transient current flows, and the current is cut off, so that only the freewheeling diode 100 is in a conductive state. In the semiconductor device according to the first embodiment, since the freewheeling diode 100 is composed of a Schottky barrier diode made of a semiconductor substrate made of silicon carbide material, compared with a pn junction diode made of a general silicon material, Since the resistance of the drift region 2 can be formed with a low resistance, conduction loss during forward bias conduction can be reduced. Thus, even in the conductive state, the same effect as in the conventional technique in which the passive element is configured only by the Schottky barrier diode is obtained.

（ｃ）次に、下アームのスイッチング素子Ｑ２がターンオンし、再びスイッチング素子Ｑ２がオン状態に移行する動作について説明する。例えば図１４に示すようなモータ用インバータブリッジ（Ｌ負荷回路）では、スイッチング素子Ｑ２がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｑ２に電流が流れ始める。下アームのターンオフするスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２については、還流ダイオード１００及び半導体スナバ回路２００共に、スイッチング素子Ｑ２に電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４側側からドリフト領域２中に電子が過渡電流として流れる。又、図４に示す半導体スナバ回路２００においては、キャパシタ容量として働くキャパシタ誘電体領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。一方、上アームのスイッチング素子Ｑ１と並列に接続されている受動素子Ｂ１は、下アームのスイッチング素子Ｑ２のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、表面裏面電極３４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更にショットキー接合部に逆バイアス電圧が印加されると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態へと移行する。この導通状態から遮断状態に移行する際に、導通時に還流ダイオードの素子内部に蓄積されている過剰キャリアが遮断状態へと移行する際に消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ１並びに下アームのスイッチング素子Ｑ２に過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生することから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。 (C) Next, the switching element Q 2 of the lower arm is turned on, the operation for re-transition to the on state switching element Q 2. In motor inverter bridge as shown in FIG. 14 for example (L load circuit), when the switching element Q 2 is turned on, the phase of the current rise and the voltage drop is shifted, in a state in which a relatively high voltage is applied , current starts to flow through the switching element Q 2. For the passive element B 2 connected in parallel to the switching element Q 2 that turns off the lower arm, both the free-wheeling diode 100 and the semiconductor snubber circuit 200 have a current flowing through the switching element Q 2, and the voltage between the collector and the emitter decreases. As a result, the reverse bias voltage as high as the power supply voltage changes to the reverse bias voltage as low as the on-voltage, so that a transient current corresponding to the speed of the voltage change flows. At this time, in the free-wheeling diode 100 shown in FIG. 3, the depletion layer that has spread in the drift region 2 as the voltage decreases gradually narrows to the surface electrode 3 side, and enters the drift region 2 from the back electrode 4 side. Electrons flow as transient currents. Further, in the semiconductor snubber circuit 200 shown in FIG. 4, a transient current flows because the capacitor dielectric region 12 serving as a capacitor capacitance is discharged as the applied voltage decreases. This transient current has a magnitude that hardly affects the turn-on current flowing through the switching elements 600 arranged in parallel. Thus, since the semiconductor snubber circuit 200 and the freewheeling diode 100 in the lower arm transition to a steady state after the transient current flows and the current is cut off, only the switching element 600 is in a conductive state. On the other hand, the passive element B 1 connected in parallel with the switching element Q 1 of the upper arm becomes a reverse bias state in conjunction with the turn-on operation of the switching element Q 2 of the lower arm and shifts to the cutoff state. In the Schottky barrier diode, which is the freewheeling diode 100 shown in FIG. 3, the electron current supplied from the front and back electrode 34 side into the drift region 2 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the Schottky barrier height of the Schottky junction and a reverse bias voltage is further applied to the Schottky junction, A depletion layer extending from the Schottky junction is formed, and the state shifts to a cutoff state. When transitioning from this conducting state to the shut-off state, the transiently generated current is a reverse recovery current in the process where excess carriers accumulated in the element of the free-wheeling diode at the time of conduction disappear when transitioning to the shut-off state. It is. This reverse recovery current flows as a transient current in the passive element B 1 and the lower arm switching element Q 2 , and a loss (herein referred to as reverse recovery loss) occurs in each element. The recovery current should be as small as possible.

第１の実施の形態に係る３相インバータブリッジでは、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。更に、第１の実施の形態に係る３相インバータブリッジにおいては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作に固有の逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。即ち、第１の実施の形態に係る３相インバータブリッジにおいては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子６００及び半導体スナバ回路２００中のキャパシタ誘電体領域１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ回路２００中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００に流れる過渡電流は、キャパシタ誘電体領域１２が規定するキャパシタＣの大きさと基板領域１１の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。   In the three-phase inverter bridge according to the first embodiment, the freewheeling diode 100 is formed of a unipolar Schottky barrier diode formed of a semiconductor material made of silicon carbide, and is a pn junction formed of general silicon. This reverse recovery current is much smaller than that of a diode. That is, reverse recovery loss can be greatly reduced. Furthermore, in the three-phase inverter bridge according to the first embodiment, reverse recovery inherent in unipolar operation that could not be solved essentially when the passive element, which is the prior art, is composed of only Schottky barrier diodes. It has a function to suppress current / voltage oscillation phenomenon during operation. That is, in the three-phase inverter bridge according to the first embodiment, when the freewheeling diode 100 performs reverse recovery operation, a reverse bias voltage is applied to the drift region 2 and a reverse recovery current composed of excess carriers flows. At substantially the same time as starting, an equivalent reverse bias voltage is applied to the capacitor C formed of the capacitor dielectric region 12 in the switching element 600 and the semiconductor snubber circuit 200, and a corresponding transient is also applied in the switching element 600 and the semiconductor snubber circuit 200. Current begins to flow. The transient current flowing through the semiconductor snubber circuit 200 is determined by the size of the capacitor C defined by the capacitor dielectric region 12 and the size of the resistance R component of the substrate region 11, and can be designed freely.

第１の実施の形態に係る３相インバータブリッジにおいては、キャパシタＣの大きさを、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｑ２のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ回路２００に流れる電流を基板領域１１の抵抗Ｒ成分で消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００が有する過渡損失と導通損失を低減する性能を保持し、且つ、ユニポーラ動作に固有の本質的な振動現象を半導体スナバ回路２００で解決することができる。 In the three-phase inverter bridge according to the first embodiment, since the size of the capacitor C is set with a capacity that is substantially equal to the transient current flowing through the free wheeling diode 100 and the switching element 600, the lower arm almost without changing the switching speed of the switching element Q 2, it is possible to alleviate the blocking rate of the reverse recovery current (dI / dt). Furthermore, since the current flowing through the semiconductor snubber circuit 200 is consumed by the resistance R component of the substrate region 11, the energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged. That is, the semiconductor snubber circuit 200 can solve the inherent vibration phenomenon inherent to the unipolar operation while maintaining the performance of reducing the transient loss and conduction loss of the freewheeling diode 100.

第１の実施の形態に係る受動素子では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。これは、両者の遮断・導通のメカニズムの違いで説明することができる。   In the passive element according to the first embodiment, the freewheeling diode 100 is formed of a unipolar Schottky barrier diode formed of a semiconductor material made of silicon carbide, and a pn junction diode formed of general silicon is used. In comparison, this reverse recovery current is much smaller. That is, reverse recovery loss can be greatly reduced. This can be explained by the difference in the mechanism of the interruption and conduction between the two.

先ず、一般的なシリコンで形成されたｐｎ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の電導度変調効果があるため、耐圧を確保しつつ導通損失を極力低減するために、ドリフト領域の厚みを小さく、且つ、不純物密度を小さく形成するのが一般である。しかしながら、例えば６００Ｖクラスのｐｎ接合ダイオードを実現しようとすると、例えばドリフト領域の不純物密度が１０14ｃｍ-3程度、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。そして、導通時には電導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、例えば数１００Ａ／ｃｍ２程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度に、過剰キャリアが注入される。 First, a pn junction diode formed of a general silicon has a drift region conductivity modulation effect by minority carrier injection during forward bias conduction. Therefore, in order to reduce conduction loss as much as possible while ensuring a breakdown voltage, In general, the thickness is made small and the impurity density is made small. However, to realize a pn junction diode of 600V class, for example, it is necessary to use a substrate having a relatively thick drift region such as an impurity density of about 10 14 cm −3 and a thickness of about 50 μm. When conducting, due to the conductivity modulation effect, minority carriers and majority carriers are injected into the drift region so as to have substantially the same concentration according to the magnitude of the flowing current. For example, in the order of several hundred A / cm 2. When a bias current flows, excess carriers are injected so that the concentrations of majority carriers (electrons) and minority carriers (holes) are both 10 17 cm −3 .

一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成され、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域１１が全域空乏化した場合にも、上記ｐｎ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、第１の実施の形態に係る受動素子において、還流ダイオード１００にユニポーラ動作をする素子を用いることで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。 On the other hand, with respect to the Schottky barrier diode, the current that flows during conduction is composed only of electrons that are majority carriers, and the amount of excess carriers generated when shifting to the cutoff state itself forms a depletion layer in the freewheeling diode 100. Only the amount of carriers discharged from the depletion layer is generated. That is, for example, even when the drift region 11 having an impurity density of 10 16 cm −3 and a thickness of 5 μm is fully depleted, the carrier density is one-tenth compared to the pn junction diode, and the carrier distribution. Since the thickness of the drift region is 1/10, a total of only about 1/100 excess carriers are generated. From this, in the passive element according to the first embodiment, by using an element that performs a unipolar operation for the freewheeling diode 100, the reverse recovery current is greatly reduced, and as a result, the reverse recovery loss is greatly reduced. be able to. As described above, the effect of reducing the reverse recovery loss is the same as that of the conventional technique in which the passive element is configured only by the Schottky barrier diode.

更に、第１の実施の形態に係る受動素子においては、半導体スナバ回路２００を備えることにより、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作に固有の逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。この振動現象自体は、還流ダイオードが組み込まれた電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすため、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩ／ｄｔ）を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。   Furthermore, in the passive element according to the first embodiment, by providing the semiconductor snubber circuit 200, the conventional passive element cannot be solved essentially when it is composed of only Schottky barrier diodes. It has a function to suppress the oscillation phenomenon of current and voltage during reverse recovery operation unique to unipolar operation. This oscillation phenomenon itself is a surge caused by the interaction between the parasitic inductance Ls generated in the circuit of the power conversion device in which the freewheeling diode is incorporated and the reverse recovery current Ir cutoff speed (dIr / dt) during the reverse recovery operation of the freewheeling diode. It is generally known that a voltage Vs is generated and generated from this. Since this current / voltage oscillation phenomenon causes destruction of the element due to surge voltage, increase of loss during the oscillation operation, malfunction of peripheral circuits, and the like, it becomes a hindrance to stable operation, so it is required to be suppressed. For this reason, in order to reduce the vibration phenomenon, it is necessary to relax the current interruption speed (dI / dt) during the reverse recovery operation, and further to have a mechanism that quickly attenuates the oscillating current and converges the vibration. It becomes.

しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、逆回復電流Ｉｒの抵抗制限による逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる：
(i)１つは、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアが、遮断状態のドリフト領域中に形成されている空乏層領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏層領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないためｐｎ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードには、スイッチング素子のスイッチング速度を向上することによる過渡損失の低減と振動現象の抑制機構にトレードオフの関係が生じる。 However, in the conventional Schottky barrier diode that performs unipolar operation alone, the component of the reverse recovery current Ir is composed of majority carriers. Therefore, although the reverse recovery current Ir due to excess carriers is greatly reduced, the resistance limit of the reverse recovery current Ir is limited. Since the reverse recovery time t due to can hardly be controlled, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. There are two main reasons for this:
(i) First, in a Schottky barrier diode, the excess carriers injected from the cut-off state to the conductive state are composed only of majority carriers that supplement the depletion layer region formed in the cut-off drift region. It is a point. That is, the reverse recovery current cutoff speed (dI / dt) of the Schottky barrier diode almost depends only on the formation speed of the depletion layer region, and since there are almost no minority carriers, a lifetime control method like a pn junction diode is used. Cannot be used as is. For this reason, the Schottky barrier diode has a trade-off relationship between the transient loss reduction and the suppression mechanism of the vibration phenomenon by improving the switching speed of the switching element.

(ii)もう１つは、ショットキーバリアダイオードは導通時にほとんど多数キャリアのみで流れるため、導通時も遮断直前においても、素子内部のドリフト領域の厚み並びに不純物密度に準じた抵抗で変わらないことから、それ自体にはｐｎ接合ダイオードのような逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、ショットキーバリアダイオードは逆回復時において電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。更に、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードには、導通時の損失と振動現象の抑制機構にトレードオフの関係が生じる。   (ii) The other is that the Schottky barrier diode flows with almost majority carriers only when conducting, and therefore it does not change with resistance according to the thickness of the drift region and the impurity density inside the device, both when conducting and immediately before shutting off. As such, it does not have a mechanism for limiting the resistance of the reverse recovery current Ir like a pn junction diode. For this reason, the Schottky barrier diode tends to generate a vibration phenomenon in current and voltage during reverse recovery, and the vibration is not easily attenuated. Furthermore, by using a wide gap semiconductor such as silicon carbide as the semiconductor material, the resistance of the element itself is small, so that the conduction loss can be reduced, but the vibration phenomenon is more likely to occur. For this reason, the Schottky barrier diode has a trade-off relationship between the loss during conduction and the suppression mechanism of the vibration phenomenon.

これに対して、第１の実施の形態に係る受動素子においては、還流ダイオード１００と半導体スナバ回路２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、且つ、振動現象を抑制することができる。   On the other hand, in the passive element according to the first embodiment, the simple structure in which the freewheeling diode 100 and the semiconductor snubber circuit 200 are connected in parallel reduces the transient loss and the conduction loss and reduces the vibration phenomenon. Can be suppressed.

即ち、第１の実施の形態に係る受動素子においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、半導体スナバ回路２００中のキャパシタ誘電体領域１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、半導体スナバ回路２００中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００に流れる過渡電流は、キャパシタ誘電体領域１２が規定するキャパシタＣの大きさと基板領域１０の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路２００の効果は３つある：
（i）１つ目は、還流ダイオード１００と並列に形成された半導体スナバ回路２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｄのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである；
（ii）２つ目は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００と並列接続されたにキャパシタの容量成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである；
（iii）更に３つ目は、半導体スナバ回路２００に流れた電流を基板領域１０の抵抗Ｒ成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。 That is, in the passive element according to the first embodiment, when the freewheeling diode 100 performs a reverse recovery operation, a reverse bias current is applied to the drift region 2 and a reverse recovery current composed of excess carriers starts to flow. At substantially the same time, an equivalent reverse bias voltage is applied to the capacitor C formed of the capacitor dielectric region 12 in the semiconductor snubber circuit 200, and a corresponding transient current starts flowing in the semiconductor snubber circuit 200. The transient current flowing through the semiconductor snubber circuit 200 is determined by the size of the capacitor C defined by the capacitor dielectric region 12 and the size of the resistance R component of the substrate region 10, and can be designed freely. There are three effects of this semiconductor snubber circuit 200 connected in parallel:
(I) First, since the semiconductor snubber circuit 200 formed in parallel with the freewheeling diode 100 does not operate unless there is a voltage transient, it does not affect the switching speed of the switching element D and depends on the switching speed. Loss to be kept as low as before;
(Ii) Second, when the freewheeling diode 100 enters reverse recovery operation, the capacitance component and resistance component of the capacitor are operated in parallel with the freewheeling diode 100, and the reverse recovery current cutoff speed (dI / dt) can be relaxed and the surge voltage itself can be reduced;
(Iii) Third, since the current flowing through the semiconductor snubber circuit 200 is consumed by the resistance R component of the substrate region 10, energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged. it can.

つまり、還流ダイオード１００が有する過渡損失と導通損失を低減する性能を保持し、且つ、ユニポーラ動作に固有の本質的な振動現象を半導体スナバ回路２００で解決するのが本発明の第１の実施の形態に係る受動素子の特徴である。   In other words, the semiconductor snubber circuit 200 solves the inherent vibration phenomenon inherent to the unipolar operation while maintaining the performance of reducing the transient loss and conduction loss of the free-wheeling diode 100. It is the characteristic of the passive element which concerns on a form.

一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ回路２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として充分機能する。つまり、電力変換装置に一般的に用いられてきたシリコンからなるｐｎ接合ダイオードをにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒを電力変換装置のメイン電流が流れる経路である半導体パッケージの内側もしくは外側に構成する必要があるためである。その理由は、スナバ回路が充分機能を果たすためには、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和するためにはダイオードに流れる逆回復電流と同程度の過渡電流が流れるキャパシタＣの大きさが必要であり、且つ、振動現象を減衰するためには、そのキャパシタＣに流れる電流を消費可能な電力容量を有する抵抗Ｒが必要となる。上述したように、ｐｎ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、例えば、ユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度が更に大きくなったり、又耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアは増大し、逆回復電流は更に大きくなる。そのため、キャパシタＣを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されるため、単純に見ると面積を１００倍にする必要がある。又、抵抗Ｒに関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。   In general, the RC snubber configuration is a conventionally known circuit when viewed as a circuit, but a semiconductor snubber circuit 200 that forms a snubber circuit on a semiconductor substrate is a unipolar operation or a freewheeling diode 100 having an operation equivalent to a unipolar operation. When combined, it functions as a snubber circuit for the first time. In other words, in a pn junction diode made of silicon that has been generally used in power conversion devices, it is practically difficult to make a snubber circuit on a semiconductor chip due to power capacity limitations, and it consists of a film capacitor that is a discrete component. This is because the resistor R including the capacitor C and the metal clad resistor needs to be configured inside or outside the semiconductor package which is a path through which the main current of the power conversion device flows. The reason is that in order for the snubber circuit to function sufficiently, in order to reduce the reverse recovery current cutoff speed (dI / dt), the size of the capacitor C in which a transient current comparable to the reverse recovery current flowing in the diode flows is large. In order to attenuate the vibration phenomenon, a resistor R having a power capacity capable of consuming the current flowing through the capacitor C is required. As described above, in the pn junction diode, the magnitude of the reverse recovery current changes depending on the magnitude of the circulating current, and for example, a reverse recovery current that is 100 times that of a unipolar Schottky barrier diode is generated. As the current density flowing through the diode further increases and the withstand voltage class increases, the excess carriers injected during conduction increase and the reverse recovery current further increases. For this reason, when the capacitor C is formed on the semiconductor chip, the thickness is limited by the required withstand voltage. Further, since the electric power to be consumed for the resistor R is 100 times, the volume needs to be 100 times, and as a result, the chip size is required 100 times. Therefore, the idea of forming a snubber circuit in a power conversion device with a semiconductor chip is practically difficult with the extension of the prior art.

本発明の第１の実施の形態に係る受動素子においては、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００で形成しているところが従来技術と異なる点である。更に、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない、以下のような効果を得ることができる：
（イ）先ず、振動現象を低減するためのスナバ機能が、ユニポーラ動作のダイオードとの組み合わせにより、全電流範囲、全温度範囲において有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアで構成されているため、還流動作時に流れていた電流の大きさによらず、ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる；
（ロ）又、図２に示すようにスナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００の直近に低インダクタンスで実装することができることから、例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合に比べて、更に過渡損失を低減し且つ振動現象を抑制できることである。これは、還流ダイオード１００に並列接続されるスナバ回路中に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため還流ダイオードに流れる逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和しにくくなることと、スナバ回路中のキャパシタＣに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、キャパシタＣの耐圧範囲で動作するには、スイッチング時間を遅くする必要があるためである。つまり、第１の実施の形態に係る受動素子においては寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩ／ｄｔ）を適切に緩和し振動現象を抑制することができる。 In the passive element according to the first embodiment of the present invention, focusing on the fact that the transient current flowing in the freewheeling diode 100 is only the carriers generated when the depletion layer is formed in the drift region 2 at most, the snubber circuit Is different from the prior art in that the semiconductor snubber circuit 200 is formed. Further, according to the configuration of the present invention, the following effects not found in the prior art can be obtained in suppressing the transient loss and the conduction loss and suppressing the vibration phenomenon:
(A) First, the snubber function for reducing the vibration phenomenon works effectively in the entire current range and the entire temperature range by combining with the diode of the unipolar operation. As described above, the reverse recovery current of the Schottky barrier diode is composed of excess carriers generated when the depletion layer is generated by the reverse bias voltage, so it does not depend on the magnitude of the current that flows during the return operation. This is because a substantially constant reverse recovery current flows. For the same reason, the reverse recovery current flows almost without being affected by the temperature of the freewheeling diode. Therefore, in all current ranges and temperature ranges, transient loss can be reduced and vibration phenomena can be suppressed;
(B) Since the snubber circuit is formed by the semiconductor snubber circuit 200 as shown in FIG. 2, it can be mounted in the immediate vicinity of the freewheeling diode 100 with a low inductance. For example, a film capacitor which is a conventional discrete component, etc. As compared with the case of a snubber circuit using a capacitor C made of metal and a resistor R made of a metal clad resistor, the transient loss can be further reduced and the vibration phenomenon can be suppressed. This is because, as the parasitic inductance generated in the snubber circuit connected in parallel to the freewheeling diode 100 is larger, the transient current flowing through the snubber circuit is limited, so that the blocking speed (dI / dt) of the reverse recovery current flowing through the freewheeling diode is reduced. Since the back electromotive force generated by the parasitic inductance is superimposed on the voltage applied to the capacitor C in the snubber circuit, it is necessary to delay the switching time in order to operate in the withstand voltage range of the capacitor C. Because there is. That is, in the passive element according to the first embodiment, by reducing the parasitic inductance, the switching time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dI / dt) can be appropriately reduced. The vibration phenomenon can be suppressed.

（ハ）更に、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。   (C) Furthermore, mounting the snubber circuit in the immediate vicinity of the free-wheeling diode 100 also reduces unnecessary noise emission. For example, in the case of a snubber circuit using a capacitor C made of a conventional discrete component such as a film capacitor and a resistor R made of a metal clad resistor, the oscillating current generated by the freewheeling diode 100 passes through these components, and the freewheeling diode 100 Take the path back to. At that time, the oscillating current is suppressed by the resistor R, but the surface formed by this current path so far works as a kind of loop antenna and radiates noise. When the snubber circuit is formed by the semiconductor snubber circuit 200, the surface formed by the current path of the oscillating current is much smaller than when discrete components are used because it is mounted in the immediate vicinity of the freewheeling diode 100. Thus, noise emission due to the oscillating current is reduced. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.

（ニ）更に、第１の実施の形態に係る受動素子においては、スナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができ、更に従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。   (D) Furthermore, in the passive element according to the first embodiment, the snubber circuit is formed by the semiconductor snubber circuit 200, so that the power conversion device can be configured using the same mounting process as that of the freewheeling diode 100. Therefore, the vibration phenomenon can be easily and easily suppressed, and the required volume can be greatly reduced as compared with the conventional snubber circuit.

（ホ）更に、一例として説明したように、例えば還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップ半導体により空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩ／ｄｔ）が高くなり、且つ振動した電流のエネルギが消費されないため、振動現象がより顕著となる性質を有しているからである。即ち、還流ダイオード１００として、例えばシリコンからなるショットキーバリアダイオードを用いた場合においても、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物密度や厚みの制限により、還流ダイオード中に炭化珪素に比べて大きな抵抗成分が残るため、ダイオード自体で振動現象が減衰しやすい。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に低導通損失と振動現象の緩和を両立することができる。なお、第１の実施の形態に係る受動素子においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。   (E) Further, as described as an example, the effect of the present invention can be maximized by configuring the freewheeling diode 100 with a Schottky barrier diode made of silicon carbide, for example. That is, in order to obtain a predetermined breakdown voltage, the resistance of the free-wheeling diode 100 itself can be reduced and the low conduction loss can be reduced as the thickness of the depletion layer is reduced by the wide band gap semiconductor. This is because the speed (dI / dt) is increased and the energy of the oscillated current is not consumed, and therefore the vibration phenomenon has a more prominent property. That is, even when a Schottky barrier diode made of silicon, for example, is used as the freewheeling diode 100, although a certain level of effect can be obtained as an effect of the present invention, the freewheeling diode is limited by the impurity density and thickness of the drift region 2. Since a large resistance component remains in the silicon carbide compared with silicon carbide, the vibration phenomenon is easily attenuated by the diode itself. For this reason, when the free-wheeling diode 100 is formed of a wide band gap semiconductor such as silicon carbide, it is possible to more remarkably reduce both low conduction loss and vibration phenomenon. In the passive element according to the first embodiment, the case where the semiconductor material of the free-wheeling diode 100 is silicon carbide is described. However, the same effect can be obtained by using a wide gap semiconductor such as gallium nitride or diamond. Can be obtained.

以上説明したように、第１の実施の形態に係る受動素子の一例として図１〜図４を用いて、キャパシタ２１０と抵抗２２０の直列接続からなるＲＣスナバ回路を説明してきたが、例えば図１５に示すように、抵抗２２０に並列に接続するようにダイオード２３０を有していても良い。少なくとも、キャパシタＣと抵抗Ｒを少なくとも有するように構成された半導体スナバ回路２００であれば、上記と同様の効果を得ることができるためである。   As described above, the RC snubber circuit including the capacitor 210 and the resistor 220 connected in series has been described with reference to FIGS. 1 to 4 as an example of the passive element according to the first embodiment. As shown in FIG. 2, a diode 230 may be provided so as to be connected in parallel to the resistor 220. This is because the semiconductor snubber circuit 200 configured to have at least the capacitor C and the resistor R can obtain the same effect as described above.

又、実装形態の一例として示した図２のセラミック基板を用いた半導体パッケージ以外にも、図１６に示すように、例えば金属基材４２０を支持基材及びカソード端子とし、アノード端子３４０とモールド樹脂５１０からなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第１の実施の形態に係る受動素子においては、還流ダイオード１００と半導体スナバ回路２００がそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていても勿論良い。   In addition to the semiconductor package using the ceramic substrate of FIG. 2 shown as an example of the mounting form, as shown in FIG. 16, for example, a metal base 420 is used as a support base and a cathode terminal, and an anode terminal 340 and a mold resin are used. A so-called mold package type mounting form consisting of 510 may be used, or another mounting form may be used. Further, in the passive element according to the first embodiment, the case where each of the free-wheeling diode 100 and the semiconductor snubber circuit 200 is one chip is shown, but it goes without saying that one or both may be constituted by a plurality of chips. good.

更に、図４においては、半導体基体の表面に高抵抗層を形成しているが、図１７に示すように半導体基体の裏面に高抵抗層を形成してもかまわない。   Further, in FIG. 4, a high resistance layer is formed on the surface of the semiconductor substrate, but a high resistance layer may be formed on the back surface of the semiconductor substrate as shown in FIG.

又、第１の実施の形態に係る受動素子を説明するに当たって、半導体スナバ回路２００の構造の一例として図４を用いて説明していたが、図１８〜図２３に示すように、キャパシタＣ（図１８〜図２１）並びに抵抗Ｒ（図２２、図２３）を半導体基体上に別の構成で形成していても勿論良い。   Further, in describing the passive element according to the first embodiment, the example of the structure of the semiconductor snubber circuit 200 has been described with reference to FIG. 4, but as shown in FIGS. 18 to 21) and the resistor R (FIGS. 22 and 23) may of course be formed on the semiconductor substrate in different configurations.

図１８は、図４で示したシリコン酸化膜等の誘電体薄膜からなるキャパシタ誘電体領域１２の代わりに、ｐｎ接合の空乏層をキャパシタ誘電体領域として用いる場合を示している。図４で説明した場合には、還流ダイオード１００が逆回復動作する際に印加される電圧を、キャパシタ誘電体領域１２のキャパシタＣ成分によって充電することで振動現象を抑制していたのに対し、図１８においては、ｐ型の炭化珪素からなる反対導電型領域１５とｎ型のドリフト領域１１とのｐｎ接合に逆バイアス電圧が印加されることで形成される空乏層をキャパシタ誘電体領域として使用することができる。この空乏層をキャパシタＣの成分として用いる利点としては、シリコン酸化膜等の誘電体薄膜のキャパシタ誘電体領域１２に比べると、過渡電流による劣化が比較的少ない半導体材料、即ち炭化珪素で形成しているため長期信頼性の点で有利である。   FIG. 18 shows a case where a pn junction depletion layer is used as a capacitor dielectric region instead of the capacitor dielectric region 12 made of a dielectric thin film such as a silicon oxide film shown in FIG. In the case illustrated in FIG. 4, the oscillation phenomenon is suppressed by charging the voltage applied when the freewheeling diode 100 performs the reverse recovery operation with the capacitor C component of the capacitor dielectric region 12. In FIG. 18, a depletion layer formed by applying a reverse bias voltage to the pn junction between the opposite conductivity type region 15 made of p-type silicon carbide and the n-type drift region 11 is used as the capacitor dielectric region. can do. The advantage of using this depletion layer as a component of the capacitor C is that it is made of a semiconductor material, that is, silicon carbide, which is relatively less deteriorated by a transient current than the capacitor dielectric region 12 of a dielectric thin film such as a silicon oxide film. Therefore, it is advantageous in terms of long-term reliability.

なお、ドリフト領域１１に空乏層を形成する方法でキャパシタ誘電体領域を得る他の構成として、図１９に示すように、例えばドリフト領域１１に、ドリフト領域１１とショットキー接合を形成する金属材料からなる表面電極１２を形成することもできる。ショットキー接合以外にもヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様に、空乏層を形成してキャパシタ誘電体領域を実現することができる。   As another configuration for obtaining a capacitor dielectric region by a method of forming a depletion layer in the drift region 11, as shown in FIG. 19, for example, a metal material that forms a Schottky junction with the drift region 11 is used in the drift region 11. A surface electrode 12 can be formed. As long as a depletion layer is formed when a reverse bias voltage is applied, such as a heterojunction in addition to a Schottky junction, a capacitor dielectric region is realized by forming a depletion layer in any configuration. be able to.

なお、図１８及び図１９の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図１８及び図１９のドリフト領域の抵抗値が還流ダイオードのドリフト領域の抵抗に比べて少なくとも小さいため、電流の大部分は低抵抗の還流ダイオードに流れるれるため順バイアス時の導通損失には影響しない。   In the configurations of FIGS. 18 and 19, there is a concern that a forward current flows during forward bias, but the resistance value of the drift region of FIGS. 18 and 19 is at least smaller than the resistance of the drift region of the free-wheeling diode. Therefore, most of the current flows through the low-resistance free-wheeling diode, and therefore does not affect the conduction loss during forward bias.

又、図２０及び図２１に示すように、キャパシタＣを構成する部位として、複数の領域が直列もしくは並列に形成されていても良い。図２０は、図４で説明したキャパシタ誘電体領域１２によるキャパシタＣの成分と図１８で説明したｐ型の炭化珪素からなる反対導電型領域１５を形成することで得られる空乏層を利用したキャパシタＣの成分を直列に接続した場合である。   As shown in FIGS. 20 and 21, a plurality of regions may be formed in series or in parallel as a part constituting the capacitor C. FIG. 20 shows a capacitor using a depletion layer obtained by forming the component C of the capacitor C by the capacitor dielectric region 12 described in FIG. 4 and the opposite conductivity type region 15 made of p-type silicon carbide described in FIG. This is a case where components of C are connected in series.

又、図２１は、誘電体薄膜からなるキャパシタ誘電体領域１２による容量成分と、図１９で説明した空乏層によるキャパシタ誘電体領域の容量成分とを並列に接続した場合を示している。いずれにしても、キャパシタＣの容量成分を半導体基体上に構成することができればどのような領域で構成しても良い。   FIG. 21 shows a case where the capacitance component due to the capacitor dielectric region 12 made of a dielectric thin film and the capacitance component in the capacitor dielectric region due to the depletion layer described in FIG. 19 are connected in parallel. In any case, any region may be used as long as the capacitance component of the capacitor C can be formed on the semiconductor substrate.

図２２は、図４で示した高抵抗層９１、及びｎ＋型である基板領域１０とｎ−型のドリフト領域１１からなる抵抗Ｒの成分以外の抵抗成分を含んだ場合を示している。図２２では、図４で用いた高抵抗層９１、及びｎ＋型である基板領域１０とｎ−型のドリフト領域１１の抵抗成分に加えて、キャパシタ誘電体領域１２上に、例えば多結晶シリコン層等の導電体薄膜で抵抗領域１６を形成し、抵抗Ｒを構成する抵抗成分を追加している。多結晶シリコンからなる抵抗領域１６は不純物密度を変えることで抵抗値を自由に変えられるところが利点として挙げられ、図４に示した構造に対して、より詳細な抵抗Ｒの調整が可能である。 FIG. 22 shows a case where the high resistance layer 91 shown in FIG. 4 and a resistance component other than the resistance R component including the n + type substrate region 10 and the n − type drift region 11 are included. In FIG. 22, in addition to the high resistance layer 91 used in FIG. 4 and the resistance components of the n + -type substrate region 10 and the n − -type drift region 11, on the capacitor dielectric region 12, for example, polycrystalline silicon The resistance region 16 is formed by a conductive thin film such as a layer, and a resistance component constituting the resistance R is added. The resistance region 16 made of polycrystalline silicon is advantageous in that the resistance value can be freely changed by changing the impurity density, and the resistance R can be adjusted in more detail than the structure shown in FIG.

図２３は抵抗Ｒの成分として、図４で説明した高抵抗層９１、及びｎ＋型である基板領域１０とｎ−型のドリフト領域１１と図２２で説明した抵抗領域１６を直列に接続した場合を示している。このように、抵抗Ｒの成分についても、半導体支持基体上に構成することができればどのような領域で構成しても良い。 In FIG. 23, as the component of the resistance R, the high resistance layer 91 described in FIG. 4, the n + type substrate region 10, the n − type drift region 11, and the resistance region 16 described in FIG. 22 are connected in series. Shows the case. As described above, the component of the resistance R may be configured in any region as long as it can be configured on the semiconductor support base.

なお、第１の実施の形態に係る受動素子においては、半導体スナバ回路２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、例えば窒化シリコンや窒化アルミニウムやアルミナなどの絶縁基板材料を基板領域としていても勿論良い。   In the passive element according to the first embodiment, the case where a semiconductor material made of silicon is used as the support base of the semiconductor snubber circuit 200 is taken as an example. However, for example, an insulating material such as silicon nitride, aluminum nitride, or alumina is used. Of course, the substrate material may be used as the substrate region.

図２４は一例として窒化シリコンからなる絶縁基板１７上に高抵抗層９１、及びｎ−型のドリフト領域１１を形成した場合を示している。このように、基板材料がシリコン等の半導体基体からならなくても、図２に示すようにチップ材料として半導体チップと同等に扱えて実装できる構成であればどのような構成でも良い。又、図２４においては、絶縁基板１７とドリフト領域１１とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。 FIG. 24 shows an example in which a high resistance layer 91 and an n − type drift region 11 are formed on an insulating substrate 17 made of silicon nitride. In this way, even if the substrate material is not made of a semiconductor substrate such as silicon, any configuration can be used as long as it can be handled and mounted in the same manner as a semiconductor chip as a chip material as shown in FIG. FIG. 24 shows a case where the insulating substrate 17 and the drift region 11 are in contact with each other, but a bonding material such as a metal film or solder may be formed between them.

以上、第１の実施の形態に係る受動素子では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、例えば、図１３に示すような回路構成にて、スイッチング素子Ｄの駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。上述したように、本発明の第１の実施の形態に係る受動素子の特徴は、還流ダイオード１００に流れる過渡電流が高々ドリフト領域１１に空乏層が形成される際に発生するキャリアのみであることに着目し、その空乏層容量に相応な小さなキャパシタＣ成分と、発生した小さな過渡電流を消費する小さな抵抗ＲとからなるＲＣ直列回路を並列接続することで、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。   As described above, in the passive element according to the first embodiment, the case where the snubber circuit is formed on the semiconductor chip has been described. For example, in the circuit configuration shown in FIG. A snubber circuit may be formed in the connected gate driving circuit. As described above, the characteristic of the passive element according to the first embodiment of the present invention is that only a carrier generated when a depletion layer is formed in the drift region 11 is a transient current flowing through the freewheeling diode 100. The performance to reduce transient loss and conduction loss by connecting in parallel an RC series circuit consisting of a small capacitor C component corresponding to the capacitance of the depletion layer and a small resistor R that consumes a small transient current generated. In suppressing the vibration phenomenon, a new effect not found in the prior art can be obtained.

更に、本発明の構成では、ダイオードに流れる電流経路で発生する損失に比べて、スナバ回路では大幅に小さい損失しか発生しないため、従来ダイオードに流れる経路にしか設置できなかったスナバ回路を熱的な容量の小さいゲート駆動回路に設置することができるためである。このようにスナバ回路をゲート駆動回路に組み込むことで、電力変換装置として容易に小型化、低コスト化することができる。 Furthermore, in the configuration of the present invention, since the loss generated in the snubber circuit is much smaller than the loss generated in the current path flowing through the diode, the snubber circuit that can be installed only in the path flowing through the diode in the past is thermally This is because it can be installed in a gate driving circuit with a small capacity. By incorporating the snubber circuit into the gate drive circuit in this way, the power conversion device can be easily reduced in size and cost.

図２５及び図２６はスナバ回路に用いるキャパシタ容量Ｃの大きさに対して、振動現象の抑制効果との関係とキャパシタ容量Ｃに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオードのキャパシタ容量成分Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Ｃと抵抗Ｒで構成された簡単な回路で計算できる。   FIGS. 25 and 26 are circuit simulators as an example of the relationship between the magnitude of the capacitor capacitance C used in the snubber circuit and the effect of suppressing the oscillation phenomenon and the increase in loss due to the transient current flowing in the capacitor capacitance C. It is the result calculated using. The vibration reduction of the snubber circuit can be calculated by a simple circuit composed of the parasitic inductance Ls in the circuit, the capacitor capacity component C0 of the freewheeling diode, and the capacitor capacity C of the snubber circuit connected in parallel to the freewheeling diode and the resistor R.

例えば、回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗Ｒ＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証すれば良い。なお、還流ダイオードのキャパシタ容量Ｃ０は例えば１５０ｐＦとした。先ず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。   For example, the parasitic inductance in the circuit is fixed to Ls = 99 nH and the resistance R = 40Ω, and the change in the decay time of the vibration phenomenon and the increase in the transient loss generated in the snubber circuit is verified by the magnitude of C / C0. It ’s fine. Note that the capacitor capacitance C0 of the freewheeling diode is set to 150 pF, for example. First, as C / C0 increases, the decay time of the vibration phenomenon decreases.

図２６の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の、振動現象収束時間比ｔ／ｔ０を示している。   The left axis in FIG. 26 indicates that the time until the voltage or current vibration is attenuated to 1/10 in the absence of the snubber circuit is t0, and when the snubber circuit is added, the vibration is equivalent to the case without the snubber circuit. The vibration phenomenon convergence time ratio t / t0 when the time until is t is shown.

図２５から、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、図２６の右軸に示すように、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。なお、Ｅ０は還流ダイオードに流れる過渡電流で発生する損失である。   From FIG. 25, the damping effect of the vibration phenomenon is remarkable when C / C0 is around 0.1. On the other hand, when C / C0 exceeds 10, the convergence time ratio value of the vibration phenomenon tends to be saturated. Further, as shown on the right axis of FIG. 26, the capacitor capacitance C formed in the snubber circuit causes a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Is preferably as small as possible. Note that E0 is a loss caused by a transient current flowing through the freewheeling diode.

図２５及び図２６から、第１の実施の形態に係る受動素子で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００の遮断状態におけるキャパシタ成分の容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第１の実施の形態で説明したどの構造例においても得ることができる。   From FIG. 25 and FIG. 26, the size of the capacitor capacitance C of the snubber circuit used in the passive element according to the first embodiment is 1/10 of the capacitance of the capacitor component in the cutoff state of the freewheeling diode 100. By selecting the capacitance within the range of not less than 10 times and not more than 10 times, it is possible to more significantly reduce the vibration phenomenon while suppressing an increase in loss. This effect can be obtained in any structural example described in the first embodiment.

以上において説明したとおり、本発明の第１の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体の比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。 As described above, according to the semiconductor device of the first embodiment of the present invention, the free-wheeling diode 100 that performs the unipolar operation or the operation equivalent to the unipolar operation, the parallel connection to the free-wheeling diode 100, the capacitor 210, In a semiconductor device including a semiconductor snubber circuit 200 monolithically integrated with a resistor 220, the resistor 220 is formed in a part of a semiconductor substrate that is a substrate of the semiconductor snubber circuit 200, and has a ratio higher than the specific resistance of the semiconductor substrate. Since the high resistance layer having a resistance is included, the specific resistance of the high resistance layer that defines the value of the resistance R of the RC snubber circuit is several hundred times higher than the specific resistance of the drift region forming the semiconductor substrate. The specific resistance of the high-resistance layer changes depending on the amount of boron or aluminum added. Since it becomes possible to, the resistor R, without changing the resistivity and thickness of the semiconductor substrate, it is possible to change arbitrarily, it is possible to improve the degree of freedom in designing the semiconductor snubber circuit, In addition, it is possible to easily suppress the current / voltage oscillation phenomenon that occurs during the reverse recovery operation while suppressing the loss during conduction of the freewheeling diode and the loss during the transient operation.

本発明の第１の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。    According to the semiconductor device of the first embodiment of the present invention, the free-wheeling diode 100 that performs unipolar operation or equivalent operation to the unipolar operation, and the free-wheeling diode 100 are connected in parallel, and the capacitor 210 and the resistor 220 are monolithically integrated. In the semiconductor device including the semiconductor snubber circuit 200, the resistor 220 is formed on a part of the semiconductor substrate serving as the substrate of the semiconductor snubber circuit 200, and has a higher resistivity than the resistivity of the semiconductor substrate. Further, the manufacturing cost can be reduced as compared with the case where a semiconductor substrate made of a material different from that of the snubber substrate is used as the resistor R.

（第２の実施の形態）
図２７に示すように、第２の実施の形態に係る半導体装置は、第１の実施の形態で説明したのと同様のユニポーラ動作（もしくはユニポーラ動作と同等の動作）をする還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含むように構成された半導体スナバ回路２００に加え、スイッチング素子６００が、それぞれエミッタ端子３０１並びにコレクタ端子４０１に接続するように、並列接続された半導体装置である。図２７で示した半導体スナバ回路２００の構成並びに還流ダイオード１００の構成は、第１の実施の形態と同じ構成であり、還流ダイオード１００は、例えば炭化珪素ショットキーバリアダイオードであり、半導体スナバ回路２００は、例えば炭化珪素半導体ＲＣスナバである。一方、スイッチング素子６００は、例えばシリコンＩＧＢＴである。なお、ＩＧＢＴは、エミッタ端子３０１とコレクタ端子４０１が互いに対面するように電極形成された、所謂縦型のＩＧＢＴであるとして例示的に説明する。 (Second Embodiment)
As shown in FIG. 27, the semiconductor device according to the second embodiment includes a freewheeling diode 100 that performs a unipolar operation (or an operation equivalent to a unipolar operation) similar to that described in the first embodiment, In addition to the semiconductor snubber circuit 200 configured to include at least the capacitor 210 and the resistor 220, the switching element 600 is a semiconductor device connected in parallel so as to be connected to the emitter terminal 301 and the collector terminal 401, respectively. The configuration of the semiconductor snubber circuit 200 and the configuration of the freewheeling diode 100 shown in FIG. 27 are the same as those of the first embodiment. The freewheeling diode 100 is, for example, a silicon carbide Schottky barrier diode, and the semiconductor snubber circuit 200. Is, for example, a silicon carbide semiconductor RC snubber. On the other hand, the switching element 600 is, for example, a silicon IGBT. The IGBT will be described as an example of a so-called vertical IGBT in which electrodes are formed so that the emitter terminal 301 and the collector terminal 401 face each other.

第２の実施の形態に係る半導体装置では、一例として、図２８に示すように、還流ダイオード１００と半導体スナバ回路２００とスイッチング素子６００とが別の半導体チップとしてハイブリッドに実装（集積化）された場合について説明する。図２８においては、図２と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１０上には、還流ダイオード１００、半導体スナバ回路２００更にはスイッチング素子６００のそれぞれの半導体チップのコレクタ端子４０１側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００、半導体スナバ回路２００及びスイッチング素子６００のそれぞれの半導体チップのエミッタ端子３０１側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０、３３０、３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。更に、第２の実施の形態に係る半導体装置においては、スイッチング素子６００のゲート端子から金属配線７１０を介して、ゲート側金属膜７００に接続された構成となっている。   In the semiconductor device according to the second embodiment, as an example, as shown in FIG. 28, the freewheeling diode 100, the semiconductor snubber circuit 200, and the switching element 600 are mounted (integrated) in a hybrid form as separate semiconductor chips. The case will be described. In FIG. 28, a case where a ceramic substrate is used as an example of a semiconductor package as in FIG. 2 will be described. On the cathode-side metal film 410, the collector terminal 401 side of each of the semiconductor chips of the reflux diode 100, the semiconductor snubber circuit 200, and the switching element 600 is disposed so as to be in contact with each other through a bonding material such as solder or brazing material. Yes. The emitter terminal 301 side of each of the semiconductor chips of the free-wheeling diode 100, the semiconductor snubber circuit 200, and the switching element 600 is, for example, an anode-side metal film via metal wirings 320, 330, 350 such as aluminum wires and aluminum ribbons. 310 is connected. Furthermore, the semiconductor device according to the second embodiment has a configuration in which the gate terminal of the switching element 600 is connected to the gate-side metal film 700 via the metal wiring 710.

図２９に示すように、第２の実施の形態に係る半導体装置をなすスイッチング素子６００は、例えば、シリコンを材料としたｐ＋型の基板領域２１上に、ｎ型のバッファ領域２２を介して、ｎ−型のドリフト領域２３が形成された半導体基体（２１，２２，２３）を用いている。基板領域２１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、例えばｎ型の不純物密度が１０13〜１０16ｃｍ-3、厚みが数１０〜数１００μｍのものを用いることができる。ドリフト領域２３の不純物密度を１０14ｃｍ-3程度、厚みを５０μｍ程度とすれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。バッファ領域２２はドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。第２の実施の形態に係る半導体装置では一例として、基板領域２１を支持基材とした場合について説明するが、バッファ領域２２やドリフト領域２３を支持基材としても良い。バッファ領域２２は基板領域と２１とドリフト領域２３とがパンチスルーしなければ、省略することも可能である。 As shown in FIG. 29, the switching element 600 forming the semiconductor device according to the second embodiment includes, for example, an n-type buffer region 22 on a p + -type substrate region 21 made of silicon. The semiconductor substrate (21, 22, 23) in which the n − type drift region 23 is formed is used. As the substrate region 21, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several to several hundreds μm can be used. As the drift region 23, for example, an n-type impurity density of 10 13 to 10 16 cm −3 and a thickness of several tens to several hundred μm can be used. If the impurity density of the drift region 23 is about 10 14 cm −3 and the thickness is about 50 μm, the breakdown voltage will be 600 V class, but this is merely an example, and the breakdown voltage is not limited to this value. The buffer region 22 is formed to prevent punch-through with the substrate region 21 when a high electric field is applied to the drift region 23. In the semiconductor device according to the second embodiment, as an example, the case where the substrate region 21 is used as a support base material will be described. However, the buffer region 22 and the drift region 23 may be used as a support base material. The buffer region 22 can be omitted if the substrate region 21 and the drift region 23 do not punch through.

ドリフト領域２３中の表層部にｐ型のウェル領域２４が、更にウェル領域２４中の表層部にｎ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばｎ型の多結晶シリコンからなるゲート電極２７が配設されている。更に、エミッタ領域２５並びにウェル領域２４に接するように例えばアルミニウム材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９が形成されている。又、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、第２の実施の形態に係る半導体装置に用いるＩＧＢＴは、ゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 A p-type well region 24 is formed in the surface layer portion in the drift region 23, and an n + -type emitter region 25 is formed in the surface layer portion in the well region 24. A gate electrode 27 made of, for example, n-type polycrystalline silicon is provided via a gate insulating film 26 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 23, the well region 24, and the emitter region 25. Has been. Further, an emitter electrode 28 made of, for example, an aluminum material is formed so as to be in contact with the emitter region 25 and the well region 24. An interlayer insulating film 29 made of, for example, a silicon oxide film is formed between the emitter electrode 28 and the gate electrode 27 so as not to contact each other. A collector electrode 30 is formed so as to be in ohmic contact with the substrate region 21. As described above, the IGBT used in the semiconductor device according to the second embodiment has a so-called planar type in which the gate electrode 27 is formed on a plane with respect to the semiconductor substrate.

第２の実施の形態で一例として使用する還流ダイオードは、第１の実施の形態に係る半導体装置の説明で、図３に一例として示した還流ダイオード（図３ではショットキーバリアダイオード）の構成で説明したものと同様とする。ただし、図４に示す半導体スナバ回路２００については、基本的な構成は第１の実施の形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列されたスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮したキャパシタ誘電体領域１２によるキャパシタＣの設定と基板領域１０による抵抗Ｒの設定をすることが望ましい。ただし後述するように、本発明の効果を発揮する還流ダイオード１００に逆回復電流が流れる状態においては、並列されたスイッチング素子６００は必ず遮断状態にあるため、その過渡電流に応じたキャパシタＣ及び抵抗Ｒの設定は第１の実施の形態で説明した範囲で対応可能である。つまり、基板領域１０は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みとすることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることで対応可能である。又、キャパシタＣの容量についても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、キャパシタ誘電体領域１２の厚みや面積を変えることで対応可能である。   The free-wheeling diode used as an example in the second embodiment is the description of the semiconductor device according to the first embodiment, and has the configuration of the free-wheeling diode (Schottky barrier diode in FIG. 3) shown as an example in FIG. Same as described. However, although the basic configuration of the semiconductor snubber circuit 200 shown in FIG. 4 is the same as that of the first embodiment, the switching element 600 newly arranged in parallel is used in order to effectively exhibit the snubber function. It is desirable to set the capacitor C by the capacitor dielectric region 12 and the resistance R by the substrate region 10 in consideration of the capacitor capacity in the cutoff state. However, as will be described later, in the state where the reverse recovery current flows through the freewheeling diode 100 that exhibits the effect of the present invention, the parallel switching elements 600 are always in the cut-off state, and therefore the capacitor C and the resistance corresponding to the transient current are used. The setting of R can be handled within the range described in the first embodiment. That is, the substrate region 10 can have a substrate resistivity or thickness depending on the required resistance value. For example, the substrate region 10 has a resistivity of several mΩcm to several hundreds Ωcm and a thickness of about several tens to several hundreds μm. Can be handled by using. Also, the capacitance of the capacitor C can be dealt with by changing the thickness and area of the capacitor dielectric region 12 so as to obtain the required capacitance while satisfying the required withstand voltage to the minimum.

即ち、第２の実施の形態に係る半導体装置のキャパシタ誘電体領域１２の厚みや面積は、還流ダイオード１００並びにスイッチング素子６００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏層容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、必要となるチップの面積やスナバ機能としての効果を考えると、数分の１程度から数倍程度の範囲が望ましい。例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、例えばキャパシタ誘電体領域１２の厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏層容量の和と同程度としたものを用いることが可能である。   That is, the thickness and area of the capacitor dielectric region 12 of the semiconductor device according to the second embodiment are the depletion layer capacitances charged when the free-wheeling diode 100 and the switching element 600 are in the cut-off state (when a high voltage is applied). It can be selected in the range of about 1/100 to 100 times the sum, but considering the required chip area and the effect as a snubber function, it is in the range of about a fraction to a few times. Is desirable. For example, the thickness of the capacitor dielectric region 12 is set to 1 μm, for example, so that the breakdown voltage of the free-wheeling diode 100 and the switching element 600 is higher, and the capacitance of the capacitor C is formed when the free-wheeling diode 100 and the switching element 600 are cut off. It is possible to use one having the same level as the sum of the capacities.

スイッチング素子６００が並列に接続された第２の実施の形態に係る半導体装置においても、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象を、従来のバイポーラ動作のダイオードにおいてはスナバ機能を実現するのに必須であったフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を用いずに、小容量で小サイズのキャパシタＣと抵抗Ｒを有する半導体スナバ回路２００を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。   Even in the semiconductor device according to the second embodiment in which the switching elements 600 are connected in parallel, when a Schottky barrier diode is used as the freewheeling diode 100, for example, as will be described later, the switching element 600 is essentially generated by a unipolar operation. The current and voltage oscillation phenomenon can be reduced with a small capacity and small size without using external discrete components such as film capacitors and metal clad resistors, which were essential to realize the snubber function in conventional bipolar diodes. By connecting the semiconductor snubber circuit 200 having the capacitor C and the resistor R in parallel, the vibration phenomenon can be easily and effectively suppressed.

［電力変換装置］
第２の実施形態で説明する半導体装置は、第１の実施の形態に係る半導体装置で図１４を用いて説明した３相交流インバータブリッジや、図３０に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。 [Power converter]
The semiconductor device described in the second embodiment is a power converter such as the three-phase AC inverter bridge described with reference to FIG. 14 in the semiconductor device according to the first embodiment, or a so-called H bridge as shown in FIG. Can be used in the device.

例えば図１４に示す３相交流インバータブリッジにおいては、第１の実施形態で説明したとおり、電源電圧（＋Ｖ）（例えば、４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｑ１と受動素子Ｂ１と、下アームを形成する並列接続されたスイッチング素子Ｑ２と受動素子Ｂ２とを、逆バイアス接続になるように直列に接続して使用される。この接続がＵ，Ｖ，Ｗの３相分接続され、３相交流インバータブリッジを構成する。３相交流インバータブリッジの動作モードは、上アームもしくは下アームのどちらかのスイッチング素子Ｑ１，Ｑ２がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動半導体素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。 For example, in the three-phase AC inverter bridge shown in FIG. 14, as described in the first embodiment, the switching element Q 1 connected in parallel forming the upper arm with respect to the power supply voltage (+ V) (for example, 400 V). And the passive element B 1 , the parallel-connected switching element Q 2 forming the lower arm, and the passive element B 2 are connected in series so as to be reverse-biased. This connection is connected for three phases of U, V, and W to form a three-phase AC inverter bridge. The operation mode of the three-phase AC inverter bridge is such that when the switching elements Q 1 and Q 2 of either the upper arm or the lower arm are switched, the switching element and the passive semiconductor element of the arm that is not switching are interlocked. , It operates from a cut-off state that cuts off the current to a conductive state that recirculates the current, and from a conductive state to a cut-off state.

ここでは、第１の実施形態と重複する説明を省略するが、下アームの導通状態にあるスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２においては、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。即ち、還流ダイオードであるショットキーバリアダイオードについては、その両端に印加されている電圧がスイッチング素子Ｑ２のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。半導体スナバ回路２００においては、キャパシタＣのキャパシタ誘電体領域１２が電圧が変化するときのみ動作するため、スイッチング素子Ｑ２のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。 Here, a description overlapping that of the first embodiment is omitted, but in the passive element B 2 connected in parallel to the switching element Q 2 in the conductive state of the lower arm, the freewheeling diode 100 and the semiconductor snubber circuit 200 are used. Maintains the shut-off state. That is, for the reflux diodes Schottky barrier diode, the voltage applied to both ends because the reverse bias voltage of as low as about on-voltage switching element Q 2 is applied. The semiconductor snubber circuit 200 to operate only when the capacitor dielectric region 12 of the capacitor C is the voltage changes, the cut-off state in a state where a voltage of approximately ON voltage switching element Q 2 is applied in a steady state.

一方、上アームのスイッチング素子Ｑ１と受動素子Ｂ１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。即ち、図２９に断面構造を示すスイッチング素子Ｑ１であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３ａ中にはウェル領域２４ａとのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極１３と裏面電極１４間に逆バイアス電圧が印加されるため、ドリフト領域１１中には表面電極１３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。又、図４に示す半導体スナバ回路２００においても、キャパシタＣをなすキャパシタ誘電体領域１２が高電圧により充電された状態になり、遮断状態を維持する。 On the other hand, the switching element Q 1, the passive element B 1 of the upper arm is also because the reverse bias voltage of approximately the power supply voltage is applied together, remains turned off. That is, for the IGBT as a switching element Q 1 which shows a cross-sectional structure in FIG. 29, since the reverse bias voltage is applied between the emitter terminal 301 and the collector terminal 401, pn junction between the well region 24a is in the drift region 23a This is because a depletion layer extending from the portion is formed and the cut-off state is maintained. In the Schottky barrier diode, which is the freewheeling diode 100, a reverse bias voltage is applied between the front electrode 13 and the rear electrode 14, so that the drift region 11 extends from the Schottky junction with the front electrode 13. A depletion layer is formed and the cutoff state is maintained. Also in the semiconductor snubber circuit 200 shown in FIG. 4, the capacitor dielectric region 12 forming the capacitor C is charged with a high voltage, and the cut-off state is maintained.

第２の実施の形態に係る電力変換装置においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域１１及び２３に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００で形成しているところが従来技術と異なる点である。更に、第２の実施の形態に係る電力変換装置の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる：
（イ）１つは、振動現象を低減するためのスナバ機能が、スイッチング素子６００が並列に接続されていても、ユニポーラ動作のダイオードとの組み合わせにより、全電流範囲、全温度範囲において有効に働くということである。ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアで構成されているということと、並列に接続されているスイッチング素子に生じる過渡電流も、空乏層が生じた際に発生する過剰キャリアで構成されていることにより、還流動作時に流れていた電流の大きさによらず、ほぼ一定の逆回復電流が流れるためである。又、同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる；
（ロ）もう１つは、図２８に示すようにスナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで実装することができることから、例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合に比べて、更に過渡損失を低減し且つ振動現象を抑制できることである。これは、還流ダイオード１００及びスイッチング素子６００に並列接続されるスナバ回路中に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため還流ダイオードに流れる逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和しにくくなることと、スナバ回路中のキャパシタＣに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、キャパシタＣの耐圧範囲で動作するには、スイッチング時間を遅くする必要があるためである。つまり、第２の実施の形態に係る電力変換装置においては寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩ／ｄｔ）を適切に緩和し振動現象を抑制することができる；
（ハ）更に、第２の実施の形態に係る電力変換装置においては、スナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができ、更に従来技術のスナバ回路に比べて必要な体積も大幅に低減できる；
（ニ）又、半導体スナバ回路２００の抵抗成分を半導体基体で形成し図２８に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である；
（ホ）又、本発明の第１の実施形態と同様に、例えば還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、より顕著に低導通損失と振動現象の緩和を両立することができる。なお、第２の実施の形態に係る電力変換装置においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。 In the power conversion device according to the second embodiment, attention is paid to the fact that the transient current flowing through the freewheeling diode 100 and the switching element 600 is only the carriers generated when the depletion layers are formed in the drift regions 11 and 23 at most. However, the point where the snubber circuit is formed by the semiconductor snubber circuit 200 is different from the prior art. Furthermore, the configuration of the power conversion device according to the second embodiment can provide new effects not found in the prior art in suppressing the performance and vibration phenomenon of reducing transient loss and conduction loss:
(B) One is that the snubber function for reducing the vibration phenomenon works effectively in the entire current range and the entire temperature range by combining with the diode of the unipolar operation even when the switching element 600 is connected in parallel. That's what it means. The reverse recovery current of the Schottky barrier diode is composed of excess carriers that are generated when the depletion layer is generated by the reverse bias voltage, and the transient current generated in the switching elements connected in parallel is also the depletion layer. This is because an almost constant reverse recovery current flows regardless of the magnitude of the current flowing during the reflux operation because of the configuration of the excess carriers that are generated when the occurrence of the current occurs. Further, for the same reason, there is almost no influence on the temperature of the freewheeling diode, and a substantially constant reverse recovery current flows. Therefore, in all current ranges and temperature ranges, transient loss can be reduced and vibration phenomena can be suppressed;
(B) The other is that the snubber circuit is formed by the semiconductor snubber circuit 200 as shown in FIG. 28, so that it can be mounted in the immediate vicinity of the freewheeling diode 100 and the switching element 600. Compared to a snubber circuit using a capacitor C made of a film capacitor or the like, which is a discrete component, and a resistor R made of a metal clad resistor, the transient loss can be further reduced and the vibration phenomenon can be suppressed. This is because, as the parasitic inductance generated in the snubber circuit connected in parallel to the freewheeling diode 100 and the switching element 600 is larger, the transient current flowing through the snubber circuit is limited, and thus the reverse recovery current cutoff speed (dI / dt) becomes difficult to relax, and the back electromotive force generated by the parasitic inductance is superimposed on the voltage applied to the capacitor C in the snubber circuit. This is because it is necessary to slow down. In other words, in the power converter according to the second embodiment, by reducing the parasitic inductance, the switching time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dI / dt) can be moderated appropriately. Can suppress the vibration phenomenon;
(C) Furthermore, in the power converter according to the second embodiment, the snubber circuit is formed by the semiconductor snubber circuit 200, so that the power converter can be used using the same mounting process as the free wheel diode 100 and the switching element 600. Therefore, the vibration phenomenon can be easily and easily suppressed, and the required volume can be greatly reduced as compared with the conventional snubber circuit;
(D) Further, since the resistance component of the semiconductor snubber circuit 200 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. 28, high heat dissipation can be obtained. Therefore, it is possible to design a resistor with a higher density than an external resistor. In other words, it is highly resistant to destruction and can be made smaller.
(E) Similarly to the first embodiment of the present invention, for example, by forming the freewheeling diode 100 with a Schottky barrier diode made of silicon carbide, both the low conduction loss and the relaxation of the vibration phenomenon are more remarkably achieved. be able to. In the power conversion device according to the second embodiment, the case where the semiconductor material of the free-wheeling diode 100 is silicon carbide is described. However, the same is true even when a wide gap semiconductor such as gallium nitride or diamond is used. An effect can be obtained.

なお、第２の実施の形態に係る電力変換装置においても、半導体スナバ回路２００の構成を、第１の実施の形態で説明した図１５に対応する抵抗２２０に並列に接続するようにダイオード２３０を有した構成としても良い。少なくとも、キャパシタＣと抵抗Ｒを少なくとも有するように構成された半導体スナバ回路２００であれば、上記と同様の効果を得ることができるためである。又、実装形態についても、第１の実施の形態と同様に、図１６に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第２の実施の形態に係る電力変換装置においては、還流ダイオード１００、半導体スナバ回路２００及びスイッチング素子６００とがそれぞれ１チップずつの場合を示しているが、少なくともいずれかが複数のチップで構成されていても勿論良い。   In the power conversion device according to the second embodiment, the diode 230 is connected so that the configuration of the semiconductor snubber circuit 200 is connected in parallel to the resistor 220 corresponding to FIG. 15 described in the first embodiment. It may be configured to have. This is because the semiconductor snubber circuit 200 configured to have at least the capacitor C and the resistor R can obtain the same effect as described above. As for the mounting form, as in the first embodiment, a so-called mold package type mounting form corresponding to FIG. 16 may be used, or another mounting form may be used. In the power conversion device according to the second embodiment, the case where each of the free-wheeling diode 100, the semiconductor snubber circuit 200, and the switching element 600 is one chip is shown, but at least one of them is a plurality of chips. Of course, it may be configured.

又、第２の実施の形態に係る電力変換装置を説明するに当たって、半導体スナバ回路２００の構造の一例として図４を用いて説明していたが、第１の実施の形態と同様に、図１８〜図２３に示すように、キャパシタＣ（図１８〜図２１）並びに抵抗Ｒ（図２２、１０１４）を半導体基体上に別の構成で形成していても勿論良い。又、第２の実施の形態に係る電力変換装置においても、半導体スナバ回路２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、例えば図２４に示すように、窒化シリコンや窒化アルミニウムやアルミナなどの絶縁基板材料を基板領域としていても勿論良い。なお、図２４においては、絶縁基板１７とドリフト領域１１とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。   In describing the power conversion apparatus according to the second embodiment, the semiconductor snubber circuit 200 has been described with reference to FIG. 4 as an example of the structure. However, as in the first embodiment, FIG. As shown in FIG. 23, the capacitor C (FIGS. 18 to 21) and the resistor R (FIGS. 22 and 1014) may of course be formed on the semiconductor substrate in different configurations. Also, in the power conversion device according to the second embodiment, the case where a semiconductor material made of silicon is used as the support base of the semiconductor snubber circuit 200 is taken as an example. For example, as shown in FIG. Of course, an insulating substrate material such as aluminum nitride or alumina may be used as the substrate region. FIG. 24 shows the case where the insulating substrate 17 and the drift region 11 are in contact with each other, but a bonding material such as a metal film or solder may be formed between them.

以上、第２の実施の形態に係る電力変換装置では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、例えば、図１４に示すような回路構成において、スイッチング素子Ｑ１やスイッチング素子Ｑ２の駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。上述したように、第２の実施の形態に係る電力変換装置の特徴は、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流がそれぞれのドリフト領域に空乏層が形成される際に発生するキャリアのみであることに着目し、その空乏層容量に相応な小さなキャパシタＣ成分と、発生した小さな過渡電流を消費する小さな抵抗Ｒを並列接続することで、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができるからである。 As described above, in the power conversion device according to the second embodiment, the case where the snubber circuit is formed on the semiconductor chip has been described. For example, in the circuit configuration shown in FIG. 14, the switching element Q 1 and the switching element in the gate drive circuit is connected to the drive terminal Q 2 'may be formed snubber circuit. As described above, the power converter according to the second embodiment is characterized by only the carriers generated when the depletion layers are formed in the respective drift regions by the transient currents flowing through the freewheeling diode 100 and the switching element 600. Focusing on a certain point, by connecting in parallel a small capacitor C component corresponding to the capacitance of the depletion layer and a small resistor R that consumes the generated small transient current, performance and vibration phenomenon that reduce transient loss and conduction loss are achieved. This is because a new effect not found in the prior art can be obtained.

更に、第２の実施の形態に係る電力変換装置の構成では、ダイオードに流れる電流経路で発生する損失に比べて、スナバ回路では大幅に小さい損失しか発生しないため、従来ダイオードに流れる経路にしか設置できなかったスナバ回路を熱的な容量の小さいゲート駆動回路に設置することができるためである。このようにスナバ回路をゲート駆動回路に組み込むことで、電力変換装置として容易に小型化、低コスト化することができる。   Furthermore, in the configuration of the power conversion device according to the second embodiment, the snubber circuit generates much smaller loss than the loss that occurs in the current path that flows in the diode. This is because the failed snubber circuit can be installed in a gate drive circuit having a small thermal capacity. By incorporating the snubber circuit into the gate drive circuit in this way, the power conversion device can be easily reduced in size and cost.

又、第１の実施の形態で図２５と図２６を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。   In addition, as described with reference to FIGS. 25 and 26 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the capacitance of the free-wheeling diode and the switching element in the cutoff state. With respect to the sum C0, the damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, the size of the capacitor capacitance C is preferably as small as possible.

このことから、第２の実施の形態に係る電力変換装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施の形態で説明したどの構造例においても得ることができる。   From this, the size of the capacitor capacitance C of the snubber circuit used in the power converter according to the second embodiment is 1 / compared with the sum of the capacitances of the capacitor components in the cutoff state of the freewheeling diode 100 and the switching element 600. By selecting the capacitance within the range of 10 times or more and 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any structural example described in the second embodiment.

以上において説明したとおり、本発明の第２の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体の比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。 As described above, according to the semiconductor device according to the second embodiment of the present invention, the free-wheeling diode 100 that performs the unipolar operation or the equivalent operation to the unipolar operation, and the free-wheeling diode 100 are connected in parallel. In a semiconductor device including a semiconductor snubber circuit 200 monolithically integrated with a resistor 220, the resistor 220 is formed in a part of a semiconductor substrate that is a substrate of the semiconductor snubber circuit 200, and has a ratio higher than the specific resistance of the semiconductor substrate. Since the high resistance layer having a resistance is included, the specific resistance of the high resistance layer that defines the value of the resistance R of the RC snubber circuit is several hundred times higher than the specific resistance of the drift region forming the semiconductor substrate. The specific resistance of the high-resistance layer varies depending on the amount of boron or aluminum added. Since it becomes possible to, the resistor R, without changing the resistivity and thickness of the semiconductor substrate, it is possible to change arbitrarily, it is possible to improve the degree of freedom in designing the semiconductor snubber circuit, In addition, it is possible to easily suppress the current / voltage oscillation phenomenon that occurs during the reverse recovery operation while suppressing the loss during conduction of the freewheeling diode and the loss during the transient operation.

本発明の第２の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。    According to the semiconductor device of the second embodiment of the present invention, the free-wheeling diode 100 that performs unipolar operation or equivalent operation to the unipolar operation, and the free-wheeling diode 100 are connected in parallel, and the capacitor 210 and the resistor 220 are monolithically integrated. In the semiconductor device including the semiconductor snubber circuit 200, the resistor 220 is formed on a part of the semiconductor substrate serving as the substrate of the semiconductor snubber circuit 200, and has a higher resistivity than the resistivity of the semiconductor substrate. Further, the manufacturing cost can be reduced as compared with the case where a semiconductor substrate made of a material different from that of the snubber substrate is used as the resistor R.

（第３の実施の形態）
第３の実施の形態においては、第２の実施の形態で説明した還流ダイオード１００と半導体スナバ回路２００とスイッチング素子６００とが並列接続した構成において、還流ダイオード１００及びスイッチング素子６００がそれぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。 (Third embodiment)
In the third embodiment, in the configuration in which the free-wheeling diode 100, the semiconductor snubber circuit 200, and the switching element 600 described in the second embodiment are connected in parallel, the free-wheeling diode 100 and the switching element 600 each have a Schottky barrier. The case where it comprises with elements other than a diode and IGBT is demonstrated.

図３１は図３に対応する、第３の実施の形態に係る還流ダイオード１００の一例を示し、図３２は図２９に対応するスイッチング素子６００の一例としてＭＯＳＦＥＴの断面構造を示す。第３の実施の形態に係る半導体装置においても、第１及び第２の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。   FIG. 31 shows an example of a freewheeling diode 100 according to the third embodiment corresponding to FIG. 3, and FIG. 32 shows a cross-sectional structure of a MOSFET as an example of the switching element 600 corresponding to FIG. Also in the semiconductor device according to the third embodiment, the description of the same operation as in the first and second embodiments is omitted, and different features will be described in detail.

図３１に示すように、第３の実施の形態に係る還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域４１上にｎ−型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。例えば不純物密度が１０16ｃｍ-3、厚みが５μｍ程度に設定すれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。なお、第３の実施の形態に係る半導体装置では、半導体基体が、基板領域４１とドリフト領域４２の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。 As shown in FIG. 31, in the free-wheeling diode 100 according to the third embodiment, for example, an n − type drift region 42 is formed on a substrate region 41 of silicon carbide polytype 4H type n + type. The substrate material is made up of. As the substrate region 41, for example, one having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. As the drift region 42, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be used. For example, if the impurity density is set to 10 16 cm −3 and the thickness is set to about 5 μm, the breakdown voltage is of the 600 V class. In the semiconductor device according to the third embodiment, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 41 and the drift region 42 will be described. However, the magnitude of the resistivity depends on the above example. A substrate formed of only the non-substrate region 41 may be used, and on the contrary, a multilayer substrate of three or more layers may be used.

図３１に示すように、第３の実施の形態に係る還流ダイオード１００は、ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロバンドギャップ半導体領域４３が堆積されている。ドリフト領域４２とヘテロバンドギャップ半導体領域４３の接合部は、炭化珪素と多結晶シリコンによりヘテロ接合ダイオードが形成されており、その接合界面にはエネルギ障壁が存在している。ヘテロ接合ダイオードは、ヘテロバンドギャップ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギ障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてｐ型で不純物密度が１０19ｃｍ-3、厚みが０．５μｍとした場合で説明する。 As shown in FIG. 31, the free-wheeling diode 100 according to the third embodiment has a smaller band gap than silicon carbide so as to be in contact with the main surface of the drift region 42 facing the junction surface with the substrate region 41. A hetero band gap semiconductor region 43 made of crystalline silicon is deposited. At the junction between the drift region 42 and the heteroband gap semiconductor region 43, a heterojunction diode is formed of silicon carbide and polycrystalline silicon, and an energy barrier exists at the junction interface. Since the heterojunction diode can control the height of the energy barrier of the heterojunction by changing the impurity density of the heteroband gap semiconductor region 43, an optimum barrier height is obtained according to the required breakdown voltage. be able to. Here, as an example, a description will be given of a p-type impurity density of 10 19 cm −3 and a thickness of 0.5 μm.

又、第３の実施の形態に係る半導体装置においてはヘテロバンドギャップ半導体領域４３に接するように表面電極４４が、基板領域４１に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はアノード端子３０２として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４５は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４０２として外部電極と接続をする。このように、図３１に示す還流ダイオード１００は、表面電極４４がアノード電極、裏面電極４５がカソード電極としたダイオードとして機能する。   In the semiconductor device according to the third embodiment, the front electrode 44 is formed in contact with the hetero band gap semiconductor region 43, and the back electrode 45 is formed in contact with the substrate region 41. The surface electrode 44 may have a multilayer structure using a metal material such as aluminum, copper, gold, nickel, or silver on the outermost surface in order to connect to the external electrode as the anode terminal 302. On the other hand, the back electrode 45 is made of an electrode material that is in ohmic contact with the substrate region 41. Examples of the electrode material to be ohmic-connected include nickel silicide and titanium material, and the back electrode 45 is connected to an external electrode as a cathode terminal 402. As described above, the free-wheeling diode 100 shown in FIG. 31 functions as a diode having the front electrode 44 as an anode electrode and the back electrode 45 as a cathode electrode.

一方、図３２に示すように、第３の実施の形態に係るスイッチング素子６００は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図３２中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域５１上にｎ−型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、例えばｎ型の不純物密度が１０14〜１０17ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。例えば不純物密度を２×１０16ｃｍ-3、厚みを５μｍ程度とすれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。第３の実施の形態に係る半導体装置では一例として、基板領域５１を支持基材とした場合について説明するが、ドリフト領域５２を支持基材としても良い。 On the other hand, as shown in FIG. 32, a switching element 600 according to the third embodiment shows a MOSFET made of silicon carbide as an example. In FIG. 32, for example, it is made of a substrate material in which an n − type drift region 52 is formed on an n + type substrate region 51 whose polytype of silicon carbide is 4H type. As the substrate region 51, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several to several hundreds μm can be used. As the drift region 52, for example, an n-type impurity density of 10 14 to 10 17 cm −3 and a thickness of several to several tens of μm can be used. For example, if the impurity density is 2 × 10 16 cm −3 and the thickness is about 5 μm, the breakdown voltage will be of the 600 V class, but this is only an example, and the breakdown voltage is not limited to this value. In the semiconductor device according to the third embodiment, as an example, a case where the substrate region 51 is used as a support base material will be described, but the drift region 52 may be used as a support base material.

ドリフト領域５２中の表層部にｐ型のウェル領域５３が、更にウェル領域５３中の表層部にｎ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極５６が配設されている。更に、ソース領域５４並びにウェル領域５３に接するように例えばアルミニウム材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜５８が形成されている。又、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、第３の実施の形態に係るスイッチング素子６００としてのＭＯＳＦＥＴは、ゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 A p-type well region 53 is formed in the surface layer portion of the drift region 52, and an n + -type source region 54 is formed in the surface layer portion of the well region 53. A gate electrode 56 made of, for example, n-type polycrystalline silicon is disposed through a gate insulating film 55 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 52, the well region 53, and the source region 54. Has been. Further, a source electrode 57 made of, for example, an aluminum material is formed so as to be in contact with the source region 54 and the well region 53. An interlayer insulating film 58 made of, for example, a silicon oxide film is formed between the source electrode 57 and the gate electrode 56 so as not to contact each other. A drain electrode 59 is formed so as to be in ohmic contact with the substrate region 51. Thus, the MOSFET as the switching element 600 according to the third embodiment has a so-called planar type in which the gate electrode 56 is formed on a plane with respect to the semiconductor substrate.

第３の実施の形態に係る半導体装置においても、図３１で示した還流ダイオード１００と図３２で示したスイッチング素子６００とを、図４で示した半導体スナバ回路２００と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮したキャパシタ誘電体領域１２によるキャパシタＣの設定と、基板領域１０による抵抗Ｒの設定をすることが望ましい。第１及び第２の実施の形態と同様に、第３の実施の形態に係る半導体装置においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏層容量の和と同程度としたものを用いることが可能である。   Also in the semiconductor device according to the third embodiment, the free-wheeling diode 100 shown in FIG. 31 and the switching element 600 shown in FIG. 32 are used in parallel with the semiconductor snubber circuit 200 shown in FIG. In order to effectively exhibit the snubber function, the setting of the capacitor C by the capacitor dielectric region 12 and the setting of the resistance R by the substrate region 10 in consideration of the capacitor capacitance in the cutoff state of the freewheeling diode 100 and the switching element 600 are performed. It is desirable to do. Similarly to the first and second embodiments, in the semiconductor device according to the third embodiment, for example, the thickness is set to 1 μm so as to be higher than the breakdown voltage of the freewheeling diode 100 and the switching element 600, and the capacitor C It is possible to use a capacitor having the same capacity as the sum of the depletion layer capacities formed when the free-wheeling diode 100 and the switching element 600 are cut off.

［電力変換装置］
第３の実施形態で説明する半導体装置は、第１及び第２の実施の形態と同様に、図１４を用いて説明した３相交流インバータブリッジや、図３０に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。 [Power converter]
As in the first and second embodiments, the semiconductor device described in the third embodiment includes a three-phase AC inverter bridge described with reference to FIG. 14, a so-called H bridge as shown in FIG. It can be used for a power converter.

（ａ）先ず、図１４中のスイッチング素子Ｑ２がオンし、スイッチング素子Ｑ２に電流が流れている状態においては、上アームのスイッチング素子Ｑ１と受動素子Ｂ１は逆バイアス状態となり遮断状態になる。下アームの導通状態にあるスイッチング素子Ｑ２は、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施の形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さく且つ不純物密度大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。又、下アームの導通状態にあるスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２においては、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。即ち、還流ダイオード１００であるヘテロ接合ダイオード（図３１）については、その両端に印加されている電圧がスイッチング素子Ｑ２のオン電圧程度と低いものの、逆バイアス電圧が印加されるためである。又、図４に示す半導体スナバ回路２００においては、キャパシタＣをなすキャパシタ誘電体領域１２が、やはりスイッチング素子Ｑ２のオン電圧程度の電圧が定常状態で印加された状態になるためである。一方、上アームのスイッチング素子Ｑ１と受動素子Ｂ１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。即ち、図３２に示すスイッチング素子６００であるＭＯＳＦＥＴについては、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図３１に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロバンドギャップ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。又、図４に示す半導体スナバ回路２００においても、キャパシタＣをなすキャパシタ誘電体領域１２が高電圧により充電された状態になり、遮断状態を維持する。 (A) First, switching element Q 2 is turned on in FIG. 14, the blocking state in a state in which current flows through the switching element Q 2, the switching element Q 1, the passive element B 1 of the upper arm becomes a reverse bias state become. The switching element Q 2 to which is in the conduction state of the lower arm, because they are composed of a MOSFET made of silicon carbide material, as compared with the IGBT described in the second embodiment, it is possible to conduct low on-state resistance. This is because the band gap of the silicon carbide material is about three times larger than that of the silicon material and the maximum insulation electric field is about one digit larger, so that the thickness in the drift region 52 can be reduced and the impurity density can be increased. For this reason, the resistance of the drift region 52 can be lowered without the bipolar operation like the IGBT. Further, in the passive element B 2 connected in parallel to the switching element Q 2 to which is in the conduction state of the lower arm, a freewheeling diode 100 and the semiconductor snubber circuit 200 remains turned off. That is, the heterojunction diode is a freewheeling diode 100 (FIG. 31), although the voltage applied to both ends low as on-voltage switching element Q 2, because the reverse bias voltage is applied. In the semiconductor snubber circuit 200 shown in FIG. 4, a capacitor dielectric region 12 constituting the capacitor C is again the voltage of the order of on-voltage switching element Q 2 is in a state of being applied in a steady state. On the other hand, the switching element Q 1, the passive element B 1 of the upper arm is also because the reverse bias voltage of approximately the power supply voltage is applied together, remains turned off. That is, the reverse bias voltage is applied between the source terminal 302 and the drain terminal 402 for the MOSFET that is the switching element 600 shown in FIG. 32, so that the drift region 52 extends from the pn junction with the well region 53. This is because a depletion layer is formed and the blocking state is maintained. In the heterojunction diode, which is the freewheeling diode 100 shown in FIG. 31, a reverse bias voltage is applied between the front surface electrode 44 and the back surface electrode 45, so that the heterojunction with the hetero band gap semiconductor region 43 is present in the drift region 42. A depletion layer extending from the junction is generated and the cut-off state is maintained. Also in the semiconductor snubber circuit 200 shown in FIG. 4, the capacitor dielectric region 12 forming the capacitor C is charged with a high voltage, and the cut-off state is maintained.

このように、下アームのスイッチング素子Ｑ２が導通状態のときには、上下アーム共に受動素子は第２の実施の形態で構成されている従来技術と同様の機能を有する。 Thus, when the switching element Q 2 of the lower arm is in a conductive state, the passive element in the vertical arm both have the same function as the prior art that are configured in the second embodiment.

（ｂ）次に、下アームのスイッチング素子Ｑ２がターンオフして遮断状態に移行する場合について説明する。例えば図１４に示すようなモータ用インバータブリッジ（Ｌ負荷回路）では、スイッチング素子Ｑ２がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、先ずスイッチング素子Ｑ２の電圧上昇が起こる。先ず、下アームのターンオフするスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２については、還流ダイオード１００及び半導体スナバ回路２００共に、スイッチング素子Ｑ２の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。即ち、図３１に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロバンドギャップ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れ、図４に示す半導体スナバ回路２００においては、キャパシタ容量として働くキャパシタ誘電体領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ回路２００のキャパシタ誘電体領域１２のキャパシタ容量の充電作用によって、スイッチング素子Ｑ２のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、第３の実施の形態に係る電力変換装置においては、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6と受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6とを並列接続することで、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。そして、図３２に示すような炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２の実施の形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6が炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6の遮断性能の速さによって、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6自体のターンオフ時に振動現象が生じやすく、更に抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、第３の実施の形態に係る電力変換装置においては、並列に受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6が形成されているため、効果的に振動現象を緩和することができる。即ち、第３の実施の形態に係る電力変換装置においては、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、それぞれの受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6を構成する半導体スナバ回路２００中のキャパシタ誘電体領域１２からなるキャパシタＣにも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタＣによって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１０の抵抗Ｒ成分で寄生インダクタンスＬｓで生じたエネルギを消費するため、振動現象を素早く収束することができる。このことから、第３の実施の形態に係る電力変換装置のように、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6がユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。又、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、第３の実施の形態に係る電力変換装置においては、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6においても導通損失と過渡損失を高い次元で両立できるような構成、即ち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、更に高い効果を引き出すことができる。そして、下アームのスイッチング素子Ｑ２の電流が遮断した後は、下アームのスイッチング素子Ｑ２及び受動素子Ｂ２は定常オフ状態となり、遮断状態を維持する。一方、上アームのスイッチング素子Ｑ１と並列に接続されている受動素子Ｂ１は、下アームのスイッチング素子Ｑ２のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３１に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロバンドギャップ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロバンドギャップ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼヘテロバンドギャップ半導体領域４３側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２の実施の形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るために、ドリフト領域１３の不純物密度や厚みが制限されるのに対して、第３の実施の形態に係る電力変換装置においては、ヘテロ障壁をヘテロバンドギャップ半導体領域４３の不純物密度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。又、図４に示す半導体スナバ回路２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域１２に充電されていた電荷が過渡電流として放電される。第３の実施の形態に係る電力変換装置では、キャパシタ誘電体領域１２が規定するキャパシタＣの容量が還流ダイオード１００及びスイッチング素子Ｑ１に形成されていた空乏層容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。又、並列接続されているスイッチング素子Ｑ１についても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のｐｎ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子Ｑ１中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ回路２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ回路２００及びスイッチング素子Ｑ１は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。 (B) Next, the case where the switching element Q 2 of the lower arm is moved to the turn-off to cut-off state. In motor inverter bridge as shown in FIG. 14 for example (L load circuit), in a state when the switching element Q 2 is turned off, since the phase of the voltage increase and current interrupting shifted, which is substantially maintained when conductive currents first voltage rise of the switching element Q 2 occurs. First, for the passive element B 2 connected in parallel to the switching element Q 2 that turns off the lower arm, both the free-wheeling diode 100 and the semiconductor snubber circuit 200 have an on-state voltage as the switching element Q 2 increases in voltage. Since it changes from a low reverse bias voltage to a high reverse bias voltage such as the power supply voltage, a transient current corresponding to the speed of the voltage change flows. That is, in the freewheeling diode 100 shown in FIG. 31, when a depletion layer spreads from the hetero band gap semiconductor region 43 side in the drift region 42 as the voltage rises, electrons flow as a transient current to the back electrode 45 side, In the semiconductor snubber circuit 200 shown in FIG. 4, a transient current flows because the capacitor dielectric region 12 acting as a capacitor capacitance is charged according to the applied voltage. This, by the charging effect of capacitance of the capacitor dielectric region 12 of the semiconductor snubber circuit 200, a surge voltage due to the parasitic inductance mitigate transient voltage increase that occurs between the collector / emitter switching element Q 2, contained in the circuit Can be suppressed. That is, in the power conversion device according to the third embodiment, the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 and the passive elements B 1 , B 2 , B 3 , B 4 , By connecting B 5 and B 6 in parallel, even when the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 themselves are turned off, the elements are destroyed or other peripheral circuits are connected. The surge voltage that causes malfunction of the device can be reduced. In the MOSFET made of silicon carbide as shown in FIG. 32, the current is sharply interrupted after the voltage rises. Unlike the IGBT described in the second embodiment, this is a unipolar operation during conduction, so that the electron current discharged from the depletion layer due to the voltage rise depends on the extension speed of the depletion layer. This is because it is blocked. That is, although the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 are MOSFETs made of silicon carbide, a low on-resistance can be realized during conduction, but the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 due to the speed of the shut-off performance, the switching element Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 itself is prone to vibration, Furthermore, since the resistance is small, there is a problem that the vibration phenomenon is hardly attenuated. However, in the power conversion device according to the third embodiment, the passive elements B 1 , B 2 , B 3 , Since B 4 , B 5 , and B 6 are formed, the vibration phenomenon can be effectively reduced. In other words, in the power conversion device according to the third embodiment, when the currents of the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 are cut off, A capacitor composed of a capacitor dielectric region 12 in the semiconductor snubber circuit 200 constituting the respective passive elements B 1 , B 2 , B 3 , B 4 , B 5 , and B 6 , although resonating and starting a vibration phenomenon in current and voltage. An equivalent voltage is applied to C and a corresponding transient current starts to flow. Then, since the capacitor C relaxes the slope (dI / dt) of the current vibration and consumes the energy generated in the parasitic inductance Ls by the resistance R component of the substrate region 10, the vibration phenomenon can be quickly converged. Therefore, as in the power conversion device according to the third embodiment, the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 are unipolar and have a high-speed cutoff performance. Even in this case, the vibration phenomenon can be suppressed. Further, the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , and Q 6 are made of wide gap semiconductors with smaller conduction loss, and the conduction loss is deteriorated even if the configuration is difficult to attenuate for the vibration phenomenon. The vibration phenomenon can be easily damped without causing it. As described above, in the power conversion device according to the third embodiment, both the conduction loss and the transient loss can be achieved at a high level even in the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , and Q 6 . By combining with such a configuration, that is, a unipolar type capable of high-speed operation and a configuration of a wide band gap semiconductor capable of realizing a low on-resistance, a higher effect can be obtained. Then, after the current of the switching element Q 2 of the lower arm was blocked, the switching element Q 2 and the passive element B 2 of lower arm becomes steady OFF state, it maintains the cut-off state. On the other hand, the passive element B 1 connected in parallel with the switching element Q 1 of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element Q 2 of the lower arm. The depletion layer that has spread into the drift region 42 of the free-wheeling diode 100 shown in FIG. When the forward bias voltage is applied, the freewheeling diode 100 becomes conductive. Although the heterojunction diode has a forward current flowing at a voltage drop determined by the sum of the built-in potentials extending from the heterojunction to the drift region 42 side and the heteroband gap semiconductor region 43 side, the heterojunction against holes on the valence band side Since the current is large, the current is composed of only the electron current supplied from the side of the hetero band gap semiconductor region 43 in the drift region 42 and performs a unipolar operation. At this time, in the Schottky barrier diode described in the second embodiment, the Schottky barrier height is uniquely determined by the work function difference unique to the Schottky metal of the surface electrode 13, so that a predetermined breakdown voltage is obtained. Whereas the impurity density and thickness of drift region 13 are limited, in the power conversion device according to the third embodiment, the hetero barrier is changed by controlling the impurity density of hetero band gap semiconductor region 43. Therefore, the resistance of the drift region 42 can be further reduced. That is, loss during conduction can be further reduced. Further, in the semiconductor snubber circuit 200 shown in FIG. 4, when the freewheeling diode 100 shifts from the reverse bias state to the forward bias state, the charge charged in the capacitor dielectric region 12 is discharged as a transient current. The power converting apparatus according to the third embodiment is the depletion layer capacitance and comparable to the small volume capacity of the capacitor C of the capacitor dielectric region 12 is defined is formed in the return diode 100 and the switching element Q 1 Therefore, although the transient current that flows due to the discharge flows, it has a magnitude that has almost no effect compared to the forward bias current that flows through the parallel free-wheeling diodes 100. The semiconductor snubber circuit 200 shifts to a steady state after the transient current flows, and the current is cut off. Furthermore, for the switching element Q 1 which are connected in parallel, although the voltage between the drain / source shifts from the reverse bias voltage condition in forward bias state, and it gate signal is controlled to maintain the OFF state, Although the pn junction between the well region 53 and the drift region 52 is in a forward bias state, the off-state is maintained because the built-in potential is as large as 2 to 3V. However, since the voltage state between the drain / source is displaced, the transient current due to the discharge of the capacitor C caused by the capacitance change of the depletion layer which occurs in the drift region 52 in the switching element Q 1 is flowing, but semiconductor snubber circuit As in the case of 200, the magnitude is almost insignificant as compared to the forward bias current flowing through the freewheeling diode 100 in parallel. Thus, since the semiconductor snubber circuit 200 and a switching element to Q 1 upper arm to be blocked migrated current to a steady state after the transient current flows, only the freewheeling diode 100 becomes conductive.

（ｃ）次に、下アームのスイッチング素子Ｑ２がターンオンし、再びスイッチング素子Ｑ２がオン状態に移行する動作について説明する。図１４に示すようなモータ用インバータブリッジ（Ｌ負荷回路）では、スイッチング素子Ｑ２がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｑ２に電流が流れ始める。下アームのターンオフするスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２については、還流ダイオード１００及び半導体スナバ回路２００共に、スイッチング素子Ｑ２に電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３１に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロバンドギャップ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。又、図４に示す半導体スナバ回路２００においては、キャパシタ容量として働くキャパシタ誘電体領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Ｑ２に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｑ２のみが導通状態となる。一方、上アームのスイッチング素子Ｑ１と並列に接続されている受動素子Ｂ１は、下アームのスイッチング素子Ｑ２のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３１に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、ヘテロバンドギャップ半導体領域４３側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロバンドギャップ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。 (C) Next, the switching element Q 2 of the lower arm is turned on, the operation for re-transition to the on state switching element Q 2. In motor inverter bridge as shown in FIG. 14 (L load circuit), in a state when the switching element Q 2 is turned on, the phase of the current rise and the voltage drop is shifted, a relatively high voltage is applied, current starts to flow through the switching element Q 2. As for the passive element B 2 connected in parallel to the switching element Q 2 that turns off the lower arm, both the free-wheeling diode 100 and the semiconductor snubber circuit 200 have a current flowing through the switching element Q 2, and the voltage between the drain and the source is reduced. As a result, the reverse bias voltage as high as the power supply voltage changes to the reverse bias voltage as low as the on-voltage, so that a transient current corresponding to the speed of the voltage change flows. At this time, in the free-wheeling diode 100 shown in FIG. 31, the depletion layer that has spread in the drift region 42 as the voltage decreases gradually narrows toward the heteroband gap semiconductor region 43 side, and from the back electrode 45 side to the drift region 42. Electrons flow as transient currents. Further, in the semiconductor snubber circuit 200 shown in FIG. 4, a transient current flows because the capacitor dielectric region 12 serving as a capacitor capacitance is discharged as the applied voltage decreases. This transient current is a little effect is no size compared with turn-on current flowing through the switching element Q 2 to which parallel. Thus, since the semiconductor snubber circuit 200 and a freewheeling diode 100 for the lower arm is blocked migrated current to a steady state after the transient current flows, only the switching element Q 2 is turned. On the other hand, the passive element B 1 connected in parallel with the switching element Q 1 of the upper arm becomes a reverse bias state in conjunction with the turn-on operation of the switching element Q 2 of the lower arm and shifts to the cutoff state. In the heterojunction diode, which is the freewheeling diode 100 shown in FIG. 31, the electron current supplied from the hetero band gap semiconductor region 43 side into the drift region 42 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the hetero barrier height of the heterojunction portion, and when the reverse bias voltage is further applied to the heterojunction portion, the hetero band gap semiconductor region 43 and the drift region 42 A depletion layer extending from the heterojunction portion is formed and shifts to a cutoff state.

第３の実施の形態に係る電力変換装置では、第１及び第２の実施の形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。更に、第３の実施の形態に係る電力変換装置においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ回路２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。即ち、第３の実施の形態に係る電力変換装置においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6及び半導体スナバ回路２００中のキャパシタ誘電体領域１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6及び半導体スナバ回路２００中にも相応の過渡電流が流れ始める。第３の実施の形態に係る電力変換装置においては、キャパシタＣの大きさを、還流ダイオード１００及びスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｑ２のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ回路２００に流れる電流を基板領域１０の抵抗Ｒ成分で消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２の実施の形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作に固有の本質的な振動現象を半導体スナバ回路２００で解決することができる。このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、更に高い効果を引き出すことができる。 Since the power conversion device according to the third embodiment has a unipolar operation like the Schottky barrier diode described in the first and second embodiments, it is formed of general silicon. This reverse recovery current is much smaller than that of a pn junction diode. That is, reverse recovery loss can be greatly reduced. Furthermore, in the power conversion device according to the third embodiment, by combining the semiconductor snubber circuit 200 with a heterojunction diode that can reduce the conduction loss as compared with the Schottky barrier diode, the conduction loss and the transient loss can be reduced to a higher dimension. It can be compatible. That is, in the power conversion device according to the third embodiment, when the freewheeling diode 100 performs a reverse recovery operation, a reverse bias voltage is applied to the drift region 42 and a reverse recovery current composed of excess carriers starts to flow. At substantially the same time, an equivalent reverse bias voltage is also applied to the switching element Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 and the capacitor C including the capacitor dielectric region 12 in the semiconductor snubber circuit 200. A corresponding transient current begins to flow through the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 and the semiconductor snubber circuit 200. In the power conversion device according to the third embodiment, the size of the capacitor C is approximately equal to the transient current flowing through the freewheeling diode 100 and the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , and Q 6. due to the set in a volume such that equal, without changing substantially the switching speed of the switching element Q 2 of the lower arm, it is possible to alleviate the blocking rate of the reverse recovery current (dI / dt). Furthermore, since the current flowing through the semiconductor snubber circuit 200 is consumed by the resistance R component of the substrate region 10, energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged. In other words, even when the freewheeling diode 100 becomes a heterojunction diode and the conduction loss is reduced, as in the case where the Schottky barrier diode described in the second embodiment is used, the inherent vibration phenomenon inherent to the unipolar operation is observed. The semiconductor snubber circuit 200 can solve this. Therefore, a higher effect can be obtained by combining with a heterojunction diode capable of realizing a low on-resistance.

第３の実施の形態に係る電力変換装置においても、還流ダイオード１００及びスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6に流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００で形成しているところが従来技術と異なる点である。第３の実施の形態に係る電力変換装置の構成のようにスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。 Also in the power converter according to the third embodiment, transient currents flowing through the freewheeling diode 100 and the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 are depleted in the drift regions 42 and 52 at most. Focusing on the fact that only the carriers generated when the layer is formed are different from the conventional technique in that the snubber circuit is formed by the semiconductor snubber circuit 200. Since the switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , and Q 6 are also unipolar as in the configuration of the power conversion device according to the third embodiment, the freewheeling diode 100 performs reverse recovery operation. In addition to the case where the switching element Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 is turned off, the snubber function works effectively in the entire current range and the entire temperature range.

［他のユニポーラ素子］
スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6は、ＭＯＳＦＥＴ以外にも、例えば図３３及び図３４に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。図３３に例示したユニポーラ素子は、炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域６１上にｎ−型ドリフト領域（第１の半導体領域）６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型多結晶シリコンからなるヘテロバンドギャップ半導体領域（第２の半導体領域）６３が形成されている。つまり、ドリフト領域（第１の半導体領域）６２とヘテロバンドギャップ半導体領域（第２の半導体領域）６３の接合部は、炭化珪素と多結晶シリコンのヘテロ接合からなっており、その接合界面にはエネルギ障壁が存在している。ヘテロバンドギャップ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６４が形成されている。又、ゲート絶縁膜６４上にはゲート電極６５が形成され、ヘテロバンドギャップ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、ヘテロバンドギャップ半導体領域（第２の半導体領域）６３とオーミック接続されるように形成されている。更に、基板領域６１にはドレイン電極（第１主電極）６８が基板領域６１に接続するように形成され、ドレイン電極（第１主電極）６８は、間接的にドリフト領域（第１の半導体領域）６２とオーミック接続される。基板領域６１を省略可能な場合は、ドレイン電極（第１主電極）６８は、直接的にドリフト領域（第１の半導体領域）６２とオーミック接続される。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。 [Other unipolar elements]
The switching elements Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 can obtain the same effect even if other unipolar elements as shown in FIGS. 33 and 34 are used in addition to the MOSFET. Can do. In the unipolar element illustrated in FIG. 33, an n − type drift region (first semiconductor region) 62 is formed on an n + type substrate region 61 whose polytype of silicon carbide is 4H type, and the substrate region 61 of the drift region 62 is formed. A hetero band gap semiconductor region (second semiconductor region) 63 made of, for example, n-type polycrystalline silicon is formed so as to be in contact with the main surface opposite to the bonding surface. That is, the junction between the drift region (first semiconductor region) 62 and the hetero band gap semiconductor region (second semiconductor region) 63 is formed of a heterojunction of silicon carbide and polycrystalline silicon, There is an energy barrier. A gate insulating film 64 made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the hetero band gap semiconductor region 63 and the drift region 62 together. A gate electrode 65 is formed on the gate insulating film 64, and a source electrode 66 is formed on the opposite side of the hetero band gap semiconductor region 63 facing the junction region with the drift region 62. The semiconductor region 63 is formed to be in ohmic contact. Further, a drain electrode (first main electrode) 68 is formed in the substrate region 61 so as to be connected to the substrate region 61, and the drain electrode (first main electrode) 68 is indirectly connected to the drift region (first semiconductor region). ) 62 and ohmic connection. When the substrate region 61 can be omitted, the drain electrode (first main electrode) 68 is directly ohmically connected to the drift region (first semiconductor region) 62. An interlayer insulating film 67 made of, for example, a silicon oxide film is formed so as to insulate the gate electrode 65 and the source electrode 66 from each other.

図３３のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極（第２主電極）６６を接地し、ドレイン電極（第１主電極）６７に正電位が印加されるようにして使用する。ゲート電極６５を例えば接地電位もしくは負電位とした場合、図３３のスイッチング素子は遮断状態を保持する。即ち、ヘテロバンドギャップ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギ障壁が形成されているためである。一方、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、図３３のスイッチング素子は、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロバンドギャップ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成されるので、ヘテロバンドギャップ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギ障壁が急峻になり、エネルギ障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図３３に示すスイッチング素子においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギ障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ回路２００によって導通損失と過渡損失を更に高いレベルで両立することができる。   The switching element of FIG. 33 is also used so that the source electrode (second main electrode) 66 is grounded and a positive potential is applied to the drain electrode (first main electrode) 67 as in the MOSFET. For example, when the gate electrode 65 is set to the ground potential or the negative potential, the switching element of FIG. 33 maintains the cutoff state. That is, an energy barrier against conduction electrons is formed at the heterojunction interface between the hetero band gap semiconductor region 63 and the drift region 62. On the other hand, when a positive potential is applied to the gate electrode 65 so as to shift from the cutoff state to the conduction state, the switching element of FIG. 33 has the hetero band gap semiconductor region 63 and the drift region 62 to which the gate electric field is applied via the gate insulating film 64. Since the electron accumulation layer is formed in the surface layer portion of the semiconductor layer, the potential of free electrons can exist in the surface layer portions of the hetero band gap semiconductor region 63 and the drift region 62, and the energy barrier extending to the drift region 62 side is reduced. It becomes steep and the energy barrier thickness becomes smaller. As a result, the electronic current is conducted. In this case, in the switching element shown in FIG. 33, the length of the so-called channel portion that controls the conduction / cutoff of the current is about the thickness of the energy barrier formed by the hetero barrier, and is a predetermined required for holding the breakdown voltage in the MOSFET. Therefore, it is possible to conduct with a lower resistance. For this reason, as described above, the semiconductor snubber circuit 200 can achieve both a conduction loss and a transient loss at a higher level.

次に、図３３に示すスイッチング素子を導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロバンドギャップ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギ障壁中のトンネリングが止まる。そして、ヘテロバンドギャップ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、更にドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。   Next, when the gate electrode 65 is set to the ground potential again in order to shift the switching element shown in FIG. 33 from the conductive state to the cut-off state, the conduction formed at the heterojunction interface of the hetero band gap semiconductor region 63 and the drift region 62 is changed. The accumulated state of electrons is released, and tunneling in the energy barrier stops. Then, the flow of conduction electrons from the hetero band gap semiconductor region 63 to the drift region 62 stops, and when the conduction electrons in the drift region 62 flow to the substrate region 61 and are exhausted, the drift region 62 side comes from the heterojunction portion. The depletion layer spreads and becomes a cut-off state.

又、図３３のスイッチング素子においては、例えばソース電極６６を接地し、ドレイン電極６７に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６７に所定の正電位が印加されると、伝導電子に対するエネルギ障壁は消滅し、ドリフト領域６２側からヘテロバンドギャップ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図３３のスイッチング素子においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００を図３３のスイッチング素子で共用することができる。即ち、図３３に示すスイッチング素子では還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００と図３３に示すスイッチング素子を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００による振動現象を更に低減することができる。又、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００と図３３に示すスイッチング素子とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。   In addition, in the switching element of FIG. 33, for example, reverse conduction (reflux operation) in which the source electrode 66 is grounded and a negative potential is applied to the drain electrode 67 is also possible. For example, when the source electrode 66 and the gate electrode 65 are set to the ground potential and a predetermined positive potential is applied to the drain electrode 67, the energy barrier against conduction electrons disappears, and conduction from the drift region 62 side to the heteroband gap semiconductor region 63 side occurs. Electrons flow and reverse conduction is established. At this time, since there is no injection of holes and conduction is performed only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. Note that the above-described gate electrode 65 may be used as a control electrode without being grounded. As described above, since the switching element of FIG. 33 can be used as a unipolar freewheeling diode, for example, the freewheeling diode 100 can be shared by the switching element of FIG. That is, in the switching element shown in FIG. 33, the return diode 100 and the switching element shown in FIG. 33 can be integrated into one chip in addition to forming the return diode 100 as a separate chip, thereby reducing the size of the semiconductor package. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber circuit 200 can be further reduced. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode 100 and the switching element shown in FIG. 33 is reduced, so that the capacitor capacity C required for the semiconductor snubber circuit 200 can also be reduced. it can. That is, the vibration phenomenon can be suppressed with a small size and low cost.

以上、図３３に示すスイッチング素子においては、ヘテロバンドギャップ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニュウムやシリコンゲルマニュウム等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でも構わない。又、ドリフト領域６２としてｎ型の炭化珪素を、ヘテロバンドギャップ半導体領域６３としてｐ型多結晶シリコンを用いて例示的に説明しているが、それぞれｎ型の炭化珪素とｐ型多結晶シリコン、ｐ型の炭化珪素とｐ型多結晶シリコン、ｐ型の炭化珪素とｎ型多結晶シリコンの如何なる組み合わせでも良い。   As described above, in the switching element shown in FIG. 33, the example in which polycrystalline silicon is used as the material used for the hetero band gap semiconductor region 63 has been described. However, as long as the material forms a heterojunction with silicon carbide, single crystal silicon, amorphous Any material such as other silicon materials such as silicon, other semiconductor materials such as germanium and silicon germanium, and other polytypes of silicon carbide such as 6H and 3C may be used. Further, although the n-type silicon carbide is used as the drift region 62 and the p-type polycrystalline silicon is used as the hetero band gap semiconductor region 63, the n-type silicon carbide and the p-type polycrystalline silicon are respectively illustrated. Any combination of p-type silicon carbide and p-type polycrystalline silicon, or p-type silicon carbide and n-type polycrystalline silicon may be used.

次に図３４は、スイッチング素子として使用可能なユニポーラ素子の他の例として、接合型のＦＥＴ（ＪＦＥＴ）の断面構造を例示するもので、炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域７１上にｎ−型ドリフト領域７２が形成され、ｎ＋型ソース領域７３とｐ型ゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。なお、符号７７は層間絶縁膜である。 Next, FIG. 34 illustrates a cross-sectional structure of a junction type FET (JFET) as another example of a unipolar element that can be used as a switching element, and an n + type substrate region in which the polytype of silicon carbide is 4H type. An n − type drift region 72 is formed on 71, an n + type source region 73 and a p type gate region 74 are formed. The gate region 74 is connected to the gate electrode 75, and the source region 73 is a source electrode. The substrate region 71 is connected to the drain electrode 78. Reference numeral 77 denotes an interlayer insulating film.

図３４のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。更に、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００℃を超えるような高い温度での動作が比較的容易である。このことから、ＪＦＥＴを用いることで、第３の実施の形態に係る電力変換装置の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ回路２００においても、例えば図１８、図１９などキャパシタ容量としてシリコン酸化膜を用いない空乏層容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。   Since the JFET of FIG. 34 performs a unipolar operation like the MOSFET, it is possible to obtain the same effect as that obtained by the MOSFET. Further, in the JFET, since an essential gate insulating film is not required in the MOSFET, the operation at a high temperature exceeding 200 ° C. is relatively easy from the viewpoint of ensuring reliability. From this, by using JFET, the effect which can suppress a vibration phenomenon irrespective of the operating temperature range which is the characteristics of the power converter device which concerns on 3rd Embodiment can be utilized as a strength. In high temperature applications, the semiconductor snubber circuit 200 is also more effective in a configuration using a depletion layer capacitance that does not use a silicon oxide film as a capacitor capacitance, such as FIGS. be able to.

このように、第３の実施の形態に係る電力変換装置に用いるスイッチング素子についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。   Thus, although the effect at the time of using switching elements other than MOSFET was demonstrated about the switching element used for the power converter device which concerns on 3rd Embodiment, it is equivalent to a unipolar operation or a unipolar operation also about the freewheeling diode 100. A similar effect can be obtained if the diode operates as described above.

例えば、図３５に示すようなｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、第３の実施の形態に係る半導体装置として説明してきた効果を同じように得ることができる。   For example, even in the structure of a pn junction diode as shown in FIG. 35, excess carriers made up of fractional carriers injected from the p-type region at the time of conduction, heavy metal diffusion using gold or platinum, and electrons using an electron beam By controlling the lifetime of minority carriers, which are the main components of excess carriers, by measures such as ion irradiation using proton irradiation and protons, it is applicable even when the operation is almost equivalent to unipolar operation. The effects described as the semiconductor device according to the third embodiment can be obtained in the same way.

図３５に示す還流ダイオード１００は、ｐｎ接合ダイオードがソフトリカバリダイオードで構成されている場合であり、例えばシリコンからなるｎ＋型基板領域８１上にｎ−型ドリフト領域８２が形成された半導体基体で構成されている。基板領域８１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、例えばｎ型の不純物密度が１０13〜１０17ｃｍ-3、厚みが数〜数１００μｍのものを用いることができ、例えば不純物密度を１０14ｃｍ-3、厚みを５０μｍ程度とすれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。 A free-wheeling diode 100 shown in FIG. 35 is a case where the pn junction diode is formed of a soft recovery diode, and is a semiconductor substrate in which an n − -type drift region 82 is formed on an n + -type substrate region 81 made of, for example, silicon. It is configured. As the substrate region 81, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. The drift region 82, for example, n-type impurity density is 10 13 ~10 17 cm -3, thickness can be used ones having to several 100 [mu] m, for example, an impurity density 10 14 cm -3, 50 [mu] m approximately the thickness Then, the breakdown voltage is of the 600V class, but is merely an example, and the breakdown voltage is not limited to this value.

なお、図３５に示す還流ダイオード１００では、半導体基体が、基板領域８１とドリフト領域８２の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。   In the free-wheeling diode 100 shown in FIG. 35, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 81 and the drift region 82 will be described. However, the magnitude of the resistivity is not dependent on the above example. A substrate formed of only 81 may be used, or a multilayer substrate having three or more layers may be used.

図３５に示す還流ダイオード１００では、ドリフト領域８２の基板領域８１との接合面に対向する主面に接するように反対導電型領域（ｐ型領域）８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図３５で示した還流ダイオードはｐｎ接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。   In the free-wheeling diode 100 shown in FIG. 35, an opposite conductivity type region (p-type region) 83 is formed so as to be in contact with the main surface of the drift region 82 facing the junction surface with the substrate region 81, and connected to the opposite conductivity type region 83. Thus, the back electrode 85 is formed so that the front surface electrode 84 is in contact with the substrate region 81. Note that the free wheeling diode shown in FIG. 35 is formed of only a pn junction, but for example, a part thereof may be configured to function as a Schottky diode, or may include other configurations.

図３５に示すｐｎ接合ダイオードがソフトリカバリダイオードとして働くようにする１つの手法として、例えば導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。しかしながら、少数キャリアのライフタイムを制御したｐｎ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図３５に示すダイオードに流れる過渡電流は、図３などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ回路２００がない状態だと振動現象が生じる。しかし、図１に例示したのと同様に、半導体スナバ回路２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバ回路との組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。   One method for allowing the pn junction diode shown in FIG. 35 to function as a soft recovery diode is to control the lifetime of minority carriers injected into the drift region 82 when conducting, for example. For example, by using ion irradiation or the like in the drift region 82, the minority carrier lifetime is controlled to be different between the side close to the opposite conductivity type region 83 and the side close to the substrate region 81, and the minority flowing during reverse recovery. While the transient current due to the carriers is reduced, the decrease time of the minority carriers staying on the substrate region 81 side can be relaxed, and the vibration phenomenon can be prevented from occurring in the reverse recovery operation at a large current. However, in a pn junction diode in which the minority carrier lifetime is controlled, the minority carrier lifetime is shortened regardless of the magnitude of the current. Therefore, when the current is small, minority carriers disappear instantaneously during reverse recovery. Therefore, the operation is almost the same as the unipolar operation. In this case, since the transient current flowing through the diode shown in FIG. 35 flows due to the movement of majority carriers when the depletion layer spreads as in the unipolar diode described with reference to FIG. 3 and the like, the semiconductor snubber circuit 200 If not, vibration phenomenon occurs. However, similarly to the example illustrated in FIG. 1, the semiconductor snubber circuit 200 can be connected in parallel to alleviate the vibration phenomenon at a low current. In other words, the vibration phenomenon can be mitigated by a combination of the soft recovery diode and the semiconductor snubber circuit at both a large current and a small current.

なお、図３５では、ソフトリカバリダイオードを一例として第３の実施の形態に係る電力変換装置の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。又、例えば炭化珪素からなるｐｎ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってｐ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。又、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でｐｎ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。なお、図３５に示した還流ダイオード１００は、スイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ回路２００のみの並列接続としても良い。   In FIG. 35, the effect of the power conversion device according to the third embodiment has been described using a soft recovery diode as an example. However, when a fast recovery diode whose reverse recovery characteristics are not softened at the time of a large current is used. In addition, if there is a current region that performs the same operation as the unipolar operation, it is possible to obtain at least an effect of suppressing a vibration phenomenon at a low current. In addition, in a material that is less likely to recover crystals by heat treatment than a silicon material, such as a pn junction diode made of silicon carbide, the minority carrier lifetime is originally small, for example, when a p-type region is formed by ion implantation. Also in the diode, as described above, the effect of suppressing the vibration phenomenon can be obtained. In any structure, the effect of the present invention can also be obtained when the pn junction diode is reversely recovered at least under the condition that current does not flow and minority carriers are not injected. Thus, if the diode has at least a part of the operation equivalent to the unipolar operation, the effect of the present invention can be obtained that the vibration phenomenon is reduced during the reverse recovery operation. Note that the free wheeling diode 100 shown in FIG. 35 exhibits the same effect even when the switching elements are not connected in parallel, so that the free wheeling diode 100 and the semiconductor snubber circuit 200 may be connected in parallel.

第３の実施の形態に係る電力変換装置においては、還流ダイオードとスイッチング素子の組み合わせはどれを組み合わせても良く、例えば還流ダイオードは第２の実施の形態で説明したショットキーバリアダイオードを用いて、スイッチング素子は第３に実施の形態で説明したＭＯＳＦＥＴを組み合わせ等ても良い。又、還流ダイオードとスイッチング素子とを同一チップ上に形成していても良い。   In the power conversion device according to the third embodiment, any combination of the free wheel diode and the switching element may be combined. For example, the free wheel diode uses the Schottky barrier diode described in the second embodiment, The switching element may be a combination of the MOSFETs described in the third embodiment. Further, the reflux diode and the switching element may be formed on the same chip.

以上、第３の実施の形態に係る電力変換装置では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、第１及び第２の実施の形態で説明してきたように、スイッチング素子の駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。又、スイッチング素子及び還流ダイオードの各組み合わせによる効果は上述した場合と同じ効果を得ることができる。いずれの場合においても、第３の実施の形態に係る電力変換装置の構成では、ダイオードに流れる電流経路で発生する損失に比べて、スナバ回路では大幅に小さい損失しか発生しないため、従来ダイオードに流れる経路にしか設置できなかったスナバ回路を熱的な容量の小さいゲート駆動回路に設置することができる。このようにスナバ回路をゲート駆動回路に組み込むことで、電力変換装置として容易に小型化、低コスト化することができる。   As described above, in the power conversion device according to the third embodiment, the case where the snubber circuit is formed on the semiconductor chip has been described. However, as described in the first and second embodiments, A snubber circuit may be formed in the gate drive circuit connected to the drive terminal. Moreover, the effect by each combination of a switching element and a free-wheeling diode can acquire the same effect as the case mentioned above. In any case, in the configuration of the power conversion device according to the third embodiment, the snubber circuit generates much smaller loss than the loss generated in the current path flowing in the diode, and thus flows in the conventional diode. A snubber circuit that can only be installed in the path can be installed in a gate drive circuit with a small thermal capacity. By incorporating the snubber circuit into the gate drive circuit in this way, the power conversion device can be easily reduced in size and cost.

又、既に第１の実施の形態で図２５と図２６を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。このことから、第３の実施の形態に係る電力変換装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第３の実施の形態に係る電力変換装置で説明したどの構造例においても得ることができる。   As already described with reference to FIGS. 25 and 26 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the capacitance component of the free-wheeling diode and the switching element in the cutoff state. When C / C0 is around 0.1, the damping effect of the vibration phenomenon becomes remarkable, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, the size of the capacitor capacitance C is preferably as small as possible. From this, the magnitude of the capacitor capacitance C of the snubber circuit used in the power conversion device according to the third embodiment is 1 / compared with the sum of the capacitances of the capacitor components in the cutoff state of the freewheeling diode 100 and the switching element 600. By selecting the capacitance within the range of 10 times or more and 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any structural example described in the power conversion device according to the third embodiment.

以上において説明したとおり、本発明の第３の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体の比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。 As described above, according to the semiconductor device of the third embodiment of the present invention, the free-wheeling diode 100 that performs unipolar operation or equivalent operation to the unipolar operation, and the free-wheeling diode 100 are connected in parallel, and the capacitor 210 and In a semiconductor device including a semiconductor snubber circuit 200 monolithically integrated with a resistor 220, the resistor 220 is formed in a part of a semiconductor substrate that is a substrate of the semiconductor snubber circuit 200, and has a ratio higher than the specific resistance of the semiconductor substrate. Since the high resistance layer having a resistance is included, the specific resistance of the high resistance layer that defines the value of the resistance R of the RC snubber circuit is several hundred times higher than the specific resistance of the drift region forming the semiconductor substrate. The specific resistance of the high-resistance layer varies depending on the amount of boron or aluminum added. Since it becomes possible to, the resistor R, without changing the resistivity and thickness of the semiconductor substrate, it is possible to change arbitrarily, it is possible to improve the degree of freedom in designing the semiconductor snubber circuit, In addition, it is possible to easily suppress the current / voltage oscillation phenomenon that occurs during the reverse recovery operation while suppressing the loss during conduction of the freewheeling diode and the loss during the transient operation.

本発明の第３の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。    According to the semiconductor device of the third embodiment of the present invention, the free-wheeling diode 100 that performs unipolar operation or equivalent operation to the unipolar operation, and the free-wheeling diode 100 are connected in parallel, and the capacitor 210 and the resistor 220 are monolithically integrated. In the semiconductor device including the semiconductor snubber circuit 200, the resistor 220 is formed on a part of the semiconductor substrate serving as the substrate of the semiconductor snubber circuit 200, and has a higher resistivity than the resistivity of the semiconductor substrate. Further, the manufacturing cost can be reduced as compared with the case where a semiconductor substrate made of a material different from that of the snubber substrate is used as the resistor R.

（第４の実施の形態）
図３６は第４の実施の形態に係る半導体装置の実装図、図３７は図３６の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図３７に示す断面構造図に示すように、還流ダイオード１００と半導体スナバ回路２００とが、１つのチップ上にモノリシックに集積化されている。なお、第４の実施の形態に係る半導体装置においては、第１〜第３の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。 (Fourth embodiment)
FIG. 36 is a mounting diagram of a semiconductor device according to the fourth embodiment, and FIG. 37 is an example of a cross-sectional structure diagram of a semiconductor chip used in the mounting diagram of FIG. That is, as shown in the cross-sectional structure diagram shown in FIG. 37, the freewheeling diode 100 and the semiconductor snubber circuit 200 are monolithically integrated on one chip. Note that in the semiconductor device according to the fourth embodiment, the description of the part that performs the same operation as in the first to third embodiments is omitted, and different features will be described in detail.

図３６に示すように、カソード側金属膜４１０上には、スナバ内蔵還流ダイオード８００のカソード端子４００側が、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、スナバ内蔵還流ダイオード８００の半導体チップのアノード端子３００側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０を介して、共にアノード側金属膜３１０に接続された構成となっている。   As shown in FIG. 36, the cathode terminal 400 side of the snubber built-in reflux diode 800 is arranged on the cathode side metal film 410 so as to be in contact with each other through a bonding material such as solder or brazing material. Then, the anode terminal 300 side of the semiconductor chip of the snubber built-in free-wheeling diode 800 is connected to the anode side metal film 310 via a metal wiring 320 such as an aluminum wire or an aluminum ribbon.

図３７に示すように、スナバ内蔵還流ダイオード８００は、右側破線の右側に形成される還流ダイオード１００の部分と、左側破線の左側に形成される半導体スナバ回路２００の部分で構成されている。還流ダイオード１００の部分は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域１０上にｎ−型ドリフト領域１１が形成された半導体基体で構成されている。基板領域１０としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができ、例えば不純物密度を１０16ｃｍ-3、厚みを５μｍ程度とすれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。なお、図３７では、半導体基体が、基板領域１０とドリフト領域１１の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１０のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。 As shown in FIG. 37, the snubber built-in free-wheeling diode 800 is composed of a part of the free-wheeling diode 100 formed on the right side of the right broken line and a part of the semiconductor snubber circuit 200 formed on the left side of the left broken line. The part of the free-wheeling diode 100 is constituted by a semiconductor substrate in which an n − type drift region 11 is formed on an n + type substrate region 10 of, for example, a silicon carbide polytype 4H type. As the substrate region 10, for example, one having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. The drift region 11, for example, n-type impurity density of 10 15 ~10 18 cm -3, thickness can be used ones having to several 10 [mu] m, for example, an impurity density 10 16 cm -3, 5 [mu] m approximately the thickness Then, the breakdown voltage is of the 600V class, but is merely an example, and the breakdown voltage is not limited to this value. In FIG. 37, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 10 and the drift region 11 will be described. However, the resistivity is formed only by the substrate region 10 not according to the above example. Alternatively, a multi-layer substrate having three or more layers may be used.

図３７中の右側破線の右側に形成される還流ダイオード１００の部分は、ドリフト領域１１の基板領域１０との接合面に対向する主面に接するように表面電極１３が形成され、更には表面電極１３に対向し、且つ基板領域１０と接するように裏面電極１４が形成されている。表面電極１３は、ドリフト領域１１との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などを用いることができる。又、表面電極１３はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極１４は基板領域１０とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極１４はカソード端子４００として外部電極と接続をする。このように、図３７に示す還流ダイオード１００は、表面電極１３がアノード電極、裏面電極１４がカソード電極としたダイオードとして機能する。   In the part of the free-wheeling diode 100 formed on the right side of the right broken line in FIG. 37, the surface electrode 13 is formed so as to be in contact with the main surface of the drift region 11 facing the junction surface with the substrate region 10. A back electrode 14 is formed so as to face 13 and contact the substrate region 10. The surface electrode 13 is composed of a single-layer or multi-layer metal material including at least a metal material that forms a Schottky barrier with the drift region 11. For example, the metal material that forms the Schottky barrier includes titanium. Nickel, molybdenum, gold, platinum, or the like can be used. Further, the surface electrode 13 may have a multilayer structure using a metal material such as aluminum, copper, gold, nickel, silver or the like on the outermost surface in order to connect the external electrode as the anode terminal 300. On the other hand, the back electrode 14 is made of an electrode material that is in ohmic contact with the substrate region 10. Examples of the electrode material to be ohmic-connected include nickel silicide and titanium material, and the back electrode 14 is connected to an external electrode as a cathode terminal 400. Thus, the free-wheeling diode 100 shown in FIG. 37 functions as a diode in which the front electrode 13 is an anode electrode and the back electrode 14 is a cathode electrode.

更に、図３７に示すスナバ内蔵還流ダイオード８００においては、ドリフト領域１１と表面電極１３との接合面の端部に、ドリフト領域１１と表面電極１３とそれぞれ接するように、例えばシリコン酸化膜からなるフィールド絶縁膜１８が形成されている。フィールド絶縁膜１８は、還流ダイオード１００を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。図３７では、一例としてフィールド絶縁膜１８の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。   Furthermore, in the snubber built-in free-wheeling diode 800 shown in FIG. 37, a field made of, for example, a silicon oxide film is in contact with the drift region 11 and the surface electrode 13 at the end of the junction surface between the drift region 11 and the surface electrode 13, respectively. An insulating film 18 is formed. The field insulating film 18 is a structure that is generally used when the free-wheeling diode 100 is manufactured as a semiconductor chip, for example, to alleviate electric field concentration at a Schottky junction on the outer periphery of the chip. In FIG. 37, as an example, the shape of the end portion of the field insulating film 18 shows a case where the portion in contact with the surface electrode is a right angle, but the end portion may of course have an acute angle shape.

又、フィールド絶縁膜１８が形成される外周端部の構成として、例えば図３８に示すように、ドリフト領域１１中の表面電極１３とフィールド絶縁膜１８とが接する界面部分の直下に、ボロン又はアルミニウムを含有した高抵抗材料からなる電界緩和層９３を形成しても良い。電界緩和層９３に添加されているボロン又はアルミニウムは、高抵抗層９１中においてキャリアの捕獲中心として働き、添加された領域中のキャリアをトラップする作用し、添加された領域中のキャリアが欠乏するので、電界緩和層９３の比抵抗は、半導体基体を構成するドリフト領域１１の比抵抗よりも数１００倍以上高い比抵抗を有することになる。そのため、ダイオードの逆方向へ高電圧を印加した際には、印加された高電圧の大部分は高抵抗半導体材料からなる電界緩和層９３に印加されることになり、ドリフト領域１１と表面電極１３との界面に印加される電界を緩和することができ、ダイオードの高耐圧化を図ることができる。   Further, as the configuration of the outer peripheral end portion where the field insulating film 18 is formed, for example, as shown in FIG. 38, boron or aluminum is formed immediately below the interface portion where the surface electrode 13 and the field insulating film 18 are in contact with each other in the drift region 11. An electric field relaxation layer 93 made of a high-resistance material containing Nb may be formed. Boron or aluminum added to the electric field relaxation layer 93 functions as a carrier trapping center in the high resistance layer 91, acts to trap carriers in the added region, and lacks carriers in the added region. Therefore, the specific resistance of the electric field relaxation layer 93 has a specific resistance several hundred times higher than the specific resistance of the drift region 11 constituting the semiconductor substrate. Therefore, when a high voltage is applied in the reverse direction of the diode, most of the applied high voltage is applied to the electric field relaxation layer 93 made of a high resistance semiconductor material, and the drift region 11 and the surface electrode 13 are applied. The electric field applied to the interface can be relaxed, and the high breakdown voltage of the diode can be increased.

一方、図３７中の左側破線の左側において、フィールド絶縁膜１８の所定領域直下のドリフト領域１１に、ドリフト領域１１の比抵抗よりも比抵抗の高い炭化珪素からなり、且つボロン又はアルミニウムを含有した高抵抗層９１が形成され、高抵抗層９１により抵抗Ｒを実現する抵抗領域１６を構成している。そして、フィールド絶縁膜１８の所定領域に接するように表面電極１３が形成され、表面電極１３が還流ダイオード１００、アノード端子３００と同電位となっている。つまり、図３７の左側に示す半導体スナバ回路２００は、高抵抗層９１は抵抗Ｒとして機能し、フィールド絶縁膜１８はキャパシタＣの容量や耐圧等の電気的特性を規定する。   On the other hand, on the left side of the left broken line in FIG. 37, drift region 11 immediately below a predetermined region of field insulating film 18 is made of silicon carbide having a specific resistance higher than that of drift region 11, and contains boron or aluminum. A high resistance layer 91 is formed, and the high resistance layer 91 constitutes the resistance region 16 that realizes the resistance R. Then, the surface electrode 13 is formed so as to be in contact with a predetermined region of the field insulating film 18, and the surface electrode 13 has the same potential as that of the reflux diode 100 and the anode terminal 300. That is, in the semiconductor snubber circuit 200 shown on the left side of FIG. 37, the high resistance layer 91 functions as the resistor R, and the field insulating film 18 defines the electrical characteristics such as the capacitance and breakdown voltage of the capacitor C.

なお、図３７に示すスナバ内蔵還流ダイオード８００においては、高抵抗層にボロン又はアルミニウムが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。 又、高抵抗層９１には、図５１に示すようにアルゴンが添加された非晶質層もしくは多結晶層を用いても良い。非晶質層や多結晶層中のキャリアの移動度は、ドリフト領域１１の移動度と比較して１／１００以下の大きさであり、図４に示した場合と同様、高い比抵抗を有する高抵抗層を得ることができる。   In the snubber built-in free-wheeling diode 800 shown in FIG. 37, a case where boron or aluminum is added to the high resistance layer is taken as an example, but transition metals such as vanadium, chromium, iron, and nickel are added. Also good. Also by adding these impurities, the same actions and effects as when boron or aluminum is added can be obtained. The high resistance layer 91 may be an amorphous layer or a polycrystalline layer to which argon is added as shown in FIG. The mobility of carriers in the amorphous layer or the polycrystalline layer is 1/100 or less compared to the mobility of the drift region 11, and has a high specific resistance as in the case shown in FIG. A high resistance layer can be obtained.

又、フィールド絶縁膜１８についても、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ回路２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜１８の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも高いことが望ましい。又、キャパシタＣの容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏層容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、必要となるチップの面積やスナバ機能としての効果を考えると、数分の１程度から数倍程度の範囲が望ましい。   Also, the thickness and area of the field insulating film 18 can be determined according to the required breakdown voltage and the required capacitance of the capacitor C. With respect to the breakdown voltage, not only as a function of the semiconductor snubber circuit 200 but also from a Schottky barrier diode formed by the freewheeling diode 100 in order to satisfy the function of electric field relaxation of the freewheeling diode 100 to prevent the field insulating film 18 from being destroyed. Is also desirable. The capacitance of the capacitor C can be selected in the range of about 1/100 to 100 times the depletion layer capacitance charged when the free-wheeling diode 100 is cut off (when a high voltage is applied). Considering the required chip area and the effect as a snubber function, a range of about a fraction to several times is desirable.

［半導体装置の製造方法］
次に図４０〜図４２の図を用いて、図３８に示した第４の実施の形態に係る半導体装置の製造方法について説明する。 [Method for Manufacturing Semiconductor Device]
Next, a method for manufacturing the semiconductor device according to the fourth embodiment shown in FIG. 38 will be described with reference to FIGS.

（ａ）先ず図４０に示すように、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域１０上にｎ−型ドリフト領域１１を形成した炭化珪素半導体基体を用意する。基板領域１０としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。 (A) First, as shown in FIG. 40, for example, a silicon carbide semiconductor substrate is prepared in which an n − type drift region 11 is formed on an n + type substrate region 10 of, for example, a silicon carbide polytype 4H type. As the substrate region 10, for example, a substrate having a resistivity of several mΩcm to several tens of mΩcm and a thickness of several tens of μm to several hundreds of μm can be used. As the drift region 11, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be used.

（ｂ）次に図４１に示すように、ｎ−型ドリフト領域１１の所定箇所にボロン、アルミニウム、又は遷移金属であるバナジウム、クロム、鉄、ニッケルのいずれかをフォトレジスト９６をマスク材にして選択的にイオン注入する。加速電圧Ｖaccとしては数十〜数百ＫｅＶ、注入ドーズ量Φとしては、１×１０１２〜１×１０１６ｃｍ−３程度が適している。第４の実施の形態に係る半導体装置の製造方法の説明においてはイオン注入時のマスク材にレジストを用いて例示的に説明しているが、シリコン酸化膜などをフォトリソグラフィとエッチングを併用してパターニングしてマスク材に用いてもかまわない。又、第４の実施の形態に係る半導体装置の製造方法の説明においては、注入時の半導体基体の温度を室温で行っているが、半導体基体を加熱しながらイオン注入を行ってもかまわない。イオン注入後に熱処理を行い、抵抗Ｒを実現する抵抗領域１６となる高抵抗層９１及び電界緩和層９３を形成する。ドリフト領域１１に注入されたボロン、アルミニウム、又は遷移金属であるバナジウム、クロム、鉄、ニッケルは、キャリアの捕獲中心を形成し、添加された領域中のキャリアをトラップするため、添加された領域中のキャリアが欠乏し、高抵抗層９１が形成される。熱処理の温度としては、例えば８００〜１７００℃程度が適当である。このようにして、高抵抗層９１と電界緩和層９３を形成すると、同一のイオン注入を用いて、高抵抗層９１と電界緩和層９３を同時に形成することができるため、製造プロセスの短縮化やフォトリソグラフィなどで使用するレチクル（マスク）数の低減化を図ることができ、更なるプロセスコスト削減を図ることができる。 (B) Next, as shown in FIG. 41, boron, aluminum, or transition metal vanadium, chromium, iron, or nickel is used as a mask material at a predetermined location of the n − type drift region 11. Selective ion implantation. The acceleration voltage Vacc is suitably several tens to several hundreds KeV, and the implantation dose Φ is suitably about 1 × 10 12 to 1 × 10 16 cm −3 . In the description of the manufacturing method of the semiconductor device according to the fourth embodiment, the resist is used as the mask material at the time of ion implantation, but the silicon oxide film or the like is formed by using photolithography and etching together. It may be used as a mask material after patterning. In the description of the method of manufacturing the semiconductor device according to the fourth embodiment, the temperature of the semiconductor substrate at the time of implantation is room temperature, but ion implantation may be performed while heating the semiconductor substrate. A heat treatment is performed after the ion implantation to form a high resistance layer 91 and an electric field relaxation layer 93 to be the resistance region 16 realizing the resistance R. Boron, aluminum, or transition metals such as vanadium, chromium, iron, and nickel injected into the drift region 11 form a carrier trapping center and trap carriers in the added region. The carrier is deficient, and the high resistance layer 91 is formed. As a heat treatment temperature, for example, about 800 to 1700 ° C. is appropriate. When the high resistance layer 91 and the electric field relaxation layer 93 are formed in this way, the high resistance layer 91 and the electric field relaxation layer 93 can be formed at the same time using the same ion implantation. It is possible to reduce the number of reticles (masks) used in photolithography and the like, and to further reduce process costs.

（ｃ）次に図４２に示すように、高抵抗層９１に接するように、例えばシリコン酸化膜などの誘電体薄膜からなるキャパシタ誘電体領域１２を形成する。このキャパシタ誘電体領域１２はフィールド絶縁膜１８としても機能する。次にフィールド絶縁膜１８（キャパシタ誘電体領域１２）の所定位置をフォトリソグラフィとエッチングによりコンタクトホールを形成し、ドリフト領域１１及び酸化膜に接するように表面電極１３、ｎ＋型基板領域に接するように裏面電極１４を形成すれば、図３８に示した半導体装置が完成する。 (C) Next, as shown in FIG. 42, a capacitor dielectric region 12 made of a dielectric thin film such as a silicon oxide film is formed so as to be in contact with the high resistance layer 91. This capacitor dielectric region 12 also functions as a field insulating film 18. Next, a contact hole is formed at a predetermined position of the field insulating film 18 (capacitor dielectric region 12) by photolithography and etching so that the surface electrode 13 and the n + type substrate region are in contact with the drift region 11 and the oxide film. If the back electrode 14 is formed on the semiconductor device, the semiconductor device shown in FIG. 38 is completed.

なお、図５２に示した半導体装置のように高抵抗層９１を非晶質層又は多結晶層を用いて製造する場合は、図１０〜図１２に示した製造方法と同様の製造方法が適用できる。この場合においても、図４０〜図４２に示した製造方法と同様に、同一のイオン注入を用いて、高抵抗層９１と電界緩和層９３を同時に形成することができるため、製造プロセスの短縮化やフォトリソグラフィなどで使用するレチクル（マスク）数を低減化を図ることができ、更なるプロセスコスト削減を図ることができる。   In the case where the high resistance layer 91 is manufactured using an amorphous layer or a polycrystalline layer as in the semiconductor device shown in FIG. 52, a manufacturing method similar to the manufacturing method shown in FIGS. it can. Also in this case, since the high resistance layer 91 and the electric field relaxation layer 93 can be formed at the same time using the same ion implantation as in the manufacturing method shown in FIGS. 40 to 42, the manufacturing process can be shortened. And the number of reticles (masks) used in photolithography and the like can be reduced, and the process cost can be further reduced.

第４の実施の形態に係る半導体装置においては、例えば還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように、例えば厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００の遮断状態時に形成される空乏層容量と同程度としたものを用いることが可能である。なお、フィールド絶縁膜１８は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタＣとして機能する誘電体材料であればどのような材料でも良い。又、高抵抗層９１からなる抵抗領域１６により実現される抵抗Ｒの大きさとしては、効果的に、式（２）で示したスナバの設計式（第1の実施の形態参照）を満たすように設定するのが望ましい。   In the semiconductor device according to the fourth embodiment, for example, the thickness is 1 μm and the capacitance of the capacitor C is formed when the free-wheeling diode 100 is cut off so that the breakdown voltage of the free-wheeling diode 100 is higher than that of the Schottky barrier diode. It is possible to use the same capacity as the depletion layer capacity. The field insulating film 18 may be a material other than a silicon oxide film as long as it is a dielectric material having a predetermined breakdown voltage and functioning as an electric field relaxation function and a capacitor C. Further, as the magnitude of the resistance R realized by the resistance region 16 composed of the high resistance layer 91, the snubber design formula (see the first embodiment) shown in the formula (2) is effectively satisfied. It is desirable to set to.

１チップに還流ダイオード１００と半導体スナバ回路２００がモノリッシックに集積化された第４の実施の形態に係る半導体装置においても、第１〜第３の実施の形態で説明した動作及び効果を得ることができる。更に、第４の実施の形態に係る半導体装置においては、還流ダイオード１００と半導体スナバ回路２００が支持基体としての基板領域１０及びドリフト領域１１を共用し、且つ、電極材として表面電極１３及び裏面電極１４を共用し、還流ダイオード１００の電界緩和機能として働くフィールド絶縁膜１８もキャパシタＣの機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができるという効果を奏する。   Even in the semiconductor device according to the fourth embodiment in which the free-wheeling diode 100 and the semiconductor snubber circuit 200 are monolithically integrated on one chip, the operations and effects described in the first to third embodiments can be obtained. it can. Further, in the semiconductor device according to the fourth embodiment, the freewheeling diode 100 and the semiconductor snubber circuit 200 share the substrate region 10 and the drift region 11 as the support base, and the front electrode 13 and the back electrode as electrode materials. The field insulating film 18 that functions as the electric field relaxation function of the freewheeling diode 100 can also be shared as the function of the capacitor C. That is, since these portions can be formed by the same process, the manufacturing process can be simplified.

又、第４の実施の形態に係る半導体装置においては、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。又、還流ダイオード１００及び半導体スナバ回路２００の表面電極１３が共通の電極となり、第２の実施の形態では金属配線３２０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、還流ダイオード１００における振動現象を更に低減することができる。   In the semiconductor device according to the fourth embodiment, the mounting area (site area) can be reduced by using one chip, so that the semiconductor package can be reduced in size. Further, the free-wheeling diode 100 and the surface electrode 13 of the semiconductor snubber circuit 200 serve as a common electrode, and the parasitic inductance generated in the wiring or the like is further increased as compared with the case where the metal electrodes 320 and 330 are connected in the second embodiment. Therefore, the vibration phenomenon in the freewheeling diode 100 can be further reduced.

更に、第４の実施の形態に係る半導体装置をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ回路２００とを１チップ化した新たな効果を生むことができる。即ち、第１〜第３の実施の形態を通して説明してきたように、還流ダイオード１００が遮断時及び導通時には半導体スナバ回路２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏層容量並びに半導体スナバ回路２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費するべく抵抗Ｒ成分で発熱する。一方、還流ダイオード１００においては、ターンオン及びターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。つまり、還流ダイオード１００が最も発熱するのが定常の導通時となる。つまり、還流ダイオード１００と半導体スナバ回路２００とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、１チップ化することによって、例えば還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ回路２００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、還流ダイオード１００の導通性能も向上することができる。   Furthermore, when the semiconductor device according to the fourth embodiment is used in an L load circuit, a new effect can be produced in which the freewheeling diode 100 and the semiconductor snubber circuit 200 are integrated into one chip. That is, as has been described through the first to third embodiments, the semiconductor snubber circuit 200 does not operate when the free-wheeling diode 100 is cut off and is conductive, and operates only during a transient state. In addition, the resistor R component generates heat to consume the transient current generated due to the capacitor capacitance C of the semiconductor snubber circuit 200. On the other hand, the freewheeling diode 100 does not generate much heat during the turn-on and turn-off transient operations due to the phase shift between the current and voltage. That is, the freewheeling diode 100 generates the most heat during steady conduction. That is, the timing of heat generation is different in a series of operations of the free wheel diode 100, the semiconductor snubber circuit 200, and the switching circuit. For this reason, by making one chip, for example, when the part of the freewheeling diode 100 is generating heat when conducting, the part of the semiconductor snubber circuit 200 is in a cut-off state and is not generating heat. Compared to the case of another chip, it can be kept low. In other words, the conduction performance of the free-wheeling diode 100 can be improved by using one chip.

以上のように、第４の実施の形態に係る半導体装置によれば、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。   As described above, according to the semiconductor device of the fourth embodiment, both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance can be improved, and at the same time can be realized in a small size and at a low cost. it can.

なお、図４３や図５３に示したように、高抵抗層９１と電界緩和層９３とが接するように形成してもかまわない。１つの層で高抵抗層９１と電界緩和層９３とを兼ねることで、チップの実効面積（機能を有しているチップの面積）を低減することができ、チップ単体の半導体基体コストを更に低減することができる。図４３や図５３においては、表面電極１３が還流ダイオードと半導体スナバ回路とで一体になっているが、図４４や図５４に示したように表面電極１３が別々に形成されていてもかまわない。   As shown in FIGS. 43 and 53, the high resistance layer 91 and the electric field relaxation layer 93 may be formed in contact with each other. Since the single layer serves as both the high resistance layer 91 and the electric field relaxation layer 93, the effective area of the chip (the area of the chip having the function) can be reduced, and the cost of the semiconductor substrate of the single chip can be further reduced. can do. In FIG. 43 and FIG. 53, the surface electrode 13 is integrated with the reflux diode and the semiconductor snubber circuit, but the surface electrode 13 may be formed separately as shown in FIG. 44 and FIG. .

以上、図３７、図３８、図４３、図４４では還流ダイオード１００がショットキーバリアダイオードの場合を説明してきたが、図４５に示すように、ヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図４５に示す半導体装置では、基板領域４１、ドリフト領域４２、ヘテロバンドギャップ半導体領域４３、表面電極４４及び裏面電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６がドリフト領域４２とヘテロバンドギャップ半導体領域４３との接合面の端部に、ドリフト領域４２とヘテロバンドギャップ半導体領域４３とそれぞれ接するように形成されている。 図４５に示す半導体装置では、フィールド絶縁膜４６の所定領域上に、例えば多結晶シリコンからなる抵抗領域４７が、更に形成されている。還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜１８の所定領域直下のドリフト領域４２に、半導体基体を構成するドリフト領域４２の比抵抗よりも比抵抗の高い炭化珪素からなり、且つボロン又はアルミニウムを含有した高抵抗層９１が形成され、半導体スナバ回路の抵抗Ｒが、高抵抗層９１と多結晶シリコンからなる抵抗領域４７とによって構成されている。そして、抵抗領域４７に接するように表面電極４４が形成され、還流ダイオード１００のアノード端子３００と同電位となっている。   As described above, FIGS. 37, 38, 43, and 44 have described the case where the freewheeling diode 100 is a Schottky barrier diode. However, as shown in FIG. 45, it can be easily realized even in the case of a heterojunction diode. Can do. In the semiconductor device shown in FIG. 45, in addition to the heterojunction diode composed of the substrate region 41, the drift region 42, the hetero band gap semiconductor region 43, the front electrode 44, and the back electrode 45, the field insulating film 46 has the drift region 42 and the hetero band. The drift region 42 and the heteroband gap semiconductor region 43 are formed in contact with the end portion of the joint surface with the gap semiconductor region 43, respectively. In the semiconductor device shown in FIG. 45, a resistance region 47 made of, for example, polycrystalline silicon is further formed on a predetermined region of the field insulating film 46. The drift region 42 immediately below a predetermined region of the field insulating film 18 used for electric field relaxation at the outer peripheral end of the free-wheeling diode 100 is made of silicon carbide having a specific resistance higher than that of the drift region 42 constituting the semiconductor substrate. The high resistance layer 91 containing boron or aluminum is formed, and the resistance R of the semiconductor snubber circuit is constituted by the high resistance layer 91 and the resistance region 47 made of polycrystalline silicon. A surface electrode 44 is formed so as to be in contact with the resistance region 47 and has the same potential as the anode terminal 300 of the freewheeling diode 100.

図４５においても図３７と同様に、フィールド絶縁膜４６の端部の形状は鋭角形状でも良いし、図４６のようにボロン又はアルミニウムを含有した高抵抗材料からなる電界緩和層９３を形成しても良い。   45, as in FIG. 37, the end portion of the field insulating film 46 may have an acute shape, or an electric field relaxation layer 93 made of a high resistance material containing boron or aluminum may be formed as shown in FIG. Also good.

図４５に示す半導体装置の動作については、第３の実施の形態で説明した固有の効果と、第４の実施の形態に係る半導体装置で説明した１チップ化した際の効果を実現することができる。図４３と図４４と同様に、図４５と図４６に示すように、高抵抗層９１と電界緩和層９３とが接するように形成してもかまわない。   With respect to the operation of the semiconductor device shown in FIG. 45, it is possible to realize the unique effect described in the third embodiment and the effect in the case of one chip described in the semiconductor device according to the fourth embodiment. it can. Similarly to FIGS. 43 and 44, as shown in FIGS. 45 and 46, the high resistance layer 91 and the electric field relaxation layer 93 may be formed in contact with each other.

第４の実施の形態に係る半導体装置の他の構造例として、図４９と図５０に示すような構成で、還流ダイオード１００と半導体スナバ回路２００とを１チップ化しても良い。図４９は図３７に対して、還流ダイオード１００としてショットキーバリアダイオードの代わりに図３５で示したユニポーラ動作と同等の動作を有するｐｎ接合ダイオードを構成した点が異なっている。図３７と同様に、１チップ化が容易に実現でき、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。   As another structural example of the semiconductor device according to the fourth embodiment, the free-wheeling diode 100 and the semiconductor snubber circuit 200 may be integrated into one chip with the configuration shown in FIGS. 49 and 50. FIG. 49 differs from FIG. 37 in that a pn junction diode having an operation equivalent to the unipolar operation shown in FIG. 35 is configured as the freewheeling diode 100 instead of the Schottky barrier diode. As in FIG. 37, a single chip can be easily realized, and both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance can be improved, and at the same time, it can be realized in a small size and at a low cost.

図５０は図４９に対して、半導体スナバ回路２００のキャパシタ容量Ｃ成分の一部を反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるｐｎ接合で構成している点が異なっている。図５０に示す半導体装置は、基板領域１０と低濃度ドリフト領域８８からなる半導体材料を用いて、還流ダイオード１００として働く反対導電型領域１５と半導体スナバ回路２００として働く反対導電型領域８９とを同時に、不純物導入と不純物の活性化によって形成することで容易に実現できる。図５０に示す構成にすることによって、還流ダイオード１００と半導体スナバ回路２００とを同一プロセスで形成可能なため、製造工程を簡略化でき製造コストを低減することができる。又、図５０に示す半導体装置の場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。なお、図５０に示す半導体装置では半導体スナバ回路２００のキャパシタ容量成分の構成として、反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるｐｎ接合の空乏層容量と、フィールド絶縁膜８６による容量とが直列に接続した容量の場合を例示しているが、ｐｎ接合容量のみの構成としても良い。   FIG. 50 differs from FIG. 49 in that a part of the capacitor capacitance C component of the semiconductor snubber circuit 200 is constituted by a pn junction formed between the opposite conductivity type region 89 and the low concentration drift region 88. ing. The semiconductor device shown in FIG. 50 uses a semiconductor material composed of the substrate region 10 and the low concentration drift region 88 to simultaneously form the opposite conductivity type region 15 functioning as the freewheeling diode 100 and the opposite conductivity type region 89 functioning as the semiconductor snubber circuit 200. It can be easily realized by forming by impurity introduction and impurity activation. With the configuration shown in FIG. 50, since the freewheeling diode 100 and the semiconductor snubber circuit 200 can be formed by the same process, the manufacturing process can be simplified and the manufacturing cost can be reduced. In the case of the semiconductor device shown in FIG. 50, the semiconductor substrate can be used as a resistance component, and heat energy generated by the vibration phenomenon can be radiated through the semiconductor substrate, so that the resistance portion can be densified. In the semiconductor device shown in FIG. 50, as a capacitor capacitance component of the semiconductor snubber circuit 200, a depletion layer capacitance of a pn junction formed between the opposite conductivity type region 89 and the low concentration drift region 88, and a field insulating film The case where the capacitor 86 is a capacitor connected in series is illustrated, but a configuration having only a pn junction capacitor may be used.

以上、第４の実施の形態に係る半導体装置として、還流ダイオード１００と半導体スナバ回路２００とを１チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオード１００と半導体スナバ回路２００の組み合わせを入れ替えて、１チップ化しても勿論良い。又、第４の実施の形態に係る半導体装置においては、還流ダイオード１００と半導体スナバ回路２００のみが並列接続している場合で例示してきたが、第１〜第３の実施の形態で示したようなスイッチング素子８００が並列接続されるような回路においても同様に本発明の効果を発揮することができる。いずれにしても、少なくとも還流ダイオード１００と半導体スナバ回路２００とを１チップ化することで、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。   As described above, as the semiconductor device according to the fourth embodiment, a plurality of configurations in the case where the free wheel diode 100 and the semiconductor snubber circuit 200 are integrated into one chip have been exemplified. Of course, the combination of the semiconductor snubber circuits 200 may be replaced to form one chip. Further, in the semiconductor device according to the fourth embodiment, the case where only the freewheeling diode 100 and the semiconductor snubber circuit 200 are connected in parallel has been exemplified, but as shown in the first to third embodiments. Even in a circuit in which various switching elements 800 are connected in parallel, the effect of the present invention can be exhibited. In any case, at least the freewheeling diode 100 and the semiconductor snubber circuit 200 are integrated into one chip, thereby further suppressing the vibration phenomenon and improving the transient performance and the conduction performance. Can be realized.

又、第１の実施の形態で図２５と図２６を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。このことから、第４の実施の形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第４の実施の形態に係る半導体装置として説明したどの構造例においても得ることができる。   Similarly to the description of the first embodiment with reference to FIGS. 25 and 26, the size of the capacitor C used in the snubber circuit is the free-wheeling diode in the cut-off state or the capacitor of the free-wheeling diode and the switching element. The damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1 with respect to the total sum C0 of the capacitance components, and the convergence time ratio value of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. . In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, the size of the capacitor capacitance C is preferably as small as possible. From this, the size of the capacitor capacitance C of the snubber circuit used in the semiconductor device according to the fourth embodiment is 1/10 of the total capacitance of the capacitor components in the cutoff state of the free wheel diode 100 and the switching element 600. By selecting the capacitance within the range of not less than 10 times and not more than 10 times, it is possible to more significantly reduce the vibration phenomenon while suppressing an increase in loss. This effect can be obtained in any structural example described as the semiconductor device according to the fourth embodiment.

以上において説明したとおり、本発明の第４の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体の比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。 As described above, according to the semiconductor device of the fourth embodiment of the present invention, the free-wheeling diode 100 that performs a unipolar operation or an operation equivalent to the unipolar operation, and the free-wheeling diode 100 are connected in parallel. In a semiconductor device including a semiconductor snubber circuit 200 monolithically integrated with a resistor 220, the resistor 220 is formed in a part of a semiconductor substrate that is a substrate of the semiconductor snubber circuit 200, and has a ratio higher than the specific resistance of the semiconductor substrate. Since the high resistance layer having a resistance is included, the specific resistance of the high resistance layer that defines the value of the resistance R of the RC snubber circuit is several hundred times higher than the specific resistance of the drift region forming the semiconductor substrate. The specific resistance of the high-resistance layer varies depending on the amount of boron or aluminum added. Since it becomes possible to, the resistor R, without changing the resistivity and thickness of the semiconductor substrate, it is possible to change arbitrarily, it is possible to improve the degree of freedom in designing the semiconductor snubber circuit, In addition, it is possible to easily suppress the current / voltage oscillation phenomenon that occurs during the reverse recovery operation while suppressing the loss during conduction of the freewheeling diode and the loss during the transient operation.

本発明の第４の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。    According to the semiconductor device of the fourth embodiment of the present invention, the freewheeling diode 100 that performs unipolar operation or equivalent operation to the unipolar operation and the freewheeling diode 100 are connected in parallel, and the capacitor 210 and the resistor 220 are monolithically integrated. In the semiconductor device including the semiconductor snubber circuit 200, the resistor 220 is formed on a part of the semiconductor substrate serving as the substrate of the semiconductor snubber circuit 200, and has a higher resistivity than the resistivity of the semiconductor substrate. Further, the manufacturing cost can be reduced as compared with the case where a semiconductor substrate made of a material different from that of the snubber substrate is used as the resistor R.

（第５の実施の形態）
第５の実施の形態に係る半導体装置においては、図５５に断面構造図を示すように、スイッチング素子６００と半導体スナバ回路２００とが、１つのチップ上にモノリシックに集積化され、スナバ内蔵スイッチング素子９００を構成している。そして、図３９に示すように、還流ダイオード１００を搭載した半導体チップとスナバ内蔵スイッチング素子９００を搭載した半導体チップを、絶縁基板５００上にハイブリッドに集積化している。 (Fifth embodiment)
In the semiconductor device according to the fifth embodiment, the switching element 600 and the semiconductor snubber circuit 200 are monolithically integrated on one chip as shown in the cross-sectional structure diagram of FIG. 900. As shown in FIG. 39, the semiconductor chip on which the freewheeling diode 100 is mounted and the semiconductor chip on which the snubber built-in switching element 900 is mounted are integrated on the insulating substrate 500 in a hybrid manner.

図３９に示すように、絶縁基板５００上にゲート側金属膜７００、カソード側金属膜４１０、アノード側金属膜３１０がパターニングされ、カソード側金属膜４１０上には、スナバ内蔵スイッチング素子９００のコレクタ端子４０１側が、還流ダイオード１００のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、スナバ内蔵スイッチング素子９００の半導体チップのエミッタ端子３０１側は、還流ダイオード１００のアノード端子と共に、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。なお、第５の実施の形態に係る半導体装置の説明においては、第１〜第４の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。   As shown in FIG. 39, the gate-side metal film 700, the cathode-side metal film 410, and the anode-side metal film 310 are patterned on the insulating substrate 500, and the collector terminal of the snubber built-in switching element 900 is formed on the cathode-side metal film 410. The 401 side is disposed so as to be in contact with the cathode terminal of the reflux diode 100 via a bonding material such as solder or brazing material. Then, the emitter terminal 301 side of the semiconductor chip of the snubber built-in switching element 900 is connected to the anode side metal film 310 together with the anode terminal of the freewheeling diode 100 through a metal wiring 350 such as an aluminum wire or an aluminum ribbon. It has a configuration. Note that, in the description of the semiconductor device according to the fifth embodiment, the description of the portion that performs the same operation as in the first to fourth embodiments is omitted, and different features will be described in detail.

図５５に示すように、スナバ内蔵スイッチング素子９００は、右側破線の右側に形成されるスイッチング素子６００の部分と、左側破線の左側に形成される半導体スナバ回路２００の部分で構成されている。スイッチング素子６００の部分は、一般的なＭＯＳＦＥＴの構成が例示されている。例えば、炭化珪素半導体基体からなるｎ＋型基板領域５１上にｎ−型ドリフト領域５２が形成された半導体基体を用い、ドリフト領域５２中の表層部にｐ型ウェル領域５３が形成され、ウェル領域５３中の表層部にｎ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型多結晶シリコンからなるゲート電極５６が配設されている。更に、ソース領域５４並びにウェル領域５３に接するようにソース電極５７が形成され、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、第５の実施の形態に係るスナバ内蔵スイッチング素子９００に用いるＭＯＳＦＥＴはゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 As shown in FIG. 55, the snubber built-in switching element 900 includes a switching element 600 formed on the right side of the right broken line and a semiconductor snubber circuit 200 formed on the left side of the left broken line. The switching element 600 is exemplified by a general MOSFET configuration. For example, a semiconductor substrate in which an n − type drift region 52 is formed on an n + type substrate region 51 made of a silicon carbide semiconductor substrate is used. An n + type source region 54 is formed in the surface layer portion 53. A gate electrode 56 made of, for example, n-type polycrystalline silicon is provided via a gate insulating film 55 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 52, the well region 53, and the source region 54. ing. Further, a source electrode 57 is formed so as to be in contact with the source region 54 and the well region 53, and a drain electrode 59 is formed so as to be in ohmic contact with the substrate region 51. As described above, the MOSFET used in the snubber built-in switching element 900 according to the fifth embodiment has a so-called planar type in which the gate electrode 56 is formed on a plane with respect to the semiconductor substrate.

図５５に示すスナバ内蔵スイッチング素子９００においては、ドリフト領域５２もしくはウェル領域５３の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。第５の実施の形態に係る半導体装置においては、図５５に一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域５３の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。   In the snubber built-in switching element 900 shown in FIG. 55, a field insulating film 31 made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 52 or the well region 53. The field insulating film 31 is a structure that is generally used when the switching element 600 is manufactured as a semiconductor chip, for example, to alleviate electric field concentration at a pn junction on the outer periphery of the chip. In the semiconductor device according to the fifth embodiment, as an example of the shape of the end portion of the field insulating film 31, FIG. 55 shows a case where the portion in contact with the surface electrode is a right angle, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end portion where the field insulating film 31 is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the well region 53.

一方、図５５中の左側破線の左側にモノリシックに集積化された半導体スナバ回路２００の部分には、半導体基体を構成するドリフト領域５２に、ドリフト領域５２の比抵抗よりも比抵抗の高い高抵抗層９１が形成されている。高抵抗層９１は、スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域直下のドリフト領域５２に設けられ、ボロン又はアルミニウムを含有した炭化珪素からなる層である。スイッチング素子６００のゲート絶縁膜５５を形成する際に形成される絶縁膜３２、層間絶縁膜（図示なし）、フィールド絶縁膜３１等を介して、高抵抗層９１に接するように表面電極１３が形成され、スイッチング素子６００のソース端子５７と同電位となっている。   On the other hand, the portion of the semiconductor snubber circuit 200 monolithically integrated on the left side of the left broken line in FIG. 55 has a high resistance higher than the specific resistance of the drift region 52 in the drift region 52 constituting the semiconductor substrate. A layer 91 is formed. High resistance layer 91 is a layer made of silicon carbide containing boron or aluminum, provided in drift region 52 immediately below a predetermined region of field insulating film 31 used for electric field relaxation at the outer peripheral end of switching element 600. . The surface electrode 13 is formed so as to be in contact with the high resistance layer 91 through the insulating film 32, the interlayer insulating film (not shown), the field insulating film 31 and the like formed when the gate insulating film 55 of the switching element 600 is formed. Thus, the potential is the same as that of the source terminal 57 of the switching element 600.

第５の実施の形態に係るスナバ内蔵スイッチング素子９００は、高抵抗層９１が抵抗Ｒとして機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタＣの容量や耐圧等の電気的特性を規定するキャパシタ誘電体領域を構成している。なお、図５５に示すスナバ内蔵スイッチング素子９００においては、高抵抗層９１にボロン又はアルミニウムが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。   In the snubber built-in switching element 900 according to the fifth embodiment, the high-resistance layer 91 functions as the resistor R, and the field insulating film 31 and the insulating film 32 define electrical characteristics such as capacitance and breakdown voltage of the capacitor C. A dielectric region is formed. In the snubber built-in switching element 900 shown in FIG. 55, boron or aluminum is added to the high resistance layer 91 as an example, but transition metals such as vanadium, chromium, iron, and nickel are added. May be. Also by adding these impurities, the same actions and effects as when boron or aluminum is added can be obtained.

フィールド絶縁膜３１は、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ回路２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を満たすためのフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。キャパシタＣの容量については、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏層容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、後述するように、スナバ機能としての効果と半導体スナバ回路で発生する損失及び必要となるチップの面積を考えると、１０分の１程度から１０倍程度の範囲が望ましい。スイッチング素子６００の耐圧よりも高くなるように、フィールド絶縁膜３１の厚みは、例えば１μｍとし、キャパシタＣの容量がスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏層容量の和と同程度としたものを用いることが可能である。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタＣとして機能する誘電体材料であればどのような材料でも良い。   The thickness and area of the field insulating film 31 can be determined according to the required breakdown voltage and the required capacitance of the capacitor C. The withstand voltage is preferably higher than the withstand voltage of the switching element 600 not only as a function of the semiconductor snubber circuit 200 but also for preventing breakdown of the field insulating film 31 for satisfying the electric field relaxation function of the switching element 600. The capacitance of the capacitor C is about 1/100 of the depletion layer capacitance charged when the free-wheeling diode 100 connected in parallel with the switching element 600 on the same chip is in the cut-off state (when a high voltage is applied). However, as will be described later, considering the effect of the snubber function, the loss generated in the semiconductor snubber circuit, and the required chip area, it is about 1/10 to 10 times. A range of degree is desirable. The thickness of the field insulating film 31 is, for example, 1 μm so that the breakdown voltage of the switching element 600 is higher, and the capacitance of the capacitor C is the same as the sum of the depletion layer capacitance formed when the switching element 600 and the free-wheeling diode 100 are cut off. It is possible to use the grade. The field insulating film 31 may be a material other than a silicon oxide film as long as it is a dielectric material having a predetermined breakdown voltage and functioning as an electric field relaxation function and a capacitor C.

第５の実施の形態に係るスナバ内蔵スイッチング素子９００の高抵抗層９１からなる抵抗Ｒの大きさとしては、効果的に式（２）で示したスナバの設計式（第1の実施の形態参照）を満たすように設定するのが望ましい。   As the magnitude of the resistance R formed of the high resistance layer 91 of the snubber built-in switching element 900 according to the fifth embodiment, the snubber design formula (2) is effectively used (see the first embodiment). It is desirable to set so as to satisfy.

図５５に示したように、１チップにスイッチング素子６００と半導体スナバ回路２００が形成されたスナバ内蔵スイッチング素子９００を用いた場合にも、第１〜第４の実施の形態で説明した動作及び効果を得ることができる。更に、第５の実施の形態に係るスナバ内蔵スイッチング素子９００においては、スイッチング素子６００と半導体スナバ回路２００が支持基体としての基板領域５１及びドリフト領域５２を共用し、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１もキャパシタＣの機能として共用することができるので、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。   As shown in FIG. 55, even when the snubber built-in switching element 900 in which the switching element 600 and the semiconductor snubber circuit 200 are formed on one chip is used, the operations and effects described in the first to fourth embodiments are performed. Can be obtained. Further, in the snubber built-in switching element 900 according to the fifth embodiment, the switching element 600 and the semiconductor snubber circuit 200 share the substrate region 51 and the drift region 52 as the support base, and serve as an electric field relaxation function of the switching element 600. Since the working field insulating film 31 can also be shared as a function of the capacitor C, these portions can be formed by the same process, and thus the manufacturing process can be simplified.

又、第５の実施の形態に係るスナバ内蔵スイッチング素子９００によれば、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。又、スイッチング素子６００及び半導体スナバ回路２００のエミッタ電極２８が共通の電極となり、第１〜第４の実施の形態では金属配線３５０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、並列接続している還流ダイオード１００の逆回復時における振動現象を更に低減することができる。   Further, according to the snubber built-in switching element 900 according to the fifth embodiment, the mounting area (site area) can be reduced by using one chip, so that the semiconductor package can be downsized. Further, the switching element 600 and the emitter electrode 28 of the semiconductor snubber circuit 200 serve as a common electrode, and in the first to fourth embodiments, the parasitics generated in the wiring and the like are compared with those connected by the metal wiring 350 and 330. Since the inductance can be further reduced, the vibration phenomenon at the time of reverse recovery of the reflux diode 100 connected in parallel can be further reduced.

更に、第５の実施の形態に係る半導体装置を、例えば図１４に示すようなインバータブリッジに用いた場合には、スイッチング素子６００と半導体スナバ回路２００とを１チップ化した新たな効果を生むことができる。即ち、第１〜第３の実施の形態を通して説明してきたように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ回路２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏層容量並びに半導体スナバ回路２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗Ｒ成分で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、それに並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このことから、スナバ内蔵スイッチング素子９００に１チップ化することによって、逆回復時に半導体スナバ回路２００の部分が発熱している際にはスイッチング素子６００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、発熱による高抵抗層９１の高集積化が期待できる。以上のように、第５の実施の形態に係る半導体装置によれば、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。   Furthermore, when the semiconductor device according to the fifth embodiment is used for an inverter bridge as shown in FIG. 14, for example, the switching element 600 and the semiconductor snubber circuit 200 are produced as a single chip. Can do. That is, as described through the first to third embodiments, when the freewheeling diode 100 performs a reverse recovery operation, the semiconductor snubber circuit 200 has the freewheeling diode 100 and the switching element 600 to alleviate the oscillation phenomenon. The depletion layer capacitance and the transient capacitance generated due to the capacitor capacitance C of the semiconductor snubber circuit 200 are consumed and heat is generated by the resistance R component. On the other hand, when the freewheeling diode 100 performs a reverse recovery operation, the switching element 600 connected in parallel thereto is not in a conductive state and therefore hardly generates heat. From this fact, by making the snubber built-in switching element 900 into one chip, when the portion of the semiconductor snubber circuit 200 is generating heat during reverse recovery, the portion of the switching element 600 is in a cut-off state and does not generate heat. The temperature rise of the whole chip can be suppressed lower than that of another chip. That is, by integrating into one chip, high integration of the high resistance layer 91 due to heat generation can be expected. As described above, according to the semiconductor device of the fifth embodiment, both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance can be improved, and at the same time can be realized at a small size and at a low cost. it can.

なお、図５５ではスイッチング素子６００がＭＯＳＦＥＴの場合を例示的に説明してきたが、第１〜第３の実施の形態で説明した様々なスイッチング素子と半導体スナバ回路２００を１チップ化した場合でも同様に容易に実現することができる。例えば、図５９に示すように、図５５のスイッチング素子６００としてＭＯＳＦＥＴを用いる代わりに、図３４で示したＪＦＥＴを用いても良い。図５９に示すスナバ内蔵スイッチング素子９００においては、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域７１上にｎ−型ドリフト領域７２が形成され、ドリフト領域７２の表面にｎ＋型ソース領域７３とｐ型ゲート領域７４が埋め込まれており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。図５９においては、ドリフト領域７２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和する。図５９では、一例としてフィールド絶縁膜３１の端部の形状として直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１が形成される外周端部の構成として、ゲート領域７４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。 In FIG. 55, the case where the switching element 600 is a MOSFET has been exemplarily described. However, the same applies even when the various switching elements described in the first to third embodiments and the semiconductor snubber circuit 200 are integrated into one chip. Can be easily realized. For example, as shown in FIG. 59, the JFET shown in FIG. 34 may be used in place of the MOSFET as the switching element 600 in FIG. In the snubber built-in switching element 900 shown in FIG. 59, for example, an n − type drift region 72 is formed on an n + type substrate region 71 of silicon carbide polytype 4H type, and an n + type source is formed on the surface of the drift region 72. The region 73 and the p-type gate region 74 are embedded, the gate region 74 is connected to the gate electrode 75, the source region 73 is connected to the source electrode 76, and the substrate region 71 is connected to the drain electrode 78. ing. In FIG. 59, a field insulating film 31 made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 72. When the switching element 600 is manufactured as a semiconductor chip, the field insulating film 31 relaxes electric field concentration at, for example, a heterojunction portion on the outer periphery of the chip. In FIG. 59, as an example, the shape of the end of the field insulating film 31 is a right angle, but it is needless to say that the end may have an acute angle. Further, as a configuration of the outer peripheral end where the field insulating film 31 is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the gate region 74.

一方、図５９中の左側破線の左側の半導体スナバ回路２００の部分には、半導体基体を構成するドリフト領域１１に、ドリフト領域１１の比抵抗よりも比抵抗の高い高抵抗層９１が形成されている。高抵抗層９１は、スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域直下のドリフト領域７２に設けられるが、ボロン又はアルミニウムを含有した炭化珪素からなる層である。スイッチング素子６００のゲート絶縁膜７７を形成する際に形成される絶縁膜３２、間絶縁膜（図示なし）及びフィールド絶縁膜３１等を介して、高抵抗層９１に接するように表面電極１３が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。高抵抗層９１は抵抗Ｒとして機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタＣの容量や耐圧等の電気的特性を規定するキャパシタ誘電体領域を構成している。   On the other hand, in the portion of the semiconductor snubber circuit 200 on the left side of the left broken line in FIG. 59, a high resistance layer 91 having a specific resistance higher than that of the drift region 11 is formed in the drift region 11 constituting the semiconductor substrate. Yes. The high resistance layer 91 is provided in the drift region 72 immediately below a predetermined region of the field insulating film 31 used for electric field relaxation at the outer peripheral end of the switching element 600, and is a layer made of silicon carbide containing boron or aluminum. is there. The surface electrode 13 is formed so as to be in contact with the high resistance layer 91 through the insulating film 32 formed when forming the gate insulating film 77 of the switching element 600, the inter-layer insulating film (not shown), the field insulating film 31, and the like. Therefore, it has the same potential as the source terminal 302 of the switching element 600. The high resistance layer 91 functions as a resistance R, and the field insulating film 31 and the insulating film 32 constitute a capacitor dielectric region that defines electrical characteristics such as capacitance and breakdown voltage of the capacitor C.

なお、第５の実施の形態に係る半導体装置においては、高抵抗層９１にボロン又はアルミニウムが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。又、図５９においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に表面電極１３が形成されていても勿論良い。   In the semiconductor device according to the fifth embodiment, boron or aluminum is added to the high resistance layer 91 as an example, but transition metals such as vanadium, chromium, iron, and nickel are added. May be. Also by adding these impurities, the same actions and effects as when boron or aluminum is added can be obtained. Further, FIG. 59 illustrates the case where the insulating film 32 is formed, but the surface electrode 13 may of course be formed on the field insulating film 31 without the insulating film 32 interposed therebetween.

図５９に示したスナバ内蔵スイッチング素子９００の動作については、第１〜第４の実施の形態で説明した固有の効果に加え、１チップ化した際の効果を実現することができる。このような構成することによって、製造工程を更に簡略化し、低コストで実現することができる。   With respect to the operation of the snubber built-in switching element 900 shown in FIG. 59, in addition to the unique effects described in the first to fourth embodiments, the effect obtained when the chip is made into one chip can be realized. With such a configuration, the manufacturing process can be further simplified and realized at low cost.

図５６は図５５のスイッチング素子６００としてＭＯＳＦＥＴを用いる代わりに、図３３で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いたスナバ内蔵スイッチング素子９００を示している。図５６に示したスナバ内蔵スイッチング素子９００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域６１上にｎ−型ドリフト領域（第１の半導体領域）６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型多結晶シリコンからなるヘテロバンドギャップ半導体領域（第２の半導体領域）６３が形成されている。そして、ヘテロバンドギャップ半導体領域（第２の半導体領域）６３とドリフト領域（第１の半導体領域）６２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６４が形成されている。又、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロバンドギャップ半導体領域（第２の半導体領域）６３のドリフト領域６２との接合面に対向する対面にはソース電極（第２主電極）６６がオーミック接続され、基板領域６１にはドレイン電極（第１主電極）６８が接続するように形成され、ドレイン電極（第１主電極）６８は、間接的にドリフト領域（第１の半導体領域）６２とオーミック接続される。基板領域６１を省略可能な場合は、ドレイン電極（第１主電極）６８は、直接的にドリフト領域（第１の半導体領域）６２とオーミック接続される。 FIG. 56 shows a snubber built-in switching element 900 using a transistor for driving the heterojunction shown in FIG. 33 with an insulated gate electrode instead of using a MOSFET as the switching element 600 in FIG. In the snubber built-in switching element 900 shown in FIG. 56, for example, an n − type drift region (first semiconductor region) 62 is formed on an n + type substrate region 61 in which the polytype of silicon carbide is 4H type. A hetero band gap semiconductor region (second semiconductor region) 63 made of, for example, n-type polycrystalline silicon is formed so as to be in contact with the main surface opposite to the bonding surface with the substrate region 61. Then, a gate insulating film 64 made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the hetero band gap semiconductor region (second semiconductor region) 63 and the drift region (first semiconductor region) 62. Yes. A gate electrode 65 is formed on the gate insulating film 64, and a source electrode (second main electrode) 66 is opposed to the junction surface of the hetero band gap semiconductor region (second semiconductor region) 63 with the drift region 62. Are formed so that a drain electrode (first main electrode) 68 is connected to the substrate region 61, and the drain electrode (first main electrode) 68 is indirectly connected to the drift region (first semiconductor region). 62 is ohmically connected. When the substrate region 61 can be omitted, the drain electrode (first main electrode) 68 is directly ohmically connected to the drift region (first semiconductor region) 62.

図５６に示すスナバ内蔵スイッチング素子９００においては、ドリフト領域６２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。図５６では、一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１が形成される外周端部の構成として、図５７に示すようにボロン又はアルミニウムを含有した高抵抗材料からなる電界緩和層９３を形成しても良い。このような電界緩和層９３を設けると、前述のように、電界緩和層９３に添加されているボロン又はアルミニウムは、高抵抗層９１中においてキャリアの捕獲中心として働き、添加された領域中のキャリアをトラップする作用し、添加された領域中のキャリアが欠乏するので、電界緩和層９３の比抵抗は、半導体基体を構成するドリフト領域６２の比抵抗よりも数１００倍以上高い比抵抗を有することになる。そのため、スイッチング素子の逆方向へ高電圧を印加した際には、印加された高電圧の大部分は高抵抗半導体材料からなる電界緩和層９３に印加されることになり、ドリフト領域６２とヘテロバンドギャップ半導体領域６３との界面に印加される電界を緩和することができ、スイッチング素子の高耐圧化を図ることができる。   In the snubber built-in switching element 900 shown in FIG. 56, the field insulating film 31 made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 62. The field insulating film 31 has a structure that is used, for example, to alleviate electric field concentration at the heterojunction portion on the outer periphery of the chip when the switching element 600 is manufactured as a semiconductor chip. In FIG. 56, as an example, the shape of the end portion of the field insulating film 31 is a case where the portion in contact with the surface electrode is a right angle, but it is needless to say that the end portion may be an acute angle shape. Further, as a configuration of the outer peripheral end where the field insulating film 31 is formed, an electric field relaxation layer 93 made of a high resistance material containing boron or aluminum may be formed as shown in FIG. When such an electric field relaxation layer 93 is provided, as described above, boron or aluminum added to the electric field relaxation layer 93 functions as a carrier trapping center in the high resistance layer 91, and the carriers in the added region. And the electric field relaxation layer 93 has a specific resistance several hundred times higher than that of the drift region 62 constituting the semiconductor substrate. become. Therefore, when a high voltage is applied in the reverse direction of the switching element, most of the applied high voltage is applied to the electric field relaxation layer 93 made of a high-resistance semiconductor material. The electric field applied to the interface with the gap semiconductor region 63 can be relaxed, and the breakdown voltage of the switching element can be increased.

一方、図５６中の左側破線の左側に形成される半導体スナバ回路２００の部分においては、スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に多結晶シリコンからなる抵抗領域３３が形成されている。図５６においてはフィールド絶縁膜３１上に直接抵抗領域３３が形成された場合について例示しているが、ゲート絶縁膜を形成する際に形成される絶縁膜３２を介して抵抗領域３３が形成されていても勿論良い。   On the other hand, in the portion of the semiconductor snubber circuit 200 formed on the left side of the left broken line in FIG. 56, polycrystalline silicon is formed on a predetermined region of the field insulating film 31 used for electric field relaxation at the outer peripheral end of the switching element 600. A resistance region 33 made of is formed. FIG. 56 illustrates the case where the resistance region 33 is formed directly on the field insulating film 31, but the resistance region 33 is formed via the insulating film 32 formed when the gate insulating film is formed. But of course.

そして、フィールド絶縁膜３１の所定領域直下のドリフト領域６２には、フィールド絶縁膜３１を介して、抵抗領域３３と接するように、半導体基体を構成するドリフト領域６２の比抵抗よりも比抵抗の高い炭化珪素からなり、且つボロン又はアルミニウムを含有した高抵抗層９１が形成されている。フィールド絶縁膜３１を介して、高抵抗層９１に接するように表面電極１３が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。   The specific resistance of the drift region 62 immediately below the predetermined region of the field insulating film 31 is higher than the specific resistance of the drift region 62 constituting the semiconductor substrate so as to be in contact with the resistance region 33 through the field insulating film 31. A high resistance layer 91 made of silicon carbide and containing boron or aluminum is formed. The surface electrode 13 is formed so as to be in contact with the high resistance layer 91 via the field insulating film 31, and has the same potential as the source terminal 302 of the switching element 600.

このように、第５の実施の形態に係るスナバ内蔵スイッチング素子９００における半導体スナバ回路２００は、高抵抗層９１及び抵抗領域３３は抵抗Ｒとして機能し、フィールド絶縁膜３１はキャパシタＣの容量や耐圧等の電気的特性を規定するキャパシタ誘電体領域を構成している。   As described above, in the semiconductor snubber circuit 200 in the snubber built-in switching element 900 according to the fifth embodiment, the high resistance layer 91 and the resistance region 33 function as the resistance R, and the field insulating film 31 has the capacitance and breakdown voltage of the capacitor C. A capacitor dielectric region that defines electrical characteristics such as these is formed.

なお、図５６においては、高抵抗層９１及び電界緩和層９３にボロン又はアルミニウムが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。   FIG. 56 shows an example in which boron or aluminum is added to the high resistance layer 91 and the electric field relaxation layer 93, but even if transition metals such as vanadium, chromium, iron, and nickel are added. good. Also by adding these impurities, the same actions and effects as when boron or aluminum is added can be obtained.

図５６に示したスナバ内蔵スイッチング素子９００の動作については、第１〜第４の実施の形態で説明した固有の効果に加え、１チップ化した際の効果を奏することができる。   With respect to the operation of the snubber built-in switching element 900 shown in FIG. 56, in addition to the unique effects described in the first to fourth embodiments, the effect obtained when the chip is made into one chip can be obtained.

第５の実施の形態に係る半導体装置においては、スイッチング素子６００をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００についても図５６で示した半導体装置の構造を採用することができる。即ち、第５の実施の形態に係る半導体装置においては、還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００と半導体スナバ回路２００とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００による振動現象を更に低減することができる。配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。又、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。   In the semiconductor device according to the fifth embodiment, since the switching element 600 can be used as a unipolar freewheeling diode, for example, the structure of the semiconductor device shown in FIG. it can. That is, in the semiconductor device according to the fifth embodiment, in addition to forming the freewheeling diode 100 as a separate chip, the freewheeling diode 100, the switching element 600, and the semiconductor snubber circuit 200 are integrated into one chip, and the semiconductor package is formed. It can be downsized. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber circuit 200 can be further reduced. The shorter wiring length also has the effect of further reducing radiation noise generated from the wiring due to the oscillating current. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode 100 and the switching element 600 is reduced, so that the capacitor capacity C required for the semiconductor snubber circuit 200 can also be reduced. That is, the vibration phenomenon can be suppressed with a small size and low cost.

なお、図５６においては抵抗Ｒを抵抗領域３３と高抵抗層９１とによって構成した例を示したが、図６３に示すように抵抗Ｒを高抵抗層９１のみで構成しても良い。又、図５８や図５９に示したように、高抵抗層９１と電界緩和層９３とが接するように形成してもかまわない。１つの層で高抵抗層９１と電界緩和層９３とを兼ねることで、チップの実効面積（機能を有しているチップの面積）を低減することができ、チップ単体の半導体基体コストを更に低減することができる。図５８においては、ソース電極６６と表面電極１３とが一体になっているが、図５９に示したようにソース電極６６と表面電極１３とが別々に形成されていてもかまわない。   In FIG. 56, the example in which the resistance R is configured by the resistance region 33 and the high resistance layer 91 is shown, but the resistance R may be configured by only the high resistance layer 91 as shown in FIG. Further, as shown in FIGS. 58 and 59, the high resistance layer 91 and the electric field relaxation layer 93 may be formed in contact with each other. Since the single layer serves as both the high resistance layer 91 and the electric field relaxation layer 93, the effective area of the chip (the area of the chip having the function) can be reduced, and the cost of the semiconductor substrate of the single chip can be further reduced. can do. In FIG. 58, the source electrode 66 and the surface electrode 13 are integrated, but as shown in FIG. 59, the source electrode 66 and the surface electrode 13 may be formed separately.

更には、第５の実施の形態に係るスナバ内蔵スイッチング素子９００においては、高抵抗層９１及び電界緩和層９３にボロン又はアルミニウム、又は遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されている場合を例にしているが、図６０〜図６２に示すようにアルゴンが添加された非晶質層もしくは多結晶層を用いても良い。非晶質層や多結晶層中のキャリアの移動度は、ドリフト領域１１の移動度と比較して１／１００以下の大きさであり、図５５〜図５９に示した場合と同様、高い比抵抗を有する高抵抗層９１及び電界緩和層９３を得ることができる。   Furthermore, in the snubber built-in switching element 900 according to the fifth embodiment, boron or aluminum, or transition metals such as vanadium, chromium, iron, or nickel are added to the high resistance layer 91 and the electric field relaxation layer 93. As an example, an amorphous layer or a polycrystalline layer to which argon is added may be used as shown in FIGS. The mobility of carriers in the amorphous layer or the polycrystalline layer is 1/100 or less compared to the mobility of the drift region 11, and as in the case shown in FIGS. The high resistance layer 91 and the electric field relaxation layer 93 having resistance can be obtained.

以上、第５の実施の形態に係る半導体装置の説明においては、スイッチング素子６００と半導体スナバ回路２００とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ回路２００の抵抗成分としてば多結晶シリコンからなる抵抗領域３３を用いる構造以外にも、半導体基体中の基板領域やドリフト領域を用いても良い。 半導体スナバ回路２００のキャパシタ容量成分を規定するキャパシタ誘電体領域としては、シリコン酸化膜等の誘電体薄膜を使用する以外にも、ｐｎ接合やヘテロ接合などの逆バイアス時に空乏層をキャパシタ誘電体領域として用いても良い。   As described above, in the description of the semiconductor device according to the fifth embodiment, an example in which the switching element 600 and the semiconductor snubber circuit 200 are integrated into one chip has been described. In addition to the structure using the resistance region 33 made of polycrystalline silicon as the resistance component, a substrate region or a drift region in the semiconductor substrate may be used. In addition to using a dielectric thin film such as a silicon oxide film as a capacitor dielectric region that defines the capacitor capacitance component of the semiconductor snubber circuit 200, a depletion layer is formed at the time of reverse bias such as a pn junction or a heterojunction. It may be used as

更に、ショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スナバ内蔵スイッチング素子９００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ回路２００と共に１チップ化しても良い。いずれの構成においても、第５の実施の形態に係る半導体装置の特徴である振動現象を更に抑制し、過渡性能と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。   Further, the freewheeling diode 100 may be built in the snubber built-in switching element 900, such as a MOSFET incorporating a Schottky barrier diode, and the semiconductor snubber circuit 200 may be integrated into one chip. In any configuration, the vibration phenomenon that is a feature of the semiconductor device according to the fifth embodiment can be further suppressed, and both the transient performance and the conduction performance can be improved.

又、第１の実施の形態で図２５と図２６を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。   Similarly to the description of the first embodiment with reference to FIGS. 25 and 26, the size of the capacitor C used in the snubber circuit is the free-wheeling diode in the cut-off state or the capacitor of the free-wheeling diode and the switching element. The damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1 with respect to the total sum C0 of the capacitance components, and the convergence time ratio value of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. . In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, the size of the capacitor capacitance C is preferably as small as possible.

このことから、第５の実施の形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。第５の実施の形態に係る半導体装置の効果は、第５の実施の形態に係る半導体装置で説明したどの構造例においても得ることができる。   From this, the size of the capacitor capacitance C of the snubber circuit used in the semiconductor device according to the fifth embodiment is 1/10 of the total capacitance of the capacitor components in the cutoff state of the free-wheeling diode 100 and the switching element 600. By selecting the capacitance within the range of not less than 10 times and not more than 10 times, it is possible to more significantly reduce the vibration phenomenon while suppressing an increase in loss. The effect of the semiconductor device according to the fifth embodiment can be obtained in any structural example described in the semiconductor device according to the fifth embodiment.

以上において説明したとおり、本発明の第５の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体の比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。 As described above, according to the semiconductor device of the fifth embodiment of the present invention, the free-wheeling diode 100 that performs unipolar operation or equivalent operation to the unipolar operation, and the free-wheeling diode 100 are connected in parallel, and the capacitor 210 and In a semiconductor device including a semiconductor snubber circuit 200 monolithically integrated with a resistor 220, the resistor 220 is formed in a part of a semiconductor substrate that is a substrate of the semiconductor snubber circuit 200, and has a ratio higher than the specific resistance of the semiconductor substrate. Since the high resistance layer having a resistance is included, the specific resistance of the high resistance layer that defines the value of the resistance R of the RC snubber circuit is several hundred times higher than the specific resistance of the drift region forming the semiconductor substrate. The specific resistance of the high-resistance layer varies depending on the amount of boron or aluminum added. Since it becomes possible to, the resistor R, without changing the resistivity and thickness of the semiconductor substrate, it is possible to change arbitrarily, it is possible to improve the degree of freedom in designing the semiconductor snubber circuit, In addition, it is possible to easily suppress the current / voltage oscillation phenomenon that occurs during the reverse recovery operation while suppressing the loss during conduction of the freewheeling diode and the loss during the transient operation.

本発明の第５の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。    According to the semiconductor device of the fifth embodiment of the present invention, the free-wheeling diode 100 that performs the unipolar operation or the operation equivalent to the unipolar operation, and the free-wheeling diode 100 are connected in parallel, and the capacitor 210 and the resistor 220 are monolithically integrated. In the semiconductor device including the semiconductor snubber circuit 200, the resistor 220 is formed on a part of the semiconductor substrate serving as the substrate of the semiconductor snubber circuit 200, and has a higher resistivity than the resistivity of the semiconductor substrate. Further, the manufacturing cost can be reduced as compared with the case where a semiconductor substrate made of a material different from that of the snubber substrate is used as the resistor R.

（その他の実施の形態）
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described according to the first to fifth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

既に述べた第１〜第５の実施の形態の説明においては、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ回路２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。   In the description of the first to fifth embodiments already described, the specific configuration and effect of the present invention have been described. However, if the semiconductor snubber circuit 200 is connected in parallel to at least the freewheeling diode 100, Even if they are not mounted on the same mounting board, the effect of reducing the oscillation phenomenon can be obtained.

又、第１〜第５の実施の形態において、還流ダイオード１００、スイッチング素子６００、半導体スナバ回路２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマニュウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。   In the first to fifth embodiments, the materials of the free wheel diode 100, the switching element 600, and the semiconductor snubber circuit 200 have been described using silicon materials, silicon carbide materials, and the like as examples. If obtained, the substrate material may be other semiconductor materials such as silicon germanium, gallium nitride, and diamond.

又、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。   Moreover, although the 4H type was used as the polytype of silicon carbide, other polytypes such as 6H and 3C may be used.

更に、スイッチング素子６００及び還流ダイオード１００のドリフト領域としてｎ型の場合で説明してきたが、ｐ型で構成されていても勿論良い。   Furthermore, although the drift region of the switching element 600 and the freewheeling diode 100 has been described as being n-type, it may of course be configured as a p-type.

更に、本発明の半導体装置を適用可能な電力変換装置として、ＤＣＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図３０に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及び小電流領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。   Furthermore, as a power converter to which the semiconductor device of the present invention can be applied, a DCDC converter, a three-phase AC inverter, and the like have been described as an example. However, it is used for a power converter generally called an H bridge as shown in FIG. Also good. In any case, all types of power conversion such as inverters that convert DC voltage to AC voltage, rectifiers that convert AC voltage to DC voltage, and DC / DC converters that output DC voltage by changing the voltage, etc. It can be applied to the device. And if it is a power converter device using the structure of this invention, in any area | region of a large electric current area | region and a small electric current area | region, and also in both low temperature and high temperature, a vibration phenomenon can be reduced. For this reason, the conduction loss and the transient loss can be reduced and the density can be increased, and the vibration phenomenon can be reduced and the operation can be stably performed, so that the basic performance of the apparatus can be improved at the same time.

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

Ａ，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6…受動素子
Ｄ，Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6，６００，８００…スイッチング素子
２…ドリフト領域
３，１３，４４，８４…表面電極
４，１４，４５，８５…裏面電極
１１，１３，２３，２３ａ，４２，５２，６２，７２，８２…ドリフト領域
１２…キャパシタ誘電体領域
１２…表面電極
１５，８３，８９…反対導電型領域
１６，３３…抵抗領域
１７，５００…絶縁基板
１８，３１，４６，８６…フィールド絶縁膜
２１，４１，５１，６１，７１，８１…基板領域
２２…バッファ領域
２４，２４ａ，５３…ウェル領域
２５…エミッタ領域
２６，５５，６４，７７…ゲート絶縁膜
２７，５６，６５，７５…ゲート電極
２８…エミッタ電極
２９，５８，６７…層間絶縁膜
３０…コレクタ電極
３２…絶縁膜
３４…表面裏面電極
４３、６３…ヘテロバンドギャップ半導体領域
４７…抵抗領域
５４，７３…ソース領域
５７，６６，７６…ソース端子（ソース電極）
５９，６７，６８，７８…ドレイン電極
７４…ゲート領域
８８…低濃度ドリフト領域
９１，９２…高抵抗層
９３…電界緩和層
９６…フォトレジスト
１００…還流ダイオード
２００…半導体スナバ回路
２１０…キャパシタ
２２０…抵抗
２３０…ダイオード
３００，３０２，３４０…アノード端子
３０１…エミッタ端子
３０２…ソース端子
３１０…アノード側金属膜
３２０，３５０，７１０…金属配線
４００，４０２…カソード端子
４０１…コレクタ端子
４０２…ドレイン端子
４１０…カソード側金属膜
４２０…金属基材
５１０…モールド樹脂
７００…ゲート側金属膜
８００…スナバ内蔵還流ダイオード
９００…スナバ内蔵スイッチング素子 A, B1, B2, B3, B4, B5, B6 ... passive elements D, Q1, Q2, Q3, Q4, Q5, Q6, 600, 800 ... switching elements 2 ... drift regions 3, 13, 44, 84 ... surface electrodes 4, 14, 45, 85 ... back electrode 11, 13, 23, 23a, 42, 52, 62, 72, 82 ... drift region 12 ... capacitor dielectric region 12 ... surface electrode 15, 83, 89 ... opposite conductivity type region 16, 33 ... Resistance region 17,500 ... Insulating substrate 18, 31, 46, 86 ... Field insulating film 21, 41, 51, 61, 71, 81 ... Substrate region 22 ... Buffer region 24, 24a, 53 ... Well region 25 ... emitter region 26, 55, 64, 77 ... gate insulating film 27, 56, 65, 75 ... gate electrode 28 ... emitter electrode 29, 58, 67 ... interlayer insulating film 30 ... collector electrode 32 ... Enmaku 34 ... Front Back electrodes 43 and 63 ... hetero bandgap semiconductor region 47 ... resistance region 54 and 73 ... source region 57,66,76 ... source terminal (source electrode)
59, 67, 68, 78 ... drain electrode 74 ... gate region 88 ... low concentration drift region 91, 92 ... high resistance layer 93 ... electric field relaxation layer 96 ... photoresist 100 ... freewheeling diode 200 ... semiconductor snubber circuit 210 ... capacitor 220 ... Resistance 230 ... Diode 300,302,340 ... Anode terminal 301 ... Emitter terminal 302 ... Source terminal 310 ... Anode-side metal film 320,350,710 ... Metal wiring 400,402 ... Cathode terminal 401 ... Collector terminal 402 ... Drain terminal 410 ... Cathode side metal film 420 ... Metal substrate 510 ... Mold resin 700 ... Gate side metal film 800 ... Snubber built-in reflux diode 900 ... Snubber built-in switching element

Claims (26)

ユニポーラ動作をする還流ダイオードと、
前記還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備えた半導体装置であって、
前記半導体スナバ回路の基材となる半導体基体は、
第一の比抵抗を有する半導体基板と、
前記半導体基板上に形成され第一の比抵抗より大きい第二の比抵抗を有するドリフト領域と、
前記ドリフト領域の内部の一部に形成され、第二の比抵抗より大きい第三の比抵抗を有する高抵抗層と、を備え、
前記高抵抗層が前記抵抗に含まれることを特徴とする半導体装置。 A free-wheeling diode that performs unipolar operation;
A semiconductor device comprising a semiconductor snubber circuit connected in parallel to the freewheeling diode and monolithically integrating capacitors and resistors ,
Semiconductor substrate which is a base material before Symbol semiconductor snubber circuit,
A semiconductor substrate having a first specific resistance;
A drift region formed on the semiconductor substrate and having a second specific resistance greater than the first specific resistance;
A high resistance layer formed in a part of the drift region and having a third specific resistance greater than the second specific resistance,
The semiconductor device, wherein the high resistance layer is included in the resistor . 前記高抵抗層は、半導体材料からなることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the high resistance layer is made of a semiconductor material. 前記高抵抗層は、シリコンよりも禁制帯幅の広い半導体材料からなることを特徴とする請求項１又は２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the high resistance layer is made of a semiconductor material having a wider forbidden band than silicon. 前記高抵抗層に、遷移金属が添加されていることを特徴とする請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein a transition metal is added to the high resistance layer. 前記高抵抗層が、アルゴンが添加された非晶質層又は多結晶層であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the high resistance layer is an amorphous layer or a polycrystalline layer to which argon is added. 前記半導体スナバ回路が、少なくとも前記キャパシタと前記抵抗とが直列接続され回路を含む２端子素子であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the semiconductor snubber circuit is a two-terminal element including at least the capacitor and the resistor connected in series. 前記抵抗の大きさが、前記還流ダイオードの抵抗成分の値よりも大きいことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the resistance is larger than a resistance component value of the free-wheeling diode. 前記還流ダイオードに、スイッチング素子が並列接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a switching element is connected in parallel to the freewheeling diode. 前記半導体スナバ回路が、前記還流ダイオードが形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor snubber circuit is monolithically integrated in a semiconductor chip in which the free-wheeling diode is formed. 前記半導体基体内の活性領域の少なくとも一部に、前記高抵抗層と同一の材料からなり、前記還流ダイオードのアノード電極に直接もしくは間接的に接続した電界緩和層を有することを特徴とする請求項９に記載の半導体装置。   The electric field relaxation layer, which is made of the same material as the high-resistance layer and is directly or indirectly connected to the anode electrode of the free-wheeling diode, is provided in at least a part of the active region in the semiconductor substrate. 9. The semiconductor device according to 9. 前記電界緩和層の少なくとも一部が、前記高抵抗層と接していることを特徴とする請求項１０に記載の半導体装置。   The semiconductor device according to claim 10, wherein at least a part of the electric field relaxation layer is in contact with the high resistance layer. 前記還流ダイオードが、ショットキーバリアダイオードを備えることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the free wheeling diode includes a Schottky barrier diode. 前記還流ダイオードが、ヘテロ接合ダイオードを備えることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the free wheel diode includes a heterojunction diode. 前記還流ダイオードを構成する半導体基体が、シリコンよりも禁制帯幅の広い半導体材料を備えることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor substrate constituting the free-wheeling diode comprises a semiconductor material having a wider forbidden band than silicon. 前記半導体スナバ回路が、前記スイッチング素子が形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項８に記載の半導体装置。   9. The semiconductor device according to claim 8, wherein the semiconductor snubber circuit is monolithically integrated in a semiconductor chip in which the switching element is formed. 前記半導体スナバ回路が、前記還流ダイオードとともに、前記スイッチング素子が形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項８に記載の半導体装置。 9. The semiconductor device according to claim 8, wherein the semiconductor snubber circuit is monolithically integrated in the semiconductor chip in which the switching element is formed together with the free wheel diode. 前記スイッチング素子が、
第１の半導体領域と、
前記第１の半導体領域の一主面に接して前記第１の半導体領域とは禁制帯幅が異なった第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、
前記第１の半導体領域と、直接もしくは間接的にオーミック接続された第１主電極と、
前記第２の半導体領域とオーミック接続された第２主電極
とを備える３端子素子であることを特徴とする請求項８，１５，１６のいずれか１項に記載の半導体装置。 The switching element is
A first semiconductor region;
A second semiconductor region in contact with one main surface of the first semiconductor region and having a forbidden band width different from that of the first semiconductor region;
A gate electrode in contact with a junction between the first semiconductor region and the second semiconductor region through a gate insulating film;
A first main electrode that is directly or indirectly ohmic-connected to the first semiconductor region;
17. The semiconductor device according to claim 8, wherein the semiconductor device is a three-terminal element including a second main electrode that is ohmically connected to the second semiconductor region. 前記半導体チップ内の活性領域の内部の一部に、前記高抵抗層と同一の材料からなり、前記スイッチング素子の第１主電極に直接もしくは間接的に接続した電界緩和層を有することを特徴とする請求項１５又は１６に記載の半導体装置。 A part of the inside of the active region in the semiconductor chip is made of the same material as the high resistance layer, and has an electric field relaxation layer connected directly or indirectly to the first main electrode of the switching element. The semiconductor device according to claim 15 or 16. 前記電界緩和層の少なくとも一部が前記高抵抗層と接していることを特徴とする請求項１８に記載の半導体装置。   The semiconductor device according to claim 18, wherein at least a part of the electric field relaxation layer is in contact with the high resistance layer. 前記スイッチング素子を構成する半導体基体が、シリコンよりも禁制帯幅の広い半導体材料を備えることを特徴とする請求項８，１５〜１８のいずれか１項に記載の半導体装置。   19. The semiconductor device according to claim 8, wherein the semiconductor substrate constituting the switching element comprises a semiconductor material having a wider forbidden band than silicon. 前記第２の半導体領域を構成する半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項１７に記載の半導体装置。   18. The semiconductor device according to claim 17, wherein the semiconductor material constituting the second semiconductor region is at least one of single crystal silicon, amorphous silicon, and polycrystalline silicon. ユニポーラ動作をする還流ダイオードと前記還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備え、前記抵抗が、前記半導体スナバ回路の基材となる半導体基体の内部の一部に形成され、前記半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む半導体装置の製造方法であって、
前記半導体基体は、第一の比抵抗を有する半導体基板上に第一の比抵抗より大きい第二の比抵抗を有するドリフト領域が形成され、
前記ドリフト領域へ、ボロン、アルミニウム又は遷移金属を導入し、熱処理を行うことによって第二の比抵抗より大きい第三の比抵抗を有する前記高抵抗層を形成する工程を含むことを特徴とする半導体装置の製造方法。 A free-wheeling diode that performs a unipolar operation and a semiconductor snubber circuit that is connected in parallel to the free-wheeling diode and monolithically integrates a capacitor and a resistor. A method of manufacturing a semiconductor device including a high resistance layer formed in a portion and having a specific resistance higher than a specific resistance of the semiconductor substrate,
In the semiconductor substrate, a drift region having a second specific resistance larger than the first specific resistance is formed on a semiconductor substrate having a first specific resistance,
A step of forming the high resistance layer having a third specific resistance larger than the second specific resistance by introducing boron, aluminum, or a transition metal into the drift region and performing a heat treatment; Device manufacturing method. 前記高抵抗層の形成と同時に、
前記還流ダイオードチップ内の活性領域の少なくとも一部に、前記高抵抗層と同一の材料からなり、前記還流ダイオードのアノード電極に直接もしくは間接的に接続した電界緩和層を形成することを特徴とする請求項２２に記載の半導体装置の製造方法。 Simultaneously with the formation of the high resistance layer,
An electric field relaxation layer made of the same material as the high-resistance layer and connected directly or indirectly to the anode electrode of the free-wheeling diode is formed in at least a part of the active region in the free-wheeling diode chip. 23. A method of manufacturing a semiconductor device according to claim 22. 前記半導体基体へ、前記ボロン、前記アルミニウム又は前記遷移金属のイオンをイオン注入法によって注入して、前記ボロン、前記アルミニウム又は前記遷移金属を導入することを特徴とする請求項２２又は２３に記載の半導体装置の製造方法。 To the semiconductor substrate, the boron, the aluminum or by implanting ions of the transition metal by ion implantation, the boron, according to claim 22 or 23, characterized in that introducing the aluminum or the transition metal A method for manufacturing a semiconductor device. ユニポーラ動作をする還流ダイオードと前記還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備え、前記抵抗が、前記半導体スナバ回路の基材となる半導体基体の内部の一部に形成され、前記半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む半導体装置の製造方法であって、
前記半導体基体は、第一の比抵抗を有する半導体基板上に第一の比抵抗より大きい第二の比抵抗を有するドリフト領域が形成され、
イオン注入法による注入損傷を利用して、前記ドリフト領域の内部を非晶質化もしくは多結晶化することにより非晶質層又は多結晶層を形成して、第二の比抵抗より大きい第三の比抵抗を有する前記高抵抗層を形成することを特徴とする半導体装置の製造方法。 A free-wheeling diode that performs a unipolar operation and a semiconductor snubber circuit that is connected in parallel to the free-wheeling diode and monolithically integrates a capacitor and a resistor. A method of manufacturing a semiconductor device including a high resistance layer formed in a portion and having a specific resistance higher than a specific resistance of the semiconductor substrate,
In the semiconductor substrate, a drift region having a second specific resistance larger than the first specific resistance is formed on a semiconductor substrate having a first specific resistance,
An amorphous layer or a polycrystalline layer is formed by amorphizing or polycrystallizing the inside of the drift region by utilizing implantation damage caused by an ion implantation method . A method of manufacturing a semiconductor device, comprising forming the high resistance layer having a specific resistance of 前記イオン注入法で用いるイオン種が、アルゴンであることを特徴とする請求項２５に記載の半導体装置の製造方法。   26. The method of manufacturing a semiconductor device according to claim 25, wherein an ion species used in the ion implantation method is argon.
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Cited By (1)

* Cited by examiner, † Cited by third party
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US10122298B2 (en) 2016-09-01 2018-11-06 Fuji Electric Co., Ltd. Semiconductor device and power conversion device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103563075B (en) 2011-06-16 2016-05-18 富士电机株式会社 Semiconductor unit and use the semiconductor devices of this unit
US8796745B2 (en) 2011-07-05 2014-08-05 Texas Instruments Incorporated Monolithically integrated active snubber
JP6131084B2 (en) 2013-03-29 2017-05-17 ローム株式会社 Step-up DC / DC converter control circuit, control method, DC / DC converter and electronic device using the same, and vehicle
DE102017211030B4 (en) * 2017-06-29 2020-07-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Electrical circuit arrangement with an active discharge circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2570022B2 (en) * 1991-09-20 1997-01-08 株式会社日立製作所 Constant voltage diode, power conversion device using the same, and method of manufacturing constant voltage diode
SE9502249D0 (en) * 1995-06-21 1995-06-21 Abb Research Ltd Converter circuitry having at least one switching device and circuit module
JP3444081B2 (en) * 1996-02-28 2003-09-08 株式会社日立製作所 Diode and power converter
US5880513A (en) * 1996-04-18 1999-03-09 Harris Corporation Asymmetric snubber resistor
JP4197400B2 (en) * 2001-03-29 2008-12-17 三菱電機株式会社 Semiconductor device made of silicon carbide semiconductor
JP2004281462A (en) * 2003-03-12 2004-10-07 Toshiba Corp Semiconductor device for power
JP2005073445A (en) * 2003-08-27 2005-03-17 Toshiba Mitsubishi-Electric Industrial System Corp Snubber circuit component and power converter using component
JP4195398B2 (en) * 2004-01-29 2008-12-10 関西電力株式会社 Semiconductor device and power device using the same
JP4832731B2 (en) * 2004-07-07 2011-12-07 株式会社東芝 Power semiconductor device
JP2006100329A (en) * 2004-09-28 2006-04-13 Nissan Motor Co Ltd Method of manufacturing semiconductor device and semiconductor device
JP5346430B2 (en) * 2005-09-12 2013-11-20 日産自動車株式会社 Semiconductor device and manufacturing method thereof
JP5277579B2 (en) * 2007-07-25 2013-08-28 日産自動車株式会社 Semiconductor device
JP4751380B2 (en) * 2007-12-03 2011-08-17 関西電力株式会社 Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10122298B2 (en) 2016-09-01 2018-11-06 Fuji Electric Co., Ltd. Semiconductor device and power conversion device

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