JP5476746B2 - Semiconductor device - Google Patents

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Description

本発明は、電力変換用の還流ダイオードを含む半導体装置とその半導体装置を用いた電力変換装置に関する。   The present invention relates to a semiconductor device including a free-wheeling diode for power conversion and a power conversion device using the semiconductor device.

電力エネルギーの変換手段の1つとして、インバータ等の電力変換装置が一般に使用されている。電力変換装置は、金属酸化膜半導体(MOS)電界効果トランジスタ(FET)や絶縁ゲート型バイポーラトランジスタ(IGBT)等のスイッチング素子や還流ダイオードなどの電力用の半導体装置を、用途や電力の大きさに応じた組み合わせで構成されている。電力変換装置には高い効率でかつ安定した動作が求められるため、その構成要素である半導体装置には、スイッチング素子及び還流ダイオードのいずれにおいても、低損失でかつ誤動作等が起こりにくい安定動作が求められる。   As one of power energy conversion means, a power conversion device such as an inverter is generally used. Power converters can be used for power semiconductor devices such as switching elements such as metal oxide semiconductor (MOS) field effect transistors (FETs) and insulated gate bipolar transistors (IGBTs) and free-wheeling diodes. It consists of a combination. Since power converters are required to have high efficiency and stable operation, the semiconductor device that is a component of them requires low loss and stable operation that is unlikely to cause malfunctions in both the switching element and the freewheeling diode. It is done.

還流ダイオードの動作によって発生する損失は主に2つある。1つは順バイアスによって導通している際にダイオード内の電圧降下によって生じる導通損失であり、もう1つは導通状態から逆バイアスによって遮断状態に移行する際の逆回復動作時に生じる逆回復損失がある。逆回復損失は、導通状態において還流ダイオードの素子内部に遮断状態に比べて蓄積されている過剰キャリアが、遮断状態へと移行する際の消滅過程において、逆回復電流として過渡的に流れることで発生する。そのため、逆回復損失は、逆回復動作直前の過剰キャリアの量や逆回復動作時の過剰キャリアの消滅速度に依存する。   There are two main losses caused by the operation of the freewheeling diode. One is a conduction loss caused by a voltage drop in the diode when conducting by a forward bias, and the other is a reverse recovery loss caused by a reverse recovery operation when transitioning from a conduction state to a cutoff state by a reverse bias. is there. Reverse recovery loss occurs when excess carriers accumulated in the free-wheeling diode element in the conducting state transiently flow as reverse recovery current in the extinction process when transitioning to the shut-off state To do. Therefore, the reverse recovery loss depends on the amount of excess carriers immediately before the reverse recovery operation and the extinction speed of excess carriers at the time of reverse recovery operation.

逆回復損失を低減するために、過剰キャリアの量を低減する従来技術として、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードが提案されている(例えば、特許文献1参照。)。   As a conventional technique for reducing the amount of excess carriers in order to reduce reverse recovery loss, a unipolar Schottky barrier diode formed of a semiconductor material made of silicon carbide has been proposed (see, for example, Patent Document 1). .

ショットキーバリアダイオードは、順バイアスによる導通時には多数キャリアのみで電流が流れるため、導通時に少数キャリアが蓄積するpn接合ダイオードに比べて、大幅に過剰キャリアの量が小さく、その結果として逆回復損失が低減される。   A Schottky barrier diode has a large amount of excess carriers compared to a pn junction diode that accumulates minority carriers when conducting, because current flows only by majority carriers when conducting by forward bias. As a result, reverse recovery loss occurs. Reduced.

しかし、ユニポーラ動作のショットキーバリアダイオードを還流ダイオードとして用いた場合、逆回復動作時に電流・電圧に振動現象が生じやすく、その対処法が確立されていないというユニポーラ動作ならではの問題があることがわかった。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすため、安定動作の阻害要因となる。   However, when a Schottky barrier diode with unipolar operation is used as a freewheeling diode, it is found that there is a problem unique to unipolar operation that current and voltage are likely to vibrate during reverse recovery operation, and no countermeasure has been established. It was. This current / voltage oscillation phenomenon causes an element destruction due to a surge voltage, an increase in loss during an oscillation operation, a malfunction of a peripheral circuit, and the like, and is thus an impediment to stable operation.

振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスLsと、還流ダイオードの逆回復動作時の逆回復電流Irの遮断速度(dIr/dt)の相互作用によってサージ電圧Vsが生じ、これを起点として発生することが一般的に知られている。   The vibration phenomenon itself is an interaction between a parasitic inductance Ls generated in a circuit of a power converter such as an inverter incorporating a freewheeling diode and a reverse recovery current Ir cutoff speed (dIr / dt) during the reverse recovery operation of the freewheeling diode. It is generally known that a surge voltage Vs is generated by this, and is generated from this.

そのため振動現象を低減するために、従来から用いられているシリコンのpn接合ダイオードにおいては、金(Au)や白金(Pt)を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することで、逆回復電流Irの低減と逆回復電流Irの抵抗制限による逆回復時間tの最適化によって、動作時の電流の遮断速度(dI/dt)を緩和し、振動現象を抑制する取り組みがなされている(例えば、非特許文献1参照。)。   Therefore, in order to reduce the vibration phenomenon, conventionally used silicon pn junction diodes are used for heavy metal diffusion using gold (Au) or platinum (Pt), electron beam irradiation using electron beams, protons, etc. By controlling the lifetime of minority carriers, which are the main components of excess carriers, by means such as ion irradiation, the reverse recovery time Ir is reduced and the reverse recovery time t is optimized by limiting the reverse recovery current Ir. Efforts have been made to mitigate the current interruption speed (dI / dt) during operation and suppress the vibration phenomenon (see, for example, Non-Patent Document 1).

一方、ユニポーラ動作をするショットキーバリアダイオードは、逆回復電流Irの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Irは大きく減るものの、逆回復電流Irの抵抗制限による逆回復時間tがほとんど制御できないため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく2つ挙げられる。   On the other hand, in a Schottky barrier diode that performs unipolar operation, the reverse recovery current Ir component is composed of majority carriers, so the reverse recovery current Ir due to excess carriers is greatly reduced, but reverse recovery due to resistance limitation of the reverse recovery current Ir. Since the time t can hardly be controlled, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. There are two main reasons.

1つは、還流ダイオードとしての導通時の導通損失と遮断時の耐圧の両立のために、素子内部の耐圧を保持するドリフト領域の振動現象に対する動作メカニズムがpn接合ダイオードとは異なる点である。   One is that the operating mechanism for the oscillation phenomenon of the drift region holding the breakdown voltage inside the element is different from that of the pn junction diode in order to achieve both the conduction loss when conducting as the freewheeling diode and the breakdown voltage when shutting off.

一般にpn接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成する。そのため、pn接合ダイオードのドリフト領域の抵抗の大きさは、導通時と遮断直前の伝導度変調が解除された時とで大きく異なる。このことから、pn接合ダイオードは逆回復動作状態に素子内部の抵抗が大きくなるように動作するため、pn接合ダイオード自体に逆回復電流Irを抵抗制限する機構が働く。   In general, a pn junction diode has a conductivity modulation effect of a drift region by minority carrier injection during forward bias conduction. Therefore, in order to ensure a breakdown voltage while reducing conduction loss as much as possible, the drift region has a small thickness and an impurity concentration. Form low. Therefore, the magnitude of the resistance in the drift region of the pn junction diode is greatly different between when conducting and when the conductivity modulation just before breaking is released. For this reason, the pn junction diode operates in the reverse recovery operation state so that the resistance inside the element increases, and thus a mechanism for limiting the resistance of the reverse recovery current Ir acts on the pn junction diode itself.

それに対して、ショットキーバリアダイオードは導通時にほとんど多数キャリアのみで流れるため、導通時も遮断直前においても、素子内部のドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない。つまり、ショットキーバリアダイオード自体にはpn接合ダイオードのような逆回復電流Irを抵抗制限する機構を有していない。そのため、ショットキーバリアダイオードは逆回復時においても電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。つまり、ショットキーバリアダイオードには、導通時の損失を低減しようと抵抗をより小さくしていくと、振動現象の減衰機能としては働きにくくなることから、導通時の損失と振動現象の抑制機構とにトレードオフの関係が生じる。   On the other hand, since the Schottky barrier diode flows almost exclusively by majority carriers when conducting, the resistance according to the thickness of the drift region and the impurity concentration inside the device does not change both when conducting and immediately before shutting off. That is, the Schottky barrier diode itself does not have a mechanism for limiting the resistance of the reverse recovery current Ir like a pn junction diode. For this reason, the Schottky barrier diode easily generates a vibration phenomenon in current and voltage even during reverse recovery, and the vibration is not easily attenuated. In other words, the Schottky barrier diode has a mechanism that suppresses the loss during conduction and the vibration phenomenon because it becomes difficult to function as a damping function for the vibration phenomenon if the resistance is reduced to reduce the conduction loss. There is a trade-off relationship.

更に、もう1つの理由が、ショットキーバリアダイオードにおいては、遮断状態から導通状態に増加する過剰キャリアが、遮断状態のドリフト領域中に形成されている空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度(dI/dt)はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないためpn接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードには、スイッチング速度の向上による過渡損失の低減と振動現象の抑制にはトレードオフの関係が生じる。   Furthermore, another reason is that, in the Schottky barrier diode, the excess carriers that increase from the cutoff state to the conduction state are composed only of majority carriers that fill the depletion region formed in the drift region in the cutoff state. It is a point. That is, the reverse recovery current cutoff speed (dI / dt) of the Schottky barrier diode almost depends only on the formation speed of the depletion region, and since there are almost no minority carriers, a lifetime control method such as a pn junction diode is used. It cannot be used as it is. For this reason, in the Schottky barrier diode, there is a trade-off relationship between the reduction of the transient loss due to the improvement of the switching speed and the suppression of the vibration phenomenon.

このように、ユニポーラ動作のショットキーバリアダイオードを還流ダイオードとして用いた場合、一般的なpn接合ダイオードを用いる場合に比べ、原理的に逆回復動作時に電流・電圧に振動現象が生じやすく、振動の減衰がおさまらないというユニポーラ動作ならではの問題があった。   In this way, when a unipolar Schottky barrier diode is used as a free-wheeling diode, in principle, a vibration phenomenon is likely to occur in the current / voltage during reverse recovery operation, compared with the case where a general pn junction diode is used. There was a problem unique to unipolar operation in which attenuation did not subside.

特表平11−510000号公報Japanese National Patent Publication No. 11-510000

篠原信一 他 著,「ライフタイムプロファイルを制御した高速ソフトリカバリーダイオード」,信学技報,1995年,第95巻,No.192,p.1−6Shinohara Shinichi et al., “High-speed soft recovery diode with controlled lifetime profile”, IEICE Technical Report, 1995, Vol. 192, p. 1-6

本発明の目的は、上記のような従来技術の問題を解決するためになされたものであり、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を抑制することが容易に可能な電力用半導体装置を提供することである。   An object of the present invention is to solve the problems of the prior art as described above, and current and voltage generated during reverse recovery operation while suppressing loss during conduction of the freewheeling diode and loss during transient operation. It is an object to provide a power semiconductor device capable of easily suppressing the vibration phenomenon.

本発明は、ユニポーラ動作と同等の動作をする還流ダイオードと、キャパシタと抵抗との直列接続からなり、還流ダイオードに並列接続された半導体回路とを備える。半導体回路は、抵抗の少なくとも一部として機能する半導体基体又は抵抗領域と、半導体基体又は抵抗領域に接して設けられた容量低下防止領域と、キャパシタの少なくとも一部として機能するキャパシタ誘電体膜とを備える。容量低下防止領域が、還流ダイオードに逆バイアス電圧が印加された際に半導体基体又は抵抗領域中への空乏層の伸張を緩和する。   The present invention includes a free-wheeling diode that performs an operation equivalent to a unipolar operation, and a semiconductor circuit that includes a capacitor and a resistor connected in series and is connected in parallel to the free-wheeling diode. A semiconductor circuit includes a semiconductor substrate or a resistance region that functions as at least a part of a resistor, a capacitance reduction prevention region provided in contact with the semiconductor substrate or the resistance region, and a capacitor dielectric film that functions as at least a part of a capacitor. Prepare. The capacitance reduction prevention region alleviates the extension of the depletion layer into the semiconductor substrate or resistance region when a reverse bias voltage is applied to the freewheeling diode.

本発明によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードに並列接続され、かつ、少なくともキャパシタ及び抵抗を有する半導体スナバとからなる半導体装置を形成することで、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。   According to the present invention, by forming a semiconductor device including a semiconductor snubber that is connected in parallel with a unipolar operation or an operation equivalent to a unipolar operation and that includes a semiconductor snubber having at least a capacitor and a resistor, The current / voltage oscillation phenomenon that occurs during the reverse recovery operation can be easily suppressed while suppressing the loss during the transient operation.

本発明の第1の実施の形態を示す回路図である。1 is a circuit diagram showing a first embodiment of the present invention. 本発明の第1の実施の形態の図1の回路図を実現する実装図である。FIG. 2 is a mounting diagram for realizing the circuit diagram of FIG. 1 according to the first embodiment of the present invention. 本発明の第1の実施の形態の図2に使用される半導体チップの断面図である。It is sectional drawing of the semiconductor chip used for FIG. 2 of the 1st Embodiment of this invention. 本発明の第1の実施の形態の図2に使用される別の半導体チップの断面図である。It is sectional drawing of another semiconductor chip used for FIG. 2 of the 1st Embodiment of this invention. 本発明の第1の実施の形態の図1に対応する別の回路図である。It is another circuit diagram corresponding to FIG. 1 of the 1st Embodiment of this invention. 本発明の第1の実施の形態の図1の回路を用いた電力変換装置の回路図である。It is a circuit diagram of the power converter device using the circuit of FIG. 1 of the 1st Embodiment of this invention. 本発明の第1の実施の形態の図1の回路を用いた別の電力変換装置の回路図である。It is a circuit diagram of another power converter device using the circuit of Drawing 1 of a 1st embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の別の回路図である。It is another circuit diagram of the 1st Embodiment of this invention. 本発明の第1の実施の形態の図1の回路図を実現する別の実装図である。It is another mounting figure which implement | achieves the circuit diagram of FIG. 1 of the 1st Embodiment of this invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態の図3に対応する別の断面図である。It is another sectional view corresponding to FIG. 3 of the first embodiment of the present invention. 本発明の第1の実施の形態のキャパシタ容量に対する振動現象の計算結果である。It is a calculation result of the vibration phenomenon with respect to the capacitor capacity of the first embodiment of the present invention. 本発明の第1の実施の形態のキャパシタ容量比の最適値を示す特製図である。It is a special drawing which shows the optimal value of the capacitor capacity ratio of the 1st Embodiment of this invention. 本発明の第2の実施の形態を示す回路図である。It is a circuit diagram which shows the 2nd Embodiment of this invention. 本発明の第2の実施の形態の図23の回路図を実現する実装図である。FIG. 24 is a mounting diagram for realizing the circuit diagram of FIG. 23 according to the second embodiment of the present invention. 本発明の第2の実施の形態の図24に使用される半導体チップの断面図である。It is sectional drawing of the semiconductor chip used for FIG. 24 of the 2nd Embodiment of this invention. 本発明の第2の実施の形態の図23の回路を用いた別の電力変換装置の回路図である。It is a circuit diagram of another power converter device using the circuit of Drawing 23 of a 2nd embodiment of the present invention. 本発明の第3の実施の形態の図24に使用される半導体チップの断面図である。It is sectional drawing of the semiconductor chip used for FIG. 24 of the 3rd Embodiment of this invention. 本発明の第3の実施の形態の図25に対応する別の断面図である。FIG. 26 is another cross-sectional view corresponding to FIG. 25 of the third embodiment of the present invention. 本発明の第3の実施の形態の図25に対応する別の断面図である。FIG. 26 is another cross-sectional view corresponding to FIG. 25 of the third embodiment of the present invention. 本発明の第3の実施の形態の図25に対応する別の断面図である。FIG. 26 is another cross-sectional view corresponding to FIG. 25 of the third embodiment of the present invention. 本発明の第3の実施の形態の図27に対応する別の断面図である。It is another sectional view corresponding to FIG. 27 of the third embodiment of the present invention. 本発明の第4の実施の形態の図1の回路図を実現する実装図である。FIG. 7 is a mounting diagram for realizing the circuit diagram of FIG. 1 according to a fourth embodiment of the present invention. 本発明の第4の実施の形態の図32に使用される半導体チップの断面図である。It is sectional drawing of the semiconductor chip used for FIG. 32 of the 4th Embodiment of this invention. 本発明の第4の実施の形態の図33に対応する別の断面図である。It is another sectional view corresponding to FIG. 33 of the fourth embodiment of the present invention. 本発明の第4の実施の形態の図33に対応する別の断面図である。It is another sectional view corresponding to FIG. 33 of the fourth embodiment of the present invention. 本発明の第4の実施の形態の図33に対応する別の断面図である。It is another sectional view corresponding to FIG. 33 of the fourth embodiment of the present invention. 本発明の第4の実施の形態の図33に対応する別の断面図である。It is another sectional view corresponding to FIG. 33 of the fourth embodiment of the present invention. 本発明の第4の実施の形態の図33に対応する別の断面図である。It is another sectional view corresponding to FIG. 33 of the fourth embodiment of the present invention. 本発明の第5の実施の形態の図1の回路図を実現する実装図である。FIG. 10 is a mounting diagram for realizing the circuit diagram of FIG. 1 according to the fifth embodiment of the present invention. 本発明の第5の実施の形態の図39に使用される半導体チップの断面図である。It is sectional drawing of the semiconductor chip used for FIG. 39 of the 5th Embodiment of this invention. 本発明の第5の実施の形態の図40に対応する別の断面図である。FIG. 41 is another cross-sectional view corresponding to FIG. 40 of the fifth embodiment of the present invention. 本発明の第5の実施の形態の図40に対応する別の断面図である。FIG. 41 is another cross-sectional view corresponding to FIG. 40 of the fifth embodiment of the present invention. 本発明の第5の実施の形態の図40に対応する別の断面図である。FIG. 41 is another cross-sectional view corresponding to FIG. 40 of the fifth embodiment of the present invention.

次に、図面を参照して、本発明の第1〜第5の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。   Next, first to fifth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

また、以下に示す第1〜第5の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。   The first to fifth embodiments described below exemplify devices and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is The material, shape, structure, arrangement, etc. are not specified below. The technical idea of the present invention can be variously modified within the scope of the claims.

(第1の実施の形態)
図1〜図4を用いて、本発明の第1の実施の形態における半導体装置を説明する。図1は本発明の第1の実施の形態を説明する回路図、図2は図1の回路図の一例として具体化した半導体チップ(半導体回路)の実装図、図3及び図4は図2の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。
(First embodiment)
The semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a circuit diagram for explaining a first embodiment of the present invention, FIG. 2 is a mounting diagram of a semiconductor chip (semiconductor circuit) embodied as an example of the circuit diagram of FIG. 1, and FIGS. FIG. 3 is an example of a cross-sectional structure diagram of each semiconductor chip used in the mounting diagram.

図1に示すように、本発明の第1の実施の形態に係る半導体装置は、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード100と、キャパシタ210と抵抗220を含み、スナバ機能を有するように半導体チップで形成された半導体スナバ200とを備える。還流ダイオード100及び半導体スナバ200は、共にアノード端子300並びにカソード端子400に接続するように並列接続されている。   As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention includes a freewheeling diode 100 that operates in a unipolar operation or equivalent to a unipolar operation, a capacitor 210, and a resistor 220, and has a snubber function. Thus, the semiconductor snubber 200 formed of a semiconductor chip is provided. Both the free-wheeling diode 100 and the semiconductor snubber 200 are connected in parallel so as to be connected to the anode terminal 300 and the cathode terminal 400.

なお、図1においては、半導体スナバ200の構成として、アノード端子300側にキャパシタ210が、カソード端子400側に抵抗220が接続するような場合を示しているが、図5に示すように、アノード端子300側に抵抗220が、カソード端子400側にキャパシタ210が接続していても良い。また、キャパシタ210と抵抗220は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。   In FIG. 1, the semiconductor snubber 200 is configured such that the capacitor 210 is connected to the anode terminal 300 side and the resistor 220 is connected to the cathode terminal 400 side. However, as shown in FIG. A resistor 220 may be connected to the terminal 300 side, and a capacitor 210 may be connected to the cathode terminal 400 side. Moreover, as long as the capacitor 210 and the resistor 220 are connected at least in series, the capacitor 210 and the resistor 220 may be divided into a plurality of portions, or may be formed alternately, for example.

また、詳細は後述するが、例えばpn接合ダイオードの構造であっても、導通時にp型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、このように、ユニポーラ動作と同等の特性を有するバイポーラ型ダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。   Although details will be described later, even in the case of a pn junction diode structure, for example, by controlling the lifetime of minority carriers that are the main components of excess carriers injected from the p-type region during conduction, it is equivalent to unipolar operation. Thus, the bipolar diode having the characteristics equivalent to the unipolar operation is also included in the unipolar operation diode described in the present invention.

本発明の第1の実施の形態では、一例として、還流ダイオード100と半導体スナバ200を別の半導体チップとして形成した場合について説明する。 In the first embodiment of the present invention, as an example, a case where the free wheel diode 100 and the semiconductor snubber 200 are formed as separate semiconductor chips will be described.

半導体スナバ200の構成としては、例えばキャパシタ210と抵抗220が直列接続したいわゆるRCスナバの構成とした場合について説明する。また、半導体スナバ200は、例えばシリコン(Si)を半導体基体材料とし、かつ、アノード端子300とカソード端子400が互いに対面するように電極形成された、いわゆる縦型の半導体チップからなる場合について説明する。   As a configuration of the semiconductor snubber 200, for example, a case of a so-called RC snubber configuration in which a capacitor 210 and a resistor 220 are connected in series will be described. Further, the semiconductor snubber 200 will be described in the case of a so-called vertical semiconductor chip in which, for example, silicon (Si) is used as a semiconductor base material and electrodes are formed so that the anode terminal 300 and the cathode terminal 400 face each other. .

還流ダイオード100としては、例えば炭化珪素(SiC)を半導体基体材料としたショットキーバリアダイオードの場合について説明する。本発明の第1の実施の形態では、ショットキーバリアダイオードとして、アノード端子300とカソード端子400が互いに対面するように電極形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。   As the freewheeling diode 100, for example, a case of a Schottky barrier diode using silicon carbide (SiC) as a semiconductor substrate material will be described. In the first embodiment of the present invention, a so-called vertical Schottky barrier diode in which electrodes are formed so that the anode terminal 300 and the cathode terminal 400 face each other will be described as an example of the Schottky barrier diode.

図2は、図1で示した還流ダイオード100と半導体スナバ200を含む半導体装置の実装図である。還流ダイオード100は、例えば炭化珪素ショットキーバリアダイオードであり、半導体スナバ200は、例えばシリコン半導体RCスナバである。   FIG. 2 is a mounting diagram of a semiconductor device including the free wheeling diode 100 and the semiconductor snubber 200 shown in FIG. The free-wheeling diode 100 is, for example, a silicon carbide Schottky barrier diode, and the semiconductor snubber 200 is, for example, a silicon semiconductor RC snubber.

図2においては、半導体パッケージの一例として、例えばセラミック板などで形成された絶縁性を有し、かつ、支持体としての機能を有する絶縁基板500上に、例えば銅(Cu)やアルミニウム(Al)などの金属材料からなるアノード側金属膜310とカソード側金属膜410が形成されたセラミック基板を用いた場合について説明する。   In FIG. 2, as an example of a semiconductor package, for example, copper (Cu) or aluminum (Al) is formed on an insulating substrate 500 having an insulating property formed of, for example, a ceramic plate and having a function as a support. A case where a ceramic substrate on which an anode side metal film 310 and a cathode side metal film 410 made of a metal material are formed will be described.

カソード側金属膜410上には、還流ダイオード100と半導体スナバ200のそれぞれの半導体チップのカソード端子400が例えば半田やろう材等の接合材料を介して接するように配置されている。還流ダイオード100と半導体スナバ200のそれぞれの半導体チップのアノード端子300は、例えばアルミワイヤやアルミリボンなどの金属配線320,330を介して、共にアノード側金属膜310に接続されている。   On the cathode side metal film 410, the cathode terminals 400 of the respective semiconductor chips of the reflux diode 100 and the semiconductor snubber 200 are arranged so as to be in contact with each other through a bonding material such as solder or brazing material. The anode terminals 300 of the semiconductor chips of the free-wheeling diode 100 and the semiconductor snubber 200 are both connected to the anode-side metal film 310 via metal wirings 320 and 330 such as aluminum wires and aluminum ribbons.

次に、図3及び図4に、還流ダイオード100と半導体スナバ200とをそれぞれ構成する半導体チップの断面構造図の一例を示す。   Next, FIG. 3 and FIG. 4 show an example of a cross-sectional structure diagram of a semiconductor chip that constitutes the free wheel diode 100 and the semiconductor snubber 200, respectively.

図3に示すように、還流ダイオード100は、例えば炭化珪素(SiC)のポリタイプが4Hタイプのn+型である基板領域(半導体基体)1上にn-型のドリフト領域2が形成された基板材料で構成されている。基板領域1としては、例えば抵抗率が数mから数10mΩcm、厚さが数10〜数100μm程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みが小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域2としては、例えばn型の不純物密度が1015〜1018cm-3、厚みが0.1μm〜数10μmのものを用いることができる。なお、ドリフト領域2に関しても、素子構造や所要の耐圧により、不純物密度や厚みが前記範囲外となってももちろん良い。本発明の第1の実施の形態では例えば不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのものを用いた場合で説明する。 As shown in FIG. 3, in the free-wheeling diode 100, for example, an n type drift region 2 is formed on an n + type substrate region (semiconductor substrate) 1 having a polytype of silicon carbide (SiC) of 4H type. It consists of a substrate material. As the substrate region 1, for example, a general low resistance substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. Of course, the resistivity and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage. However, in general, the smaller the resistivity and the thickness, the more the loss during conduction can be reduced. As the drift region 2, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of 0.1 μm to several tens of μm can be used. It should be noted that the impurity density and thickness of the drift region 2 may of course be out of the above range depending on the element structure and required breakdown voltage. In the first embodiment of the present invention, for example, a case where an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class is used will be described.

なお、本発明の第1の実施の形態では、半導体基体が、基板領域1とドリフト領域2の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域1のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本発明の第1の実施の形態では一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。また、本発明の第1の実施の形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。   In the first embodiment of the present invention, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 1 and the drift region 2 will be described. However, the magnitude of the resistivity does not depend on the above example. However, a substrate formed of only the substrate region 1 may be used, or a multilayer substrate may be used. In the first embodiment of the present invention, the breakdown voltage is 600 V class as an example, but the breakdown voltage class is not limited. In the first embodiment of the present invention, the case where the substrate material is formed of a silicon carbide material is described. However, the substrate material may be formed of other semiconductor materials such as silicon.

ドリフト領域2の基板領域1との接合面に対向する主面に接するように上部電極(表面電極)3が、更には上部電極3に対向し、かつ基板領域1と接するように下部電極(裏面電極)4が形成されている。上部電極3は、ドリフト領域2との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料を含み、例えば、ショットキー障壁を形成する金属材料としては、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)、金(Au)、白金(Pt)などの材料を用いることができる。また、上部電極3はアノード端子300として外部電極との接続をするために、最表面にアルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)などの金属材料を用いて多層の構造としても良い。一方、下部電極4は基板領域1とオーミック接続するような電極材料を含む。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、下部電極4はカソード端子400として外部電極と接続する。このように、図3に示す還流ダイオード100は、上部電極3がアノード電極、下部電極4がカソード電極としたダイオードとして機能する。   The upper electrode (surface electrode) 3 is in contact with the main surface of the drift region 2 facing the bonding surface with the substrate region 1, and further the lower electrode (back surface) is opposed to the upper electrode 3 and in contact with the substrate region 1. Electrode) 4 is formed. The upper electrode 3 includes a single-layer or multi-layer metal material including at least a metal material that forms a Schottky barrier with the drift region 2. For example, titanium (Ti) is used as the metal material that forms the Schottky barrier. A material such as nickel (Ni), molybdenum (Mo), gold (Au), or platinum (Pt) can be used. Further, the upper electrode 3 is connected to an external electrode as the anode terminal 300, and the outermost surface is made of a metal such as aluminum (Al), copper (Cu), gold (Au), nickel (Ni), silver (Ag), or the like. A multilayer structure may be used by using a material. On the other hand, the lower electrode 4 includes an electrode material that is in ohmic contact with the substrate region 1. Examples of the electrode material to be ohmic-connected include nickel silicide and titanium material, and the lower electrode 4 is connected to an external electrode as a cathode terminal 400. 3 functions as a diode having the upper electrode 3 as an anode electrode and the lower electrode 4 as a cathode electrode.

次に図4は、半導体スナバ200の断面構造図の一例である。図4中、例えばシリコンのn-型である基板領域(半導体基体)11の表層部には、基板領域11と同一導電型で、かつ基板領域11よりも不純物密度が同等以上のn+型の容量低下防止領域1001が形成されており、更に容量低下防止領域1001上には、例えばシリコン酸化膜などの誘電材料からなるキャパシタ誘電体膜12が形成されている。本発明の第1の実施の形態では、基板領域11は抵抗Rとして機能し、キャパシタ誘電体膜12はキャパシタCの一部(キャパシタ絶縁膜)として機能する。つまり、基板領域11は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みを決めることができ、例えば抵抗率が数mΩcmから数100Ωcm、厚さが数10〜数100μm程度のものを用いることができる。本発明の第1の実施の形態においては、少なくとも還流ダイオード100に含まれる抵抗値よりも大きくなるように、例えば、抵抗率が100Ωcmで厚さが300μmのものを用いた場合で説明する。なお、本発明の第1の実施の形態においては、基板領域11として、単一の抵抗率で形成された場合を例示しているが、複数の抵抗率を有していても良い。 Next, FIG. 4 is an example of a cross-sectional structure diagram of the semiconductor snubber 200. In FIG. 4, for example, in the surface layer portion of a substrate region (semiconductor substrate) 11 that is an n type of silicon, an n + type having the same conductivity type as that of the substrate region 11 and having an impurity density equal to or higher than that of the substrate region 11 A capacitance reduction prevention region 1001 is formed, and a capacitor dielectric film 12 made of a dielectric material such as a silicon oxide film is formed on the capacitance reduction prevention region 1001. In the first embodiment of the present invention, the substrate region 11 functions as a resistor R, and the capacitor dielectric film 12 functions as a part of the capacitor C (capacitor insulating film). That is, the substrate region 11 can determine the resistivity and thickness of the substrate according to the required resistance value. For example, the substrate region 11 has a resistivity of several mΩcm to several hundreds Ωcm and a thickness of about several tens to several hundreds μm. Can be used. In the first embodiment of the present invention, a case where, for example, a resistor having a resistivity of 100 Ωcm and a thickness of 300 μm is used so as to be at least larger than the resistance value included in the freewheeling diode 100 will be described. In the first embodiment of the present invention, the substrate region 11 is illustrated as being formed with a single resistivity, but may have a plurality of resistivity.

また、基板領域11の表層部に形成した容量低下防止領域1001は、並列接続されている還流ダイオード100が遮断状態となるような逆バイアス電圧が印加された際に、基板領域11への空乏層の伸張を緩和する領域として機能する。つまり、基板領域11と比べて不純物密度が同等以上であれば、基板領域11の不純物密度(つまり、抵抗率)に応じて、不純物密度の大きさを決めることができるが、不純物密度が大きいほどその効果は大きい。本発明の第1の実施の形態においては、容量低下防止領域1001の不純物密度を、例えば1×1019cm-3(抵抗率換算で10mΩcm前後)とした場合で説明する。 In addition, the capacity reduction prevention region 1001 formed in the surface layer portion of the substrate region 11 is a depletion layer to the substrate region 11 when a reverse bias voltage is applied so that the free-wheeling diodes 100 connected in parallel are cut off. It functions as a region to ease the expansion of That is, if the impurity density is equal to or higher than that of the substrate region 11, the impurity density can be determined according to the impurity density (that is, resistivity) of the substrate region 11. The effect is great. In the first embodiment of the present invention, the case where the impurity density of the capacity reduction prevention region 1001 is 1 × 10 19 cm −3 (about 10 mΩcm in terms of resistivity) will be described.

また、キャパシタ誘電体膜12については、必要な耐圧並びに必要なキャパシタCの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、キャパシタ誘電体膜12の破壊防止のため、還流ダイオード100よりも高いことが望ましい。また、キャパシタCの容量については、還流ダイオード100が遮断状態時(高電圧印加時)に生じる空乏層のキャパシタ容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲が望ましい。   Further, the thickness and area of the capacitor dielectric film 12 can be determined according to the required breakdown voltage and the required capacitance of the capacitor C. The withstand voltage is preferably higher than that of the free-wheeling diode 100 in order to prevent the capacitor dielectric film 12 from being broken. The capacitance of the capacitor C can be selected in the range of about 1/100 to about 100 times the capacitor capacity of the depletion layer generated when the freewheeling diode 100 is in the cutoff state (when a high voltage is applied). When a sufficient snubber function is exhibited, an increase in loss is suppressed as much as possible, and a necessary chip area is taken into consideration, a range of about one-tenth to about ten times is desirable as shown in the calculation results described later.

本発明の第1の実施の形態においては、例えば還流ダイオード100よりも耐圧が高くなるように例えば厚みは1μmとし、キャパシタCの容量が還流ダイオード100の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、キャパシタ誘電体膜12は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタCとして機能する誘電材料であればどのような材料でも良いが絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。そのような材料を用いた場合には、キャパシタ誘電体膜12の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として、絶縁破壊電界を1×109V/mとし、比誘電率を3.9とした場合、シリコン酸化膜の厚みが1μmの場合の単位面積1cm2当たりの静電容量は約3.4nF程度になる。それに対して、シリコン酸化膜の代わりに窒化ケイ素(Si)を用いた場合、絶縁破壊電界を1×109V/mとし、比誘電率を7.5とした場合、厚みが1μmで同等の耐圧を確保することができる。このとき、Siを用いた場合の単位面積1cm2当たりの静電容量は6.6nF程度になる。このように、Siを用いた方が静電容量が約2倍程度大きくなり、キャパシタ誘電体膜の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Siの値を比較すると約2倍程度になっている。更に、キャパシタ誘電体膜の材料がチタン酸バリウム(BaTiO)のような強誘電体であれば、その値がシリコン酸化膜の約13倍となり、より少ない面積にすることができる。また、キャパシタ誘電体膜は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。例えば、Siをシリコン酸化膜で挟んだONO構造では、Siのリーク電流をシリコン酸化膜により最小限にすることができる。 In the first embodiment of the present invention, for example, the thickness is set to 1 μm so that the breakdown voltage is higher than that of the freewheeling diode 100, and the capacitance of the capacitor C is approximately the same as the depletion capacity formed when the freewheeling diode 100 is cut off. This will be described in the case of using the above. The capacitor dielectric film 12 may be any material other than the silicon oxide film, as long as it is a dielectric material having a predetermined withstand voltage and functioning as the capacitor C. It is even better if the product value is greater than that of the silicon oxide film. When such a material is used, a necessary capacitance can be obtained with a small area while maintaining the dielectric strength of the capacitor dielectric film 12. For example, as a physical property value of a general silicon oxide film, when a dielectric breakdown electric field is 1 × 10 9 V / m and a relative dielectric constant is 3.9, a unit area is 1 cm when the thickness of the silicon oxide film is 1 μm. The capacitance per 2 is about 3.4 nF. On the other hand, when silicon nitride (Si 3 N 4 ) is used instead of the silicon oxide film, the thickness is 1 μm when the dielectric breakdown electric field is 1 × 10 9 V / m and the relative dielectric constant is 7.5. Therefore, the equivalent breakdown voltage can be secured. At this time, the capacitance per 1 cm 2 of unit area when Si 3 N 4 is used is about 6.6 nF. As described above, the use of Si 3 N 4 increases the capacitance by about twice, and a larger capacitance can be obtained while maintaining the withstand voltage of the capacitor dielectric film. Accordingly, the area efficiency can be improved and the wafer cost can be reduced. This effect can be compared by the product of the dielectric breakdown electric field and the relative dielectric constant of the dielectric material, and the value of the silicon oxide film and the value of Si 3 N 4 are approximately doubled. Further, if the capacitor dielectric film is made of a ferroelectric material such as barium titanate (BaTiO 3 ), the value is about 13 times that of the silicon oxide film, and the area can be reduced. In addition, the capacitor dielectric film is not limited to a single dielectric material, and may be a laminate of a plurality of dielectric materials. For example, in the ONO structure sandwiching Si 3 N 4 in silicon oxide film, a leakage current the Si 3 N 4 can be minimized by the silicon oxide film.

本発明の第1の実施の形態においては、後述するように、還流ダイオード100として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタCと抵抗Rを有する半導体スナバ200を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、C=1/(2πfR)が一般的に知られており(fは振動現象の周波数)、本発明の第1の実施の形態においては、その式を満たすように、小容量の半導体スナバ200を用いたキャパシタCと抵抗Rを容易に設定することができることを特徴としている。   In the first embodiment of the present invention, as will be described later, for example, when a Schottky barrier diode is used as the freewheeling diode 100, the current / voltage oscillation phenomenon that is essentially generated by the unipolar operation, Traditionally used as a snubber circuit to reduce the vibration of diodes that operate in bipolar operation, without using a method of wiring external discrete components such as film capacitors or metal clad resistors in the path through which the main current flows. By connecting the semiconductor snubber 200 having the capacitor C and the resistor R in parallel, the vibration phenomenon can be easily and effectively suppressed. Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function (f is the frequency of the vibration phenomenon), and in the first embodiment of the present invention, The capacitor C and the resistor R using the small-capacity semiconductor snubber 200 can be easily set so as to satisfy the equation.

更に、キャパシタ誘電体膜12に接するように上部電極13が、更には上部電極13に対向し、かつ基板領域11と接するように下部電極14が形成されている。上部電極13はアノード端子300として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)などの金属材料を用いた単層、多層の構造としても良い。同様に、下部電極14についても、カソード端子400として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)などの金属材料を用いた単層、多層の構造としても良い。このように、図4に示す半導体スナバ200は、上部電極13が図3に示す還流ダイオード100のアノード電極に、下部電極14が図3に示す還流ダイオード100のカソード電極に、接続する半導体RCスナバとして機能する。   Further, an upper electrode 13 is formed so as to be in contact with the capacitor dielectric film 12, and further, a lower electrode 14 is formed so as to be opposed to the upper electrode 13 and in contact with the substrate region 11. The upper electrode 13 is formed of, for example, a metal material so as to be connected to an external electrode as the anode terminal 300, and aluminum (Al), copper (Cu), gold (Au), nickel (Ni), silver ( A single-layer or multilayer structure using a metal material such as Ag) may be used. Similarly, the lower electrode 14 is formed of, for example, a metal material so as to be connected to the external electrode as the cathode terminal 400, and aluminum (Al), copper (Cu), gold (Au), nickel ( A single-layer or multilayer structure using a metal material such as Ni) or silver (Ag) may be used. As described above, the semiconductor snubber 200 shown in FIG. 4 has a semiconductor RC snubber in which the upper electrode 13 is connected to the anode electrode of the freewheeling diode 100 shown in FIG. 3 and the lower electrode 14 is connected to the cathode electrode of the freewheeling diode 100 shown in FIG. Function as.

次に、本発明の第1の実施の形態の動作について詳しく説明する。   Next, the operation of the first exemplary embodiment of the present invention will be described in detail.

本発明の第1の実施の形態に係る半導体装置は、例えば電力エネルギの変換手段の1つとして、一般的に使用される図6に示すようなコンバータや図7に示すようなインバータ等の電力変換装置において、電源電圧(+V)(例えば本発明の第1の実施の形態では400V)に対して逆バイアス接続になるように接続され、電流を還流する受動素子A、Bとして使用される。本発明の第1の実施の形態に係る半導体装置の動作モードは、MOSFETやIGBT等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子に対しても、スイッチング素子と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。本発明の第1の実施の形態においては、図6のコンバータ回路を一例として動作を説明する。なお、図6中のスイッチング素子Dは例えばIGBTで構成されている場合で説明する。   The semiconductor device according to the first embodiment of the present invention includes, for example, a converter as shown in FIG. 6 or an inverter as shown in FIG. In the converter, the power supply voltage (+ V) (for example, 400 V in the first embodiment of the present invention) is connected so as to be reverse-biased, and is used as passive elements A and B that circulate current. The operation mode of the semiconductor device according to the first embodiment of the present invention is changed from a cut-off state in which current is cut off to a conductive state in which current is circulated in conjunction with a switching operation of a switching element such as a MOSFET or IGBT. Operates from state to block state. In a power conversion device, a stable operation that is low loss and is unlikely to cause malfunctions is required for a passive element that circulates current as well as a switching element. In the first embodiment of the present invention, the operation will be described by taking the converter circuit of FIG. 6 as an example. In addition, the switching element D in FIG. 6 is demonstrated by the case where it is comprised, for example by IGBT.

まず、スイッチング素子Dがオンし、スイッチング素子Dに電流が流れている状態においては、受動素子Aは逆バイアス状態となり遮断状態になる。図3に示す還流ダイオード100(ここでは、ショットキーバリアダイオード)においては、アノード端子300とカソード端子400間に逆バイアス電圧が印加されるため、ドリフト領域2中には上部電極3とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図4に示す半導体スナバ200においては、後述するように、容量低下防止領域1001を形成することによって、キャパシタCとして機能するほぼキャパシタ誘電体膜12のみが高電圧により充電された状態になっており、遮断状態を維持する。   First, in a state where the switching element D is turned on and a current flows through the switching element D, the passive element A is in a reverse bias state and is in a cutoff state. In the freewheeling diode 100 shown in FIG. 3 (here, a Schottky barrier diode), a reverse bias voltage is applied between the anode terminal 300 and the cathode terminal 400, so that the Schottky between the upper electrode 3 and the drift region 2 is present. A depletion layer extending from the junction is generated and the cut-off state is maintained. Further, in the semiconductor snubber 200 shown in FIG. 4, as will be described later, by forming the capacitance decrease prevention region 1001, only the capacitor dielectric film 12 functioning as the capacitor C is in a state of being charged with a high voltage. And maintain the shut-off state.

このように、遮断状態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。   Thus, in the cut-off state, the passive element has a function similar to that of the prior art in which only the Schottky barrier diode is configured.

次に、スイッチング素子Dがオフし、スイッチング素子Dがオフ状態に移行するのに連動して、受動素子Aは順バイアス状態となり導通状態に移行する。図3に示す還流ダイオード100のドリフト領域2中に広がっていた空乏層が後退し、上部電極3とドリフト領域2との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。このとき、還流ダイオード100に流れる電流は、ドリフト領域2中をほぼ下部電極4側から供給される電子電流のみで構成されており、ユニポーラ動作をする。また、図4に示す半導体スナバ200においても、還流ダイオード100と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体膜12に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本発明の第1の実施の形態では、キャパシタ誘電体膜12のキャパシタ容量が還流ダイオード100の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ200は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード100のみが導通状態となる。このとき本発明の第1の実施の形態においては、還流ダイオード100が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるpn接合ダイオードに比べて、ドリフト領域2の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、本発明の第1の実施の形態は、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。   Next, in conjunction with the switching element D being turned off and the switching element D shifting to the off state, the passive element A enters the forward bias state and shifts to the conductive state. The depletion layer that has spread into the drift region 2 of the free-wheeling diode 100 shown in FIG. 3 recedes, and the Schottky junction formed between the upper electrode 3 and the drift region 2 corresponds to the Schottky barrier height. When the forward bias voltage is applied, the freewheeling diode 100 becomes conductive. At this time, the current flowing through the freewheeling diode 100 is composed of only the electron current supplied from the lower electrode 4 side in the drift region 2 and performs a unipolar operation. Also, in the semiconductor snubber 200 shown in FIG. 4, similarly to the freewheeling diode 100, since the high voltage reverse bias state shifts to the low voltage forward bias state, the charge charged in the capacitor dielectric film 12 is discharged. And a transient current flows. However, in the first embodiment of the present invention, the capacitor capacitance of the capacitor dielectric film 12 is as small as the depletion capacitance formed when the free-wheeling diode 100 is cut off. The magnitude is very small compared to the forward bias current flowing through the freewheeling diodes 100 in parallel, and hardly affects the operation. The semiconductor snubber 200 is in the cut-off state after the transient current accompanying the change in the bias voltage flows, so that it shifts to the forward bias state and the steady state, and only the freewheeling diode 100 is in the conductive state. At this time, in the first embodiment of the present invention, since the free-wheeling diode 100 is composed of a Schottky barrier diode made of a silicon carbide material semiconductor substrate, compared with a pn junction diode made of a general silicon material. The resistance of the drift region 2 can be formed with a lower resistance, and the conduction loss can be reduced. As described above, the first embodiment of the present invention has an effect similar to that of the conventional technique in which the passive element is configured only by the Schottky barrier diode even in the conductive state.

次に、スイッチング素子Dがターンオンし、スイッチング素子Dがオン状態に移行するのに連動して、受動素子Aは逆バイアス状態となり遮断状態に移行する。図3に示すように、ショットキーバリアダイオードにおいては、下部電極4側からドリフト領域2中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域2中には上部電極3とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。   Next, as the switching element D is turned on and the switching element D shifts to the on state, the passive element A enters the reverse bias state and shifts to the cutoff state. As shown in FIG. 3, in the Schottky barrier diode, the electron current supplied from the lower electrode 4 side into the drift region 2 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the Schottky barrier height of the Schottky junction, and when the reverse bias voltage starts to be applied to the Schottky junction, the upper electrode 3 is placed in the drift region 2. The depletion layer extending from the Schottky junction spreads out and shifts to the cutoff state.

この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子A並びにスイッチング素子Dに過渡電流として流れ、それぞれの素子において損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。   When transitioning from the conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the elements of the freewheeling diode disappear. The reverse recovery current flows as a transient current in the passive element A and the switching element D, and a loss (herein referred to as reverse recovery loss) occurs in each element. For this reason, it is better that the reverse recovery current generated in the freewheeling diode is as small as possible.

本発明の第1の実施の形態では、還流ダイオード100を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。   In the first embodiment of the present invention, the freewheeling diode 100 is formed of a unipolar Schottky barrier diode formed of a semiconductor material made of silicon carbide, and is compared with a pn junction diode formed of general silicon. And this reverse recovery current is much smaller. That is, reverse recovery loss can be greatly reduced.

この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。   This difference in reverse recovery loss can be explained by the difference in the shutoff / conduction mechanism between the two.

まず、一般的なシリコンで形成されたpn接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成するのが一般的である。そして、例えば600Vクラスのpn接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度が1014cm-3程度とした場合、厚みが50μm程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数100A/cm2程度の順バイアス電流が流れた場合、多数キャリア(電子)及び少数キャリア(ホール)の濃度が共に1017cm-3台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。 First, a pn junction diode formed of general silicon has a drift region conductivity modulation effect due to minority carrier injection during forward bias conduction. Therefore, in order to secure a breakdown voltage while minimizing conduction loss, In general, the thickness is small and the impurity concentration is low. For example, if a pn junction diode of 600V class is to be realized, the drift is relatively drifting to about 50 μm when the impurity density of the drift region is about 10 14 cm −3 due to the limitation of the feasibility of low impurity concentration. It is necessary to use a thick substrate. When conducting, due to the conductivity modulation effect of bipolar operation, the minority carriers and the majority carriers are injected into the drift region so as to have substantially the same concentration according to the magnitude of the flowing current, so that a low resistance can be obtained. For example, when a forward bias current of about several hundred A / cm 2 flows, carriers are injected to such an extent that the concentration of majority carriers (electrons) and minority carriers (holes) are both 10 17 cm −3 , and they are excessive carriers. And it works.

一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード100に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、例えば600Vクラスとして不純物密度が1016cm-3、厚みが5μmのドリフト領域2が全域空乏化した場合にも、上記pn接合ダイオードと単純に比較して、キャリア密度が10分の1、キャリアの分布しているドリフト領域の厚みが10分の1となるため、トータルで100分の1程度の過剰キャリアしか発生しない。このことから、還流ダイオード100をユニポーラ動作をする素子で形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。 On the other hand, since the Schottky barrier diode is composed only of electrons that are majority carriers, the amount of excess carriers generated when shifting to the cut-off state is almost completely depleted in the freewheeling diode 100. Only the amount of carriers discharged from the depletion layer is generated when the is formed. That is, for example, even when the drift region 2 having an impurity density of 10 16 cm −3 and a thickness of 5 μm in the 600 V class is depleted entirely, the carrier density is 1/10 compared to the pn junction diode. Since the thickness of the drift region in which carriers are distributed becomes 1/10, only about 1/100 excess carriers are generated in total. Thus, by forming the freewheeling diode 100 with an element that performs a unipolar operation, the reverse recovery current can be greatly reduced, and as a result, the reverse recovery loss can be greatly reduced. As described above, the effect of reducing the reverse recovery loss is the same as that of the conventional technique in which the passive element is configured only by the Schottky barrier diode.

更に、本発明の第1の実施の形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。   Furthermore, in the first embodiment of the present invention, the current during the reverse recovery operation unique to the unipolar operation that could not be solved essentially when the passive element of the prior art is constituted only by the Schottky barrier diode.・ Has a function to suppress voltage oscillation.

この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスLsと、還流ダイオードの逆回復動作時の逆回復電流Irの遮断速度(dIr/dt)の相互作用によってサージ電圧Vsが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度(dIr/dt)を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。   This vibration phenomenon itself is caused by the mutual relationship between the parasitic inductance Ls generated in the circuit of the power converter such as an inverter incorporating the freewheeling diode and the cutoff speed (dIr / dt) of the reverse recovery current Ir during the reverse recovery operation of the freewheeling diode. It is generally known that a surge voltage Vs is generated by the action and is generated from this. This vibration phenomenon of current and voltage causes destruction of the element due to surge voltage, increase of loss during vibration operation, malfunction of peripheral circuits, etc., and it becomes a hindrance to stable operation, so suppression is required. . For this reason, in order to reduce the vibration phenomenon, it is necessary to relax the current interruption speed (dIr / dt) during the reverse recovery operation, and further to have a mechanism that quickly attenuates the oscillating current and converges the vibration. It becomes.

しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Irの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Irは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間tがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく2つ挙げられる。   However, only the conventional Schottky barrier diode that performs the unipolar operation includes the majority component of the reverse recovery current Ir, so the reverse recovery current Ir due to excess carriers is greatly reduced, but the depletion layer formation speed is almost the same. Since the determined reverse recovery time t can hardly be controlled, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. There are two main reasons.

1つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度(dI/dt)はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないためpn接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。   One is that, as described above, in the Schottky barrier diode, the amount of excess carriers injected from the cut-off state to the conductive state is composed only of majority carriers that supplement the depletion region formed in the drift region at the time of cut-off. It is a point that has been. That is, the reverse recovery current cutoff speed (dI / dt) of the Schottky barrier diode almost depends only on the formation speed of the depletion region, and since there are almost no minority carriers, a lifetime control method such as a pn junction diode is used. It cannot be used as it is. For this reason, when using only a Schottky barrier diode, an attempt to improve the switching speed of the switching element and reduce the transient loss will cause a more severe vibration phenomenon, so there is a trade-off between reducing the transient loss and suppressing the vibration phenomenon. There was an off relationship.

もう1つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、pn接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Irを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Irを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。更に、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。   The other is that since the Schottky barrier diode operates with almost majority carriers only when conducting, the resistance inside the device does not change with the resistance according to the thickness of the drift region and the impurity concentration, either immediately before conduction or immediately before interruption. is there. As described above, the pn junction diode has a low resistance due to the conductivity modulation effect during conduction, but the drift region has a high resistance during the reverse recovery operation in which the conductivity modulation is canceled, and the reverse recovery current Ir is resistance limited. It has a mechanism. On the other hand, the Schottky barrier diode has a low resistance as its own resistance component both at the time of conduction and immediately before the interruption, and does not have a mechanism for limiting the resistance of the reverse recovery current Ir. Therefore, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. Furthermore, by using a wide gap semiconductor such as silicon carbide as the semiconductor material, the resistance of the element itself is small, so that the conduction loss can be reduced, but the vibration phenomenon is more likely to occur. Therefore, when only the Schottky barrier diode is used, there is a trade-off relationship between the loss during conduction and the suppression mechanism of the vibration phenomenon.

これに対して、本発明の第1の実施の形態においては、還流ダイオード100と半導体スナバ200を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。さらに、本発明の第1の実施の形態においては、還流ダイオード100に逆バイアス電圧が印加された際に、抵抗Rを構成する抵抗領域への空乏層の伸張を緩和する容量低下防止領域1001が形成されているため、逆バイアス電圧による抵抗領域への空乏容量の形成を抑えることができる。そのため、例えば、誘電体からなるキャパシタ誘電体膜12で形成されたキャパシタCと直列に接続となる空乏容量の形成を抑えることができるため、半導体スナバ200としてのキャパシタ容量の低下を抑えることができる。このことから、逆回復動作時に生じる電流・電圧の振動現象をさらに安定して抑制することができると共に、キャパシタ容量の低下を防止した分だけ、半導体スナバ200を高密度化することができ、半導体スナバ200のチップサイズを低減することができる。   On the other hand, in the first embodiment of the present invention, a simple configuration in which the freewheeling diode 100 and the semiconductor snubber 200 are connected in parallel reduces the transient loss and the conduction loss and suppresses the vibration phenomenon. be able to. Furthermore, in the first embodiment of the present invention, when the reverse bias voltage is applied to the freewheeling diode 100, the capacitance decrease prevention region 1001 that relaxes the extension of the depletion layer to the resistance region constituting the resistor R is provided. Since it is formed, the formation of a depletion capacitance in the resistance region due to the reverse bias voltage can be suppressed. Therefore, for example, since it is possible to suppress the formation of a depletion capacitor connected in series with the capacitor C formed of the capacitor dielectric film 12 made of a dielectric, it is possible to suppress a decrease in the capacitor capacitance as the semiconductor snubber 200. . As a result, the current / voltage oscillation phenomenon that occurs during the reverse recovery operation can be more stably suppressed, and the semiconductor snubber 200 can be densified as much as the reduction in the capacitance of the capacitor can be prevented. The chip size of the snubber 200 can be reduced.

すなわち、本発明の第1の実施の形態においては、還流ダイオード100において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域2中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ200中のキャパシタ誘電体膜12からなるキャパシタCにも同等の逆バイアス電圧が印加され、半導体スナバ200中にも相応の過渡電流が流れ始める。この半導体スナバ200に流れる過渡電流は、キャパシタ誘電体膜12からなるキャパシタCの大きさと基板領域11の抵抗R成分の大きさで決まり、自由に設計することができる。   In other words, in the first embodiment of the present invention, when the forward bias current decreases and the forward bias current becomes zero in the freewheeling diode 100, a depletion layer is formed in the drift region 2 due to the reverse bias voltage, and the excess current is excessive. A reverse recovery current composed of carriers starts to flow. Almost simultaneously with the application of the reverse bias voltage, an equivalent reverse bias voltage is applied to the capacitor C formed of the capacitor dielectric film 12 in the semiconductor snubber 200, and a corresponding transient current flows in the semiconductor snubber 200. start. The transient current flowing through the semiconductor snubber 200 is determined by the size of the capacitor C formed of the capacitor dielectric film 12 and the size of the resistance R component of the substrate region 11, and can be designed freely.

本発明の第1の実施の形態においては、基板領域11の表層部にキャパシタ誘電体膜12に接するように形成された容量低下防止領域1001が、基板領域11に空乏層が形成されるのを緩和する領域として機能するため、キャパシタCの大きさをほぼキャパシタ誘電体膜12によって形成することができ、十分な振動現象の抑制が可能となる。   In the first embodiment of the present invention, the capacitance lowering prevention region 1001 formed on the surface layer portion of the substrate region 11 so as to be in contact with the capacitor dielectric film 12 has a depletion layer formed on the substrate region 11. Since it functions as a mitigating region, the size of the capacitor C can be formed almost by the capacitor dielectric film 12, and the vibration phenomenon can be sufficiently suppressed.

つまり、受動素子Aが逆回復動作をする状態においては、還流ダイオード100及び半導体スナバ200は逆バイアス電圧が印加されるため、半導体スナバ200においては、下部電極14側に高い電圧が印加される状態となる。このとき、n型で構成されている基板領域11中の過剰電子は、下部電極14側に引き寄せられることになる。このため、例えば、容量低下防止領域1001が形成されていない場合、基板領域11中にキャパシタ誘電体膜に接する部分から空乏層が伸張し、基板領域11中にも空乏容量が形成される。基板領域11は、半導体スナバ200が充分機能するように、本発明の第1の実施の形態においては、例えば抵抗率が100Ωcmと抵抗の大きい、つまり、不純物密度が小さいシリコン基板を用いているため、より空乏層が広がりやすい状態となっている。空乏層で形成される容量の場合、空乏層が広がれば広がるほどキャパシタ容量が小さくなることと、この空乏層容量はキャパシタ誘電体膜12で構成されている誘電容量と直列接続をしていることから、半導体スナバ200としてのキャパシタ容量は、少なくとも誘電容量のみで得られるキャパシタ容量より低下する。例えば、本発明の第1の実施の形態において、基板領域11中に伸びる空乏層が10μm伸びた場合、シリコンの比誘電率を11.9とした場合、単位面積当たりの静電容量は約1.0μF程度になる。つまり、上記キャパシタ誘電体膜12が1μm厚のシリコン酸化膜で形成されている場合の静電容量約3.4μFに対して、小さい容量が形成されてしまうのに加えて、それらが直列接続しているために、合成したキャパシタ容量としては、約0.8μF程度とキャパシタ誘電体膜の容量に比べて約1/4の容量となってしまう。更に、空乏層が伸びれば伸びるほどキャパシタ容量は減少してしまうことになる。   That is, in the state where the passive element A performs the reverse recovery operation, the reverse bias voltage is applied to the free-wheeling diode 100 and the semiconductor snubber 200. Therefore, in the semiconductor snubber 200, a high voltage is applied to the lower electrode 14 side. It becomes. At this time, excess electrons in the n-type substrate region 11 are attracted to the lower electrode 14 side. For this reason, for example, when the capacitance reduction prevention region 1001 is not formed, the depletion layer extends from the portion in contact with the capacitor dielectric film in the substrate region 11, and a depletion capacitance is also formed in the substrate region 11. In the first embodiment of the present invention, for example, a silicon substrate having a high resistivity of 100 Ωcm, that is, a low impurity density is used for the substrate region 11 so that the semiconductor snubber 200 functions sufficiently. The depletion layer is more likely to spread. In the case of a capacitance formed by a depletion layer, the capacitor capacitance decreases as the depletion layer increases, and this depletion layer capacitance is connected in series with the dielectric capacitance formed by the capacitor dielectric film 12. Therefore, the capacitor capacity as the semiconductor snubber 200 is lower than the capacitor capacity obtained by at least the dielectric capacity alone. For example, in the first embodiment of the present invention, when the depletion layer extending into the substrate region 11 extends by 10 μm, when the relative dielectric constant of silicon is 11.9, the capacitance per unit area is about 1 About 0.0μF. That is, in addition to the capacitance of about 3.4 μF when the capacitor dielectric film 12 is formed of a silicon oxide film having a thickness of 1 μm, a small capacitance is formed, and they are connected in series. For this reason, the combined capacitor capacity is about 0.8 μF, which is about 1/4 of the capacity of the capacitor dielectric film. Furthermore, the capacitor capacity decreases as the depletion layer increases.

一方、本発明の第1の実施の形態においては、容量低下防止領域1001が本来空乏層が形成されやすい、キャパシタ誘電体膜12と接する基板領域11に形成されているため、基板領域11への空乏層の伸びを大幅に緩和している。つまり、高い不純物密度で形成された容量低下防止領域1001中の電子は下部電極14側に高い電圧が印加されてもなかなか枯渇しないため、ほとんど空乏層が広がらないからである。一般的に空乏層の伸びは不純物密度の大きさに反比例するため、不純物密度が5桁大きければ、空乏層の伸びは5桁小さくなることになる。つまり、本発明の第1の実施の形態においては、ほとんど基板領域11には空乏層が伸びないため、半導体スナバ200はキャパシタ誘電体膜12で形成されたキャパシタ容量として働く。このため、単位面積当たりの誘電容量をほとんど低下させることなく、十分な振動現象の抑制が可能となる。   On the other hand, in the first embodiment of the present invention, the capacitance reduction prevention region 1001 is formed in the substrate region 11 in contact with the capacitor dielectric film 12 where the depletion layer is easily formed. The growth of the depletion layer has been greatly eased. In other words, electrons in the capacity reduction prevention region 1001 formed with a high impurity density are not easily depleted even when a high voltage is applied to the lower electrode 14 side, so that the depletion layer hardly spreads. In general, since the elongation of the depletion layer is inversely proportional to the size of the impurity density, if the impurity density is 5 orders of magnitude, the extension of the depletion layer will be 5 orders of magnitude smaller. That is, in the first embodiment of the present invention, since the depletion layer hardly extends in the substrate region 11, the semiconductor snubber 200 functions as a capacitor capacitance formed by the capacitor dielectric film 12. For this reason, it is possible to sufficiently suppress the vibration phenomenon without substantially reducing the dielectric capacitance per unit area.

また、空乏層が形成されても、キャパシタ誘電体膜12で形成した容量に対して、例えば10倍の容量を有していれば、半導体スナバ200としてのキャパシタ容量の低下は1割程度に抑えることができる。半導体装置及び半導体プロセスの現実的な製造バラつきがやはり1割前後であることを考えると、少なくともこの程度の低下しろとなるような空乏層の伸びに抑えるのが望ましい。   Further, even if the depletion layer is formed, if the capacitance formed by the capacitor dielectric film 12 is, for example, 10 times the capacitance, the decrease in the capacitance of the capacitor as the semiconductor snubber 200 is suppressed to about 10%. be able to. Considering that the actual manufacturing variation of the semiconductor device and the semiconductor process is about 10%, it is desirable to suppress the depletion layer to grow at least to such a degree as to be reduced.

いずれにしても、基板領域11への空乏層の伸びを緩和する容量低下防止領域1001を形成することによって、振動現象の抑制を効率的に実現できる。   In any case, the suppression of the vibration phenomenon can be efficiently realized by forming the capacity decrease prevention region 1001 that relaxes the extension of the depletion layer to the substrate region 11.

以上、本発明の第1の実施の形態の動作を説明してきたが、この並列に接続された半導体スナバ200の効果は3つある。   The operation of the first embodiment of the present invention has been described above. There are three effects of the semiconductor snubber 200 connected in parallel.

1つ目は、半導体スナバ200は電圧の過渡変動がないと動作しないため、スイッチング素子Dのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード100に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。   First, since the semiconductor snubber 200 does not operate unless there is a voltage transient, it does not affect the switching speed of the switching element D, and the loss depending on the switching speed can be kept low as in the conventional case. is there. That is, since the cutoff speed of the forward bias current flowing through the freewheeling diode 100 can be set at a high speed, the loss accompanying the cutoff of the main current can be reduced.

2つ目は、還流ダイオード100が逆回復動作に入ったときに、還流ダイオード100に並列接続された半導体スナバ200のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度(dIr/dt)を緩和することができ、サージ電圧そのものを低減できることである。   Second, when the freewheeling diode 100 enters the reverse recovery operation, the capacitor component and the resistance component of the semiconductor snubber 200 connected in parallel to the freewheeling diode 100 are operated, and the reverse recovery current cutoff speed (dIr / dt). The surge voltage itself can be reduced.

更に3つ目は、半導体スナバ200に流れた電流を基板領域11の抵抗成分で電力消費するため、寄生インダクタンスLsで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。   Third, since the current flowing through the semiconductor snubber 200 is consumed by the resistance component of the substrate region 11, the energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged.

このように、本発明においては、還流ダイオード100が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ200を用いることで解決することができるという特徴を有する。   As described above, in the present invention, while having the performance of reducing the transient loss and conduction loss of the freewheeling diode 100, the essential vibration phenomenon unique to the unipolar operation can be solved by using the semiconductor snubber 200. It has the characteristics.

一般に、RCスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ200は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード100と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるpn接合ダイオードをにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度(dIr/dt)を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、かつ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、pn接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて100倍もの逆回復電流が発生する。ダイオードに流れる電流密度が更に大きくなったり、また耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアは更に増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を100倍にする必要がある。また、抵抗Rに関しても消費すべき電力が100倍となるため体積を100倍にする必要があり、結果としてチップサイズが100倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。     In general, the RC snubber configuration is a conventionally known circuit when viewed as a circuit, but a semiconductor snubber 200 that forms a snubber circuit on a semiconductor substrate is combined with a freewheeling diode 100 having a unipolar operation or an operation equivalent to a unipolar operation. Thus, it is possible to fulfill a sufficient function as a snubber circuit for the first time. In other words, in a pn junction diode made of silicon that has been generally used in power conversion devices such as inverters, a snubber circuit on a semiconductor chip is practically difficult due to power capacity limitation, and a film capacitor that is a discrete component This is because it is necessary to arrange a capacitor composed of the above and a resistor composed of a metal clad resistor in a path through which the main current flows inside or outside the semiconductor package of the power converter. The reason for this is that in order for the snubber circuit to function sufficiently, in order to mitigate the reverse recovery current cutoff speed (dIr / dt), the capacity must be such that a transient current equivalent to the reverse recovery current flowing in the diode flows. And a resistor having a power capacity capable of consuming the current flowing through the capacitor is required to attenuate the vibration phenomenon. As described above, in the pn junction diode, the magnitude of the reverse recovery current varies depending on the magnitude of the circulating current. In the above example, the reverse recovery current is 100 times that of the unipolar Schottky barrier diode. As the current density flowing through the diode further increases and the withstand voltage class increases, the excess carriers injected during conduction further increase and the reverse recovery current also increases. For this reason, when the capacitor is formed on the semiconductor chip, the thickness is limited by the required withstand voltage, and therefore the area needs to be simply calculated to be 100 times larger. Further, since the electric power to be consumed for the resistor R is 100 times, the volume needs to be 100 times, and as a result, the chip size is required 100 times. Therefore, the idea of forming a snubber circuit in a power conversion device with a semiconductor chip is practically difficult with the extension of the prior art.

本発明の第1の実施の形態においては、還流ダイオード100に流れる過渡電流が高々ドリフト領域2に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ200で形成しているところが従来技術と異なる点である。更に、本発明の第1の実施の形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。   In the first embodiment of the present invention, it is noted that the transient current flowing through the freewheeling diode 100 is a transient current consisting only of carriers generated when a depletion layer is formed in the drift region 2 at most. Is formed by a small-capacity semiconductor snubber 200, which is different from the prior art. Furthermore, with the configuration of the first embodiment of the present invention, it is possible to obtain new effects not found in the prior art in suppressing the performance and vibration phenomenon of reducing transient loss and conduction loss.

1つは、ユニポーラ動作をする還流ダイオード100に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ200を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なpn接合ダイオードとの組み合わせでは得られない効果である。   First, once a semiconductor snubber 200 having a predetermined capacitor capacity and resistance value is connected in parallel to the freewheeling diode 100 that performs unipolar operation, the snubber function becomes effective in the entire current range and temperature range in which the freewheeling diode operates. Is to work. As described above, the reverse recovery current of the Schottky barrier diode is composed only of excess carriers generated when the depletion layer is generated by the reverse bias voltage, and thus depends on the magnitude of the current flowing during the reflux operation. This is because an almost constant reverse recovery current flows every time. For the same reason, the reverse recovery current flows almost without being affected by the temperature of the freewheeling diode. For this reason, it is possible to reduce the transient loss and suppress the vibration phenomenon in the entire current range and temperature range. These are effects that cannot be obtained in combination with a general pn junction diode.

もう1つは、図2に示すようにスナバ回路を半導体スナバ200で形成することで、還流ダイオード100の直近に低インダクタンスで実装することができ、更に過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード100にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度(dIr/dt)を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本発明の第1の実施の形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度(dIr/dt)を適切に緩和し振動現象を抑制することができる。   The other is that the snubber circuit is formed of the semiconductor snubber 200 as shown in FIG. 2, so that it can be mounted with a low inductance in the immediate vicinity of the freewheeling diode 100, further reducing the transient loss and suppressing the vibration phenomenon. Is a point. This is because, as the parasitic inductance generated when the snubber circuit is connected in parallel to the freewheeling diode 100 is smaller, the transient current flowing through the snubber circuit is more likely to flow, and the cutoff speed (dIr / dt) of the reverse recovery current flowing through the freewheeling diode is reduced. This is because the back electromotive force generated by the parasitic inductance superimposed on the voltage applied to the capacitor in the snubber circuit is small, and the switching time can be shortened in the withstand voltage range of the capacitor. Therefore, in the first embodiment of the present invention, the parasitic inductance is reduced as compared with the case of a snubber circuit using a capacitor composed of a film capacitor or the like, which is a conventional discrete component, and a resistor composed of a metal clad resistor or the like. By reducing it, the switching time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dIr / dt) can be moderated and the vibration phenomenon can be suppressed.

また、スナバ回路を還流ダイオード100の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタCとメタルクラッド抵抗などからなる抵抗Rとを用いるスナバ回路の場合では、還流ダイオード100で発生した振動電流はこれらの部品を通り、還流ダイオード100に戻る経路を通る。その際に抵抗Rにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ200で形成した場合には、還流ダイオード100の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。   In addition, mounting the snubber circuit in the immediate vicinity of the freewheeling diode 100 also reduces unnecessary noise emission. For example, in the case of a snubber circuit using a capacitor C made of a conventional discrete component such as a film capacitor and a resistor R made of a metal clad resistor, the oscillating current generated by the freewheeling diode 100 passes through these components, and the freewheeling diode 100 Take the path back to. At that time, the oscillating current is suppressed by the resistor R, but the surface formed by this current path so far works as a kind of loop antenna and radiates noise. When the snubber circuit is formed by the semiconductor snubber 200, the surface formed by the current path of the oscillating current is much smaller than when discrete components are used because it is mounted in the immediate vicinity of the freewheeling diode 100. , Noise emission due to oscillating current is reduced. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.

更に、本発明の第1の実施の形態においては、スナバ回路を半導体スナバ200で形成することで、還流ダイオード100と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。   Furthermore, in the first embodiment of the present invention, since the snubber circuit is formed of the semiconductor snubber 200, the power conversion device can be configured using the same mounting process as that of the freewheeling diode 100. In addition, the vibration phenomenon can be easily suppressed, and the required volume can be greatly reduced as compared with the conventional snubber circuit.

また、半導体スナバ200の抵抗成分を半導体基体で形成し図2に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。   Further, since the resistance component of the semiconductor snubber 200 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. 2, high heat dissipation can be obtained. Therefore, it is possible to design a resistor with a higher density than an external resistor. That is, the resistance to destruction is high and further downsizing can be realized.

また、本発明の第1の実施の形態で一例としてあげたように、例えば還流ダイオード100を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード100自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度(dIr/dt)が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。例えば、還流ダイオード100としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域2の不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオード100が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。   Further, as exemplified in the first embodiment of the present invention, for example, by configuring the freewheeling diode 100 with a Schottky barrier diode made of silicon carbide, the effects of the present invention can be maximized. . That is, in order to obtain a predetermined breakdown voltage, as the depletion layer thickness can be reduced by the wide band gap, the resistance of the freewheeling diode 100 itself can be reduced and the low conduction loss can be reduced. This is because (dIr / dt) becomes high and vibration energy is not consumed, and therefore, the vibration phenomenon has a more remarkable property. For example, when a Schottky barrier diode made of silicon is used as the freewheeling diode 100, a certain level of effect can be obtained as an effect of the present invention. Compared to the diode itself, which has a large resistance component, vibration energy is easily consumed and attenuated by the diode itself. From this, when the free-wheeling diode 100 is formed of a wide band gap semiconductor such as silicon carbide, both reduction of conduction loss and reduction of vibration phenomenon can be achieved more remarkably.

なお、本発明の第1の実施の形態においては、還流ダイオード100の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。   In the first embodiment of the present invention, the case where the semiconductor material of the free-wheeling diode 100 is silicon carbide is described. However, the same effect can be obtained by using a wide gap semiconductor such as gallium nitride or diamond. Can be obtained.

また、図4に示す容量低下防止領域1001は、半導体スナバ200の抵抗Rの抵抗値調整機能も有しており、半導体スナバ200の振動現象抑制効果を容易に、かつ、最大限に引き出すことが可能である。例えば、抵抗Rは基板領域11の抵抗値でほぼ決まる構成としているが、抵抗値を変更もしくは調整する場合、面積・厚み・不純物密度(比抵抗)を変えることで対応は可能である。ただし、面積はキャパシタ容量Cに必要な面積に依存すること、厚みはそれ自身の厚みを変更する場合、機械加工が必要なこと、更に機械的強度が得られる範囲でのみ設定可能なこと、更に、不純物密度については基板領域11の作成時点、つまり半導体ウェハを作成する時点で条件が定まっている必要があることなど、抵抗の微調整や変更がそれほど容易ではない。しかし、本発明の第1の実施の形態においては、容量低下防止領域1001を形成する際に、容量低下防止領域1001の厚みや面積を調整することで容易に抵抗Rの値を調整することができる。つまり、図4における容量低下防止領域1001を、例えば基板領域11の表層部にイオン注入法でn型不純物となるリンやひ素などを導入し、熱拡散によって不純物の活性化及び拡散することで形成する場合、熱拡散の条件を変えることで、容量低下防止領域1001の厚みを制御することができる。容量低下防止領域1001の厚みを小さくすると、抵抗領域(基板領域)11の厚みが大きくなるので、抵抗Rの値は大きくなり、容量低下防止領域1001の厚みを大きくすると、抵抗領域(基板領域)11の厚みが小さくなるので、抵抗Rの値は小さくなる。   4 also has a function of adjusting the resistance value of the resistance R of the semiconductor snubber 200, so that the effect of suppressing the vibration phenomenon of the semiconductor snubber 200 can be easily and maximized. Is possible. For example, the resistance R is configured to be substantially determined by the resistance value of the substrate region 11, but when the resistance value is changed or adjusted, it is possible to cope with it by changing the area, thickness, and impurity density (specific resistance). However, the area depends on the area necessary for the capacitor capacitance C, the thickness is required to be machined when changing its own thickness, and can be set only within a range where mechanical strength can be obtained. As for the impurity density, it is not easy to finely adjust or change the resistance because the conditions need to be determined when the substrate region 11 is created, that is, when the semiconductor wafer is created. However, in the first embodiment of the present invention, when forming the capacitance decrease prevention region 1001, the value of the resistance R can be easily adjusted by adjusting the thickness and area of the capacitance decrease prevention region 1001. it can. That is, the capacity reduction prevention region 1001 in FIG. 4 is formed, for example, by introducing phosphorus or arsenic that becomes an n-type impurity into the surface layer portion of the substrate region 11 by ion implantation, and activating and diffusing the impurity by thermal diffusion. In this case, the thickness of the capacity decrease prevention region 1001 can be controlled by changing the thermal diffusion conditions. When the thickness of the capacitance reduction prevention region 1001 is reduced, the resistance region (substrate region) 11 is increased. Therefore, the value of the resistance R is increased, and when the thickness of the capacitance reduction prevention region 1001 is increased, the resistance region (substrate region). Since the thickness of 11 becomes smaller, the value of the resistance R becomes smaller.

また、図8及び図9に示すように、容量低下防止領域1001を形成する面積(図8及び図9の断面構造では幅)を変えることでも、抵抗Rを調整することが可能である。図8及び図9は、例えば図2で示す半導体スナバ200のチップ構造のうち、チップ端部周辺の半導体スナバ200の一例を示している。図8は容量低下防止領域1001が上部電極13の端部とほぼ同等の位置に端部が来るように形成されている場合を示している。つまり、図8中の半導体スナバ200においては、容量低下防止領域1001の面積をキャパシタ容量Cとして働く上部電極と同等とした場合を示している。図中、破線で示している部分は、逆バイアス電圧が印加された際に、基板領域11中を流れる電子の広がりを45度近似で示している。   Further, as shown in FIGS. 8 and 9, the resistance R can also be adjusted by changing the area (the width in the cross-sectional structures of FIGS. 8 and 9) in which the capacitance decrease prevention region 1001 is formed. 8 and 9 show an example of the semiconductor snubber 200 around the chip end portion of the chip structure of the semiconductor snubber 200 shown in FIG. FIG. 8 shows a case where the capacity reduction prevention region 1001 is formed so that the end comes to a position substantially equal to the end of the upper electrode 13. That is, in the semiconductor snubber 200 in FIG. 8, the case where the area of the capacitance lowering prevention region 1001 is equivalent to that of the upper electrode serving as the capacitor capacitance C is shown. In the drawing, the portion indicated by a broken line indicates the spread of electrons flowing in the substrate region 11 with a 45 degree approximation when a reverse bias voltage is applied.

一方、図9中の半導体スナバ200においては、容量低下防止領域1001の面積をキャパシタ容量Cとして働く上部電極よりも大きく形成した場合を示している。図9においては、高い不純物で形成されている容量低下防止領域1001中は電子は横方向にも移動しやすいため、図中、破線で示す電子の流れる範囲は図8に比べてより広い範囲で流れることになる。つまり、図8に比べて低い抵抗にすることができる。このように、容量低下防止領域1001はキャパシタCの低下を防ぐだけでなく、抵抗Rの調整を容易にすることができ、製造が容易で、かつ振動現象を更に緩和しやすいという特徴を有する。   On the other hand, in the semiconductor snubber 200 in FIG. 9, the case where the area of the capacitance lowering prevention region 1001 is formed larger than the upper electrode serving as the capacitor capacitance C is shown. In FIG. 9, since electrons easily move in the lateral direction in the capacity reduction prevention region 1001 formed of high impurities, the range of electron flow indicated by broken lines in the drawing is wider than that in FIG. Will flow. That is, the resistance can be made lower than that in FIG. As described above, the capacitance reduction prevention region 1001 not only prevents the reduction of the capacitor C but also facilitates the adjustment of the resistance R, is easy to manufacture, and has a feature that the vibration phenomenon can be further alleviated.

以上、本発明の第1の実施の形態における半導体スナバ200の基本的な動作を図4及び図8、図9を用いて説明してきたが、図10及び図11下部電極14と接する基板領域11の表層部においても、容量低下防止領域1002を形成するとなお良い。図4は図8に対応する断面図、図11は図9に対応する断面図である。不純物密度が小さく比抵抗が大きい基板領域11はそのまま下部電極14と接続するとショットキー接続となってしまうので、上部電極13側よりは影響は小さいものの、下部電極14側に形成される基板領域11の容量が安定しないからである。そのため、不純物濃度が高い容量低下防止領域1002を形成し、下部電極14とオーミック接続することで、無用な容量が下部電極14側の基板領域11に形成されるのを防止することができる。   The basic operation of the semiconductor snubber 200 according to the first embodiment of the present invention has been described above with reference to FIGS. 4, 8, and 9. FIGS. 10 and 11 illustrate the substrate region 11 in contact with the lower electrode 14. Even in the surface layer portion, it is more preferable to form the capacity decrease prevention region 1002. 4 is a cross-sectional view corresponding to FIG. 8, and FIG. 11 is a cross-sectional view corresponding to FIG. Since the substrate region 11 having a small impurity density and a large specific resistance is connected to the lower electrode 14 as it is, a Schottky connection is formed. Therefore, although the influence is smaller than the upper electrode 13 side, the substrate region 11 formed on the lower electrode 14 side. This is because the capacity of the is not stable. Therefore, by forming the capacity reduction prevention region 1002 having a high impurity concentration and making ohmic contact with the lower electrode 14, it is possible to prevent unnecessary capacitance from being formed in the substrate region 11 on the lower electrode 14 side.

以上、図4及び図8〜図11においては、基板領域11がn型で形成された場合について説明してきたが、図12〜図14に示すように、p型で形成されていても良い。図12は図4に対応し、図13が図10に対応し、図14が図11に対応する。基板領域11がp型の場合、図12に示すように、還流ダイオードに逆バイアス電圧が印加された際には、下部電極14側の基板領域11の表層部に空乏層が広がりやすくなるため、容量低下防止領域1003は下部電極14に接し、かつ、オーミック接続するように形成するのが望ましい。つまり、下部電極14に高い電圧が印加される状態においては、p型で構成されている基板領域11中の過剰正孔は、上部電極13側に引き寄せられることになるため、容量低下防止領域1003が形成されていない場合は、下部電極14側の基板領域11中に空乏層が伸張するためである。図12においては、容量低下防止領域1003が形成されているため、逆バイアス電圧が印加されてもキャパシタ容量の低下が起こりにくい。また、図13については、容量低下防止領域1004によって上部電極13側への空乏容量形成を防止し、図14については、図11と同様に、容量低下防止領域1004によって上部電極13側の抵抗Rの調整が容易にできる。   As described above, in FIGS. 4 and 8 to 11, the case where the substrate region 11 is formed in the n-type has been described. However, as illustrated in FIGS. 12 to 14, the substrate region 11 may be formed in the p-type. 12 corresponds to FIG. 4, FIG. 13 corresponds to FIG. 10, and FIG. 14 corresponds to FIG. When the substrate region 11 is p-type, as shown in FIG. 12, when a reverse bias voltage is applied to the freewheeling diode, a depletion layer easily spreads in the surface layer portion of the substrate region 11 on the lower electrode 14 side. The capacity reduction prevention region 1003 is preferably formed so as to be in contact with the lower electrode 14 and to be in ohmic contact. That is, in a state where a high voltage is applied to the lower electrode 14, excess holes in the p-type substrate region 11 are attracted to the upper electrode 13 side. This is because the depletion layer extends in the substrate region 11 on the lower electrode 14 side. In FIG. 12, since the capacitance reduction prevention region 1003 is formed, the capacitance of the capacitor is unlikely to decrease even when a reverse bias voltage is applied. Further, in FIG. 13, the depletion capacity formation on the upper electrode 13 side is prevented by the capacity lowering prevention region 1004, and in FIG. 14, the resistance R on the upper electrode 13 side by the capacity lowering prevention region 1004 as in FIG. 11. Can be adjusted easily.

以上、本発明の第1の実施の形態の一例として図1〜図4をベースとして基本的な動作を説明してきたが、半導体スナバ200としては、図1で示す単純なRCスナバ回路以外にも、例えば図15に示すように、抵抗220に並列に接続するようにダイオード230を有する構成であっても良い。これは、キャパシタCと抵抗Rを少なくとも有するように構成された半導体スナバ200であれば、上記と同様の効果を得ることができるためである。   As described above, the basic operation has been described based on FIGS. 1 to 4 as an example of the first embodiment of the present invention. However, the semiconductor snubber 200 is not limited to the simple RC snubber circuit shown in FIG. For example, as shown in FIG. 15, the diode 230 may be connected to the resistor 220 in parallel. This is because the semiconductor snubber 200 configured to have at least the capacitor C and the resistor R can obtain the same effect as described above.

また、実装形態の一例として示した図2のセラミック基板を用いた半導体パッケージ以外にも、例えば図16に示すように、金属基材420を支持基材及びカソード端子とし、アノード端子340とモールド樹脂510からなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本発明の第1の実施の形態においては、還流ダイオード100と半導体スナバ200がそれぞれ1チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、図2及び図16はカソード端子側の下部電極4及び14のみを半田等で実装し、アノード端子側は金属配線320,330を配線する場合を一例として挙げているが、カソード端子及びアノード端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード100の放熱性及び半導体スナバ200の抵抗210の放熱性が増すため、より高密度に実装することができる。   In addition to the semiconductor package using the ceramic substrate of FIG. 2 shown as an example of the mounting form, for example, as shown in FIG. 16, a metal base 420 is used as a support base and a cathode terminal, and an anode terminal 340 and a mold resin are used. A so-called mold package type mounting form consisting of 510 may be used, or another mounting form may be used. In the first embodiment of the present invention, the case where each of the free-wheeling diode 100 and the semiconductor snubber 200 is one chip is shown, but one or both of them may be composed of a plurality of chips. 2 and 16 show an example in which only the lower electrodes 4 and 14 on the cathode terminal side are mounted by solder or the like, and the metal wirings 320 and 330 are wired on the anode terminal side. It is good also as a system which mounts both surfaces of a terminal with solder. Since the cooling performance is improved by mounting both surfaces with solder or the like, the heat dissipating property of the reflux diode 100 and the heat dissipating property of the resistor 210 of the semiconductor snubber 200 are increased.

また、本発明の第1の実施の形態を説明するに当たって、半導体スナバ200の構造の一例として図4を用いて基本的な動作の説明していたが、図17〜図20に示すように、抵抗Rを別の構成で形成していてももちろん良い。   Further, in describing the first embodiment of the present invention, the basic operation has been described with reference to FIG. 4 as an example of the structure of the semiconductor snubber 200. As shown in FIGS. Of course, the resistor R may be formed in another configuration.

図17は、図4で示した基板領域11からなる抵抗Rの主成分を、基板領域11以外で形成した場合を示している。図17中、図4で用いた基板領域11の代わりに、n+型の低抵抗基板で構成された低抵抗基板領域16で形成し、抵抗Rの主成分をキャパシタ誘電体膜12上に例えばn型の多結晶シリコンからなる抵抗領域17で形成している。多結晶シリコンからなる抵抗領域17は厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ200を形成できるため、実現性の自由度をあげることが可能となる。 FIG. 17 shows a case where the main component of the resistance R including the substrate region 11 shown in FIG. 17, instead of the substrate region 11 used in FIG. 4, a low-resistance substrate region 16 formed of an n + -type low-resistance substrate is formed, and the main component of the resistor R is formed on the capacitor dielectric film 12, for example. The resistor region 17 is made of n-type polycrystalline silicon. An advantage of the resistance region 17 made of polycrystalline silicon is that the resistance value can be freely changed by changing the thickness and impurity concentration. That is, since the semiconductor snubber 200 can be formed using any substrate when selecting the substrate region as the support base, it is possible to increase the degree of freedom of feasibility.

また、図18においても、還流ダイオード100に逆バイアス電圧が印加された場合に、抵抗領域17中に空乏層が広がらないように、n型で高濃度の容量低下防止領域1005が上部電極13側に形成されている。このように形成することで、抵抗領域17を用いた場合においても、キャパシタCの低下を防ぐことができる。なお、抵抗領域17は多結晶シリコン以外でも、どのような材料を用いても良いが、抵抗領域17をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなお良く、抵抗領域17の製作プロセスを更に容易にする効果がある。例えば、逆回復時に還流ダイオード100の両端にサージ電圧として100Vが印加された場合、半導体スナバ200においては、キャパシタCには過渡電流が流れるため、概ね抵抗領域の両端に、サージ電圧と同等の100Vが印加される。このとき、抵抗領域には、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。100Vの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界が約0.3MV/cmであるので、3μm程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を用いると、絶縁破壊電界が約3.6MV/cmであるので、厚みを1/10程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素のほうがシリコンよりも熱伝導率が3倍程度良いため、抵抗領域17の放熱性を良くする効果もある。   Also in FIG. 18, the n-type high-concentration capacity reduction prevention region 1005 is on the upper electrode 13 side so that the depletion layer does not spread in the resistance region 17 when a reverse bias voltage is applied to the freewheeling diode 100. Is formed. By forming in this way, it is possible to prevent the capacitor C from being lowered even when the resistance region 17 is used. The resistance region 17 may be made of any material other than polycrystalline silicon. However, the resistance region 17 may be made of a material having a higher dielectric breakdown field than that of silicon. There is an effect of facilitating further. For example, when 100 V is applied as a surge voltage across the freewheeling diode 100 during reverse recovery, a transient current flows through the capacitor C in the semiconductor snubber 200. Is applied. At this time, a breakdown voltage greater than or equal to the breakdown voltage determined by the breakdown field and thickness corresponding to the material is required for the resistance region. In order to give a breakdown voltage of 100 V, in the case of silicon, since the dielectric breakdown electric field is about 0.3 MV / cm, a thickness of about 3 μm is required. If polysilicon carbide having a higher breakdown electric field than silicon is used, the breakdown electric field is about 3.6 MV / cm, so that the thickness can be reduced to about 1/10. Therefore, it is possible to shorten the deposition time when the resistance region is manufactured, and to facilitate the process. Further, since silicon carbide has a thermal conductivity approximately three times better than silicon, there is an effect of improving the heat dissipation of the resistance region 17.

図18は抵抗Rの主成分として、図4で説明した基板領域11と図17で説明した抵抗領域17を直列に接続した場合を示している。図18においても、基板領域11中に容量低下防止領域1001を形成し、抵抗領域17中に容量低下防止領域1005を形成することで、空乏層の形成を抑えることができる。   FIG. 18 shows a case where the substrate region 11 described in FIG. 4 and the resistor region 17 described in FIG. 17 are connected in series as the main component of the resistor R. Also in FIG. 18, the formation of the depletion layer can be suppressed by forming the capacitance lowering prevention region 1001 in the substrate region 11 and forming the capacitance lowering prevention region 1005 in the resistance region 17.

なお、図17及び図18は抵抗領域17がn型の多結晶シリコンで形成された場合について説明してきたが、p型の多結晶シリコンで形成された場合は、図19及び図20に示すように、p型で高濃度の容量低下防止領域1006をキャパシタ誘電体膜12側の抵抗領域17中に形成すれば良い。   17 and 18 have been described with respect to the case where the resistance region 17 is formed of n-type polycrystalline silicon. However, when the resistance region 17 is formed of p-type polycrystalline silicon, as shown in FIGS. 19 and 20. In addition, a p-type high-concentration capacity reduction prevention region 1006 may be formed in the resistance region 17 on the capacitor dielectric film 12 side.

このように、抵抗Rの主成分についても、キャパシタCの成分と直列接続するように形成されていれば、どのような領域で構成しても良い。   As described above, the main component of the resistor R may be configured in any region as long as it is formed so as to be connected in series with the component of the capacitor C.

また、図21及び図22はスナバ回路に用いるキャパシタ容量Cの大きさによって、振動現象の抑制効果との関係とキャパシタ容量Cに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスLsと還流ダイオードのキャパシタ容量成分C0と還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Cと抵抗Rで構成された簡単な回路で計算できる。例えば、本計算では、効果回路中の寄生インダクタンスをLs=99nH、抵抗R=40Ωに固定して、C/C0の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードのキャパシタ容量C0は例えば150pFとした。まず、C/C0が大きくなるほど、振動現象の減衰時間は小さくなる。図22の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が1/10に減衰するまでの時間をt0とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をtとした場合の振動現象収束時間比t/t0を示している。図21から、C/C0の値が0.1前後から振動現象の減衰効果が顕著になっている。一方、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、図22の右軸に示すように、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さいほうが望ましい。なお、E0は還流ダイオードに流れる過渡電流で発生する損失である。   21 and 22 are circuit simulators as an example of the relationship between the suppression effect of the vibration phenomenon and the increase in loss due to the transient current flowing in the capacitor capacitance C depending on the size of the capacitor capacitance C used in the snubber circuit. It is the result calculated using. The vibration reduction of the snubber circuit can be calculated by a simple circuit composed of the parasitic inductance Ls in the circuit, the capacitor capacity component C0 of the freewheeling diode, and the capacitor capacity C of the snubber circuit connected in parallel to the freewheeling diode and the resistor R. For example, in this calculation, the parasitic inductance in the effect circuit is fixed to Ls = 99 nH and the resistance R = 40Ω, and the decay time of the vibration phenomenon and the transient loss generated in the snubber circuit are increased depending on the magnitude of C / C0. The change of was verified. Note that the capacitor capacitance C0 of the freewheeling diode is set to 150 pF, for example. First, as C / C0 increases, the decay time of the vibration phenomenon decreases. The axis on the left side of FIG. 22 represents the time until the voltage or current oscillation is attenuated to 1/10 in the absence of the snubber circuit, and when the snubber circuit is added, the vibration is equivalent to that in the absence of the snubber circuit. The vibration phenomenon convergence time ratio t / t0 when the time until is t is shown. From FIG. 21, the damping effect of the vibration phenomenon becomes remarkable from the value of C / C0 around 0.1. On the other hand, the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. Further, as shown on the right axis of FIG. 22, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Is preferably as small as possible. Note that E0 is a loss caused by a transient current flowing through the freewheeling diode.

このことから、本発明の第1の実施の形態で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオード100の遮断状態におけるキャパシタ成分の容量の大きさに比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記第1の実施の形態で説明したどの実施例においても得ることができる。   Therefore, the size of the capacitor capacitance C of the snubber circuit used in the first embodiment of the present invention is 1/10 times or more and 10 times the size of the capacitance of the capacitor component in the cutoff state of the freewheeling diode 100. By selecting the capacitance within the following range, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any of the examples described in the first embodiment.

(第2の実施の形態)
図23〜図25及び図3、図4を用いて、本発明の第2の実施の形態に係る半導体装置を説明する。本発明の第2の実施の形態においては、第1の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
(Second Embodiment)
A semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 23 to 25, 3, and 4. In the second embodiment of the present invention, the description of the same operation as that of the first embodiment is omitted, and different features will be described in detail.

図23は図1に対応する本発明の第2の実施の形態を説明する回路図、図24は図2に対応する図23の回路図の一例として具体化した半導体チップの実装図、図25、図3並びに図4は図24の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。   FIG. 23 is a circuit diagram for explaining a second embodiment of the present invention corresponding to FIG. 1, FIG. 24 is a semiconductor chip mounting diagram embodied as an example of the circuit diagram of FIG. 23 corresponding to FIG. 3 and 4 are examples of cross-sectional structural diagrams of the semiconductor chip used in the mounting diagram of FIG.

図23に示すように、本発明の第2の実施の形態における半導体装置は、第1の実施の形態で説明したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード100と、少なくともキャパシタ210と抵抗220を含むように構成された半導体スナバ200に加え、スイッチング素子600が、それぞれエミッタ端子301並びにコレクタ端子401に接続するように、並列接続された半導体装置である。   As shown in FIG. 23, the semiconductor device according to the second embodiment of the present invention includes a free-wheeling diode 100 that performs the unipolar operation or the unipolar operation described in the first embodiment, and at least a capacitor 210. In addition to the semiconductor snubber 200 configured to include the resistor 220, the switching element 600 is a semiconductor device connected in parallel so as to be connected to the emitter terminal 301 and the collector terminal 401, respectively.

本発明の第2の実施の形態では、一例として、還流ダイオード100と半導体スナバ200とスイッチング素子600とが別の半導体チップとして形成した場合について説明する。半導体スナバ200の構成並びに還流ダイオード100の構成は、例えば第1の実施の形態と同じ構成とした場合について説明する。スイッチング素子600に関しては、例えばシリコンを半導体基体材料としたIGBTを使用した場合について説明する。なお、本発明の第2の実施の形態では、エミッタ端子301とコレクタ端子401が互いに対面するように電極形成された、いわゆる縦型のIGBTを一例として説明する。   In the second embodiment of the present invention, as an example, a case where the free wheel diode 100, the semiconductor snubber 200, and the switching element 600 are formed as separate semiconductor chips will be described. The configuration of the semiconductor snubber 200 and the configuration of the freewheeling diode 100 will be described, for example, when the same configuration as that of the first embodiment is used. As for the switching element 600, for example, a case where an IGBT using silicon as a semiconductor substrate material is used will be described. In the second embodiment of the present invention, a so-called vertical IGBT in which electrodes are formed so that the emitter terminal 301 and the collector terminal 401 face each other will be described as an example.

図24は、図23で示した還流ダイオード100(例えば炭化珪素ショットキーバリアダイオード)と半導体スナバ200(例えばシリコン半導体RCスナバ)更にはスイッチング素子600(例えばシリコンIGBT)からなる半導体装置について具体的な装置を示した実装図である。   FIG. 24 shows a specific example of a semiconductor device including the freewheeling diode 100 (for example, silicon carbide Schottky barrier diode) and the semiconductor snubber 200 (for example, silicon semiconductor RC snubber) and the switching element 600 (for example, silicon IGBT) shown in FIG. It is the mounting diagram which showed the apparatus.

図24においては、図2と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜410上には、還流ダイオード100、半導体スナバ200更にはスイッチング素子600のそれぞれの半導体チップのコレクタ端子401側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード100、半導体スナバ200及びスイッチング素子600のそれぞれの半導体チップのエミッタ端子301側は、例えばアルミワイヤやアルミリボンなどの金属配線320,330,350を介して、共にアノード側金属膜310に接続された構成となっている。更に、本発明の第2の実施の形態においては、スイッチング素子600のゲート端子から金属配線710を介して、ゲート側金属膜700に接続された構成となっている。   In FIG. 24, a case where a ceramic substrate is used as an example of a semiconductor package as in FIG. 2 will be described. On the cathode side metal film 410, the collector terminal 401 side of each of the semiconductor chips of the reflux diode 100, the semiconductor snubber 200, and the switching element 600 is disposed so as to be in contact with each other through a bonding material such as solder or brazing material. . Then, the emitter terminal 301 side of each semiconductor chip of the freewheeling diode 100, the semiconductor snubber 200, and the switching element 600 are all anode-side metal films 310 via metal wirings 320, 330, 350 such as aluminum wires and aluminum ribbons, for example. It is the composition connected to. Furthermore, in the second embodiment of the present invention, the gate terminal of the switching element 600 is connected to the gate-side metal film 700 via the metal wiring 710.

スイッチング素子600、還流ダイオード100及び半導体スナバ200を構成するそれぞれの半導体チップの断面構造を示したのが、それぞれ図25、図3及び図4に示す断面構造図である。   The cross-sectional structures of the semiconductor chips constituting the switching element 600, the freewheeling diode 100, and the semiconductor snubber 200 are shown in the cross-sectional structure diagrams of FIGS. 25, 3, and 4, respectively.

図25に示すように、スイッチング素子600は、一例として一般的なIGBTの構成を示している。例えばシリコンを材料としたp型の基板領域21上に、n型のバッファ領域22を介して、n-型のドリフト領域23が形成された基板材料を用いた場合で説明する。基板領域21としては、例えば抵抗率が数mから数10mΩcm、厚さが数〜数100μm程度のものを用いることができる。ドリフト領域23としては、例えばn型の不純物密度が1013〜1016cm-3、厚みが数10〜数100μmのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本発明の第2の実施の形態では例えば不純物密度が1014cm-3、厚みが50μmで耐圧が600Vクラスのものを用いた場合で説明する。バッファ領域22はドリフト領域23に高電界が印加された際に、基板領域21とパンチスルーするのを防止するために形成される。本発明の第2の実施の形態では一例として、基板領域21を支持基材とした場合を説明しているが、バッファ領域22やドリフト領域23を支持基材としても良い。バッファ領域22は基板領域と21とドリフト領域23とがパンチスルーしない構造であれば、特になくても良い。 As shown in FIG. 25, the switching element 600 shows the structure of a general IGBT as an example. For example, a case where a substrate material in which an n type drift region 23 is formed on a p + type substrate region 21 made of silicon via an n type buffer region 22 will be described. As the substrate region 21, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several to several hundreds μm can be used. As the drift region 23, for example, an n-type impurity density of 10 13 to 10 16 cm −3 and a thickness of several tens to several hundred μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage.However, in general, the smaller the resistivity and thickness, the lower the conduction loss. It is desirable to make it smaller. In the second embodiment of the present invention, for example, an impurity density of 10 14 cm −3 , a thickness of 50 μm, and a breakdown voltage of 600 V class will be described. The buffer region 22 is formed to prevent punch-through with the substrate region 21 when a high electric field is applied to the drift region 23. In the second embodiment of the present invention, the case where the substrate region 21 is used as a support base material is described as an example, but the buffer region 22 and the drift region 23 may be used as a support base material. The buffer region 22 may be omitted as long as the substrate region 21 and the drift region 23 do not punch through.

ドリフト領域23中の表層部にp型のウェル領域24が、更にウェル領域24中の表層部にn+型エミッタ領域25が形成されている。そして、ドリフト領域23、ウェル領域24及びエミッタ領域25の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜26を介して、例えばn型の多結晶シリコンからなるゲート電極27が配設されている。更に、エミッタ領域25並びにウェル領域24に接するように例えばアルミ材料からなるエミッタ電極28が形成されている。エミッタ電極28とゲート電極27との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜29が形成されている。また、基板領域21にオーミック接続するようにコレクタ電極30が形成されている。このように、本説明で用いるIGBTはゲート電極27が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 A p-type well region 24 is formed in the surface layer portion in the drift region 23, and an n + -type emitter region 25 is formed in the surface layer portion in the well region 24. A gate electrode 27 made of, for example, n-type polycrystalline silicon is provided via a gate insulating film 26 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 23, the well region 24, and the emitter region 25. Has been. Further, an emitter electrode 28 made of, for example, an aluminum material is formed so as to be in contact with the emitter region 25 and the well region 24. An interlayer insulating film 29 made of, for example, a silicon oxide film is formed between the emitter electrode 28 and the gate electrode 27 so as not to contact each other. A collector electrode 30 is formed so as to be in ohmic contact with the substrate region 21. As described above, the IGBT used in this description has a so-called planar type in which the gate electrode 27 is formed on a plane with respect to the semiconductor substrate.

図3に一例として示した還流ダイオード(ここではショットキーバリアダイオード)100の構成は第1の実施の形態で説明したものと同様とする。   The configuration of the free wheeling diode (here Schottky barrier diode) 100 shown as an example in FIG. 3 is the same as that described in the first embodiment.

ただし、図4に示す半導体スナバ200については、基本的な構成は第1の実施の形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子600を考慮したキャパシタCの設定と基板領域11による抵抗Rの設定が望ましい。ただし後述するように、還流ダイオード100に逆回復電流が流れる場合においては、並列されたスイッチング素子600は必ず遮断状態にあるため、半導体スナバ200のキャパシタC及び抵抗Rの設定は、第1の実施の形態で説明した場合と同じように、還流ダイオード100とスイッチング素子の遮断時の空乏容量に応じた設定で対応可能である。つまり、基板領域11は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みとすることができ、例えば抵抗率が数mΩcmから数100Ωcm、厚さが数10〜数100μm程度のものを用いることで対応可能である。また、キャパシタCの容量についても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、キャパシタ誘電体膜12の厚みや面積を変えることで対応可能である。本発明の第2の実施の形態においては、還流ダイオード100並びにスイッチング素子600が遮断状態時(高電圧印加時)にそれぞれ充電される空乏容量の和に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲が望ましい。本発明の第2の実施の形態においては、例えば還流ダイオード100及びスイッチング素子600の耐圧よりも高くなるように例えば厚みは1μmとし、キャパシタCの容量が還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。   However, although the basic configuration of the semiconductor snubber 200 shown in FIG. 4 is the same as that of the first embodiment, the switching element 600 newly connected in parallel is used in order to effectively exhibit the snubber function. It is desirable to set the capacitor C in consideration of the above and the resistance R by the substrate region 11. However, as will be described later, when the reverse recovery current flows through the freewheeling diode 100, the parallel switching element 600 is always in the cut-off state, so the setting of the capacitor C and the resistance R of the semiconductor snubber 200 is the first implementation. As in the case described in the above embodiment, it is possible to cope with the setting according to the depletion capacity when the free wheel diode 100 and the switching element are cut off. That is, the substrate region 11 can have the resistivity and thickness of the substrate depending on the required resistance value, for example, the resistivity is several mΩcm to several hundreds Ωcm, and the thickness is about several tens to several hundreds μm. Can be handled by using. Further, the capacitance of the capacitor C can be dealt with by changing the thickness and area of the capacitor dielectric film 12 so as to obtain the required capacitance while satisfying the required withstand voltage at a minimum. In the second embodiment of the present invention, about 1/100 to 100 times the sum of the depletion capacities charged when the free-wheeling diode 100 and the switching element 600 are cut off (when a high voltage is applied), respectively. It can be selected in the range of about, but it exhibits a sufficient snubber function, suppresses the increase of loss as much as possible, and considering the necessary chip area, as shown in the calculation results described later, about 1/10 The range of about 10 times is desirable. In the second embodiment of the present invention, for example, the thickness is 1 μm so as to be higher than the breakdown voltage of the freewheeling diode 100 and the switching element 600, and the capacitance of the capacitor C is when the freewheeling diode 100 and the switching element 600 are cut off. A description will be given of the case where the same depletion capacity formed is used.

スイッチング素子600が並列に接続された本発明の第2の実施の形態においても、後述するように、還流ダイオード100として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタCと抵抗Rを有する半導体スナバ200を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、C=1/(2πfR)が一般的に知られており(fは振動現象の周波数)、本発明の第2の実施の形態においては、その式を満たすように、小容量の半導体スナバ200を用いたキャパシタCと抵抗Rを容易に設定することができることを特徴としている。   Also in the second embodiment of the present invention in which the switching elements 600 are connected in parallel, as will be described later, for example, when a Schottky barrier diode is used as the freewheeling diode 100, a current that is essentially generated by unipolar operation.・ Uses a method of wiring external discrete components such as film capacitors and metal clad resistors in the main current flow path, which is conventionally used as a snubber circuit to reduce the vibration of bipolar diodes against voltage oscillation phenomena. In addition, the semiconductor snubber 200 having a small capacity and a small size capacitor C and a resistor R are connected in parallel, so that the vibration phenomenon can be easily and effectively suppressed. Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function (f is the frequency of the vibration phenomenon), and in the second embodiment of the present invention, The capacitor C and the resistor R using the small-capacity semiconductor snubber 200 can be easily set so as to satisfy the equation.

次に、本発明の第2の実施の形態の動作について詳しく説明する。   Next, the operation of the second exemplary embodiment of the present invention will be described in detail.

本発明の第2の実施の形態で説明する半導体装置の構成は、電力エネルギの変換手段の1つとして一般的な図7に示すような3相交流モータを動かす所謂インバータや、図26に示すような所謂Hブリッジなどの電力変換装置に用いることができる。例えば図7に示すインバータにおいては、電源電圧(+V)(例えば本発明の第2の実施の形態では400V)に対して、上アームを形成する並列接続されたスイッチング素子E1と受動素子B1と、下アームを形成する並列接続されたスイッチング素子E4と受動素子B4とを、逆バイアス接続になるように直列に接続して使用される。更に、上アームを形成する並列接続されたスイッチング素子E2と受動素子B2と、下アームを形成する並列接続されたスイッチング素子E5と受動素子B5とを直列に接続し、上アームを形成する並列接続されたスイッチング素子E3と受動素子B3と、下アームを形成する並列接続されたスイッチング素子E6と受動素子B6とを直列に接続する。このように3相分が接続され、3相インバータを構成する。本発明の第2の実施の形態に係る半導体装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図7中の3相のうちの1相の動作を用いて半導体装置の動作を説明することとし、更に、一例として下アームのスイッチング素子E4,E5,E6がスイッチング動作をし、上アームのスイッチング素子E1,E2,E3と受動素子B1,B2,B3とが還流動作をする場合について説明する。   The configuration of the semiconductor device described in the second embodiment of the present invention is a so-called inverter for moving a three-phase AC motor as shown in FIG. It can be used for such a power conversion device as a so-called H-bridge. For example, in the inverter shown in FIG. 7, the switching element E1 and the passive element B1 that are connected in parallel to form the upper arm with respect to the power supply voltage (+ V) (for example, 400 V in the second embodiment of the present invention) The switching element E4 and the passive element B4 connected in parallel forming the lower arm are connected in series so as to be reverse-biased. Furthermore, the parallel-connected switching element E2 and passive element B2 that form the upper arm, and the parallel-connected switching element E5 and passive element B5 that form the lower arm are connected in series to form the upper arm. The switching element E3 and the passive element B3, and the switching element E6 and the passive element B6 connected in parallel to form the lower arm are connected in series. In this way, the three phases are connected to form a three-phase inverter. The operation mode of the semiconductor device according to the second embodiment of the present invention is such that when either the upper arm or the lower arm switching element performs the switching operation, the switching element and the passive element of the arm not performing the switching operation are interlocked. Then, it operates from a cut-off state where current is cut off to a conductive state where current is circulated, and from a conductive state to a cut-off state. Here, the operation of the semiconductor device will be described using the operation of one of the three phases in FIG. 7, and the switching elements E4, E5, E6 of the lower arm perform the switching operation as an example. A case where the arm switching elements E1, E2, E3 and the passive elements B1, B2, B3 perform a reflux operation will be described.

まず、スイッチング素子E4,E5,E6がオンし、スイッチング素子E4,E5,E6に電流が流れている状態においては、上アームのスイッチング素子E1,E2,E3と受動素子B1,B2,B3は逆バイアス状態となり遮断状態になる。   First, when the switching elements E4, E5, and E6 are turned on and the current flows through the switching elements E4, E5, and E6, the switching elements E1, E2, and E3 of the upper arm and the passive elements B1, B2, and B3 are reversed. Biased and cut off.

まず、下アームの導通状態にあるスイッチング素子E4,E5,E6に並列に接続されている受動素子B4,B5,B6においては、還流ダイオード100及び半導体スナバ200は遮断状態を維持する。すなわち、還流ダイオード100である図3に示したショットキーバリアダイオードについては、その両端に印加されている電圧がスイッチング素子E4,E5,E6のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図4に示す半導体スナバ200においては、キャパシタCとして機能するキャパシタ誘電体膜12が電圧が変化するときのみ動作するため、スイッチング素子E4,E5,E6のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。   First, in the passive elements B4, B5, and B6 connected in parallel to the switching elements E4, E5, and E6 in the conductive state of the lower arm, the freewheeling diode 100 and the semiconductor snubber 200 maintain the cutoff state. That is, the Schottky barrier diode shown in FIG. 3 that is the freewheeling diode 100 is applied with a reverse bias voltage although the voltage applied to both ends thereof is as low as the ON voltage of the switching elements E4, E5, and E6. It is. Further, in the semiconductor snubber 200 shown in FIG. 4, since the capacitor dielectric film 12 functioning as the capacitor C operates only when the voltage changes, the voltage about the ON voltage of the switching elements E4, E5, E6 is in a steady state. In the applied state, it becomes a cut-off state.

一方、上アームのスイッチング素子E1,E2,E3と受動素子B1,B2,B3についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図25に示すスイッチング素子600であるIGBTについては、エミッタ端子301とコレクタ端子401間に逆バイアス電圧が印加されるため、ドリフト領域23中にはウェル領域24とのpn接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図3に示す還流ダイオード100であるショットキーバリアダイオードにおいては、上部電極3と下部電極4間に逆バイアス電圧が印加されるため、ドリフト領域2中には上部電極3とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図4に示す半導体スナバ200においても、キャパシタCとして機能するキャパシタ誘電体膜12が高電圧により充電された状態になり、遮断状態を維持する。   On the other hand, the switching elements E1, E2, E3 and the passive elements B1, B2, B3 on the upper arm are also maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied. That is, with respect to the IGBT which is the switching element 600 shown in FIG. 25, since a reverse bias voltage is applied between the emitter terminal 301 and the collector terminal 401, the drift region 23 extends from the pn junction with the well region 24. This is because a depletion layer is formed and the blocking state is maintained. In the Schottky barrier diode, which is the freewheeling diode 100 shown in FIG. 3, a reverse bias voltage is applied between the upper electrode 3 and the lower electrode 4, so that the Schottky junction with the upper electrode 3 is in the drift region 2. A depletion layer extending from the portion is generated and the cut-off state is maintained. Also in the semiconductor snubber 200 shown in FIG. 4, the capacitor dielectric film 12 functioning as the capacitor C is charged with a high voltage, and the cut-off state is maintained.

このように、下アームのスイッチング素子E4,E5,E6が導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。   As described above, when the switching elements E4, E5, and E6 of the lower arm are in the conductive state, the upper and lower arms have the same function as that of the prior art in which the passive element is configured only by the Schottky barrier diode.

次に、下アームのスイッチング素子E4,E5,E6がターンオフして遮断状態に移行する場合について説明する。   Next, a case where the switching elements E4, E5, and E6 of the lower arm are turned off to shift to the cutoff state will be described.

例えば図7に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子E4,E5,E6がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子E4,E5,E6の電圧上昇が起こる。   For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching elements E4, E5, E6 are turned off, the phases of voltage rise and current interruption are shifted, so that the current during conduction is substantially maintained. In this state, first, the voltage rise of the switching elements E4, E5, E6 occurs.

まず、下アームのターンオフするスイッチング素子E4,E5,E6に並列に接続されている受動素子B4,B5,B6については、還流ダイオード100及び半導体スナバ200共に、スイッチング素子E4,E5,E6がの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図3に示す還流ダイオード100においては、電圧の上昇に伴ってドリフト領域2中に上部電極3側から空乏層が広がる際に、電子が下部電極4側に過渡電流として流れ、図4に示す半導体スナバ200においては、キャパシタ容量として働くキャパシタ誘電体膜12が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ200のキャパシタ誘電体膜12のキャパシタ容量の充電作用によって、スイッチング素子E4,E5,E6のコレクタ/エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本発明の第2の実施の形態においては、スイッチング素子600とも並列接続することで、スイッチング素子600自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。   First, for the passive elements B4, B5, and B6 connected in parallel to the switching elements E4, E5, and E6 that turn off the lower arm, the voltage of the switching elements E4, E5, and E6 is the same for both the free wheel diode 100 and the semiconductor snubber 200. As the voltage rises, the reverse bias voltage changes from a low reverse bias voltage of about the ON voltage to a high reverse bias voltage of the power supply voltage, and therefore a transient current corresponding to the speed of the voltage change flows. That is, in the free-wheeling diode 100 shown in FIG. 3, when a depletion layer spreads from the upper electrode 3 side in the drift region 2 as the voltage rises, electrons flow as a transient current to the lower electrode 4 side. In the semiconductor snubber 200 shown, a transient current flows because the capacitor dielectric film 12 acting as a capacitor capacity is charged according to the applied voltage. At this time, the transient voltage rise generated between the collectors / emitters of the switching elements E4, E5, and E6 is mitigated by the charging action of the capacitor capacitance of the capacitor dielectric film 12 of the semiconductor snubber 200, and the parasitic inductance included in the circuit It is possible to suppress the occurrence of a surge voltage due to. In other words, in the second embodiment of the present invention, the switching element 600 is also connected in parallel, thereby causing element destruction, malfunction to other peripheral circuits, etc. even when the switching element 600 itself is turned off. Surge voltage can be reduced and more stable operation can be realized.

そして、スイッチング素子600の電圧上昇後、電流は所定の速度で遮断する。このとき、本発明の第2の実施の形態で一例として挙げたIGBTでは、導通時に基板領域21から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子600の電流が遮断した後は、下アームのスイッチング素子E4,E5,E6及び受動素子B4,B5,B6は定常オフ状態となり、遮断状態を維持する。   Then, after the voltage of the switching element 600 rises, the current is cut off at a predetermined speed. At this time, in the IGBT described as an example in the second embodiment of the present invention, the current interruption speed is limited and a loss occurs due to the influence of the hole current injected from the substrate region 21 at the time of conduction. The phenomenon hardly occurs and as a result contributes to stable operation. Then, after the current of the switching element 600 is cut off, the switching elements E4, E5, E6 and the passive elements B4, B5, B6 of the lower arm are in a steady off state and maintain the cut-off state.

一方、上アームのスイッチング素子E1,E2,E3と並列に接続されている受動素子B1,B2,B3は、下アームのスイッチング素子E4,E5,E6のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図3に示す還流ダイオード100のドリフト領域2中に広がっていた空乏層が後退し、上部電極3とドリフト領域2との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。このとき、還流ダイオード100に流れる電流は、ドリフト領域2中をほぼ下部電極4側から供給される電子電流のみで構成されており、ユニポーラ動作をする。   On the other hand, the passive elements B1, B2, and B3 connected in parallel with the switching elements E1, E2, and E3 of the upper arm are in a forward bias state in conjunction with the turn-off operation of the switching elements E4, E5, and E6 of the lower arm. Transition to the conductive state. The depletion layer that has spread into the drift region 2 of the free-wheeling diode 100 shown in FIG. 3 recedes, and the Schottky junction formed between the upper electrode 3 and the drift region 2 corresponds to the Schottky barrier height. When the forward bias voltage is applied, the freewheeling diode 100 becomes conductive. At this time, the current flowing through the freewheeling diode 100 is composed of only the electron current supplied from the lower electrode 4 side in the drift region 2 and performs a unipolar operation.

また、図4に示す半導体スナバ200においても、還流ダイオード100と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体膜12に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本発明の第2の実施の形態では、キャパシタ誘電体膜12のキャパシタ容量が還流ダイオード100及びスイッチング素子600の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。また、並列接続されているスイッチング素子E1,E2,E3についても、コレクタ/エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域21とバッファ領域22との間のpn接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ/エミッタ間の電圧状態が変位するため、スイッチング素子600中のドリフト領域23中に生じていた空乏層の容量変化に伴うキャパシタCとしての放電による過渡電流は流れるが、半導体スナバ200と同様に、並列する還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ200及びスイッチング素子600は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード100のみが導通状態となる。   Also, in the semiconductor snubber 200 shown in FIG. 4, similarly to the freewheeling diode 100, since the high voltage reverse bias state shifts to the low voltage forward bias state, the charge charged in the capacitor dielectric film 12 is discharged. And a transient current flows. However, in the second embodiment of the present invention, the capacitor capacity of the capacitor dielectric film 12 is as small as the depletion capacity formed when the free-wheeling diode 100 and the switching element 600 are cut off. The magnitude of the flowing transient current is very small compared to the forward bias current flowing through the parallel free-wheeling diode 100, and hardly affects the operation. In addition, for the switching elements E1, E2, and E3 connected in parallel, the voltage between the collector and the emitter shifts from the reverse bias voltage state to the forward bias state, but the gate signal is controlled to maintain the off state. In addition, since the pn junction between the substrate region 21 and the buffer region 22 is in a reverse bias state, the off state is maintained. However, since the voltage state between the collector and the emitter is displaced, a transient current due to the discharge as the capacitor C accompanying the capacitance change of the depletion layer generated in the drift region 23 in the switching element 600 flows, but the semiconductor snubber 200 and Similarly, it is very small compared to the forward bias current flowing through the freewheeling diodes 100 in parallel, and hardly affects the operation. Then, the semiconductor snubber 200 and the switching element 600 are cut off because a transition is made between the forward bias state and the steady state after the transient current accompanying the change in the bias voltage flows, and only the freewheeling diode 100 is turned on.

本発明の第2の実施の形態においては、還流ダイオード100が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるpn接合ダイオードに比べて、ドリフト領域2の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。   In the second embodiment of the present invention, since the freewheeling diode 100 is composed of a Schottky barrier diode made of a silicon carbide material semiconductor substrate, it has a drift as compared with a pn junction diode made of a general silicon material. Since the resistance of the region 2 can be formed with a low resistance, conduction loss during forward bias conduction can be reduced. Thus, even in the conductive state, the same effect as in the conventional technique in which the passive element is configured only by the Schottky barrier diode is obtained.

次に、下アームのスイッチング素子E4,E5,E6がターンオンし、再びスイッチング素子E4,E5,E6がオン状態に移行する動作について説明する。   Next, an operation in which the switching elements E4, E5, and E6 of the lower arm are turned on and the switching elements E4, E5, and E6 are turned on again will be described.

例えば図7に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子E4,E5,E6がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子E4,E5,E6に電流が流れ始める。下アームのターンオフするスイッチング素子E4,E5,E6に並列に接続されている受動素子B4,B5,B6については、還流ダイオード100及び半導体スナバ200共に、スイッチング素子E4,E5,E6に電流が流れ、コレクタ/エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図3に示す還流ダイオード100においては、電圧の減少に伴ってドリフト領域2中に広がっていた空乏層は上部電極3側に徐々に狭まり、下部電極4側からドリフト領域2中に電子が過渡電流として流れる。また、図4に示す半導体スナバ200においては、キャパシタ容量として働くキャパシタ誘電体膜12が印加電圧の減少と共に放電されるため過渡電流が流れる。   For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching elements E4, E5, and E6 are turned on, the phases of current rise and voltage drop are shifted, so a relatively high voltage is applied. In this state, current starts to flow through the switching elements E4, E5, E6. For the passive elements B4, B5, and B6 connected in parallel to the switching elements E4, E5, and E6 that turn off the lower arm, the current flows through the switching elements E4, E5, and E6 in both the free wheel diode 100 and the semiconductor snubber 200, As the collector-emitter voltage decreases, the reverse bias voltage, which is as high as the power supply voltage, changes from the reverse bias voltage, which is as low as the on-voltage, so the transient current corresponding to the speed of the voltage change Flowing. At this time, in the free-wheeling diode 100 shown in FIG. 3, the depletion layer that has spread in the drift region 2 as the voltage decreases gradually narrows to the upper electrode 3 side, and electrons enter the drift region 2 from the lower electrode 4 side. Flows as a transient current. In the semiconductor snubber 200 shown in FIG. 4, a transient current flows because the capacitor dielectric film 12 serving as a capacitor capacitance is discharged as the applied voltage decreases.

この過渡電流は、並列するスイッチング素子600に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ200及び還流ダイオード100は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子600のみが導通状態となる。   This transient current has a magnitude that hardly affects the turn-on current flowing through the switching elements 600 arranged in parallel. Thus, since the semiconductor snubber 200 and the freewheeling diode 100 in the lower arm transition to a steady state after the transient current flows and the current is cut off, only the switching element 600 becomes conductive.

一方、上アームのスイッチング素子E1,E2,E3と並列に接続されている受動素子B1,B2,B3は、下アームのスイッチング素子E4,E5,E6のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図3に示すように、ショットキーバリアダイオードにおいては、下部電極4側からドリフト領域2中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域2中には上部電極3とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。   On the other hand, the passive elements B1, B2, B3 connected in parallel with the switching elements E1, E2, E3 of the upper arm are in a reverse bias state in conjunction with the turn-on operation of the switching elements E4, E5, E6 of the lower arm. Transition to the shut-off state. As shown in FIG. 3, in the Schottky barrier diode, the electron current supplied from the lower electrode 4 side into the drift region 2 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the Schottky barrier height of the Schottky junction, and when the reverse bias voltage starts to be applied to the Schottky junction, the upper electrode 3 is placed in the drift region 2. The depletion layer extending from the Schottky junction spreads out and shifts to the cutoff state.

この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子B1,B2,B3並びに下アームのスイッチング素子E4,E5,E6に過渡電流として流れ、それぞれの素子において損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。   When transitioning from the conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the elements of the freewheeling diode disappear. This reverse recovery current flows as a transient current in the passive elements B1, B2, and B3 and the lower-arm switching elements E4, E5, and E6, and a loss (herein referred to as reverse recovery loss) occurs in each element. For this reason, it is better that the reverse recovery current generated in the freewheeling diode is as small as possible.

本発明の第2の実施の形態では、還流ダイオード100を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。   In the second embodiment of the present invention, the free-wheeling diode 100 is formed of a unipolar Schottky barrier diode formed of a semiconductor material made of silicon carbide, compared with a pn junction diode formed of general silicon. And this reverse recovery current is much smaller. That is, reverse recovery loss can be greatly reduced.

更に、本発明の第2の実施の形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、本発明の第2の実施の形態においては、還流ダイオード100において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域2中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子600及び半導体スナバ200中のキャパシタ誘電体膜12からなるキャパシタCにも同等の逆バイアス電圧が印加され、スイッチング素子600及び半導体スナバ200中にも相応の過渡電流が流れ始める。この半導体スナバ200に流れる過渡電流は、キャパシタ誘電体膜12からなるキャパシタCの大きさと基板領域11の抵抗R成分の大きさで決まり、自由に設計することができる。   Furthermore, in the second embodiment of the present invention, the current at the time of reverse recovery operation unique to the unipolar operation that cannot be essentially solved when the passive element of the prior art is composed of only the Schottky barrier diode.・ Has a function to suppress voltage oscillation. In other words, in the second embodiment of the present invention, when the forward bias current decreases and the forward bias current becomes zero in the freewheeling diode 100, a depletion layer is formed in the drift region 2 due to the reverse bias voltage. A reverse recovery current composed of carriers starts to flow. At substantially the same time as the reverse bias voltage is applied, an equivalent reverse bias voltage is also applied to the capacitor C formed of the capacitor dielectric film 12 in the switching element 600 and the semiconductor snubber 200, and the switching element 600 and the semiconductor snubber 200 The corresponding transient current begins to flow. The transient current flowing through the semiconductor snubber 200 is determined by the size of the capacitor C formed of the capacitor dielectric film 12 and the size of the resistance R component of the substrate region 11, and can be designed freely.

本発明の第2の実施の形態においては、第1の実施の形態でも説明したように、基板領域11の表層部にキャパシタ誘電体膜12に接するように形成された容量低下防止領域1001が、基板領域11に空乏層が形成されるのを緩和する領域として機能するため、キャパシタCの大きさをほぼキャパシタ誘電体膜12によって形成することができ、十分な振動現象の抑制が可能となる。本発明の第2の実施の形態においても、図4に示した構造だけでなく、図8〜図20及び図17、図18のいずれの構造についても、第1の実施の形態で示したのと同様の動作をし、同様の効果を得ることができる。   In the second embodiment of the present invention, as described in the first embodiment, the capacitance lowering prevention region 1001 formed on the surface layer portion of the substrate region 11 so as to be in contact with the capacitor dielectric film 12 includes: Since it functions as a region that alleviates the formation of a depletion layer in the substrate region 11, the size of the capacitor C can be formed almost by the capacitor dielectric film 12, and a sufficient vibration phenomenon can be suppressed. Also in the second embodiment of the present invention, not only the structure shown in FIG. 4 but also the structures of FIGS. 8 to 20, 17 and 18 are shown in the first embodiment. The same operation can be obtained, and the same effect can be obtained.

以上、本発明の第2の実施の形態の動作を説明してきたが、この並列に接続された半導体スナバ200の効果は3つある。   The operation of the second embodiment of the present invention has been described above. There are three effects of the semiconductor snubber 200 connected in parallel.

1つ目は、半導体スナバ200は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子E4,E5,E6のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード100に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。   First, since the semiconductor snubber 200 does not operate unless there is a voltage transient, it does not affect the switching speed of the switching elements E4, E5, and E6 of the lower arm, and the loss depending on the switching speed is the same as the conventional one. It can be kept low. That is, since the cutoff speed of the forward bias current flowing through the freewheeling diode 100 can be set at a high speed, the loss accompanying the cutoff of the main current can be reduced.

2つ目は、還流ダイオード100が逆回復動作に入ったときに、還流ダイオード100に並列接続された半導体スナバ200のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度(dIr/dt)を緩和することができ、サージ電圧そのものを低減できることである。   Second, when the freewheeling diode 100 enters the reverse recovery operation, the capacitor component and the resistance component of the semiconductor snubber 200 connected in parallel to the freewheeling diode 100 are operated, and the reverse recovery current cutoff speed (dIr / dt). The surge voltage itself can be reduced.

更に3つ目は、半導体スナバ200に流れた電流を基板領域11の抵抗成分で電力消費するため、寄生インダクタンスLsで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。   Third, since the current flowing through the semiconductor snubber 200 is consumed by the resistance component of the substrate region 11, the energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged.

このように、本発明の第2の実施の形態においては、還流ダイオード100が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ200を用いることで解決することができるという特徴を有する。   As described above, in the second embodiment of the present invention, the semiconductor snubber 200 is used to reduce the transient loss and conduction loss of the free-wheeling diode 100 and to reduce the inherent vibration phenomenon unique to the unipolar operation. It has the feature that it can be solved by.

本発明の第2の実施の形態においては、還流ダイオード100及びスイッチング素子600に流れる過渡電流が高々ドリフト領域2及び23に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ200で形成しているところが従来技術と異なる点である。更に、本発明の第2の実施の形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。 In the second embodiment of the present invention, the transient current flowing through the freewheeling diode 100 and the switching element 600 is a transient current consisting only of carriers generated when a depletion layer is formed in the drift regions 2 and 23 at most. Focusing on this point, the point that the snubber circuit is formed of a small-capacity semiconductor snubber 200 is different from the prior art. Furthermore, with the configuration of the second embodiment of the present invention, it is possible to obtain new effects not found in the prior art in suppressing the performance and vibration phenomenon of reducing transient loss and conduction loss.

1つは、ユニポーラ動作をする還流ダイオード100及びスイッチング素子600に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ200を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード100及びスイッチング素子600に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なpn接合ダイオードとの組み合わせでは得られない効果である。   One is that once a semiconductor snubber 200 having a predetermined capacitor capacity and resistance value is connected in parallel to the freewheeling diode 100 and the switching element 600 that perform unipolar operation, the snubber is operated in the entire current range and the entire temperature range in which the freewheeling diode operates. The function works effectively. As described above, the reverse recovery current generated at the time of reverse recovery of the Schottky barrier diode is composed only of excess carriers generated when a depletion layer is generated in the freewheeling diode 100 and the switching element 600 by the reverse bias voltage. This is because an almost constant reverse recovery current flows every time regardless of the magnitude of the current flowing during the reflux operation. For the same reason, the reverse recovery current flows almost without being affected by the temperature of the freewheeling diode. For this reason, it is possible to reduce the transient loss and suppress the vibration phenomenon in the entire current range and temperature range. These are effects that cannot be obtained in combination with a general pn junction diode.

もう1つは、図24に示すようにスナバ回路を半導体スナバ200で形成することで、還流ダイオード100及びスイッチング素子600の直近に低インダクタンスで実装することができ、更に過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード100及びスイッチング素子600にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度(dIr/dt)を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本発明の第2の実施の形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度(dIr/dt)を適切に緩和し振動現象を抑制することができる。   The other is that the snubber circuit is formed by the semiconductor snubber 200 as shown in FIG. 24, so that it can be mounted with low inductance in the immediate vicinity of the freewheeling diode 100 and the switching element 600, further reducing transient loss and vibration. The phenomenon can be suppressed. This is because, as the parasitic inductance generated when the snubber circuit is connected in parallel to the freewheeling diode 100 and the switching element 600 is smaller, the transient current flowing through the snubber circuit is more likely to flow, and the reverse recovery current cutoff speed (dIr / dt flowing through the freewheeling diode) ) And the back electromotive force generated by the parasitic inductance superimposed on the voltage applied to the capacitor in the snubber circuit is small, so that the switching time can be shortened in the withstand voltage range of the capacitor. Therefore, in the second embodiment of the present invention, the parasitic inductance is reduced as compared with the case of a snubber circuit using a capacitor composed of a film capacitor or the like which is a conventional discrete component and a resistor composed of a metal clad resistor or the like. By reducing it, the switching time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dIr / dt) can be moderated and the vibration phenomenon can be suppressed.

また、スナバ回路を還流ダイオード100の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタCとメタルクラッド抵抗などからなる抵抗Rとを用いるスナバ回路の場合では、還流ダイオード100で発生した振動電流はこれらの部品を通り、還流ダイオード100に戻る経路を通る。その際に抵抗Rにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ200で形成した場合には、還流ダイオード100の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。   In addition, mounting the snubber circuit in the immediate vicinity of the freewheeling diode 100 also reduces unnecessary noise emission. For example, in the case of a snubber circuit using a capacitor C made of a conventional discrete component such as a film capacitor and a resistor R made of a metal clad resistor, the oscillating current generated by the freewheeling diode 100 passes through these components, and the freewheeling diode 100 Take the path back to. At that time, the oscillating current is suppressed by the resistor R, but the surface formed by this current path so far works as a kind of loop antenna and radiates noise. When the snubber circuit is formed by the semiconductor snubber 200, the surface formed by the current path of the oscillating current is much smaller than when discrete components are used because it is mounted in the immediate vicinity of the freewheeling diode 100. , Noise emission due to oscillating current is reduced. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.

更に、本発明の第2の実施の形態においては、スナバ回路を半導体スナバ200で形成することで、還流ダイオード100及びスイッチング素子600と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。 Furthermore, in the second embodiment of the present invention, the snubber circuit is formed of the semiconductor snubber 200, so that the power conversion device can be configured using the same mounting process as the free wheel diode 100 and the switching element 600. Therefore, the vibration phenomenon can be easily and easily suppressed, and the required volume can be significantly reduced as compared with the conventional snubber circuit.

また、本発明の第1の実施の形態のように、半導体スナバ200の抵抗成分を半導体基体で形成し図2に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。   Further, as in the first embodiment of the present invention, the resistance component of the semiconductor snubber 200 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. Can do. Therefore, it is possible to design a resistor with a higher density than an external resistor. That is, the resistance to destruction is high and further downsizing can be realized.

また、第1の実施の形態で例示したように、還流ダイオード100を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード100自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度(dIr/dt)が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード100が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。   Further, as exemplified in the first embodiment, the effect of the present invention can be maximized by configuring the free wheeling diode 100 with a Schottky barrier diode made of silicon carbide. That is, in order to obtain a predetermined breakdown voltage, as the depletion layer thickness can be reduced by the wide band gap, the resistance of the freewheeling diode 100 itself can be reduced and the low conduction loss can be reduced. This is because (dIr / dt) becomes high and vibration energy is not consumed, and therefore, the vibration phenomenon has a more remarkable property. From this, when the free-wheeling diode 100 is formed of a wide band gap semiconductor such as silicon carbide, both reduction of conduction loss and reduction of vibration phenomenon can be achieved more remarkably.

なお、本発明の第2の実施の形態においては、還流ダイオード100の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。 In the second embodiment of the present invention, the case where the semiconductor material of the free wheel diode 100 is silicon carbide is described. However, the same effect can be obtained by using a wide gap semiconductor such as gallium nitride or diamond. Can be obtained.

また、本発明の第2の実施の形態においても、半導体スナバ200の構成を、第1の実施の形態で説明した図15に対応する抵抗220に並列に接続するようにダイオード230を有する構成であっても良い。これは、キャパシタCと抵抗Rを少なくとも有するように構成された半導体スナバ200であれば、上記と同様の効果を得ることができるためである。 Also in the second embodiment of the present invention, the configuration of the semiconductor snubber 200 has a diode 230 so as to be connected in parallel to the resistor 220 corresponding to FIG. 15 described in the first embodiment. There may be. This is because the semiconductor snubber 200 configured to have at least the capacitor C and the resistor R can obtain the same effect as described above.

また、実装形態についても、第1の実施の形態と同様に、図16に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本発明の第2の実施の形態においては、還流ダイオード100と半導体スナバ200及びスイッチング素子600とがそれぞれ1チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、第1の実施の形態で上述したように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード100の放熱性及び半導体スナバ200の抵抗210の放熱性が増すため、より高密度に実装することができる。 As for the mounting form, as in the first embodiment, a so-called mold package type mounting form corresponding to FIG. 16 may be used, or another mounting form may be used. Further, in the second embodiment of the present invention, the case where each of the free-wheeling diode 100, the semiconductor snubber 200, and the switching element 600 is one chip is shown, but one or both are constituted by a plurality of chips. Of course it is good. In addition, as described above in the first embodiment, both the collector terminal and the emitter terminal may be mounted with solder or the like. Since the cooling performance is improved by mounting both surfaces with solder or the like, the heat dissipating property of the reflux diode 100 and the heat dissipating property of the resistor 210 of the semiconductor snubber 200 are increased.

また、第1の実施の形態で図21及び図22を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Cの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0に対して、C/C0が0.1前後から振動現象の減衰効果が顕著になり、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さいほうが望ましい。 In addition, as described with reference to FIGS. 21 and 22 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the value of the capacitor capacitance component of the freewheeling diode and the switching element in the cutoff state. With respect to the sum C0, the damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C be as small as possible.

このことから、本発明の第2の実施の形態で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、10分の1倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記第2の実施の形態で説明したどの実施例においても得ることができる。 From this, the size of the capacitor capacitance C of the snubber circuit used in the second embodiment of the present invention is 1/10 compared with the total capacitance of the capacitor components in the cutoff state of the freewheeling diode 100 and the switching element 600. By selecting the capacitance within the range of not less than 10 times and not more than 10 times, it is possible to more significantly reduce the vibration phenomenon while suppressing an increase in loss. This effect can be obtained in any of the examples described in the second embodiment.

(第3の実施の形態)
本発明の第3の実施の形態においては、第2の実施の形態で説明した還流ダイオード100と半導体スナバ200とスイッチング素子600とが並列接続した構成において、還流ダイオード100及びスイッチング素子600がそれぞれショットキーバリアダイオード及びIGBT以外の素子で構成された場合について説明する。図27は図3に対応する還流ダイオード100の一例を示し、図28は図25に対応するスイッチング素子600の一例である。本発明の第3の実施の形態においても、第1の実施の形態もしくは第2の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
(Third embodiment)
In the third embodiment of the present invention, in the configuration in which the free-wheeling diode 100, the semiconductor snubber 200, and the switching element 600 described in the second embodiment are connected in parallel, the free-wheeling diode 100 and the switching element 600 are each shot. The case where it comprises with elements other than a key barrier diode and IGBT is demonstrated. 27 shows an example of the freewheeling diode 100 corresponding to FIG. 3, and FIG. 28 shows an example of the switching element 600 corresponding to FIG. Also in the third embodiment of the present invention, the description of the same operation as in the first embodiment or the second embodiment is omitted, and different features will be described in detail.

図27に示すように、還流ダイオード100は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域41上にn-型のドリフト領域42が形成された基板材料で構成されている。基板領域41としては、例えば抵抗率が数mから数10mΩcm、厚さが数10〜数100μm程度のものを用いることができる。ドリフト領域42としては、例えばn型の不純物密度が1015〜1018cm-3、厚みが数〜数10μmのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本発明の第3の実施の形態では例えば不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのものを用いた場合で説明する。なお、本発明の第3の実施の形態では、半導体基体が、基板領域41とドリフト領域42の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域41のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本発明の第3の実施の形態では一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。 As shown in FIG. 27, the free-wheeling diode 100 is made of, for example, a substrate material in which an n type drift region 42 is formed on an n + type substrate region 41 whose polytype of silicon carbide is 4H type. . As the substrate region 41, for example, one having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. As the drift region 42, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage.However, in general, the smaller the resistivity and thickness, the lower the conduction loss. It is desirable to make it smaller. In the third embodiment of the present invention, for example, an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class will be described. In the third embodiment of the present invention, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 41 and the drift region 42 will be described. However, the magnitude of the resistivity does not depend on the above example. A substrate formed of only the substrate region 41 may be used, or a multilayer substrate may be used. In the third embodiment of the present invention, the breakdown voltage is 600 V class as an example, but the breakdown voltage class is not limited.

ドリフト領域42の基板領域41との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域43が堆積されている。ドリフト領域42とヘテロ半導体領域43の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域43の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてp型で不純物密度が1019cm-3、厚みが0.5μmとした場合で説明する。 A hetero semiconductor region 43 made of polycrystalline silicon having a band gap smaller than that of silicon carbide is deposited so as to be in contact with the main surface of the drift region 42 facing the bonding surface with the substrate region 41. At the junction between the drift region 42 and the hetero semiconductor region 43, a hetero junction diode is formed of a material having different band gaps between silicon carbide and polycrystalline silicon, and an energy barrier exists at the junction interface. Since the heterojunction diode can control the height of the energy barrier of the heterojunction by changing the impurity density of the hetero semiconductor region 43, an optimum barrier height can be obtained according to the required breakdown voltage. it can. Here, as an example, a description will be given of a p-type impurity density of 10 19 cm −3 and a thickness of 0.5 μm.

また、本発明の第3の実施の形態においてはヘテロ半導体領域43に接するように上部電極44が、基板領域41に接するように下部電極45がそれぞれ形成されている。上部電極44はアノード端子302として外部電極との接続をするために、最表面にアルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)などの金属材料を用いて多層の構造としても良い。一方、下部電極45は基板領域41とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、下部電極45はカソード端子402として外部電極と接続をする。このように、図27に示す還流ダイオード100は、上部電極44がアノード電極、下部電極45がカソード電極とした縦型のダイオードとして機能する。   In the third embodiment of the present invention, the upper electrode 44 is formed so as to be in contact with the hetero semiconductor region 43, and the lower electrode 45 is formed so as to be in contact with the substrate region 41. In order to connect the upper electrode 44 as an anode terminal 302 to an external electrode, a metal material such as aluminum (Al), copper (Cu), gold (Au), nickel (Ni), silver (Ag), or the like is provided on the outermost surface. A multilayer structure may be used. On the other hand, the lower electrode 45 is made of an electrode material that is in ohmic contact with the substrate region 41. Examples of the electrode material to be ohmic-connected include nickel silicide and titanium material, and the lower electrode 45 is connected to an external electrode as a cathode terminal 402. 27 functions as a vertical diode in which the upper electrode 44 is an anode electrode and the lower electrode 45 is a cathode electrode.

一方、図28に示すように、スイッチング素子600は、炭化珪素からなるMOSFETを一例として示している。図28中、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域51上にn-型のドリフト領域52が形成された基板材料で構成されている。基板領域51としては、例えば抵抗率が数mから数10mΩcm、厚さが数〜数100μm程度のものを用いることができる。ドリフト領域52としては、例えばn型の不純物密度が1014〜1017cm-3、厚みが数〜数10μmのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本発明の第3の実施の形態では例えば不純物密度が2×1016cm-3、厚みが5μmで耐圧が600Vクラスのものを用いた場合で説明する。本発明の第3の実施の形態では一例として、基板領域51を支持基材とした場合を説明しているが、ドリフト領域52を支持基材としても良い。 On the other hand, as shown in FIG. 28, switching element 600 shows a MOSFET made of silicon carbide as an example. In FIG. 28, for example, the substrate material is made of a substrate material in which an n type drift region 52 is formed on an n + type substrate region 51 whose polytype of silicon carbide is 4H type. As the substrate region 51, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several to several hundreds μm can be used. As the drift region 52, for example, an n-type impurity density of 10 14 to 10 17 cm −3 and a thickness of several to several tens of μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage.However, in general, the smaller the resistivity and thickness, the lower the conduction loss. It is desirable to make it smaller. In the third embodiment of the present invention, the case where an impurity density of 2 × 10 16 cm −3 , a thickness of 5 μm and a breakdown voltage of 600 V class is used will be described. In the third embodiment of the present invention, the case where the substrate region 51 is used as a support base material is described as an example, but the drift region 52 may be used as a support base material.

ドリフト領域52中の表層部にp型のウェル領域53が、更にウェル領域53中の表層部にn+型ソース領域54が形成されている。そして、ドリフト領域52、ウェル領域53及びソース領域54の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜55を介して、例えばn型の多結晶シリコンからなるゲート電極56が配設されている。更に、ソース領域54並びにウェル領域53に接するように例えばアルミ材料からなるソース電極57が形成されている。ソース電極57とゲート電極56との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜58が形成されている。また、基板領域51にオーミック接続するようにドレイン電極59が形成されている。このように、本説明で用いるMOSFETはゲート電極56が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 A p-type well region 53 is formed in the surface layer portion of the drift region 52, and an n + -type source region 54 is formed in the surface layer portion of the well region 53. A gate electrode 56 made of, for example, n-type polycrystalline silicon is disposed through a gate insulating film 55 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 52, the well region 53, and the source region 54. Has been. Further, a source electrode 57 made of, for example, an aluminum material is formed so as to be in contact with the source region 54 and the well region 53. An interlayer insulating film 58 made of, for example, a silicon oxide film is formed between the source electrode 57 and the gate electrode 56 so as not to contact each other. A drain electrode 59 is formed so as to be in ohmic contact with the substrate region 51. Thus, the MOSFET used in this description is a so-called planar type in which the gate electrode 56 is formed on a plane with respect to the semiconductor substrate.

第3の実施の形態においても、図27で示した還流ダイオード100と図28で示したスイッチング素子600とを、図4で示した半導体スナバ200と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオード100とスイッチング素子600の遮断状態におけるキャパシタ容量を考慮したキャパシタ誘電体膜12によるキャパシタCの設定と、基板領域11による抵抗Rの設定をすることが望ましい。第1の実施の形態及び第2の実施の形態と同様に、本発明の第3の実施の形態においては、例えば還流ダイオード100及びスイッチング素子600の耐圧よりも高くなるように例えば厚みは1μmとし、キャパシタCの容量が還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、本発明の第3の実施の形態においても、第1の実施の形態にて説明したように、容量低下防止領域1001が形成されているため、キャパシタCの容量はほぼキャパシタ誘電体膜12のキャパシタ容量で決まっている。   Also in the third embodiment, the free wheeling diode 100 shown in FIG. 27 and the switching element 600 shown in FIG. 28 are used in parallel with the semiconductor snubber 200 shown in FIG. 4, but the snubber function is effective. In order to achieve this, it is desirable that the capacitor C is set by the capacitor dielectric film 12 and the resistance R is set by the substrate region 11 in consideration of the capacitor capacity when the freewheeling diode 100 and the switching element 600 are cut off. Similar to the first embodiment and the second embodiment, in the third embodiment of the present invention, for example, the thickness is set to 1 μm so as to be higher than the breakdown voltage of the freewheeling diode 100 and the switching element 600, for example. The case where the capacitor C having the same capacity as the sum of the depletion capacities formed when the free-wheeling diode 100 and the switching element 600 are cut off will be described. Also in the third embodiment of the present invention, as described in the first embodiment, since the capacitance lowering prevention region 1001 is formed, the capacitance of the capacitor C is almost equal to the capacitor dielectric film 12. It is determined by the capacitor capacity.

次に、本発明の第3の実施の形態の動作について、第2の実施の形態と同様に、例えば図7に示すインバータの動作に対応させて詳しく説明する。   Next, the operation of the third embodiment of the present invention will be described in detail in correspondence with the operation of the inverter shown in FIG. 7, for example, as in the second embodiment.

まず、図7中のスイッチング素子E4,E5,E6がオンし、スイッチング素子E4,E5,E6に電流が流れている状態においては、上アームのスイッチング素子E1,E2,E3と受動素子B1,B2,B3は逆バイアス状態となり遮断状態になる。   First, when the switching elements E4, E5, and E6 in FIG. 7 are turned on and a current flows through the switching elements E4, E5, and E6, the upper-arm switching elements E1, E2, and E3 and the passive elements B1, B2 , B3 is in a reverse bias state and is in a cut-off state.

まず、下アームの導通状態にあるスイッチング素子E4,E5,E6は、炭化珪素材料からなるMOSFETで構成されているため、第2の実施の形態で説明したIGBTに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約3倍大きく、最大絶縁電界が約1桁大きいため、ドリフト領域52に厚みを小さくかつ不純物濃度大きくすることができるためである。このため、IGBTのようなバイポーラ型の動作とせずとも、ドリフト領域52の抵抗を低くすることができる。   First, since the switching elements E4, E5, and E6 in the conductive state of the lower arm are composed of MOSFETs made of silicon carbide material, they are conductive with lower on-resistance than the IGBT described in the second embodiment. can do. This is because the band gap of the silicon carbide material is about three times larger than that of the silicon material and the maximum insulating electric field is about one digit larger, so that the thickness and the impurity concentration can be increased in the drift region 52. For this reason, the resistance of the drift region 52 can be lowered without the bipolar operation like the IGBT.

また、下アームの導通状態にあるスイッチング素子E4,E5,E6に並列に接続されている受動素子B4,B5,B6においては、還流ダイオード100及び半導体スナバ200は遮断状態を維持する。すなわち、還流ダイオード100である図27に示したヘテロ接合ダイオードについては、その両端に印加されている電圧がスイッチング素子E4,E5,E6のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図4に示す半導体スナバ200においては、キャパシタCとして機能するキャパシタ誘電体膜12が電圧が変化するときのみ動作するため、スイッチング素子E4,E5,E6のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。   In addition, in the passive elements B4, B5, and B6 connected in parallel to the switching elements E4, E5, and E6 in the conductive state of the lower arm, the freewheeling diode 100 and the semiconductor snubber 200 maintain the cut-off state. That is, the reverse junction voltage is applied to the heterojunction diode shown in FIG. 27, which is the freewheeling diode 100, although the voltage applied to both ends thereof is as low as the ON voltage of the switching elements E4, E5, E6. is there. Further, in the semiconductor snubber 200 shown in FIG. 4, since the capacitor dielectric film 12 functioning as the capacitor C operates only when the voltage changes, the voltage about the ON voltage of the switching elements E4, E5, E6 is in a steady state. In the applied state, it becomes a cut-off state.

一方、上アームのスイッチング素子E1,E2,E3と受動素子B1,B2,B3についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図28に示すスイッチング素子600であるMOSFETについては、ソース端子302とドレイン端子402間に逆バイアス電圧が印加されるため、ドリフト領域52中にはウェル領域53とのpn接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図27に示す還流ダイオード100であるヘテロ接合ダイオードにおいては、上部電極44と下部電極45間に逆バイアス電圧が印加されるため、ドリフト領域42中にはヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図4に示す半導体スナバ200においても、キャパシタCとして機能するキャパシタ誘電体膜12が高電圧により充電された状態になり、遮断状態を維持する。   On the other hand, the switching elements E1, E2, E3 and the passive elements B1, B2, B3 on the upper arm are also maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied. That is, in the MOSFET that is the switching element 600 shown in FIG. 28, since a reverse bias voltage is applied between the source terminal 302 and the drain terminal 402, the drift region 52 extends from the pn junction with the well region 53. This is because a depletion layer is formed and the blocking state is maintained. In the heterojunction diode, which is the freewheeling diode 100 shown in FIG. 27, a reverse bias voltage is applied between the upper electrode 44 and the lower electrode 45, so that the heterojunction between the hetero semiconductor region 43 and the drift region 42 is provided. As a result, a depletion layer extending from is formed, and the cut-off state is maintained. Also in the semiconductor snubber 200 shown in FIG. 4, the capacitor dielectric film 12 functioning as the capacitor C is charged with a high voltage, and the cut-off state is maintained.

このように、下アームのスイッチング素子E4,E5,E6が導通状態の時には、上下アーム共に受動素子は第2の実施の形態で構成されている従来技術と同様の機能を有する。   As described above, when the switching elements E4, E5, and E6 of the lower arm are in the conductive state, the passive elements of both the upper and lower arms have the same function as that of the conventional technique configured in the second embodiment.

次に、下アームのスイッチング素子E4,E5,E6がターンオフして遮断状態に移行する場合について説明する。   Next, a case where the switching elements E4, E5, and E6 of the lower arm are turned off to shift to the cutoff state will be described.

例えば図7に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子E4,E5,E6がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子E4,E5,E6の電圧上昇が起こる。   For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching elements E4, E5, E6 are turned off, the phases of voltage rise and current interruption are shifted, so that the current during conduction is substantially maintained. In this state, first, the voltage rise of the switching elements E4, E5, E6 occurs.

まず、下アームのターンオフするスイッチング素子E4,E5,E6に並列に接続されている受動素子B4,B5,B6については、還流ダイオード100及び半導体スナバ200共に、スイッチング素子E4,E5,E6の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図3に示す還流ダイオード100においては、電圧の上昇に伴ってドリフト領域42中にヘテロ半導体領域43側から空乏層が広がる際に、電子が下部電極45側に過渡電流として流れ、図4に示す半導体スナバ200においては、キャパシタ容量として働くキャパシタ誘電体膜12が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ200のキャパシタ誘電体膜12のキャパシタ容量の充電作用によって、スイッチング素子E4,E5,E6のコレクタ/エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本発明の第3の実施の形態においては、スイッチング素子600とも並列接続することで、スイッチング素子600自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。   First, for the passive elements B4, B5, and B6 connected in parallel to the switching elements E4, E5, and E6 that turn off the lower arm, both the freewheeling diode 100 and the semiconductor snubber 200 increase the voltage of the switching elements E4, E5, and E6. Along with this, since the reverse bias voltage as low as the ON voltage changes from the reverse bias voltage as high as the power supply voltage, a transient current corresponding to the speed of the voltage change flows. That is, in the free-wheeling diode 100 shown in FIG. 3, when a depletion layer spreads from the hetero semiconductor region 43 side in the drift region 42 as the voltage increases, electrons flow as a transient current to the lower electrode 45 side. In the semiconductor snubber 200 shown in FIG. 2, a transient current flows because the capacitor dielectric film 12 acting as a capacitor capacitance is charged according to the applied voltage. The charging action of the capacitor capacitance of the capacitor dielectric film 12 of the semiconductor snubber 200 alleviates a transient voltage rise generated between the collectors / emitters of the switching elements E4, E5, E6, and is caused by the parasitic inductance included in the circuit. Generation of a surge voltage can be suppressed. That is, in the third embodiment of the present invention, the switching element 600 is also connected in parallel, so that even when the switching element 600 itself performs a turn-off operation, element destruction, malfunction to other peripheral circuits, and the like are caused. Surge voltage can be reduced.

そして、本発明の第3の実施の形態で一例として挙げた炭化珪素からなるMOSFETでは、電圧上昇後、電流は急峻に遮断する。これは、第2の実施の形態で説明したIGBTとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子600が炭化珪素からなるMOSFETになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子600自体のターンオフ時に振動現象が生じやすく、更に抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、本発明の第3の実施の形態においては、並列に半導体スナバ200が形成されているため、効果的に振動現象を緩和することができる。   In the MOSFET made of silicon carbide cited as an example in the third embodiment of the present invention, the current is sharply interrupted after the voltage rises. Unlike the IGBT described in the second embodiment, this is a unipolar operation during conduction, so that the electron current discharged from the depletion layer due to the voltage rise depends on the extension speed of the depletion layer. This is because it is blocked. In other words, although the switching element 600 is a MOSFET made of silicon carbide, a low on-resistance can be realized when conducting, but the switching element 600 itself is easily turned off due to the fast shutoff performance of the switching element 600. Furthermore, since the resistance is smaller, there is a problem that the vibration phenomenon is hardly attenuated. However, since the semiconductor snubber 200 is formed in parallel in the third embodiment of the present invention, it is effective. The vibration phenomenon can be alleviated.

すなわち、本発明の第3の実施の形態においては、スイッチング素子600の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ200中のキャパシタ誘電体膜12からなるキャパシタCにも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタC及び抵抗Rによって電流振動の傾き(dI/dt)を緩和し、基板領域11の抵抗R成分で寄生インダクタンスLsで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、本発明の第3の実施の形態のように、スイッチング素子600がユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。また、スイッチング素子がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本発明の第3の実施の形態においては、スイッチング素子600においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、更に高い効果を引き出すことができる。   That is, in the third embodiment of the present invention, when the current of the switching element 600 is cut off, it resonates with the parasitic inductance in the circuit and the oscillation phenomenon starts in the current and voltage, but the capacitor in the semiconductor snubber 200 An equivalent voltage is also applied to the capacitor C made of the dielectric film 12, and a corresponding transient current starts to flow. Then, the capacitor C and the resistor R alleviate the slope (dI / dt) of the current vibration and consume the energy generated by the parasitic inductance Ls by the resistance R component of the substrate region 11, so that the vibration phenomenon can be quickly converged. . Therefore, as in the third embodiment of the present invention, even when the switching element 600 is a unipolar type and has a high-speed cutoff performance, the vibration phenomenon can be suppressed. In addition, even if the switching element is made of a wide gap semiconductor having a smaller conduction loss and is difficult to attenuate for the vibration phenomenon, the vibration phenomenon can be easily attenuated without deteriorating the conduction loss. As described above, in the third embodiment of the present invention, the switching element 600 also has a configuration that can achieve both a conduction loss and a transient loss at a high level, that is, a unipolar type capable of high-speed operation and a low on-state. By combining with the configuration of a wide band gap semiconductor that can realize resistance, a higher effect can be obtained.

そして、スイッチング素子600の電流が遮断した後は、下アームのスイッチング素子E4,E5,E6及び受動素子B4,B5,B6は定常オフ状態となり、遮断状態を維持する。   Then, after the current of the switching element 600 is cut off, the switching elements E4, E5, E6 and the passive elements B4, B5, B6 of the lower arm are in a steady off state and maintain the cut-off state.

一方、上アームのスイッチング素子E1,E2,E3と並列に接続されている受動素子B1,B2,B3は、下アームのスイッチング素子E4,E5,E6のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図27に示す還流ダイオード100のドリフト領域42中に広がっていた空乏層が後退し、ヘテロ半導体領域43とドリフト領域42との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域42側並びにヘテロ半導体領域43側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域42中をほぼ下部電極45側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第2の実施の形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが上部電極13のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域13の不純物濃度や厚みが制限されるのに対して、本発明の第3の実施の形態においては、ヘテロ障壁をヘテロ半導体領域43の不純物濃度を制御することによって変えることができるため、ドリフト領域42の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。   On the other hand, the passive elements B1, B2, and B3 connected in parallel with the switching elements E1, E2, and E3 of the upper arm are in a forward bias state in conjunction with the turn-off operation of the switching elements E4, E5, and E6 of the lower arm. Transition to the conductive state. The depletion layer that has spread into the drift region 42 of the free-wheeling diode 100 shown in FIG. 27 recedes, and the heterojunction formed between the hetero semiconductor region 43 and the drift region 42 is ordered according to the height of the hetero barrier. When the bias voltage is applied, the freewheeling diode 100 becomes conductive. A heterojunction diode has a large heterobarrier against holes on the valence band side, although a forward current flows with a voltage drop determined by the sum of built-in potentials spreading from the heterojunction to the drift region 42 side and the hetero semiconductor region 43 side. The current is constituted only by the electron current supplied from the side of the lower electrode 45 in the drift region 42, and performs a unipolar operation. At this time, in the Schottky barrier diode described in the second embodiment, the Schottky barrier height is uniquely determined by the work function difference unique to the Schottky metal of the upper electrode 13, so that a predetermined breakdown voltage is obtained. While the impurity concentration and thickness of drift region 13 are limited, in the third embodiment of the present invention, the hetero barrier can be changed by controlling the impurity concentration of hetero semiconductor region 43. The resistance of the drift region 42 can be made lower. That is, loss during conduction can be further reduced.

また、図4に示す半導体スナバ200においては、還流ダイオード100が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体膜12に充電されていた電荷が過渡電流として放電される。本発明の第3の実施の形態では、キャパシタ誘電体膜12のキャパシタCとしての容量が還流ダイオード100及びスイッチング素子600に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード100に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ200は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子E1,E2,E3についても、ドレイン/ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域53とドリフト領域52との間のpn接合が順バイアス状態となるものの内蔵電位が2〜3Vと大きいことからオフ状態を維持する。ただし、ドレイン/ソース間の電圧状態が変位するため、スイッチング素子600中のドリフト領域52中に生じていた空乏層の容量変化に伴うキャパシタCとしての放電による過渡電流は流れるが、半導体スナバ200と同様に、並列する還流ダイオード100に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ200及びスイッチング素子600は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード100のみが導通状態となる。   In the semiconductor snubber 200 shown in FIG. 4, when the freewheeling diode 100 shifts from the reverse bias state to the forward bias state, the charge charged in the capacitor dielectric film 12 is discharged as a transient current. In the third embodiment of the present invention, the capacitance of the capacitor dielectric film 12 as the capacitor C is as small as the depletion capacitance formed in the free-wheeling diode 100 and the switching element 600, and thus flows by discharge. Although the transient current flows, it has a magnitude that hardly affects the forward bias current flowing in the parallel free-wheeling diode 100. The semiconductor snubber 200 shifts to a steady state after the transient current flows, and the current is cut off. In addition, for the switching elements E1, E2, and E3 connected in parallel, the gate signal is controlled to maintain the off state, although the drain / source voltage shifts from the reverse bias voltage state to the forward bias state. In addition, although the pn junction between the well region 53 and the drift region 52 is in the forward bias state, the off-state is maintained because the built-in potential is as large as 2 to 3V. However, since the voltage state between the drain and the source is displaced, a transient current due to the discharge as the capacitor C accompanying the capacitance change of the depletion layer generated in the drift region 52 in the switching element 600 flows, but the semiconductor snubber 200 and Similarly, the magnitude is almost insignificant compared to the forward bias current flowing through the freewheeling diodes 100 in parallel. Thus, since the semiconductor snubber 200 and the switching element 600 of the upper arm transition to a steady state after the transient current flows and the current is cut off, only the freewheeling diode 100 is in a conductive state.

次に、下アームのスイッチング素子E4,E5,E6がターンオンし、再びスイッチング素子E4,E5,E6がオン状態に移行する動作について説明する。   Next, an operation in which the switching elements E4, E5, and E6 of the lower arm are turned on and the switching elements E4, E5, and E6 are turned on again will be described.

例えば図7に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子E4,E5,E6がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子E4,E5,E6に電流が流れ始める。下アームのターンオンするスイッチング素子E4,E5,E6に並列に接続されている受動素子B4,B5,B6については、還流ダイオード100及び半導体スナバ200共に、スイッチング素子E4,E5,E6に電流が流れ、ドレイン/ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図27に示す還流ダイオード100においては、電圧の減少に伴ってドリフト領域42中に広がっていた空乏層はヘテロ半導体領域43側に徐々に狭まり、下部電極45側からドリフト領域42中に電子が過渡電流として流れる。また、図4に示す半導体スナバ200においては、キャパシタ容量として働くキャパシタ誘電体膜12が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子600に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ200及び還流ダイオード100は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子600のみが導通状態となる。   For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching elements E4, E5, and E6 are turned on, the phases of current rise and voltage drop are shifted, so a relatively high voltage is applied. In this state, current starts to flow through the switching elements E4, E5, E6. For the passive elements B4, B5, and B6 connected in parallel to the switching elements E4, E5, and E6 that turn on the lower arm, the current flows through the switching elements E4, E5, and E6 in both the free wheel diode 100 and the semiconductor snubber 200, As the drain-source voltage drops, the reverse bias voltage, which is as high as the power supply voltage, changes from the reverse bias voltage, which is as low as the on-voltage, so the transient current corresponding to the speed of the voltage change Flowing. At this time, in the free-wheeling diode 100 shown in FIG. 27, the depletion layer that has spread in the drift region 42 as the voltage decreases gradually narrows to the hetero semiconductor region 43 side, and enters the drift region 42 from the lower electrode 45 side. Electrons flow as transient currents. In the semiconductor snubber 200 shown in FIG. 4, a transient current flows because the capacitor dielectric film 12 serving as a capacitor capacitance is discharged as the applied voltage decreases. This transient current has a magnitude that hardly affects the turn-on current flowing through the switching elements 600 arranged in parallel. Thus, since the semiconductor snubber 200 and the freewheeling diode 100 in the lower arm transition to a steady state after the transient current flows and the current is cut off, only the switching element 600 becomes conductive.

一方、上アームのスイッチング素子E1,E2,E3と並列に接続されている受動素子B1,B2,B3は、下アームのスイッチング素子E4,E5,E6のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図27に示す還流ダイオード100であるヘテロ接合ダイオードにおいては、下部電極45側からドリフト領域42中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域42中にはヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。   On the other hand, the passive elements B1, B2, B3 connected in parallel with the switching elements E1, E2, E3 of the upper arm are in a reverse bias state in conjunction with the turn-on operation of the switching elements E4, E5, E6 of the lower arm. Transition to the shut-off state. In the heterojunction diode, which is the freewheeling diode 100 shown in FIG. 27, the electron current supplied from the lower electrode 45 side into the drift region 42 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the hetero barrier height of the heterojunction portion, and when the reverse bias voltage is further applied to the heterojunction portion, the drift region 42 is heterogeneous with the hetero semiconductor region 43. A depletion layer extending from the junction is generated, and the state shifts to a cutoff state.

本発明の第3の実施の形態では、第1の実施の形態及び第2の実施の形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。   Since the third embodiment of the present invention has a unipolar operation as in the Schottky barrier diode described in the first and second embodiments, it is formed of general silicon. This reverse recovery current is much smaller than the pn junction diode made. That is, reverse recovery loss can be greatly reduced.

更に、本発明の第3の実施の形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ200を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、本発明の第3の実施の形態においては、還流ダイオード100が逆回復動作する場合に、ドリフト領域42中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子600及び半導体スナバ200中のキャパシタ誘電体膜12からなるキャパシタCにも同等の逆バイアス電圧が印加され、スイッチング素子600及び半導体スナバ200中にも相応の過渡電流が流れ始める。本発明の第3の実施の形態においては、キャパシタCの大きさを、還流ダイオード100及びスイッチング素子600に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子E4,E5,E6のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度(dI/dt)を緩和することができる。更に、半導体スナバ200に流れる電流を基板領域11の抵抗R成分で消費するため、寄生インダクタンスLsで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード100がヘテロ接合ダイオードとなり導通損失が小さくなっても、第2の実施の形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ200で解決することができる。   Furthermore, in the third embodiment of the present invention, by combining the semiconductor snubber 200 with a heterojunction diode capable of reducing conduction loss as compared with a Schottky barrier diode, both conduction loss and transient loss can be achieved at a high level. Can do. That is, in the third embodiment of the present invention, when the freewheeling diode 100 performs reverse recovery operation, a reverse bias voltage is applied in the drift region 42 and a reverse recovery current composed of excess carriers starts to flow. At substantially the same time, an equivalent reverse bias voltage is applied to the capacitor C formed of the capacitor dielectric film 12 in the switching element 600 and the semiconductor snubber 200, and a corresponding transient current starts to flow in the switching element 600 and the semiconductor snubber 200. In the third embodiment of the present invention, the size of the capacitor C is set with a capacity that is substantially equal to the transient current flowing through the freewheeling diode 100 and the switching element 600, so that the switching element of the lower arm The reverse recovery current cutoff speed (dI / dt) can be relaxed without substantially changing the switching speed of E4, E5, and E6. Furthermore, since the current flowing through the semiconductor snubber 200 is consumed by the resistance R component of the substrate region 11, energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged. In other words, even when the freewheeling diode 100 becomes a heterojunction diode and the conduction loss is reduced, as in the case where the Schottky barrier diode described in the second embodiment is used, the fundamental vibration phenomenon unique to the unipolar operation is observed in the semiconductor. The snubber 200 can solve this.

このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、更に高い効果を引き出すことができる。
本発明の第3の実施の形態においても、還流ダイオード100及びスイッチング素子600に流れる過渡電流が高々ドリフト領域42及び52に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ200で形成しているところが従来技術と異なる点である。
Therefore, a higher effect can be obtained by combining with a heterojunction diode capable of realizing a low on-resistance.
Also in the third embodiment of the present invention, paying attention to the fact that the transient current flowing through the freewheeling diode 100 and the switching element 600 is only the carriers generated when the depletion layer is formed in the drift regions 42 and 52 at most, The point where the snubber circuit is formed by the semiconductor snubber 200 is different from the conventional technique.

また、本発明の第3の実施の形態の構成のようにスイッチング素子もユニポーラ型とすることで、還流ダイオード100が逆回復動作をする場合に加えて、スイッチング素子600がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。   Further, since the switching element is also a unipolar type as in the configuration of the third embodiment of the present invention, not only when the freewheeling diode 100 performs reverse recovery operation, but also when the switching element 600 is turned off, The snubber function works effectively in the entire current range and temperature range.

このようにスイッチング素子600はMOSFET以外にも例えば図29及び図30に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。   As described above, the switching element 600 can obtain the same effect by using other unipolar elements as shown in FIGS. 29 and 30 in addition to the MOSFET.

図29は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域61上にn-型のドリフト領域62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面に接するように、例えばn型の多結晶シリコンからなるヘテロ半導体領域63が形成されている。つまり、ドリフト領域62とヘテロ半導体領域63の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域63とドリフト領域62との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜64が形成されている。また、ゲート絶縁膜64上にはゲート電極65が、ヘテロ半導体領域63のドリフト領域62との接合面に対向する対面にはソース電極66が、基板領域1にはドレイン電極68が接続するように形成されている。なお、ゲート電極65とソース電極66を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜67が形成されている。 FIG. 29 shows an example in which an n type drift region 62 is formed on an n + type substrate region 61 of, for example, a silicon carbide polytype of 4H type, and the drift region 62 faces the junction surface with the substrate region 61. A hetero semiconductor region 63 made of, for example, n-type polycrystalline silicon is formed so as to be in contact with the surface. That is, the junction between the drift region 62 and the hetero semiconductor region 63 is made of a hetero junction made of materials having different band gaps between silicon carbide and polycrystalline silicon, and an energy barrier exists at the junction interface. A gate insulating film 64 made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the hetero semiconductor region 63 and the drift region 62 together. Further, the gate electrode 65 is connected to the gate insulating film 64, the source electrode 66 is connected to the opposite surface of the hetero semiconductor region 63 facing the drift region 62, and the drain electrode 68 is connected to the substrate region 1. Is formed. An interlayer insulating film 67 made of, for example, a silicon oxide film is formed so as to insulate the gate electrode 65 and the source electrode 66 from each other.

次に図29のスイッチング素子の動作について説明する。図29のスイッチング素子においても、MOSFETと同様に、ソース電極66を接地しドレイン電極68に正電位が印加されるようにして使用する。   Next, the operation of the switching element of FIG. 29 will be described. The switching element of FIG. 29 is also used so that the source electrode 66 is grounded and a positive potential is applied to the drain electrode 68, as in the MOSFET.

まず、ゲート電極65を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域63とドリフト領域62とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。   First, when the gate electrode 65 is set to a ground potential or a negative potential, for example, the cutoff state is maintained. That is, an energy barrier against conduction electrons is formed at the heterojunction interface between the hetero semiconductor region 63 and the drift region 62.

次に、遮断状態から導通状態へと転じるべくゲート電極65に正電位を印加した場合、ゲート絶縁膜64を介してゲート電界が及ぶヘテロ半導体領域63並びにドリフト領域62の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域63並びにドリフト領域62の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域62側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図29に示すスイッチング素子においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、MOSFETにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ200によって導通損失と過渡損失を更に高いレベルで両立することができる。   Next, when a positive potential is applied to the gate electrode 65 so as to shift from the cut-off state to the conductive state, electrons are accumulated in the surface layer portions of the hetero semiconductor region 63 and the drift region 62 to which the gate electric field is applied via the gate insulating film 64. A layer is formed. Then, in the surface layer portion of the hetero semiconductor region 63 and the drift region 62, a potential at which free electrons can exist is present, the energy barrier extending toward the drift region 62 becomes steep, and the energy barrier thickness is reduced. As a result, the electronic current is conducted. In this case, in the switching element shown in FIG. 29, the length of the so-called channel portion that controls the conduction / cutoff of the current is about the thickness of the energy barrier formed by the hetero barrier, and is a predetermined required for holding the breakdown voltage in the MOSFET. Therefore, it is possible to conduct with a lower resistance. For this reason, as described above, the semiconductor snubber 200 can achieve both a conduction loss and a transient loss at a higher level.

次に本発明の第3の実施の形態において、導通状態から遮断状態に移行すべく、再びゲート電極65を接地電位とすると、ヘテロ半導体領域63並びにドリフト領域62のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域63からドリフト領域62への伝導電子の流れが止まり、更にドリフト領域62中にあった伝導電子は基板領域61に流れ枯渇すると、ドリフト領域62側にはヘテロ接合部から空乏層が広がり遮断状態となる。   Next, in the third embodiment of the present invention, when the gate electrode 65 is set to the ground potential again in order to shift from the conductive state to the cut-off state, the heterojunction interface between the hetero semiconductor region 63 and the drift region 62 is formed. The accumulated state of conduction electrons is released, and tunneling in the energy barrier stops. Then, when the flow of conduction electrons from the hetero semiconductor region 63 to the drift region 62 stops and the conduction electrons existing in the drift region 62 flow to the substrate region 61 and are depleted, the drift region 62 side has a depletion layer from the heterojunction portion. Spreads and becomes a cut-off state.

また、図29のスイッチング素子においては、例えばソース電極66を接地し、ドレイン電極68に負電位が印加された逆方向導通(還流動作)も可能である。   In the switching element of FIG. 29, for example, reverse conduction (reflux operation) in which the source electrode 66 is grounded and a negative potential is applied to the drain electrode 68 is also possible.

例えばソース電極66並びにゲート電極65を接地電位とし、ドレイン電極68に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域62側からヘテロ半導体領域63側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極65を接地にせずに制御電極として使用する場合も可能である。このように、図29のスイッチング素子においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード100を図29のスイッチング素子で共用することができる。すなわち、図29に示すスイッチング素子では還流ダイオード100を別チップで形成する以外にも、還流ダイオード100とスイッチング素子600を1チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ200による振動現象を更に低減することができる。また、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード100とスイッチング素子600とのキャパシタ容量の和が小さくなるため、半導体スナバ200に必要なキャパシタ容量Cも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。   For example, when the source electrode 66 and the gate electrode 65 are set to the ground potential and a predetermined positive potential is applied to the drain electrode 68, the energy barrier to the conduction electrons disappears, and conduction electrons are transferred from the drift region 62 side to the hetero semiconductor region 63 side. Flow and reverse conducting state. At this time, since there is no injection of holes and conduction is performed only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. Note that the above-described gate electrode 65 may be used as a control electrode without being grounded. 29 can be used as a unipolar freewheeling diode, for example, the freewheeling diode 100 can be shared by the switching element of FIG. That is, in the switching element shown in FIG. 29, in addition to forming the freewheeling diode 100 as a separate chip, the freewheeling diode 100 and the switching element 600 can be made into one chip, and the semiconductor package can be downsized. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber 200 can be further reduced. In addition, shortening the wiring length has an effect of reducing radiation noise generated from the wiring due to the oscillating current. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode 100 and the switching element 600 is reduced, so that the capacitor capacity C required for the semiconductor snubber 200 can also be reduced. That is, the vibration phenomenon can be suppressed with a small size and low cost.

以上、図29においては、一例としてヘテロ半導体領域63に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や6H、3C等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、一例として、ドリフト領域62としてn型の炭化珪素を、ヘテロ半導体領域63としてp型の多結晶シリコンを用いて説明しているが、それぞれn型の炭化珪素とp型の多結晶シリコン、p型の炭化珪素とp型の多結晶シリコン、p型の炭化珪素とn型の多結晶シリコンの如何なる組み合わせでもよい。 As described above, in FIG. 29, the example in which polycrystalline silicon is used as the material used for the hetero semiconductor region 63 has been described. However, as long as the material forms a heterojunction with silicon carbide, other materials such as single crystal silicon and amorphous silicon are used. Any material such as silicon materials, other semiconductor materials such as germanium and silicon germanium, and other polytypes of silicon carbide such as 6H and 3C may be used. In addition, as an example, n-type silicon carbide is used as the drift region 62 and p-type polycrystalline silicon is used as the hetero semiconductor region 63. However, n-type silicon carbide and p-type polycrystalline silicon are used, respectively. Any combination of p-type silicon carbide and p-type polycrystalline silicon, or p-type silicon carbide and n-type polycrystalline silicon may be used.

次に図30は、スイッチング素子として接合型電界効果トランジスタ(JFET)と呼ばれる接合型のFETを用いた場合について説明する。   Next, FIG. 30 illustrates a case where a junction FET called a junction field effect transistor (JFET) is used as a switching element.

図30中、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域71上にn-型のドリフト領域72が形成され、n+型のソース領域73とp型のゲート領域74が形成されており、ゲート領域74はゲート電極75に接続されており、ソース領域73はソース電極76に接続されており、基板領域71はドレイン電極78に接続されている。なお、77は層間絶縁膜である。 In Figure 30, for example polytype of silicon carbide n on the substrate region 71 and n + -type 4H types - type drift region 72 is formed, n + -type source region 73 and p-type gate region 74 The gate region 74 is connected to the gate electrode 75, the source region 73 is connected to the source electrode 76, and the substrate region 71 is connected to the drain electrode 78. Reference numeral 77 denotes an interlayer insulating film.

図30のJFETはMOSFETと同様に、ユニポーラ動作をするため、MOSFETで得られる効果と同様の効果を得ることができる。更に、JFETにおいては、MOSFETにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば200℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、JFETを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ200においても、例えば図9、10などキャパシタ容量としてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。   Since the JFET of FIG. 30 performs a unipolar operation like the MOSFET, it is possible to obtain the same effect as that obtained by the MOSFET. Further, in the JFET, an essential gate insulating film is unnecessary in the MOSFET, so that operation at a high temperature exceeding 200 ° C. is relatively easy from the viewpoint of ensuring reliability. From this, by using JFET, the effect which can suppress a vibration phenomenon irrespective of the use temperature range which is the characteristics of this invention can be utilized as a strength more. In high temperature applications, the semiconductor snubber 200 can also exhibit the effect while ensuring reliability, for example, the configuration using a depletion capacitor that does not use a silicon oxide film as a capacitor capacitor as shown in FIGS. .

このように、スイッチング素子600についてMOSFET以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード100についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。 As described above, the effect when the switching element other than the MOSFET is used for the switching element 600 has been described. However, the same effect can be obtained for the freewheeling diode 100 as long as the diode operates in a unipolar operation or a unipolar operation. Can be obtained.

例えば、図31に示すようなpn接合ダイオードの構造であっても、導通時にp型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の実施例として説明してきた効果を同じように得ることができる。   For example, even in the structure of a pn junction diode as shown in FIG. 31, excess carriers made up of fractional carriers injected from the p-type region during conduction, heavy metal diffusion using gold or platinum, and electrons using an electron beam By controlling the lifetime of minority carriers, which are the main components of excess carriers, by measures such as ion irradiation using proton irradiation and protons, it is applicable even when the operation is almost equivalent to unipolar operation. The effects described as the embodiments of the present invention can be obtained in the same way.

例えば、図31に示すpn接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図31に示すように、還流ダイオード100は、例えばシリコンからなるn+型の基板領域81上にn-型のドリフト領域82が形成された基板材料で構成されている。基板領域81としては、例えば抵抗率が数mから数10mΩcm、厚さが数10〜数100μm程度のものを用いることができる。ドリフト領域82としては、例えばn型の不純物密度が1013〜1017cm-3、厚みが数〜数100μmのものを用いることができる。本発明の第3の実施の形態では例えば不純物密度が1014cm-3、厚みが50μmで耐圧が600Vクラスのものを用いた場合で説明する。なお、本発明の第3の実施の形態では、半導体基体が、基板領域81とドリフト領域82の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域81のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本発明の第3の実施の形態では一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。 For example, the case where the pn junction diode shown in FIG. 31 is configured by a soft recovery diode will be described. As shown in FIG. 31, the freewheeling diode 100 is made of a substrate material in which an n type drift region 82 is formed on an n + type substrate region 81 made of, for example, silicon. As the substrate region 81, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. As the drift region 82, for example, an n-type impurity density of 10 13 to 10 17 cm −3 and a thickness of several to several hundred μm can be used. In the third embodiment of the present invention, a case where an impurity density of 10 14 cm −3 , a thickness of 50 μm and a breakdown voltage of 600 V class is used will be described. In the third embodiment of the present invention, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 81 and the drift region 82 will be described. However, the magnitude of resistivity does not depend on the above example. A substrate formed of only the substrate region 81 may be used, or a multilayer substrate may be used. In the third embodiment of the present invention, the breakdown voltage is 600 V class as an example, but the breakdown voltage class is not limited.

ドリフト領域82の基板領域81との接合面に対向する主面に接するようにp型の反対導電型領域83が形成され、反対導電型領域83に接続するように上部電極84が、基板領域81と接するように下部電極85が形成されている。なお、図31で示した還流ダイオードはpn接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。   A p-type opposite conductivity type region 83 is formed so as to be in contact with the main surface of the drift region 82 facing the bonding surface with the substrate region 81, and the upper electrode 84 is connected to the opposite conductivity type region 83 so that the substrate electrode 81 is connected to the opposite conductivity type region 83. A lower electrode 85 is formed so as to be in contact with. Although the free wheeling diode shown in FIG. 31 is formed only by a pn junction, for example, a part may be configured to function as a Schottky diode, or may include other configurations.

図31に示すpn接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、例えば導通時にドリフト領域82中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域82中にイオン照射などを用いて、反対導電型領域83に近い側と基板領域81に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域81側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。   As one method for causing the pn junction diode shown in FIG. 31 to function as a soft recovery diode, for example, there is a method of controlling the lifetime of minority carriers injected into the drift region 82 during conduction. For example, by using ion irradiation or the like in the drift region 82, the minority carrier lifetime is controlled to be different between the side close to the opposite conductivity type region 83 and the side close to the substrate region 81, and the minority flowing during reverse recovery. While the transient current due to the carriers is reduced, the decrease time of the minority carriers staying on the substrate region 81 side can be relaxed, and the vibration phenomenon can be prevented from occurring in the reverse recovery operation at a large current.

しかしながら、少数キャリアのライフタイムを制御したpn接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図31に示すダイオードに流れる過渡電流は図3などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ200が無い状態だと振動現象が生じる。しかし、本発明の第3の実施の形態のように、半導体スナバ200を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施の形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば炭化珪素からなるpn接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってp型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でpn接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。   However, in a pn junction diode in which the minority carrier lifetime is controlled, the minority carrier lifetime is shortened regardless of the magnitude of the current. Therefore, when the current is small, minority carriers disappear instantaneously during reverse recovery. Therefore, the operation is almost the same as the unipolar operation. In this case, since the transient current flowing through the diode shown in FIG. 31 flows due to the movement of majority carriers when the depletion layer spreads as in the unipolar diode described with reference to FIG. 3 and the like, there is no semiconductor snubber 200 Then, a vibration phenomenon occurs. However, as in the third embodiment of the present invention, the semiconductor snubber 200 can be connected in parallel to alleviate the vibration phenomenon at low currents. That is, the vibration phenomenon can be alleviated by a combination of the soft recovery diode and the semiconductor snubber at both a large current and a small current. Here, the effect of the embodiment of the present invention has been described using a soft recovery diode as an example. However, even when a fast recovery diode whose reverse recovery characteristics are not softened at a large current is used, it is equivalent to the unipolar operation. If there is a current region in which the above operation is performed, at least an effect of suppressing a vibration phenomenon at a low current can be obtained. In addition, in a material that is less likely to recover crystals due to heat treatment than a silicon material, such as a pn junction diode made of silicon carbide, the minority carrier lifetime is originally small, for example, when a p-type region is formed by ion implantation. Also in the diode, as described above, the effect of suppressing the vibration phenomenon can be obtained. In any structure, the effect of the present invention can also be obtained when the pn junction diode is reversely recovered under the condition that at least current does not flow and minority carriers are not injected.

このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。   Thus, if the diode has at least a part of the operation equivalent to the unipolar operation, the effect of the present invention can be obtained that the vibration phenomenon is reduced during the reverse recovery operation.

なお、図31に示した還流ダイオード100は第1の実施の形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード100と半導体スナバ200のみの並列接続としても良い。   31 has the same effect even when the switching element shown in the first embodiment is not connected in parallel. Therefore, only the free-wheeling diode 100 and the semiconductor snubber 200 are connected in parallel. Also good.

更に、第3に実施の形態においては、第2の実施の形態で説明した還流ダイオード100とスイッチング素子600が共に異なる組み合わせで説明してきたが、還流ダイオード100とスイッチング素子600の組み合わせはどれを組み合わせても良い。すなわち、例えば還流ダイオード100は第2の実施の形態で説明したショットキーバリアダイオードを用いて、スイッチング素子600は第3に実施の形態で説明したMOSFETを組み合わせても良い。また、還流ダイオード100とスイッチング素子600とを同一チップ上に形成していても良い。   Furthermore, in the third embodiment, the free wheel diode 100 and the switching element 600 described in the second embodiment have been described in different combinations, but any combination of the free wheel diode 100 and the switching element 600 is combined. May be. That is, for example, the freewheeling diode 100 may use the Schottky barrier diode described in the second embodiment, and the switching element 600 may be combined with the MOSFET described in the third embodiment. Further, the reflux diode 100 and the switching element 600 may be formed on the same chip.

また、第1の実施の形態で図21と図22を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Cの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0に対して、C/C0が0.1前後から振動現象の減衰効果が顕著になり、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さいほうが望ましい。   Further, as described with reference to FIGS. 21 and 22 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the capacitance of the capacitor capacitance component of the free-wheeling diode and the switching element in the cutoff state. With respect to the sum C0, the damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C be as small as possible.

このことから、本発明の第3の実施の形態で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施の形態で説明したどの実施例においても得ることができる。   Therefore, the size of the capacitor capacitance C of the snubber circuit used in the third embodiment of the present invention is 1/10 times the total capacitance of the capacitor components in the cutoff state of the free-wheeling diode 100 and the switching element 600. By selecting the capacitance within the range of 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any of the examples described in the above embodiment.

(第4の実施の形態)
本発明の第4の実施の形態においては、第1の実施の形態の図1に示した回路図において、還流ダイオード100と半導体スナバ200が1つのチップ上に形成された場合について例示する。
(Fourth embodiment)
In the fourth embodiment of the present invention, the case where the free wheel diode 100 and the semiconductor snubber 200 are formed on one chip in the circuit diagram shown in FIG. 1 of the first embodiment will be exemplified.

図32は図2に対応する半導体チップの実装図、図33は図32の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図33に示す断面構造図においては還流ダイオード100と半導体スナバ200とが形成されている。本発明の第4の実施の形態においては、第1の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。   32 is a mounting diagram of the semiconductor chip corresponding to FIG. 2, and FIG. 33 is an example of a cross-sectional structure diagram of the semiconductor chip used in the mounting diagram of FIG. That is, in the cross-sectional structure diagram shown in FIG. 33, the free-wheeling diode 100 and the semiconductor snubber 200 are formed. In the fourth embodiment of the present invention, the description of the same operation as in the first embodiment is omitted, and different features will be described in detail.

図32に示すように、カソード側金属膜410上には、半導体スナバ内蔵還流ダイオード800のカソード端子400側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵還流ダイオード800の半導体チップのアノード端子300側は、例えばアルミワイヤやアルミリボンなどの金属配線320を介して、共にアノード側金属膜310に接続された構成となっている。   As shown in FIG. 32, on the cathode side metal film 410, the cathode terminal 400 side of the semiconductor snubber built-in reflux diode 800 is disposed so as to be in contact via a bonding material such as solder or brazing material. Then, the anode terminal 300 side of the semiconductor chip of the semiconductor snubber built-in reflux diode 800 is connected to the anode-side metal film 310 via a metal wiring 320 such as an aluminum wire or an aluminum ribbon.

また半導体スナバ内蔵還流ダイオード800を構成する半導体チップの断面構造を示したのが、それぞれ図33に示す断面構造図である。   Moreover, the cross-sectional structure of the semiconductor chip constituting the semiconductor snubber built-in reflux diode 800 is shown in the cross-sectional structure diagram of FIG.

図33に示すように、半導体スナバ内蔵還流ダイオード800は、右側破線の右側に形成される還流ダイオード100の部分と、左側破線の左側に形成される半導体スナバ200の部分で構成されている。   As shown in FIG. 33, the semiconductor snubber built-in freewheeling diode 800 is composed of a part of the freewheeling diode 100 formed on the right side of the right broken line and a part of the semiconductor snubber 200 formed on the left side of the left broken line.

まず、還流ダイオード100の部分は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域1上にn-型のドリフト領域2が形成された基板材料で構成されている。基板領域1としては、例えば抵抗率が数mから数10mΩcm、厚さが数10〜数100μm程度のものを用いることができる。ドリフト領域2としては、例えばn型の不純物密度が1015〜1018cm-3、厚みが数〜数10μmのものを用いることができる。本発明の第4の実施の形態では例えば不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのものを用いた場合で説明する。なお、本発明の第4の実施の形態においても、半導体基体が、基板領域1とドリフト領域2の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域1のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本発明の第4の実施の形態では一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。 First, the part of the freewheeling diode 100 is made of a substrate material in which an n type drift region 2 is formed on an n + type substrate region 1 of, for example, silicon carbide whose polytype is 4H type. As the substrate region 1, for example, one having a resistivity of several meters to several tens of mΩcm and a thickness of several tens to several hundreds of μm can be used. As the drift region 2, for example, an n-type impurity density of 10 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be used. In the fourth embodiment of the present invention, for example, an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class will be described. In the fourth embodiment of the present invention, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 1 and the drift region 2 will be described. However, the magnitude of the resistivity depends on the above example. It is possible to use a substrate formed only of the non-substrate region 1, or a multilayer substrate. In the fourth embodiment of the present invention, the breakdown voltage is 600 V class as an example, but the breakdown voltage class is not limited.

図33中の右側破線の右側に形成される還流ダイオード100の部分は、ドリフト領域2の基板領域1との接合面に対向する主面に接するように上部電極3が、更には上部電極3に対向し、かつ基板領域1と接するように下部電極4が形成されている。上部電極3は、ドリフト領域2との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)、金(Au)、白金(Pt)などを用いることができる。また、上部電極3はアノード端子300として外部電極との接続をするために、最表面にアルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)などの金属材料を用いて多層の構造としても良い。一方、下部電極4は基板領域1とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、下部電極4はカソード端子400として外部電極と接続をする。このように、図33に示す還流ダイオード100は、上部電極3がアノード電極、下部電極4がカソード電極としたダイオードとして機能する。更に、図33においては、ドリフト領域2と上部電極3との接合面の端部に、ドリフト領域2と上部電極3とそれぞれ接するように、例えばシリコン酸化膜からなるフィールド絶縁膜5が形成されている。フィールド絶縁膜5は、還流ダイオード100を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。本発明の第4の実施の形態においては、図33に一例としてフィールド絶縁膜5の端部の形状として、上部電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜5が形成される外周端部の構成として、例えば図34に示すように、ドリフト領域2中の上部電極3とフィールド絶縁膜5とが接する部分に、p型の電界緩和領域7を形成しても良い。更に、図34の構成に加えて、電界緩和領域7の外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。   33, the upper part of the free-wheeling diode 100 formed on the right side of the broken line on the right side is in contact with the main surface of the drift region 2 facing the junction surface with the substrate region 1, and the upper electrode 3 is further in contact with the main surface. A lower electrode 4 is formed so as to face the substrate region 1. The upper electrode 3 is made of a single-layer or multi-layer metal material including at least a metal material that forms a Schottky barrier between the upper electrode 3 and the drift region 2. For example, the metal material that forms the Schottky barrier includes titanium. (Ti), nickel (Ni), molybdenum (Mo), gold (Au), platinum (Pt), or the like can be used. Further, the upper electrode 3 is connected to an external electrode as the anode terminal 300, and the outermost surface is made of a metal such as aluminum (Al), copper (Cu), gold (Au), nickel (Ni), silver (Ag), or the like. A multilayer structure may be used by using a material. On the other hand, the lower electrode 4 is made of an electrode material that is in ohmic contact with the substrate region 1. As an example of an electrode material for ohmic connection, nickel silicide, titanium material, or the like can be cited, and the lower electrode 4 is connected to an external electrode as a cathode terminal 400. Thus, the free-wheeling diode 100 shown in FIG. 33 functions as a diode in which the upper electrode 3 is an anode electrode and the lower electrode 4 is a cathode electrode. Further, in FIG. 33, a field insulating film 5 made of, for example, a silicon oxide film is formed at the end of the joint surface between the drift region 2 and the upper electrode 3 so as to be in contact with the drift region 2 and the upper electrode 3, respectively. Yes. The field insulating film 5 is a structure that is generally used when the free-wheeling diode 100 is manufactured as a semiconductor chip, for example, to alleviate electric field concentration at the Schottky junction on the outer periphery of the chip. In the fourth embodiment of the present invention, as an example of the shape of the end portion of the field insulating film 5 shown in FIG. 33, the portion in contact with the upper electrode is perpendicular, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end portion where the field insulating film 5 is formed, for example, as shown in FIG. 34, a p-type electric field relaxation region is formed in a portion where the upper electrode 3 and the field insulating film 5 are in contact with each other in the drift region 2. 7 may be formed. Furthermore, in addition to the configuration of FIG. 34, one or more guard rings may be formed so as to surround the outer periphery of the electric field relaxation region 7.

次に図33中の左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。上記還流ダイオード100の外周端部の電界緩和に用いられているフィールド絶縁膜5の所定領域に接するように、基板領域1の表層部には基板領域1と同一導電型で、かつ基板領域1よりも不純物密度が同等以上のn+型の容量低下防止領域1001が形成されている。また、フィールド絶縁膜5上には、例えばn型の多結晶シリコンからなる抵抗領域6が形成されている。更に抵抗領域6の表層部には、抵抗領域6と同一導電型で、かつ抵抗領域6よりも不純物密度が同等以上のn+型の容量低下防止領域1005が形成されている。また、容量低下防止領域1005上には、上部電極3が形成され、還流ダイオード100アノード端子300と同電位となっている。つまり、本発明の第4の実施の形態における半導体スナバ200は、基板領域1及び抵抗領域6は抵抗Rとして機能し、フィールド絶縁膜5はキャパシタCとして機能する構成となっており、第1の実施の形態における図18に対応した構成となっている。抵抗領域6は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第1の実施の形態でも示したように、容量低下防止領域1001及び1005のいずれかの厚みや面積を変えることで容易に調整することが可能である。また、フィールド絶縁膜5についても、必要な耐圧並びに必要なキャパシタCの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ200の機能としてだけではなく、還流ダイオード100の電界緩和という機能を満たすために、フィールド絶縁膜5の破壊防止のため、還流ダイオード100で形成されるショットキーバリアダイオードよりも高いことが望ましい。また、キャパシタCの容量については、還流ダイオード100が遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲が望ましい。本発明の第4の実施の形態においては、第1の実施の形態で示したように、容量低下防止領域1001及び1005を形成することによって、フィールド酸化膜5からなる誘電容量できまるキャパシタCの大きさを低下させずに、動作させることができるため、容易に振動現象を最適に減衰制御することができる。 Next, the configuration of the semiconductor snubber 200 formed on the left side of the broken line in FIG. 33 will be described. The surface layer portion of the substrate region 1 has the same conductivity type as that of the substrate region 1 so as to be in contact with a predetermined region of the field insulating film 5 used for electric field relaxation at the outer peripheral end portion of the reflux diode 100. In addition, an n + -type capacity lowering prevention region 1001 having an impurity density equal to or higher than that is formed. On the field insulating film 5, a resistance region 6 made of, for example, n-type polycrystalline silicon is formed. Further, an n + -type capacitance lowering prevention region 1005 having the same conductivity type as that of the resistance region 6 and having an impurity density equal to or higher than that of the resistance region 6 is formed in the surface layer portion of the resistance region 6. Further, the upper electrode 3 is formed on the capacity decrease prevention region 1005 and has the same potential as the anode terminal 300 of the free-wheeling diode 100. That is, in the semiconductor snubber 200 according to the fourth embodiment of the present invention, the substrate region 1 and the resistor region 6 function as the resistor R, and the field insulating film 5 functions as the capacitor C. The configuration corresponds to FIG. 18 in the embodiment. The resistance region 6 can be changed in impurity concentration and thickness in accordance with the required resistance value. At this time, as shown in the first embodiment, it is possible to easily adjust by changing the thickness or area of any one of the capacity drop prevention regions 1001 and 1005. Also, the thickness and area of the field insulating film 5 can be determined according to the required breakdown voltage and the required capacitance of the capacitor C. With respect to the withstand voltage, not only as a function of the semiconductor snubber 200 but also in order to satisfy the function of relaxing the electric field of the free-wheeling diode 100, in order to prevent the field insulating film 5 from being broken, High is desirable. The capacity of the capacitor C can be selected in a range from about 1/100 to about 100 times the depletion capacity charged when the freewheeling diode 100 is in a cutoff state (when a high voltage is applied). When a sufficient snubber function is exhibited, an increase in loss is suppressed as much as possible, and a necessary chip area is taken into consideration, a range of about 1/10 to about 10 times is desirable as shown in the calculation results described later. In the fourth embodiment of the present invention, as shown in the first embodiment, by forming the capacitance lowering prevention regions 1001 and 1005, the capacitor C formed by the dielectric capacitance made of the field oxide film 5 is formed. Since the operation can be performed without reducing the size, the vibration phenomenon can be easily damped optimally.

本発明の第4の実施の形態においては、例えば還流ダイオード100のショットキーバリアダイオードよりも耐圧が高くなるように例えば厚みは1μmとし、キャパシタCの容量が還流ダイオード100の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜5は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタCとして機能する誘電材料であればどのような材料でも良いが絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。そのような材料を用いた場合には、キャパシタ誘電体膜12の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として、絶縁破壊電界を1×109V/mとし、比誘電率を3.9とした場合、シリコン酸化膜の厚みが1μmの場合の単位面積1cm2当たりの静電容量は約3.4nF程度になる。それに対して、シリコン酸化膜の代わりにSiを用いた場合、絶縁破壊電界を1×109V/mとし、比誘電率を7.5とした場合、厚みが1μmで同等の耐圧を確保することができる。このとき、Siを用いた場合の単位面積1cm2当たりの静電容量は6.6nF程度になる。このように、Siを用いた方が静電容量が約2倍程度大きくなり、キャパシタ誘電体膜の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Siの値を比較すると約2倍程度になっている。更に、キャパシタ誘電体膜の材料がBaTiOのような強誘電体であれば、その値がシリコン酸化膜の約13倍となり、より少ない面積にすることができる。また、キャパシタ誘電体膜は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。例えば、Siをシリコン酸化膜で挟んだONO構造では、Siのリーク電流をシリコン酸化膜により最小限にすることができる。 In the fourth embodiment of the present invention, for example, the thickness is set to 1 μm so that the breakdown voltage of the freewheeling diode 100 is higher than that of the Schottky barrier diode, and the capacitance of the capacitor C is formed when the freewheeling diode 100 is cut off. An explanation will be given for the case where the same capacity as the depletion capacity is used. The field insulating film 5 may be any material other than a silicon oxide film as long as it is a dielectric material that has a predetermined breakdown voltage and functions as an electric field relaxation function and a capacitor C. It is even better if the value of the product with the dielectric constant is larger than that of the silicon oxide film. When such a material is used, a necessary capacitance can be obtained with a small area while maintaining the dielectric strength of the capacitor dielectric film 12. For example, when a dielectric breakdown electric field is 1 × 10 9 V / m and a relative dielectric constant is 3.9 as a physical property value of a general silicon oxide film, per unit area 1 cm 2 when the thickness of the silicon oxide film is 1 μm. The capacitance of is about 3.4 nF. On the other hand, when Si 3 N 4 is used instead of the silicon oxide film, the dielectric breakdown electric field is 1 × 10 9 V / m and the relative dielectric constant is 7.5. Can be secured. At this time, the capacitance per 1 cm 2 of unit area when Si 3 N 4 is used is about 6.6 nF. As described above, the use of Si 3 N 4 increases the capacitance by about twice, and a larger capacitance can be obtained while maintaining the withstand voltage of the capacitor dielectric film. Accordingly, the area efficiency can be improved and the wafer cost can be reduced. This effect can be compared by the product of the dielectric breakdown electric field and the relative dielectric constant of the dielectric material, and the value of the silicon oxide film and the value of Si 3 N 4 are approximately doubled. Further, when the capacitor dielectric film is made of a ferroelectric material such as BaTiO 3 , the value is about 13 times that of the silicon oxide film, and the area can be reduced. In addition, the capacitor dielectric film is not limited to a single dielectric material, and may be a laminate of a plurality of dielectric materials. For example, in the ONO structure sandwiching Si 3 N 4 in silicon oxide film, a leakage current the Si 3 N 4 can be minimized by the silicon oxide film.

また、抵抗領域6の抵抗Rの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが望ましい。   The resistance R of the resistance region 6 is preferably set so as to satisfy a general design formula C = 1 / (2πfR) that effectively exhibits a snubber function.

このように、1チップに還流ダイオード100と半導体スナバ200が形成された場合にも、第1の実施の形態で説明した動作及び効果を得ることができる。   As described above, even when the freewheeling diode 100 and the semiconductor snubber 200 are formed on one chip, the operations and effects described in the first embodiment can be obtained.

更に、本発明の第4の実施の形態においては、還流ダイオード100と半導体スナバ200が支持基体としての基板領域1及びドリフト領域2を共用し、かつ、電極材として上部電極3及び下部電極4を共用している。更に、還流ダイオード100の電界緩和機能として働くフィールド絶縁膜5もキャパシタCの機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。また、還流ダイオード100及び半導体スナバ200の上部電極3が共通の電極となり、第1の実施の形態では金属配線320,330で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、還流ダイオード100における振動現象を更に低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。更に、本発明の第4の実施の形態をL負荷回路に用いた場合には、還流ダイオード100と半導体スナバ200とを1チップ化した新たな効果を生むことができる。すなわち、第1の実施の形態から第3の実施の形態を通して説明してきたように、還流ダイオード100が遮断時及び導通時には半導体スナバ200は動作せずに過渡時のみ動作をし、還流ダイオード100の空乏容量並びに半導体スナバ200のキャパシタ容量Cに起因して発生する過渡電流を消費するべく抵抗R成分で発熱する。一方、還流ダイオード100においては、ターンオン及びターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。つまり、還流ダイオード100が最も発熱するのが定常の導通時となる。つまり、還流ダイオード100と半導体スナバ200とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、1チップ化することによって、例えば還流ダイオード100の部分が導通時に発熱している際には半導体スナバ200の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、還流ダイオード100の導通性能も向上することができる。   Furthermore, in the fourth embodiment of the present invention, the free-wheeling diode 100 and the semiconductor snubber 200 share the substrate region 1 and the drift region 2 as the supporting base, and the upper electrode 3 and the lower electrode 4 are used as electrode materials. Shared. Furthermore, the field insulating film 5 that functions as the electric field relaxation function of the freewheeling diode 100 can also be shared as the function of the capacitor C. That is, since these portions can be formed by the same process, the manufacturing process can be simplified. In addition, since the mounting area (site area) can be reduced by using one chip, the semiconductor package can be reduced in size. Further, the free-wheeling diode 100 and the upper electrode 3 of the semiconductor snubber 200 serve as a common electrode, and the parasitic inductance generated in the wiring and the like is further reduced as compared with the case where the first embodiment is connected by the metal wirings 320 and 330. Therefore, the vibration phenomenon in the reflux diode 100 can be further reduced. Further, the shortening of the wiring length has an effect of further reducing radiation noise generated from the wiring due to the oscillating current. Furthermore, when the fourth embodiment of the present invention is used in an L load circuit, a new effect can be produced in which the freewheeling diode 100 and the semiconductor snubber 200 are integrated into one chip. That is, as has been described through the first to third embodiments, the semiconductor snubber 200 does not operate when the freewheeling diode 100 is cut off and conductive, and operates only during a transient state. The resistor R component generates heat to consume the depletion capacity and the transient current generated due to the capacitor capacity C of the semiconductor snubber 200. On the other hand, the freewheeling diode 100 does not generate much heat during the turn-on and turn-off transient operations due to the phase shift between the current and voltage. That is, the freewheeling diode 100 generates the most heat during steady conduction. That is, the timing of heat generation is different in a series of operations of the freewheeling diode 100, the semiconductor snubber 200, and the switching circuit. For this reason, by making the chip into one chip, for example, when the part of the freewheeling diode 100 is generating heat when conducting, the semiconductor snubber 200 part is in a cut-off state and does not generate heat. Compared to the case of the chip, it can be kept low. In other words, the conduction performance of the free-wheeling diode 100 can be improved by using one chip.

以上のように、本発明の第4の実施の形態では、振動現象を更に抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   As described above, according to the fourth embodiment of the present invention, both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance can be improved, and at the same time, it can be realized in a small size and at a low cost.

以上、図33、図34では還流ダイオード100がショットキーバリアダイオードの場合を説明してきたが、例えば第3の実施の形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図35は図33に対応する断面図である。   As described above, in FIG. 33 and FIG. 34, the case where the free wheel diode 100 is a Schottky barrier diode has been described. However, the heterojunction diode described in the third embodiment can be easily realized as well. FIG. 35 is a cross-sectional view corresponding to FIG.

図35中、基板領域41、ドリフト領域42、p型のヘテロ半導体領域43、上部電極44及び下部電極45からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜46がドリフト領域42とヘテロ半導体領域43との接合面の端部に、ドリフト領域42とヘテロ半導体領域43とそれぞれ接するように形成されている。更に、フィールド絶縁膜46の所定領域上に、例えば多結晶シリコンからなる抵抗領域47が形成されている。そして、抵抗領域47に接するように上部電極44が形成され、還流ダイオード100のアノード端子300と同電位となっている。図35においても図33と同様に、フィールド絶縁膜46の端部の形状は鋭角形状でも良いし、図34のようにp型の電界緩和領域が形成されていても良い。また、電界緩和領域の外周を囲むように、1本もしくは複数のガードリングが形成さえていても良い。   35, in addition to the heterojunction diode including the substrate region 41, the drift region 42, the p-type hetero semiconductor region 43, the upper electrode 44, and the lower electrode 45, the field insulating film 46 includes the drift region 42, the hetero semiconductor region 43, and the like. The drift region 42 and the hetero semiconductor region 43 are in contact with each other at the end of the junction surface. Further, a resistance region 47 made of, for example, polycrystalline silicon is formed on a predetermined region of the field insulating film 46. The upper electrode 44 is formed so as to be in contact with the resistance region 47 and has the same potential as the anode terminal 300 of the freewheeling diode 100. 35, similarly to FIG. 33, the shape of the end of the field insulating film 46 may be an acute angle shape, or a p-type electric field relaxation region may be formed as shown in FIG. One or a plurality of guard rings may be formed so as to surround the outer periphery of the electric field relaxation region.

また、図35の動作については、第3の実施の形態で説明した固有の効果と、本発明の第4の実施の形態で説明した1チップ化した際の効果を実現することができる。更に、図35の特徴としては、抵抗領域47を還流ダイオード100のヘテロ半導体領域43と同一材料で形成している点にある。このような構成することによって、還流ダイオード100としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。   In addition, with respect to the operation of FIG. 35, it is possible to realize the unique effect described in the third embodiment and the effect when the chip is formed as described in the fourth embodiment of the present invention. Furthermore, the feature of FIG. 35 is that the resistance region 47 is formed of the same material as the hetero semiconductor region 43 of the free wheeling diode 100. With such a configuration, in addition to the effect of using a heterojunction diode as the freewheeling diode 100, the manufacturing process can be further simplified and realized at low cost.

なお、図35においては、抵抗領域47がヘテロ半導体領域43と同じp型の多結晶シリコンで形成されている場合を例示しているため、フィールド酸化膜46側の抵抗領域47中に容量低下防止領域1006が形成されている。形成される位置は異なるものの、上述する構成と同様の効果を得ることができる。   35 illustrates the case where the resistance region 47 is formed of the same p-type polycrystalline silicon as that of the hetero semiconductor region 43, so that the capacitance reduction is prevented in the resistance region 47 on the field oxide film 46 side. Region 1006 is formed. Although the positions to be formed are different, the same effects as those of the above-described configuration can be obtained.

他にも図36〜図38に示すような構成で、還流ダイオード100と半導体スナバ200とを1チップ化することができる。   In addition, the freewheeling diode 100 and the semiconductor snubber 200 can be integrated into one chip with the configuration shown in FIGS.

図36は図33に対して、半導体スナバ200の抵抗R成分を低濃度ドリフト領域8で構成している点が異なっている。本発明の第4の実施の形態は、例えば基板領域1と低濃度ドリフト領域8からなる半導体材料を用いて、ドリフト領域2を不純物導入と不純物の活性化によって形成することで容易に実現できる。容量低下防止領域1001は低濃度ドリフト領域8中のキャパシタ誘電体膜側の表層部に形成される。このような構成にすることによって、還流ダイオード100と半導体スナバ200を1チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。   FIG. 36 differs from FIG. 33 in that the resistance R component of the semiconductor snubber 200 is configured by the low concentration drift region 8. The fourth embodiment of the present invention can be easily realized by forming the drift region 2 by introducing impurities and activating the impurities using, for example, a semiconductor material including the substrate region 1 and the low concentration drift region 8. The capacitance lowering prevention region 1001 is formed in the surface layer portion on the capacitor dielectric film side in the low concentration drift region 8. With such a configuration, even when the freewheeling diode 100 and the semiconductor snubber 200 are made into one chip, the semiconductor substrate can be used as a resistance component, and heat energy generated by the vibration phenomenon can be radiated through the semiconductor substrate. The resistance portion can be densified.

図37は図33に対して、還流ダイオード100としてショットキーバリアダイオードの代わりに図31で示したユニポーラ動作と同等の動作を有するpn接合ダイオードを構成した点が異なっている。本発明の第4の実施の形態においても、図33と同様に、1チップ化が容易に実現でき、振動現象を更に抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   FIG. 37 differs from FIG. 33 in that a pn junction diode having an operation equivalent to the unipolar operation shown in FIG. 31 is configured as the freewheeling diode 100 instead of the Schottky barrier diode. Also in the fourth embodiment of the present invention, as in FIG. 33, the one-chip configuration can be easily realized, the vibration phenomenon is further suppressed, the transient performance is improved, and the conduction performance is improved. And it can be realized at low cost.

図38は図37に対して、半導体スナバ200の抵抗R成分を低濃度ドリフト領域88で構成している点が異なっている。本発明の第4の実施の形態は、例えば基板領域81と低濃度ドリフト領域88からなる半導体材料を用いて、ドリフト領域82を不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオード100と半導体スナバ200を1チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。   FIG. 38 differs from FIG. 37 in that the resistance R component of the semiconductor snubber 200 is configured by a low concentration drift region 88. The fourth embodiment of the present invention can be easily realized by forming the drift region 82 by introducing impurities and activating the impurities using, for example, a semiconductor material including a substrate region 81 and a low concentration drift region 88. With such a configuration, even when the freewheeling diode 100 and the semiconductor snubber 200 are made into one chip, the semiconductor substrate can be used as a resistance component, and heat energy generated by the vibration phenomenon can be radiated through the semiconductor substrate. The resistance portion can be densified.

以上、還流ダイオード100と半導体スナバ200とを1チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオード100と半導体スナバ200の組み合わせを入れ替えて、1チップ化してももちろん良い。また、本発明の第4の実施の形態においては、第1の実施の形態に対応する還流ダイオード100と半導体スナバ200のみが並列接続している場合で例示してきたが、第2の実施の形態及び第3の実施の形態で示したようなスイッチング素子800が並列接続されるような回路においても同様に本発明の効果を発揮することができる。いずれにしても、少なくとも還流ダイオード100と半導体スナバ200とを1チップ化することで、振動現象を更に抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   As described above, a plurality of configurations in which the freewheeling diode 100 and the semiconductor snubber 200 are made into one chip have been exemplified. However, in addition to the above examples, the combination of the freewheeling diode 100 and the semiconductor snubber 200 can be changed into one chip. Is of course good. Also, in the fourth embodiment of the present invention, the case where only the freewheeling diode 100 and the semiconductor snubber 200 corresponding to the first embodiment are connected in parallel has been exemplified, but the second embodiment In addition, the effect of the present invention can be similarly exhibited in a circuit in which the switching elements 800 as shown in the third embodiment are connected in parallel. In any case, at least the freewheeling diode 100 and the semiconductor snubber 200 are integrated into one chip, thereby further suppressing the vibration phenomenon and improving the transient performance and the conduction performance, and at the same time realizing a small size and low cost. can do.

また、第1の実施の形態で図21と図22を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Cの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0に対して、C/C0が0.1前後から振動現象の減衰効果が顕著になり、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さいほうが望ましい。   Further, as described with reference to FIG. 21 and FIG. 22 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the free-wheeling diode in the cut-off state or the capacitor of the free-wheeling diode and the switching element. The damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1 with respect to the total sum C0 of the capacitance components, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. . In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C be as small as possible.

このことから、本発明の第4の実施の形態で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施の形態で説明したどの実施例においても得ることができる。   Therefore, the size of the capacitor capacitance C of the snubber circuit used in the fourth embodiment of the present invention is 1/10 times the total capacitance of the capacitor components in the cutoff state of the freewheeling diode 100 and the switching element 600. By selecting the capacitance within the range of 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any of the examples described in the above embodiment.

(第5の実施の形態)
本発明の第5の実施の形態においては、第2の実施の形態の図23に示した回路図において、スイッチング素子600と半導体スナバ200が1つのチップ上に形成された場合について例示する。
(Fifth embodiment)
In the fifth embodiment of the present invention, the case where the switching element 600 and the semiconductor snubber 200 are formed on one chip in the circuit diagram shown in FIG. 23 of the second embodiment will be exemplified.

図39は図24に対応する半導体チップの実装図、図40は図25の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図40に示す断面構造図においてはスイッチング素子600と半導体スナバ200とが形成されている。本発明の第5の実施の形態においては、第2の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。   39 is a mounting diagram of a semiconductor chip corresponding to FIG. 24, and FIG. 40 is an example of a cross-sectional structure diagram of the semiconductor chip used in the mounting diagram of FIG. That is, in the cross-sectional structure diagram shown in FIG. 40, the switching element 600 and the semiconductor snubber 200 are formed. In the fifth embodiment of the present invention, the description of the same operation as in the second embodiment is omitted, and different features will be described in detail.

図39に示すように、カソード側金属膜410上には、半導体スナバ内蔵スイッチング素子900のコレクタ端子401側が、還流ダイオード100のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵スイッチング素子900の半導体チップのエミッタ端子301側は、還流ダイオード100のアノード端子と共に、例えばアルミワイヤやアルミリボンなどの金属配線350を介して、共にアノード側金属膜310に接続された構成となっている。   As shown in FIG. 39, on the cathode side metal film 410, the collector terminal 401 side of the semiconductor snubber built-in switching element 900 is in contact with the cathode terminal of the reflux diode 100 through a bonding material such as solder or brazing material. Is arranged. The emitter terminal 301 side of the semiconductor chip of the semiconductor snubber built-in switching element 900 is connected to the anode side metal film 310 together with the anode terminal of the freewheeling diode 100 through a metal wiring 350 such as an aluminum wire or an aluminum ribbon. It becomes the composition.

また半導体スナバ内蔵スイッチング素子900を構成する半導体チップの断面構造を示したのが図40に示す断面構造図である。   FIG. 40 is a cross-sectional structure diagram showing a cross-sectional structure of a semiconductor chip constituting the semiconductor snubber built-in switching element 900.

図40に示すように、半導体スナバ内蔵スイッチング素子900は、右側破線の右側に形成されるスイッチング素子600の部分と、左側破線の左側に形成される半導体スナバ200の部分で構成されている。   As shown in FIG. 40, the semiconductor snubber built-in switching element 900 includes a switching element 600 formed on the right side of the right broken line and a semiconductor snubber 200 formed on the left side of the left broken line.

まず、スイッチング素子600の部分は、一例として一般的なIGBTの構成を示している。例えばシリコンを材料としたp型の基板領域21上に、n型のバッファ領域22を介して、n-型のドリフト領域23が形成された基板材料で構成されている。ドリフト領域23中の表層部にp型のウェル領域24が、更にウェル領域24中の表層部にn+型エミッタ領域25が形成されている。そして、ドリフト領域23、ウェル領域24及びエミッタ領域25の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜26を介して、例えばn型の多結晶シリコンからなるゲート電極27が配設されている。更に、エミッタ領域25並びにウェル領域24に接するように例えばアルミ材料からなるエミッタ電極28が形成されている。また、基板領域21にオーミック接続するようにコレクタ電極30が形成されている。このように、本説明で用いるIGBTはゲート電極27が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 First, the portion of the switching element 600 shows a general IGBT configuration as an example. For example, it is made of a substrate material in which an n type drift region 23 is formed on a p + type substrate region 21 made of silicon via an n type buffer region 22. A p-type well region 24 is formed in the surface layer portion in the drift region 23, and an n + -type emitter region 25 is formed in the surface layer portion in the well region 24. A gate electrode 27 made of, for example, n-type polycrystalline silicon is provided via a gate insulating film 26 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 23, the well region 24, and the emitter region 25. Has been. Further, an emitter electrode 28 made of, for example, an aluminum material is formed so as to be in contact with the emitter region 25 and the well region 24. A collector electrode 30 is formed so as to be in ohmic contact with the substrate region 21. As described above, the IGBT used in this description has a so-called planar type in which the gate electrode 27 is formed on a plane with respect to the semiconductor substrate.

更に、図40においては、ドリフト領域23もしくはウェル領域24の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。フィールド絶縁膜31は、スイッチング素子600を半導体チップとして製造する際に、例えばチップ外周部のpn接合部における電界集中を緩和するために、一般的に用いられる構造である。本発明の第5の実施の形態においては、図40に一例としてフィールド絶縁膜31の端部の形状として、上部電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜31が形成される外周端部の構成として、ウェル領域24の外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。   Further, in FIG. 40, a field insulating film 31 made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 23 or the well region 24. The field insulating film 31 is a structure that is generally used when the switching element 600 is manufactured as a semiconductor chip, for example, to alleviate electric field concentration at a pn junction on the outer periphery of the chip. In the fifth embodiment of the present invention, as an example of the shape of the end portion of the field insulating film 31, FIG. 40 shows a case where the portion in contact with the upper electrode is a right angle, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end where the field insulating film 31 is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the well region 24.

次に図40中の左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。上記スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域に接するように、ドリフト領域23の表層部にはドリフト領域23と同一導電型で、かつドリフト領域23よりも不純物密度が同等以上のn+型の容量低下防止領域1001が形成されている。また、フィールド絶縁膜5上には、例えばスイッチング素子600のゲート絶縁膜26や層間絶縁膜(図示省略)などを形成する際に形成される絶縁膜32を介して、n型の多結晶シリコンからなる抵抗領域33が形成されている。なお、本発明の第5の実施の形態においては絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてももちろん良い。 Next, the configuration of the semiconductor snubber 200 formed on the left side of the left broken line in FIG. 40 will be described. The surface layer portion of the drift region 23 is of the same conductivity type as the drift region 23 so as to be in contact with a predetermined region of the field insulating film 31 used for electric field relaxation at the outer peripheral end portion of the switching element 600 and from the drift region 23. In addition, an n + -type capacity lowering prevention region 1001 having an impurity density equal to or higher than that is formed. Further, on the field insulating film 5, for example, an n-type polycrystalline silicon is used via an insulating film 32 formed when the gate insulating film 26 of the switching element 600, an interlayer insulating film (not shown), or the like is formed. A resistance region 33 is formed. Although the case where the insulating film 32 is formed is illustrated in the fifth embodiment of the present invention, it goes without saying that the resistance region 33 may be formed on the field insulating film 31 without the insulating film 32 interposed therebetween. good.

更に抵抗領域33の表層部には、抵抗領域33と同一導電型で、かつ抵抗領域33よりも不純物密度が同等以上のn+型の容量低下防止領域1005が形成されている。また、容量低下防止領域1005上には、上部電極28が形成され、スイッチング素子600のエミッタ端子301と同電位となっている。つまり、本発明の第5の実施の形態における半導体スナバ200は、ドリフト領域23及び抵抗領域33は抵抗Rとして機能し、フィールド絶縁膜31及び絶縁膜32はキャパシタCとして機能する構成となっており、第1の実施の形態における図18に対応した構成となっている。抵抗領域6は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第1の実施の形態でも示したように、容量低下防止領域1001及び1005のいずれかの厚みや面積を変えることで容易に調整することが可能である。 Further, an n + -type capacity lowering prevention region 1005 having the same conductivity type as that of the resistance region 33 and having an impurity density equal to or higher than that of the resistance region 33 is formed in the surface layer portion of the resistance region 33. Further, the upper electrode 28 is formed on the capacitance decrease prevention region 1005 and has the same potential as the emitter terminal 301 of the switching element 600. That is, in the semiconductor snubber 200 according to the fifth embodiment of the present invention, the drift region 23 and the resistance region 33 function as the resistor R, and the field insulating film 31 and the insulating film 32 function as the capacitor C. The configuration corresponds to FIG. 18 in the first embodiment. The resistance region 6 can be changed in impurity concentration and thickness in accordance with the required resistance value. At this time, as shown in the first embodiment, it is possible to easily adjust by changing the thickness or area of any one of the capacity drop prevention regions 1001 and 1005.

また、フィールド絶縁膜31についても、必要な耐圧並びに必要なキャパシタCの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ200の機能としてだけではなく、スイッチング素子600の電界緩和という機能を満たすためのフィールド絶縁膜31の破壊防止のため、スイッチング素子600の耐圧よりも高いことが望ましい。また、キャパシタCの容量については、同一チップ上のスイッチング素子600とともに並列に接続される還流ダイオード100がそれぞれ遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲が望ましい。   Also, the thickness and area of the field insulating film 31 can be determined according to the required breakdown voltage and the required capacitance of the capacitor C. The withstand voltage is desirably higher than the withstand voltage of the switching element 600 not only as a function of the semiconductor snubber 200 but also for preventing breakdown of the field insulating film 31 for satisfying the electric field relaxation function of the switching element 600. Further, the capacity of the capacitor C is 1/100 of the depletion capacity charged when the free-wheeling diodes 100 connected in parallel with the switching elements 600 on the same chip are respectively cut off (when a high voltage is applied). Although it can be selected in the range of about 100 to 100 times, if a sufficient snubber function is exhibited, an increase in loss is suppressed as much as possible, and a necessary chip area is taken into consideration, as shown in a calculation result to be described later, it is about 10 A range of about 1 to 10 times is desirable.

本発明の第5の実施の形態においては、第1の実施の形態で示したように、容量低下防止領域1001及び1005を形成することによって、フィールド酸化膜5からなる誘電容量できまるキャパシタCの大きさを低下させずに、動作させることができるため、容易に振動現象を最適に減衰制御することができる。   In the fifth embodiment of the present invention, as shown in the first embodiment, by forming the capacitance lowering prevention regions 1001 and 1005, the capacitor C formed by the dielectric capacitance made of the field oxide film 5 is formed. Since the operation can be performed without reducing the size, the vibration phenomenon can be easily damped optimally.

本発明の第5の実施の形態においては、例えばスイッチング素子600の耐圧よりも高くなるように例えば厚みは1μmとし、キャパシタCの容量がスイッチング素子600と還流ダイオード100の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜31は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタCとして機能する誘電材料であればどのような材料でも良い。   In the fifth embodiment of the present invention, for example, the thickness is 1 μm so as to be higher than the breakdown voltage of the switching element 600, and the capacitance of the capacitor C is depleted when the switching element 600 and the free-wheeling diode 100 are disconnected. An explanation will be given of the case where the same capacity as the sum of the capacities is used. The field insulating film 31 may be any material other than a silicon oxide film as long as it has a predetermined breakdown voltage and functions as an electric field relaxation function and a capacitor C.

また、抵抗領域33の抵抗Rの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが望ましい。   The resistance R of the resistance region 33 is preferably set so as to satisfy a general design formula C = 1 / (2πfR) that effectively exhibits a snubber function.

このように、1チップにスイッチング素子600と半導体スナバ200が形成された場合にも、第1の実施の形態で説明した動作及び効果を得ることができる。   As described above, even when the switching element 600 and the semiconductor snubber 200 are formed on one chip, the operations and effects described in the first embodiment can be obtained.

更に、本発明の第5の実施の形態においては、スイッチング素子600と半導体スナバ200が支持基体としての基板領域21及びバッファ領域22及びドリフト領域23を共用し、かつ、電極材としてエミッタ電極28及びコレクタ電極30を共用している。更に、スイッチング素子600の電界緩和機能として働くフィールド絶縁膜31もキャパシタCの機能として共用することができる。更に、更に、スイッチング素子600のゲート電極27として働く多結晶シリコン膜を抵抗R成分として抵抗領域33として同様に作成することができる。更に、容量低下防止領域1001をスイッチング素子600のエミッタ領域25と共用して形成が可能であり、例えば同じ深さで同時に形成することができる。   Furthermore, in the fifth embodiment of the present invention, the switching element 600 and the semiconductor snubber 200 share the substrate region 21, the buffer region 22, and the drift region 23 as the support base, and the emitter electrode 28 and The collector electrode 30 is shared. Further, the field insulating film 31 serving as the electric field relaxation function of the switching element 600 can also be shared as the function of the capacitor C. Furthermore, a polycrystalline silicon film serving as the gate electrode 27 of the switching element 600 can be similarly formed as the resistance region 33 as a resistance R component. Furthermore, the capacitance reduction prevention region 1001 can be formed in common with the emitter region 25 of the switching element 600, and can be formed simultaneously at the same depth, for example.

つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。また、スイッチング素子600及び半導体スナバ200のエミッタ電極28が共通の電極となり、第2の実施の形態では金属配線350、330で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、並列接続している還流ダイオード100の逆回復時における振動現象を更に低減することができる。更に、本発明の第5の実施の形態を例えば図7に示すようなインバータ回路に用いた場合には、スイッチング素子600と半導体スナバ200とを1チップ化した新たな効果を生むことができる。すなわち、第2の実施の形態から第3の実施の形態を通して説明してきたように、還流ダイオード100が逆回復動作をする場合においては、半導体スナバ200は振動現象を緩和するべく、還流ダイオード100、スイッチング素子600の空乏容量並びに半導体スナバ200のキャパシタ容量Cに起因して発生する過渡電流を消費し抵抗R成分で発熱する。一方、還流ダイオード100が逆回復動作をする場合においては、それに並列接続されているスイッチング素子600は導通状態にないため、ほとんど発熱していない。このことから、1チップ化することによって、逆回復時に半導体スナバ200の部分が発熱している際にはスイッチング素子600の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、発熱による抵抗領域33の高集積化が期待できる。   That is, since these portions can be formed by the same process, the manufacturing process can be simplified. In addition, since the mounting area (site area) can be reduced by using one chip, the semiconductor package can be reduced in size. In addition, the switching element 600 and the emitter electrode 28 of the semiconductor snubber 200 serve as a common electrode, and the parasitic inductance generated in the wiring and the like is further reduced as compared with the case where the metal wiring 350 and 330 are connected in the second embodiment. Therefore, the vibration phenomenon at the time of reverse recovery of the reflux diode 100 connected in parallel can be further reduced. Furthermore, when the fifth embodiment of the present invention is used in an inverter circuit as shown in FIG. 7, for example, a new effect can be produced in which the switching element 600 and the semiconductor snubber 200 are integrated into one chip. In other words, as described in the second to third embodiments, when the freewheeling diode 100 performs a reverse recovery operation, the semiconductor snubber 200 has the freewheeling diode 100, The transient current generated due to the depletion capacity of the switching element 600 and the capacitor capacity C of the semiconductor snubber 200 is consumed and heat is generated by the resistance R component. On the other hand, when the freewheeling diode 100 performs a reverse recovery operation, the switching element 600 connected in parallel thereto is not in a conductive state and therefore hardly generates heat. From this, by making one chip, when the portion of the semiconductor snubber 200 is generating heat during reverse recovery, the portion of the switching element 600 is in a cut-off state and is not generating heat. Compared to the case of another chip, it can be kept low. In other words, by integrating into one chip, high integration of the resistance region 33 due to heat generation can be expected.

以上のように、本発明の第5の実施の形態では、振動現象を更に抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   As described above, according to the fifth embodiment of the present invention, both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance can be improved, and at the same time, it can be realized in a small size and at a low cost.

以上、図39、図40ではスイッチング素子600がIGBTの場合を説明してきたが、例えば第2の実施の形態及び第3の実施の形態で説明したさまざまなスイッチング素子600と1チップ化した場合でも同様に容易に実現することができる。図41〜図43はその一例である。   39 and 40, the case where the switching element 600 is an IGBT has been described. However, for example, even when the various switching elements 600 described in the second embodiment and the third embodiment are integrated into one chip. It can be easily realized as well. FIGS. 41 to 43 are examples thereof.

図41は図40のスイッチング素子600としてIGBTを用いる代わりに、MOSFETを用いた場合を示している。なお、図41のMOSFETは例えば炭化珪素半導体基体からなる場合を示している。例えばn+型である基板領域51上にn-型のドリフト領域52が形成された基板材料を用いており、ドリフト領域52中の表層部にp型のウェル領域53が、更にウェル領域53中の表層部にn+型ソース領域54が形成されている。そして、ドリフト領域52、ウェル領域53及びソース領域54の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜55を介して、例えばn型の多結晶シリコンからなるゲート電極56が配設されている。更に、ソース領域54並びにウェル領域53に接するようにソース電極57が形成され、基板領域51にオーミック接続するようにドレイン電極59が形成されている。
更に、図41においては、ドリフト領域52もしくはウェル領域53の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。フィールド絶縁膜31は、スイッチング素子600を半導体チップとして製造する際に、例えばチップ外周部のpn接合部における電界集中を緩和するために、一般的に用いられる構造である。本発明の第5の実施の形態においては、図41に一例としてフィールド絶縁膜31の端部の形状として、上部電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜31が形成される外周端部の構成として、ウェル領域53の外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
FIG. 41 shows a case where a MOSFET is used instead of the IGBT as the switching element 600 of FIG. 41 shows a case where the MOSFET of FIG. 41 is made of, for example, a silicon carbide semiconductor substrate. For example, a substrate material in which an n type drift region 52 is formed on an n + type substrate region 51 is used, and a p type well region 53 is formed in a surface layer portion of the drift region 52, and further in the well region 53. An n + type source region 54 is formed in the surface layer portion. A gate electrode 56 made of, for example, n-type polycrystalline silicon is disposed through a gate insulating film 55 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 52, the well region 53, and the source region 54. Has been. Further, a source electrode 57 is formed so as to be in contact with the source region 54 and the well region 53, and a drain electrode 59 is formed so as to be in ohmic contact with the substrate region 51.
Further, in FIG. 41, a field insulating film 31 made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 52 or the well region 53. The field insulating film 31 is a structure that is generally used when the switching element 600 is manufactured as a semiconductor chip, for example, to alleviate electric field concentration at a pn junction on the outer periphery of the chip. In the fifth embodiment of the present invention, as an example of the shape of the end portion of the field insulating film 31, FIG. 41 shows a case where the portion in contact with the upper electrode is a right angle, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end where the field insulating film 31 is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the well region 53.

次に図41中の左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。上記スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域に接するように、ドリフト領域52の表層部にはドリフト領域52と同一導電型で、かつドリフト領域52よりも不純物密度が同等以上のn+型の容量低下防止領域1001が形成されている。また、フィールド絶縁膜31上には、例えばスイッチング素子600のゲート絶縁膜55や層間絶縁膜(図示省略)などを形成する際に形成される絶縁膜32を介して、n型の多結晶シリコンからなる抵抗領域33が形成されている。なお、本発明の第5の実施の形態においては絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてももちろん良い。 Next, the configuration of the semiconductor snubber 200 formed on the left side of the left broken line in FIG. 41 will be described. The surface layer of the drift region 52 has the same conductivity type as that of the drift region 52 and comes from the drift region 52 so as to be in contact with a predetermined region of the field insulating film 31 used for electric field relaxation at the outer peripheral end of the switching element 600. In addition, an n + -type capacity lowering prevention region 1001 having an impurity density equal to or higher than that is formed. Further, on the field insulating film 31, for example, an n-type polycrystalline silicon is used via an insulating film 32 formed when forming a gate insulating film 55, an interlayer insulating film (not shown) or the like of the switching element 600. A resistance region 33 is formed. Although the case where the insulating film 32 is formed is illustrated in the fifth embodiment of the present invention, it goes without saying that the resistance region 33 may be formed on the field insulating film 31 without the insulating film 32 interposed therebetween. good.

更に抵抗領域33の表層部には、抵抗領域33と同一導電型で、かつ抵抗領域33よりも不純物密度が同等以上のn+型の容量低下防止領域1005が形成されている。また、容量低下防止領域1005上には、ソース電極57が形成され、スイッチング素子600のエミッタ端子302と同電位となっている。つまり、本発明の第5の実施の形態における半導体スナバ200は、ドリフト領域52と抵抗領域33は抵抗Rとして機能し、フィールド絶縁膜31及び絶縁膜32はキャパシタCとして機能する。抵抗領域33は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第1の実施の形態でも示したように、容量低下防止領域1001及び1005のいずれかの厚みや面積を変えることで容易に調整することが可能である。 Further, an n + -type capacity lowering prevention region 1005 having the same conductivity type as that of the resistance region 33 and having an impurity density equal to or higher than that of the resistance region 33 is formed in the surface layer portion of the resistance region 33. Further, a source electrode 57 is formed on the capacitance reduction prevention region 1005 and has the same potential as the emitter terminal 302 of the switching element 600. That is, in the semiconductor snubber 200 according to the fifth embodiment of the present invention, the drift region 52 and the resistance region 33 function as the resistance R, and the field insulating film 31 and the insulating film 32 function as the capacitor C. The resistance region 33 can be changed in impurity concentration and thickness in accordance with the required resistance value. At this time, as shown in the first embodiment, it is possible to easily adjust by changing the thickness or area of any one of the capacity drop prevention regions 1001 and 1005.

図41の動作については、第3の実施の形態で説明した固有の効果と、本発明の第5の実施の形態で説明した1チップ化した際の効果を実現することができる。更に、図41の特徴としては、図40と同様に、抵抗領域33をスイッチング素子600のゲート電極56と同一材料で形成している点にある。また、容量低下防止領域1001をスイッチング素子600のソース領域54と共用して形成が可能であり、例えば同じ深さで同時に形成することができる。   With respect to the operation of FIG. 41, it is possible to realize the unique effect described in the third embodiment and the effect obtained when the chip is formed as described in the fifth embodiment of the present invention. Furthermore, FIG. 41 is characterized in that the resistance region 33 is formed of the same material as the gate electrode 56 of the switching element 600 as in FIG. Further, the capacitance reduction prevention region 1001 can be formed in common with the source region 54 of the switching element 600, and can be formed at the same depth, for example.

このような構成することによって、スイッチング素子600としてMOSFETを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。   With such a configuration, in addition to the effect of using a MOSFET as the switching element 600, the manufacturing process can be further simplified and realized at low cost.

図42は図40のスイッチング素子600としてIGBTを用いる代わりに、図30で示したJFETを用いた場合を示している。図42中、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域71上にn-型のドリフト領域72が形成され、n+型のソース領域73とp型のゲート領域74が形成されており、ゲート領域74はゲート電極75に接続されており、ソース領域73はソース電極76に接続されており、基板領域71はドレイン電極78に接続されている。 FIG. 42 shows a case where the JFET shown in FIG. 30 is used instead of the IGBT as the switching element 600 of FIG. In Figure 42, for example polytype of silicon carbide n on the substrate region 71 and n + -type 4H types - type drift region 72 is formed, n + -type source region 73 and p-type gate region 74 The gate region 74 is connected to the gate electrode 75, the source region 73 is connected to the source electrode 76, and the substrate region 71 is connected to the drain electrode 78.

更に、図42においては、ドリフト領域72の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。フィールド絶縁膜31は、スイッチング素子600を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。本発明の第5の実施の形態においては、図42に一例としてフィールド絶縁膜31の端部の形状として直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜31が形成される外周端部の構成として、ゲート領域74の外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。   Further, in FIG. 42, a field insulating film 31 made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 72. The field insulating film 31 has a structure that is used, for example, to alleviate electric field concentration at the heterojunction portion on the outer periphery of the chip when the switching element 600 is manufactured as a semiconductor chip. In the fifth embodiment of the present invention, FIG. 42 shows, as an example, a case where the shape of the end portion of the field insulating film 31 is a right angle, but the end portion may of course have an acute angle shape. Further, as a configuration of the outer peripheral end portion where the field insulating film 31 is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the gate region 74.

次に図42中の左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。上記スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に接するように、ドリフト領域72の表層部にはドリフト領域72と同一導電型で、かつドリフト領域72よりも不純物密度が同等以上のn+型の容量低下防止領域1001が形成されている。また、フィールド絶縁膜31上には、例えばスイッチング素子600のや層間絶縁膜77などを形成する際に形成される絶縁膜32を介して、n型の多結晶シリコンからなる抵抗領域33が形成されている。なお、本発明の第5の実施の形態においては絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてももちろん良い。 Next, the configuration of the semiconductor snubber 200 formed on the left side of the left broken line in FIG. 42 will be described. The surface layer portion of the drift region 72 has the same conductivity type as that of the drift region 72 and has the same conductivity type as that of the drift region 72 so as to be in contact with a predetermined region of the field insulating film 31 used for electric field relaxation at the outer peripheral end of the switching element 600. Thus, an n + -type capacity reduction prevention region 1001 having an impurity density equal to or higher than that is formed. Further, a resistance region 33 made of n-type polycrystalline silicon is formed on the field insulating film 31 via an insulating film 32 formed when the switching element 600 or the interlayer insulating film 77 is formed. ing. Although the case where the insulating film 32 is formed is illustrated in the fifth embodiment of the present invention, it goes without saying that the resistance region 33 may be formed on the field insulating film 31 without the insulating film 32 interposed therebetween. good.

更に抵抗領域33の表層部には、抵抗領域33と同一導電型で、かつ抵抗領域33よりも不純物密度が同等以上のn+型の容量低下防止領域1005が形成されている。また、容量低下防止領域1005上には、ソース電極76が形成され、スイッチング素子600のエミッタ端子302と同電位となっている。つまり、本発明の第5の実施の形態における半導体スナバ200は、ドリフト領域72と抵抗領域33は抵抗Rとして機能し、フィールド絶縁膜31及び絶縁膜32はキャパシタCとして機能する。抵抗領域33は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第1の実施の形態でも示したように、容量低下防止領域1001及び1005のいずれかの厚みや面積を変えることで容易に調整することが可能である。 Further, an n + -type capacity lowering prevention region 1005 having the same conductivity type as that of the resistance region 33 and having an impurity density equal to or higher than that of the resistance region 33 is formed in the surface layer portion of the resistance region 33. A source electrode 76 is formed on the capacitance reduction prevention region 1005 and has the same potential as the emitter terminal 302 of the switching element 600. That is, in the semiconductor snubber 200 according to the fifth embodiment of the present invention, the drift region 72 and the resistance region 33 function as the resistance R, and the field insulating film 31 and the insulating film 32 function as the capacitor C. The resistance region 33 can be changed in impurity concentration and thickness in accordance with the required resistance value. At this time, as shown in the first embodiment, it is possible to easily adjust by changing the thickness or area of any one of the capacity drop prevention regions 1001 and 1005.

図42の動作についても、第3の実施の形態で説明した固有の効果に加えて、容量低下防止領域1001をスイッチング素子600のソース領域73と共用して形成が可能であり、同時に形成することができる。このように、本発明の第5の実施の形態においても、1チップ化した際の効果を実現することができ、製造工程を更に簡略化し、低コストで実現することができる。   In addition to the unique effects described in the third embodiment, the operation of FIG. 42 can also be formed by sharing the capacitance lowering prevention region 1001 with the source region 73 of the switching element 600 and be formed at the same time. Can do. As described above, also in the fifth embodiment of the present invention, it is possible to realize the effect when it is made into one chip, further simplify the manufacturing process, and realize it at low cost.

図43は図40のスイッチング素子600としてIGBTを用いる代わりに、図29で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。   FIG. 43 shows a case where a transistor for driving the heterojunction portion shown in FIG. 29 with an insulated gate electrode is used instead of using the IGBT as the switching element 600 in FIG.

例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域61上にn-型のドリフト領域62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面に接するように、例えばn型の多結晶シリコンからなるヘテロ半導体領域63が形成されている。そして、ヘテロ半導体領域63とドリフト領域62との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜64が形成されている。また、ゲート絶縁膜64上にはゲート電極65が、ヘテロ半導体領域63のドリフト領域62との接合面に対向する対面にはソース電極66が、基板領域1にはドレイン電極68が接続するように形成されている。 For example, n type drift region 62 is formed on substrate region 61 of silicon carbide polytype 4H type n + type, and is in contact with the main surface of drift region 62 facing the junction surface with substrate region 61. In addition, a hetero semiconductor region 63 made of, for example, n-type polycrystalline silicon is formed. A gate insulating film 64 made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the hetero semiconductor region 63 and the drift region 62. Further, the gate electrode 65 is connected to the gate insulating film 64, the source electrode 66 is connected to the opposite surface of the hetero semiconductor region 63 facing the drift region 62, and the drain electrode 68 is connected to the substrate region 1. Is formed.

更に、図43においては、ドリフト領域62の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。フィールド絶縁膜31は、スイッチング素子600を半導体チップとして製造する際に、例えばチップ外周部の電界集中を緩和するために用いられる構造である。本発明の第5の実施の形態においては、図43に一例としてフィールド絶縁膜31の端部の形状として、上部電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜31が形成される外周端部の構成として、ウェル領域等を形成したり、その外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。   Further, in FIG. 43, a field insulating film 31 made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 62. The field insulating film 31 has a structure that is used, for example, to alleviate electric field concentration at the outer periphery of the chip when the switching element 600 is manufactured as a semiconductor chip. In the fifth embodiment of the present invention, as an example of the shape of the end portion of the field insulating film 31, FIG. 43 shows a case where the portion in contact with the upper electrode is a right angle, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end portion where the field insulating film 31 is formed, one or a plurality of guard rings may be formed so as to form a well region or the like and surround the outer periphery thereof.

次に図43中の左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。上記スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域に接するように、ドリフト領域62の表層部にはドリフト領域62と同一導電型で、かつドリフト領域62よりも不純物密度が同等以上のn+型の容量低下防止領域1001が形成されている。また、フィールド絶縁膜31上に、n型の多結晶シリコンからなる抵抗領域33が形成されている。更に抵抗領域33の表層部には、抵抗領域33と同一導電型で、かつ抵抗領域33よりも不純物密度が同等以上のn+型の容量低下防止領域1005が形成されている。また、容量低下防止領域1005上には、ソース電極66が形成され、スイッチング素子600のソース端子302と同電位となっている。つまり、本発明の第5の実施の形態における半導体スナバ200は、ドリフト領域62と抵抗領域33は抵抗Rとして機能し、フィールド絶縁膜31はキャパシタCとして機能する。抵抗領域33は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第1の実施の形態でも示したように、容量低下防止領域1001及び1005のいずれかの厚みや面積を変えることで容易に調整することが可能である。 Next, the configuration of the semiconductor snubber 200 formed on the left side of the broken line in FIG. 43 will be described. The surface layer of the drift region 62 is of the same conductivity type as the drift region 62 so as to be in contact with a predetermined region of the field insulating film 31 used for the electric field relaxation at the outer peripheral end of the switching element 600. In addition, an n + -type capacity lowering prevention region 1001 having an impurity density equal to or higher than that is formed. On the field insulating film 31, a resistance region 33 made of n-type polycrystalline silicon is formed. Further, an n + -type capacity lowering prevention region 1005 having the same conductivity type as that of the resistance region 33 and having an impurity density equal to or higher than that of the resistance region 33 is formed in the surface layer portion of the resistance region 33. In addition, a source electrode 66 is formed on the capacitance decrease prevention region 1005 and has the same potential as the source terminal 302 of the switching element 600. That is, in the semiconductor snubber 200 according to the fifth embodiment of the present invention, the drift region 62 and the resistance region 33 function as the resistance R, and the field insulating film 31 functions as the capacitor C. The resistance region 33 can be changed in impurity concentration and thickness in accordance with the required resistance value. At this time, as shown in the first embodiment, it is possible to easily adjust by changing the thickness or area of any one of the capacity drop prevention regions 1001 and 1005.

図43の動作については、第3の実施の形態で説明した固有の効果と、本発明の第5の実施の形態で説明した1チップ化した際の効果を実現することができる。更に、図43の特徴としては、抵抗領域33をスイッチング素子600のヘテロ半導体領域63と同一材料で形成している点にある。また、図40、図34のスイッチング素子600の場合と同じように、抵抗領域33をスイッチング素子600のゲート電極65と同一材料でも形成できる。   With respect to the operation of FIG. 43, it is possible to realize the unique effect described in the third embodiment and the effect obtained when the chip is formed as described in the fifth embodiment of the present invention. Further, the feature of FIG. 43 is that the resistance region 33 is formed of the same material as the hetero semiconductor region 63 of the switching element 600. Further, as in the case of the switching element 600 in FIGS. 40 and 34, the resistance region 33 can be formed of the same material as the gate electrode 65 of the switching element 600.

更に、第3の実施の形態で説明したように、本発明の第5の実施の形態においては、スイッチング素子600をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード100についても図43で示した半導体装置で共用することができる。すなわち、本発明の第5の実施の形態においては、還流ダイオード100を別チップで形成する以外にも、還流ダイオード100とスイッチング素子600と半導体スナバ200とを1チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ200による振動現象を更に低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード100とスイッチング素子600とのキャパシタ容量の和が小さくなるため、半導体スナバ200に必要なキャパシタ容量Cも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。   Furthermore, as described in the third embodiment, in the fifth embodiment of the present invention, the switching element 600 can be used as a unipolar freewheeling diode. The semiconductor device shown at 43 can be shared. That is, in the fifth embodiment of the present invention, in addition to forming the freewheeling diode 100 as a separate chip, the freewheeling diode 100, the switching element 600, and the semiconductor snubber 200 are integrated into one chip, thereby reducing the size of the semiconductor package. can do. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber 200 can be further reduced. Further, the shortening of the wiring length has an effect of further reducing radiation noise generated from the wiring due to the oscillating current. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode 100 and the switching element 600 is reduced, so that the capacitor capacity C required for the semiconductor snubber 200 can also be reduced. That is, the vibration phenomenon can be suppressed with a small size and low cost.

以上、スイッチング素子600と半導体スナバ200とを1チップ化する一例を説明してきたが、1チップ化する際に、半導体スナバ200の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域33以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ200のキャパシタ容量成分としても、例えばシリコン酸化膜からなるフィールド絶縁膜31以外にも、pn接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。また、例えばショットキーバリアダイオードを内蔵するMOSFETなどのように、スイッチング素子600中に還流ダイオード100を内蔵する構成とし、半導体スナバ200と共に1チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   As described above, an example in which the switching element 600 and the semiconductor snubber 200 are integrated into one chip has been described. A substrate region or drift region in the semiconductor substrate may be used. Further, as the capacitor capacity component of the semiconductor snubber 200, a depletion layer may be formed at the time of reverse bias such as a pn junction or a hetero junction other than the field insulating film 31 made of, for example, a silicon oxide film. good. Further, for example, a freewheeling diode 100 may be built in the switching element 600 such as a MOSFET having a Schottky barrier diode, and the semiconductor snubber 200 may be integrated into one chip. In any configuration, the vibration phenomenon, which is a feature of the present invention, can be further suppressed, and both the transient performance and the conduction performance can be improved.

また、第1の実施の形態で図21と図22を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Cの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0に対して、C/C0が0.1前後から振動現象の減衰効果が顕著になり、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さいほうが望ましい。   Further, as described with reference to FIG. 21 and FIG. 22 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the free-wheeling diode in the cut-off state or the capacitor of the free-wheeling diode and the switching element. The damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1 with respect to the total sum C0 of the capacitance components, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. . In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C be as small as possible.

このことから、本発明の第5の実施の形態で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施の形態で説明したどの実施例においても得ることができる。   Therefore, the size of the capacitor capacitance C of the snubber circuit used in the fifth embodiment of the present invention is 1/10 times the total capacitance of the capacitor components in the cutoff state of the free wheel diode 100 and the switching element 600. By selecting the capacitance within the range of 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any of the examples described in the above embodiment.


(その他の実施の形態)
上記のように、本発明は第1〜第5の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

(Other embodiments)
As described above, the present invention has been described according to the first to fifth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

例えば、半導体スナバ200は、少なくとも還流ダイオード100と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。   For example, as long as the semiconductor snubber 200 is connected in parallel with at least the freewheeling diode 100, an effect of reducing the oscillation phenomenon can be obtained even if it is not mounted on the same mounting board.

また、全ての実施の形態において、還流ダイオード100、スイッチング素子600、半導体スナバ200の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして4Hタイプを用いて説明したが、6H、3C等その他のポリタイプでも構わない。また、スイッチング素子600及び還流ダイオード100のドリフト領域としてn型の場合で説明してきたが、p型で構成されていてももちろん良い。   In all the embodiments, the materials of the free wheel diode 100, the switching element 600, and the semiconductor snubber 200 have been described using silicon materials, silicon carbide materials, and the like as examples. The material may be other semiconductor materials such as silicon germane, gallium nitride and diamond. Moreover, although 4H type was demonstrated as a polytype of silicon carbide, other polytypes, such as 6H and 3C, may be sufficient. In addition, although the case where the drift region of the switching element 600 and the reflux diode 100 is n-type has been described, it may of course be configured as a p-type.

また、本発明の第1の実施の形態に係る半導体装置を適用可能な電力変換装置として、DC/DCコンバータや3相交流インバータなどを一例として説明してきたが、図26に示すような一般にHブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するDC/DCコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。   Further, as a power conversion device to which the semiconductor device according to the first embodiment of the present invention can be applied, a DC / DC converter, a three-phase AC inverter, and the like have been described as an example. You may use for the power converter device called a bridge | bridging etc. In any case, all types of power conversion such as inverters that convert DC voltage to AC voltage, rectifiers that convert AC voltage to DC voltage, and DC / DC converters that output DC voltage by changing the voltage, etc. It can be applied to the device. And if it is a power converter device using the structure of this invention, in any area | region of a large electric current area | region and a zero electric power area | region, and also in both the low temperature and the time of high temperature, a vibration phenomenon can be reduced. For this reason, the conduction loss and the transient loss can be reduced and the density can be increased, and the vibration phenomenon can be reduced and the operation can be stably performed, so that the basic performance of the apparatus can be improved at the same time.

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

A,B1,B2,B3,B4,B5,B6…受動素子
D,E1,E2,E3,E4,E5,E6…スイッチング素子
1,11,21,41,51,61,71,81…基板領域
2,13,23,42,52,62,72,82…ドリフト領域
3,13,28,44,84…上部電極
4,14,45,85…下部電極
5,31,46…フィールド絶縁膜(フィールド酸化膜)
6,17,33,47…抵抗領域
7…電界緩和領域
8,88…低濃度ドリフト領域
12…キャパシタ誘電体膜
16…低抵抗基板領域
22…バッファ領域
24,53…ウェル領域
25…エミッタ領域
26,55,64…ゲート絶縁膜
27,56,65,75…ゲート電極
28…エミッタ電極
29,58,67,77…層間絶縁膜
30…コレクタ電極
32…絶縁膜
43,63…ヘテロ半導体領域
54,73…ソース領域
57,66,76…ソース電極
59,68,78…ドレイン電極
74…ゲート領域
83…反対導電型領域
100…還流ダイオード
200…半導体スナバ(半導体回路)
210…キャパシタ
210,220…抵抗
230…ダイオード
300,340…アノード端子
301…エミッタ端子
302…アノード端子(エミッタ端子)
302…ソース端子
310…アノード側金属膜
320,330,350…金属配線
400,402…カソード端子
401…コレクタ端子
402…ドレイン端子
410…カソード側金属膜
420…金属基材
500…絶縁基板
510…モールド樹脂
600…スイッチング素子
700…ゲート側金属膜
710…金属配線
800…スイッチング素子(半導体スナバ内蔵還流ダイオード)
900…半導体スナバ内蔵スイッチング素子
1001,1002,1003,1004,1005,1006…容量低下防止領域
A, B1, B2, B3, B4, B5, B6 ... passive elements D, E1, E2, E3, E4, E5, E6 ... switching elements 1, 11, 21, 41, 51, 61, 71, 81 ... substrate region 2, 13, 23, 42, 52, 62, 72, 82 ... drift region 3, 13, 28, 44, 84 ... upper electrode 4, 14, 45, 85 ... lower electrode 5, 31, 46 ... field insulating film ( Field oxide film)
6, 17, 33, 47 ... resistance region 7 ... electric field relaxation region 8, 88 ... low concentration drift region 12 ... capacitor dielectric film 16 ... low resistance substrate region 22 ... buffer region 24, 53 ... well region 25 ... emitter region 26 , 55, 64 ... gate insulating film 27, 56, 65, 75 ... gate electrode 28 ... emitter electrode 29, 58, 67, 77 ... interlayer insulating film 30 ... collector electrode 32 ... insulating film 43, 63 ... hetero semiconductor region 54, 73 ... Source region 57, 66, 76 ... Source electrode 59, 68, 78 ... Drain electrode 74 ... Gate region 83 ... Opposite conductivity type region 100 ... Free-wheeling diode 200 ... Semiconductor snubber (semiconductor circuit)
210 ... Capacitor 210, 220 ... Resistance 230 ... Diode 300,340 ... Anode terminal 301 ... Emitter terminal 302 ... Anode terminal (emitter terminal)
302 ... Source terminal 310 ... Anode side metal film 320, 330, 350 ... Metal wiring 400, 402 ... Cathode terminal 401 ... Collector terminal 402 ... Drain terminal 410 ... Cathode side metal film 420 ... Metal base material 500 ... Insulating substrate 510 ... Mold Resin 600 ... Switching element 700 ... Gate side metal film 710 ... Metal wiring 800 ... Switching element (reflux diode with built-in semiconductor snubber)
900 ... Switching element with built-in semiconductor snubber 1001, 1002, 1003, 1004, 1005, 1006 ... Capacity reduction prevention region

Claims (15)

ユニポーラ動作をする還流ダイオードと、
少なくともキャパシタと抵抗からなり、前記還流ダイオードに並列接続された半導体回路とを備え、
前記半導体回路は、
前記抵抗の少なくとも一部として機能する半導体基体と、
前記半導体基体上に設けられ、前記キャパシタの少なくとも一部として機能するキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に設けられた前記抵抗の少なくとも一部として機能する抵抗領域と、
前記抵抗領域の上面に接して設けられた容量低下防止領域とを備え、
前記容量低下防止領域が、前記還流ダイオードに逆バイアス電圧が印加された際に前記抵抗領域中への空乏層の伸張を緩和することを特徴とする半導体装置。
A free-wheeling diode that performs unipolar operation;
Comprising at least a capacitor and a resistor, and comprising a semiconductor circuit connected in parallel to the reflux diode,
The semiconductor circuit is:
A semiconductor substrate that functions as at least part of the resistor;
A capacitor dielectric film provided on the semiconductor substrate and functioning as at least part of the capacitor;
A resistance region functioning as at least part of the resistance provided on the capacitor dielectric film;
A capacitance lowering prevention region provided in contact with the upper surface of the resistance region,
The semiconductor device according to claim 1, wherein the capacitance lowering prevention region alleviates extension of a depletion layer into the resistance region when a reverse bias voltage is applied to the freewheeling diode.
ユニポーラ動作をする還流ダイオードと、
少なくともキャパシタと抵抗からなり、前記還流ダイオードに並列接続された半導体回路とを備え、
前記半導体回路は、
前記抵抗の少なくとも一部として機能する半導体基体と、
前記半導体基体上に設けられ、前記キャパシタの少なくとも一部として機能するキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に設けられた容量低下防止領域と、
前記容量低下防止領域の上面に接して設けられた前記抵抗の少なくとも一部として機能する抵抗領域とを備え、
前記容量低下防止領域が、前記還流ダイオードに逆バイアス電圧が印加された際に前記抵抗領域中への空乏層の伸張を緩和することを特徴とする半導体装置。
A free-wheeling diode that performs unipolar operation;
Comprising at least a capacitor and a resistor, and comprising a semiconductor circuit connected in parallel to the reflux diode,
The semiconductor circuit is:
A semiconductor substrate that functions as at least part of the resistor;
A capacitor dielectric film provided on the semiconductor substrate and functioning as at least part of the capacitor;
A capacitance lowering prevention region provided on the capacitor dielectric film;
A resistance region functioning as at least a part of the resistance provided in contact with the upper surface of the capacitance reduction prevention region;
The semiconductor device according to claim 1, wherein the capacitance lowering prevention region alleviates extension of a depletion layer into the resistance region when a reverse bias voltage is applied to the freewheeling diode.
前記容量低下防止領域が、前記抵抗領域と同一導電型であり、かつ、前記抵抗領域の不純物密度以上の高不純物密度であることを特徴とする請求項1又は2に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the capacitance reduction prevention region has the same conductivity type as the resistance region and has a high impurity density equal to or higher than an impurity density of the resistance region. 前記抵抗領域が、シリコンの絶縁破壊電界強度よりも大きな絶縁破壊電界強度を有する導電材料からなることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 The resistance region, the semiconductor device according to claim 1, characterized in that it consists of a conductive material having a large dielectric breakdown field strength than the breakdown field strength of silicon. 前記容量低下防止領域が前記キャパシタ誘電体膜に接することを特徴とする請求項に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the capacitance lowering prevention region is in contact with the capacitor dielectric film. 前記キャパシタ誘電体膜がシリコン酸化膜であることを特徴とする請求項1〜のいずれか1項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 5, wherein the capacitor dielectric film is a silicon oxide film. 前記キャパシタ誘電体膜の前記キャパシタを構成する部分の表面積に対して、前記容量低下防止領域の表面積が同等以上であることを特徴とする請求項1〜のいずれか1項に記載の半導体装置。 Of the surface area of the portion constituting the capacitor of the capacitor dielectric film, a semiconductor device according to any one of claims 1 to 6, the surface area of the capacitor drop prevention region is equal to or is equal to or higher . 前記還流ダイオードに並列接続されたスイッチング素子を更に備えることを特徴とする請求項1〜のいずれか1項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 7, further comprising a parallel-connected switching element to the return diode. 前記キャパシタは、並列接続されている前記還流ダイオード、又は前記還流ダイオードと前記スイッチング素子とが遮断状態に有するキャパシタ容量の総和に対して、1/10倍から10倍の範囲の値を有することを特徴とする請求項1〜のいずれか1項に記載の半導体装置。 The capacitor has a value in the range of 1/10 to 10 times the total of the capacitance of the free-wheeling diode connected in parallel, or the total of the capacitance of the free-wheeling diode and the switching element. the semiconductor device according to any one of claims 1-8, characterized. 前記半導体回路が、前記還流ダイオードが形成されている還流ダイオードチップ内に形成されていることを特徴とする請求項1〜のいずれか1項に記載の半導体装置。 The semiconductor circuit, the semiconductor device according to any one of claims 1 to 9, characterized in that it is formed to the return diode chip to the reflux diode are formed. 前記半導体回路が、前記スイッチング素子が形成されているスイッチング素子チップ内に形成されていることを特徴とする請求項8〜10のいずれか1項に記載の半導体装置。 The semiconductor device according to claim 8 , wherein the semiconductor circuit is formed in a switching element chip in which the switching element is formed. 前記スイッチング素子が、ゲート電極、ソース電極及びドレイン電極を有する三端子素子からなり、
前記容量低下防止領域が、前記ソース電極とオーミック接続するソース領域と同一導電型で、かつ、同じ不純物密度からなることを特徴とする請求項11に記載の半導体装置。
The switching element comprises a three-terminal element having a gate electrode, a source electrode and a drain electrode;
12. The semiconductor device according to claim 11 , wherein the capacitance reduction prevention region has the same conductivity type and the same impurity density as the source region that is in ohmic contact with the source electrode.
前記容量低下防止領域は、前記ソース領域と同じ深さを有することを特徴とする請求項12に記載の半導体装置。 The semiconductor device according to claim 12 , wherein the capacitance reduction prevention region has the same depth as the source region. 前記スイッチング素子が、ゲート電極、エミッタ電極及びコレクタ電極を有する三端子素子からなり、
前記容量低下防止領域が、前記エミッタ電極とオーミック接続するエミッタ領域と同一導電型で、かつ、同じ不純物密度からなることを特徴とする請求項11に記載の半導体装置。
The switching element comprises a three-terminal element having a gate electrode, an emitter electrode and a collector electrode;
The semiconductor device according to claim 11 , wherein the capacitance lowering prevention region has the same conductivity type and the same impurity density as an emitter region that is in ohmic contact with the emitter electrode.
前記容量低下防止領域は、前記エミッタ領域と同じ深さを有することを特徴とする請求項14に記載の半導体装置。 15. The semiconductor device according to claim 14 , wherein the capacitance lowering prevention region has the same depth as the emitter region.
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