JP5453848B2 - Semiconductor device and power conversion device - Google Patents
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Description
本発明は、電力変換装置の受動回路として用いるに好適な半導体装置と、この半導体装置を用いた電力変換装置に関する。 The present invention relates to a semiconductor device suitable for use as a passive circuit of a power conversion device, and a power conversion device using the semiconductor device.
従来、還流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象を抑制するために、所定の大きさの容量を有するキャパシタを還流ダイオードに対し並列に接続させた半導体装置が知られている(特許文献1参照)。 2. Description of the Related Art Conventionally, a semiconductor device in which a capacitor having a predetermined capacity is connected in parallel to a free wheel diode is known in order to suppress a current and voltage oscillation phenomenon that occurs during reverse recovery operation of the free wheel diode. Patent Document 1).
従来の半導体装置によれば、電流及び電圧の振動の振幅を小さくすることはできるが、振動現象の収束時間を短縮することはできない。このため従来の半導体装置では、電流及び電圧の振動に起因するノイズによって、サージ電圧による素子の破壊,振動動作中の損失の増大,周辺回路の誤動作等の不具合が引き起こされ、安定動作の阻害要因となる可能性がある。 According to the conventional semiconductor device, the amplitude of the vibration of the current and voltage can be reduced, but the convergence time of the vibration phenomenon cannot be shortened. For this reason, in conventional semiconductor devices, noise due to current and voltage vibrations causes problems such as destruction of elements due to surge voltage, increased loss during vibration operation, malfunction of peripheral circuits, and other factors that hinder stable operation. There is a possibility.
本発明は上記課題に鑑みてなされたものであり、その目的は環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置と半導体装置を用いた電力変換装置を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of shortening the convergence time of the oscillation phenomenon of current and voltage generated during reverse recovery operation of the freewheeling diode, and a power conversion device using the semiconductor device. Is to provide.
本発明は、ユニポーラ動作をする還流ダイオードと、還流ダイオードに並列接続され、キャパシタC及び抵抗Rを含む半導体スナバ回路とを備える半導体装置であって、キャパシタC及び抵抗Rを有する半導体スナバ回路と還流ダイオードとが、同一の半導体基体に形成され、キャパシタCを構成するキャパシタ誘電体領域が還流ダイオードの遮断状態における空乏層が形成される半導体基体中の領域とは異なる位置に形成される。 The present invention is a semiconductor device including a freewheeling diode that performs a unipolar operation and a semiconductor snubber circuit that is connected in parallel to the freewheeling diode and includes a capacitor C and a resistor R, and the semiconductor snubber circuit including the capacitor C and the resistor R The diode is formed on the same semiconductor substrate, and the capacitor dielectric region constituting the capacitor C is formed at a position different from the region in the semiconductor substrate where the depletion layer in the cutoff state of the free-wheeling diode is formed.
本発明によれば、還流ダイオードに並列に、少なくともキャパシタ及び抵抗を有する半導体スナバを接続しているので、還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能となる。 According to the present invention, since the semiconductor snubber having at least a capacitor and a resistor is connected in parallel with the freewheeling diode, it is possible to reduce the convergence time of the oscillation phenomenon that occurs during the reverse recovery operation of the freewheeling diode.
次に、図面を参照して、本発明の第1〜第4の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Next, first to fourth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
又、以下に示す第1〜第4の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。 The following first to fourth embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is a material of a component. The shape, structure, arrangement, etc. are not specified as follows. The technical idea of the present invention can be variously modified within the technical scope described in the claims.
〔第1の実施形態〕
〔半導体装置の回路構成〕
本発明の第1の実施形態に係る半導体装置は、図1に示すように、ユニポーラ動作をする還流ダイオードD1と、キャパシタC1と抵抗R1との直列接続を有する回路を有し、この回路を還流ダイオードD1に並列接続するように、還流ダイオードD1と同一半導体基体に集積化した半導体スナバ回路200−1とを備えた受動半導体素子(半導体集積回路)である。還流ダイオードD1は、アノード端子300とカソード端子400とを備え、半導体スナバ回路200−1は、還流ダイオードD1のアノード端子300とカソード端子400との間に並列接続されている。
[First Embodiment]
[Circuit configuration of semiconductor device]
As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention includes a circuit having a freewheeling diode D 1 that performs unipolar operation, a capacitor C 1, and a resistor R 1 connected in series. as connected in parallel circuit to the freewheeling diode D 1, a passive semiconductor device (semiconductor integrated circuit) that includes a semiconductor snubber circuit 200-1 which integrates the return diode D 1 and the same semiconductor substrate. Freewheeling diode D 1 is provided with an
なお、図1においては、半導体スナバ回路200−1の構成として、アノード端子300側にキャパシタC1が、カソード端子側に抵抗R1が接続するような場合を示しているが、図2に示すように、アノード端子300側に抵抗R1が、カソード端子側にキャパシタC1が接続した半導体スナバ回路201−1としても良い。又、キャパシタC1と抵抗R1は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。第1の実施形態では、一例として、還流ダイオードD1と半導体スナバ回路200−1を同一の半導体チップ上に集積化した場合について説明する。
In FIG. 1, a structure of a semiconductor snubber circuit 200-1, a capacitor C 1 to the
また、詳細は後述するが、例えば、還流ダイオードD1は、ソフトリカバリダイオードのように、導通時にP型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行う。このように、ユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。 Further, details of which will be described later, for example, a freewheeling diode D 1, as a soft recovery diodes, by controlling the minority carrier lifetime is the main component of the excess carriers injected from the P-type region at the time of conduction, Performs operation equivalent to unipolar operation. Thus, a diode having the same characteristics as the unipolar operation is also included in the unipolar operation diode described in the present invention.
半導体スナバ回路200−1の構成としては、例えばキャパシタC1と抵抗R1が直列接続した所謂RCスナバの構成とした場合について説明する。又、半導体スナバ回路200−1は、例えば炭化珪素を半導体基体材料とし、且つ、アノード端子300とカソード端子400が互いに対面するように電極形成された、所謂縦型の半導体チップからなる場合について説明する。
A structure of a semiconductor snubber circuit 200-1, the case for example where the capacitor C 1 and resistor R 1 has a structure of a so-called RC snubber connected in series. Further, the semiconductor snubber circuit 200-1 will be described in the case of a so-called vertical semiconductor chip in which, for example, silicon carbide is used as a semiconductor base material and electrodes are formed so that the
還流ダイオードD1に関しては、ショットキーバリアダイオードの場合について説明する。第1の実施形態では、ショットキーバリアダイオードについても、アノード端子300とカソード端子400が互いに対面するように電極形成された、所謂縦型のショットキーバリアダイオードを一例として説明する。
For the freewheeling diode D 1, it is described for the case of a Schottky barrier diode. In the first embodiment, a so-called vertical Schottky barrier diode in which electrodes are formed so that the
〔半導体装置の実装構造〕
図3は、図1で示した還流ダイオードD1(例えば炭化珪素ショットキーバリアダイオード)と半導体スナバ回路200−1(例えばシリコン半導体RCスナバ)からなる半導体装置(受動半導体素子)について具体的な装置として実施形態を示した実装図である。
[Semiconductor device mounting structure]
FIG. 3 shows a specific device for the semiconductor device (passive semiconductor element) composed of the freewheeling diode D 1 (eg, silicon carbide Schottky barrier diode) and the semiconductor snubber circuit 200-1 (eg, silicon semiconductor RC snubber) shown in FIG. It is a mounting diagram showing an embodiment as.
図3においては、半導体パッケージの一例として、例えばセラミック板などで形成された絶縁性を有し、且つ、支持体としての機能を有する絶縁基板500a上に、例えば銅やアルミなどの金属材料からなるアノード側金属膜310aとカソード側金属膜410aが形成されたセラミック基板を用いた場合について説明する。
In FIG. 3, as an example of the semiconductor package, an insulating
カソード側金属膜410a上には、同一半導体チップ内に集積化された還流ダイオードD1と半導体スナバ回路200−1のカソード端子400が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオードD1と半導体スナバ回路200−1のそれぞれのアノード端子300は、例えばアルミワイヤやアルミリボンなどの金属配線320a,330aを介して、共にアノード側金属膜310aに接続された構成となっている。
On the cathode side metal film 410a, placed in contact through the bonding material of the
〔半導体装置の断面構造〕
本発明の第1の実施形態に係る半導体装置(受動半導体素子)は、図4に断面構造を示すように、還流ダイオードD1と半導体スナバ回路200−1が同一チップ内に形成され、還流ダイオードD1が遮断状態となるバイアス条件において、キャパシタC1の一部をなすキャパシタ誘電体領域12aが、還流ダイオードD1の空乏層が形成される半導体基体(1a,2a)中の領域とは異なる位置に形成されている。
[Cross-sectional structure of semiconductor device]
The semiconductor device according to a first embodiment of the present invention (passive semiconductor device), as shown a cross-sectional structure in FIG. 4, a freewheeling diode D 1 and the semiconductor snubber circuit 200-1 is formed in the same chip, a freewheeling diode in bias conditions D 1 are cut off, the
図4の右側部に示すように、還流ダイオードD1は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域1a上にn−型のドリフト領域2aが形成された基板材料を半導体基体(1a,2a)としている。基板領域1aとしては、例えば抵抗率が数mから数10mΩcm、厚さが数10〜数100μm程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みが小さい方が導通時の損失を低減できるため、可能な限り小さい方が望ましい。ドリフト領域2aとしては、例えばn型の不純物密度が1015〜1018cm−3、厚みが0.1μm〜数10μmのものを用いることができる。なお、ドリフト領域2aに関しても、素子構造や所要の耐圧により、不純物密度や厚みが前記範囲外となっても勿論良い。第1の実施形態では例えば不純物密度が1016cm−3、厚みが5μmで耐圧が600Vクラスのものを用いた場合で説明する。
As shown in the right side of FIG. 4, a freewheeling diode D 1 is, for example polytype of silicon carbide on the
なお、第1の実施形態では、半導体基体(1a,2a)が、基板領域1aとドリフト領域2aの二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域1aのみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第1の実施形態では一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。又、第1の実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
In the first embodiment, the case where the semiconductor substrate (1a, 2a) is a two-layer substrate of the
ドリフト領域2aの基板領域1aとの接合面に対向する主面に接するように表面電極3aが、更には表面電極3aに対向し、且つ基板領域1aと接するように裏面電極4aが形成されている。表面電極3aは、ドリフト領域2aとの間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などの材料を用いることができる。又、表面電極3aはアノード端子300として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。又、還流ダイオードD1のドリフト領域2a中には、点線で囲まれた空乏層1001aが図示されている。この空乏層1001aは、還流ダイオードDが遮断状態となるバイアス条件において形成される空乏層を示している。一方、裏面電極4aは基板領域1aとオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極4aはカソード端子400として外部電極と接続をする。このように、図4右側部に示す還流ダイオードD1は、表面電極3aがアノード電極、裏面電極4aがカソード電極としたダイオードとして機能する。
A
次に図4の左側部は、半導体スナバ回路200−1の断面構造図の一例である。図4の左側部中、n−−型の低濃度ドリフト領域8a上に、例えばシリコン酸化膜などの誘電体薄膜を備えるキャパシタ誘電体領域12aが形成されている。第1の実施形態は、例えば基板領域1aと低濃度ドリフト領域8aからなる半導体材料を用いて、ドリフト領域2aを不純物導入と不純物の活性化によって形成することで容易に実現できる。第1の実施形態では、低濃度ドリフト領域8aは抵抗R1として機能し、キャパシタ誘電体領域12aはキャパシタC1の一部として機能する。つまり、低濃度ドリフト領域8aは必要な抵抗値の大きさに応じて、基板の抵抗率を決めることができる。又、キャパシタ誘電体領域12aについては、必要な耐圧並びに必要なキャパシタC1の容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、キャパシタ誘電体領域12aの破壊防止のため、還流ダイオードD1よりも高いことが望ましい。又、キャパシタC1の容量については、還流ダイオードD1が遮断状態時(高電圧印加時)に生じる空乏層1001aのキャパシタ容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲が望ましい。
Next, the left side of FIG. 4 is an example of a cross-sectional structure diagram of the semiconductor snubber circuit 200-1. In the left side of FIG. 4, a
第1の実施形態においては、例えば還流ダイオードD1よりも耐圧が高くなるように例えば厚みは1μmとし、キャパシタC1の容量が還流ダイオードD1の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、キャパシタ誘電体領域12aは、シリコン酸化膜以外の誘電体薄膜でも、所定の耐圧を有し、且つキャパシタC1として機能する誘電体薄膜であればどのような材料でも良いが絶縁破壊電界強度と比誘電率との積の値がシリコン酸化膜の値よりも大きい誘電体薄膜であれば、更に良い。そのような誘電体薄膜を用いた場合には、キャパシタ誘電体領域12aの絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として、絶縁破壊電界強度を1×109V/mとし、比誘電率を3.9とした場合、シリコン酸化膜の厚みが1μmの場合の1cm2当たりの静電容量は約3.4nF程度になる。それに対して、シリコン酸化膜の代わりにSi3N4を用いた場合、絶縁破壊電界強度を1×109V/mとし、比誘電率を7.5とした場合、厚みが1μmで同等の耐圧を確保することができる。このとき、Si3N4を用いた場合の単位面積1cm2当たりの静電容量は6.6nF程度になる。このように、Si3N4を用いた方が静電容量は約2倍程度大きくなり、誘電体領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電体材料の絶縁破壊電界強度と比誘電率との積で比較することができ、シリコン酸化膜の値と、Si3N4の値を比較すると約2倍程度になっている。更に、キャパシタ誘電体領域12aの材料がBaTiO3のような強誘電体であれば、その値がシリコン酸化膜の約13倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Pb(Zr,Ti)O3やSrBi2Ta2O9やTi4Ti3O12があるが、絶縁破壊電界強度と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれでも良い。又、キャパシタ誘電体領域は単一の誘電体材料とは限らず複数の誘電体材料を積層したものを用いても良い。例えば、図5に示すようなSi3N4をシリコン酸化膜で挟んだONO構造12bでは、Si3N4のリーク電流をシリコン酸化膜により最小限にすることができる。
In the first embodiment, for example, a thickness of, for example, as the breakdown voltage is higher than the reflux diode D 1 is set to 1 [mu] m, and the depletion capacitance comparable to the capacitance of the capacitor C 1 is formed when cut-off state of the freewheeling diode D 1 This will be described in the case of using the above. Incidentally, the
又、図5に示すように、還流ダイオードD2の表面電極3bの端部にp型の電界緩和領域1005bを形成しても良い。
Further, as shown in FIG. 5, may be formed p-type
本発明においては、後述するように、還流ダイオードD1として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタC1と抵抗R1を有する半導体スナバ回路200−1を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。又、効果的にスナバ機能を発揮する設計式として、C=1/(2πfR)が一般的に知られており(fは振動現象の周波数)、第1の実施形態においては、その式を満たすように、小容量の半導体スナバ回路200−1を用いたキャパシタC1と抵抗R1を容易に設定することができることを特徴としている。 In the present invention, as described below, in the case of using a reflux diode D 1 and to for example a Schottky barrier diode, to the vibration phenomenon of current and voltage generated essentially by the unipolar operation, the diode of the bipolar operation of the conventional The capacitor C 1 and the resistor R having a small capacity and a small size are used without using a method of wiring an external discrete component such as a film capacitor or a metal clad resistor in a path through which a main current flows, which is used as a snubber circuit for reducing vibration of the capacitor. The semiconductor snubber circuit 200-1 having 1 is connected in parallel, so that the vibration phenomenon can be easily and effectively suppressed. Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function (f is the frequency of the vibration phenomenon), and in the first embodiment, the formula is satisfied. As described above, the capacitor C 1 and the resistor R 1 using the small-capacity semiconductor snubber circuit 200-1 can be easily set.
更に、キャパシタ誘電体領域12aに接するように表面電極13aが形成されている。表面電極13aはアノード端子300として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このように、図4の左側部に示す半導体スナバ回路200は、表面電極13aが還流ダイオードD1のアノード電極に、裏面電極4aによって還流ダイオードD1のカソード電極に、接続する半導体RCスナバとして機能する。
Furthermore, a
〔動作〕
図1〜図5を用いて例示した第1の実施形態に係る半導体装置(受動半導体素子)は、例えば図6及び図7に示すような電力エネルギーの変換手段の1つとして、一般的に使用されるコンバータ(図6)や3相交流インバータブリッジ(図7)等の電力変換装置において、電源電圧(+V)(例えば第1の実施形態では400V)に対して逆バイアス接続になるように接続され、電流を還流する。
[Operation]
The semiconductor device (passive semiconductor element) according to the first embodiment illustrated with reference to FIGS. 1 to 5 is generally used as one of means for converting power energy as shown in FIGS. 6 and 7, for example. In a power converter such as a converter (FIG. 6) or a three-phase AC inverter bridge (FIG. 7) to be connected, the power supply voltage (+ V) (for example, 400 V in the first embodiment) is connected so as to be reverse-biased. And reflux current.
第1の実施形態に係る受動半導体素子の動作モードは、MOSFETやIGBT等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動半導体素子に対しても、スイッチング素子と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。 The operation mode of the passive semiconductor device according to the first embodiment is switched from a cut-off state in which current is cut off to a conductive state in which current is circulated and cut off from the conductive state in conjunction with the switching operation of a switching device such as a MOSFET or IGBT. Operate to state. In a power converter, a stable operation that is low loss and is unlikely to cause a malfunction is required for a passive semiconductor element that circulates current as well as a switching element.
まず、図6に示すコンバータ回路の動作を例示的に説明する。なお、図6中のスイッチング素子Tr1は例えばIGBTで構成されている場合で説明する。スイッチング素子Tr1がオンし、スイッチング素子Tr1に電流が流れている状態においては、受動半導体素子B1は逆バイアス状態となり遮断状態になる。図4右側部に示す還流ダイオードD1(ここでは、ショットキーバリアダイオード)においては、アノード端子300とカソード端子400間に逆バイアス電圧が印加されるため、ドリフト領域2a中には表面電極3aとのショットキー接合部から伸びた空乏層1001aが生じ遮断状態が維持される。又、図4左側部に示す半導体スナバ回路200−1においては、キャパシタC1の容量を規定するキャパシタ誘電体領域12aが高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
First, the operation of the converter circuit shown in FIG. 6 will be exemplarily described. Note that the switching element Tr 1 in FIG. 6 will be described in the case where it is composed of an IGBT, for example. In a state where the switching element Tr 1 is turned on and a current flows through the switching element Tr 1 , the passive semiconductor element B 1 is in a reverse bias state and is in a cut-off state. In the free-wheeling diode D 1 (here, Schottky barrier diode) shown on the right side of FIG. 4, since a reverse bias voltage is applied between the
次に、スイッチング素子Tr1がオフし、スイッチング素子Tr1がオフ状態に移行するのに連動して、受動半導体素子B1は順バイアス状態となり導通状態に移行する。図4右側部に示す還流ダイオードD1のドリフト領域2a中に広がっていた空乏層1001aが後退し、表面電極3aとドリフト領域2aとの間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードD1は導通状態となる。このとき、還流ダイオードD1に流れる電流は、ドリフト領域2a中をほぼ裏面電極4a側から供給される電子電流のみで構成されており、ユニポーラ動作をする。又、図4左側部に示す半導体スナバ回路200−1においても、還流ダイオードD1と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体領域12aに充電されていた電荷は放電され、過渡電流が流れる。しかしながら第1の実施形態に係る受動半導体素子B1では、キャパシタ誘電体領域12aのキャパシタ容量を、還流ダイオードD1の遮断時に形成される空乏容量と同程度以下の、非常に小容量にすることが可能なため、放電によって流れる過渡電流の大きさは、並列する還流ダイオードD1に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路200−1は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオードD1のみが導通状態となる。
Then, switching element Tr 1 is turned off, the switching element Tr 1 is linked to transition to the OFF state, the passive semiconductor element B 1 represents shifts to a conductive state becomes forward biased. 4 right
このとき第1の実施形態においては、還流ダイオードD1が炭化珪素材料の半導体基体(1a,2a)からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるpn接合ダイオードに比べて、ドリフト領域2aの抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、第1の実施形態は、導通状態においても受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
In a first embodiment this time, since the return diode D 1 is composed of a Schottky barrier diode comprising a semiconductor body (1a, 2a) of the silicon carbide material, a pn junction diode consisting of a conventional silicone material In comparison, the resistance of the
次に、スイッチング素子Tr1がターンオンし、スイッチング素子Tr1がオン状態に移行するのに連動して、受動半導体素子B1は逆バイアス状態となり遮断状態に移行する。図4右側部に示すように、ショットキーバリアダイオードにおいては、裏面電極4a側からドリフト領域2a中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加され始めると、ドリフト領域2a中には表面電極3aとのショットキー接合部から伸びた空乏層1001aが広がり遮断状態へと移行する。
Then, switching element Tr 1 is turned on, the switching element Tr 1 is linked to transition to the on state, the passive semiconductor element B 1 represents shifts in cut-off state becomes reverse biased. As shown on the right side of FIG. 4, in the Schottky barrier diode, the electron current supplied from the
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動半導体素子B1並びにスイッチング素子Tr1に過渡電流として流れ、それぞれの素子において損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さい方が良い。
第1の実施形態に係る受動半導体素子では、還流ダイオードD1を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
When transitioning from the conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the elements of the freewheeling diode disappear. This reverse recovery current flows as a transient current in the passive semiconductor element B 1 and the switching element Tr 1 , and a loss (herein referred to as reverse recovery loss) occurs in each element. For this reason, it is better that the reverse recovery current generated in the freewheeling diode is as small as possible.
The passive semiconductor device according to the first embodiment, a freewheeling diode D 1 the forms in unipolar operation of the Schottky barrier diode formed in a semiconductor material consisting of silicon carbide, the general silicon in the formed pn junction diode This reverse recovery current is much smaller than. That is, reverse recovery loss can be greatly reduced.
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。 This difference in reverse recovery loss can be explained by the difference in the shutoff / conduction mechanism between the two.
まず、一般的なシリコンで形成されたpn接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、且つ、不純物濃度を低く形成するのが一般的である。そして、例えば600Vクラスのpn接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度が1014cm−3程度とした場合、厚みが50μm程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数100A/cm2程度の順バイアス電流が流れた場合、多数キャリア(電子)及び少数キャリア(ホール)の濃度が共に1017cm−3台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。 First, a pn junction diode made of general silicon has a conductivity modulation effect of the drift region by minority carrier injection during forward bias conduction. In general, the thickness is small and the impurity concentration is low. For example, when trying to realize a pn junction diode of 600V class, due to the limitation of the feasibility of low impurity concentration, for example, when the impurity density of the drift region is about 10 14 cm −3 , the thickness is relatively drifted to about 50 μm. It is necessary to use a thick substrate. When conducting, due to the conductivity modulation effect of bipolar operation, the minority carriers and the majority carriers are injected into the drift region so as to have substantially the same concentration according to the magnitude of the flowing current, so that a low resistance can be obtained. For example, when a forward bias current of about several hundred A / cm 2 flows, carriers are injected to such an extent that the concentration of majority carriers (electrons) and minority carriers (holes) are both 10 17 cm −3 , which are excessive carriers. And it works.
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオードD1に空乏層1001aが形成される際に空乏層1001a中から排出されるキャリアの量のみしか発生しない。つまり、例えば600Vクラスとして不純物密度が1016cm−3、厚みが5μmのドリフト領域2aが全域空乏化した場合にも、上記pn接合ダイオードと単純に比較して、キャリア密度が10分の1、キャリアの分布しているドリフト領域の厚みが10分の1となるため、トータルで100分の1程度の過剰キャリアしか発生しない。このことから、還流ダイオードDをユニポーラ動作する素子で形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
On the other hand, shot for key barrier diode, the current flowing at the time of conduction is constituted only by the electrons as majority carriers, the amount itself of excess carriers generated in the transition to the cutoff state, the depletion substantially freewheeling diode D 1 Only the amount of carriers discharged from the
更に、第1の実施形態に係る半導体装置(受動半導体素子)においては、従来技術である受動半導体素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。 Furthermore, in the semiconductor device (passive semiconductor element) according to the first embodiment, the conventional unipolar operation that cannot be essentially solved when the passive semiconductor element that is the prior art is configured only by a Schottky barrier diode is possible. It has a function to suppress current / voltage oscillation during reverse recovery.
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスLsと、還流ダイオードの逆回復動作時の逆回復電流Irの遮断速度(dIr/dt)の相互作用によってサージ電圧Vsが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度(dIr/dt)を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。 This vibration phenomenon itself is caused by the mutual relationship between the parasitic inductance Ls generated in the circuit of the power converter such as an inverter incorporating the freewheeling diode, and the reverse recovery current Ir cutoff speed (dIr / dt) during the reverse recovery operation of the freewheeling diode. It is generally known that a surge voltage Vs is generated by the action and is generated from this. This vibration phenomenon of current and voltage causes destruction of the element due to surge voltage, increase of loss during vibration operation, malfunction of peripheral circuits, etc., and it becomes a hindrance to stable operation, so suppression is required. . For this reason, in order to reduce the vibration phenomenon, it is necessary to relax the current interruption speed (dIr / dt) during the reverse recovery operation, and further to have a mechanism that quickly attenuates the oscillating current and converges the vibration. It becomes.
しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Irの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Irは大きく減るものの、空乏層1001aの形成速度でほぼ決まる逆回復時間tがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく2つ挙げられる。
However, only the conventional Schottky barrier diode that performs the unipolar operation includes the majority component of the reverse recovery current Ir, so the reverse recovery current Ir due to excess carriers is greatly reduced, but at the formation rate of the
1つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度(dI/dt)はほとんど空乏領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないためpn接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。 One is that, as described above, in the Schottky barrier diode, the amount of excess carriers injected from the cut-off state to the conductive state is composed only of majority carriers that supplement the depletion region formed in the drift region at the time of cut-off. It is a point that has been. That is, the reverse recovery current cutoff speed (dI / dt) of the Schottky barrier diode almost depends only on the formation speed of the depletion region, and since there are almost no minority carriers, a lifetime control method such as a pn junction diode is used. It cannot be used as it is. For this reason, when using only a Schottky barrier diode, an attempt to improve the switching speed of the switching element and reduce the transient loss will cause a more severe vibration phenomenon, so there is a trade-off between reducing the transient loss and suppressing the vibration phenomenon. There was an off relationship.
もう1つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、pn接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Irを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Irを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。更に、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。 The other is that since the Schottky barrier diode operates with almost majority carriers only when conducting, the resistance inside the device does not change with the resistance according to the thickness of the drift region and the impurity concentration, either immediately before conduction or immediately before interruption. is there. As described above, the pn junction diode has a low resistance due to the conductivity modulation effect during conduction, but the drift region has a high resistance during the reverse recovery operation in which the conductivity modulation is canceled, and the reverse recovery current Ir is resistance limited. It has a mechanism. On the other hand, the Schottky barrier diode has a low resistance as its own resistance component both at the time of conduction and immediately before the interruption, and does not have a mechanism for limiting the resistance of the reverse recovery current Ir. Therefore, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. Furthermore, by using a wide gap semiconductor such as silicon carbide as the semiconductor material, the resistance of the element itself is small, so that the conduction loss can be reduced, but the vibration phenomenon is more likely to occur. Therefore, when only the Schottky barrier diode is used, there is a trade-off relationship between the loss during conduction and the suppression mechanism of the vibration phenomenon.
これに対して、第1の実施形態に係る半導体装置(受動半導体素子)においては、還流ダイオードD1と半導体スナバ回路200−1を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、且つ、振動現象を抑制することができる。 In contrast, in the semiconductor device according to the first embodiment (passive semiconductor device), by a simple configuration connected in parallel freewheeling diode D 1 and the semiconductor snubber circuit 200-1, to reduce the transient loss and conduction loss In addition, the vibration phenomenon can be suppressed.
すなわち、第1の実施形態に係る半導体装置(受動半導体素子)においては、還流ダイオードD1において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域2a中に逆バイアス電圧による空乏層1001aが形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ回路200−1中のキャパシタ誘電体領域12aを備えるキャパシタC1にも同等の逆バイアス電圧が印加され、半導体スナバ回路200−1中にも相応の過渡電流が流れ始める。この半導体スナバ回路200−1に流れる過渡電流は、キャパシタ誘電体領域12aを備えるキャパシタC1の大きさと低濃度ドリフト領域8aの抵抗R1成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路200−1の効果は3つある。
That is, in the semiconductor device according to the first embodiment (passive semiconductor devices), in the freewheeling diode D 1, a forward bias current decreases, when the forward bias current is zero, the depletion due to the reverse bias voltage in the
1つ目は、半導体スナバ回路200−1は電圧の過渡変動がないと動作しないため、スイッチング素子Tr1のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオードD1に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。 First, the semiconductor snubber circuit 200-1 because it does not work without a transient voltage fluctuation, without affecting the switching speed of the switching element Tr 1, loss that depends on the switching speed kept as in the conventional low Be able to. In other words, the cut-off rate of the forward bias current flowing through the freewheeling diode D 1 it is possible to set a high speed, can reduce the loss due to the interruption of the main current.
2つ目は、還流ダイオードD1が逆回復動作に入ったときに、還流ダイオードD1に並列接続された半導体スナバ回路200−1のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度(dIr/dt)を緩和することができ、サージ電圧そのものを低減できることである。 Second, when the reflux diode D 1 enters the reverse recovery operation, the capacitor component and the resistance component of the semiconductor snubber circuit 200-1 connected in parallel to a freewheeling diode D 1 is actuated, interrupting the speed of the reverse recovery current (DIr / dt) can be relaxed, and the surge voltage itself can be reduced.
更に3つ目は、半導体スナバ回路200−1に流れた電流を低濃度ドリフト領域8aの抵抗成分で電力消費するため、寄生インダクタンスLsで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
Third, since the current flowing through the semiconductor snubber circuit 200-1 is consumed by the resistance component of the low-
このように、本発明においては、還流ダイオードD1が有する過渡損失並びに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ回路200−1を用いることで解決することができるという特徴を有する。 Thus, in the present invention, at the same time has the ability to reduce the transient loss and conduction loss with the freewheeling diode D 1, the essential vibration phenomena unipolar operation unique, by using the semiconductor snubber circuit 200-1 It has the feature that it can be solved.
一般に、RCスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ回路200−1は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオードDと組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるpn接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度(dIr/dt)を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、且つ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、pn接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて100倍もの逆回復電流が発生する。ダイオードに流れる電流密度が更に大きくなったり、又耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアは更に増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を100倍にする必要がある。又、抵抗Rに関しても消費すべき電力が100倍となるため体積を100倍にする必要があり、結果としてチップサイズが100倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。 In general, the RC snubber configuration is a conventionally known circuit when viewed as a circuit, but the semiconductor snubber circuit 200-1 for forming the snubber circuit on the semiconductor substrate is a freewheeling diode having a unipolar operation or an operation equivalent to a unipolar operation. In combination with D, a sufficient function as a snubber circuit can be achieved for the first time. That is, in a pn junction diode made of silicon that has been generally used for power conversion devices such as inverters, a snubber circuit on a semiconductor chip is practically difficult due to power capacity limitation, and a film capacitor that is a discrete component, etc. This is because it is necessary to arrange a capacitor consisting of a capacitor and a metal clad resistor in a path through which a main current flows inside or outside the semiconductor package of the power converter. The reason for this is that in order for the snubber circuit to function sufficiently, in order to mitigate the reverse recovery current cutoff speed (dIr / dt), the capacity must be such that a transient current equivalent to the reverse recovery current flowing in the diode flows. And a resistor having a power capacity capable of consuming the current flowing through the capacitor is required to attenuate the vibration phenomenon. As described above, in the pn junction diode, the magnitude of the reverse recovery current varies depending on the magnitude of the circulating current. In the above example, the reverse recovery current is 100 times that of the unipolar Schottky barrier diode. As the current density flowing through the diode further increases and the withstand voltage class increases, the excess carriers injected during conduction further increase and the reverse recovery current also increases. For this reason, when the capacitor is formed on the semiconductor chip, the thickness is limited by the required withstand voltage, and therefore the area needs to be simply calculated to be 100 times larger. Further, since the electric power to be consumed for the resistor R is 100 times, the volume needs to be 100 times, and as a result, the chip size is required 100 times. Therefore, the idea of forming a snubber circuit in a power conversion device with a semiconductor chip is practically difficult with the extension of the prior art.
本発明の第1の実施形態に係る半導体装置(受動半導体素子)においては、還流ダイオードD1に流れる過渡電流が高々ドリフト領域2aに空乏層1001aが形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ回路200−1で形成しているところが従来技術と異なる点である。更に、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
In the semiconductor device according to the first embodiment of the present invention (passive semiconductor element), the transient consisting of only the carriers generated in the
1つは、ユニポーラ動作をする還流ダイオードD1に所定のキャパシタ容量及び抵抗値を持つ半導体スナバ回路200−1を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層1001aが生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なpn接合ダイオードとの組み合わせでは得られない効果である。
One, when once connected in parallel semiconductor snubber circuit 200-1 having a predetermined capacitance and resistance to the return diode D 1 for unipolar operation, the entire current range in which the freewheeling diode is operated, the entire temperature range, the snubber The function works effectively. As described above, the reverse recovery current of the Schottky barrier diode is composed only of excess carriers generated when the
もう1つは、図3に示すようにスナバ回路を半導体スナバ回路200−1で形成することで、還流ダイオードD1の直近に低インダクタンスで実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオードD1にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度(dIr/dt)を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、第1の実施形態に係る半導体装置(受動半導体素子)においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度(dIr/dt)を適切に緩和し振動現象を抑制することができる。 Second, by forming the snubber circuit as shown in FIG. 3 in the semiconductor snubber circuit 200-1 may be implemented by the last low inductance return diode D 1, further reduces the transient loss and vibration The phenomenon can be suppressed. This is because as the parasitic inductance generated during the parallel connection of the snubber circuit to the return diode D 1 is small, easy to transient current flowing through the snubber circuit flows, alleviate blocking rate of the reverse recovery current that flows to the return diode (dIr / dt) This is because the back electromotive force generated by the parasitic inductance superimposed on the voltage applied to the capacitor in the snubber circuit is small, and the switching time can be shortened in the withstand voltage range of the capacitor. Therefore, in the semiconductor device (passive semiconductor element) according to the first embodiment, compared to a conventional snubber circuit using a capacitor composed of a film capacitor or the like, which is a discrete component, and a resistor composed of a metal clad resistor or the like. By reducing the parasitic inductance, the switching time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dIr / dt) can be appropriately relaxed to suppress the vibration phenomenon.
又、スナバ回路を還流ダイオードD1の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合では、還流ダイオードD1で発生した振動電流はこれらの部品を通り、還流ダイオードD1に戻る経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路200−1で形成した場合には、還流ダイオードD1の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。 Further, implementing a snubber circuit in the immediate vicinity of the freewheeling diode D 1 is also to reduce the unwanted noise emission. For example, in the case of a snubber circuit using a capacitor and a resistor made of a metal-clad resistor made of a film capacitor is a conventional discrete components, the oscillating current generated by the freewheeling diode D 1 passes through these components, a freewheeling diode D 1 Take the path back to. At that time, the oscillating current is suppressed by the resistance, but until then, the surface formed by this current path works as a kind of loop antenna and radiates noise. In the case of forming a snubber circuit in the semiconductor snubber circuit 200-1, since it is mounted in the immediate vicinity of the freewheeling diode D 1, than if the magnitude of the surface on which the current path of the oscillating current makes it using discrete components The noise emission due to the oscillating current is reduced significantly. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.
更に、第1の実施形態に係る半導体装置(受動半導体素子)においては、スナバ回路を半導体スナバ回路200−1で形成することで、還流ダイオードD1と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。 Further, in the semiconductor device according to the first embodiment (passive semiconductor element), by forming a snubber circuit in the semiconductor snubber circuit 200-1, a power conversion device using the same mounting step as a reflux diode D 1 Since it can be configured, the vibration phenomenon can be easily and easily suppressed, and the required volume can be greatly reduced as compared with the conventional snubber circuit.
又、半導体スナバ回路200−1の抵抗成分を半導体基体で形成し図3に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。 Moreover, since the resistance component of the semiconductor snubber circuit 200-1 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. 3, high heat dissipation can be obtained. Therefore, it is possible to design a resistor with a higher density than an external resistor. That is, the resistance to destruction is high and further downsizing can be realized.
又、第1の実施形態に係る半導体装置(受動半導体素子)で一例としてあげたように、例えば還流ダイオードD1を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層1001aの厚みを小さくできるほど、還流ダイオードD1自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度(dIr/dt)が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。例えば、還流ダイオードD1としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域2aの不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオードD1が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
Maximum Also, as raised in the example in the semiconductor device according to the first embodiment (passive semiconductor device), for example by configuring it Schottky barrier diode comprising a freewheeling diode D 1 of silicon carbide, the effect of the present invention It can be pulled out to the limit. In other words, in order to obtain a predetermined breakdown voltage, enough to reduce the thickness of the
なお、第1の実施形態に係る半導体装置(受動半導体素子)においては、還流ダイオードD1の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。 In the semiconductor device according to the first embodiment (passive semiconductor element), but the semiconductor material of the freewheeling diode D 1 it has been described in case of the silicon carbide, using a wide-gap semiconductor such as gallium nitride or diamond However, the same effect can be obtained.
更に第1の実施形態に係る半導体装置(受動半導体素子)においては、還流ダイオードD1が遮断状態にドリフト領域2aに空乏層1001aが形成されている領域d1とは異なる領域に半導体スナバ回路200−1が形成されている。一般的に還流ダイオードの耐圧は、空乏層1001a中の電界分布により決まり、還流ダイオードD1が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードD1と半導体スナバ回路200−1を同一チップ上に形成した場合、半導体スナバ回路200−1の電界が、還流ダイオードD1の空乏層1001a内の電界分布に影響を及ぼし、還流ダイオードD1の耐圧を低下させるおそれがある。第1の実施形態においては、還流ダイオードD1が遮断状態において空乏層1001aが形成されている領域d1とは異なる領域に半導体スナバ回路200−1を形成することで、半導体スナバ回路200−1の電界が、空乏層1001a内の電界分布に影響を与え、還流ダイオードD1の耐圧が低下するのを抑制する効果がある。
Furthermore, in the semiconductor device (passive semiconductor element) according to the first embodiment, the semiconductor snubber circuit 200 is formed in a region different from the region d 1 in which the free-wheeling diode D 1 is cut off and the
又、実装形態の一例として示した図3のセラミック基板を用いた半導体パッケージ以外にも、例えば図8に示すように、金属基材420cを支持基材及びカソード端子とし、アノード端子340cとモールド樹脂510cからなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第1の実施形態に係る半導体装置(受動半導体素子)においては、還流ダイオードD1と半導体スナバ回路200−1が形成されたチップが1チップの場合を示しているが、複数のチップで構成されていても勿論良い。又、図3及び図8はカソード端子側の裏面電極4のみを半田等で実装し、アノード端子側は金属配線320c、330cを配線する場合を一例として挙げているが、カソード端子及びアノード端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオードD3の放熱性及び半導体スナバ回路200−3の抵抗の放熱性が増すため、より高密度に実装することができる。
In addition to the semiconductor package using the ceramic substrate of FIG. 3 shown as an example of the mounting form, for example, as shown in FIG. 8, the
又、第1の実施形態に係る半導体装置(受動半導体素子)を説明するに当たって、還流ダイオードD1及び半導体スナバ回路200の構造の一例として図4を用いて説明していたが、図9〜図14に示すように、キャパシタC4〜C7(図9〜図12)並びに抵抗R8,R9(図13、図14)を別の構成で形成していても勿論良い。 Also, in describing the semiconductor device according to the first embodiment (passive semiconductor devices), had been described with reference to FIG. 4 as an example of the structure of the freewheeling diode D 1 and the semiconductor snubber circuit 200, FIGS. 9 As shown in FIG. 14, the capacitors C 4 to C 7 (FIGS. 9 to 12) and the resistors R 8 and R 9 (FIGS. 13 and 14) may of course be formed in different configurations.
本発明の「キャパシタ誘電体領域」は、図4や図5等で示した誘電体薄膜である必要はない。例えば、図4で示したシリコン酸化膜12aや、図5で示したONO構造12bでキャパシタ誘電体領域を実現する代わりに、図9に示すように、空乏層1003dでキャパシタC4を実現しても良い。
The “capacitor dielectric region” of the present invention does not need to be the dielectric thin film shown in FIGS. For example, a
図9では、n型の低濃度ドリフト領域8dの上に、p型の反対導電型領域15dを形成してpn接合の空乏層1003dを「キャパシタ誘電体領域」として実現する場合を示している。図4の場合には、還流ダイオードD1が逆回復動作する際に印加される電圧を、キャパシタ誘電体領域12aのキャパシタC1に充電することで振動現象を抑制していたのに対し、図9においては、p型の反対導電型領域15dとn型の低濃度ドリフト領域8dとの間に形成される空乏層1003dを、キャパシタC4をなすキャパシタ誘電体領域として使用する。
FIG. 9 shows the case where the p-type opposite
空乏層を、キャパシタC4のキャパシタ誘電体領域として用いる利点としては、シリコン酸化膜等の誘電体薄膜からなるキャパシタ誘電体領域12aに比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。又、低濃度ドリフト領域8dに空乏層1003dを形成する他の構成として、例えば図10に示すように、低濃度ドリフト領域8e上に、低濃度ドリフト領域8eとショットキー接合を形成する金属材料からなる表面電極13eを形成する方法も用いることができる。ショットキー接合以外にもヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。
The depletion layer, the advantages of using as a capacitor dielectric region of the capacitor C 4, compared to the
なお図9及び図10の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図9及び図10の基板領域1d,1e、低濃度ドリフト領域8d,8eの抵抗値は還流ダイオードD4のドリフト領域2d、還流ダイオードD5のドリフト領域2eの抵抗に比べて大きいことから、電流の大部分は低抵抗の還流ダイオードD4,D5に流れるため順バイアス時の導通損失にはほとんど影響しない。
9 and FIG. 10, there is a concern that a forward current flows during forward bias. However, the resistance values of the
図11及び図12に示すように、キャパシタC6,C7を、複数のキャパシタ成分の直列もしくは並列回路で実現しても良い。図11は、図4で説明したキャパシタ誘電体領域12aによるキャパシタC1の成分と図9で説明したpn接合の空乏層を利用したキャパシタC4の成分を直列に接続した場合である。又、図12は、誘電体領域12gによるキャパシタC7の成分と、図10で説明した空乏層1003eによるキャパシタC5の成分とを直・並列に接続した場合を示している。いずれにしても、キャパシタCの成分を抵抗Rと直列接続するように形成されていれば、どのような領域で構成しても良い。
As shown in FIGS. 11 and 12, the capacitors C 6 and C 7 may be realized by a series or parallel circuit of a plurality of capacitor components. FIG. 11 shows a case where the component of the capacitor C 1 by the
更に図9〜図12に示す構造例においては、半導体スナバ回路200−4の低濃度ドリフト領域8d中の空乏層1003d,1003e,1003f,1003gが形成された領域f4と、還流ダイオードD4のドリフト領域2d中の空乏層1001d,1001e,1001f,1001gが形成された領域d4が、互いに異なる位置に配置されるように形成してある。このような構成にすることによって、半導体スナバ回路200−4の電界が、空乏層1001d,1001e,1001f,1001g内の電界分布に影響を与え、還流ダイオードD4の耐圧が低下するのを抑制する効果がある。
Further, in the structural examples shown in FIGS. 9 to 12, the region f 4 in which the
又、図13は、図4で示した低濃度ドリフト領域8aからなる抵抗R1の成分を、低濃度ドリフト領域8a以外の、半導体基体の一主面上に直接又は間接的に設けられた導電体層で形成した場合を示している。図13中、図4で用いた低濃度ドリフト領域8aの代わりに、n+型の基板領域1hで形成し、抵抗R8の成分を誘電体領域12h上に例えば多結晶シリコンからなる導電体層を抵抗領域17hとして形成している。多結晶シリコンからなる抵抗領域17hは、厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体としてどのような半導体基体を用いても、半導体基体の一主面上に直接又は間接的に導電体層を設けることにより、半導体スナバ回路200−8の抵抗R1の成分を形成できるため、半導体スナバ回路200−8の実現性の自由度をあげることが可能となる。
Further, FIG. 13, the components of the resistance R 1 of a low
なお、抵抗領域17hは多結晶シリコン以外でも、どのような導電体層を用いても良いが、抵抗領域17hをシリコンよりも高い絶縁破壊電界強度を持つ導電体層で構成するとなお良く、抵抗領域17hの製作プロセスを更に容易にする効果がある。例えば、逆回復時に還流ダイオードD8の両端にサージ電圧として100Vが印加された場合、半導体スナバ回路200−8においては、キャパシタC8には過渡電流が流れるため、概ね抵抗領域の両端に、サージ電圧と同等の100Vが印加される。このとき、抵抗領域17hには、その材料に応じた絶縁破壊電界強度と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。100Vの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界強度が約0.3MV/cmであるので、3μm程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界強度を持つポリ炭化珪素を用いると、絶縁破壊電界強度が約3.6MV/cmであるので、厚みを1/10程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。又、炭化珪素の方がシリコンよりも熱伝導率が3倍程度良いため、抵抗領域17hの放熱性を良くする効果もある。
The
図14は抵抗R9の成分として、図4で説明した低濃度ドリフト領域8aと図13で説明した抵抗領域17hを直列に接続した場合を示している。このように、抵抗R9の成分についても、キャパシタC9の成分と直列接続するように形成されていれば、どのような領域で構成しても良い。
Figure 14 is a component of the resistance R 9, shows a case in which the
又、第1の実施形態に係る半導体装置(受動半導体素子)を説明するに当たって、還流ダイオードD1及び半導体スナバ回路200−1の構造の一例として図4を用いて説明していたが、図15〜図17に示すように、還流ダイオードD10と半導体スナバ回路200−10の表面電極を共通の電極として形成しても良い。 Also, in describing the semiconductor device (passive semiconductor device) according to the first embodiment has been described with reference to FIG. 4 as an example of the structure of the freewheeling diode D 1 and the semiconductor snubber circuit 200-1, FIG. 15 as shown in to 17 may be formed of the surface electrode of the return diode D 10 and the semiconductor snubber circuit 200-10 as a common electrode.
図15においては、還流ダイオードと半導体スナバ回路200−10の表面電極を、共通の表面電極3jにより形成している。このように、表面電極を共通にすることによって、電極材料の成膜コストを低減することができる。又、還流ダイオードD10が遮断状態にドリフト領域2j中に形成される空乏層1001jの上には、半導体スナバ回路200−10のキャパシタC10を形成する誘電体薄膜が形成されている。このように、空乏層1001jの上に、誘電体薄膜を形成することによって、共通の表面電極3jの電界が、空乏層1001jに影響を与え、還流ダイオードD10の耐圧が低下するのを抑制することができる。
In FIG. 15, the surface electrodes of the freewheeling diode and the semiconductor snubber circuit 200-10 are formed by a
図16においては、還流ダイオードD11が遮断状態にドリフト領域2k中に形成される空乏層1001kの上に、半導体スナバ回路200−11のキャパシタC11を形成するキャパシタ誘電体領域(第2誘電体層)12kより低誘電率の誘電体薄膜(第1誘電体層)1006が形成されている。「第1誘電体層」となる低誘電率の誘電体薄膜1006としては、一般的にLSIの配線層に使われているような低誘電率膜を使用することができる。このような構成にすることによって、図15に示した構造例に比べて、誘電体薄膜(第1誘電体層)1006部分の単位面積あたりの容量値を低減することができ、共通の表面電極3kの電界が、空乏層1001kに影響を与え、還流ダイオードD11の耐圧が低下するのを更に抑制することができる。
16 is on a 1001k depletion freewheeling diode D 11 is formed in the
図17においては、誘電体薄膜12mの厚さが、還流ダイオードD12が遮断状態にドリフト領域2m中に形成される空乏層1001mの直上に定義される第1誘電体層部分の厚さが、半導体スナバ回路200−12のキャパシタC12を形成するキャパシタ誘電体領域(第2誘電体層)となる部分より厚くなるように形成されている。このような構成にすることによって、図15に示した均一の厚さを有する誘電体薄膜12jの構造例に比べて、空乏層1001m上の誘電体薄膜(第1誘電体層)の単位面積あたりの容量値を低減することができ、共通の表面電極3mの電界が、空乏層1001mに影響を与え、還流ダイオードD12の耐圧が低下するのを更に抑制することができる。
17, the thickness of the dielectric
又、図18及び図19はスナバ回路に用いるキャパシタ容量Cの大きさによって、振動現象の抑制効果との関係とキャパシタ容量Cに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスLsと還流ダイオードのキャパシタ容量成分C0と還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Cと抵抗Rで構成された簡単な回路で計算できる。例えば、本計算では、効果回路中の寄生インダクタンスをLs=99nH、抵抗R=40Ωに固定して、C/C0の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードのキャパシタ容量C0は例えば150pFとした。まず、C/C0が大きくなるほど、振動現象の減衰時間は小さくなる。図19の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が1/10に減衰するまでの時間をt0とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をtとした場合の振動現象収束時間比t/t0を示している。図18から、C/C0の値が0.1前後から振動現象の減衰効果が顕著になっている。一方、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、図19の右軸に示すように、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さい方が望ましい。なお、E0は還流ダイオードに流れる過渡電流で発生する損失である。 18 and 19 are circuit simulators as an example of the relationship between the suppression effect of the vibration phenomenon and the increase in loss due to the transient current flowing in the capacitor capacitance C depending on the size of the capacitor capacitance C used in the snubber circuit. It is the result calculated using. The vibration reduction of the snubber circuit can be calculated by a simple circuit composed of the parasitic inductance Ls in the circuit, the capacitor capacity component C0 of the freewheeling diode, and the capacitor capacity C of the snubber circuit connected in parallel to the freewheeling diode and the resistor R. For example, in this calculation, the parasitic inductance in the effect circuit is fixed to Ls = 99 nH and the resistance R = 40Ω, and the decay time of the vibration phenomenon and the transient loss generated in the snubber circuit are increased depending on the magnitude of C / C0. The change of was verified. Note that the capacitor capacitance C0 of the freewheeling diode is set to 150 pF, for example. First, as C / C0 increases, the decay time of the vibration phenomenon decreases. The axis on the left side of FIG. 19 indicates that the time until the voltage or current oscillation is attenuated to 1/10 in the absence of the snubber circuit is t0, and when the snubber circuit is added, the vibration is equivalent to the case without the snubber circuit. The vibration phenomenon convergence time ratio t / t0 when the time until is t is shown. From FIG. 18, the damping effect of the vibration phenomenon becomes remarkable from the value of C / C0 around 0.1. On the other hand, the value of the convergence time ratio of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. Further, as shown on the right axis of FIG. 19, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Is preferably as small as possible. Note that E0 is a loss caused by a transient current flowing through the freewheeling diode.
このことから、第1の実施形態で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオードDの遮断状態におけるキャパシタ成分の容量の大きさに比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第1の実施形態に係る半導体装置(受動半導体素子)で説明したどの構造例においても得ることができる。 From this, the size of the capacitor capacitance C of the snubber circuit used in the first embodiment is in the range of 1/10 to 10 times the capacitance of the capacitor component in the cutoff state of the freewheeling diode D. By selecting the capacity, it is possible to reduce the vibration phenomenon more remarkably while suppressing an increase in loss. This effect can be obtained in any structural example described in the semiconductor device (passive semiconductor element) according to the first embodiment.
(第2の実施形態)
〔半導体装置の回路構成〕
本発明の第2の実施形態に係る半導体装置は、図20に示すように、第1の実施形態で説明したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードD13と、少なくともキャパシタC13と抵抗R13を含むように構成された半導体スナバ回路200−13に加え、スイッチング素子Tr13が、それぞれエミッタ端子(第1主電極端子)301並びにコレクタ端子(第2主電極端子)401に接続するように、並列接続され、且つ同一の半導体チップ上に集積化された半導体装置(半導体集積回路)である。
(Second Embodiment)
[Circuit configuration of semiconductor device]
As shown in FIG. 20, the semiconductor device according to the second embodiment of the present invention includes a free-wheeling diode D 13 that performs the unipolar operation described in the first embodiment or an operation equivalent to the unipolar operation, and at least a capacitor C 13. in addition to semiconductor snubber circuit 200-13 which is configured to include a resistor R 13 and the switching element Tr 13 are each connected to an emitter terminal (first main electrode terminals) 301 and a collector terminal (second main electrode terminals) 401 Thus, a semiconductor device (semiconductor integrated circuit) connected in parallel and integrated on the same semiconductor chip.
第2の実施形態では、一例として、還流ダイオードD13と半導体スナバ回路200−13が同一の半導体チップにモノリシックに集積化され、スイッチング素子Tr13が別の半導体チップとして形成したハイブリッド集積回路について説明する。半導体スナバ回路200−13の構成並びに還流ダイオードD13の構成は、例えば第1の実施形態と同じ構成とした場合について説明する。スイッチング素子Tr13に関しては、例えばシリコンを半導体基体材料としたIGBTを使用した場合について説明する。なお、第2の実施形態に係る半導体装置では、エミッタ端子(第1主電極端子)301とコレクタ端子(第2主電極端子)401が互いに対面するように電極形成された、所謂縦型のIGBTを一例として説明する。 In the second embodiment, as an example, a freewheeling diode D 13 and the semiconductor snubber circuit 200-13 is monolithically integrated on the same semiconductor chip, the switching element Tr 13 is a hybrid integrated circuit formed as a separate semiconductor chip described To do. Construction and arrangement of the freewheeling diode D 13 of the semiconductor snubber circuit 200-13 is, the case for example where the same construction as the first embodiment. For the switching elements Tr 13, will be described using the IGBT for example silicon and the semiconductor substrate material. In the semiconductor device according to the second embodiment, a so-called vertical IGBT in which an emitter terminal (first main electrode terminal) 301 and a collector terminal (second main electrode terminal) 401 are formed so as to face each other. Will be described as an example.
〔半導体装置の実装構造〕
図21は、図20で示した還流ダイオードD13(例えば炭化珪素ショットキーバリアダイオード)と半導体スナバ回路200−13(例えばシリコン半導体RCスナバ)更にはスイッチング素子Tr13(例えばシリコンIGBT)からなる半導体装置について具体的な装置として実施形態を示した実装図である。
[Semiconductor device mounting structure]
21 shows a semiconductor including the freewheeling diode D 13 (for example, silicon carbide Schottky barrier diode) and the semiconductor snubber circuit 200-13 (for example, silicon semiconductor RC snubber) and the switching element Tr 13 (for example, silicon IGBT) shown in FIG. It is the mounting diagram which showed embodiment as a specific apparatus about an apparatus.
図21においては、図3と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜411上には、同一半導体チップ上に形成された還流ダイオードD及び半導体スナバ回路200−13、更にはスイッチング素子Tr13のそれぞれの半導体チップのコレクタ端子401側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオードD13、半導体スナバ回路200−13及びスイッチング素子Tr13のそれぞれの半導体チップのエミッタ端子301側は、例えばアルミワイヤやアルミリボンなどの金属配線321、331、351を介して、共にアノード側金属膜311に接続された構成となっている。更に、第2の実施形態に係る半導体装置においては、スイッチング素子Tr13のゲート端子から金属配線711を介して、ゲート側金属膜701に接続された構成となっている。
In FIG. 21, a case where a ceramic substrate is used as an example of a semiconductor package as in FIG. 3 will be described. On the cathode side metal film 411, the free-wheeling diode D and the semiconductor snubber circuit 200-13 formed on the same semiconductor chip, and the
スイッチング素子Tr13、還流ダイオードD13及び半導体スナバ回路200−13を構成するそれぞれの半導体チップの断面構造を示したのが、それぞれ図22、図4に示す断面構造図である。 The cross-sectional structures of the respective semiconductor chips constituting the switching element Tr 13 , the freewheeling diode D 13, and the semiconductor snubber circuit 200-13 are the cross-sectional structure diagrams shown in FIGS. 22 and 4, respectively.
〔スイッチング素子の断面構造〕
スイッチング素子Tr13は、図22に示すように、一例として一般的なIGBTの構成を示している。例えばシリコンを材料としたp+型の基板領域21a上に、n型のバッファ領域22aを介して、n−型のドリフト領域23aが形成された基板材料を用いた場合で説明する。基板領域21aとしては、例えば抵抗率が数mから数10mΩcm、厚さが数〜数100μm程度のものを用いることができる。ドリフト領域23aとしては、例えばn型の不純物密度が1013〜1016cm−3、厚みが数10〜数100μmのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第2の実施形態に係る半導体装置では例えば不純物密度が1014cm−3、厚みが50μmで耐圧が600Vクラスのものを用いた場合で説明する。バッファ領域22aはドリフト領域23aに高電界が印加された際に、基板領域21aとパンチスルーするのを防止するために形成される。第2の実施形態に係る半導体装置では一例として、基板領域21aを支持基材とした場合を説明しているが、バッファ領域22aやドリフト領域23aを支持基材としても良い。バッファ領域22aは基板領域と21aとドリフト領域23aとがパンチスルーしない構造であれば、特になくても良い。
[Cross-sectional structure of switching element]
As shown in FIG. 22, the switching element Tr 13 has a general IGBT configuration as an example. For example, a case where a substrate material in which an n −
ドリフト領域23a中の表層部にp型のウェル領域24aが、更にウェル領域24a中の表層部にn+型エミッタ領域(第1主電極領域)25aが形成されている。そして、ドリフト領域23a、ウェル領域24a及びエミッタ領域25aの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜26aを介して、例えばn型の多結晶シリコンからなるゲート電極(制御電極)27aが配設されている。更に、エミッタ領域25a並びにウェル領域24aに接するように例えばアルミ材料からなるエミッタ電極28aが形成されている。エミッタ電極28aとゲート電極27aとの間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜29aが形成されている。又、基板領域(第2主電極領域)21aにオーミック接続するようにコレクタ電極(第2主電極)30aが形成されている。このように、本説明で用いるIGBTはゲート電極27aが半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
A p-
図4右側部に一例として示した還流ダイオード(ここではショットキーバリアダイオード)の構成は第1の実施形態で説明したものと同様とする。 The configuration of the free wheeling diode (here Schottky barrier diode) shown as an example on the right side of FIG. 4 is the same as that described in the first embodiment.
ただし、図4左側部に示す半導体スナバ回路200−1については、基本的な構成は第1の実施形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子Tr13を考慮したキャパシタC13の設定と低濃度ドリフト領域による抵抗R13の設定が望ましい。ただし後述するように、還流ダイオードD13に逆回復電流が流れる場合においては、並列されたスイッチング素子Tr13は必ず遮断状態にあるため、半導体スナバ回路200−13のキャパシタC13及び抵抗R13の設定は、第1の実施形態で説明した場合と同じように、還流ダイオードD13とスイッチング素子の遮断時の空乏容量に応じた設定で対応可能である。つまり、低濃度ドリフト領域は必要な抵抗値の大きさに応じて、基板の抵抗率を決めることができる。又、キャパシタC13の容量についても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、誘電体領域の厚みや面積を変えることで対応可能である。 However, although the basic configuration of the semiconductor snubber circuit 200-1 shown on the left side of FIG. 4 is the same as that of the first embodiment, it is newly connected in parallel in order to effectively exhibit the snubber function. setting the resistance R 13 by the setting and the low concentration drift region of the capacitor C 13 in consideration of the switching element Tr 13 was desirable. However, as described later, when the reverse recovery current flows to the return diode D 13, since the switching element Tr 13 which is parallel with the always blocked state, the capacitor C 13 and resistor R 13 of the semiconductor snubber circuit 200-13 setting, like that described in the first embodiment, it is possible to cope with the settings corresponding to the depletion capacitance of the occurrence of interruption of the freewheeling diode D 13 and the switching element. That is, the low concentration drift region can determine the resistivity of the substrate in accordance with the required resistance value. Further, for the capacitance of the capacitor C 13, so as to meet minimum requirements breakdown voltage, as required capacity is obtained, it is possible to cope with changing the thickness and area of the dielectric region.
第2の実施形態に係る半導体装置においては、還流ダイオードD13並びにスイッチング素子Tr13が遮断状態時(高電圧印加時)にそれぞれ充電される空乏容量の和に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲が望ましい。第2の実施形態に係る半導体装置においては、例えば還流ダイオードD13及びスイッチング素子Tr13の耐圧よりも高くなるように例えば厚みは1μmとし、キャパシタC13の容量が還流ダイオードD13及びスイッチング素子Tr13の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。 In the semiconductor device according to the second embodiment, from about 1 / 100th of the sum of the depletion capacities charged when the free-wheeling diode D 13 and the switching element Tr 13 are each turned off (when a high voltage is applied). Although it can be selected in the range of about 100 times, it exhibits a sufficient snubber function, suppresses the increase in loss as much as possible, and considers the necessary chip area, as shown in the calculation results described later, approximately 10 minutes A range of about 1 to 10 times is desirable. In the semiconductor device according to the second embodiment, for example, it becomes higher as a thickness of, for example, than the breakdown voltage of the freewheeling diode D 13 and a switching element Tr 13 is set to 1 [mu] m, the capacitance of the capacitor C 13 is freewheeling diode D 13 and a switching element Tr A description will be given of the case where the same depletion capacity formed in the 13 cutoff states is used.
スイッチング素子Tr13が並列に接続された第2の実施形態に係る半導体装置においても、後述するように、還流ダイオードD13として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタC13と抵抗R13を有する半導体スナバ回路200−13を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。又、効果的にスナバ機能を発揮する設計式として、C=1/(2πfR)が一般的に知られており(fは振動現象の周波数)、第2の実施形態に係る半導体装置においては、その式を満たすように、小容量の半導体スナバ回路200−13を用いたキャパシタC13と抵抗R13を容易に設定することができることを特徴としている。 Even in the semiconductor device according to the second embodiment in which the switching element Tr 13 is connected in parallel, when a Schottky barrier diode is used as the freewheeling diode D 13 , for example, as will be described later, it is essentially generated by a unipolar operation. Conventionally used as a snubber circuit to reduce the vibration of a diode operating in bipolar operation against the current / voltage vibration phenomenon that occurs, a method of wiring external discrete components such as film capacitors and metal clad resistors in the path through which the main current flows without using, by parallel connection of semiconductor snubber circuit 200-13 having a capacitor C 13 and resistor R 13 of the small size in a small volume, it is characterized in that it easily and effectively suppress the oscillation phenomenon. Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function (f is the frequency of the vibration phenomenon). In the semiconductor device according to the second embodiment, The capacitor C 13 and the resistor R 13 using the small-capacity semiconductor snubber circuit 200-13 can be easily set so as to satisfy the equation.
〔動作〕
第2の実施形態に係る半導体装置の構成は、電力エネルギーの変換手段の1つとして、図7に示す3相交流インバータブリッジや、図23に示すような所謂Hブリッジなどの電力変換装置に用いることができる。
[Operation]
The configuration of the semiconductor device according to the second embodiment is used as a power energy conversion device such as a three-phase AC inverter bridge shown in FIG. 7 or a so-called H bridge as shown in FIG. be able to.
図7に示す3相交流インバータブリッジにおいては、電源電圧(+V)(例えば第2の実施形態に係る半導体装置では400V)に対して、上アームを形成する並列接続されたスイッチング素子Tr01と受動半導体素子B01と、下アームを形成する並列接続されたスイッチング素子Tr02と受動半導体素子B02とを、逆バイアス接続になるように直列に接続して使用される。この接続が3相分接続され、3相交流インバータブリッジを構成する。 In the three-phase AC inverter bridge shown in FIG. 7, the switching element Tr 01 connected in parallel to form the upper arm and passively with respect to the power supply voltage (+ V) (for example, 400 V in the semiconductor device according to the second embodiment). a semiconductor element B 01, and a switching element Tr 02 and the passive semiconductor element B 02 which are connected in parallel to form a lower arm, are used by connecting in series so as to reverse bias connection. This connection is connected for three phases to form a three-phase AC inverter bridge.
第2の実施形態に係る電力変換装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子Tr01,Tr02がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動半導体素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。 The operation mode of the power conversion device according to the second embodiment is that the switching element and the passive semiconductor of the arm that is not performing the switching operation when the switching elements Tr 01 and Tr 02 of either the upper arm or the lower arm perform the switching operation. The elements work together to operate from a cut-off state in which current is cut off to a conductive state in which current is circulated, and from a conductive state to a cut-off state.
ここでは、図7中の3相のうちの1相の動作を用いて第2の実施形態に係る電力変換装置の動作を説明し、更に、一例として下アームのスイッチング素子Tr02がスイッチング動作をし、上アームの受動半導体素子B01が還流動作をする場合について説明する。 Here we describe the operation of the power converter according to the second embodiment with reference to an operation of one of the three phases in Figure 7, further switching operation switching element Tr 02 of the lower arm as an example and, a case will be described in which the passive semiconductor element B 01 of the upper arm is a reflux operation.
まず、スイッチング素子Tr02がオンし、スイッチング素子Tr02に電流が流れている状態においては、上アームのスイッチング素子Tr01と受動半導体素子B01は逆バイアス状態となり遮断状態になる。 First, the switching element Tr 02 is turned on, in a state where a current flows to the switching element Tr 02, the switching element Tr 01 and the passive semiconductor element B 01 of the upper arm becomes blocked state becomes reverse biased.
下アームの導通状態にあるスイッチング素子Tr02に並列に接続されている受動半導体素子B02においては、還流ダイオードD02及び半導体スナバ回路200−02は遮断状態を維持する。すなわち、還流ダイオードであるショットキーバリアダイオード(図4右側部)については、その両端に印加されている電圧がスイッチング素子Tr02のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。又、図4左側部に示す半導体スナバ回路200−1においては、キャパシタC1を構成するキャパシタ誘電体領域12aが電圧が変化するときのみ動作するため、スイッチング素子Tr02のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
In the passive semiconductor element B 02 which are connected in parallel to the switching element Tr 02 in the conductive state of the lower arm, a freewheeling diode D 02 and the semiconductor snubber circuit 200-02 maintains the cutoff state. That is, for the reflux diodes Schottky barrier diode (Fig. 4 right side), the voltage applied to both ends because the reverse bias voltage of as low as ON voltage of about the switching element Tr 02 is applied. Further, in the semiconductor snubber circuit 200-1 shown in FIG. 4 the left side, to operate only when the
一方、上アームのスイッチング素子Tr01と受動半導体素子B01についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図22に示すスイッチング素子Tr01であるIGBTについては、エミッタ端子301とコレクタ端子401間に逆バイアス電圧が印加されるため、ドリフト領域23a中にはウェル領域24aとのpn接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図4右側部に示す還流ダイオードD1であるショットキーバリアダイオードにおいては、表面電極3aと裏面電極4a間に逆バイアス電圧が印加されるため、ドリフト領域2a中には表面電極3aとのショットキー接合部から伸びた空乏層1001aが生じ遮断状態が維持される。又、図4左側部に示す半導体スナバ回路200−1においても、キャパシタC1を構成するキャパシタ誘電体領域12aが高電圧により充電された状態になり、遮断状態を維持する。
On the other hand, the switching device Tr 01 and the passive semiconductor device B 01 in the upper arm are also maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied together. That is, with respect to the IGBT which is the switching element Tr 01 shown in FIG. 22, since a reverse bias voltage is applied between the
このように、下アームのスイッチング素子Tr02が導通状態のときには、上下アーム共に受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。 Thus, when the switching element Tr 02 of the lower arm is in conductive state, it has the same function as the prior art that the upper and lower arms both passive semiconductor element is constituted only by the Schottky barrier diode.
次に、下アームのスイッチング素子Tr14がターンオフして遮断状態に移行する場合について説明する。 Next, the case where the lower arm switching element Tr 14 is turned off and the state is shifted to the cut-off state will be described.
例えば図7に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Tr02がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Tr02の電圧上昇が起こる。 For example, in an inverter motor such as shown in FIG. 7 circuit (L load circuit), in a state when the switching element Tr 02 is turned off, since the phase of the voltage increase and current interrupting shifted, which is substantially maintained when conductive currents , first voltage rise of the switching element Tr 02 occurs.
まず、下アームのターンオフするスイッチング素子Tr02に並列に接続されている受動半導体素子B02については、還流ダイオードD02及び半導体スナバ回路200−02共に、スイッチング素子Tr02がの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図4右側部に示す還流ダイオードD1においては、電圧の上昇に伴ってドリフト領域2a中に表面電極3a側から空乏層1001aが広がる際に、電子が裏面電極4a側に過渡電流として流れ、図4左側部に示す半導体スナバ回路200−1においては、キャパシタ容量を規定するキャパシタ誘電体領域12aが印加電圧に応じて充電されるため過渡電流が流れる。
First, the passive semiconductor element B 02 which are connected in parallel to the switching element Tr 02 to turn off the lower arm, a freewheeling diode D 02 and the semiconductor snubber circuit 200-02 together, along with the voltage increase of the switching element Tr 02 Then, since the reverse bias voltage as low as the ON voltage changes from the reverse bias voltage as high as the power supply voltage, a transient current corresponding to the speed of the voltage change flows. That is, in the freewheeling diode D 1 shown in FIG. 4 right side flows when the
このとき、半導体スナバ回路200−1のキャパシタ誘電体領域12aのキャパシタ容量の充電作用によって、スイッチング素子Tr02のコレクタ/エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、スイッチング素子Tr02とも並列接続することで、スイッチング素子Tr02自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
At this time, the charging operation of the capacitance of the
そして、スイッチング素子Tr02の電圧上昇後、電流は所定の速度で遮断する。このとき、第2の実施形態に係る電力変換装置で一例として挙げたIGBTでは、導通時に基板領域21aから注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子Tr02の電流が遮断した後は、下アームのスイッチング素子Tr02及び受動半導体素子B02は定常オフ状態となり、遮断状態を維持する。
After the voltage rise of the switching element Tr 02, a current is cut off at a predetermined rate. At this time, in the IGBT cited as an example in the power conversion device according to the second embodiment, the current interruption speed is limited due to the influence of the hole current injected from the
一方、上アームのスイッチング素子Tr01と並列に接続されている受動半導体素子B01は、下アームのスイッチング素子Tr02のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図4右側部に示す還流ダイオードD1のドリフト領域2a中に広がっていた空乏層1001aが後退し、表面電極3aとドリフト領域2aとの間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードD1は導通状態となる。このとき、還流ダイオードD1に流れる電流は、ドリフト領域2a中をほぼ裏面電極4a側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
On the other hand, the passive semiconductor element B 01 connected in parallel with the switching element Tr 01 of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element Tr 02 of the lower arm. 4 right
又、図4左側部に示す半導体スナバ回路200−1においても、還流ダイオードD1と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体領域12aに充電されていた電荷は放電され、過渡電流が流れる。しかしながら第2の実施形態に係る受動半導体素子B01では、キャパシタ誘電体領域12aのキャパシタ容量が還流ダイオードD01及びスイッチング素子Tr01の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオードD01に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。
Further, in the semiconductor snubber circuit 200-1 shown in FIG. 4 the left side, like the freewheeling diode D 1, for the transition from the reverse bias state of the high voltage to the forward bias state of the low voltage, the charge on the
又、並列接続されているスイッチング素子Tr01についても、コレクタ/エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域21aとバッファ領域22aとの間のpn接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ/エミッタ間の電圧状態が変位するため、スイッチング素子Tr01中のドリフト領域23a中に生じていた空乏層1001aの容量変化に伴うキャパシタC01としての放電による過渡電流は流れるが、半導体スナバ回路200−01と同様に、並列する還流ダイオードD01に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路200−01及びスイッチング素子Tr01は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオードD01のみが導通状態となる。
In addition, for the switching element Tr 01 connected in parallel, the voltage between the collector and the emitter shifts from the reverse bias voltage state to the forward bias state, but the gate signal is controlled to maintain the OFF state; Since the pn junction between the
第2の実施形態に係る受動半導体素子B01においては、還流ダイオードD01が炭化珪素材料の半導体基体(1a,2a)からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるpn接合ダイオードに比べて、ドリフト領域2aの抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
In the passive semiconductor element B 01 according to the second embodiment, since the free wheel diode D 01 is composed of a Schottky barrier diode made of a silicon carbide material semiconductor substrate (1a, 2a), it is made of a general silicon material. Compared to the pn junction diode, the resistance of the
次に、下アームのスイッチング素子Tr02がターンオンし、再びスイッチング素子Tr02がオン状態に移行する動作について説明する。 Next, the switching element Tr 02 of the lower arm is turned on, the operation for re-transition to the on state switching element Tr 02.
例えば図7に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Tr02がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Tr02に電流が流れ始める。下アームのターンオフするスイッチング素子Tr02に並列に接続されている受動半導体素子B02については、還流ダイオードD02及び半導体スナバ回路200−02共に、スイッチング素子Tr02に電流が流れ、コレクタ/エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図4右側部に示す還流ダイオードD02においては、電圧の減少に伴ってドリフト領域2a中に広がっていた空乏層1001aは表面電極3a側に徐々に狭まり、裏面電極4a側からドリフト領域2a中に電子が過渡電流として流れる。又、図4左側部に示す半導体スナバ回路200−1においては、キャパシタ容量を規定するキャパシタ誘電体領域12aが印加電圧の減少と共に放電されるため過渡電流が流れる。
For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching element Tr 02 is turned on, the phase of current rise and voltage drop is shifted, so that a relatively high voltage is applied. , current starts to flow through the switching element Tr 02. The passive semiconductor device B 02, which is connected in parallel to the switching element Tr 02 to turn off the lower arm, a freewheeling diode D 02 and the semiconductor snubber circuit 200-02 together, current flows through the switching element Tr 02, the collector / emitter As the voltage decreases, the reverse bias voltage as high as the power supply voltage changes from the reverse bias voltage as low as the ON voltage, so that a transient current corresponding to the speed of the voltage change flows. At this time, in the freewheeling diode D 02 shown in FIG. 4 right side, 1001a depletion layer had spread with decreasing voltage in the
この過渡電流は、並列するスイッチング素子Tr02に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路200−02及び還流ダイオードD02は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Tr02のみが導通状態となる。 This transient current is a little effect is no size compared with turn-on current flowing through the switching element Tr 02 in parallel. Thus, since the semiconductor snubber circuit 200-02 and a reflux diode D 02 of the lower arm is blocked migrated current to a steady state after the transient current flows, only the switching element Tr 02 becomes conductive.
一方、上アームのスイッチング素子Tr01と並列に接続されている受動半導体素子B01は、下アームのスイッチング素子Tr02のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図4右側部に示すように、ショットキーバリアダイオードにおいては、裏面電極4a側からドリフト領域2a中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加され始めると、ドリフト領域2a中には表面電極3aとのショットキー接合部から伸びた空乏層1001aが広がり遮断状態へと移行する。
On the other hand, the passive semiconductor element B 01 connected in parallel with the switching element Tr 01 of the upper arm enters a reverse bias state in conjunction with the turn-on operation of the switching element Tr 02 of the lower arm, and shifts to the cutoff state. As shown on the right side of FIG. 4, in the Schottky barrier diode, the electron current supplied from the
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動半導体素子B02並びに下アームのスイッチング素子Tr02に過渡電流として流れ、それぞれの素子において損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さい方が良い。 When transitioning from the conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the elements of the freewheeling diode disappear. The reverse recovery current, the passive semiconductor element B 02 and flows as a transient current to the switching element Tr 02 of the lower arm, the loss at each element (referred to herein as a reverse recovery loss) occurs. For this reason, it is better that the reverse recovery current generated in the freewheeling diode is as small as possible.
第2の実施形態に係る半導体装置では、還流ダイオードD13を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。 In the semiconductor device according to the second embodiment, the freewheeling diode D 13 has been formed in the Schottky barrier diode of unipolar operation formed of a semiconductor material made of silicon carbide, the general pn junction diode formed of silicon In comparison, this reverse recovery current is much smaller. That is, reverse recovery loss can be greatly reduced.
更に、第2の実施形態に係る半導体装置においては、従来技術である受動半導体素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、第2の実施形態に係る半導体装置においては、還流ダイオードD13において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域2a中に逆バイアス電圧による空乏層1001aが形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子Tr13及び半導体スナバ回路200−13中のキャパシタC13にも同等の逆バイアス電圧が印加され、スイッチング素子Tr13及び半導体スナバ回路200−13中にも相応の過渡電流が流れ始める。この半導体スナバ回路200−13に流れる過渡電流は、キャパシタ誘電体領域12aにより規定されるキャパシタC13の大きさと低濃度ドリフト領域8aの抵抗R13成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路200−13の効果は3つある。
Furthermore, in the semiconductor device according to the second embodiment, when the passive semiconductor element, which is a conventional technique, is composed of only Schottky barrier diodes, it is not possible to solve the problem essentially in the reverse recovery operation unique to the unipolar operation. It has a function to suppress the vibration phenomenon of current and voltage. That is, in the semiconductor device according to the second embodiment, the freewheeling diode D 13, a forward bias current decreases, when the forward bias current is zero, the
1つ目は、半導体スナバ回路200−13は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Tr14のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオードD13に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。 The first is that the semiconductor snubber circuit 200-13 does not work without a transient voltage fluctuation, without affecting the switching speed of the switching element Tr 14 of the lower arm, similar to the loss conventionally depends on the switching speed It can be kept low. In other words, the cut-off rate of the forward bias current flowing through the freewheeling diode D 13 it is possible to set a high speed, can reduce the loss due to the interruption of the main current.
2つ目は、還流ダイオードD13が逆回復動作に入ったときに、還流ダイオードD13に並列接続された半導体スナバ回路200−13のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度(dIr/dt)を緩和することができ、サージ電圧そのものを低減できることである。 Second, when the reflux diode D 13 has entered the reverse recovery operation, the capacitor component and the resistance component of the semiconductor snubber circuit 200-13 connected in parallel operates the return diode D 13, blocking speed of the reverse recovery current (DIr / dt) can be relaxed, and the surge voltage itself can be reduced.
更に3つ目は、半導体スナバ回路200−13に流れた電流を低濃度ドリフト領域8aの抵抗成分で電力消費するため、寄生インダクタンスLsで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
Third, since the current flowing through the semiconductor snubber circuit 200-13 is consumed by the resistance component of the low
このように、本発明においては、還流ダイオードD13が有する過渡損失並びに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ回路200−13を用いることで解決することができるという特徴を有する。 Thus, in the present invention, at the same time it has the ability to reduce the transient loss and conduction loss with the freewheeling diode D 13, the essential vibration phenomena unipolar operation unique, by using the semiconductor snubber circuit 200-13 It has the feature that it can be solved.
本発明においては、還流ダイオードD13及びスイッチング素子Tr13に流れる過渡電流が高々ドリフト領域2a及び23aに空乏層1001aが形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ回路200−13で形成しているところが従来技術と異なる点である。更に、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
In the present invention, it focuses on the fact a transient current consisting only of carriers generated when the transient current flowing through the freewheeling diode D 13 and a switching element Tr 13 is a
1つは、ユニポーラ動作をする還流ダイオードD13及びスイッチング素子Tr13に所定のキャパシタ容量及び抵抗値を持つ半導体スナバ回路200−13を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオードD13及びスイッチング素子Tr13に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なpn接合ダイオードとの組み合わせでは得られない効果である。 One, once connected in parallel semiconductor snubber circuit 200-13 having a predetermined capacitance and resistance to the return diode D 13 and a switching element Tr 13 to the unipolar operation, the entire current range in which the freewheeling diode is operated, all This means that the snubber function works effectively in the temperature range. As mentioned above, the reverse recovery current generated during reverse recovery of the Schottky barrier diode, consists only of excess carriers generated in the depletion layer occurs to the return diode D 13 and a switching element Tr 13 by the reverse bias voltage This is because an almost constant reverse recovery current flows every time regardless of the magnitude of the current flowing during the reflux operation. For the same reason, the reverse recovery current flows almost without being affected by the temperature of the freewheeling diode. For this reason, it is possible to reduce the transient loss and suppress the vibration phenomenon in the entire current range and temperature range. These are effects that cannot be obtained in combination with a general pn junction diode.
もう1つは、図21に示すようにスナバ回路を半導体スナバ回路200−13で形成することで、還流ダイオードD13及びスイッチング素子Tr13の直近に低インダクタンスで実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオードD13及びスイッチング素子Tr13にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度(dIr/dt)を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、第2の実施形態に係る半導体装置においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度(dIr/dt)を適切に緩和し振動現象を抑制することができる。 Second, by forming the snubber circuit as shown in FIG. 21 in the semiconductor snubber circuit 200-13, can be implemented in recently low inductance return diode D 13 and a switching element Tr 13, further transient loss This can reduce the vibration phenomenon. This is because as the parasitic inductance generated during the parallel connection of the snubber circuit to the return diode D 13 and a switching element Tr 13 is low, the transient current is likely to flow to flow in the snubber circuit, interrupting the speed of the reverse recovery current that flows to the return diode (dIr / Dt) is easily relaxed, and the back electromotive force generated by the parasitic inductance superimposed on the voltage applied to the capacitor in the snubber circuit is small, so that the switching time can be shortened in the withstand voltage range of the capacitor. Thus, in the semiconductor device according to the second embodiment, the parasitic inductance is reduced as compared with the case of a snubber circuit using a capacitor composed of a film capacitor or the like, which is a conventional discrete component, and a resistor composed of a metal clad resistor or the like. By reducing it, the switching time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dIr / dt) can be moderated and the vibration phenomenon can be suppressed.
又、スナバ回路を還流ダイオードD13の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタC13とメタルクラッド抵抗などからなる抵抗R13とを用いるスナバ回路の場合では、還流ダイオードD13で発生した振動電流はこれらの部品を通り、還流ダイオードD13に戻る経路を通る。その際に抵抗Rにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路200−13で形成した場合には、還流ダイオードD13の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。 Further, implementing a snubber circuit in the immediate vicinity of the freewheeling diode D 13 is also to reduce the unwanted noise emission. For example, in the case of a snubber circuit using a capacitor C 13 and resistor R 13 made of metal-clad resistor made of a film capacitor is a conventional discrete components, the oscillating current generated by the freewheeling diode D 13 is through these components, through the path back to the return diode D 13. At that time, the oscillating current is suppressed by the resistor R, but the surface formed by this current path so far works as a kind of loop antenna and radiates noise. In the case of forming a snubber circuit in the semiconductor snubber circuit 200-13 it is because it is mounted in the immediate vicinity of the freewheeling diode D 13, than when the size of the surface current path of the oscillating current makes it using discrete components The noise emission due to the oscillating current is reduced significantly. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.
更に、第2の実施形態に係る半導体装置においては、スナバ回路を半導体スナバ回路200−13で形成することで、還流ダイオードD13及びスイッチング素子Tr13と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。 Further, in the semiconductor device according to the second embodiment, by forming the snubber circuit in the semiconductor snubber circuit 200-13, a power conversion device using the same mounting step as a reflux diode D 13 and a switching element Tr 13 Since it can be configured, the vibration phenomenon can be easily and easily suppressed, and the required volume can be greatly reduced as compared with the conventional snubber circuit.
又、本発明の第1の実施形態のように、半導体スナバ回路200−13の抵抗成分を半導体基体で形成し図3に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。 Further, as in the first embodiment of the present invention, the resistance component of the semiconductor snubber circuit 200-13 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. Can be obtained. Therefore, it is possible to design a resistor with a higher density than an external resistor. That is, the resistance to destruction is high and further downsizing can be realized.
又、第1の実施形態で例示したように、還流ダイオードD13を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオードD13自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度(dIr/dt)が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオードD13が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。 Further, as illustrated in the first embodiment, by constituting Schottky barrier diode comprising a freewheeling diode D 13 of silicon carbide, the effect of the present invention can be maximized. In other words, in order to obtain a predetermined breakdown voltage, enough to reduce the thickness of the depletion layer by a wide band gap, the resistance of the freewheeling diode D 13 itself is able reduce low conduction loss small, on the other hand, blocking of the reverse recovery current This is because the speed (dIr / dt) is increased and vibration energy is not consumed, and thus the vibration phenomenon has a more remarkable property. Therefore, it is possible to return diode D 13 is that composed of a wide band gap semiconductor such as silicon carbide, to achieve both relaxation of reducing the vibration phenomena more remarkably conduction loss.
なお、第2の実施形態に係る半導体装置においては、還流ダイオードD13の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。 In the semiconductor device according to a second embodiment, the semiconductor material of the freewheeling diode D 13 as described in case of the silicon carbide, the same effect even by using a wide-gap semiconductor such as gallium nitride or diamond Can be obtained.
又、実装形態についても、第1の実施形態と同様に、図8に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第2の実施形態に係る半導体装置においては、還流ダイオードD13と半導体スナバ回路200−13が形成されたチップ、及びスイッチング素子Tr13が形成されたチップとがそれぞれ1チップずつハイブリッドに集積化された場合を示しているが、一方もしくは両方が複数のチップで構成されていても勿論良い。又、第1の実施形態で上述したように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオードD13の放熱性及び半導体スナバ回路200−13の抵抗R13の放熱性が増すため、より高密度に実装することができる。 As for the mounting form, as in the first embodiment, a so-called mold package type mounting form corresponding to FIG. 8 may be used, or another mounting form may be used. Further, in the semiconductor device according to a second embodiment, a chip freewheeling diode D 13 and the semiconductor snubber circuit 200-13 is formed, and hybrid integrated chip the switching element Tr 13 are formed one each chip However, one or both of them may be composed of a plurality of chips. Further, as described above in the first embodiment, both sides of the collector terminal and the emitter terminal may be mounted with solder or the like. To improve cooling performance by implementing on both sides with soldering or the like, since the heat dissipation of the resistor R 13 of the heat radiation and the semiconductor snubber circuit 200-13 of freewheeling diode D 13 is increased, it is possible to implement a higher density .
又、第2の実施形態に係る半導体装置を説明するに当たって、半導体スナバ回路200−13の構造の一例として図4左側部を用いて説明していたが、第1の実施形態と同様に、図9〜図14に示すように、キャパシタC4,C5,C6,C7(図9〜図12)並びに抵抗R8,R9(図13、図14)を半導体基体上に別の構成で形成していても勿論良い。 In describing the semiconductor device according to the second embodiment, the semiconductor snubber circuit 200-13 has been described with reference to the left side of FIG. 4 as an example of the structure of the semiconductor snubber circuit 200-13. As shown in FIGS. 9 to 14, capacitors C 4 , C 5 , C 6 and C 7 (FIGS. 9 to 12) and resistors R 8 and R 9 (FIGS. 13 and 14) are arranged on a semiconductor substrate. Of course, it may be formed by.
第2の実施形態に係る半導体装置においては、還流ダイオードD13が遮断状態において、ドリフト領域2aに空乏層1001aが形成されている領域d1とは異なる位置に半導体スナバ回路200−13が形成されている。一般的に還流ダイオードの耐圧は、空乏層1001a中の電界分布により決まり、還流ダイオードD13が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードD13と半導体スナバ回路200−13を同一チップ上に形成した場合、半導体スナバ回路200−13の電界が、還流ダイオードD13の空乏層1001a内の電界分布に影響を及ぼし、還流ダイオードD13の耐圧を低下させるおそれがある。第2の実施形態に係る半導体装置においては、還流ダイオードD13が遮断状態において空乏層1001aが形成されている領域d1とは異なる位置に半導体スナバ回路200−13を形成することで、半導体スナバ回路200−13の電界が、空乏層1001内の電界分布に影響を与え、還流ダイオードD13の耐圧が低下するのを抑制する効果がある。
In the semiconductor device according to the second embodiment, the freewheeling diode D 13 is cut-off state, the semiconductor snubber circuit 200-13 is formed at a position different from the region d 1 that
又、図15〜図17に示すように、還流ダイオードD10,D11,D12と半導体スナバ回路200−10,200−11,200−12を共通の表面電極3j,3k,3mで接続しても良い。その場合、ドリフト領域2j,2k,2m上の誘電体領域12j,12k,12mもしくは1006によって、共通の表面電極3j,3k,3mが空乏層1001に及ぼす影響を低減することができ、還流ダイオードD10,D11,D12の耐圧が低下するのを抑制することができる。
Further, as shown in FIGS. 15 to 17, free-wheeling diodes D 10 , D 11 , D 12 and semiconductor snubber circuits 200-10, 200-11, 200-12 are connected by
又、第1の実施形態で図18及び図19を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Cの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0に対して、C/C0が0.1前後から振動現象の減衰効果が顕著になり、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さい方が望ましい。 Further, as described with reference to FIGS. 18 and 19 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the sum of the capacitor capacitance components of the free-wheeling diode and the switching element in the cut-off state. With respect to C0, the damping effect of the vibration phenomenon becomes remarkable when C / C0 is around 0.1, and the convergence time ratio value of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C is as small as possible.
このことから、第2の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオードD及びスイッチング素子Trの遮断状態におけるキャパシタ成分の容量の総和に比べて、10分の1倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第2の実施形態に係る半導体装置で説明したどの構造例においても得ることができる。 From this, the magnitude of the capacitor capacitance C of the snubber circuit used in the semiconductor device according to the second embodiment is 1/10 compared to the sum of the capacitances of the capacitor components in the cutoff state of the free wheel diode D and the switching element Tr. By selecting the capacitance within the range of not less than 10 times and not more than 10 times, it is possible to more significantly reduce the vibration phenomenon while suppressing an increase in loss. This effect can be obtained in any structural example described in the semiconductor device according to the second embodiment.
(第3の実施形態)
〔半導体装置の断面構造〕
第3の実施形態に係る半導体装置は、図24に断面構造を示すように、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードD15と、キャパシタC15と抵抗R15との直列接続を有する半導体スナバ回路とが、同一チップ内にモノリシックに集積化されている。そして、還流ダイオードD15が遮断状態となるバイアス条件において、キャパシタC15の一部をなすキャパシタ誘電体領域12oが、還流ダイオードの空乏層が形成される半導体基体(41,42)中の領域とは異なる位置に形成されている。
(Third embodiment)
[Cross-sectional structure of semiconductor device]
The third semiconductor device according to the embodiment, as shown a cross-sectional structure in FIG. 24, a freewheeling diode D 15 for unipolar operation or unipolar operation equivalent, a series connection of a capacitor C 15 and resistor R 15 The semiconductor snubber circuit is monolithically integrated in the same chip. Then, the bias conditions freewheeling diode D 15 are cut off, the capacitor dielectric region 12o forming a portion of the capacitor C 15 is a region in the semiconductor body (41, 42) a depletion layer of the freewheeling diode is formed Are formed at different positions.
図24の右側部に示すように、還流ダイオードD15は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域41上にn−型のドリフト領域42が形成された基板材料で構成されている。基板領域41としては、例えば抵抗率が数mから数10mΩcm、厚さが数10〜数100μm程度のものを用いることができる。ドリフト領域42としては、例えばn型の不純物密度が1015〜1018cm−3、厚みが数〜数10μmのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。
As shown in the right side of FIG. 24, a freewheeling diode D 15 is, for example polytype of silicon carbide on the
第3の実施形態に係る半導体装置では、例えば不純物密度が1016cm−3、厚みが5μmで耐圧が600Vクラスのものを用いた場合で説明する。なお、第3の実施形態に係る半導体装置では、半導体基体(41,42)が、基板領域41とドリフト領域42の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域41のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第3の実施形態に係る半導体装置では一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。
In the semiconductor device according to the third embodiment, for example, an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class is used. In the semiconductor device according to the third embodiment, the case where the semiconductor substrate (41, 42) is a substrate composed of two layers of the
ドリフト領域42の基板領域41との接合面に対向する主面に接するように、炭化珪素よりも禁制帯幅の小さい多結晶シリコンからなるヘテロ半導体領域43が堆積されている。ドリフト領域42とヘテロ半導体領域43の接合部は、炭化珪素と多結晶シリコンの禁制帯幅が異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域43の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてp型で不純物密度が1019cm−3、厚みが0.5μmとした場合で説明する。
A hetero semiconductor region 43 made of polycrystalline silicon having a forbidden band width smaller than that of silicon carbide is deposited so as to be in contact with the main surface of the
又、第3の実施形態に係る半導体装置においてはヘテロ半導体領域43に接するように表面電極44が、基板領域41に接するように裏面電極45がそれぞれ形成されている。表面電極44はアノード端子300として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極45は基板領域41とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極45はカソード端子400として外部電極と接続をする。このように、図24右側部に示す還流ダイオードD15は、表面電極44がアノード電極、裏面電極45がカソード電極とした縦型のダイオードとして機能する。
In the semiconductor device according to the third embodiment, the
〔スイッチング素子の断面構造〕
一方、図25に示すように、スイッチング素子Tr16は、炭化珪素からなるMOSFETを一例として示している。図25中、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域51上にn−型のドリフト領域52が形成された基板材料で構成されている。基板領域51としては、例えば抵抗率が数mから数10mΩcm、厚さが数〜数100μm程度のものを用いることができる。ドリフト領域52としては、例えばn型の不純物密度が1014〜1017cm−3、厚みが数〜数10μmのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第3の実施形態に係る半導体装置では例えば不純物密度が2×1016cm−3、厚みが5μmで耐圧が600Vクラスのものを用いた場合で説明する。第3の実施形態に係る半導体装置では一例として、基板領域51を支持基材とした場合を説明しているが、ドリフト領域52を支持基材としても良い。
[Cross-sectional structure of switching element]
On the other hand, as shown in FIG. 25, the switching element Tr 16 shows a MOSFET made of silicon carbide as an example. In FIG. 25, for example, it is made of a substrate material in which an n −
ドリフト領域52中の表層部にp型のウェル領域53が、更にウェル領域53中の表層部にn+型ソース領域(第1主電極領域)54が形成されている。そして、ドリフト領域52、ウェル領域53及びソース領域54の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜55を介して、例えばn型の多結晶シリコンからなるゲート電極(制御電極)56が配設されている。更に、ソース領域54並びにウェル領域53に接するように例えばアルミ材料からなるソース電極(第1主電極)57が形成されている。ソース電極57とゲート電極56との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜58が形成されている。又、基板領域51にオーミック接続するようにドレイン電極59が形成されている。このように、本説明で用いるMOSFETはゲート電極56が半導体基体(41,42)に対して平面上に形成されている所謂プレーナ型をしている。
A p-
第3の実施形態に係る半導体装置においても、図24右側部で示した還流ダイオードD15と図25で示したスイッチング素子Tr16とを、図24左側部で示した半導体スナバ回路200−15と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオードD15とスイッチング素子Tr16の遮断状態におけるキャパシタ容量を考慮した誘電体領域12oによるキャパシタC15の設定と、低濃度ドリフト領域8oによる抵抗R15の設定をすることが望ましい。第1の実施形態及び第2の実施形態に係る半導体装置と同様に、第3の実施形態に係る半導体装置においては、例えば還流ダイオードD15及びスイッチング素子Tr16の耐圧よりも高くなるように例えば厚みは1μmとし、キャパシタC15の容量が還流ダイオードD15及びスイッチング素子Tr16の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。 In the semiconductor device according to the third embodiment, a switching element Tr 16 shown in freewheeling diode D 15 and 25 shown in FIG. 24 right side, together with the semiconductor snubber circuit 200-15 shown in FIG. 24 left section Although used in parallel, in order to effectively exhibit the snubber function, the setting of the capacitor C 15 by the dielectric region 12o considering the capacitor capacitance in the cutoff state of the free wheel diode D 15 and the switching element Tr 16 , it is desirable to set the resistance R 15 with low concentration drift region 8o. Like the semiconductor device according to the first embodiment and the second embodiment, in the semiconductor device according to the third embodiment, for example, as for instance be higher than the withstand voltage of the freewheeling diode D 15 and a switching element Tr 16 The case where the thickness is 1 μm and the capacity of the capacitor C 15 is approximately the same as the sum of the depletion capacity formed when the free-wheeling diode D 15 and the switching element Tr 16 are cut off will be described.
〔動作〕
次に、第3の実施形態に係る半導体装置の動作について、第2の実施形態に係る半導体装置と同様に、例えば図7に示す3相交流インバータブリッジの動作に対応させて説明する。
[Operation]
Next, the operation of the semiconductor device according to the third embodiment will be described in correspondence with the operation of the three-phase AC inverter bridge shown in FIG. 7, for example, similarly to the semiconductor device according to the second embodiment.
まず、図7中のスイッチング素子Tr02がオンし、スイッチング素子Tr02に電流が流れている状態においては、上アームのスイッチング素子Tr01と受動半導体素子B01は逆バイアス状態となり遮断状態になる。 First, the switching element Tr 02 in FIG. 7 is turned on, in a state where a current flows to the switching element Tr 02, the switching element Tr 01 and the passive semiconductor element B 01 of the upper arm becomes blocked state becomes reverse biased .
まず、下アームの導通状態にあるスイッチング素子Tr02は、炭化珪素材料からなるMOSFETで構成されているため、第2の実施形態に係る半導体装置で説明したIGBTに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料の禁制帯幅がシリコン材料に比べて約3倍大きく、最大絶縁電界が約1桁大きいため、ドリフト領域52に厚みを小さく且つ不純物濃度を大きくすることができるためである。このため、IGBTのようなバイポーラ型の動作とせずとも、ドリフト領域52の抵抗を低くすることができる。
First, the switching element Tr 02 in the conductive state of the lower arm, because it is composed of a MOSFET made of silicon carbide material, as compared with the IGBT described semiconductor device according to a second embodiment, the conduction with a low on-resistance can do. This is because the forbidden band width of the silicon carbide material is about three times larger than that of the silicon material and the maximum insulation electric field is about one digit larger, so that the thickness and the impurity concentration can be increased in the
又、下アームの導通状態にあるスイッチング素子Tr02に並列に接続されている受動半導体素子B02においては、還流ダイオードD02及び半導体スナバ回路200−02は遮断状態を維持する。すなわち、還流ダイオードD02であるヘテロ接合ダイオード(図24右側部)については、その両端に印加されている電圧がスイッチング素子Tr02のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。又、図24左側部に示す半導体スナバ回路200−15においては、キャパシタC15の容量を規定するキャパシタ誘電体領域12oが、電圧の変化するときのみ動作するため、スイッチング素子Tr02のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。 Further, in the passive semiconductor element B 02 which are connected in parallel to the switching element Tr 02 in the conductive state of the lower arm, a freewheeling diode D 02 and the semiconductor snubber circuit 200-02 maintains the cutoff state. That is, the freewheeling diode D 02 is a heterojunction diode (FIG. 24 right side) is because the voltage applied to both ends of a reverse bias voltage is applied as low as ON voltage of about the switching element Tr 02 . Further, in the semiconductor snubber circuit 200-15 shown in FIG. 24 left side, a capacitor dielectric region 12o defining the capacitance of the capacitor C 15 is to operate only when the change in voltage, approximately on voltage switching element Tr 02 When the voltage of 1 is applied in a steady state, it becomes a cut-off state.
一方、上アームのスイッチング素子Tr01と受動半導体素子B01についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図25に示すスイッチング素子Tr16であるMOSFETについては、ソース端子(第1主電極端子)302とドレイン端子(第2主電極端子)402間に逆バイアス電圧が印加されるため、ドリフト領域52中にはウェル領域53とのpn接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図24右側部に示す還流ダイオードD15であるヘテロ接合ダイオードにおいては、表面電極44と裏面電極45間に逆バイアス電圧が印加されるため、ドリフト領域42中にはヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層1001oが生じ遮断状態が維持される。又、図24左側部に示す半導体スナバ回路200−15においても、キャパシタC15の容量を規定するキャパシタ誘電体領域12oが高電圧により充電された状態になり、遮断状態を維持する。
On the other hand, the switching device Tr 01 and the passive semiconductor device B 01 in the upper arm are also maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied together. That is, for the MOSFET as a switching element Tr 16 shown in FIG. 25, since the reverse bias voltage is applied between the source terminal (first main electrode terminals) 302 and the drain terminal (second main electrode terminals) 402, the drift region This is because a depletion layer extending from the pn junction with the
このように、下アームのスイッチング素子Tr02が導通状態のときには、上下アーム共に受動半導体素子は従来技術とほぼ同様の機能を有する。 Thus, when the switching element Tr 02 of the lower arm is conductive, the passive semiconductor device in the vertical arm both have approximately the same function as that of the prior art.
次に、下アームのスイッチング素子Tr02がターンオフして遮断状態に移行する場合について説明する。 Next, the case where the switching element Tr 02 of the lower arm is moved to the turn-off to cut-off state.
例えば図7に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Tr01がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Tr01の電圧上昇が起こる。 For example, in the motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching element Tr 01 is turned off, the voltage rise and the current cutoff phase shift, so that the current at the time of conduction is substantially maintained. First, a voltage rise of the switching element Tr 01 occurs.
まず、下アームのターンオフするスイッチング素子Tr01に並列に接続されている受動半導体素子B01については、還流ダイオードD01及び半導体スナバ回路200−01共に、スイッチング素子Tr01の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図24右側部に示す還流ダイオードD15においては、電圧の上昇に伴ってドリフト領域42中にヘテロ半導体領域43側から空乏層1001oが広がる際に、電子が裏面電極45側に過渡電流として流れ、図24左側部に示す半導体スナバ回路200においては、キャパシタ容量を規定するキャパシタ誘電体領域12oが印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ回路200−15のキャパシタ誘電体領域12oのキャパシタ容量の充電作用によって、スイッチング素子Tr01のコレクタ/エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、第3の実施形態に係る半導体装置においては、スイッチング素子Tr01とも並列接続することで、スイッチング素子Tr01自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
First, with respect to the passive semiconductor element B 01 connected in parallel to the switching element Tr 01 that turns off the lower arm, both the free wheel diode D 01 and the semiconductor snubber circuit 200-01 are accompanied by a rise in voltage of the switching element Tr 01 . Since the reverse bias voltage as low as the on-voltage changes from the reverse bias voltage as high as the power supply voltage, a transient current corresponding to the speed of the voltage change flows. That is, in the freewheeling diode D 15 shown in FIG. 24 right side, when the depletion layer from the hetero semiconductor region 43 side 1001o spreads in the
そして、第3の実施形態に係る半導体装置で一例として挙げた炭化珪素からなるMOSFETでは、電圧上昇後、電流は急峻に遮断する。これは、第2の実施形態に係る半導体装置で説明したIGBTとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Tr01が炭化珪素からなるMOSFETになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子Tr01自体のターンオフ時に振動現象が生じやすく、更に抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、第3の実施形態に係る半導体装置においては、並列に半導体スナバ回路200−01が形成されているため、効果的に振動現象を緩和することができる。 In the MOSFET made of silicon carbide cited as an example in the semiconductor device according to the third embodiment, the current is sharply interrupted after the voltage rises. This is different from the IGBT described in the semiconductor device according to the second embodiment, and performs a unipolar operation when conducting. Therefore, the electron current discharged from the depletion layer due to the increase in voltage is the speed of extension of the depletion layer. It is because it is interrupted according to. In other words, since the switching element Tr 01 is a MOSFET made of silicon carbide, a low on-resistance can be realized when conducting, but due to the speed of the switching element's shut-off performance, the oscillation phenomenon occurs when the switching element Tr 01 itself is turned off. This is likely to occur, and the resistance is so low that the vibration phenomenon is hardly attenuated. However, in the semiconductor device according to the third embodiment, the semiconductor snubber circuit 200-01 is formed in parallel. Therefore, the vibration phenomenon can be effectively reduced.
すなわち、第3の実施形態に係る半導体装置においては、スイッチング素子Tr01の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ回路200−01中のキャパシタ誘電体領域12oを備えるキャパシタC01にも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタC01及び抵抗R01によって電流振動の傾き(dI/dt)を緩和し、低濃度ドリフト領域8の抵抗成分によって、寄生インダクタンスLsで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、第3の実施形態に係る半導体装置のように、スイッチング素子Tr01がユニポーラ型で高速遮断性能を有している場合にも、本発明は振動現象を抑制することができる。又、スイッチング素子がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本発明においては、スイッチング素子Tr01においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、更に高い効果を引き出すことができる。
そして、スイッチング素子Tr01の電流が遮断した後は、下アームのスイッチング素子Tr02及び受動半導体素子B02は定常オフ状態となり、遮断状態を維持する。
That is, in the semiconductor device according to the third embodiment, when the current of the switching element Tr 01 is interrupted, although the vibration phenomenon parasitic inductance and the resonance and current and voltage in the circuit begins, the semiconductor snubber circuit 200- An equivalent voltage is applied to the capacitor C 01 having the capacitor dielectric region 12o in 01 and a corresponding transient current starts to flow. Then, the slope of the current vibration (dI / dt) is relaxed by the capacitor C 01 and the resistor R 01 , and the energy generated in the parasitic inductance Ls is consumed by the resistance component of the low
Then, after the current of the switching element Tr 01 is cut off, the switching element Tr 02 and the passive semiconductor element B 02 of the lower arm are in a steady off state and maintain the cut off state.
一方、上アームのスイッチング素子Tr01と並列に接続されている受動半導体素子B01は、下アームのスイッチング素子Tr02のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図24右側部に示す還流ダイオードD15のドリフト領域42中に広がっていた空乏層1001oが後退し、ヘテロ半導体領域43とドリフト領域42との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードD15は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域42側並びにヘテロ半導体領域43側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域42中をほぼ裏面電極45側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第2の実施形態に係る半導体装置で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極13のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るために、ドリフト領域23の不純物濃度や厚みが制限されるのに対して、第3の実施形態に係る半導体装置においては、ヘテロ障壁をヘテロ半導体領域43の不純物濃度を制御することによって変えることができるため、ドリフト領域42の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
On the other hand, the passive semiconductor element B 01 connected in parallel with the switching element Tr 01 of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element Tr 02 of the lower arm. Figure 24 right side depletion 1001o which had spread in the
又、図24左側部に示す半導体スナバ回路200−15においては、還流ダイオードD15が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域12oに充電されていた電荷が過渡電流として放電される。第3の実施形態に係る半導体装置では、キャパシタ誘電体領域12oのキャパシタC15としての容量が還流ダイオードD15及びスイッチング素子Tr15に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオードD15に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路200−15は、過渡電流が流れた後は定常状態に移行し電流は遮断される。 Further, in the semiconductor snubber circuit 200-15 shown in FIG. 24 left side, when the reflux diode D 15 is shifted from the reverse bias state in the forward bias state, the electric charge charged in the capacitor dielectric region 12o is a transient current Discharged. Since in the semiconductor device according to the third embodiment, a depletion capacitance as much as a small capacity capacitor is formed in the return diode D 15 and a switching element Tr 15 as a capacitor C 15 of the capacitor dielectric region 12o, although transient current flows through the discharge, a little effect has no size than the forward bias current flowing through the freewheeling diode D 15 in parallel. In the semiconductor snubber circuit 200-15, after a transient current flows, the semiconductor snubber circuit 200-15 shifts to a steady state and is interrupted.
又、並列接続されているスイッチング素子Tr16についても、ドレイン/ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域53とドリフト領域52との間のpn接合が順バイアス状態となるものの内蔵電位が2〜3Vと大きいことからオフ状態を維持する。ただし、ドレイン/ソース間の電圧状態が変位するため、スイッチング素子Tr16中のドリフト領域52中に生じていた空乏層の容量変化に伴うキャパシタC15としての放電による過渡電流は流れるが、半導体スナバ回路200−15と同様に、並列する還流ダイオードD15に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ回路200−01及びスイッチング素子Tr01は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオードD01のみが導通状態となる。
In addition, regarding the switching element Tr 16 connected in parallel, although the drain-source voltage shifts from the reverse bias voltage state to the forward bias state, the gate signal is controlled to maintain the off state, Although the pn junction between the
次に、下アームのスイッチング素子Tr02がターンオンし、再びスイッチング素子Tr02がオン状態に移行する動作について説明する。 Next, the switching element Tr 02 of the lower arm is turned on, the operation for re-transition to the on state switching element Tr 02.
例えば図7に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Tr02がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Tr02に電流が流れ始める。下アームのターンオンするスイッチング素子Tr02に並列に接続されている受動半導体素子B02については、還流ダイオードD02及び半導体スナバ回路200−02共に、スイッチング素子Tr02に電流が流れ、ドレイン/ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図24右側部に示す還流ダイオードD15においては、電圧の減少に伴ってドリフト領域42中に広がっていた空乏層1001oはヘテロ半導体領域43側に徐々に狭まり、裏面電極45側からドリフト領域42中に電子が過渡電流として流れる。
For example, in a motor inverter circuit (L load circuit) as shown in FIG. 7, when the switching element Tr 02 is turned on, the phase of current rise and voltage drop is shifted, so that a relatively high voltage is applied. , current starts to flow through the switching element Tr 02. For the passive semiconductor element B 02 connected in parallel to the switching element Tr 02 that turns on the lower arm, both the free-wheeling diode D 02 and the semiconductor snubber circuit 200-02 cause a current to flow through the switching element Tr 02, and between the drain and source As the voltage decreases, the reverse bias voltage as high as the power supply voltage changes from the reverse bias voltage as low as the ON voltage, so that a transient current corresponding to the speed of the voltage change flows. In this case, the freewheeling diode D 15 shown in FIG. 24 right section, 1001O depletion layer had spread in the
又、図24左側部に示す半導体スナバ回路200−15においては、キャパシタ容量を規定するキャパシタ誘電体領域12oが印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Tr02に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路200−02及び還流ダイオードD02は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Tr02のみが導通状態となる。 In the semiconductor snubber circuit 200-15 shown on the left side of FIG. 24, a transient current flows because the capacitor dielectric region 12o defining the capacitor capacity is discharged as the applied voltage decreases. This transient current is a little effect is no size compared with turn-on current flowing through the switching element Tr 02 in parallel. Thus, since the semiconductor snubber circuit 200-02 and a reflux diode D 02 of the lower arm is blocked migrated current to a steady state after the transient current flows, only the switching element Tr 02 becomes conductive.
一方、上アームのスイッチング素子Tr01と並列に接続されている受動半導体素子B01は、下アームのスイッチング素子Tr02のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図24右側部に示す還流ダイオードD15であるヘテロ接合ダイオードにおいては、裏面電極45側からドリフト領域42中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域42中にはヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
On the other hand, the passive semiconductor element B 01 connected in parallel with the switching element Tr 01 of the upper arm enters a reverse bias state in conjunction with the turn-on operation of the switching element Tr 02 of the lower arm, and shifts to the cutoff state. In the heterojunction diode is a freewheeling diode D 15 shown in FIG. 24 right side, the electron current supplied from the
第3の実施形態に係る半導体装置では、第1の実施形態及び第2の実施形態に係る半導体装置で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
Since the semiconductor device according to the third embodiment has a unipolar operation like the Schottky barrier diode described in the semiconductor devices according to the first embodiment and the second embodiment, a general silicon is used. This reverse recovery current is much smaller than that of the pn junction diode formed in (1). That is, reverse recovery loss can be greatly reduced.
更に、第3の実施形態に係る半導体装置においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ回路200−15を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、第3の実施形態に係る半導体装置においては、還流ダイオードD15が逆回復動作する場合に、ドリフト領域42中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Tr16及び半導体スナバ回路200−15中のキャパシタ誘電体領域12oを備えるキャパシタC15にも同等の逆バイアス電圧が印加され、スイッチング素子Tr16及び半導体スナバ回路200−15中にも相応の過渡電流が流れ始める。第3の実施形態に係る半導体装置においては、キャパシタC15の大きさを、還流ダイオードD15及びスイッチング素子Tr16に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Tr15のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度(dI/dt)を緩和することができる。更に、半導体スナバ回路200−15に流れる電流を低濃度ドリフト領域8oの抵抗R15成分で消費するため、寄生インダクタンスLsで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオードD15がヘテロ接合ダイオードとなり導通損失が小さくなっても、第2の実施形態に係る半導体装置で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ回路200−15で解決することができる。
Furthermore, in the semiconductor device according to the third embodiment, by combining the semiconductor snubber circuit 200-15 with a heterojunction diode that can reduce the conduction loss as compared with the Schottky barrier diode, the conduction loss and the transient loss can be reduced in a higher dimension. It can be compatible. That is, the in the semiconductor device according to the third embodiment, when the freewheeling diode D 15 is operated reverse recovery, the reverse recovery current begins to flow constituted by the excess carriers reverse bias voltage is applied to the
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、更に高い効果を引き出すことができる。
第3の実施形態に係る半導体装置においても、還流ダイオードD15及びスイッチング素子Tr16に流れる過渡電流が高々ドリフト領域42及び52に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路200−15で形成しているところが従来技術と異なる点である。
Therefore, a higher effect can be obtained by combining with a heterojunction diode capable of realizing a low on-resistance.
Also in the semiconductor device according to the third embodiment, attention is paid to the fact that the transient current flowing through the freewheeling diode D 15 and the switching element Tr 16 is only the carriers generated when the depletion layers are formed in the
又、本発明の構成のようにスイッチング素子もユニポーラ型とすることで、還流ダイオードD15が逆回復動作をする場合に加えて、スイッチング素子Tr16がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。 Further, the switching elements as in the configuration of the present invention also be a unipolar, in addition to the case where the return diode D 15 is the reverse recovery operation, even when the switching element Tr 16 is turned off, all the current range, the total The snubber function works effectively in the temperature range.
又第3の実施形態に係る半導体装置においては、還流ダイオードD15が遮断状態にドリフト領域42に空乏層1001oが形成されている領域d15とは異なる位置に半導体スナバ回路200−15が形成されている。一般的に還流ダイオードの耐圧は、空乏層1001o中の電界分布により決まり、還流ダイオードD15が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードD15と半導体スナバ回路200−15を同一チップ上に形成した場合、半導体スナバ回路200−15の電界が、還流ダイオードD15の空乏層1001o内の電界分布に影響を及ぼし、還流ダイオードD15の耐圧を低下させるおそれがある。第3の実施形態に係る半導体装置においては、還流ダイオードD15が遮断状態において空乏層1001oが形成されている領域d15とは異なる位置に半導体スナバ回路200−15を形成することで、半導体スナバ回路200−15の電界が、空乏層1001o内の電界分布に影響を与え、還流ダイオードD15の耐圧が低下するのを抑制する効果がある。
Also in the semiconductor device according to the third embodiment, the semiconductor snubber circuit 200-15 is formed at a position different from the region d 15 of a freewheeling diode D 15 is the depletion layer 1001o is formed in the
このようにスイッチング素子Tr16はMOSFET以外にも例えば図26及び図27に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。 As described above, the switching element Tr 16 can obtain the same effect by using other unipolar elements as shown in FIGS. 26 and 27 in addition to the MOSFET.
図26に示すように、スイッチング素子Tr17は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域61上にn−型のドリフト領域62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面に接するように、例えばn型の多結晶シリコンからなるヘテロ半導体領域63が形成されている。つまり、ドリフト領域62とヘテロ半導体領域63の接合部は、炭化珪素と多結晶シリコンとのヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域63とドリフト領域62との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜64が形成されている。又、ゲート絶縁膜64上にはゲート電極65が、ヘテロ半導体領域63のドリフト領域62との接合面に対向する対面にはソース電極66が、基板領域61にはドレイン電極68が接続するように形成されている。なお、ゲート電極65とソース電極66を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜67が形成されている。
As shown in FIG. 26, in the switching element Tr 17 , for example, an n −
次に図26のスイッチング素子Tr17の動作について説明する。図26のスイッチング素子においても、MOSFETと同様に、ソース電極(第1主電極)66を接地しドレイン電極(第2主電極)68に正電位が印加されるようにして使用する。 Next, the operation of the switching element Tr 17 in FIG. 26 will be described. The switching element shown in FIG. 26 is also used so that the source electrode (first main electrode) 66 is grounded and a positive potential is applied to the drain electrode (second main electrode) 68 as in the MOSFET.
まず、ゲート電極(制御電極)65を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域63とドリフト領域62とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
First, when the gate electrode (control electrode) 65 is set to a ground potential or a negative potential, for example, the cutoff state is maintained. That is, an energy barrier against conduction electrons is formed at the heterojunction interface between the
次に、遮断状態から導通状態へと転じるべくゲート電極65に正電位を印加した場合、ゲート絶縁膜64を介してゲート電界が及ぶヘテロ半導体領域63並びにドリフト領域62の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域63並びにドリフト領域62の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域62側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図26に示すスイッチング素子Tr17においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、MOSFETにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ回路200によって導通損失と過渡損失を更に高いレベルで両立することができる。
Next, when a positive potential is applied to the
次に第3の実施形態に係る半導体装置において、導通状態から遮断状態に移行すべく、再びゲート電極65を接地電位とすると、ヘテロ半導体領域63並びにドリフト領域62のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域63からドリフト領域62への伝導電子の流れが止まり、更にドリフト領域62中にあった伝導電子は基板領域61に流れ枯渇すると、ドリフト領域62側にはヘテロ接合部から空乏層が広がり遮断状態となる。
Next, in the semiconductor device according to the third embodiment, when the
又、図26のスイッチング素子Tr17においては、例えばソース電極66を接地し、ドレイン電極68に負電位が印加された逆方向導通(還流動作)も可能である。
In addition, in the switching element Tr 17 of FIG. 26, for example, reverse conduction (reflux operation) in which the
例えばソース電極66並びにゲート電極65を接地電位とし、ドレイン電極68に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域62側からヘテロ半導体領域63側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極65を接地にせずに制御電極として使用する場合も可能である。このように、図26のスイッチング素子Tr17においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオードDを図26のスイッチング素子Tr17で共用することができる。すなわち、図26に示すスイッチング素子Tr17では還流ダイオードDを別チップで形成する以外にも、還流ダイオードDとスイッチング素子Tr17を1チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路200による振動現象を更に低減することができる。又、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。又、チップサイズの低減によってコストが低減されると共に、還流ダイオードDとスイッチング素子Tr17とのキャパシタ容量の和が小さくなるため、半導体スナバ回路200に必要なキャパシタ容量Cも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
For example, when the
以上、図26においては、一例としてヘテロ半導体領域63に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニュウムやシリコンゲルマニュウム等他の半導体材料や6H、3C等炭化珪素の他のポリタイプなど、どの材料でも構わない。又、一例として、ドリフト領域62としてn型の炭化珪素を、ヘテロ半導体領域63としてp型の多結晶シリコンを用いて説明しているが、それぞれn型の炭化珪素とp型の多結晶シリコン、p型の炭化珪素とp型の多結晶シリコン、p型の炭化珪素とn型の多結晶シリコンの如何なる組み合わせでも良い。
As described above, in FIG. 26, the example using polycrystalline silicon as the material used for the
次に図27は、スイッチング素子Tr18としてJFETと呼ばれる接合型のFETを用いた場合について説明する。 Next, FIG. 27, the case of using the junction type FET, called JFET as a switching element Tr 18.
図27中、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域71上にn−型のドリフト領域72が形成され、n+型のソース領域(第1主電極領域)73とp型のゲート領域(制御電極領域)74が形成されており、ゲート領域74はゲート電極75に接続されており、ソース領域73はソース電極(第1主電極)76に接続されており、基板領域(第2主電極領域)71はドレイン電極(第2主電極)78に接続されている。なお、符号77は層間絶縁膜である。
In Figure 27, for example polytype of silicon carbide n on the
図27のJFETはMOSFETと同様に、ユニポーラ動作をするため、MOSFETで得られる効果と同様の効果を得ることができる。更に、JFETにおいては、MOSFETにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば200℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、JFETを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ回路200においても、例えば図9、図10などキャパシタ容量としてシリコン酸化膜を用いない空乏容量を用いる構成の方が、信頼性を確保しつつ、効果を発揮することができる。 Since the JFET of FIG. 27 performs a unipolar operation like the MOSFET, it is possible to obtain the same effect as that obtained by the MOSFET. Further, in the JFET, an essential gate insulating film is unnecessary in the MOSFET, so that operation at a high temperature exceeding 200 ° C. is relatively easy from the viewpoint of ensuring reliability. From this, by using JFET, the effect which can suppress a vibration phenomenon irrespective of the use temperature range which is the characteristics of this invention can be utilized as a strength more. In high temperature applications, the semiconductor snubber circuit 200 is also more effective when the configuration using a depletion capacitor that does not use a silicon oxide film as a capacitor capacitor, such as FIG. 9 and FIG. 10, while ensuring reliability. be able to.
このように、スイッチング素子についてMOSFET以外のスイッチング素子Tr17,Tr18を用いた場合の効果について説明してきたが、還流ダイオードDについても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。 As described above, the effect of using the switching elements Tr 17 and Tr 18 other than the MOSFET has been described as the switching element. However, the free-wheeling diode D is also a diode that operates in a unipolar operation or a unipolar operation. Similar effects can be obtained.
例えば、図28に示すようなpn接合ダイオードの構造であっても、導通時にp型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の第3の実施形態に係る半導体装置として説明してきた種々の構造例の効果を同じように得ることができる。 For example, even in the structure of a pn junction diode as shown in FIG. 28, excess carriers made up of fractional carriers injected from the p-type region during conduction, heavy metal diffusion using gold or platinum, and electrons using an electron beam By controlling the lifetime of minority carriers, which are the main components of excess carriers, by measures such as ion irradiation using proton irradiation and protons, it is applicable even when the operation is almost equivalent to unipolar operation. The effects of various structural examples described as the semiconductor device according to the third embodiment of the present invention can be obtained in the same manner.
例えば、図28右側部に示すpn接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図28に示すように、還流ダイオードD19は、例えばシリコンからなるn+型の基板領域81上にn−型のドリフト領域82が形成された基板材料で構成されている。基板領域81としては、例えば抵抗率が数mから数10mΩcm、厚さが数10〜数100μm程度のものを用いることができる。ドリフト領域82としては、例えばn型の不純物密度が1013〜1017cm−3、厚みが数〜数100μmのものを用いることができる。
For example, a case where the pn junction diode shown on the right side of FIG. 28 is configured by a soft recovery diode will be described. As shown in FIG. 28, a reflux diode D 19, for example n on n + -
第3の実施形態に係る半導体装置の構造例としては、例えば不純物密度が1014cm−3、厚みが50μmで耐圧が600Vクラスのものを用いた場合で説明する。なお、第3の実施形態に係る半導体装置では、半導体基体が、基板領域81とドリフト領域82の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域81のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第3の実施形態に係る半導体装置では一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。
As an example of the structure of the semiconductor device according to the third embodiment, for example, a case where an impurity density of 10 14 cm −3 , a thickness of 50 μm, and a breakdown voltage of 600 V class is used will be described. In the semiconductor device according to the third embodiment, the case where the semiconductor substrate is a two-layer substrate including the
ドリフト領域82の基板領域81との接合面に対向する主面に接するようにp型の反対導電型領域83が形成され、反対導電型領域83に接続するように表面電極84が、基板領域81と接するように裏面電極85が形成されている。なお、図28で示した還流ダイオードはpn接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。
A p-type opposite
図28に示すpn接合ダイオードがソフトリカバリダイオードとして働くようにする1つの手法として、例えば導通時にドリフト領域82中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域82中にイオン照射などを用いて、反対導電型領域83に近い側と基板領域81に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域81側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
One method for allowing the pn junction diode shown in FIG. 28 to function as a soft recovery diode is, for example, a method of controlling the lifetime of minority carriers injected into the
しかしながら、少数キャリアのライフタイムを制御したpn接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図28に示すダイオードに流れる過渡電流は図4右側部などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ回路200がない状態だと振動現象が生じる。しかし、第3の実施形態に係る半導体装置のように、半導体スナバ回路200を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバ回路との組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。又、例えば炭化珪素からなるpn接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってp型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。又、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でpn接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。 However, in a pn junction diode in which the minority carrier lifetime is controlled, the minority carrier lifetime is shortened regardless of the magnitude of the current. Therefore, when the current is small, minority carriers disappear instantaneously during reverse recovery. Therefore, the operation is almost the same as the unipolar operation. In this case, since the transient current flowing in the diode shown in FIG. 28 flows due to the movement of majority carriers when the depletion layer spreads, as in the unipolar diode described in the right side of FIG. 4 and the like, the semiconductor snubber circuit 200 If there is no vibration, vibration will occur. However, as in the semiconductor device according to the third embodiment, the semiconductor snubber circuit 200 can be connected in parallel to alleviate the vibration phenomenon at a low current. In other words, the vibration phenomenon can be mitigated by a combination of the soft recovery diode and the semiconductor snubber circuit at both a large current and a small current. Here, the effect of the embodiment of the present invention has been described using a soft recovery diode as an example. However, even when a fast recovery diode whose reverse recovery characteristic is not softened at the time of a large current is used, it is equivalent to the unipolar operation. If there is a current region that operates, at least an effect of suppressing a vibration phenomenon at a low current can be obtained. In addition, in a material that is less likely to recover crystals by heat treatment than a silicon material, such as a pn junction diode made of silicon carbide, the minority carrier lifetime is originally small, for example, when a p-type region is formed by ion implantation. Also in the diode, as described above, the effect of suppressing the vibration phenomenon can be obtained. In any structure, the effect of the present invention can also be obtained when the pn junction diode is reversely recovered at least under the condition that current does not flow and minority carriers are not injected.
又第3の実施形態に係る半導体装置においては、還流ダイオードD19が遮断状態にドリフト領域82に空乏層1001pが形成されている領域d19とは異なる位置に半導体スナバ回路200−19が形成されている。一般的に還流ダイオードの耐圧は、空乏層中の電界分布により決まり、還流ダイオードが単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードD19と半導体スナバ回路200−19を同一チップ上に形成した場合、半導体スナバ回路200−19の電界が、還流ダイオードD19の空乏層1001p内の電界分布に影響を及ぼし、還流ダイオードD19の耐圧を低下させるおそれがある。第3の実施形態に係る半導体装置においては、還流ダイオードD19が遮断状態において空乏層1001pが形成されている領域d19とは異なる位置に半導体スナバ回路200−19を形成することで、半導体スナバ回路200−19の電界が、空乏層1001p内の電界分布に影響を与え、還流ダイオードD19の耐圧が低下するのを抑制する効果がある。
Also in the semiconductor device according to the third embodiment, the semiconductor snubber circuit 200-19 is formed at a position different from the region d 19 to reflux diode D 19 is the
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。 Thus, if the diode has at least a part of the operation equivalent to the unipolar operation, the effect of the present invention can be obtained that the vibration phenomenon is reduced during the reverse recovery operation.
なお、図28に示した還流ダイオードD19は第1の実施形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオードD19と半導体スナバ回路200−19のみの並列接続としても良い。 Since reflux diode D 19 shown in FIG. 28 for the same effect even when the switching device shown in the first embodiment are not connected in parallel, only the reflux diode D 19 and the semiconductor snubber circuit 200-19 It is good also as a parallel connection.
更に、第3に実施形態においては、第2の実施形態に係る半導体装置で説明した還流ダイオードDとスイッチング素子Trが共に異なる組み合わせで説明してきたが、還流ダイオードDとスイッチング素子Trの組み合わせはどれを組み合わせても良い。すなわち、例えば還流ダイオードDは第2の実施形態に係る半導体装置で説明したショットキーバリアダイオードを用いて、スイッチング素子Trは第3に実施形態で説明したMOSFETを組み合わせても良い。又、還流ダイオードDとスイッチング素子Trとを同一チップ上に形成していても良い。 Furthermore, in the third embodiment, the free wheel diode D and the switching element Tr described in the semiconductor device according to the second embodiment have been described in different combinations. May be combined. That is, for example, the free wheel diode D may be the Schottky barrier diode described in the semiconductor device according to the second embodiment, and the switching element Tr may be combined with the MOSFET described in the third embodiment. Further, the reflux diode D and the switching element Tr may be formed on the same chip.
又、第1の実施形態で図18と図19を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Cの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0に対して、C/C0が0.1前後から振動現象の減衰効果が顕著になり、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さい方が望ましい。 Further, as described with reference to FIGS. 18 and 19 in the first embodiment, the size of the capacitor capacitance C used in the snubber circuit is the sum of the capacitor capacitance components of the free-wheeling diode and the switching element in the cut-off state. With respect to C0, the damping effect of the vibration phenomenon becomes remarkable when C / C0 is around 0.1, and the convergence time ratio value of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C is as small as possible.
このことから、第3の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオードD及びスイッチング素子Trの遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第3の実施形態に係る半導体装置で説明したどの構造においても得ることができる。 From this, the size of the capacitor capacitance C of the snubber circuit used in the semiconductor device according to the third embodiment is 1/10 times the total capacitance of the capacitor components in the cutoff state of the free wheel diode D and the switching element Tr. By selecting the capacitance within the range of 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any structure described in the semiconductor device according to the third embodiment.
(第4の実施形態)
〔半導体装置の実装構造〕
第4の実施形態に係る半導体装置においては、図29に示すように、例えばセラミック板などで形成された絶縁性を有し、且つ、支持体としての機能を有する絶縁基板501q上に、例えば銅やアルミなどの金属材料からなるカソード側金属膜411q、エミッタ側金属膜(アノード側金属膜)311q及びゲート側金属膜701qが形成されている。カソード側金属膜411q上には、半導体スナバ回路内蔵スイッチング素子9−20のコレクタ端子側が、還流ダイオードD20のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている(半導体スナバ回路内蔵スイッチング素子9−20の断面構造は、図30に示す。)。そして、半導体スナバ回路内蔵スイッチング素子9−20の半導体チップのエミッタ端子(第1主電極端子)側は、還流ダイオードDのアノード端子と共に、例えばアルミワイヤやアルミリボンなどの金属配線350を介して、共にエミッタ側金属膜(アノード側金属膜)311qに接続された構成となっている。
〔スイッチング素子の断面構造〕
図30に示すように、半導体スナバ回路内蔵スイッチング素子9−20は、右側破線の右側に形成されるスイッチング素子Tr20の部分と、左側破線の左側に形成される半導体スナバ回路200−20の部分を、同一半導体基体(21q,22q,23q)にモノリシックに集積化している。
(Fourth embodiment)
[Semiconductor device mounting structure]
In the semiconductor device according to the fourth embodiment, as shown in FIG. 29, for example, copper is formed on an insulating substrate 501q having a function as a support having an insulating property formed by a ceramic plate, for example. A cathode-side metal film 411q, an emitter-side metal film (anode-side metal film) 311q, and a gate-side metal film 701q made of a metal material such as aluminum are formed. On the cathode side metal film 411Q, the collector terminal of the semiconductor snubber circuit-switching device 9-20, with the cathode terminal of the freewheeling diode D 20, for example, are arranged in contact via a bonding material such as solder bastard material (The cross-sectional structure of the semiconductor snubber circuit built-in switching element 9-20 is shown in FIG. 30). Then, the emitter terminal (first main electrode terminal) side of the semiconductor chip of the semiconductor snubber circuit built-in switching element 9-20 is connected to the anode terminal of the reflux diode D through a metal wiring 350 such as an aluminum wire or an aluminum ribbon. Both are connected to the emitter side metal film (anode side metal film) 311q.
[Cross-sectional structure of switching element]
As shown in FIG. 30, the semiconductor snubber circuit incorporated switching element 9-20, the portion of the semiconductor snubber circuit 200-20 which is formed a portion of the switching element Tr 20 which is formed on the right side of the right dashed line, to the left of the left dashed line Are monolithically integrated on the same semiconductor substrate (21q, 22q, 23q).
まず、スイッチング素子Tr20の部分は、一例として一般的なIGBTの構成を示している。例えばシリコンを材料としたp+型の基板領域21q上に、n型のバッファ領域22qを介して、n−型のドリフト領域23qが形成された基板材料で構成されている。ドリフト領域23q中の表層部にp型のウェル領域24qが、更にウェル領域24q中の表層部にn+型エミッタ領域(第1主電極領域)25qが形成されている。そして、ドリフト領域23q、ウェル領域24q及びエミッタ領域25qの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜26qを介して、例えばn型の多結晶シリコンからなるゲート電極(制御電極)27qが配設されている。更に、エミッタ領域25q並びにウェル領域24qに接するように例えばアルミ材料からなるエミッタ電極(第1主電極)28qが形成されている。又、基板領域(第2主電極領域)21qにオーミック接続するようにコレクタ電極(第2主電極)30qが形成されている。このように、本説明で用いるIGBTはゲート電極27qが半導体基体(21q,22q,23q)に対して平面上に形成されている所謂プレーナ型をしている。
First, a portion of the switching element Tr 20 shows a configuration of a general IGBT as an example. For example, it is made of a substrate material in which an n −
更に、図30においては、ドリフト領域23qもしくはウェル領域24qの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31qが形成されている。フィールド絶縁膜31qは、スイッチング素子Tr20を半導体スナバ回路200−20とともにモノリシックに集積化する際に、例えばチップ外周部のpn接合部における電界集中を緩和するために、一般的に用いられる構造である。第4の実施形態に係る半導体装置においては、図30に一例としてフィールド絶縁膜31qの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜31qが形成される外周端部の構成として、ウェル領域24qの外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
Further, in FIG. 30, a field insulating film 31q made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the
次に図30中の左側破線の左側に形成される半導体スナバ回路200−20の部分について構成を説明する。上記スイッチング素子Tr20の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子Tr20のゲート絶縁膜26qや層間絶縁膜(図示なし)などを形成する際に形成される絶縁膜32qを介して、多結晶シリコンからなる抵抗領域33qが形成されている。なお、第4の実施形態に係る半導体装置においては絶縁膜32qが形成された場合について例示しているが、絶縁膜32qを介さずフィールド絶縁膜31q上に抵抗領域33qが形成されていても勿論良い。そして、抵抗領域33qに接するようにエミッタ電極(第1主電極)28qが形成され、スイッチング素子Tr20のエミッタ端子(第1主電極端子)301と同電位となっている。つまり、第4の実施形態に係る半導体装置における半導体スナバ回路200−20は、抵抗領域33qは抵抗Rとして機能し、フィールド絶縁膜31q及び絶縁膜32qはキャパシタCのキャパシタ誘電体領域として機能する。抵抗領域33qは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
Next, the configuration of the semiconductor snubber circuit 200-20 formed on the left side of the left broken line in FIG. 30 will be described. On a predetermined region of the
又、フィールド絶縁膜31qについても、必要な耐圧並びに必要なキャパシタCの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ回路200−20の機能としてだけではなく、スイッチング素子Tr20の電界緩和という機能を満たすためのフィールド絶縁膜31qの破壊防止のため、スイッチング素子Tr20の耐圧よりも高いことが望ましい。又、キャパシタCの容量については、同一チップ上のスイッチング素子Tr20とともに並列に接続される還流ダイオードDがそれぞれ遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲が望ましい。 Also, the thickness and area of the field insulating film 31q can be determined according to the required breakdown voltage and the required capacitance of the capacitor C. The breakdown voltage, not only as a function of the semiconductor snubber circuit 200-20, for preventing destruction of the field insulating film 31q for satisfying the function of the electric field relaxation of the switching element Tr 20, higher than the breakdown voltage of the switching element Tr 20 Is desirable. Further, regarding the capacity of the capacitor C, the free-wheeling diode D connected in parallel with the switching element Tr 20 on the same chip is 100 minutes from the depletion capacity charged in the shut-off state (when high voltage is applied). Although it can be selected in the range of about 1 to 100 times, it exhibits a sufficient snubber function, suppresses increase in loss as much as possible, and considers the required chip area, as shown in the calculation results described below, A range of about 1/10 to about 10 times is desirable.
第4の実施形態に係る半導体装置においては、例えばスイッチング素子Tr20の耐圧よりも高くなるように例えば厚みは1μmとし、キャパシタCの容量がスイッチング素子Tr20と還流ダイオードDの遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜31qは、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタCとして機能する誘電体材料であればどのような材料でも良い。 In the semiconductor device according to the fourth embodiment, for example, becomes higher as a thickness of, for example, than the breakdown voltage of the switching element Tr 20 is set to 1 [mu] m, the capacitance of the capacitor C is formed when cut-off state of the freewheeling diode D and the switching element Tr 20 A case where the same depletion capacity is used will be described. The field insulating film 31q may be a material other than a silicon oxide film as long as it is a dielectric material having a predetermined breakdown voltage and functioning as an electric field relaxation function and a capacitor C.
又、抵抗領域33qの抵抗Rの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが望ましい。 The magnitude of the resistance R of the resistance region 33q is desirably set so as to satisfy a general design formula C = 1 / (2πfR) that effectively exhibits a snubber function.
このように、1チップ(同一半導体基体)にスイッチング素子Tr20と半導体スナバ回路200−20がモノリシックに集積化された場合にも、第1の実施形態で説明した動作及び効果を得ることができる。 As described above, even when the switching element Tr 20 and the semiconductor snubber circuit 200-20 are monolithically integrated on one chip (same semiconductor substrate), the operations and effects described in the first embodiment can be obtained. .
更に、第4の実施形態に係る半導体装置においては、スイッチング素子Tr20と半導体スナバ回路200−20が支持基体(同一半導体基体)としての基板領域21q及びバッファ領域22q及びドリフト領域23qを共用し、且つ、電極材としてエミッタ電極(第1主電極)28q及びコレクタ電極(第2主電極)30qを共用している。更に、スイッチング素子Tr20の電界緩和機能として働くフィールド絶縁膜31qもキャパシタCの機能として共用することができる。更に、更に、スイッチング素子Tr20のゲート電極27qとして働く多結晶シリコン膜を抵抗R成分として抵抗領域33qとして同様に作成することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。又、1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。又、スイッチング素子Tr20及び半導体スナバ回路200−20のエミッタ電極28qが共通の電極となり、第2の実施形態に係る半導体装置では金属配線351、331で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、並列接続している還流ダイオードDの逆回復時における振動現象を更に低減することができる。更に、第4の実施形態に係る半導体装置を例えば図7に示すようなインバータ回路に用いた場合には、スイッチング素子Tr13と半導体スナバ回路200−13とを1チップ化した新たな効果を生むことができる。すなわち、第2の実施形態に係る半導体装置から第3の実施形態に係る半導体装置を通して説明してきたように、還流ダイオードDが逆回復動作をする場合においては、半導体スナバ回路200は振動現象を緩和するべく、還流ダイオードD、スイッチング素子Trの空乏容量並びに半導体スナバ回路200のキャパシタ容量Cに起因して発生する過渡電流を消費し抵抗R成分で発熱する。一方、還流ダイオードDが逆回復動作をする場合においては、それに並列接続されているスイッチング素子Trは導通状態にないため、ほとんど発熱していない。このことから、1チップ化することによって、逆回復時に半導体スナバ回路200−20の部分が発熱している際にはスイッチング素子Tr20の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、発熱による抵抗領域33qの高集積化が期待できる。
Furthermore, in the semiconductor device according to the fourth embodiment, the switching element Tr 20 and the semiconductor snubber circuit 200-20 share the
以上のように、第4の実施形態に係る半導体装置では、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。 As described above, the semiconductor device according to the fourth embodiment can be realized in a small size and at a low cost while improving both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance.
又第4の実施形態に係る半導体装置においては、スイッチング素子Tr20が遮断状態にドリフト領域23qに空乏層1001qが形成されている領域d20とは異なる位置に半導体スナバ回路200−20が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層1001q中の電界分布により決まり、スイッチング素子Tr20が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Tr20と半導体スナバ回路200−20を同一チップ上に形成した場合、半導体スナバ回路200−20の電界が、スイッチング素子Tr20の空乏層1001q内の電界分布に影響を及ぼし、スイッチング素子Tr20の耐圧を低下させるおそれがある。第4の実施形態に係る半導体装置においては、スイッチング素子Tr20が遮断状態において空乏層1001qが形成されている領域d20とは異なる位置に半導体スナバ回路200−20を形成することで、半導体スナバ回路200−20の電界が、空乏層1001q内の電界分布に影響を与え、スイッチング素子Tr20の耐圧が低下するのを抑制する効果がある。
Also in the semiconductor device according to the fourth embodiment, the semiconductor snubber circuit 200-20 is formed at a position different from the region d 20 of the switching element Tr 20 are
以上、図29、31ではスイッチング素子Tr20がIGBTの場合を説明してきたが、例えば第2の実施形態に係る半導体装置及び第3の実施形態に係る半導体装置で説明した様々なスイッチング素子と1チップ化した場合でも同様に容易に実現することができる。図31〜図33はその一例である。
As described above, FIGS. 29 and 31 have described the case where the switching element Tr 20 is an IGBT. However, for example, the
図31は図30のスイッチング素子Tr20としてIGBTを用いる代わりに、MOSFETを用いた場合を示している。なお、図31のMOSFETは例えば炭化珪素半導体基体からなる場合を示している。例えばn+型である基板領域51上にn−型のドリフト領域52rが形成された基板材料を用いており、ドリフト領域52r中の表層部にp型のウェル領域53rが、更にウェル領域53r中の表層部にn+型ソース領域54rが形成されている。そして、ドリフト領域52r、ウェル領域53r及びソース領域54rの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜55rを介して、例えばn型の多結晶シリコンからなるゲート電極56rが配設されている。更に、ソース領域54r並びにウェル領域53rに接するようにソース電極57rが形成され、基板領域51rにオーミック接続するようにドレイン電極59rが形成されている。
Figure 31 is an alternative of using the IGBT as the switching element Tr 20 of FIG. 30 shows a case of using a MOSFET. 31 shows a case where the MOSFET of FIG. 31 is made of, for example, a silicon carbide semiconductor substrate. For example, a substrate material in which an n − -
更に、図31においては、ドリフト領域52rもしくはウェル領域53rの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31rが形成されている。フィールド絶縁膜31rは、スイッチング素子Tr21を半導体チップとして製造する際に、例えばチップ外周部のpn接合部における電界集中を緩和するために、一般的に用いられる構造である。第4の実施形態に係る半導体装置においては、図31に一例としてフィールド絶縁膜31rの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜31rが形成される外周端部の構成として、ウェル領域53rの外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
Further, in FIG. 31, a field insulating film 31r made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the
次に図31中の左側破線の左側に形成される半導体スナバ回路200−21の部分について構成を説明する。上記スイッチング素子Tr21の外周端部の電界緩和に用いられているフィールド絶縁膜31rの所定領域上に、例えばスイッチング素子Tr21のゲート絶縁膜55rを形成する際に形成される絶縁膜32rや層間絶縁膜(図示なし)などを介して、多結晶シリコンからなる抵抗領域33rが形成されている。なお、第4の実施形態に係る半導体装置においては絶縁膜32rが形成された場合について例示しているが、絶縁膜32rを介さずフィールド絶縁膜31r上に抵抗領域33rが形成されていても勿論良い。そして、抵抗領域33rに接するようにソース電極57rが形成され、スイッチング素子Tr21のソース端子302と同電位となっている。つまり、第4の実施形態に係る半導体装置における半導体スナバ回路200−21は、抵抗領域33rは抵抗Rとして機能し、フィールド絶縁膜31r及び絶縁膜32rはキャパシタCとして機能する。抵抗領域33rは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
Next, the configuration of the semiconductor snubber circuit 200-21 formed on the left side of the left broken line in FIG. 31 will be described. In a predetermined region on the field insulating film 31r used in the electric field relaxation of the outer circumference end portion of the switching element Tr 21, for example, an insulating film 32r and an interlayer which is formed when forming the
図31に示す半導体装置の動作については、第3の実施形態に係る半導体装置で説明した固有の効果と、第4の実施形態に係る半導体装置で説明した1チップ化した際の効果を実現することができる。更に、図31の特徴としては、図30と同様に、抵抗領域33rをスイッチング素子Tr21のゲート電極56rと同一材料で形成している点にある。このような構成することによって、スイッチング素子Tr21としてMOSFETを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
The operation of the semiconductor device shown in FIG. 31 realizes the unique effect described in the semiconductor device according to the third embodiment and the effect obtained when the chip is formed into one chip as described in the semiconductor device according to the fourth embodiment. be able to. Furthermore, as the characteristics of FIG. 31, similarly to FIG. 30, there the
又第4の実施形態に係る半導体装置においては、スイッチング素子Tr21が遮断状態にドリフト領域52rに空乏層1001rが形成されている領域d21とは異なる位置に半導体スナバ回路200−21が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層1001r中の電界分布により決まり、スイッチング素子Tr21が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Tr21と半導体スナバ回路200−21を同一チップ上に形成した場合、半導体スナバ回路200−21の電界が、スイッチング素子Tr21の空乏層1001r内の電界分布に影響を及ぼし、スイッチング素子tr21の耐圧を低下させるおそれがある。第4の実施形態に係る半導体装置においては、スイッチング素子Tr21が遮断状態において空乏層1001rが形成されている領域d21とは異なる位置に半導体スナバ回路200−21を形成することで、半導体スナバ回路200−21の電界が、空乏層1001d内の電界分布に影響を与え、スイッチング素子Tr21の耐圧が低下するのを抑制する効果がある。
Also in the semiconductor device according to the fourth embodiment, the semiconductor snubber circuit 200-21 is formed at a position different from the region d 21 of the switching element Tr 21 is a
図32は図30のスイッチング素子Tr20としてIGBTを用いる代わりに、図27で示したJFETを用いた場合を示している。図32中、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域71s上にn−型のドリフト領域72sが形成され、n+型のソース領域(第1主電極領域)73sとp型のゲート領域74sが形成されており、ゲート領域74sはゲート電極(制御電極)75sに接続されており、ソース領域73sはソース電極(第1主電極)76sに接続されており、基板領域(第2主電極領域)71sはドレイン電極(第2主電極)78sに接続されている。
FIG. 32 shows a case where the JFET shown in FIG. 27 is used instead of the IGBT as the switching element Tr 20 of FIG. In Figure 32, for example polytype of silicon carbide n on the
更に、図32においては、ドリフト領域72sの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31sが形成されている。フィールド絶縁膜31sは、スイッチング素子Tr22を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。第4の実施形態に係る半導体装置においては、図32に一例としてフィールド絶縁膜31sの端部の形状として直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜31sが形成される外周端部の構成として、ゲート領域74sの外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
Further, in FIG. 32, a field insulating film 31s made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the
次に図32中の左側破線の左側に形成される半導体スナバ回路200−22の部分について構成を説明する。上記スイッチング素子Tr22の外周端部の電界緩和に用いられているフィールド絶縁膜31sの所定領域上に、例えばスイッチング素子Tr22の絶縁膜77sを形成する際に形成される絶縁膜32sや層間絶縁膜(図示なし)などを介して、多結晶シリコンからなる抵抗領域33sが形成されている。なお、第4の実施形態に係る半導体装置においては絶縁膜32sが形成された場合について例示しているが、絶縁膜32sを介さずフィールド絶縁膜31s上に抵抗領域33sが形成されていても勿論良い。そして、抵抗領域33sに接するようにソース電極76sが形成され、スイッチング素子Tr22のソース端子302と同電位となっている。つまり、第4の実施形態に係る半導体装置における半導体スナバ回路200−22は、抵抗領域33sは抵抗Rとして機能し、フィールド絶縁膜31s及び絶縁膜32sはキャパシタCのキャパシタ誘電体領域として機能する。抵抗領域33sは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
Next, the configuration of the semiconductor snubber circuit 200-22 formed on the left side of the broken line in FIG. 32 will be described. On a predetermined region of the field insulating film 31s used in the electric field relaxation of the outer circumference end portion of the switching element Tr 22, for example, an insulating
図32に示す半導体装置の動作については、第3の実施形態に係る半導体装置で説明した固有の効果と、第4の実施形態に係る半導体装置で説明した1チップ化した際の効果を実現することができる。このような構成することによって、製造工程を更に簡略化し、低コストで実現することができる。 As for the operation of the semiconductor device shown in FIG. 32, the unique effect described in the semiconductor device according to the third embodiment and the effect in the case of one chip described in the semiconductor device according to the fourth embodiment are realized. be able to. With such a configuration, the manufacturing process can be further simplified and realized at low cost.
又第4の実施形態に係る半導体装置においては、スイッチング素子Tr22が遮断状態にドリフト領域72sに空乏層1001sが形成されている領域d22とは異なる位置に半導体スナバ回路200−22が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層1001s中の電界分布により決まり、スイッチング素子Tr22が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Tr22と半導体スナバ回路200−22を同一チップ上に形成した場合、半導体スナバ回路200−22の電界が、スイッチング素子Tr22の空乏層1001s内の電界分布に影響を及ぼし、スイッチング素子Tr22の耐圧を低下させるおそれがある。第4の実施形態に係る半導体装置においては、スイッチング素子Tr22が遮断状態において空乏層1001sが形成されている領域d22とは異なる位置に半導体スナバ回路200−22を形成することで、半導体スナバ回路200−22の電界が、空乏層1001s内の電界分布に影響を与え、スイッチング素子Tr22の耐圧が低下するのを抑制する効果がある。
Also in the semiconductor device according to the fourth embodiment, the semiconductor snubber circuit 200-22 is formed at a position different from the region d 22 of the switching element Tr 22 are
図33は図30のスイッチング素子Tr23としてIGBTを用いる代わりに、図26で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。 FIG. 33 shows a case where a transistor for driving the heterojunction portion shown in FIG. 26 with an insulated gate electrode is used instead of using the IGBT as the switching element Tr 23 of FIG.
例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域61s上にn−型のドリフト領域62sが形成され、ドリフト領域62sの基板領域61sとの接合面に対向する主面に接するように、例えばn型の多結晶シリコンからなるヘテロ半導体領域63sが形成されている。そして、ヘテロ半導体領域63sとドリフト領域62sとの接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜64sが形成されている。又、ゲート絶縁膜64s上にはゲート電極(制御電極)65sが、ヘテロ半導体領域63sのドリフト領域62sとの接合面に対向する対面にはソース電極(第1主電極)66sが、基板領域61sにはドレイン電極(第2主電極)68sが接続するように形成されている。 For example n polytype of silicon carbide on the substrate region 61s and n + -type 4H type - -type drift region 62s is formed of, so as to contact the opposite major surfaces at the interface between the substrate region 61s of the drift region 62s In addition, a hetero semiconductor region 63s made of, for example, n-type polycrystalline silicon is formed. A gate insulating film 64s made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the hetero semiconductor region 63s and the drift region 62s. Further, a gate electrode (control electrode) 65s is formed on the gate insulating film 64s, a source electrode (first main electrode) 66s is opposed to the junction surface of the hetero semiconductor region 63s with the drift region 62s, and a substrate region 61s. A drain electrode (second main electrode) 68s is formed so as to be connected to.
更に、図33においては、ドリフト領域62sの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31sが形成されている。フィールド絶縁膜31sは、スイッチング素子Tr23を半導体チップとして製造する際に、例えばチップ外周部の電界集中を緩和するために用いられる構造である。第4の実施形態に係る半導体装置においては、図33に一例としてフィールド絶縁膜31sの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜31sが形成される外周端部の構成として、ウェル領域等を形成したり、その外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。 Further, in FIG. 33, a field insulating film 31s made of, for example, a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 62s. Field insulating films 31s, when manufacturing the switching element Tr 23 as the semiconductor chip, for example, a structure used to reduce the electric field concentration of the chip peripheral portion. In the semiconductor device according to the fourth embodiment, as an example of the shape of the end portion of the field insulating film 31s shown in FIG. 33, the portion in contact with the surface electrode is a right angle, but the end portion has an acute angle shape. Of course it is good. Further, as a configuration of the outer peripheral end portion where the field insulating film 31s is formed, one or a plurality of guard rings may be formed so as to form a well region or the like and surround the outer periphery thereof.
次に図33中の左側破線の左側に形成される半導体スナバ回路200−23の部分について構成を説明する。上記スイッチング素子Tr23の外周端部の電界緩和に用いられているフィールド絶縁膜31sの所定領域上に、多結晶シリコンからなる抵抗領域33sが形成されている。そして、抵抗領域33sに接するようにソース電極66sが形成され、スイッチング素子Tr23のソース端子302と同電位となっている。つまり、第4の実施形態に係る半導体装置における半導体スナバ回路200−23は、抵抗領域33sは抵抗Rとして機能し、フィールド絶縁膜31s及び絶縁膜32sはキャパシタCのキャパシタ誘電体領域として機能する。抵抗領域33sは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
Next, the configuration of the semiconductor snubber circuit 200-23 formed on the left side of the left broken line in FIG. 33 will be described. In a predetermined region on the field insulating film 31s used in the electric field relaxation of the outer circumference end portion of the switching element Tr 23, resistor region 33s of polycrystalline silicon is formed. Then, the source electrode 66s in contact with the
図33に示す半導体装置の動作については、第3の実施形態に係る半導体装置で説明した固有の効果と、第4の実施形態に係る半導体装置で説明した1チップ化した際の効果を実現することができる。更に、図33の特徴としては、抵抗領域33sをスイッチング素子Tr23のヘテロ半導体領域63sと同一材料で形成している点にある。又、図30、図31のスイッチング素子Tr23の場合と同じように、抵抗領域33sをスイッチング素子Tr23のゲート電極65sと同一材料でも形成できる。
With respect to the operation of the semiconductor device shown in FIG. 33, the unique effect described in the semiconductor device according to the third embodiment and the effect in the case of one chip described in the semiconductor device according to the fourth embodiment are realized. be able to. Furthermore, as the characteristics of FIG. 33, there the
更に、第3の実施形態に係る半導体装置で説明したように、第4の実施形態に係る半導体装置においては、スイッチング素子Tr23をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオードDについても図33で示した半導体装置で共用することができる。すなわち、第4の実施形態に係る半導体装置においては、還流ダイオードDを別チップで形成する以外にも、還流ダイオードDとスイッチング素子Tr23と半導体スナバ回路200−23とを1チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路200−23による振動現象を更に低減することができる。又、配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。又、チップサイズの低減によってコストが低減されると共に、還流ダイオードDとスイッチング素子Tr23とのキャパシタ容量の和が小さくなるため、半導体スナバ回路200−23に必要なキャパシタ容量Cも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。 Furthermore, as described in the semiconductor device according to the third embodiment, in the semiconductor device according to the fourth embodiment, the switching element Tr 23 can be used as a unipolar free-wheeling diode. D can also be shared by the semiconductor device shown in FIG. That is, in the semiconductor device according to the fourth embodiment, in addition to forming the freewheeling diode D in a different chips, and a reflux diode D and the switching element Tr 23 and the semiconductor snubber circuit 200-23 to one chip, the semiconductor The package can be reduced in size. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber circuit 200-23 can be further reduced. Further, the shortening of the wiring length has an effect of further reducing radiation noise generated from the wiring due to the oscillating current. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode D and the switching element Tr 23 is reduced, so that the capacitor capacity C required for the semiconductor snubber circuit 200-23 can also be reduced. it can. That is, the vibration phenomenon can be suppressed with a small size and low cost.
又第4の実施形態に係る半導体装置においては、スイッチング素子Tr23が遮断状態にドリフト領域62tに空乏層1001tが形成されている領域d23とは異なる位置に半導体スナバ回路200−23が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層1001t中の電界分布により決まり、スイッチング素子Tr23が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Tr23と半導体スナバ回路200−23を同一チップ上に形成した場合、半導体スナバ回路200−23の電界が、スイッチング素子Tr23の空乏層1001t内の電界分布に影響を及ぼし、スイッチング素子Tr23の耐圧を低下させるおそれがある。第4の実施形態に係る半導体装置においては、スイッチング素子Tr23が遮断状態において空乏層1001tが形成されている領域d23とは異なる位置に半導体スナバ回路200−23を形成することで、半導体スナバ回路200−23の電界が、空乏層1001t内の電界分布に影響を与え、スイッチング素子Tr23の耐圧が低下するのを抑制する効果がある。
Also in the semiconductor device according to the fourth embodiment, the semiconductor snubber circuit 200-23 is formed at a position different from the region d 23 of the switching element Tr 23 are
以上、スイッチング素子Tr23と半導体スナバ回路200−23とを1チップ化する一例を説明してきたが、1チップ化する際に、半導体スナバ回路200−23の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域33t以外にも、半導体基体中の基板領域やドリフト領域を用いても良い。又、半導体スナバ回路200−23のキャパシタ容量成分としても、例えばシリコン酸化膜からなるフィールド絶縁膜31t以外にも、pn接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。又、例えばショットキーバリアダイオードを内蔵するMOSFETなどのように、スイッチング素子Tr23中に還流ダイオードDを内蔵する構成とし、半導体スナバ回路200−23と共に1チップ化しても良い。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。
As described above, an example in which the switching element Tr 23 and the semiconductor snubber circuit 200-23 are made into one chip has been described, but when making into one chip, the resistance component of the semiconductor snubber circuit 200-23 is made of, for example, polycrystalline silicon. In addition to the
又、第1の実施形態で図18と図19を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Cの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0に対して、C/C0が0.1前後から振動現象の減衰効果が顕著になり、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Cによって、過渡動作時にはキャパシタ容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタ容量Cの大きさは極力小さい方が望ましい。 Further, as described with reference to FIGS. 18 and 19 in the first embodiment, the size of the capacitor capacitance C used for the snubber circuit is the capacitance of the free wheel diode or the free wheel diode and the switching device in the cut-off state. With respect to the sum C0 of the components, the damping effect of the vibration phenomenon becomes significant when C / C0 is around 0.1, and the convergence time ratio value of the vibration phenomenon tends to be saturated when C / C0 exceeds 10. In addition, the capacitor capacitance C formed in the snubber circuit generates a loss E due to a transient current proportional to the size of the capacitor capacitance C during transient operation. Therefore, it is desirable that the size of the capacitor capacitance C is as small as possible.
このことから、第4の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Cの大きさは還流ダイオードD及びスイッチング素子Trの遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第4の実施形態に係る半導体装置で説明したどの構造例においても得ることができる。 Therefore, the size of the capacitor capacitance C of the snubber circuit used in the semiconductor device according to the fourth embodiment is 1/10 times the total capacitance of the capacitor components in the cutoff state of the free wheel diode D and the switching element Tr. By selecting the capacitance within the range of 10 times or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any structural example described in the semiconductor device according to the fourth embodiment.
(その他の実施形態)
上記のように、本発明は第1〜第4の実施形態に係る半導体装置によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
As described above, the present invention has been described using the semiconductor device according to the first to fourth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. . From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
既に述べた第1〜第4の実施形態に係る半導体装置の説明において、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ回路200は、少なくとも還流ダイオードDと並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。 In the description of the semiconductor device according to the first to fourth embodiments already described, the specific configuration and effects of the present invention have been described. However, the semiconductor snubber circuit 200 should be connected in parallel to at least the free-wheeling diode D. For example, the effect of reducing the oscillation phenomenon can be obtained even if they are not mounted on the same mounting substrate.
又、全ての実施形態において、還流ダイオードD、スイッチング素子Tr、半導体スナバ回路200の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマニュウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。又、炭化珪素のポリタイプとして4Hタイプを用いて説明したが、6H、3C等その他のポリタイプでも構わない。又、スイッチング素子Tr及び還流ダイオードDのドリフト領域としてn型の場合で説明してきたが、p型で構成されていても勿論良い。 In all the embodiments, the materials of the free wheel diode D, the switching element Tr, and the semiconductor snubber circuit 200 have been described using silicon materials, silicon carbide materials, and the like as examples. The material may be other semiconductor materials such as silicon germanium, gallium nitride, and diamond. Moreover, although the 4H type was used as the polytype of silicon carbide, other polytypes such as 6H and 3C may be used. In addition, the drift region of the switching element Tr and the freewheeling diode D has been described as being n-type, but it may of course be configured as a p-type.
又、本発明の半導体装置を適用可能な電力変換装置として、DC/DCコンバータや3相交流インバータブリッジなどを一例として説明してきたが、図23に示すような一般にHブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、入力直流電圧の出力電圧を変えるDC/DCコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。 Further, as a power conversion device to which the semiconductor device of the present invention can be applied, a DC / DC converter, a three-phase AC inverter bridge, and the like have been described as examples. However, a power conversion device generally called an H bridge as shown in FIG. You may use for. In any case, all types of power converters such as inverters that convert DC voltage to AC voltage, rectifiers that convert AC voltage to DC voltage, DC / DC converters that change the output voltage of input DC voltage, etc. Can be applied to. And if it is a power converter device using the structure of this invention, in any area | region of a large electric current area | region and a zero electric power area | region, and also in both the low temperature and the time of high temperature, a vibration phenomenon can be reduced. For this reason, the conduction loss and the transient loss can be reduced and the density can be increased, and the vibration phenomenon can be reduced and the operation can be stably performed, so that the basic performance of the apparatus can be improved at the same time.
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
B…受動半導体素子
C…キャパシタ
D…還流ダイオード
R…抵抗
Tr…スイッチング素子
d…領域
s…領域
1…基板領域
2…ドリフト領域
3,13,44,84…表面電極
4,45,85…裏面電極
8…低濃度ドリフト領域
9…半導体スナバ回路内蔵スイッチング素子
12…誘電体領域
15…反対導電型領域
17,33…抵抗領域
21,41,51,61,71,81…基板領域
22…バッファ領域
23,42,52,62,72,82…ドリフト領域
24,53…ウェル領域
25…エミッタ領域
26…ゲート絶縁膜
27,56,65,75…ゲート電極
28…エミッタ電極
29,58,67…層間絶縁膜
30…コレクタ電極
31…フィールド絶縁膜
32,77…絶縁膜
43,63…ヘテロ半導体領域
54,73…ソース領域
55,64…ゲート絶縁膜
57,66,76…ソース電極
59,68,78…ドレイン電極
74…ゲート領域
83…反対導電型領域
200,201…半導体スナバ回路
300,340…アノード端子
301…エミッタ端子
302…ソース端子
310,311…アノード側金属膜
320,321,330,350,351,711…金属配線
400…カソード端子
401…コレクタ端子
402…ドレイン端子
410,411…カソード側金属膜
420…金属基材
500…絶縁基板
510…モールド樹脂
700…ゲート側金属膜
1001,1003…空乏層
1005…電界緩和領域
1006…誘電体薄膜
B ... passive semiconductor element C ... capacitor D ... freewheeling diode R ... resistance Tr ... switching element d ... region s ...
Claims (46)
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記還流ダイオードに並列接続するように、前記還流ダイオードと同一半導体基体に集積化した半導体スナバ回路とを備え、
前記還流ダイオードが遮断状態となるバイアス条件において、前記キャパシタを構成するキャパシタ誘電体領域が、前記還流ダイオードの空乏層が形成される前記半導体基体中の領域とは異なる位置に形成され、
前記抵抗は、前記半導体基体の厚さ方向における一方側が、前記キャパシタ誘電体領域と接するように形成されることを特徴とする半導体装置。 A free-wheeling diode that performs unipolar operation;
A circuit having a series connection of a capacitor and a resistor, and including a semiconductor snubber circuit integrated on the same semiconductor substrate as the return diode so as to connect the circuit in parallel to the return diode;
In a bias condition where the free-wheeling diode is cut off, a capacitor dielectric region constituting the capacitor is formed at a position different from a region in the semiconductor substrate where a depletion layer of the free-wheeling diode is formed ,
The semiconductor device is characterized in that the resistor is formed so that one side in the thickness direction of the semiconductor substrate is in contact with the capacitor dielectric region .
前記還流ダイオードに並列接続されたスイッチング素子と、
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記スイッチング素子に並列接続するように、前記スイッチング素子と同一半導体基体に集積化した半導体スナバ回路とを備え、
前記スイッチング素子が遮断状態となるバイアス条件において、前記キャパシタを構成するキャパシタ誘電体領域が、前記スイッチング素子の空乏層が形成される前記半導体基体中の領域とは異なる位置に形成され、
前記抵抗は、前記半導体基体の厚さ方向における一方側が、前記キャパシタ誘電体領域と接するように形成されることを特徴とする半導体装置。 A free-wheeling diode that performs unipolar operation;
A switching element connected in parallel to the reflux diode;
A circuit having a series connection of a capacitor and a resistor, and a semiconductor snubber circuit integrated on the same semiconductor substrate as the switching element so as to connect the circuit to the switching element in parallel;
In a bias condition where the switching element is cut off, a capacitor dielectric region constituting the capacitor is formed at a position different from a region in the semiconductor substrate where a depletion layer of the switching element is formed ,
The semiconductor device is characterized in that the resistor is formed so that one side in the thickness direction of the semiconductor substrate is in contact with the capacitor dielectric region .
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記還流ダイオードに並列接続するように、前記還流ダイオードと同一半導体基体に集積化した半導体スナバ回路と、
前記還流ダイオードに、更に並列接続して前記同一半導体基体に集積化されたスイッチング素子とを備え、
前記還流ダイオード及び前記スイッチング素子が共に遮断状態となるバイアス条件において、前記還流ダイオード及び前記スイッチング素子のそれぞれの空乏層が形成される前記半導体基体中の領域とは異なる位置に、前記キャパシタを構成するキャパシタ誘電体領域が形成され、
前記抵抗は、前記半導体基体の厚さ方向における一方側が、前記キャパシタ誘電体領域と接するように形成されることを特徴とする半導体装置。 A free-wheeling diode that performs unipolar operation;
A semiconductor snubber circuit integrated in the same semiconductor substrate as the free wheel diode so as to have a circuit having a series connection of a capacitor and a resistor, and to connect the circuit in parallel to the free wheel diode;
A switching element integrated in the same semiconductor substrate connected in parallel to the reflux diode;
The capacitor is configured at a position different from a region in the semiconductor substrate where a depletion layer of each of the free-wheeling diode and the switching element is formed under a bias condition in which both the free-wheeling diode and the switching element are cut off. A capacitor dielectric region is formed ;
The semiconductor device is characterized in that the resistor is formed so that one side in the thickness direction of the semiconductor substrate is in contact with the capacitor dielectric region .
前記還流ダイオードのアノード電極及び前記スイッチング素子の一方の主電極端子の少なくともいずれかと、前記半導体スナバ回路の一方の端子が、前記第1誘電体層の少なくとも一部に接する共通の表面電極で接続されていることを特徴とする請求項5に記載の半導体装置。 The semiconductor snubber circuit is a two-terminal element having at least the capacitor and the resistor connected in series;
At least one of the anode electrode of the free-wheeling diode and one main electrode terminal of the switching element and one terminal of the semiconductor snubber circuit are connected by a common surface electrode in contact with at least a part of the first dielectric layer. 6. The semiconductor device according to claim 5, wherein:
第1の半導体領域と、
前記第1の半導体領域の一主面に接して前記第1の半導体領域とは禁制帯幅が異なった第2の半導体領域と、
前記第1の半導体領域と前記第2の半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、
前記第1の半導体領域とオーミック接続された第1電極と、
前記第2の半導体領域とオーミック接続された第2の電極
とを備えることを特徴とする請求項32に記載の半導体装置。 A three-terminal element having the insulated gate electrode,
A first semiconductor region;
A second semiconductor region in contact with one main surface of the first semiconductor region and having a forbidden band width different from that of the first semiconductor region;
A gate electrode in contact with a junction between the first semiconductor region and the second semiconductor region through a gate insulating film;
A first electrode ohmically connected to the first semiconductor region;
The semiconductor device according to claim 32, further comprising: a second electrode that is ohmically connected to the second semiconductor region.
前記還流ダイオードと前記半導体スナバ回路の並列接続により形成される2つの端子のうち一方の端子が前記第1の主電極リードに接続するように、前記還流ダイオード及び前記半導体スナバ回路が前記第1の主電極リード上に配設され、且つ、他方の端子が金属配線を介して前記第2の主電極リードに接続されていることを特徴とする請求項1〜41のいずれか1項に記載の半導体装置。 A semiconductor package having at least a first main electrode lead and a second main electrode lead;
The free-wheeling diode and the semiconductor snubber circuit are connected to the first main electrode lead so that one of the two terminals formed by parallel connection of the free-wheeling diode and the semiconductor snubber circuit is connected to the first main electrode lead. 44. The main electrode lead according to any one of claims 1 to 41, wherein the other terminal is connected to the second main electrode lead via a metal wiring. Semiconductor device.
前記還流ダイオードと前記半導体スナバ回路の並列接続により形成される2つの端子のうち一方の端子が前記第1の主電極リードに接続するように、前記還流ダイオード及び前記半導体スナバ回路が前記第1の主電極リード上に配設され、且つ、他方の端子が前記第2の主電極リードに接続されるように、前記還流ダイオード及び前記半導体スナバ回路が前記第2の主電極リード上もしくは前記第2の主電極リード下に配設されていることを特徴とする請求項1〜41のいずれか1項に記載の半導体装置。 A semiconductor package having at least a first main electrode lead and a second main electrode lead;
The free-wheeling diode and the semiconductor snubber circuit are connected to the first main electrode lead so that one of the two terminals formed by parallel connection of the free-wheeling diode and the semiconductor snubber circuit is connected to the first main electrode lead. The free-wheeling diode and the semiconductor snubber circuit are disposed on the second main electrode lead or the second so that the other terminal is connected to the second main electrode lead and disposed on the main electrode lead. The semiconductor device according to claim 1, wherein the semiconductor device is disposed under the main electrode lead.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009052582A JP5453848B2 (en) | 2009-03-05 | 2009-03-05 | Semiconductor device and power conversion device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009052582A JP5453848B2 (en) | 2009-03-05 | 2009-03-05 | Semiconductor device and power conversion device |
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---|---|
JP2010206109A JP2010206109A (en) | 2010-09-16 |
JP5453848B2 true JP5453848B2 (en) | 2014-03-26 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009052582A Active JP5453848B2 (en) | 2009-03-05 | 2009-03-05 | Semiconductor device and power conversion device |
Country Status (1)
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---|---|
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JP5447603B2 (en) | 2011-08-27 | 2014-03-19 | 株式会社デンソー | Power converter |
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---|---|
JP2010206109A (en) | 2010-09-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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