JP2004022644A

JP2004022644A - Mosfet

Info

Publication number: JP2004022644A
Application number: JP2002172700A
Authority: JP
Inventors: Masahito Kigami; 樹神　雅人; Yuji Nishibe; 西部　祐司; Tsutomu Uesugi; 上杉　勉; Eiko Hayashi; 林　栄子; Hideki Hosokawa; 細川　秀記; Kimimori Hamada; 濱田　公守
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2002-06-13
Filing date: 2002-06-13
Publication date: 2004-01-22

Abstract

<P>PROBLEM TO BE SOLVED: To solve or reduce problem caused by the arrangement of a snubber capacitor outside an MOSFET. <P>SOLUTION: This MOSFET is provided with a drain electrode 22, a source electrode 38, a gate electrode 36, and a semiconductor area. Furthermore, a buried electrode 28 is arranged in the drain region 24 in the semiconductor area so as to be covered with an insulating film 26 while partially being excluded. Then, the buried electrode 28 is electrically connected through the portion which is not covered with the insulating film 26 to the source electrode 38. Also, the lower face of the insulating film 26 covering the buried electrode 28 is brought into contact with the drain electrode 22. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】例えば自動車のモータ等の各種電気機器の電力制御等のためのスイッチング素子として、ＭＯＳＦＥＴが用いられている。ＭＯＳＦＥＴでは、電力制御等を行うためにオン・オフを断続的に切換えてスイッチングを行う。このスイッチングの際の急激なドレイン電流の変化と、ＭＯＳＦＥＴを含むスイッチング回路の配線インダクタンス等に起因して、いわゆるサージ電圧が発生する。このサージ電圧がＭＯＳＦＥＴのドレインに印加されることで、ＭＯＳＦＥＴのドレインとソース間の電圧が耐圧を超えてしまい、ＭＯＳＦＥＴの破壊に至ってしまう場合がある。特にＭＯＳＦＥＴにおいてはドリフト領域の厚さをできるだけ薄くして、耐圧をぎりぎりに確保している場合も多い。ドリフト領域を厚くすると耐圧は確保できるが、オン抵抗が大きくなってしまうというトレードオフの関係があり、オン抵抗を小さくした結果、耐圧をぎりぎりに確保せざるを得ない場合が多いからである。
【０００３】
このため、図１に示すように、ＭＯＳＦＥＴ１０２のドレインとソース間にキャパシタ１０４をＭＯＳＦＥＴ１０２の外部において並列に接続して、そのキャパシタ１０４の作用によりドレインに印加されるサージ電圧を低減することが行われている。図２に示すように、ＭＯＳＦＥＴ１０２のドレインとゲート間にキャパシタ１０６をＭＯＳＦＥＴ１０２の外部において並列に接続する場合もある。これらのキャパシタ１０４、１０６は、サージ電圧を緩衝する働きをすることからスナバ（緩衝）キャパシタと呼ばれている。
【０００４】
【発明が解決しようとする課題】このスナバキャパシタは、サージ電圧を緩衝する働きをする非常に有用な役割を果たすものである。しかし、このようなスナバキャパシタをＭＯＳＦＥＴの外部に設けると、例えば次のような問題が生じる。まず、キャパシタをＭＯＳＦＥＴの外部に設ける分だけＭＯＳＦＥＴを含むスイッチング回路の規模が大きくなってしまう。また、ＭＯＳＦＥＴの外部にＭＯＳＦＥＴと別個のキャパシタを接続するため、スイッチング回路の信頼性を低下させる要因となる。さらに、キャパシタをＭＯＳＦＥＴの外部に設ける分だけ部品コストや実装のためのコストが増加する。
【０００５】
本発明は、スナバキャパシタをＭＯＳＦＥＴの外部に設けることに起因する問題を解消ないしは低減することを目的とする。
【０００６】
【課題を解決するための手段及び作用と効果】本発明は、実質的にスナバキャパシタとして機能する構造をＭＯＳＦＥＴに内蔵させたことを大きな特徴とするものである。
本発明は、ドレイン電極と、ソース電極と、ゲート電極と、半導体領域を備えたＭＯＳＦＥＴにおいて、その半導体領域内に絶縁膜によって一部を除いて覆われた状態で埋込まれた埋込み電極をさらに備えたものである。そして、その埋込み電極は絶縁膜で覆われていない部分でソース電極又はゲート電極に電気的に接続されている。また、その埋込み電極を覆う絶縁膜の少なくとも一部がドレイン電極に接しているか又は不純物濃度が１０^１７／ｃｍ^３以上の半導体領域を介してドレイン電極に繋がっている（請求項１）。
【０００７】
本発明の構造では、埋込み電極は、絶縁膜で覆われていない部分でソース電極又はゲート電極に電気的に接続されている。よって、埋込み電極は、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のソースに接続された電極１０４ａ、又は図２のスナバキャパシタ１０６のうちＭＯＳＦＥＴ１０２のゲートに接続された電極１０６ａとして実質的に機能する。埋込み電極を覆う絶縁膜は、図１又は図２のスナバキャパシタ１０４、１０６の誘電体１０４ｂ、１０６ｂとして実質的に機能する。
【０００８】
埋込み電極を覆う絶縁膜の少なくとも一部がドレイン電極と接している場合は、そのドレイン電極は、図１又は図２のスナバキャパシタ１０４、１０６のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃ、１０６ｃとして実質的に機能する。あるいは、埋込み電極を覆う絶縁膜の少なくとも一部が不純物濃度１０^１７／ｃｍ^３以上の半導体領域を介してドレイン電極に繋がっている場合は、その不純物濃度が１０^１７／ｃｍ^３以上の半導体領域とドレイン電極は、図１又は図２のスナバキャパシタ１０４、１０６のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃ、１０６ｃとして実質的に機能する。
埋込み電極を覆う絶縁膜とドレイン電極が半導体領域を介して繋がっている場合でも、その半導体領域の不純物濃度が１０^１７／ｃｍ^３以上であれば、その半導体領域は、スナバキャパシタの電極として実質的に機能し、サージ電圧を抑制する効果が得られる。
【０００９】
ここで、「不純物濃度が１０^１７／ｃｍ^３以上の半導体領域」は、典型的にはドレイン領域である。但し、ドレイン領域の不純物がドリフト領域に拡散した結果、ドリフト領域の下部も不純物濃度が１０^１７／ｃｍ^３以上となる場合もあり、この場合は、ドリフト領域の下部も「不純物濃度が１０^１７／ｃｍ^３以上の半導体領域」に該当する。
【００１０】
本発明によると、ＭＯＳＦＥＴ内に実質的にスナバキャパシタを内蔵させることができるので、スナバキャパシタをＭＯＳＦＥＴの外部に設けることに起因する問題を解消ないしは低減することができる。例えば、ＭＯＳＦＥＴの外部にスナバキャパシタを設ける場合に比べて、ＭＯＳＦＥＴを含むスイッチング回路の規模を小さくできる。また、ＭＯＳＦＥＴの外部にＭＯＳＦＥＴと別個のキャパシタを接続する場合に比べて、スイッチング回路の信頼性を向上できる。さらに、キャパシタをＭＯＳＦＥＴの外部に設ける場合に比べて、部品コストや実装のためのコストを低減できる。
【００１１】
前記埋込み電極が、ＭＯＳＦＥＴのうち、ＦＥＴ動作が実質的に行われない素子周辺領域に形成されていることが好ましい（請求項２）。
このような領域に埋込み電極を配置すると、ＦＥＴ動作が実質的に行われない素子周辺領域を有効に活用できる。
【００１２】
【発明の実施の形態】後記する本発明の実施例の主要な特徴を記載する。
（形態１）　埋込み電極を覆う絶縁膜の少なくとも一部が、不純物濃度が１０^１９／ｃｍ^３以上の半導体領域を介してドレイン電極と繋がっていることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
半導体領域の不純物濃度を１０^１９／ｃｍ^３以上とすると、埋込み電極と、絶縁膜と、上記半導体領域及びドレイン電極で構成されるスナバキャパシタのキャパシタンスをより増加させることができるので、サージ電圧をより低減できる。（形態２）　ドレイン電極と、ドレイン電極に接する第１導電型のドレイン領域と、ドレイン領域に接する第１導電型のドリフト領域と、第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、ソース領域に接するソース電極と、ボディ領域とゲート絶縁膜を介して隣合うゲート電極を備えたＭＯＳＦＥＴであって、
前記した少なくともいずれかの領域内に絶縁膜によって一部を除いて覆われた状態で埋込まれた埋込み電極をさらに備え、
その埋込み電極は絶縁膜で覆われていない部分でソース電極又はゲート電極に電気的に接続されているとともに、
その埋込み電極を覆う絶縁膜の少なくとも一部がドレイン電極と接しているか又はドレイン領域を介してドレイン電極と繋がっていることを特徴とするＭＯＳＦＥＴ。
（形態３）　その埋込み電極を覆う絶縁膜の少なくとも一部がドレイン領域とドリフト領域の下部を介してドレイン電極と繋がっていることを特徴とする形態２に記載のＭＯＳＦＥＴ。
【００１３】
【実施例】
（第１実施例）　図３に第１実施例のＭＯＳＦＥＴの断面図を示す。図３には、横方向に２つの単位構造が示されているが、実際にはこの単位構造が横方向に繰返し形成されている。このＭＯＳＦＥＴは、例えば自動車のモータ等の各種電気機器の電力制御等のスイッチング素子に用いられる。
第１実施例のＭＯＳＦＥＴは、ドレイン電極２２と、ドレイン電極２２に接するＮ^＋型のドレイン領域２４と、ドレイン領域２４に接するＮ⁻型のドリフト領域３０と、ドリフト領域３０に接するＰ⁻型の第１ボディ領域３２と、第１ボディ領域３２に接するＰ^＋型の第２ボディ領域３３と、両ボディ領域３２、３３に接するＮ^＋型のソース領域３４と、第２ボディ領域３３とソース領域３４に接するソース電極３８と、第１ボディ領域３２とゲート絶縁膜３５を介して隣合うトレンチゲート電極３６を備えている。これらの領域は、半導体材料（シリコン等）に不純物をドープすることで形成されている。ゲート絶縁膜３５はシリコン酸化膜等で形成すればよい。なお、ゲート電極３６とソース電極３８の間には電極間絶縁層３７が設けられている。
【００１４】
ドレイン領域２４の不純物濃度は約１×１０^１９／ｃｍ^３である。ドレイン領域２４の不純物濃度は約１×１０^１９〜１×１０^２０／ｃｍ^３程度であることが好ましい。ドリフト領域３０の不純物濃度は約１×１０^１５／ｃｍ^３である。ドリフト領域３０の不純物濃度は約１×１０^１５〜１×１０^１６／ｃｍ^３程度であることが好ましい。但し、ドリフト領域３０の下部には、ドレイン領域２４からの不純物が拡散されて、不純物濃度が１×１０^１７／ｃｍ^３以上の領域が存在している。
【００１５】
さらに第１実施例のＭＯＳＦＥＴは、埋込み電極２８を備えている。この埋込み電極２８は、ドレイン領域２４のうち下半分側の位置に絶縁膜２６によって一部を除いて覆われた状態で埋込まれている。図３の断面においては埋込み電極２８の全周が絶縁膜２６によって覆われているが、図示しない紙面垂直方向の断面において絶縁膜２６で覆われていない埋込み電極２８の部分があり、埋込み電極２８はその部分でソース電極３８に電気的に接続されている。
その埋込み電極２８を覆う絶縁膜２６の下面がドレイン電極２２に接している。また、その埋込み電極２８を覆う絶縁膜２６の側面と上面がドレイン領域２４を介してドレイン電極２２と繋がっている。
埋込み電極２８は、金属（アルミニウム等）やポリシリコン等で形成すればよい。絶縁膜２６は、シリコン酸化膜やシリコン窒化膜等で形成すればよい。なお、埋込み電極２８のうち絶縁膜２６で覆われていない部分が、図示しない紙面垂直方向の断面においてソース電極３８ではなく、ゲート電極３６に電気的に接続されていてもよい。
【００１６】
このように、第１実施例のＭＯＳＦＥＴでは、図示しない断面において、埋込み電極２８が絶縁膜２６で覆われていない部分でソース電極３８に電気的に接続されている。よって、埋込み電極２８は、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のソースに接続された電極１０４ａとして実質的に機能する。埋込み電極２８を覆う絶縁膜２６は、図１のスナバキャパシタ１０４の誘電体１０４ｂとして実質的に機能する。
埋込み電極２８を覆う絶縁膜２６の下面がドレイン電極２２と接している。よって、ドレイン電極２２は、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃとして実質的に機能する。また、埋込み電極２８を覆う絶縁膜２６の側面と上面が不純物濃度約１０^１９／ｃｍ^３のドレイン領域２４を介してドレイン電極２２と繋がっている。よって、ドレイン電極２２に加えてそのドレイン領域２４も、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃとして実質的に機能する。
【００１７】
図４に、第１実施例のＭＯＳＦＥＴのドレインに印加されるサージ電圧Ａと、第１実施例のＭＯＳＦＥＴから埋込み電極２８とそれを覆う絶縁膜２６を取除いたＭＯＳＦＥＴ（図示省略）のドレインに印加されるサージ電圧Ｂのグラフを示す。
図４に示すように、埋込み電極２８とそれを覆う絶縁膜２６を取除いたＭＯＳＦＥＴのドレインに印加されるサージ電圧Ｂのピーク値に比べて、第１実施例のＭＯＳＦＥＴのドレインに印加されるサージ電圧Ａのピーク値の方が小さい。即ち、図３のようにＭＯＳＦＥＴに埋込み電極２８とそれを覆う絶縁膜２６を内蔵することで、サージ電圧を低減できることがわかる。
【００１８】
（第２実施例）　図５に第２実施例のＭＯＳＦＥＴの断面図を示す。第２実施例のＭＯＳＦＥＴは、第１実施例のＭＯＳＦＥＴと埋込み電極の埋込み位置が異なる。
第２実施例のＭＯＳＦＥＴは、埋込み電極４２を備えている。この埋込み電極４２は、ドレイン領域２４のうち上半分側の位置に絶縁膜４０によって一部を除いて覆われた状態で埋込まれている。
図５の断面においては埋込み電極４２の全周が絶縁膜４０によって覆われているが、第１実施例と同様に図示しない断面において絶縁膜４０で覆われていない埋込み電極４２の部分があり、埋込み電極４２はその部分でソース電極３８に電気的に接続されている。
その埋込み電極４２を覆う絶縁膜４０の下面と側面がドレイン領域２４を介してドレイン電極２２と繋がっている。また、その埋込み電極４２を覆う絶縁膜４０の上面がドリフト領域３０の下部とドレイン領域２４を介してドレイン電極２２と繋がっている。
【００１９】
このように、第２実施例のＭＯＳＦＥＴでは、図５の埋込み電極４２を覆う絶縁膜４０の下面と側面が不純物濃度約１０^１９／ｃｍ^３のドレイン領域２４を介してドレイン電極２２と繋がっている。よって、ドレイン電極２２とドレイン領域２４は、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃとして実質的に機能する。また、埋込み電極４２を覆う絶縁膜４０の上面がドレイン領域２４と不純物濃度１０^１７／ｃｍ^３以上のドリフト領域３０の下部を介してドレイン電極２２と繋がっている。よって、ドレイン電極２２とドレイン領域２４に加えてドリフト領域３０の下部も、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃとして実質的に機能する。
【００２０】
（第３実施例）　図６に第３実施例のＭＯＳＦＥＴの断面図を示す。第３実施例のＭＯＳＦＥＴは、第１実施例のＭＯＳＦＥＴ等と埋込み電極の埋込み位置が異なる。
第３実施例のＭＯＳＦＥＴは、埋込み電極４６を備えている。この埋込み電極４６は、ドリフト領域３０の下側の位置に絶縁膜４４によって一部を除いて覆われた状態で埋込まれている。
図６の断面においては埋込み電極４６の全周が絶縁膜４４によって覆われているが、第１実施例と同様に図示しない断面において絶縁膜４４で覆われていない埋込み電極４６の部分があり、その部分がソース電極３８に電気的に接続されている。
その埋込み電極４６を覆う絶縁膜４４の下面がドレイン領域２４を介してドレイン電極２２と繋がっている。また、その埋込み電極４６を覆う絶縁膜４４の側面の一部がドリフト領域３０の下部とドレイン領域２４を介してドレイン電極２２と繋がっている。
【００２１】
（第４実施例）　図７に第４実施例のＭＯＳＦＥＴの断面図を示す。第４実施例のＭＯＳＦＥＴは、第１実施例のＭＯＳＦＥＴ等と埋込み電極の埋込み位置が異なる。
第４実施例のＭＯＳＦＥＴは、縦長状の埋込み電極５０を備えている。この埋込み電極５０は、Ｐ^＋型の第２ボディ領域３３の下面に接した位置から、第１ボディ領域３２とドリフト領域３０を経由して、ドレイン領域２４の上側まで亘った位置に、絶縁膜４８によって一部を除いて覆われた状態で埋込まれている。
その埋込み電極５０のうち、図７の断面において絶縁膜４８で覆われていない部分が、Ｐ^＋型の第２ボディ領域３３を介してソース電極３８に電気的に接続されている。
その埋込み電極５０を覆う絶縁膜４８の下面と側面の一部がドレイン領域２４を介してドレイン電極２２に接している。また、その埋込み電極５０を覆う絶縁膜４８の側面の一部がドリフト領域３０の下部とドレイン領域２４を介してドレイン電極２２と繋がっている。
なお、埋込み電極５０が第２ボディ領域３３を介さずに直接にソース電極３８に接続されていてもよい。この場合、埋込み電極５０とこれを覆う絶縁膜４８は半導体領域の表面にまで達することになる。
【００２２】
（第５実施例）　図８に第５実施例のＭＯＳＦＥＴの断面図を示す。図８においては、トレンチゲート電極３６を外部に引出すためのゲートパッド５６と、そのゲートパッド５６下の領域が示されている。このゲートパッド５６やその下の領域等は上記実施例のＭＯＳＦＥＴにも備えられているが、上記実施例の説明には不要であるため省略されている。第５実施例のＭＯＳＦＥＴは、第１実施例のＭＯＳＦＥＴ等と埋込み電極の埋込み位置が異なる。
第５実施例のＭＯＳＦＥＴは、縦長状の埋込み電極５４を備えている。この埋込み電極５４は、Ｐ⁻型の第１ボディ領域３２からドリフト領域３０を経由してドレイン領域２４の上側まで亘った位置に、絶縁膜５２によって一部を除いて覆われた状態で埋込まれている。
図８の断面においては埋込み電極５４の全周が絶縁膜５２によって覆われているが、第１実施例と同様に図示しない断面において絶縁膜５２で覆われていない埋込み電極５４の部分があり、その部分がソース電極３８に電気的に接続されている。
その埋込み電極５４を覆う絶縁膜５２の下面と側面の一部がドレイン領域２４を介してドレイン領域２４に接している。また、その埋込み電極５４を覆う絶縁膜５２の側面の一部がドリフト領域３０の下部とドレイン領域２４を介してドレイン電極２２と繋がっている。
【００２３】
（第６実施例）　図９に第６実施例のＭＯＳＦＥＴの断面図を示す。図９においても、図８と同様に、トレンチゲート電極３６を外部に引出すためのゲートパッド５６と、そのゲートパッド５６下の領域が示されている。
第６実施例のＭＯＳＦＥＴは、埋込み電極６０を備えている。この埋込み電極６０は、第５実施例のＭＯＳＦＥＴの埋込み電極５４の構造と類似しているが、第６実施例の埋込み電極６０は電極間絶縁層３７を貫通しており、さらに埋込み電極６０の上面がゲートパッド５６に接している点で、第５実施例の埋込み電極５４と異なる。
第６実施例においては、埋込み電極６０のうち、図９の断面において絶縁膜５８で覆われていない部分が、ゲートパッド５６（ひいてはゲート電極３６）に電気的に接続されている。
【００２４】
上記した第１〜第６実施例のＭＯＳＦＥＴでは、ＭＯＳＦＥＴ内に実質的にスナバキャパシタが内蔵された構造が実現されている。よって、スナバキャパシタをＭＯＳＦＥＴの外部に設けることに起因する問題を解消ないしは低減することができる。例えば、ＭＯＳＦＥＴの外部にスナバキャパシタを設ける場合に比べて、ＭＯＳＦＥＴを含むスイッチング回路の規模を小さくできる。また、ＭＯＳＦＥＴの外部にＭＯＳＦＥＴと別個のキャパシタを接続する場合に比べて、スイッチング回路の信頼性を向上できる。さらに、キャパシタをＭＯＳＦＥＴの外部に設ける場合に比べて、部品コストや実装のためのコストを低減できる。
【００２５】
特に、第１実施例（図３参照）のＭＯＳＦＥＴによると、埋込み電極２８がドレイン領域２４の下半分側の位置に埋込まれ、埋込み電極２８を覆う絶縁膜２６の下面がドレイン電極２２に接しており、また、絶縁膜２６の側面と上面とドレイン電極２２を繋ぐドレイン領域２４の長さも短い。よって、埋込み電極２８、絶縁膜２６、ドレイン領域２４及びドレイン電極２２で構成されるスナバキャパシタのキャパシタンスが大きい。よって、サージ電圧を大きく低減できる。
また、第５実施例（図８参照）又は第６実施例（図９参照）のＭＯＳＦＥＴでは、トレンチゲート電極３６を外部に引出すためのゲートパッド５６の下の領域に埋込み電極５４、６０が配置されている。このような領域に埋込み電極５４、６０を配置することで、ＦＥＴ動作が実質的に行われない素子周辺領域を有効に活用できる。
【００２６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記実施例はトレンチゲート型のＭＯＳＦＥＴを例にして説明したが、プレーナゲート型のＭＯＳＦＥＴに適用しても勿論構わない。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】ＭＯＳＦＥＴのドレインとソース間にスナバキャパシタが並列接続された回路図を示す。
【図２】ＭＯＳＦＥＴのゲートとソース間にスナバキャパシタが並列接続された回路図を示す。
【図３】第１実施例のＭＯＳＦＥＴの断面図を示す。
【図４】第１実施例のＭＯＳＦＥＴのドレインに印加されるサージ電圧と、第１実施例のＭＯＳＦＥＴから埋込み電極とそれを覆う絶縁膜を取除いたＭＯＳＦＥＴのドレインに印加されるサージ電圧のグラフを示す。
【図５】第２実施例のＭＯＳＦＥＴの断面図を示す。
【図６】第３実施例のＭＯＳＦＥＴの断面図を示す。
【図７】第４実施例のＭＯＳＦＥＴの断面図を示す。
【図８】第５実施例のＭＯＳＦＥＴの断面図を示す。
【図９】第６実施例のＭＯＳＦＥＴの断面図を示す。
【符号の説明】
２２：ドレイン電極
２４：Ｎ^＋型のドレイン領域
２６、４０、４４、４８、５２、５８：絶縁膜
２８、４２、４６、５０、５４、６０：埋込み電極
３０：Ｎ⁻型のドリフト領域
３２：Ｐ⁻型のボディ領域
３３：Ｐ^＋型のボディ領域
３４：Ｎ^＋型のソース領域
３５：ゲート絶縁膜
３６：ゲート電極
３７：電極間絶縁層
３８：ソース電極
５６：ゲートパッド[0001]
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
[0002]
2. Description of the Related Art MOSFETs are used as switching elements for controlling power of various electric devices such as motors of automobiles. In a MOSFET, switching is performed by intermittently switching on and off to perform power control and the like. A so-called surge voltage is generated due to an abrupt change in drain current at the time of switching and wiring inductance of a switching circuit including a MOSFET. When the surge voltage is applied to the drain of the MOSFET, the voltage between the drain and the source of the MOSFET may exceed the withstand voltage, and the MOSFET may be destroyed. Particularly, in MOSFETs, the drift region is often made as thin as possible to ensure a withstand voltage as close as possible. If the drift region is thickened, the withstand voltage can be ensured, but there is a trade-off relationship that the on-resistance is increased. As a result, the on-resistance is often reduced as a result of reducing the on-resistance.
[0003]
For this reason, as shown in FIG. 1, a capacitor 104 is connected in parallel between the drain and the source of the MOSFET 102 outside the MOSFET 102, and the surge voltage applied to the drain is reduced by the action of the capacitor 104. ing. As shown in FIG. 2, a capacitor 106 may be connected in parallel outside the MOSFET 102 between the drain and the gate of the MOSFET 102. These capacitors 104 and 106 are called snubber (buffer) capacitors because they function to buffer surge voltage.
[0004]
The snubber capacitor plays a very useful role in buffering the surge voltage. However, when such a snubber capacitor is provided outside the MOSFET, for example, the following problem occurs. First, the size of the switching circuit including the MOSFET is increased by the amount of providing the capacitor outside the MOSFET. In addition, since a capacitor separate from the MOSFET is connected to the outside of the MOSFET, the reliability of the switching circuit is reduced. Further, the cost of parts and the cost for mounting are increased by providing the capacitor outside the MOSFET.
[0005]
An object of the present invention is to eliminate or reduce a problem caused by providing a snubber capacitor outside a MOSFET.
[0006]
The present invention is characterized in that a structure which functions substantially as a snubber capacitor is incorporated in a MOSFET.
According to the present invention, in a MOSFET including a drain electrode, a source electrode, a gate electrode, and a semiconductor region, the semiconductor device further includes an embedded electrode which is embedded in the semiconductor region except for a part thereof with an insulating film. It is provided. The buried electrode is electrically connected to a source electrode or a gate electrode at a portion not covered with the insulating film. At least a part of the insulating film covering the buried electrode is in contact with the drain electrode or is connected to the drain electrode via a semiconductor region having an impurity concentration of 10 ¹⁷ / cm ³ or more (claim 1).
[0007]
In the structure of the present invention, the embedded electrode is electrically connected to the source electrode or the gate electrode at a portion not covered by the insulating film. Therefore, the embedded electrode substantially functions as the electrode 104a connected to the source of the MOSFET 102 in the snubber capacitor 104 in FIG. 1 or the electrode 106a connected to the gate of the MOSFET 102 in the snubber capacitor 106 in FIG. The insulating film covering the embedded electrode substantially functions as the dielectrics 104b and 106b of the snubber capacitors 104 and 106 in FIG. 1 or FIG.
[0008]
When at least a part of the insulating film covering the embedded electrode is in contact with the drain electrode, the drain electrode serves as the electrode 104c, 106c connected to the drain of the MOSFET 102 in the snubber capacitors 104, 106 of FIG. 1 or FIG. Works practically. Alternatively, when at least a portion of the insulating film covering the buried electrodes are connected to the drain electrode through the impurity concentration of 10 17 ^/ cm ³ or more semiconductor regions, and the impurity concentration of 10 17 ^/ cm ³ or more semiconductor regions The drain electrode substantially functions as the electrode 104c, 106c connected to the drain of the MOSFET 102 among the snubber capacitors 104, 106 in FIG. 1 or FIG.
Even when the insulating film covering the embedded electrode and the drain electrode are connected via the semiconductor region, if the impurity concentration of the semiconductor region is 10 ¹⁷ / cm ³ or more, the semiconductor region is substantially used as an electrode of the snubber capacitor. And the effect of suppressing the surge voltage is obtained.
[0009]
Here, the “semiconductor region having an impurity concentration of 10 ¹⁷ / cm ³ or more” is typically a drain region. However, as a result of impurities in the drain region are diffused into the drift region, sometimes the lower also the impurity concentration of the drift region becomes 10 17 ^/ cm ³ or more, in this case, the lower also "impurity concentration of the drift region 10 ¹⁷ / cm ³ or more semiconductor region. "
[0010]
According to the present invention, since the snubber capacitor can be substantially built in the MOSFET, the problem caused by providing the snubber capacitor outside the MOSFET can be eliminated or reduced. For example, the size of a switching circuit including a MOSFET can be smaller than when a snubber capacitor is provided outside the MOSFET. Further, the reliability of the switching circuit can be improved as compared with a case where a capacitor separate from the MOSFET is connected to the outside of the MOSFET. Furthermore, parts cost and mounting cost can be reduced as compared with the case where the capacitor is provided outside the MOSFET.
[0011]
It is preferable that the embedded electrode is formed in an element peripheral region of the MOSFET where the FET operation is not substantially performed.
By arranging the buried electrode in such a region, the peripheral region of the element where the FET operation is not substantially performed can be effectively utilized.
[0012]
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The main features of the embodiments of the present invention described later will be described.
(Embodiment 1) The method according to claim 1 or 2, wherein at least a part of the insulating film covering the buried electrode is connected to the drain electrode via a semiconductor region having an impurity concentration of 10 ¹⁹ / cm ³ or more. MOSFET.
When the impurity concentration of the semiconductor region is 10 ¹⁹ / cm ³ or more, the capacitance of the buried electrode, the insulating film, and the snubber capacitor composed of the semiconductor region and the drain electrode can be further increased. Can be reduced. (Mode 2) A drain electrode, a first conductivity type drain region in contact with the drain electrode, a first conductivity type drift region in contact with the drain region, a second conductivity type body region, and a first conductivity in contact with the body region. A MOSFET having a source region of a mold, a source electrode in contact with the source region, and a gate electrode adjacent to the body region via a gate insulating film,
Further comprising an embedded electrode buried in a state covered by an insulating film except for a part in at least one of the regions,
The buried electrode is electrically connected to the source electrode or the gate electrode at a portion not covered with the insulating film,
A MOSFET characterized in that at least a part of an insulating film covering the buried electrode is in contact with the drain electrode or is connected to the drain electrode via the drain region.
(Mode 3) The MOSFET according to mode 2, wherein at least a part of the insulating film covering the buried electrode is connected to the drain electrode via the drain region and the lower portion of the drift region.
[0013]
【Example】
First Embodiment FIG. 3 is a sectional view of a MOSFET according to a first embodiment. FIG. 3 shows two unit structures in the horizontal direction, but in actuality, these unit structures are repeatedly formed in the horizontal direction. This MOSFET is used as a switching element for power control of various electric devices such as an automobile motor.
The MOSFET according to the first embodiment includes a drain electrode 22, an N ⁺ -type drain region 24 in contact with the drain electrode 22, an N ⁻ -type drift region 30 in contact with the drain region 24, and a P ⁻ -type contact region in contact with the drift region 30. A first body region 32, a P ⁺ -type second body region 33 in contact with the first body region 32, an N ⁺ -type source region 34 in contact with both body regions 32, 33, a second body region 33 and a source region A source electrode 38 in contact with 34 and a trench gate electrode 36 adjacent to the first body region 32 via the gate insulating film 35 are provided. These regions are formed by doping a semiconductor material (such as silicon) with an impurity. The gate insulating film 35 may be formed of a silicon oxide film or the like. Note that an inter-electrode insulating layer 37 is provided between the gate electrode 36 and the source electrode 38.
[0014]
The impurity concentration of the drain region 24 is about 1 × 10 ¹⁹ / cm ³ . The impurity concentration of the drain region 24 is preferably about 1 × 10 ¹⁹ to 1 × 10 ²⁰ / cm ³ . Drift region 30 has an impurity concentration of about 1 × 10 ¹⁵ / cm ³ . It is preferable that the impurity concentration of the drift region 30 is about 1 × 10 ¹⁵ to 1 × 10 ¹⁶ / cm ³ . However, below the drift region 30, there is a region where the impurity from the drain region 24 is diffused and the impurity concentration is 1 × 10 ¹⁷ / cm ³ or more.
[0015]
Further, the MOSFET according to the first embodiment has a buried electrode 28. The buried electrode 28 is buried in a position on the lower half side of the drain region 24 except for a part thereof with the insulating film 26. In the cross section of FIG. 3, the entire periphery of the embedded electrode 28 is covered with the insulating film 26, but there is a portion of the embedded electrode 28 not covered with the insulating film 26 in a cross section perpendicular to the plane of the drawing (not shown). Is electrically connected to the source electrode 38 at that portion.
The lower surface of the insulating film 26 covering the embedded electrode 28 is in contact with the drain electrode 22. The side and top surfaces of the insulating film 26 covering the embedded electrode 28 are connected to the drain electrode 22 via the drain region 24.
The embedded electrode 28 may be formed of metal (such as aluminum) or polysilicon. The insulating film 26 may be formed of a silicon oxide film, a silicon nitride film, or the like. A portion of the buried electrode 28 that is not covered with the insulating film 26 may be electrically connected to the gate electrode 36 instead of the source electrode 38 in a cross section perpendicular to the plane of the drawing (not shown).
[0016]
As described above, in the MOSFET of the first embodiment, the embedded electrode 28 is electrically connected to the source electrode 38 at a portion not covered by the insulating film 26 in a cross section (not shown). Therefore, the embedded electrode 28 substantially functions as the electrode 104a connected to the source of the MOSFET 102 in the snubber capacitor 104 in FIG. The insulating film 26 covering the embedded electrode 28 substantially functions as the dielectric 104b of the snubber capacitor 104 in FIG.
The lower surface of the insulating film 26 covering the embedded electrode 28 is in contact with the drain electrode 22. Therefore, the drain electrode 22 substantially functions as the electrode 104c connected to the drain of the MOSFET 102 in the snubber capacitor 104 in FIG. The side and top surfaces of the insulating film 26 covering the embedded electrode 28 are connected to the drain electrode 22 via the drain region 24 having an impurity concentration of about 10 ¹⁹ / cm ³ . Therefore, in addition to the drain electrode 22, the drain region 24 substantially functions as the electrode 104c connected to the drain of the MOSFET 102 in the snubber capacitor 104 in FIG.
[0017]
FIG. 4 shows the surge voltage A applied to the drain of the MOSFET of the first embodiment and the surge voltage A applied to the drain of the MOSFET (not shown) in which the embedded electrode 28 and the insulating film 26 covering the embedded electrode 28 are removed from the MOSFET of the first embodiment. 4 shows a graph of an applied surge voltage B.
As shown in FIG. 4, compared to the peak value of the surge voltage B applied to the drain of the MOSFET from which the embedded electrode 28 and the insulating film 26 covering the embedded electrode 28 have been removed, the voltage is applied to the drain of the MOSFET of the first embodiment. The peak value of the surge voltage A is smaller. That is, it is understood that the surge voltage can be reduced by incorporating the embedded electrode 28 and the insulating film 26 covering the embedded electrode 28 in the MOSFET as shown in FIG.
[0018]
Second Embodiment FIG. 5 is a sectional view of a MOSFET according to a second embodiment. The MOSFET of the second embodiment is different from the MOSFET of the first embodiment in the embedding position of the embedding electrode.
The MOSFET according to the second embodiment includes a buried electrode 42. The buried electrode 42 is buried in a position on the upper half side of the drain region 24 except that a part thereof is covered with the insulating film 40.
In the cross section of FIG. 5, the entire circumference of the embedded electrode 42 is covered with the insulating film 40, but there is a portion of the embedded electrode 42 not covered with the insulating film 40 in the cross section not shown as in the first embodiment. The buried electrode 42 is electrically connected to the source electrode 38 at that portion.
The lower surface and the side surface of the insulating film 40 covering the embedded electrode 42 are connected to the drain electrode 22 via the drain region 24. The upper surface of the insulating film 40 covering the buried electrode 42 is connected to the lower part of the drift region 30 and the drain electrode 22 via the drain region 24.
[0019]
As described above, in the MOSFET of the second embodiment, the lower surface and the side surface of the insulating film 40 covering the buried electrode 42 of FIG. 5 are connected to the drain electrode 22 via the drain region 24 having the impurity concentration of about 10 ¹⁹ / cm ³ . . Therefore, the drain electrode 22 and the drain region 24 substantially function as the electrode 104c connected to the drain of the MOSFET 102 in the snubber capacitor 104 in FIG. The upper surface of the insulating film 40 covering the buried electrode 42 is connected to the drain electrode 22 via the drain region 24 and the lower portion of the drift region 30 having an impurity concentration of 10 ¹⁷ / cm ³ or more. Therefore, in addition to the drain electrode 22 and the drain region 24, the lower part of the drift region 30 substantially functions as the electrode 104c connected to the drain of the MOSFET 102 in the snubber capacitor 104 in FIG.
[0020]
Third Embodiment FIG. 6 is a sectional view of a MOSFET according to a third embodiment. The MOSFET according to the third embodiment differs from the MOSFET according to the first embodiment in the position where the embedded electrode is embedded.
The MOSFET according to the third embodiment includes a buried electrode 46. The buried electrode 46 is buried at a position below the drift region 30 with the exception of a part covered with the insulating film 44.
In the cross section of FIG. 6, the entire periphery of the embedded electrode 46 is covered with the insulating film 44, but there is a portion of the embedded electrode 46 not covered with the insulating film 44 in the cross section (not shown) as in the first embodiment. That portion is electrically connected to the source electrode 38.
The lower surface of the insulating film 44 covering the embedded electrode 46 is connected to the drain electrode 22 via the drain region 24. A part of the side surface of the insulating film 44 covering the buried electrode 46 is connected to the drain electrode 22 via the lower part of the drift region 30 and the drain region 24.
[0021]
Fourth Embodiment FIG. 7 is a sectional view of a MOSFET according to a fourth embodiment. The MOSFET according to the fourth embodiment differs from the MOSFET according to the first embodiment in the embedding position of the embedding electrode.
The MOSFET according to the fourth embodiment includes a vertically long embedded electrode 50. The buried electrode 50 is located at a position extending from the position in contact with the lower surface of the P ⁺ -type second body region 33 to the position above the drain region 24 via the first body region 32 and the drift region 30. It is embedded in a state where it is covered except for a part by 48.
The portion of the buried electrode 50 that is not covered with the insulating film 48 in the cross section of FIG. 7 is electrically connected to the source electrode 38 via the P ⁺ -type second body region 33.
The lower surface and part of the side surface of the insulating film 48 covering the embedded electrode 50 are in contact with the drain electrode 22 via the drain region 24. Further, a part of the side surface of the insulating film 48 covering the buried electrode 50 is connected to the drain electrode 22 via the lower part of the drift region 30 and the drain region 24.
Note that the embedded electrode 50 may be directly connected to the source electrode 38 without passing through the second body region 33. In this case, the embedded electrode 50 and the insulating film 48 covering the embedded electrode 50 reach the surface of the semiconductor region.
[0022]
Fifth Embodiment FIG. 8 is a sectional view of a MOSFET according to a fifth embodiment. FIG. 8 shows a gate pad 56 for extracting the trench gate electrode 36 to the outside, and a region below the gate pad 56. The gate pad 56 and the region under the gate pad 56 are also provided in the MOSFET of the above embodiment, but are omitted because they are unnecessary for the description of the above embodiment. The MOSFET according to the fifth embodiment differs from the MOSFET according to the first embodiment in the positions where the embedded electrodes are embedded.
The MOSFET according to the fifth embodiment includes a vertically long embedded electrode 54. The buried electrode 54 is buried at a position extending from the P ⁻ -type first body region 32 to the upper side of the drain region 24 via the drift region 30 in a state where the insulating film 52 partially covers the buried electrode. It is rare.
In the cross section of FIG. 8, the entire periphery of the embedded electrode 54 is covered with the insulating film 52, but there is a portion of the embedded electrode 54 not covered with the insulating film 52 in the cross section (not shown) as in the first embodiment. That portion is electrically connected to the source electrode 38.
The lower surface and part of the side surface of the insulating film 52 covering the embedded electrode 54 are in contact with the drain region 24 via the drain region 24. Further, a part of the side surface of the insulating film 52 covering the buried electrode 54 is connected to the drain electrode 22 via the lower part of the drift region 30 and the drain region 24.
[0023]
Sixth Embodiment FIG. 9 is a sectional view of a MOSFET according to a sixth embodiment. FIG. 9 also shows a gate pad 56 for extracting the trench gate electrode 36 to the outside and a region below the gate pad 56, as in FIG.
The MOSFET according to the sixth embodiment includes a buried electrode 60. The buried electrode 60 has a structure similar to that of the buried electrode 54 of the MOSFET of the fifth embodiment. However, the buried electrode 60 of the sixth embodiment penetrates the interelectrode insulating layer 37. The difference from the buried electrode 54 of the fifth embodiment is that the upper surface is in contact with the gate pad 56.
In the sixth embodiment, the portion of the buried electrode 60 that is not covered with the insulating film 58 in the cross section of FIG. 9 is electrically connected to the gate pad 56 (therefore, the gate electrode 36).
[0024]
In the MOSFETs of the first to sixth embodiments, a structure in which a snubber capacitor is substantially built in the MOSFET is realized. Therefore, the problem caused by providing the snubber capacitor outside the MOSFET can be eliminated or reduced. For example, the size of a switching circuit including a MOSFET can be smaller than when a snubber capacitor is provided outside the MOSFET. Further, the reliability of the switching circuit can be improved as compared with a case where a capacitor separate from the MOSFET is connected to the outside of the MOSFET. Furthermore, parts cost and mounting cost can be reduced as compared with the case where the capacitor is provided outside the MOSFET.
[0025]
In particular, according to the MOSFET of the first embodiment (see FIG. 3), the buried electrode 28 is buried in the lower half of the drain region 24, and the lower surface of the insulating film 26 covering the buried electrode 28 contacts the drain electrode 22. In addition, the length of the drain region 24 connecting the side and top surfaces of the insulating film 26 to the drain electrode 22 is also short. Therefore, the capacitance of the snubber capacitor composed of the embedded electrode 28, the insulating film 26, the drain region 24, and the drain electrode 22 is large. Therefore, the surge voltage can be greatly reduced.
In the MOSFET of the fifth embodiment (see FIG. 8) or the sixth embodiment (see FIG. 9), the buried electrodes 54 and 60 are arranged in a region below the gate pad 56 for extracting the trench gate electrode 36 to the outside. Have been. By arranging the buried electrodes 54 and 60 in such a region, a device peripheral region where FET operation is not substantially performed can be effectively utilized.
[0026]
As mentioned above, although the specific example of this invention was demonstrated in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and alterations of the specific examples illustrated above.
For example, while the above embodiment has been described with reference to a trench gate type MOSFET as an example, the present invention may be applied to a planar gate type MOSFET.
Further, the technical elements described in the present specification or the drawings exert technical utility singly or in various combinations, and are not limited to the combinations described in the claims at the time of filing. The technology illustrated in the present specification or the drawings can simultaneously achieve a plurality of objects, and has technical utility by achieving one of the objects.
[Brief description of the drawings]
FIG. 1 is a circuit diagram in which a snubber capacitor is connected in parallel between a drain and a source of a MOSFET.
FIG. 2 is a circuit diagram in which a snubber capacitor is connected in parallel between the gate and the source of the MOSFET.
FIG. 3 shows a cross-sectional view of the MOSFET of the first embodiment.
FIG. 4 is a graph of a surge voltage applied to the drain of the MOSFET of the first embodiment and a surge voltage applied to the drain of the MOSFET in which the embedded electrode and the insulating film covering the embedded electrode are removed from the MOSFET of the first embodiment. Is shown.
FIG. 5 is a sectional view of a MOSFET according to a second embodiment.
FIG. 6 is a sectional view of a MOSFET according to a third embodiment.
FIG. 7 is a sectional view of a MOSFET according to a fourth embodiment.
FIG. 8 is a sectional view of a MOSFET according to a fifth embodiment.
FIG. 9 is a sectional view of a MOSFET according to a sixth embodiment.
[Explanation of symbols]
22: drain electrode 24: ^{N +} -type drain region 26,40,44,48,52,58: insulating film 28,42,46,50,54,60: embedded electrode 30: N ^- -type drift region 32: P ⁻ type body region 33: P ⁺ type body region 34: N ⁺ type source region 35: gate insulating film 36: gate electrode 37: interelectrode insulating layer 38: source electrode 56: gate pad

Claims

A MOSFET including a drain electrode, a source electrode, a gate electrode, and a semiconductor region,
The semiconductor region further includes a buried electrode buried in a state covered by an insulating film except for a part thereof,
The buried electrode is electrically connected to the source electrode or the gate electrode at a portion not covered with the insulating film,
A MOSFET characterized in that at least a part of an insulating film covering the embedded electrode is in contact with the drain electrode or is connected to the drain electrode through a semiconductor region having an impurity concentration of 10 ¹⁷ / cm ³ or more.

2. The MOSFET according to claim 1, wherein the buried electrode is formed in an element peripheral region of the MOSFET where substantially no FET operation is performed.