JP2008021930A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device constituted by juxtaposing an MOS and an SBD on a semiconductor substrate, superior in recovery characteristic of a diode, reducible in forward direction loss, free of decreases in breakdown voltage and surge tolerance, superior in switching characteristic, compact in structure, and inexpensive. <P>SOLUTION: The semiconductor device 100 has embedded trenches T1 and T2 formed linearly without crossing each other, and a predetermined region at a surface layer divided into a plurality of partition regions R1 and R2. In the first partition region R1, a layer 33 of a second conductivity type to become a channel of the MOS is formed, polycrystalline silicon in the first embedded trench T1 is connected to a gate wiring, and polycrystalline silicon in the second embedded trench T2 is connected to a source wiring or the gate wiring. In the second partition region R2, a layer 30a of a first conductivity type is exposed on a surface and connected to the source wiring, and a Schottky barrier is formed. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、トレンチゲート構造の縦型MOSトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる半導体装置に関する。   The present invention relates to a semiconductor device in which a vertical MOS transistor having a trench gate structure and a Schottky barrier diode are provided on one semiconductor substrate.

車載用のモータ等の負荷を駆動するためのインバータ回路は、直流と交流との交換機であり、直流電圧を交流電圧に変換して、負荷であるモータ等に給電する。誘導性のモータを駆動するためのインバータ回路は、スイッチング素子であるMOSトランジスタ(以下MOSと略記)や絶縁ゲートバイポーラトランジスタ(以下IGBTと略記)と、フリーホイールダイオード(以下FWDと略記)で構成される。ここで、FWDは、MOSのオフ中にモータに流れる電流を迂回還流させ、モータを流れる電流自体がMOSのスイッチングにより変化しないようにしている。より具体的には、直流電源とモータとを繋ぎ、モータに電圧を印加していたMOSがオフすると、モータを流れていた電流がモータのインダクタンスLに蓄積されているエネルギーによりFWDを通って直流電流を逆流し、モータは、逆の直流電圧が印加されているのと等価な状態となる。これによって、モータの電流をMOSのスイッチングにより急激に遮断することなく、スイッチングにより直流電源から交流電圧を給電することができる。この様な動作を行うため、インバータ回路では、MOSに対して逆並列に接続されたFWDが必要となる。上記インバータ回路において、スイッチング素子として機能するMOSに対しては、低オン抵抗、低スイッチング損失が要求される。また、FWDに対しては、リカバリー特性および順方向損失が重要な特性となる。   An inverter circuit for driving a load such as an in-vehicle motor is an exchange between direct current and alternating current, converts a direct current voltage into an alternating current voltage, and supplies power to the load motor and the like. An inverter circuit for driving an inductive motor is composed of a MOS transistor (hereinafter abbreviated as MOS) or an insulated gate bipolar transistor (hereinafter abbreviated as IGBT) which is a switching element, and a free wheel diode (hereinafter abbreviated as FWD). The Here, the FWD bypasses and recirculates the current flowing through the motor while the MOS is off so that the current flowing through the motor itself does not change due to the switching of the MOS. More specifically, when the MOS that connected the DC power source and the motor and applied the voltage to the motor is turned off, the current flowing through the motor passes through the FWD by the energy accumulated in the inductance L of the motor, and the DC is supplied. The current is reversed, and the motor is in a state equivalent to a reverse DC voltage being applied. As a result, the AC voltage can be supplied from the DC power supply by switching without suddenly interrupting the motor current by switching the MOS. In order to perform such an operation, the inverter circuit requires an FWD connected in antiparallel to the MOS. In the inverter circuit, a low on-resistance and a low switching loss are required for the MOS functioning as a switching element. For FWD, recovery characteristics and forward loss are important characteristics.

上記スイッチング素子であるMOSやIGBTをトレンチゲート構造の縦型MOSトランジスタとして形成する場合、N導電型半導体基板の主面側の表層部にトランジスタのチャネル形成領域となるP導電型層が形成されるため、界面のPN接合を利用して(ボディ)ダイオードを構成し、これをFWDとすることが可能である。この構造では、縦型MOSトランジスタとボディダイオードが隣接して配置されることとなるため、基本的には、スイッチング特性の良い半導体装置とすることができる。しかしながら、上記のようにして形成されたボディダイオードは、リカバリー時間が長く、また、順方向損失が大きいという問題がある。   When the MOS or IGBT, which is the switching element, is formed as a vertical MOS transistor having a trench gate structure, a P conductivity type layer serving as a channel formation region of the transistor is formed on the surface layer portion on the main surface side of the N conductivity type semiconductor substrate. Therefore, it is possible to configure a (body) diode by using the PN junction at the interface and to make it an FWD. In this structure, since the vertical MOS transistor and the body diode are disposed adjacent to each other, a semiconductor device having good switching characteristics can be basically obtained. However, the body diode formed as described above has a problem that the recovery time is long and the forward loss is large.

PN接合を利用した上記ボディダイオードの問題を克服するため、ショットキーバリアダイオード(以下SBDと略記)の利用が検討されている。例えば、特開2002−373989号公報(特許文献1)において、トレンチゲート構造の縦型MOSトランジスタとSBDが一つの半導体基板に併設されてなる半導体装置が開示されている。   In order to overcome the problem of the body diode using a PN junction, the use of a Schottky barrier diode (hereinafter abbreviated as SBD) has been studied. For example, Japanese Patent Laid-Open No. 2002-37389 (Patent Document 1) discloses a semiconductor device in which a vertical MOS transistor having a trench gate structure and an SBD are provided on one semiconductor substrate.

図18は、特許文献1に開示された従来の半導体装置の構造を示す図で、半導体装置90の模式的な断面図である。図18では、N+/N−基板上に形成されたトレンチゲート構造のNMOSFET(以下MOSと略記)の数セル分とSBDの構造が示されている。   FIG. 18 is a diagram showing the structure of a conventional semiconductor device disclosed in Patent Document 1, and is a schematic cross-sectional view of a semiconductor device 90. FIG. 18 shows the structure of an SBD and several cells of NMOSFET (hereinafter abbreviated as MOS) having a trench gate structure formed on an N + / N− substrate.

図18の半導体装置90において、N+/N−基板のN−層11の表層部には、MOS形成領域14に選択的にPベース層12が形成され、このPベース層12の表層部には選択的にN+ソース領域13が形成され、このN+ソース領域13の表面からN−層11に達する深さのゲートトレンチが形成されている。そして、MOS形成領域14のPベース層12の周囲を例えば連続的に囲むようにSBD形成領域28が配置されており、このSBD形成領域28の周囲を取り囲むように、Pベース層12と同じ工程でガードリング領域17が形成されている。   In the semiconductor device 90 of FIG. 18, a P base layer 12 is selectively formed in the MOS formation region 14 in the surface layer portion of the N− layer 11 of the N + / N− substrate. An N + source region 13 is selectively formed, and a gate trench having a depth reaching the N− layer 11 from the surface of the N + source region 13 is formed. The SBD formation region 28 is disposed so as to continuously surround, for example, the periphery of the P base layer 12 in the MOS formation region 14. The same process as that of the P base layer 12 is performed so as to surround the periphery of the SBD formation region 28. Thus, a guard ring region 17 is formed.

また、MOS形成領域14の基板上に層間絶縁膜19が堆積されており、この層間絶縁膜19の所定の位置に複数のコンタクトホールが開口されている。そして、SBD形成領域28のN−層11の表面上、および層間絶縁膜19に形成されたコンタクトホールを通じてN+ソース領域13の一部の表面上に、バリアメタル21が形成されている。バリアメタル21は、SBD形成領域28のN−層11の表面ではショットキー接合となり、N+ソース領域13の表面(高濃度領域)ではオーミック接合となっている。さらに、バリアメタル21の上に、SBDのアノード電極およびMOSのソース電極として共通にメタルからなる第1の主電極1が形成されている。また、チップ裏面側には、MOSのドレイン電極およびSBDのカソード電極として共通に第2の主電極22がほぼ全面的に設けられている。
特開2002−373989号公報
An interlayer insulating film 19 is deposited on the substrate of the MOS formation region 14, and a plurality of contact holes are opened at predetermined positions of the interlayer insulating film 19. A barrier metal 21 is formed on the surface of the N− layer 11 in the SBD formation region 28 and on a part of the surface of the N + source region 13 through a contact hole formed in the interlayer insulating film 19. The barrier metal 21 is a Schottky junction on the surface of the N− layer 11 in the SBD formation region 28, and an ohmic junction on the surface (high concentration region) of the N + source region 13. Furthermore, a first main electrode 1 made of metal is formed on the barrier metal 21 in common as an anode electrode of SBD and a source electrode of MOS. The second main electrode 22 is provided almost entirely on the back side of the chip in common as the MOS drain electrode and the SBD cathode electrode.
JP 2002-373890 A

図18に示す半導体装置90は、MOSとSBDが逆並列に接続された構造となっており、SBDをFWDとして用い、この半導体装置90を上記インバータ回路に適用することができる。SBDは、上記ボディダイオードのようなPN接合ダイオードに較べて閾値電圧が低いため、FWDとして用いた場合には、リカバリー特性に優れると共に、順方向損失を低減することができる。   A semiconductor device 90 illustrated in FIG. 18 has a structure in which a MOS and an SBD are connected in antiparallel. The SBD can be used as an FWD, and the semiconductor device 90 can be applied to the inverter circuit. Since SBD has a lower threshold voltage than a PN junction diode such as the body diode, when used as an FWD, it has excellent recovery characteristics and can reduce forward loss.

一方、上記ボディダイオードがMOSのチャネル形成領域となるP導電型層(図18のPベース層12に相当)を利用しているのに対して、図18の半導体装置90では、MOS形成領域14のPベース層12の周囲を連続的に囲むようにして、独立したSBD形成領域28が配置されている。このため、半導体装置90では、基本的にスイッチング特性が悪く、また、チップ面積が増大してチップコストが増加してしまうという問題がある。   On the other hand, the body diode uses a P-conductivity type layer (corresponding to the P base layer 12 in FIG. 18) serving as a MOS channel formation region, whereas in the semiconductor device 90 in FIG. An independent SBD formation region 28 is disposed so as to continuously surround the periphery of the P base layer 12. For this reason, the semiconductor device 90 has a problem that the switching characteristics are basically poor, and the chip area increases and the chip cost increases.

上記半導体装置90におけるチップ面積の増大を抑えるため、MOS形成領域14におけるゲートトレンチの間隔を大きくして、隣り合ったゲートトレンチ間にSBDを配置する構造が考えられる。しかしながら、この構造では、ゲートトレンチの間隔を大きくするため、MOSの耐圧が低下するという別の問題が起きる。また、同構造では限られた領域にMOSとSBDを搭載するため、MOSのPベース層12の領域は、横方向拡散分を考慮して十分狭くする必要がある。しかしながら、MOSのPベース層12は寄生バイポーラトランジスタのベースに相当し、Pベース層12の領域面積を十分確保しないと、寄生動作を起こしやすい。即ち、L負荷サージ耐量が低下するという問題がある。   In order to suppress an increase in the chip area in the semiconductor device 90, a structure in which the SBD is arranged between adjacent gate trenches by increasing the interval between the gate trenches in the MOS formation region 14 is conceivable. However, in this structure, another problem arises that the breakdown voltage of the MOS is lowered because the interval between the gate trenches is increased. In addition, since the MOS and SBD are mounted in a limited area in the same structure, the area of the P base layer 12 of the MOS needs to be sufficiently narrow in consideration of the amount of lateral diffusion. However, the P base layer 12 of the MOS corresponds to the base of the parasitic bipolar transistor, and parasitic operation is likely to occur unless the area of the P base layer 12 is sufficiently secured. That is, there is a problem that the L load surge resistance is reduced.

そこで本発明は、トレンチゲート構造の縦型MOSトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる半導体装置であって、ダイオードのリカバリー特性に優れると共に順方向損失を低減することができ、トランジスタの耐圧やサージ耐量の劣化がなく、スイッチング特性に優れる小型で安価な半導体装置を提供することを目的としている。   Therefore, the present invention is a semiconductor device in which a vertical MOS transistor having a trench gate structure and a Schottky barrier diode are provided on a single semiconductor substrate, and has excellent diode recovery characteristics and can reduce forward loss. An object of the present invention is to provide a small and inexpensive semiconductor device that does not deteriorate the breakdown voltage and surge resistance of a transistor and has excellent switching characteristics.

請求項1に記載の半導体装置は、トレンチゲート構造の縦型MOSトランジスタとショットキーバリアダイオードが、第1導電型の半導体基板に併設されてなる半導体装置であって、前記半導体基板の主面側の表層部に、絶縁膜を介して多結晶シリコンが埋め込まれた埋め込みトレンチが、基板面内において互いに交差しない複数本のライン状に形成され、基板面内において前記半導体基板の主面側の表層部における所定領域が、前記複数本の埋め込みトレンチにより仕切られて、複数個の仕切り領域に分割され、前記複数個の仕切り領域のうち、一方の第1仕切り領域において、前記縦型MOSトランジスタのチャネル形成領域となる第2導電型層が、前記半導体基板の主面側の表層部に形成されてなり、前記複数本の埋め込みトレンチのうち、前記第2導電型層の表層部に形成された前記縦型MOSトランジスタのソース領域である第1導電型領域に隣接する一方の第1埋め込みトレンチ内の多結晶シリコンが、前記縦型MOSトランジスタのゲート配線に接続され、前記複数本の埋め込みトレンチのうち、前記第1導電型領域に隣接しないもう一方の第2埋め込みトレンチ内の多結晶シリコンが、前記縦型MOSトランジスタのソース配線またはゲート配線に接続されてなり、前記複数個の仕切り領域のうち、もう一方の第2仕切り領域において、前記半導体基板からなる第1導電型層が主面側の表面に露出して、前記縦型MOSトランジスタのソース配線に接続され、前記ショットキーバリアダイオードのショットキーバリアが形成されてなることを特徴としている。   The semiconductor device according to claim 1 is a semiconductor device in which a vertical MOS transistor having a trench gate structure and a Schottky barrier diode are provided side by side on a semiconductor substrate of a first conductivity type, and the main surface side of the semiconductor substrate Embedded trenches in which polycrystalline silicon is embedded through an insulating film are formed in a plurality of lines that do not cross each other in the substrate surface, and the surface layer on the main surface side of the semiconductor substrate in the substrate surface A predetermined region in the section is partitioned by the plurality of buried trenches and divided into a plurality of partition regions, and one of the plurality of partition regions has a channel of the vertical MOS transistor in one first partition region. A second conductivity type layer serving as a formation region is formed in a surface layer portion on the main surface side of the semiconductor substrate, and the plurality of buried trenches are formed. That is, the polycrystalline silicon in one first buried trench adjacent to the first conductivity type region which is the source region of the vertical MOS transistor formed in the surface layer portion of the second conductivity type layer is the vertical MOS. Polycrystalline silicon in the other second buried trench which is connected to the gate wiring of the transistor and is not adjacent to the first conductivity type region among the plurality of buried trenches is the source wiring or gate of the vertical MOS transistor. A first conductive type layer made of the semiconductor substrate is exposed on the surface on the main surface side in the other second partition region of the plurality of partition regions, and the vertical MOS A Schottky barrier of the Schottky barrier diode is formed and connected to a source wiring of a transistor.

上記半導体装置おいては、縦型MOSトランジスタとショットキーバリアダイオードが一つの半導体基板に併設され、それぞれが逆並列に接続された構造となっている。従って、上記半導体装置を、そのままインバータ回路のスイッチング素子として利用することができる。この場合、上記半導体装置おけるショットキーバリアダイオードは、PN接合ダイオードに較べて閾値電圧が低いため、リカバリー特性に優れると共に、順方向損失を低減することができる。   The semiconductor device has a structure in which a vertical MOS transistor and a Schottky barrier diode are provided on one semiconductor substrate and are connected in antiparallel. Therefore, the semiconductor device can be used as a switching element of an inverter circuit as it is. In this case, since the Schottky barrier diode in the semiconductor device has a threshold voltage lower than that of the PN junction diode, it has excellent recovery characteristics and can reduce forward loss.

上記半導体装置においては、縦型MOSトランジスタとショットキーバリアダイオードが、それぞれ分離した別領域ではなく、一つの所定領域内の埋め込みトレンチにより仕切られた各仕切り領域に、近接して配置されることとなる。このため、上記半導体装置は、スイッチング特性に優れる小型で安価な半導体装置とすることができる。また、所定領域を仕切る複数本の埋め込みトレンチの間隔を適宜設定することによって、各仕切り領域に配置される縦型MOSトランジスタの耐圧低下を抑制することができる。さらに、縦型MOSトランジスタのチャネル形成領域となる第2導電型層は、横方向の拡散が埋め込みトレンチによって制限されるため、不純物濃度の制御が容易であり、寄生バイポーラトランジスタの寄生動作を抑制して、L負荷サージ耐量の低下を防止することができる。   In the above semiconductor device, the vertical MOS transistor and the Schottky barrier diode are arranged not in separate regions, but in close proximity to each partition region partitioned by a buried trench in one predetermined region. Become. Therefore, the semiconductor device can be a small and inexpensive semiconductor device having excellent switching characteristics. In addition, by appropriately setting the interval between the plurality of buried trenches that partition the predetermined region, it is possible to suppress a decrease in breakdown voltage of the vertical MOS transistor disposed in each partition region. In addition, the second conductivity type layer, which is the channel formation region of the vertical MOS transistor, is limited in the lateral diffusion by the buried trench, so that the impurity concentration can be easily controlled and the parasitic operation of the parasitic bipolar transistor is suppressed. Thus, it is possible to prevent a decrease in the L load surge resistance.

以上のようにして、上記半導体装置は、トレンチゲート構造の縦型MOSトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる半導体装置であって、ダイオードのリカバリー特性に優れると共に順方向損失を低減することができ、トランジスタの耐圧やサージ耐量の劣化がなく、スイッチング特性に優れる小型の半導体装置となっている。   As described above, the above semiconductor device is a semiconductor device in which a vertical MOS transistor having a trench gate structure and a Schottky barrier diode are provided on one semiconductor substrate, and has excellent diode recovery characteristics and forward loss. Thus, the transistor withstand voltage and surge withstand capability are not deteriorated and the semiconductor device is excellent in switching characteristics.

上記半導体装置においては、例えば請求項2に記載のように、前記半導体基板の主面側の上方において、前記所定領域を覆うようにして、前記縦型MOSトランジスタのソース配線である第1金属層が配置され、前記第1金属層を取り囲むようにして、前記縦型MOSトランジスタのゲート配線である第2金属層が形成されてなるように構成することが好ましい。これによれば、ソース配線である第1金属層が、最短長さでソース領域に接続されると共に、大きな面積を確保することができる。このため、配線抵抗が低減されて、上記半導体装置を、大容量のパワー素子とすることができる。   In the semiconductor device, for example, as described in claim 2, the first metal layer which is the source wiring of the vertical MOS transistor so as to cover the predetermined region above the main surface side of the semiconductor substrate. It is preferable that a second metal layer that is a gate wiring of the vertical MOS transistor is formed so as to surround the first metal layer. According to this, the first metal layer as the source wiring is connected to the source region with the shortest length, and a large area can be secured. For this reason, wiring resistance is reduced, and the semiconductor device can be a large-capacity power element.

上記半導体装置における第2埋め込みトレンチ内の多結晶シリコンは、縦型MOSトランジスタのオフ時にゲート電極である第1埋め込みトレンチ内の多結晶シリコンと同電位の零電位とするため、ソース配線またはゲート配線に接続される。   The polycrystalline silicon in the second buried trench in the semiconductor device has a zero potential which is the same potential as the polycrystalline silicon in the first buried trench which is the gate electrode when the vertical MOS transistor is turned off. Connected to.

請求項3に記載のように、前記第2埋め込みトレンチ内の多結晶シリコンを、前記縦型MOSトランジスタのソース配線に接続した場合には、ゲート配線に接続する場合に較べて、ゲートに不要な寄生容量が付加されない。このため、縦型MOSトランジスタのスイッチング速度の劣化を抑制することができ好ましい。   According to a third aspect of the present invention, when the polycrystalline silicon in the second buried trench is connected to the source wiring of the vertical MOS transistor, it is unnecessary for the gate as compared with the case of connecting to the gate wiring. No parasitic capacitance is added. For this reason, deterioration of the switching speed of the vertical MOS transistor can be suppressed, which is preferable.

この場合には、例えば請求項4に記載のように、前記第2埋め込みトレンチ内の多結晶シリコンが、前記所定領域の外側において前記半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層を介して、前記縦型MOSトランジスタのソース配線に接続されてなるように構成することができる。また、例えば請求項5に記載のように、隣り合った前記第1仕切り領域と第2仕切り領域において、前記半導体基板の表面に露出する前記第1導電型領域、第2導電型層、第2埋め込みトレンチ内の多結晶シリコンおよび第1導電型層が、半導体基板上に形成された金属層で共通接続されてなるように構成してもよい。   In this case, for example, as in claim 4, the polycrystalline silicon in the second buried trench is connected to the polycrystalline silicon formed on the semiconductor substrate outside the predetermined region. It can be configured to be connected to the source wiring of the vertical MOS transistor via a silicon layer. Further, for example, as in claim 5, in the adjacent first partition region and second partition region, the first conductivity type region, the second conductivity type layer, and the second exposed on the surface of the semiconductor substrate. The polysilicon and the first conductivity type layer in the buried trench may be configured to be commonly connected by a metal layer formed on the semiconductor substrate.

一方、第2埋め込みトレンチ内の多結晶シリコンを第1埋め込みトレンチ内の多結晶シリコンと同じ縦型MOSトランジスタのゲート配線に接続する場合には、配線構造が簡略化され、より小型の半導体装置とすることができる。この場合には、例えば請求項6に記載のように、前記第1埋め込みトレンチ内および第2埋め込みトレンチ内の多結晶シリコンが、前記所定領域の外側において前記半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層を介して、前記縦型MOSトランジスタのゲート配線に接続されてなるように構成することができる。   On the other hand, when the polycrystalline silicon in the second buried trench is connected to the gate wiring of the same vertical MOS transistor as the polycrystalline silicon in the first buried trench, the wiring structure is simplified, and a smaller semiconductor device is obtained. can do. In this case, for example, as described in claim 6, the polycrystalline silicon in which the polycrystalline silicon in the first buried trench and the second buried trench is formed on the semiconductor substrate outside the predetermined region. It can be configured to be connected to the gate wiring of the vertical MOS transistor through a polycrystalline silicon layer connected to silicon.

上記半導体装置においては、請求項7に記載のように、前記複数個の仕切り領域において、前記第2仕切り領域の両隣に、前記第1仕切り領域が配置されてなることが好ましい。この場合には、ショットキーバリアダイオードの両隣に縦型MOSトランジスタが配置されることとなる。このため、縦型MOSトランジスタとショットキーバリアダイオード間でのキャリアの移動時間が短縮されて、当該半導体装置は、特にスイッチング特性に優れる半導体装置とすることができる。   In the semiconductor device, as described in claim 7, it is preferable that in the plurality of partition regions, the first partition region is arranged on both sides of the second partition region. In this case, a vertical MOS transistor is arranged on both sides of the Schottky barrier diode. For this reason, the carrier movement time between the vertical MOS transistor and the Schottky barrier diode is shortened, and the semiconductor device can be a semiconductor device particularly excellent in switching characteristics.

上記半導体装置におけるライン状の埋め込みトレンチは、曲線状であってもよいが、請求項8に記載のように、直線状であることがより好ましい。また、この場合には、請求項9に記載のように、前記複数本の埋め込みトレンチが、互いに平行に形成されてなることが好ましい。当該半導体装置は、耐圧設計等が容易となり、信頼性が高く安価な半導体装置とすることができる。   The line-shaped buried trench in the semiconductor device may be curved, but as described in claim 8, it is more preferably linear. In this case, as described in claim 9, it is preferable that the plurality of buried trenches are formed in parallel to each other. The semiconductor device can be easily designed with high withstand voltage, and can be a highly reliable and inexpensive semiconductor device.

互いに平行で直線状の埋め込みトレンチを用いる場合、例えば請求項10に記載のように、前記第1仕切り領域と第2仕切り領域の幅が、全て等しく設定されてなるように構成することができる。また、請求項11に記載のように、前記第2仕切り領域の幅が、前記第1仕切り領域の幅より小さく設定されてなるように構成してもよい。この場合には、第2仕切り領域(ショットキーバリアダイオード)の挿入配置に伴う耐圧の劣化を、より抑制することができる。   When parallel and straight buried trenches are used, for example, the widths of the first partition region and the second partition region can be set to be equal to each other. Further, as described in claim 11, the width of the second partition region may be set smaller than the width of the first partition region. In this case, it is possible to further suppress the deterioration of the breakdown voltage accompanying the insertion arrangement of the second partition region (Schottky barrier diode).

また、第2仕切り領域(ショットキーバリアダイオード)の挿入配置に伴う耐圧の劣化を抑制するために、請求項12に記載のように、前記第2仕切り領域を規定する2本の隣り合った埋め込みトレンチに対して、該隣り合った埋め込みトレンチ同士をはしご状に連結する複数本の第3埋め込みトレンチが形成され、前記第2仕切り領域が、前記複数本の第3埋め込みトレンチにより仕切られて、複数個の小領域に分割されてなるように構成してもよい。この場合には、特に請求項13に記載のように、前記小領域が、略正方形状であることが好ましい。   Moreover, in order to suppress the breakdown voltage degradation due to the insertion arrangement of the second partition region (Schottky barrier diode), two adjacent embeddings defining the second partition region as described in claim 12 A plurality of third buried trenches that connect the adjacent buried trenches in a ladder shape are formed with respect to the trench, and the second partition region is partitioned by the plurality of third buried trenches, You may comprise so that it may divide | segment into a small area | region. In this case, it is preferable that the small region has a substantially square shape.

耐圧を向上するためには、例えば請求項14に記載のように、上記半導体装置における前記埋め込みトレンチの絶縁膜を、トレンチ底部がトレンチ側壁部に較べて厚く形成されてなるようにしてもよい。また、請求項15に記載のように、上記半導体装置における前記埋め込みトレンチを、トレンチ底部の曲率半径が、トレンチ上部におけるトレンチ半径より大きく形成されてなるようにしてもよい。   In order to improve the breakdown voltage, for example, as described in claim 14, the insulating film of the buried trench in the semiconductor device may be formed such that the bottom of the trench is thicker than the side wall of the trench. According to a fifteenth aspect of the present invention, the buried trench in the semiconductor device may be formed such that a curvature radius at the bottom of the trench is larger than a trench radius at the top of the trench.

上記半導体装置に関して良好な特性を得るためには、特に請求項16に記載のように、前記第1導電型をN導電型とし、前記第2導電型をP導電型とすることが好ましい。   In order to obtain good characteristics with respect to the semiconductor device, it is particularly preferable that the first conductivity type is an N conductivity type and the second conductivity type is a P conductivity type, as described in claim 16.

以上に示した半導体装置は、縦型MOSトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる小型の半導体装置である。従って、上記半導体装置は、請求項17に記載のように、縦型MOSトランジスタとフリーホイールダイオード(FWD)の組み合わせで構成されるインバータ回路に用いられる半導体装置であって、前記ショットキーバリアダイオードが、前記FWDとして用いられる場合に好適である。   The semiconductor device described above is a small semiconductor device in which a vertical MOS transistor and a Schottky barrier diode are provided on one semiconductor substrate. Therefore, as described in claim 17, the semiconductor device is a semiconductor device used in an inverter circuit configured by a combination of a vertical MOS transistor and a free wheel diode (FWD), wherein the Schottky barrier diode is It is suitable when used as the FWD.

また、上記半導体装置は、小型の半導体装置であって、高耐圧も確保することができる。従って、上記半導体装置は、請求項18に記載のように、車載用の半導体装置として好適である。   Further, the semiconductor device is a small semiconductor device and can ensure high breakdown voltage. Therefore, the semiconductor device is suitable as an in-vehicle semiconductor device.

以下、本発明を実施するための最良の形態を、図に基づいて説明する。   The best mode for carrying out the present invention will be described below with reference to the drawings.

図1は、本発明における半導体装置の一例で、半導体装置100の模式的な断面図である。また、図2は、図1に示す半導体装置100の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線A−Aでの断面が図1に相当する。   FIG. 1 is a schematic sectional view of a semiconductor device 100 as an example of the semiconductor device according to the present invention. 2 is a schematic plan view showing an example of a plane pattern of the main part of the semiconductor device 100 shown in FIG. 1, and a cross section taken along a dashed line AA in FIG. 1 corresponds to FIG.

図1と図2に示す半導体装置100は、トレンチゲート構造の縦型MOSトランジスタ(以下、MOSと略記)とショットキーバリアダイオード(以下、SBDと略記)が、N導電型(N−)の半導体基板30に併設されてなる半導体装置である。尚、以下の例では縦型MOSトランジスタとして、NMOSFET(N-channel Metal Oxide Semiconductor Field Effect Transistor)を例にして説明するが、半導体基板30の裏面側にP導電型層が設けられたIGBT(Insulated Gate BipolarTransistor)であってもよい。   A semiconductor device 100 shown in FIG. 1 and FIG. 2 includes a trench gate structure vertical MOS transistor (hereinafter abbreviated as MOS) and a Schottky barrier diode (hereinafter abbreviated as SBD). This is a semiconductor device provided alongside the substrate 30. In the following example, an NMOSFET (N-channel Metal Oxide Semiconductor Field Effect Transistor) will be described as an example of a vertical MOS transistor, but an IGBT (Insulated) in which a P-conductivity type layer is provided on the back side of the semiconductor substrate 30. Gate BipolarTransistor).

半導体装置100では、図1に示すように、絶縁膜31を介して多結晶シリコン32が埋め込まれた複数本の埋め込みトレンチT1,T2が、半導体基板30の主面側の表層部に形成されている。トレンチ内の多結晶シリコン32は、N+型にドープされている。また、埋め込みトレンチT1,T2の間隔は、例えば2μm〜5μmとする。尚、複数本の埋め込みトレンチT1,T2のうち、MOSのゲート電極として機能する埋め込みトレンチを第1埋め込みトレンチT1とし、MOSのゲート電極として機能しない埋め込みトレンチを第2埋め込みトレンチT2とする。   In the semiconductor device 100, as shown in FIG. 1, a plurality of buried trenches T <b> 1 and T <b> 2 in which polycrystalline silicon 32 is buried via an insulating film 31 are formed in the surface layer portion on the main surface side of the semiconductor substrate 30. Yes. The polycrystalline silicon 32 in the trench is doped N + type. The interval between the buried trenches T1 and T2 is, for example, 2 μm to 5 μm. Of the plurality of buried trenches T1 and T2, a buried trench that functions as a MOS gate electrode is a first buried trench T1, and a buried trench that does not function as a MOS gate electrode is a second buried trench T2.

複数本の埋め込みトレンチT1,T2は、図2に示すように、基板面内において互いに平行な複数本の直線状に形成されている。半導体基板30の主面側の表層部における所定の図2に示す内部領域は、複数本の埋め込みトレンチT1,T2により仕切られて、複数個の仕切り領域R1,R2に分割されている。尚、図2の内部領域を取り囲む外周領域は、次に示すP導電型(P)層33と同時もしくは別工程で形成されるP導電型(P)領域36となっている。   As shown in FIG. 2, the plurality of buried trenches T1 and T2 are formed in a plurality of straight lines parallel to each other in the substrate surface. The predetermined internal region shown in FIG. 2 in the surface layer portion on the main surface side of the semiconductor substrate 30 is partitioned by a plurality of buried trenches T1 and T2, and is divided into a plurality of partition regions R1 and R2. 2 is a P-conductivity type (P) region 36 that is formed simultaneously with or separately from the P-conductivity type (P) layer 33 shown below.

複数個の仕切り領域R1,R2のうち、MOSが形成されている領域を第1仕切り領域R1とし、SBDが形成されている領域を第2仕切り領域R2とする。一方の第1仕切り領域R1においては、MOSのチャネル形成領域となるP導電型(P)層33が、半導体基板30の主面側の表層部に形成されている。また、P導電型層33の表層部には、第1埋め込みトレンチT1に隣接して、MOSのソース領域であるN導電型(N+)領域34が形成されている。もう一方の第2仕切り領域R2においては、半導体基板30からなるN導電型(N−)層30aが主面側の表面に露出している。尚、半導体基板30の裏面側の表層部には、共通するMOSのドレイン(D)電極およびSBDのカソード電極に接続するためのN導電型(N+)層35が形成されている。また、図1では、N導電型(N+)層35がN導電型(N−)層30aに較べて薄く描かれているが、N導電型(N+)層35からなる厚いウエハ上に、薄いN導電型(N−)層30aをエピタキシャル成長させた半導体基板30であってもよい。半導体装置100において、N導電型(N−)層30aは、MOSとSBDに対して、キャリアのドリフト層として機能する。   Of the plurality of partition regions R1 and R2, a region where the MOS is formed is referred to as a first partition region R1, and a region where the SBD is formed is referred to as a second partition region R2. In one first partition region R 1, a P-conductivity type (P) layer 33 that becomes a MOS channel formation region is formed on the surface layer portion on the main surface side of the semiconductor substrate 30. In the surface layer portion of the P conductivity type layer 33, an N conductivity type (N +) region 34, which is a source region of the MOS, is formed adjacent to the first buried trench T1. In the other second partition region R2, an N conductivity type (N−) layer 30a made of the semiconductor substrate 30 is exposed on the surface on the main surface side. An N conductivity type (N +) layer 35 for connection to the common MOS drain (D) electrode and SBD cathode electrode is formed on the surface layer portion on the back side of the semiconductor substrate 30. In FIG. 1, the N conductivity type (N +) layer 35 is drawn thinner than the N conductivity type (N−) layer 30a. However, the N conductivity type (N +) layer 35 is thin on a thick wafer made of the N conductivity type (N +) layer 35. The semiconductor substrate 30 may be an epitaxially grown N conductivity type (N−) layer 30a. In the semiconductor device 100, the N conductivity type (N−) layer 30a functions as a carrier drift layer with respect to the MOS and the SBD.

複数本の埋め込みトレンチT1,T2のうち、MOSのゲート電極として機能する第1埋め込みトレンチT1内の多結晶シリコンは、MOSのゲート(G)配線に接続される。また、第2仕切り領域R2において表面に露出しているN導電型層30aは、MOSのソース配線に共通接続され、図1中に太線で示したコンタクト部でSBDのショットキーバリアが形成される。さらに、MOSのソース領域であるN導電型(N+)領域34に隣接せず、ゲート電極として機能しない第2埋め込みトレンチT2内の多結晶シリコンは、図1の半導体装置100では、MOSのソース(S)配線に接続されている。   Of the plurality of buried trenches T1 and T2, the polycrystalline silicon in the first buried trench T1 functioning as the MOS gate electrode is connected to the gate (G) wiring of the MOS. Further, the N conductivity type layer 30a exposed on the surface in the second partition region R2 is commonly connected to the source wiring of the MOS, and an SBD Schottky barrier is formed at the contact portion indicated by a thick line in FIG. . Further, in the semiconductor device 100 of FIG. 1, the polycrystalline silicon in the second buried trench T2 that is not adjacent to the N conductivity type (N +) region 34 that is the MOS source region and does not function as the gate electrode is the source of the MOS ( S) Connected to the wiring.

半導体装置100では、半導体基板30の主面側の上方において、図2に示すように、所定の内部領域を覆うようにして、MOSのソース(S)配線である第1金属層M1が配置されている。また、第1金属層M1を取り囲むようにして、MOSのゲート(G)配線である第2金属層M2が形成されている。これによれば、ソース配線である第1金属層M1が、最短長さでソース領域に接続されると共に、大きな面積を確保することができる。このため、配線抵抗が低減されて、半導体装置100を、大容量のパワー素子とすることができる。   In the semiconductor device 100, as shown in FIG. 2, a first metal layer M1 that is a source (S) wiring of a MOS is disposed above the main surface side of the semiconductor substrate 30 so as to cover a predetermined internal region. ing. A second metal layer M2 that is a MOS gate (G) wiring is formed so as to surround the first metal layer M1. According to this, the first metal layer M1 as the source wiring is connected to the source region with the shortest length, and a large area can be secured. For this reason, wiring resistance is reduced and the semiconductor device 100 can be made into a high capacity | capacitance power element.

半導体装置100では、前述したように、第2埋め込みトレンチT2内の多結晶シリコンが、MOSのソース(S)配線に接続される。このため、半導体装置100では、図2に示すように、第2埋め込みトレンチT2内の多結晶シリコンが、所定の内部領域の外側において半導体基板30上に形成された該多結晶シリコンに連結する多結晶シリコン層37aを介して、上方に配置されたMOSのソース配線である第1金属層M1に接続されている。また、第1埋め込みトレンチT1内の多結晶シリコンは、外周領域において半導体基板30上に形成された該多結晶シリコンに連結する多結晶シリコン層37bを介して、上方に配置されたMOSのゲート配線である第2金属層M2に接続されている。尚、図中に太い破線で囲った部分が、それぞれのコンタクト部である。   In the semiconductor device 100, as described above, the polycrystalline silicon in the second buried trench T2 is connected to the source (S) wiring of the MOS. For this reason, in the semiconductor device 100, as shown in FIG. 2, the polycrystalline silicon in the second buried trench T2 is connected to the polycrystalline silicon formed on the semiconductor substrate 30 outside the predetermined internal region. It is connected to the first metal layer M1 which is the source wiring of the MOS disposed above via the crystalline silicon layer 37a. Further, the polycrystalline silicon in the first buried trench T1 is connected to the gate line of the MOS disposed above via the polycrystalline silicon layer 37b connected to the polycrystalline silicon formed on the semiconductor substrate 30 in the outer peripheral region. Is connected to the second metal layer M2. In the figure, each portion surrounded by a thick broken line is a contact portion.

次に、図1と図2に示す半導体装置100の製造方法を、簡単に説明する。   Next, a method for manufacturing the semiconductor device 100 shown in FIGS. 1 and 2 will be briefly described.

最初に、図1に示すN導電型(N+)層35となるN+型半導体基板に、エピタキシャル成長によって、ドリフト層となるN導電型(N−)層30aを形成する。次いで、N導電型(N−)層30a表層部の所定領域に、図2に示す外周耐圧領域となるP導電型(P)領域36を形成する。次いで、イオン注入及び熱拡散によって、P導電型(P)層33を形成する。次いで、第1埋め込みトレンチT1及び第2埋め込みトレンチT2形成時のマスクとなる酸化膜を、CVD法によって約1μm堆積する。その後、フォトリソグラフィー及びドライエッチングによって、所定領域(トレンチ形成予定領域)の酸化膜を選択的に除去する。この時、図2に示すように、第1埋め込みトレンチT1より第2埋め込みトレンチT2の長さを短く設定し、終端の位置が第1埋め込みトレンチT1よりも内側になるようにパターニングする。その後、トレンチのドライエッチを行う。(トレンチ深さは、MOSの場合は1〜3μm、IGBTの場合は4〜6μmである。)次いで、ケミカルドライエッチングや犠牲酸化等のダメージ除去処理(兼、トレンチコーナの丸め処理)を行った後、熱酸化にて図1に示す絶縁膜31を形成する。その後、CVDにより、不純物がドープされた多結晶シリコン32をトレンチ内に埋め込み、さらに基板上にも堆積する(ノンドープ多結晶シリコンを堆積し、その後に不純物を導入してもよい。)その後、ドライエッチングによってパターニングすることで、図2に示す多結晶シリコン層37a,37bを形成する。このとき、第1埋め込みトレンチT1のゲート引出領域では、第1埋め込みトレンチT1の終端部を覆うように、多結晶シリコン層37bが形成される。また、内部(セル)領域の外周では、第2埋め込みトレンチT2の終端部を覆うように、多結晶シリコン層37aがパターニングされる。その後、ドライエッチングによって、トレンチマスク酸化膜を除去する。このとき、内部(セル)領域のトレンチマスク酸化膜のみエッチングされ、ゲート引出部やフィールド部ではエッチングされないようにパターニングする。その後、第1埋め込みトレンチT1と第2埋め込みトレンチT2の間の第1仕切り領域R1にMOSのチャネル形成層であるP導電型層33を形成する。次いで、同じく第1仕切り領域R1内のP導電型層33の表層部に、MOSのソース領域であるN導電型(N+)領域34を形成する。その後、層間絶縁膜を形成し、コンタクトホールを開口する。このとき、第2埋め込みトレンチT2の終端部を覆う多結晶シリコン層37a上にはソースと接続するためのコンタクトホールが形成される。その後、アルミニウム(Al)等で、第1金属層M1と第2金属層M2を形成する。これによって、第2埋め込みトレンチT2内の多結晶シリコンは、前記コンタクトホールを介してソース配線に接続される。その後、裏面研削によりウエハ厚を薄くし、図1に示す裏面のドレイン電極を形成する。   First, an N conductivity type (N−) layer 30a to be a drift layer is formed by epitaxial growth on the N + type semiconductor substrate to be the N conductivity type (N +) layer 35 shown in FIG. Next, a P conductivity type (P) region 36 to be an outer peripheral withstand voltage region shown in FIG. 2 is formed in a predetermined region of the surface layer portion of the N conductivity type (N−) layer 30a. Next, a P conductivity type (P) layer 33 is formed by ion implantation and thermal diffusion. Next, an oxide film serving as a mask for forming the first buried trench T1 and the second buried trench T2 is deposited by about 1 μm by the CVD method. Thereafter, the oxide film in a predetermined region (trench formation scheduled region) is selectively removed by photolithography and dry etching. At this time, as shown in FIG. 2, the length of the second buried trench T2 is set shorter than that of the first buried trench T1, and patterning is performed so that the terminal position is inside the first buried trench T1. Thereafter, the trench is dry-etched. (The trench depth is 1 to 3 μm in the case of MOS and 4 to 6 μm in the case of IGBT.) Next, damage removal processing (also serving as rounding of the trench corner) such as chemical dry etching and sacrificial oxidation was performed. Thereafter, the insulating film 31 shown in FIG. 1 is formed by thermal oxidation. Thereafter, polycrystalline silicon 32 doped with impurities is buried in the trench by CVD, and further deposited on the substrate (non-doped polycrystalline silicon may be deposited, and then impurities may be introduced), and then dry. By patterning by etching, polycrystalline silicon layers 37a and 37b shown in FIG. 2 are formed. At this time, in the gate lead region of the first buried trench T1, the polycrystalline silicon layer 37b is formed so as to cover the terminal portion of the first buried trench T1. In addition, on the outer periphery of the inner (cell) region, the polycrystalline silicon layer 37a is patterned so as to cover the terminal portion of the second buried trench T2. Thereafter, the trench mask oxide film is removed by dry etching. At this time, patterning is performed so that only the trench mask oxide film in the inner (cell) region is etched and not in the gate lead portion or the field portion. Thereafter, a P conductivity type layer 33, which is a MOS channel forming layer, is formed in the first partition region R1 between the first buried trench T1 and the second buried trench T2. Next, an N conductivity type (N +) region 34 which is a source region of the MOS is formed in the surface layer portion of the P conductivity type layer 33 in the first partition region R1. Thereafter, an interlayer insulating film is formed and a contact hole is opened. At this time, a contact hole for connecting to the source is formed on the polycrystalline silicon layer 37a covering the terminal portion of the second buried trench T2. Thereafter, the first metal layer M1 and the second metal layer M2 are formed of aluminum (Al) or the like. Thereby, the polycrystalline silicon in the second buried trench T2 is connected to the source wiring through the contact hole. Thereafter, the wafer thickness is reduced by backside grinding to form the drain electrode on the backside shown in FIG.

図1と図2に示す半導体装置100おいては、MOSとSBDが一つの半導体基板30に併設され、それぞれが逆並列に接続された構造となっている。従って、前述したように、半導体装置100を、そのままインバータ回路のスイッチング素子として利用することができる。この場合、半導体装置100おけSBDは、PN接合ダイオードに較べて閾値電圧が低いため、リカバリー特性に優れると共に、順方向損失を低減することができる。   The semiconductor device 100 shown in FIGS. 1 and 2 has a structure in which a MOS and an SBD are provided on one semiconductor substrate 30 and are connected in antiparallel. Therefore, as described above, the semiconductor device 100 can be used as a switching element of an inverter circuit as it is. In this case, since the SBD in the semiconductor device 100 has a lower threshold voltage than that of the PN junction diode, it has excellent recovery characteristics and can reduce forward loss.

図1と図2に示す半導体装置100においては、MOSとSBDが、図18に示した半導体装置90のようにそれぞれ分離した別領域ではなく、一つの内部領域内の埋め込みトレンチT1,T2により仕切られた各仕切り領域R1,R2に、近接して配置されることとなる。このため、図1と図2に示す半導体装置100は、スイッチング特性に優れる小型で安価な半導体装置とすることができる。また、内部領域を仕切る複数本の埋め込みトレンチT1,T2の間隔を2μm〜5μmの範囲で適宜設定することによって、逆方向バイアス時におけるトレンチ底部での電界集中を抑制し、各仕切り領域R1,R2に配置されるMOSの耐圧低下を抑制することができる。   In the semiconductor device 100 shown in FIG. 1 and FIG. 2, the MOS and SBD are not separated by separate trenches as in the semiconductor device 90 shown in FIG. It will be arranged adjacent to each partition area R1, R2. Therefore, the semiconductor device 100 shown in FIGS. 1 and 2 can be a small and inexpensive semiconductor device having excellent switching characteristics. Further, by appropriately setting the interval between the plurality of buried trenches T1 and T2 partitioning the inner region in the range of 2 μm to 5 μm, electric field concentration at the bottom of the trench during reverse bias is suppressed, and each partition region R1, R2 It is possible to suppress a decrease in breakdown voltage of the MOS arranged in the circuit.

さらに、MOSのチャネル形成領域となるP導電型層33は、横方向の拡散が図1に示すように埋め込みトレンチT1,T2によって制限される。このため、P導電型層33の横方向拡散分をマージンとして確保する必要がなく、デバイスを小型化できる。また、P導電型層33の不純物濃度の制御が容易であり、寄生バイポーラトランジスタの寄生動作を抑制して、L負荷サージ耐量の低下を防止することができる。   Further, in the P-conductivity type layer 33 serving as a MOS channel formation region, lateral diffusion is limited by the buried trenches T1 and T2 as shown in FIG. For this reason, it is not necessary to secure a margin of the lateral diffusion of the P conductivity type layer 33 as a margin, and the device can be miniaturized. In addition, the impurity concentration of the P conductivity type layer 33 can be easily controlled, and the parasitic operation of the parasitic bipolar transistor can be suppressed to prevent the L load surge withstand capability from being lowered.

以上のようにして、図1と図2に示す半導体装置100は、トレンチゲート構造の縦型MOSトランジスタとショットキーバリアダイオードが一つの半導体基板30に併設されてなる半導体装置であって、ダイオードのリカバリー特性に優れると共に順方向損失を低減することができ、トランジスタの耐圧やサージ耐量の劣化がなく、スイッチング特性に優れる小型の半導体装置とすることができる。   As described above, the semiconductor device 100 shown in FIGS. 1 and 2 is a semiconductor device in which a vertical MOS transistor having a trench gate structure and a Schottky barrier diode are provided on one semiconductor substrate 30, In addition to excellent recovery characteristics, forward loss can be reduced, and the transistor withstand voltage and surge resistance are not deteriorated, and a small semiconductor device with excellent switching characteristics can be obtained.

尚、半導体装置100における複数本の埋め込みトレンチT1,T2は、互いに平行で、直線状に形成されていた。これによって、半導体装置100は、耐圧設計等が容易となり、信頼性が高く安価な半導体装置とすることができる。しかしながら、上記した半導体装置100と同様の効果が得られる半導体装置はこれに限らず、例えば複数本の埋め込みトレンチは曲線状であってもよく、基板面内において互いに交差しない複数本のライン状に形成されていればよい。   Note that the plurality of buried trenches T1 and T2 in the semiconductor device 100 are formed in parallel and in a straight line. As a result, the semiconductor device 100 can be easily designed with high withstand voltage, and can be a highly reliable and inexpensive semiconductor device. However, the semiconductor device that can achieve the same effect as the semiconductor device 100 described above is not limited to this. For example, the plurality of buried trenches may have a curved shape, and may have a plurality of lines that do not intersect with each other in the substrate surface. It only has to be formed.

また、半導体装置100においては、図2に示す複数本の埋め込みトレンチT1,T2によって仕切られた内部領域の複数個の仕切り領域R1,R2において、第2仕切り領域R2の両隣に、第1仕切り領域R1が配置されている。これによって、SBDの両隣にMOSが配置されることとなる。このため、MOSとSBD間でのキャリアの移動時間が短縮されて、半導体装置100は、特にスイッチング特性に優れる半導体装置とすることができる。しかしながら、これに限らず、例えば複数本の埋め込みトレンチは曲線状であってもよく、MOSが形成される第1仕切り領域R1とSBDが形成される第2仕切り領域R2の配置の組み合わせは、任意であってよい。   Further, in the semiconductor device 100, in the plurality of partition regions R1 and R2 in the inner region partitioned by the plurality of buried trenches T1 and T2 shown in FIG. 2, the first partition region is adjacent to the second partition region R2. R1 is arranged. As a result, MOSs are arranged on both sides of the SBD. For this reason, the movement time of carriers between the MOS and the SBD is shortened, and the semiconductor device 100 can be a semiconductor device particularly excellent in switching characteristics. However, the present invention is not limited to this. For example, the plurality of buried trenches may be curved, and the combination of the arrangement of the first partition region R1 in which the MOS is formed and the second partition region R2 in which the SBD is formed is arbitrary. It may be.

図3は、別の半導体装置の例で、半導体装置101の模式的な断面図である。また、図4は、図3に示す半導体装置101の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線B−Bでの断面が図3に相当する。尚、図3と図4に示す半導体装置101において、図1と図2に示す半導体装置100と同様の部分については同じ符号を付した。   FIG. 3 is a schematic cross-sectional view of the semiconductor device 101 as another example of the semiconductor device. 4 is a schematic plan view showing an example of a plane pattern of the main part of the semiconductor device 101 shown in FIG. 3, and a cross section taken along a dashed line BB in the figure corresponds to FIG. In the semiconductor device 101 shown in FIGS. 3 and 4, the same parts as those of the semiconductor device 100 shown in FIGS. 1 and 2 are denoted by the same reference numerals.

図1に示す半導体装置100と図3に示す半導体装置101は、同じ断面構造を有しているが、第2埋め込みトレンチT2の接続方法が異なっている。図1の半導体装置100では、第2埋め込みトレンチT2が、MOSのソース(S)配線に接続されていた。これに対して、図3の半導体装置101では、第2埋め込みトレンチT2が、MOSのゲート(G)配線に接続されている。   The semiconductor device 100 shown in FIG. 1 and the semiconductor device 101 shown in FIG. 3 have the same cross-sectional structure, but the connection method of the second buried trench T2 is different. In the semiconductor device 100 of FIG. 1, the second buried trench T2 is connected to the source (S) wiring of the MOS. On the other hand, in the semiconductor device 101 of FIG. 3, the second buried trench T2 is connected to the gate (G) wiring of the MOS.

本発明の半導体装置における第2埋め込みトレンチT2内の多結晶シリコンは、MOSのオフ時にゲート電極である第1埋め込みトレンチT1内の多結晶シリコンと同電位の零電位とするため、ソース配線またはゲート配線に接続される。図1の半導体装置100のように、第2埋め込みトレンチT2をMOSのソース(S)配線に接続した場合には、ゲート(G)配線に接続する場合に較べて、MOSのゲートに不要な寄生(ゲート)容量が付加されない。このため、MOSのスイッチング速度の劣化を抑制し、スイッチング損失を低減することができ好ましい。   Since the polycrystalline silicon in the second buried trench T2 in the semiconductor device of the present invention has a zero potential which is the same potential as the polycrystalline silicon in the first buried trench T1 which is the gate electrode when the MOS is turned off, Connected to wiring. As in the semiconductor device 100 of FIG. 1, when the second buried trench T2 is connected to the MOS source (S) wiring, unnecessary parasitics are applied to the MOS gate as compared with the case where the second buried trench T2 is connected to the gate (G) wiring. No (gate) capacitance is added. For this reason, deterioration of the switching speed of the MOS can be suppressed and switching loss can be reduced, which is preferable.

一方、第2埋め込みトレンチT2を第1埋め込みトレンチT1と同じMOSのゲート(G)配線に接続する場合には、配線構造が簡略化され、より小型の半導体装置とすることができる。例えば、図4に示す半導体装置101では、第1埋め込みトレンチT1内および第2埋め込みトレンチT2内の多結晶シリコンが、所定の内部領域の外側において半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層37bを介して、MOSのゲート(G)配線に接続されている。   On the other hand, when the second buried trench T2 is connected to the same gate (G) wiring of the MOS as the first buried trench T1, the wiring structure is simplified and a smaller semiconductor device can be obtained. For example, in the semiconductor device 101 shown in FIG. 4, the polycrystalline silicon in the first buried trench T1 and the second buried trench T2 is connected to the polycrystalline silicon formed on the semiconductor substrate outside the predetermined internal region. It is connected to the MOS gate (G) wiring through the polycrystalline silicon layer 37b.

図5は、別の半導体装置の例で、半導体装置102の模式的な断面図である。また、図6は、図5に示す半導体装置102の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線C−Cでの断面が図5に相当する。尚、図5と図6に示す半導体装置102においても、図1と図2に示す半導体装置100と同様の部分については同じ符号を付した。   FIG. 5 is a schematic cross-sectional view of the semiconductor device 102 as another example of the semiconductor device. 6 is a schematic plan view showing an example of a plane pattern of the main part of the semiconductor device 102 shown in FIG. 5, and a cross section taken along a dashed line CC in FIG. 5 corresponds to FIG. In the semiconductor device 102 shown in FIGS. 5 and 6, the same reference numerals are given to the same parts as those of the semiconductor device 100 shown in FIGS.

図5と図6に示す半導体装置102では、図1と図2に示した半導体装置100と同様に、第2埋め込みトレンチT2がMOSのソース(S)配線に接続されている。一方、図5と図6に示す半導体装置102は、図1と図2に示した半導体装置100と異なり、隣り合った第1仕切り領域R1と第2仕切り領域R2において、半導体基板30の表面に露出するN導電型(N+)領域34、P導電型(P)層33、第2埋め込みトレンチT2内の多結晶シリコン32およびN導電型(N−)層30aが、半導体基板30上に形成されたソース配線である(第1)金属層M1で共通接続されている。このため、半導体装置102では、図6中に太い破線で囲ったようにコンタクト部を配置することで、図2に示す半導体装置100のような第2埋め込みトレンチT2内の多結晶シリコンに連結する多結晶シリコン層37aを形成する必要がなくなる。   In the semiconductor device 102 shown in FIGS. 5 and 6, the second buried trench T2 is connected to the source (S) wiring of the MOS as in the semiconductor device 100 shown in FIGS. On the other hand, the semiconductor device 102 shown in FIGS. 5 and 6 is different from the semiconductor device 100 shown in FIGS. 1 and 2 on the surface of the semiconductor substrate 30 in the adjacent first partition region R1 and second partition region R2. An exposed N conductivity type (N +) region 34, a P conductivity type (P) layer 33, a polycrystalline silicon 32 in the second buried trench T2, and an N conductivity type (N−) layer 30a are formed on the semiconductor substrate 30. The first and second metal layers M1, which are source wirings, are commonly connected. For this reason, in the semiconductor device 102, the contact portion is disposed so as to be surrounded by a thick broken line in FIG. 6, thereby connecting to the polycrystalline silicon in the second buried trench T2 like the semiconductor device 100 shown in FIG. There is no need to form the polycrystalline silicon layer 37a.

次に、図1〜図6の半導体装置100〜102において、耐圧をより向上するための方法について説明する。   Next, a method for further improving the breakdown voltage in the semiconductor devices 100 to 102 of FIGS. 1 to 6 will be described.

図7と図8は、別の半導体装置の例で、それぞれ、半導体装置103,104の模式的な断面図である。尚、図7と図8に示す半導体装置103,104において、図1に示す半導体装置100と同様の部分については同じ符号を付した。   7 and 8 are examples of other semiconductor devices, and are schematic cross-sectional views of the semiconductor devices 103 and 104, respectively. In the semiconductor devices 103 and 104 shown in FIGS. 7 and 8, the same parts as those of the semiconductor device 100 shown in FIG.

図1の半導体装置100では、埋め込みトレンチT1,T2の絶縁膜31が、トレンチ底部とトレンチ側壁部において等しい厚さに形成されていた。これに対して、図7の半導体装置103では、耐圧を向上するため、埋め込みトレンチT1a,T2aの絶縁膜31aを、トレンチ底部がトレンチ側壁部に較べて厚く形成されてなるように形成している。尚、図7の半導体装置103における埋め込みトレンチT1a,T2aの構造は、例えば、トレンチ形成後に熱酸化して底部と側壁部に等しい厚さの酸化膜を形成した後、さらにトレンチ底部に酸化膜を堆積することにより形成することができる。   In the semiconductor device 100 of FIG. 1, the insulating films 31 of the buried trenches T1 and T2 are formed to have the same thickness at the bottom of the trench and the side wall of the trench. On the other hand, in the semiconductor device 103 of FIG. 7, in order to improve the breakdown voltage, the insulating film 31a of the buried trenches T1a and T2a is formed so that the bottom of the trench is thicker than the side wall of the trench. . The structure of the buried trenches T1a and T2a in the semiconductor device 103 of FIG. 7 includes, for example, thermal oxidation after forming the trench to form an oxide film having a thickness equal to the bottom and side walls, and then forming an oxide film on the bottom of the trench. It can be formed by depositing.

また、図1の半導体装置100では、埋め込みトレンチT1,T2を、トレンチ底部の曲率半径がトレンチ上部におけるトレンチ半径と等しくなるように形成していた。これに対して、図8の半導体装置104では、耐圧を向上するため、埋め込みトレンチT1b,T2bを、トレンチ底部の曲率半径をトレンチ上部におけるトレンチ半径より大きく形成している。尚、図8の半導体装置104における埋め込みトレンチT1b,T2bの構造は、例えば、異方性エッチングによりトレンチを形成した後、トレンチ側壁に付着した反応生成物を除去しない状態で等方性エッチングすることにより形成することができる。   In the semiconductor device 100 of FIG. 1, the buried trenches T1 and T2 are formed so that the radius of curvature at the bottom of the trench is equal to the trench radius at the top of the trench. On the other hand, in the semiconductor device 104 of FIG. 8, in order to improve the breakdown voltage, the buried trenches T1b and T2b are formed so that the curvature radius at the bottom of the trench is larger than the trench radius at the top of the trench. The structure of the buried trenches T1b and T2b in the semiconductor device 104 of FIG. 8 is, for example, that isotropic etching is performed without removing reaction products adhering to the trench sidewalls after forming the trenches by anisotropic etching. Can be formed.

また、図1〜図6の半導体装置100〜102において、隣り合う埋め込みトレンチT1,T2間の間隔を狭めることによって、耐圧をより向上することができる。   Further, in the semiconductor devices 100 to 102 of FIGS. 1 to 6, the breakdown voltage can be further improved by narrowing the interval between the adjacent buried trenches T1 and T2.

図9〜図11は、別の半導体装置の例で、それぞれ、半導体装置100a〜102aの要部の平面パターン例を示す模式的な平面図である。尚、図9〜図11に示す半導体装置100a〜102aにおいて、図2,図4,図6に示す半導体装置100〜102と同様の部分については同じ符号を付した。   FIG. 9 to FIG. 11 are schematic plan views showing examples of plane patterns of main parts of the semiconductor devices 100a to 102a, which are examples of other semiconductor devices. In addition, in the semiconductor devices 100a to 102a shown in FIGS. 9 to 11, the same reference numerals are given to the same parts as those of the semiconductor devices 100 to 102 shown in FIGS.

図2,図4,図6に示す半導体装置100〜102では、仕切り領域R1,R2の幅、すなわち、互いに平行な隣り合う直線状の埋め込みトレンチT1,T2の間隔が、図のように、第1仕切り領域R1と第2仕切り領域R2で、ほぼ等しく設定されていた。これに対して、図9〜図11に示す半導体装置100a〜102aでは、第2仕切り領域R2aの幅w2が、第1仕切り領域R1aの幅w1より小さく設定されている。これによって図2,図4,図6に示す半導体装置100〜102に較べて耐圧を向上することができ、第2仕切り領域R2a(SBD)がない場合に較べて第2仕切り領域R2a(SBD)の挿入配置に伴う耐圧の劣化をより抑制することができる。   In the semiconductor devices 100 to 102 shown in FIGS. 2, 4, and 6, the widths of the partition regions R <b> 1 and R <b> 2, that is, the interval between the adjacent linear buried trenches T <b> 1 and T <b> 2 are The first partition region R1 and the second partition region R2 were set substantially equal. On the other hand, in the semiconductor devices 100a to 102a shown in FIGS. 9 to 11, the width w2 of the second partition region R2a is set smaller than the width w1 of the first partition region R1a. As a result, the withstand voltage can be improved as compared with the semiconductor devices 100 to 102 shown in FIGS. 2, 4 and 6, and the second partition region R2a (SBD) is compared with the case where the second partition region R2a (SBD) is not provided. It is possible to further suppress the deterioration of the breakdown voltage due to the insertion arrangement.

図12〜図14および図15〜図17は、別の半導体装置の例で、それぞれ、半導体装置100b〜102bおよび半導体装置100c〜102cの要部の平面パターン例を示す模式的な平面図である。尚、図12〜図14に示す半導体装置100b〜102bおよび図15〜図17に示す半導体装置100c〜102cにおいて、図2,図4,図6に示す半導体装置100〜102と同様の部分については同じ符号を付した。   FIGS. 12 to 14 and FIGS. 15 to 17 are schematic plan views showing examples of planar patterns of main parts of the semiconductor devices 100b to 102b and the semiconductor devices 100c to 102c, respectively, as examples of other semiconductor devices. . In the semiconductor devices 100b to 102b shown in FIGS. 12 to 14 and the semiconductor devices 100c to 102c shown in FIGS. 15 to 17, the same parts as those of the semiconductor devices 100 to 102 shown in FIGS. The same symbols are attached.

図12〜図14に示す半導体装置100b〜102bでは、いずれも、それぞれ図2,図4,図6に示す半導体装置100〜102に対して、第2仕切り領域R2を規定する2本の隣り合った埋め込みトレンチT2に対して、該隣り合った埋め込みトレンチT2同士をはしご状に連結する複数本の第3埋め込みトレンチT3が形成されている。これによって、第2仕切り領域R2は複数本の第3埋め込みトレンチT3により仕切られて、複数個の小領域に分割され、第2仕切り領域(SBD)R2の挿入配置に伴う耐圧の劣化を抑制することができる。尚、耐圧劣化の抑制には、上記複数個の小領域が、図12〜図14に示すように略正方形状であることが好ましい。   In each of the semiconductor devices 100b to 102b shown in FIGS. 12 to 14, each of the semiconductor devices 100b to 102b shown in FIGS. 2, 4, and 6 is adjacent to two semiconductor devices 100 to 102 that define the second partition region R2. For the buried trench T2, a plurality of third buried trenches T3 that connect the neighboring buried trenches T2 in a ladder shape are formed. As a result, the second partition region R2 is partitioned by a plurality of third buried trenches T3 and divided into a plurality of small regions, thereby suppressing the deterioration of the breakdown voltage accompanying the insertion arrangement of the second partition region (SBD) R2. be able to. In order to suppress breakdown voltage degradation, the plurality of small regions are preferably substantially square as shown in FIGS.

また、第3埋め込みトレンチT3は、上記耐圧劣化の抑制以外に、外周にあるP導電型領域36の第2仕切り領域R2への横方向の拡散防止や、埋め込みトレンチT2内の多結晶シリコンと基板上の多結晶シリコン層37a,37bとの接続面積拡大に利用することができる。図15〜図17に示す半導体装置100c〜102cにおいて、第2仕切り領域R2の端部に形成された第3埋め込みトレンチT3aが、上記外周にあるP導電型領域36の第2仕切り領域R2への横方向の拡散防止に利用されている。また、図15と図16に示す半導体装置100c,101cにおいて、それぞれ、基板上の多結晶シリコン層37a,37bの直下にある第3埋め込みトレンチT3bが、上記埋め込みトレンチT2内の多結晶シリコンと基板上の多結晶シリコン層37a,37bとの接続面積拡大に利用されている。   In addition to the suppression of the breakdown voltage degradation, the third buried trench T3 prevents lateral diffusion of the P-conductivity type region 36 on the outer periphery to the second partition region R2, and the polysilicon and the substrate in the buried trench T2. It can be used to expand the connection area with the upper polycrystalline silicon layers 37a and 37b. In the semiconductor devices 100c to 102c shown in FIGS. 15 to 17, the third buried trench T3a formed at the end of the second partition region R2 is connected to the second partition region R2 of the P conductivity type region 36 on the outer periphery. Used to prevent lateral diffusion. Further, in the semiconductor devices 100c and 101c shown in FIGS. 15 and 16, the third buried trench T3b immediately below the polycrystalline silicon layers 37a and 37b on the substrate respectively includes the polycrystalline silicon in the buried trench T2 and the substrate. It is used for expanding the connection area with the upper polycrystalline silicon layers 37a and 37b.

尚、図1〜図17に示した半導体装置100〜104,100a〜102a,100b〜102b,100c〜102cは、いずれも、N導電型(N−)の半導体基板30を用い、主面側の表層部には、MOSのチャネル形成領域となるP導電型(P)層33と、SBDのショットキーバリアを形成するためのN導電型層30aとが配置されていた。上記半導体装置100〜104,100a〜102a,100b〜102b,100c〜102cの構成要素であるMOSに関して良好な特性を得るためには、図1,3,5に示した半導体装置100〜102の各部の導電型構成が好ましい。しかしながら、本発明はこれに限らず、半導体装置100〜104,100a〜102a,100b〜102b,100c〜102cにおける各領域の導電型を全て逆転した半導体装置であってもよい。   The semiconductor devices 100 to 104, 100a to 102a, 100b to 102b, and 100c to 102c shown in FIG. 1 to FIG. 17 all use an N conductivity type (N−) semiconductor substrate 30 and are arranged on the main surface side. In the surface layer portion, a P conductivity type (P) layer 33 serving as a MOS channel formation region and an N conductivity type layer 30a for forming an SBD Schottky barrier were disposed. In order to obtain good characteristics regarding the MOS which is a constituent element of the semiconductor devices 100 to 104, 100a to 102a, 100b to 102b, and 100c to 102c, each part of the semiconductor devices 100 to 102 shown in FIGS. The conductivity type structure is preferable. However, the present invention is not limited to this, and may be a semiconductor device in which the conductivity types of the respective regions in the semiconductor devices 100 to 104, 100a to 102a, 100b to 102b, and 100c to 102c are all reversed.

以上の例で示したように、本発明の半導体装置は、トレンチゲート構造の縦型MOSトランジスタとショットキーバリアダイオードが一つの半導体基板に併設されてなる半導体装置であって、ダイオードのリカバリー特性に優れると共に順方向損失を低減することができ、トランジスタの耐圧やサージ耐量の劣化がなく、スイッチング特性に優れる小型で安価な半導体装置となっている。   As shown in the above example, the semiconductor device of the present invention is a semiconductor device in which a vertical MOS transistor having a trench gate structure and a Schottky barrier diode are provided on a single semiconductor substrate, and has a diode recovery characteristic. In addition to being excellent, the forward loss can be reduced, the breakdown voltage and surge resistance of the transistor are not deteriorated, and the semiconductor device is small and inexpensive with excellent switching characteristics.

従って、上記半導体装置は、縦型MOSトランジスタとフリーホイールダイオード(FWD)の組み合わせで構成されるインバータ回路に用いられる半導体装置であって、前記ショットキーバリアダイオードが、前記FWDとして用いられる場合に好適である。   Therefore, the semiconductor device is a semiconductor device used in an inverter circuit configured by a combination of a vertical MOS transistor and a free wheel diode (FWD), and is suitable when the Schottky barrier diode is used as the FWD. It is.

また、上記半導体装置は、小型の半導体装置であって、高耐圧も確保することができる。従って、上記半導体装置は、車載用の半導体装置として好適である。   Further, the semiconductor device is a small semiconductor device and can ensure high breakdown voltage. Therefore, the semiconductor device is suitable as a vehicle-mounted semiconductor device.

本発明における半導体装置の一例で、半導体装置100の模式的な断面図である。1 is a schematic cross-sectional view of a semiconductor device 100 as an example of a semiconductor device according to the present invention. 図1に示す半導体装置100の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線A−Aでの断面が図1に相当する。FIG. 2 is a schematic plan view showing an example of a plane pattern of a main part of the semiconductor device 100 shown in FIG. 1, and a cross section taken along a dashed line AA in FIG. 別の半導体装置の例で、半導体装置101の模式的な断面図である。FIG. 5 is a schematic cross-sectional view of a semiconductor device 101 as another example of a semiconductor device. 図3に示す半導体装置101の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線B−Bでの断面が図3に相当する。FIG. 4 is a schematic plan view showing a planar pattern example of a main part of the semiconductor device 101 shown in FIG. 3, and a cross section taken along a dashed line BB in FIG. 別の半導体装置の例で、半導体装置102の模式的な断面図である。FIG. 6 is a schematic cross-sectional view of a semiconductor device 102 as another example of a semiconductor device. 図5に示す半導体装置102の要部の平面パターン例を示す模式的な平面図で、図中の一点鎖線C−Cでの断面が図5に相当する。FIG. 6 is a schematic plan view showing an example of a planar pattern of a main part of the semiconductor device 102 shown in FIG. 5, and a cross section taken along a dashed line CC in FIG. 5 corresponds to FIG. 別の半導体装置の例で、半導体装置103の模式的な断面図である。FIG. 10 is a schematic cross-sectional view of a semiconductor device 103 as another example of the semiconductor device. 別の半導体装置の例で、半導体装置104の模式的な断面図である。FIG. 6 is a schematic cross-sectional view of a semiconductor device 104 as another example of the semiconductor device. 別の半導体装置の例で、半導体装置100aの要部の平面パターン例を示す模式的な平面図である。FIG. 14 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 100a as an example of another semiconductor device. 別の半導体装置の例で、半導体装置101aの要部の平面パターン例を示す模式的な平面図である。FIG. 10 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 101a as an example of another semiconductor device. 別の半導体装置の例で、半導体装置102aの要部の平面パターン例を示す模式的な平面図である。FIG. 11 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 102a as an example of another semiconductor device. 別の半導体装置の例で、半導体装置100bの要部の平面パターン例を示す模式的な平面図である。FIG. 10 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 100b as an example of another semiconductor device. 別の半導体装置の例で、半導体装置101bの要部の平面パターン例を示す模式的な平面図である。FIG. 10 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 101b as an example of another semiconductor device. 別の半導体装置の例で、半導体装置102bの要部の平面パターン例を示す模式的な平面図である。FIG. 14 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 102b as an example of another semiconductor device. 別の半導体装置の例で、半導体装置100cの要部の平面パターン例を示す模式的な平面図である。FIG. 11 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 100c as an example of another semiconductor device. 別の半導体装置の例で、半導体装置101cの要部の平面パターン例を示す模式的な平面図である。FIG. 14 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 101c as an example of another semiconductor device. 別の半導体装置の例で、半導体装置102cの要部の平面パターン例を示す模式的な平面図である。FIG. 10 is a schematic plan view showing another example of a planar pattern of the main part of the semiconductor device 102c as an example of another semiconductor device. 従来の半導体装置の構造を示す図で、半導体装置90の模式的な断面図である。It is a figure which shows the structure of the conventional semiconductor device, and is typical sectional drawing of the semiconductor device 90. FIG.

符号の説明Explanation of symbols

90,100〜104,100a〜102a,100b〜102b,100c〜102c 半導体装置
30 半導体基板
T1,T1a,T1b 第1埋め込みトレンチ
T2,T2a,T2b 第2埋め込みトレンチ
T3,T3a,T3b 第3埋め込みトレンチ
R1,R1a 第1仕切り領域
R2,R2a 第2仕切り領域
30a N導電型(N−)層
31,31a 絶縁膜
32 多結晶シリコン
33 P導電型(P)層
34 N導電型(N+)領域
35 N導電型(N+)層
36 P導電型(P)領域
37a,37b 多結晶シリコン層
M1 第1金属層
M2 第2金属層
90, 100 to 104, 100a to 102a, 100b to 102b, 100c to 102c Semiconductor device 30 Semiconductor substrate T1, T1a, T1b First buried trench T2, T2a, T2b Second buried trench T3, T3a, T3b Third buried trench R1 , R1a First partition region R2, R2a Second partition region 30a N conductivity type (N−) layer 31, 31a Insulating film 32 Polycrystalline silicon 33 P conductivity type (P) layer 34 N conductivity type (N +) region 35 N conductivity Type (N +) layer 36 P conductivity type (P) region 37a, 37b Polycrystalline silicon layer M1 First metal layer M2 Second metal layer

Claims (18)

トレンチゲート構造の縦型MOSトランジスタとショットキーバリアダイオードが、第1導電型の半導体基板に併設されてなる半導体装置であって、
前記半導体基板の主面側の表層部に、絶縁膜を介して多結晶シリコンが埋め込まれた埋め込みトレンチが、基板面内において互いに交差しない複数本のライン状に形成され、
基板面内において前記半導体基板の主面側の表層部における所定領域が、前記複数本の埋め込みトレンチにより仕切られて、複数個の仕切り領域に分割され、
前記複数個の仕切り領域のうち、一方の第1仕切り領域において、前記縦型MOSトランジスタのチャネル形成領域となる第2導電型層が、前記半導体基板の主面側の表層部に形成されてなり、
前記複数本の埋め込みトレンチのうち、前記第2導電型層の表層部に形成された前記縦型MOSトランジスタのソース領域である第1導電型領域に隣接する一方の第1埋め込みトレンチ内の多結晶シリコンが、前記縦型MOSトランジスタのゲート配線に接続され、
前記複数本の埋め込みトレンチのうち、前記第1導電型領域に隣接しないもう一方の第2埋め込みトレンチ内の多結晶シリコンが、前記縦型MOSトランジスタのソース配線またはゲート配線に接続されてなり、
前記複数個の仕切り領域のうち、もう一方の第2仕切り領域において、前記半導体基板からなる第1導電型層が主面側の表面に露出して、前記縦型MOSトランジスタのソース配線に接続され、前記ショットキーバリアダイオードのショットキーバリアが形成されてなることを特徴とする半導体装置。
A vertical MOS transistor having a trench gate structure and a Schottky barrier diode are provided on a semiconductor substrate of the first conductivity type,
In the surface layer portion on the main surface side of the semiconductor substrate, a buried trench in which polycrystalline silicon is buried via an insulating film is formed in a plurality of lines that do not intersect with each other in the substrate surface,
A predetermined region in the surface layer portion on the main surface side of the semiconductor substrate within the substrate surface is partitioned by the plurality of buried trenches, and is divided into a plurality of partition regions,
In one of the plurality of partition regions, a second conductivity type layer serving as a channel formation region of the vertical MOS transistor is formed in a surface layer portion on the main surface side of the semiconductor substrate in one of the first partition regions. ,
Among the plurality of buried trenches, the polycrystal in one first buried trench adjacent to the first conductivity type region which is the source region of the vertical MOS transistor formed in the surface layer portion of the second conductivity type layer Silicon is connected to the gate wiring of the vertical MOS transistor,
Of the plurality of buried trenches, polycrystalline silicon in the other second buried trench not adjacent to the first conductivity type region is connected to the source wiring or gate wiring of the vertical MOS transistor,
Among the plurality of partition regions, in the other second partition region, the first conductive type layer made of the semiconductor substrate is exposed on the surface on the main surface side and connected to the source wiring of the vertical MOS transistor. A semiconductor device in which a Schottky barrier of the Schottky barrier diode is formed.
前記半導体基板の主面側の上方において、
前記所定領域を覆うようにして、前記縦型MOSトランジスタのソース配線である第1金属層が配置され、
前記第1金属層を取り囲むようにして、前記縦型MOSトランジスタのゲート配線である第2金属層が形成されてなることを特徴とする請求項1に記載の半導体装置。
Above the main surface side of the semiconductor substrate,
A first metal layer that is a source wiring of the vertical MOS transistor is disposed so as to cover the predetermined region,
2. The semiconductor device according to claim 1, wherein a second metal layer which is a gate wiring of the vertical MOS transistor is formed so as to surround the first metal layer.
前記第2埋め込みトレンチ内の多結晶シリコンが、前記縦型MOSトランジスタのソース配線に接続されてなることを特徴とする請求項1または2に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the polycrystalline silicon in the second buried trench is connected to a source wiring of the vertical MOS transistor. 前記第2埋め込みトレンチ内の多結晶シリコンが、
前記所定領域の外側において前記半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層を介して、前記縦型MOSトランジスタのソース配線に接続されてなることを特徴とする請求項3に記載の半導体装置。
The polycrystalline silicon in the second buried trench is
4. The source of the vertical MOS transistor is connected to the vertical MOS transistor via a polycrystalline silicon layer connected to the polycrystalline silicon formed on the semiconductor substrate outside the predetermined region. A semiconductor device according to 1.
隣り合った前記第1仕切り領域と第2仕切り領域において、
前記半導体基板の表面に露出する前記第1導電型領域、第2導電型層、第2埋め込みトレンチ内の多結晶シリコンおよび第1導電型層が、半導体基板上に形成された金属層で共通接続されてなることを特徴とする請求項3に記載の半導体装置。
In the adjacent first partition region and second partition region,
The first conductivity type region exposed on the surface of the semiconductor substrate, the second conductivity type layer, the polycrystalline silicon in the second buried trench, and the first conductivity type layer are commonly connected by a metal layer formed on the semiconductor substrate. The semiconductor device according to claim 3, wherein the semiconductor device is formed.
前記第1埋め込みトレンチ内および第2埋め込みトレンチ内の多結晶シリコンが、
前記所定領域の外側において前記半導体基板上に形成された該多結晶シリコンに連結する多結晶シリコン層を介して、前記縦型MOSトランジスタのゲート配線に接続されてなることを特徴とする請求項1または2に記載の半導体装置。
The polycrystalline silicon in the first buried trench and the second buried trench is
2. The gate electrode of the vertical MOS transistor is connected to a gate electrode of the vertical MOS transistor through a polycrystalline silicon layer connected to the polycrystalline silicon formed on the semiconductor substrate outside the predetermined region. Or the semiconductor device according to 2;
前記複数個の仕切り領域において、
前記第2仕切り領域の両隣に、前記第1仕切り領域が配置されてなることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
In the plurality of partition regions,
The semiconductor device according to claim 1, wherein the first partition region is disposed on both sides of the second partition region.
前記ライン状が、直線状であることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the line shape is a straight line shape. 前記複数本の埋め込みトレンチが、互いに平行に形成されてなることを特徴とする請求項8に記載の半導体装置。   9. The semiconductor device according to claim 8, wherein the plurality of buried trenches are formed in parallel to each other. 前記第1仕切り領域と第2仕切り領域の幅が、全て等しく設定されてなることを特徴とする請求項9に記載の半導体装置。   The semiconductor device according to claim 9, wherein the first partition region and the second partition region are all set equal in width. 前記第2仕切り領域の幅が、前記第1仕切り領域の幅より小さく設定されてなることを特徴とする請求項9に記載の半導体装置。   The semiconductor device according to claim 9, wherein a width of the second partition region is set smaller than a width of the first partition region. 前記第2仕切り領域を規定する2本の隣り合った埋め込みトレンチに対して、該隣り合った埋め込みトレンチ同士をはしご状に連結する複数本の第3埋め込みトレンチが形成され、前記第2仕切り領域が、前記複数本の第3埋め込みトレンチにより仕切られて、複数個の小領域に分割されてなることを特徴とする請求項11に記載の半導体装置。   For two adjacent buried trenches defining the second partition region, a plurality of third buried trenches connecting the adjacent buried trenches in a ladder shape are formed, and the second partition region is The semiconductor device according to claim 11, wherein the semiconductor device is divided into a plurality of small regions by being partitioned by the plurality of third buried trenches. 前記小領域が、略正方形状であることを特徴とする請求項12に記載の半導体装置。   The semiconductor device according to claim 12, wherein the small region has a substantially square shape. 前記埋め込みトレンチの絶縁膜は、トレンチ底部がトレンチ側壁部に較べて厚く形成されてなることを特徴とする請求項1乃至13のいずれか一項に記載の半導体装置。   14. The semiconductor device according to claim 1, wherein the insulating film of the buried trench has a trench bottom formed thicker than a trench sidewall. 前記埋め込みトレンチは、トレンチ底部の曲率半径が、トレンチ上部におけるトレンチ半径より大きく形成されてなることを特徴とする請求項1乃至14のいずれか一項に記載の半導体装置。   15. The semiconductor device according to claim 1, wherein the buried trench has a radius of curvature at the bottom of the trench that is larger than a trench radius at the top of the trench. 前記第1導電型が、N導電型であり、前記第2導電型が、P導電型であることを特徴とする請求項1乃至15のいずれか一項に記載の半導体装置。   16. The semiconductor device according to claim 1, wherein the first conductivity type is an N conductivity type, and the second conductivity type is a P conductivity type. 前記半導体装置が、インバータ回路に用いられる半導体装置であって、
前記ショットキーバリアダイオードが、フリーホイールダイオードとして用いられることを特徴とする請求項1乃至16のいずれか一項に記載の半導体装置。
The semiconductor device is a semiconductor device used for an inverter circuit,
The semiconductor device according to claim 1, wherein the Schottky barrier diode is used as a free wheel diode.
前記半導体装置が、車載用の半導体装置であることを特徴とする請求項1乃至17のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor device is a vehicle-mounted semiconductor device.
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