JP2012033568A

JP2012033568A - Method of manufacturing semiconductor device

Info

Publication number: JP2012033568A
Application number: JP2010169690A
Authority: JP
Inventors: Shinya Iwasaki; 真也岩崎
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2010-07-28
Filing date: 2010-07-28
Publication date: 2012-02-16
Anticipated expiration: 2030-07-28
Also published as: JP5707765B2

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device having a semiconductor layer in which oxygen-vacancy defects are formed.SOLUTION: A method of manufacturing a semiconductor device 10 comprises: a step of forming a mask 72 on a part of a surface of a semiconductor layer 12; a step of forming a thermal oxide film 74 on the surface of the semiconductor layer 12 under an oxygen gas atmosphere; a step of removing the mask 72 and the thermal oxide film 74; and a charged particle irradiation step of irradiating the semiconductor layer 12 with helium.

Description

本発明は、酸素・空孔欠陥が形成された半導体層を備える半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device including a semiconductor layer in which oxygen / vacancy defects are formed.

半導体装置のスイッチング特性を改善するために、半導体層に結晶欠陥を形成する技術が開発されている。結晶欠陥のエネルギー準位は、電子と正孔の再結合中心である。このため、半導体層に結晶欠陥を形成すると、キャリアのライフタイムを制御することが可能となり、半導体装置のスイッチング特性を改善することができる。 In order to improve the switching characteristics of a semiconductor device, a technique for forming a crystal defect in a semiconductor layer has been developed. The energy level of crystal defects is the recombination center of electrons and holes. Therefore, when crystal defects are formed in the semiconductor layer, the lifetime of carriers can be controlled, and the switching characteristics of the semiconductor device can be improved.

特許文献１には、結晶欠陥の中でも酸素と空孔が結合した酸素・空孔欠陥を形成する技術が開示されている。特許文献１の技術では、半導体層の所定深さに酸素を予め導入した後に、電子線等の荷電粒子を照射して空孔を形成し、酸素・空孔欠陥を半導体層の所定深さに形成する。特許文献１の技術では、サイクロトロン加速装置又はバンデグラフ加速装置を利用して、半導体層の所定深さに酸素を導入する。 Patent Document 1 discloses a technique for forming oxygen / vacancy defects in which oxygen and vacancies are combined among crystal defects. In the technique of Patent Document 1, oxygen is introduced in advance to a predetermined depth of a semiconductor layer, and then charged particles such as an electron beam are irradiated to form vacancies, and oxygen / vacancy defects are formed to a predetermined depth of the semiconductor layer. Form. In the technique of Patent Document 1, oxygen is introduced to a predetermined depth of the semiconductor layer using a cyclotron accelerator or a bandegraph accelerator.

ところで、半導体装置によっては、半導体層の所定深さの面内において、結晶欠陥の密度を変動させたいことがある。例えば、特許文献２には、ＩＧＢＴとダイオードが混在した半導体装置において、半導体層の所定深さのうちのダイオード領域に多量の結晶欠陥を選択的に形成する技術が開示されている。ダイオード領域に多量の結晶欠陥を選択的に形成することで、ＩＧＢＴ領域におけるオン抵抗の増大が抑えられ、スイッチング特性とオン抵抗の双方を改善することができる。 By the way, depending on the semiconductor device, there is a case where it is desired to vary the density of crystal defects within the plane of a predetermined depth of the semiconductor layer. For example, Patent Document 2 discloses a technique for selectively forming a large amount of crystal defects in a diode region within a predetermined depth of a semiconductor layer in a semiconductor device in which IGBTs and diodes are mixed. By selectively forming a large amount of crystal defects in the diode region, an increase in on-resistance in the IGBT region can be suppressed, and both switching characteristics and on-resistance can be improved.

特開２００７−２６６１０３号公報JP 2007-266103 A 特開２００８−１９２７３７号公報JP 2008-192737 A

特許文献１の技術を利用して半導体層の所定深さの面内の一部に酸素を導入するためには、酸素を遮蔽するためのマスクを半導体層の表面にパターニングする必要がある。例えば、半導体層の深い位置に酸素を導入したい場合、加速された酸素を遮蔽するためには、厚いマスクを半導体層の表面にパターニングしなければならない。このような厚いマスクを形成するのは困難であり、実用的ではない。厚いマスクを形成するのに代えて、半導体層の浅い位置に酸素を導入した後に、半導体層の深い位置まで酸素を熱拡散させることが考えられる。熱拡散によって半導体層の深い位置にまで必要な濃度の酸素を導入するためには、半導体層の浅い位置に予め導入される酸素の濃度が極めて濃くなければならない。しかしながら、酸素が必要とされる深さ及び必要とされる酸素の濃度によっては、半導体層の浅い位置に導入しなければならない酸素が固溶限界を超えることとなり、この方法もまた現実的ではない。 In order to introduce oxygen into a part of the surface of the semiconductor layer having a predetermined depth using the technique of Patent Document 1, it is necessary to pattern a mask for shielding oxygen on the surface of the semiconductor layer. For example, when oxygen is to be introduced deep into the semiconductor layer, a thick mask must be patterned on the surface of the semiconductor layer in order to shield the accelerated oxygen. Forming such a thick mask is difficult and impractical. Instead of forming a thick mask, it is conceivable that oxygen is thermally diffused to a deep position in the semiconductor layer after oxygen is introduced into a shallow position in the semiconductor layer. In order to introduce a necessary concentration of oxygen to a deep position of the semiconductor layer by thermal diffusion, the concentration of oxygen introduced in advance to a shallow position of the semiconductor layer must be extremely high. However, depending on the depth at which oxygen is required and the concentration of oxygen required, the oxygen that must be introduced at a shallow position in the semiconductor layer exceeds the solid solution limit, and this method is also impractical. .

本明細書では、半導体層の所定の深さの面内において、酸素・空孔欠陥の密度を変動させることができる製造方法を提供することを目的としている。 An object of the present specification is to provide a manufacturing method that can vary the density of oxygen / vacancy defects in a plane of a predetermined depth of a semiconductor layer.

本明細書で開示される技術では、酸素を導入したい範囲に対応する半導体層の表面に熱酸化膜を選択的に形成することを特徴としている。半導体層の表面に形成された熱酸化膜は、半導体層の表層部への酸素の供給源として働くことができる。このため、熱酸化工程では、半導体層の表層部への酸素の導入と導入された酸素の拡散が連続的に生じることにより、半導体層の深い位置に高濃度の酸素を導入することができる。本明細書で開示される技術によると、所望の深さに必要な濃度の酸素を容易に導入することができる。 The technique disclosed in this specification is characterized in that a thermal oxide film is selectively formed on the surface of a semiconductor layer corresponding to a range where oxygen is desired to be introduced. The thermal oxide film formed on the surface of the semiconductor layer can serve as a supply source of oxygen to the surface layer portion of the semiconductor layer. For this reason, in the thermal oxidation step, oxygen is introduced into the surface layer portion of the semiconductor layer and diffusion of the introduced oxygen occurs continuously, so that high-concentration oxygen can be introduced deep into the semiconductor layer. According to the technique disclosed in this specification, a necessary concentration of oxygen can be easily introduced at a desired depth.

本明細書で開示される半導体装置の製造方法は、マスク形成工程と熱酸化膜形成工程と除去工程と荷電粒子照射工程とを備えている。マスク形成工程では、半導体層の表面の第１範囲にマスクを形成する。熱酸化膜形成工程では、マスクを残存させた状態で、半導体層の表面の第１範囲とは異なる第２範囲に、酸素ガス雰囲気下で熱酸化膜を形成する。除去工程では、マスクと熱酸化膜を除去する。荷電粒子照射工程では、半導体層に向けて荷電粒子を照射する。この製造方法によると、半導体層のうちの第２範囲に対応する部分に第１範囲に対応する部分に比較して酸素を高濃度に導入することができる。さらに、荷電粒子照射工程を実施することで、半導体層のうちの第２範囲に対応する部分に酸素・空孔欠陥を高密度に形成することができる。 The method for manufacturing a semiconductor device disclosed in this specification includes a mask formation step, a thermal oxide film formation step, a removal step, and a charged particle irradiation step. In the mask formation step, a mask is formed in the first range on the surface of the semiconductor layer. In the thermal oxide film forming step, a thermal oxide film is formed in an oxygen gas atmosphere in a second range different from the first range on the surface of the semiconductor layer with the mask remaining. In the removing step, the mask and the thermal oxide film are removed. In the charged particle irradiation step, charged particles are irradiated toward the semiconductor layer. According to this manufacturing method, oxygen can be introduced at a higher concentration in the portion corresponding to the second range in the semiconductor layer than in the portion corresponding to the first range. Furthermore, by performing the charged particle irradiation step, oxygen / vacancy defects can be formed at a high density in a portion corresponding to the second range of the semiconductor layer.

本明細書で開示される製造方法は、マスクが窒化シリコン膜であるのが望ましい。窒化シリコン膜は、熱酸化処理工程において、酸素が半導体層の表層部に導入されるのを効果的に抑制することができる。また、窒化シリコンは緻密な結晶構造を有しており、熱に対して安定である。このため、窒化シリコンのマスクは、熱酸化処理工程での破損が抑制される。 In the manufacturing method disclosed in this specification, the mask is preferably a silicon nitride film. The silicon nitride film can effectively suppress the introduction of oxygen into the surface layer portion of the semiconductor layer in the thermal oxidation treatment step. Silicon nitride has a dense crystal structure and is stable to heat. For this reason, the silicon nitride mask is prevented from being damaged in the thermal oxidation process.

本明細書で開示される製造方法では、第１範囲に対応する半導体層内にＩＧＢＴ構造を形成する工程と、第２範囲に対応する半導体層内にダイオード構造を形成する工程をさらに備えるのが望ましい。これにより、ＩＧＢＴ構造が形成されている範囲の酸素・空孔欠陥の密度が小さく、ダイオード構造が形成されている範囲の酸素・空孔欠陥の密度が大きい半導体装置が製造される。 The manufacturing method disclosed in this specification further includes a step of forming an IGBT structure in a semiconductor layer corresponding to the first range and a step of forming a diode structure in the semiconductor layer corresponding to the second range. desirable. As a result, a semiconductor device having a low density of oxygen / vacancy defects in the range where the IGBT structure is formed and a high density of oxygen / vacancy defects in the range where the diode structure is formed is manufactured.

本明細書で開示される技術によると、半導体層の所定深さの面内において、酸素・空孔欠陥の密度を変動させることができる。 According to the technique disclosed in this specification, the density of oxygen / vacancy defects can be varied within a plane having a predetermined depth of the semiconductor layer.

図１は、半導体装置の要部断面図を模式的に示す。FIG. 1 schematically shows a cross-sectional view of a main part of a semiconductor device. 図２は、ライフタイム制御領域を形成する方法の概要を示す。FIG. 2 shows an outline of a method for forming the lifetime control area. 図３は、ライフタイム制御領域の形成過程における半導体層の要部拡大断面図を示す（１）。FIG. 3 is an enlarged cross-sectional view of the main part of the semiconductor layer in the process of forming the lifetime control region (1). 図４は、ライフタイム制御領域の形成過程における半導体層の要部拡大断面図を示す（２）。FIG. 4 is an enlarged cross-sectional view of the main part of the semiconductor layer in the process of forming the lifetime control region (2). 図５は、ライフタイム制御領域の形成過程における半導体層の要部拡大断面図を示す（３）。FIG. 5 is an enlarged cross-sectional view of the main part of the semiconductor layer in the process of forming the lifetime control region (3).

本明細書で開示される技術の特徴を整理しておく。
（第１特徴）本明細書で開示される半導体装置では、酸素・空孔欠陥を高密度に含むライフタイム制御領域が、半導体層の所定深さの面内の一部に形成されている。一例では、ライフタイム制御領域が選択的に形成される範囲は、ＩＧＢＴ領域とダイオード領域が混在した半導体装置におけるダイオード領域である。また、他の一例では、ライフタイム制御領域が選択的に形成される範囲は、素子領域とその素子領域の周囲に設けられている終端耐圧領域のうちの素子領域である。なお、ここでいう素子領域とは、電流の導通状態と非導通状態を制御するために、複数の拡散領域が形成されている範囲をいい、典型的にはゲート電極又はアノード電極が形成されている範囲をいう。
（第２特徴）半導体層の表層部への酸素の導入を抑制するマスクには、様々な材料を用いることができる。どのような材料のマスクであっても、半導体層の表面にマスクが形成されていれば、半導体層を熱酸化したときに、マスクが形成されている範囲の半導体層の表層部の酸素濃度は、マスクが形成されていない範囲の半導体層の表層部の酸素濃度よりも薄くなる。例えば、マスクが半導体層の同一材料であっても、拡散後の酸素の厚み方向の濃度分布を考慮すると、マスクの厚みによってマスクが形成されている範囲の半導体層の表層部の酸素濃度は、マスクが形成されていない範囲の半導体層の表層部の酸素濃度よりも薄くなる。この結果、半導体層の所定深さの面内において、マスクが形成された範囲の酸素・空孔欠陥の密度は高く、マスクが形成されなかった範囲の酸素・空孔欠陥の密度は低くなる。なお、導入される酸素の濃度をさらに低下させるために、マスクに用いられる材料は、酸素の拡散係数が半導体層における酸素の拡散係数よりも大きいものが望ましい。一例では、マスクに用いられる材料は、窒化シリコン又は酸化アルミニウムが望ましい。
（第３特徴）半導体層に空孔を形成するために用いられる荷電粒子には、ヘリウムイオン、電子線、プロトン又はデュトロンを用いることができる。
（第４特徴）半導体層の深い位置に酸素を導入するために、熱酸化処理を実施した後に、不活性ガス雰囲気下で熱処理を実施してもよい。 The features of the technology disclosed in this specification will be summarized.
(First Feature) In the semiconductor device disclosed in this specification, a lifetime control region including oxygen and vacancy defects at a high density is formed in a part of a surface of a semiconductor layer at a predetermined depth. In one example, the range in which the lifetime control region is selectively formed is a diode region in a semiconductor device in which an IGBT region and a diode region are mixed. In another example, the range in which the lifetime control region is selectively formed is an element region of the element region and a termination withstand voltage region provided around the element region. The element region here refers to a range in which a plurality of diffusion regions are formed in order to control the conduction state and non-conduction state of current, and typically a gate electrode or an anode electrode is formed. It means the range.
(Second feature) Various materials can be used for the mask that suppresses the introduction of oxygen into the surface layer of the semiconductor layer. Regardless of the mask of any material, if the mask is formed on the surface of the semiconductor layer, when the semiconductor layer is thermally oxidized, the oxygen concentration in the surface layer portion of the semiconductor layer in the range where the mask is formed is The oxygen concentration in the surface layer portion of the semiconductor layer in the range where the mask is not formed becomes thinner. For example, even if the mask is the same material of the semiconductor layer, considering the concentration distribution in the thickness direction of oxygen after diffusion, the oxygen concentration of the surface layer portion of the semiconductor layer in the range where the mask is formed by the thickness of the mask is It becomes thinner than the oxygen concentration of the surface layer portion of the semiconductor layer in the range where the mask is not formed. As a result, in the plane of the predetermined depth of the semiconductor layer, the density of oxygen / vacancy defects in the range where the mask is formed is high, and the density of oxygen / vacancy defects in the range where the mask is not formed is low. In order to further reduce the concentration of introduced oxygen, it is desirable that the material used for the mask has a larger oxygen diffusion coefficient than the oxygen diffusion coefficient in the semiconductor layer. In one example, the material used for the mask is preferably silicon nitride or aluminum oxide.
(Third feature) Helium ions, electron beams, protons, or dutrons can be used as charged particles used to form vacancies in the semiconductor layer.
(Fourth feature) In order to introduce oxygen into a deep position of the semiconductor layer, the thermal oxidation treatment may be performed and then the heat treatment may be performed in an inert gas atmosphere.

図１に示されるように、半導体装置１０は、ダイオード領域２０とＩＧＢＴ領域４０が混在した半導体層１２を備えている。半導体装置１０では、ダイオード領域２０がフリーホイールダイオードとして利用されており、ＩＧＢＴ領域４０がオフのときに、負荷電流を還流させる。一例では、半導体装置１０は、車載用の３相インバータ回路を構成する６つのトランジスタの１つとして用いられており、図示しない交流モータに接続されている。ＰＷＭ（Ｐulse Ｗidth Ｍodulation）方式でＯＮ／ＯＦＦ制御される半導体装置１０では、ＩＧＢＴ領域４０がオフのとき、ダイオード領域２０を介して交流モータに向けて還流電流が流れる。一例では、ＩＧＢＴ領域４０は、半導体層１２を平面視したときに、ダイオード領域２０の周囲を一巡するように形成されていてもよい。あるいは、ダイオード領域２０とＩＧＢＴ領域４０は、半導体層１２を平面視したときに、少なくとも一方向に繰返し配置されていてもよい。 As shown in FIG. 1, the semiconductor device 10 includes a semiconductor layer 12 in which a diode region 20 and an IGBT region 40 are mixed. In the semiconductor device 10, the diode region 20 is used as a free wheel diode, and the load current is returned when the IGBT region 40 is off. In one example, the semiconductor device 10 is used as one of six transistors constituting an in-vehicle three-phase inverter circuit, and is connected to an AC motor (not shown). In the semiconductor device 10 that is ON / OFF controlled by a PWM (Pulse Width Modulation) method, when the IGBT region 40 is off, a reflux current flows through the diode region 20 toward the AC motor. For example, the IGBT region 40 may be formed so as to make a round around the diode region 20 when the semiconductor layer 12 is viewed in plan. Alternatively, the diode region 20 and the IGBT region 40 may be repeatedly arranged in at least one direction when the semiconductor layer 12 is viewed in plan.

半導体装置１０は、半導体層１２の裏面に形成されている共通電極６０と、半導体層１２の表面に形成されているアノード電極２８及びエミッタ電極４８を備えている。共通電極６０は、ダイオード領域２０とＩＧＢＴ領域４０の双方に亘って形成されており、ダイオードにおけるカソード電極であり、ＩＧＢＴにおけるコレクタ電極である。アノード電極２８は、ダイオード領域２０に対応して形成されている。エミッタ電極４８は、ＩＧＢＴ領域４０に対応して形成されている。なお、必要に応じて、アノード電極２８とエミッタ電極４８を一枚の共通電極としてもよい。 The semiconductor device 10 includes a common electrode 60 formed on the back surface of the semiconductor layer 12, and an anode electrode 28 and an emitter electrode 48 formed on the surface of the semiconductor layer 12. The common electrode 60 is formed over both the diode region 20 and the IGBT region 40, is a cathode electrode in the diode, and is a collector electrode in the IGBT. The anode electrode 28 is formed corresponding to the diode region 20. The emitter electrode 48 is formed corresponding to the IGBT region 40. If necessary, the anode electrode 28 and the emitter electrode 48 may be a single common electrode.

半導体装置１０はさらに、半導体層１２のダイオード領域２０に対応した部位に、ｎ型のカソード領域２２と、ｎ型の中間領域２４と、ｐ型のアノード領域２６を備えている。本明細書では、これらのカソード領域２２と中間領域２４とアノード領域２６をダイオード構造という。 The semiconductor device 10 further includes an n-type cathode region 22, an n-type intermediate region 24, and a p-type anode region 26 at a portion corresponding to the diode region 20 of the semiconductor layer 12. In the present specification, the cathode region 22, the intermediate region 24, and the anode region 26 are referred to as a diode structure.

カソード領域２２は、例えば、イオン注入技術を利用して、半導体層１２の裏層部に形成されている。カソード領域２２の不純物濃度は濃く、共通電極６０にオーミック接触している。 The cathode region 22 is formed in the back layer portion of the semiconductor layer 12 using, for example, an ion implantation technique. The cathode region 22 has a high impurity concentration and is in ohmic contact with the common electrode 60.

中間領域２４は、カソード領域２２とアノード領域２６の間に設けられている。中間領域２４は、低濃度中間領域２４ａとバッファ領域２４ｂを備えている。低濃度中間領域２４ａとバッファ領域２４ｂは、不純物濃度が異なっており、低濃度中間領域２４ａの不純物濃度がバッファ領域２４ｂよりも薄い。低濃度中間領域２４ａは、半導体層１２に他の領域を形成した残部であり、不純物濃度は厚み方向に一定である、バッファ領域２４ｂは、例えば、イオン注入技術を利用して形成されている。 The intermediate region 24 is provided between the cathode region 22 and the anode region 26. The intermediate region 24 includes a low concentration intermediate region 24a and a buffer region 24b. The low concentration intermediate region 24a and the buffer region 24b have different impurity concentrations, and the impurity concentration of the low concentration intermediate region 24a is lower than that of the buffer region 24b. The low-concentration intermediate region 24a is a remaining portion where other regions are formed in the semiconductor layer 12, and the impurity concentration is constant in the thickness direction. The buffer region 24b is formed by using, for example, an ion implantation technique.

アノード領域２６は、例えば、イオン注入技術を利用して、半導体層１２の表層部に形成されている。アノード領域２６は、複数の高濃度アノード領域２６ａと、その複数の高濃度アノード領域２６ａを取囲む低濃度アノード領域２６ｂを備えている。複数の高濃度アノード領域２６ａは、半導体層１２の表層部に分散して配置されている。複数の高濃度アノード領域２６ａの不純物濃度は濃く、アノード電極２８にオーミック接触している。低濃度アノード領域２６ｂの不純物濃度は、高濃度アノード領域２６ａより薄い。なお、この例に代えて、低濃度アノード領域２６ｂは、隣合う高濃度アノード領域２６ａ間にのみ設けられていてもよい。アノード領域２６の形態は、ダイオード領域２０に所望する特性に応じて、様々な形態を採用することができる。 The anode region 26 is formed in the surface layer portion of the semiconductor layer 12 using, for example, an ion implantation technique. The anode region 26 includes a plurality of high concentration anode regions 26a and a low concentration anode region 26b surrounding the plurality of high concentration anode regions 26a. The plurality of high concentration anode regions 26 a are arranged in a distributed manner in the surface layer portion of the semiconductor layer 12. The plurality of high concentration anode regions 26 a have a high impurity concentration and are in ohmic contact with the anode electrode 28. The impurity concentration of the low concentration anode region 26b is thinner than that of the high concentration anode region 26a. Instead of this example, the low concentration anode region 26b may be provided only between the adjacent high concentration anode regions 26a. Various forms of the anode region 26 can be adopted depending on the characteristics desired for the diode region 20.

半導体装置１０はさらに、半導体層１２のＩＧＢＴ領域４０に対応した部位に、ｐ型のコレクタ領域４２と、ｎ型のドリフト領域４４と、ｐ型のボディ領域４６と、ｎ型のエミッタ領域４７を備えている。本明細書では、これらコレクタ領域４２とドリフト領域４４とボディ領域４６とエミッタ領域４７をＩＧＢＴ構造という。 The semiconductor device 10 further includes a p-type collector region 42, an n-type drift region 44, a p-type body region 46, and an n-type emitter region 47 at portions corresponding to the IGBT region 40 of the semiconductor layer 12. I have. In this specification, the collector region 42, the drift region 44, the body region 46, and the emitter region 47 are referred to as an IGBT structure.

コレクタ領域４２は、例えば、イオン注入技術を利用して、半導体層１２の裏層部に形成されている。コレクタ領域４２の不純物濃度は濃く、共通電極６０にオーミック接触している。ＩＧＢＴ領域４０のコレクタ領域４２とダイオード領域２０のカソード領域２２は、半導体層１２の共通した深さに位置しており、半導体層１２の水平方向に隣接している。この例では、コレクタ領域４２とカソード領域２２の接合面が、ＩＧＢＴ領域４０とダイオード領域２０の境界である。 The collector region 42 is formed in the back layer portion of the semiconductor layer 12 using, for example, an ion implantation technique. The collector region 42 has a high impurity concentration and is in ohmic contact with the common electrode 60. The collector region 42 of the IGBT region 40 and the cathode region 22 of the diode region 20 are located at a common depth of the semiconductor layer 12 and are adjacent to the semiconductor layer 12 in the horizontal direction. In this example, the junction surface between the collector region 42 and the cathode region 22 is a boundary between the IGBT region 40 and the diode region 20.

ドリフト領域４４は、コレクタ領域４２とボディ領域４６の間に設けられている。ドリフト領域４４は、低濃度ドリフト領域４４ａとバッファ領域４４ｂを備えている。低濃度ドリフト領域４４ａとバッファ領域４４ｂは、不純物濃度が異なっており、低濃度ドリフト領域４４ａの不純物濃度がバッファ領域４４ｂよりも薄い。低濃度ドリフト領域４４ａは、半導体層１２に他の領域を形成した残部であり、不純物濃度は厚み方向に一定である、バッファ領域４４ｂは、例えば、イオン注入技術を利用して形成されている。 The drift region 44 is provided between the collector region 42 and the body region 46. The drift region 44 includes a low concentration drift region 44a and a buffer region 44b. The low concentration drift region 44a and the buffer region 44b have different impurity concentrations, and the impurity concentration of the low concentration drift region 44a is lower than that of the buffer region 44b. The low concentration drift region 44a is a remaining portion in which other regions are formed in the semiconductor layer 12, and the impurity concentration is constant in the thickness direction. The buffer region 44b is formed by using, for example, an ion implantation technique.

ボディ領域４６は、例えば、イオン注入技術を利用して、半導体層１２の表層部に形成されている。ボディ領域４６は、複数のボディコンタクト領域４６ａと、そのボディコンタクト領域４６ａを取囲む低濃度ボディ領域４６ｂを備えている。ボディコンタクト領域４６ａは、半導体層１２の表層部に分散して配置されている。複数のボディコンタクト領域４６ａの不純物濃度は濃く、エミッタ電極４８にオーミック接触している。低濃度ボディ領域４６ｂの不純物濃度は、複数のボディコンタクト領域４６ａよりも薄い。 The body region 46 is formed in the surface layer portion of the semiconductor layer 12 using, for example, an ion implantation technique. The body region 46 includes a plurality of body contact regions 46a and a low concentration body region 46b surrounding the body contact region 46a. The body contact regions 46 a are arranged in a distributed manner on the surface layer portion of the semiconductor layer 12. The plurality of body contact regions 46 a have a high impurity concentration and are in ohmic contact with the emitter electrode 48. The impurity concentration of the low concentration body region 46b is lower than that of the plurality of body contact regions 46a.

複数のエミッタ領域４７は、例えば、イオン注入技術を利用して、半導体層１２の表層部に形成されている。複数のエミッタ領域４７は、半導体層１２の表層部に分散して配置されている。複数のエミッタ領域４７の不純物濃度は濃く、エミッタ電極４８にオーミック接触している。 The plurality of emitter regions 47 are formed in the surface layer portion of the semiconductor layer 12 using, for example, an ion implantation technique. The plurality of emitter regions 47 are distributed in the surface layer portion of the semiconductor layer 12. The plurality of emitter regions 47 have a high impurity concentration and are in ohmic contact with the emitter electrode 48.

半導体装置１０はさらに、ＩＧＢＴ領域４０に対応した部位に形成されている複数のトレンチゲート５２を備えている。複数のトレンチゲート５２は、半導体層１２の表層部に分散して配置されている。トレンチゲート５２は、トレンチゲート電極５４と、そのトレンチゲート電極５４を被覆するゲート絶縁膜５６を備えている。トレンチゲート５２は、半導体層１２の表面から裏面に向けて伸びており、ボディ領域４６を貫通して伸びている。トレンチゲート５２は、エミッタ領域４７と低濃度ボディ領域４６ｂと低濃度ドリフト領域４４ａに接している。トレンチゲート電極５４は、絶縁膜５８によってエミッタ電極４８から絶縁されている。 The semiconductor device 10 further includes a plurality of trench gates 52 formed at portions corresponding to the IGBT regions 40. The plurality of trench gates 52 are distributed in the surface layer portion of the semiconductor layer 12. The trench gate 52 includes a trench gate electrode 54 and a gate insulating film 56 that covers the trench gate electrode 54. The trench gate 52 extends from the front surface to the back surface of the semiconductor layer 12 and extends through the body region 46. The trench gate 52 is in contact with the emitter region 47, the low concentration body region 46b, and the low concentration drift region 44a. The trench gate electrode 54 is insulated from the emitter electrode 48 by the insulating film 58.

半導体装置１０はさらに、半導体層１２の所定の深さに形成されたライフタイム制御領域３２を備えていることを特徴としている。ライフタイム制御領域３２は、酸素と空孔が結合した酸素・空孔欠陥を高密度に含んでいる。ライフタイム制御領域３２に含まれる酸素・空孔欠陥の密度は、周囲の低濃度中間領域２４ａ及び低濃度ドリフト領域４４ａの酸素・空孔欠陥の密度よりも高い。半導体装置１０では、ライフタイム制御領域３２が、半導体層１２の所定の深さにおいて、ダイオード領域２０の範囲に高密度に形成されていることを特徴としている。 The semiconductor device 10 further includes a lifetime control region 32 formed at a predetermined depth of the semiconductor layer 12. The lifetime control region 32 contains oxygen and vacancy defects in which oxygen and vacancies are combined at high density. The density of oxygen / vacancy defects contained in the lifetime control region 32 is higher than the density of oxygen / vacancy defects in the surrounding low-concentration intermediate region 24a and low-concentration drift region 44a. The semiconductor device 10 is characterized in that the lifetime control region 32 is formed at high density in the range of the diode region 20 at a predetermined depth of the semiconductor layer 12.

一般的に、結晶欠陥のエネルギー準位は、電子と正孔の再結合中心であるとともに、高電界が加わったときには（逆バイアス状態）、電子と正孔の発生中心でもある。このため、結晶欠陥が半導体層１２内に多量に形成されると、逆バイアス状態において、リーク電流の増加を招いてしまう。ライフタイム制御領域３２を構成する酸素・空孔欠陥は、伝導帯端（Ｅｃ）から比較的に浅いレベルにエネルギー準位を有しており、電子と正孔を発生する度合い（電子と正孔の発生確率ともいう）が低い。このため、酸素・空孔欠陥で構成されるライフタイム制御領域３２は、高密度に形成されていたとしても、リーク電流の増大が抑えられる。 In general, the energy level of a crystal defect is a recombination center of electrons and holes, and is also a generation center of electrons and holes when a high electric field is applied (reverse bias state). For this reason, if a large amount of crystal defects are formed in the semiconductor layer 12, a leakage current increases in the reverse bias state. The oxygen / vacancy defects constituting the lifetime control region 32 have energy levels at a relatively shallow level from the conduction band edge (Ec), and the degree of generation of electrons and holes (electrons and holes). Is also low). For this reason, even if the lifetime control region 32 composed of oxygen / vacancy defects is formed at a high density, an increase in leakage current is suppressed.

さらに、ライフタイム制御領域３２は、ダイオード領域２０に高密度に形成されており、ＩＧＢＴ領域４０には低密度に形成されている（あるいは、ほとんど無視できるほどに少ない）。仮に、ライフタイム制御領域３２がＩＧＢＴ領域４０に高密度に形成されていると、オン状態においてドリフト領域４４のキャリア密度を減少させてしまうので、ＩＧＢＴ領域４０のオン電圧を上昇させてしまう。このように、ライフタイム制御領域３２は、ダイオード領域２０に選択的に形成されていることで、ＩＧＢＴ領域４０におけるオン電圧の上昇を抑えることができる。半導体装置１０は、酸素・空孔欠陥で構成されるライフタイム制御領域３２をダイオード領域２０に選択的に有することで、スイッチング特性の改善、リーク電流の増大の抑制及びオン電圧の増大の抑制を同時に得ることができる。 Further, the lifetime control region 32 is formed at a high density in the diode region 20 and is formed at a low density in the IGBT region 40 (or almost negligibly small). If the lifetime control region 32 is formed in the IGBT region 40 at a high density, the carrier density of the drift region 44 is decreased in the on state, and the on-voltage of the IGBT region 40 is increased. As described above, the lifetime control region 32 is selectively formed in the diode region 20, thereby suppressing an increase in on-voltage in the IGBT region 40. The semiconductor device 10 has the lifetime control region 32 composed of oxygen / vacancy defects selectively in the diode region 20, thereby improving the switching characteristics, suppressing the increase in leakage current, and suppressing the increase in on-voltage. Can be obtained at the same time.

（半導体装置１０の製造方法）
以下、図１に示される半導体装置１０の製造方法において、特に、半導体層１２の所定深さの面内の一部にライフタイム制御領域３２を選択的に形成する方法を説明する。図２に、ライフタイム制御領域３２を形成する方法の概要を示す。図３〜図５に、半導体層１２の要部拡大断面図を示す。なお、図３〜５では、Ａ−Ａ断面に対応した酸素濃度とＢ−Ｂ断面に対応した酸素濃度を併せて図示する。また、図面の明瞭化のために、図３〜図５では、ＩＧＢＴ構造及びダイオード構造の詳細は省略して図示する。 (Manufacturing method of the semiconductor device 10)
Hereinafter, in the method for manufacturing the semiconductor device 10 shown in FIG. 1, a method for selectively forming the lifetime control region 32 in a part of the semiconductor layer 12 within a predetermined depth will be described. FIG. 2 shows an outline of a method for forming the lifetime control area 32. 3 to 5 are enlarged cross-sectional views of the main part of the semiconductor layer 12. 3 to 5 also show the oxygen concentration corresponding to the AA section and the oxygen concentration corresponding to the BB section. For the sake of clarity, the details of the IGBT structure and the diode structure are omitted in FIGS.

まず、図３に示されるように、酸素濃度が約５×１０¹⁶cm^-3以下の半導体層１２を準備する。半導体層１２は、エピタキシャル成長技術を利用して、ＦＺ法（Floating Zone法）又はＣＺ法（Czochralski法）で作製されたシリコン単結晶のバルク基板上に結晶成長させて形成することができる。なお、エピタキシャル成長させる半導体層１２の厚み及び比抵抗は、半導体装置１０に要求される特性に応じて設定される。 First, as shown in FIG. 3, a semiconductor layer 12 having an oxygen concentration of about 5 × 10 ¹⁶ cm ⁻³ or less is prepared. The semiconductor layer 12 can be formed by crystal growth on a silicon single crystal bulk substrate manufactured by an FZ method (Floating Zone method) or a CZ method (Czochralski method) using an epitaxial growth technique. The thickness and specific resistance of the semiconductor layer 12 to be epitaxially grown are set according to the characteristics required for the semiconductor device 10.

次に、図３に示されるように、半導体層１２の表面に窒化シリコンのマスク７２を形成する。マスク７２の形成方法は、既知の様々な方法を利用することができる。一例では、ＣＶＤ（Chemical Vapor Deposition）技術を利用して、半導体層１２の表面にマスク７２を形成してもよい。半導体層１２の表面にマスク７２を形成した後に、マスク７２をパターニングする。マスク７２の除去方法は、既知の様々な方法を利用することができる。一例では、ウェットエッチング技術又はドライエッチング技術を利用して、マスク７２の一部を除去してもよい。これにより、マスク７２は、ＩＧＢＴ領域４０に対応した半導体層１２の表面に形成される。 Next, as shown in FIG. 3, a silicon nitride mask 72 is formed on the surface of the semiconductor layer 12. Various known methods can be used for forming the mask 72. For example, the mask 72 may be formed on the surface of the semiconductor layer 12 using a CVD (Chemical Vapor Deposition) technique. After the mask 72 is formed on the surface of the semiconductor layer 12, the mask 72 is patterned. Various known methods can be used as a method for removing the mask 72. In one example, a part of the mask 72 may be removed using a wet etching technique or a dry etching technique. Thereby, the mask 72 is formed on the surface of the semiconductor layer 12 corresponding to the IGBT region 40.

次に、図４に示されるように、熱酸化技術を利用して、マスク７２を残存させた状態で半導体層１２の表面を熱酸化する。熱酸化処理は、酸素雰囲気下で実施される。これにより、マスク７２で被覆されていない半導体層１２の表面には熱酸化膜７４が形成される。すなわち、熱酸化膜７４は、ダイオード領域２０に対応した半導体層１２の表面に形成される。半導体層１２の表面に熱酸化膜７４が形成されると、熱酸化膜７４内の酸素の一部が半導体層１２の表層部に拡散し、半導体層１２の表層部に酸素が固溶する。この結果、図４に示されるように、ダイオード領域２０に対応する半導体層１２の表層部には酸素が多量に導入されており（Ａ−Ａ断面参照）、一方で、ＩＧＢＴ領域４０に対応する半導体層１２の表層部にはほとんど酸素が導入されていない（Ｂ−Ｂ断面）。なお、ダイオード領域２０に対応した半導体層１２の表層部への酸素の導入量は、半導体装置１０に要求される特性によって設定される。一例では、ダイオード領域２０に対応した半導体層１２の表層部の酸素の最大濃度が約１×１０¹⁷cm^-3〜約４×１０¹⁷cm^-3となるように、熱酸化処理の時間及び温度を設定してもよい。これにより、ダイオード領域２０に対応する半導体層１２の表層部とＩＧＢＴ領域４０に対応する半導体層１２の表層部の間では、酸素の最大濃度の差が約５×１０¹⁶cm^-3以上となる。また、熱酸化処理を実施した後に、不活性ガス雰囲気下で半導体層１２を熱処理してもよい。例えば、半導体層１２の深い位置に酸素を導入したい場合、熱酸化処理を継続すると、熱酸化膜７４の厚みが大きくなり、熱酸化膜７４と半導体層１２の接合面に過大なストレスが加わる虞がある。これを回避するために、不活性ガス雰囲気下で熱処理を実施するのが望ましい。これにより、熱酸化膜７４の成長を止めながら、熱酸化膜７４から半導体層１２への酸素の供給と供給された酸素の拡散を継続することができる。 Next, as shown in FIG. 4, the surface of the semiconductor layer 12 is thermally oxidized using the thermal oxidation technique with the mask 72 remaining. The thermal oxidation treatment is performed in an oxygen atmosphere. As a result, a thermal oxide film 74 is formed on the surface of the semiconductor layer 12 not covered with the mask 72. That is, the thermal oxide film 74 is formed on the surface of the semiconductor layer 12 corresponding to the diode region 20. When the thermal oxide film 74 is formed on the surface of the semiconductor layer 12, part of oxygen in the thermal oxide film 74 diffuses into the surface layer portion of the semiconductor layer 12, and oxygen is dissolved in the surface layer portion of the semiconductor layer 12. As a result, as shown in FIG. 4, a large amount of oxygen is introduced into the surface layer portion of the semiconductor layer 12 corresponding to the diode region 20 (see the AA cross section), while it corresponds to the IGBT region 40. Almost no oxygen is introduced into the surface layer portion of the semiconductor layer 12 (BB cross section). The amount of oxygen introduced into the surface layer portion of the semiconductor layer 12 corresponding to the diode region 20 is set according to characteristics required for the semiconductor device 10. In one example, the time and temperature of the thermal oxidation treatment so that the maximum concentration of oxygen in the surface layer portion of the semiconductor layer 12 corresponding to the diode region 20 is about 1 × 10 ¹⁷ cm ⁻³ to about 4 × 10 ¹⁷ cm ^−3. May be set. As a result, the difference in maximum oxygen concentration between the surface layer portion of the semiconductor layer 12 corresponding to the diode region 20 and the surface layer portion of the semiconductor layer 12 corresponding to the IGBT region 40 is about 5 × 10 ¹⁶ cm ⁻³ or more. . Further, after the thermal oxidation treatment, the semiconductor layer 12 may be heat-treated in an inert gas atmosphere. For example, if oxygen is to be introduced deep into the semiconductor layer 12, if the thermal oxidation process is continued, the thickness of the thermal oxide film 74 increases, and excessive stress may be applied to the bonding surface between the thermal oxide film 74 and the semiconductor layer 12. There is. In order to avoid this, it is desirable to perform the heat treatment in an inert gas atmosphere. Thereby, the supply of oxygen from the thermal oxide film 74 to the semiconductor layer 12 and the diffusion of the supplied oxygen can be continued while the growth of the thermal oxide film 74 is stopped.

次に、図示は省略するものの、半導体層１２の表面に形成されているマスク７２と熱酸化膜７４を除去する。マスク７２と熱酸化膜７４を除去した後に、イオン注入技術及び熱拡散技術を利用して、ＩＧＢＴ領域４０に対応する半導体層１２にＩＧＢＴ構造を形成し、ダイオード領域２０に対応する半導体層１２にダイオード構造を形成する。 Next, although not shown, the mask 72 and the thermal oxide film 74 formed on the surface of the semiconductor layer 12 are removed. After removing the mask 72 and the thermal oxide film 74, an IGBT structure is formed in the semiconductor layer 12 corresponding to the IGBT region 40 by using an ion implantation technique and a thermal diffusion technique, and the semiconductor layer 12 corresponding to the diode area 20 is formed. A diode structure is formed.

次に、図５に示されるように、半導体層１２の裏面から所定深さの面内の全域にヘリウムイオンを照射する。ヘリウムイオンの飛程距離は、半導体層１２の裏面を覆うアルミホイルによって調整することができる。なお、ヘリウムイオンの照射は、後述する各種電極を形成した後であってもよいし、半導体層１２の表面から実施してもよい。ヘリウムイオンを照射すると、半導体層１２の所定深さの面内の全域に空孔が形成される。形成された空孔は、ダイオード領域２０では予め導入されていた酸素と結合して酸素・空孔欠陥となり、ＩＧＢＴ領域４０では空孔同士が結合して複空孔欠陥となる。これにより、ダイオード領域２０に対応する半導体層１２には、酸素・空孔欠陥を高密度に含むライフタイム制御領域３２が選択的に形成される。 Next, as shown in FIG. 5, helium ions are irradiated to the entire area within a plane having a predetermined depth from the back surface of the semiconductor layer 12. The range of helium ions can be adjusted by an aluminum foil that covers the back surface of the semiconductor layer 12. The helium ion irradiation may be performed after various electrodes described later are formed, or may be performed from the surface of the semiconductor layer 12. When helium ions are irradiated, vacancies are formed in the entire surface of the semiconductor layer 12 within a predetermined depth. The formed vacancies are combined with oxygen previously introduced in the diode region 20 to form oxygen / vacancy defects, and in the IGBT region 40, the vacancies are combined to form double vacancy defects. As a result, a lifetime control region 32 containing oxygen / vacancy defects at a high density is selectively formed in the semiconductor layer 12 corresponding to the diode region 20.

なお、ＩＧＢＴ領域４０に形成される複空孔欠陥は複数の空孔が結合したものなので、その密度はダイオード領域２０に形成される酸素・空孔欠陥の密度よりも圧倒的に少ない。これにより、ライフタイムキラーとして働く結晶欠陥の密度という指標で比較すると、ダイオード領域２０の酸素・空孔欠陥がＩＧＢＴ領域４０の複空孔欠陥よりも圧倒的に大きい。なお、結晶欠陥を形成した後に、結晶欠陥を安定化させるために熱処理を実施してもよい。 The double vacancy defect formed in the IGBT region 40 is a combination of a plurality of vacancies, and therefore the density thereof is overwhelmingly lower than the density of oxygen / vacancy defects formed in the diode region 20. As a result, when compared with an index of crystal defect density that acts as a lifetime killer, the oxygen / vacancy defects in the diode region 20 are overwhelmingly larger than the double-vacancy defects in the IGBT region 40. Note that heat treatment may be performed after the formation of crystal defects in order to stabilize the crystal defects.

最後に、図示は省略するものの、半導体層１２の表面にエミッタ電極４８及びアノード電極２８を形成し、半導体層１２の裏面に共通電極６０を形成する。これらの工程を経て、図１に示される半導体装置１０が完成する。 Finally, although not shown, the emitter electrode 48 and the anode electrode 28 are formed on the surface of the semiconductor layer 12, and the common electrode 60 is formed on the back surface of the semiconductor layer 12. Through these steps, the semiconductor device 10 shown in FIG. 1 is completed.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１０：半導体装置
１２：半導体層
２０：ダイオード領域
３２：ライフタイム制御領域
４０：ＩＧＢＴ領域
７２：マスク
７２：窒化シリコン膜
７４：熱酸化膜 10: Semiconductor device 12: Semiconductor layer 20: Diode region 32: Lifetime control region 40: IGBT region 72: Mask 72: Silicon nitride film 74: Thermal oxide film

Claims

A method for manufacturing a semiconductor device, comprising:
A mask forming step of forming a mask in a first range of the surface of the semiconductor layer;
A thermal oxide film forming step of forming a thermal oxide film in an oxygen gas atmosphere in a second range different from the first range on the surface of the semiconductor layer with the mask remaining;
A removal step of removing the mask and the thermal oxide film;
A charged particle irradiation step of irradiating charged particles toward the semiconductor layer.

The method of manufacturing a semiconductor device according to claim 1, wherein the mask is a silicon nitride film.

Forming an IGBT structure in a semiconductor layer corresponding to the first range;
The method of manufacturing a semiconductor device according to claim 1, further comprising: forming a diode structure in a semiconductor layer corresponding to the second range.