JP2002208699A - Insulated gate semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置に関わり、特に、簡易な製法で形成されるゲートに
より緩やかなキャリアの移動が実現できる、ＩＧＢＴ、
パワーＭＯＳＦＥＴなどの大電力用パワーデバイスに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate type semiconductor device, and more particularly, to an IGBT, which can realize gradual carrier movement by a gate formed by a simple manufacturing method.
The present invention relates to a high power device such as a power MOSFET.
【０００２】[0002]
【従来の技術】近年、パワーＭＯＳＦＥＴ（パワーＭＯ
Ｓ型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型
バイポーラトランジスタ）などの、ＬＳＩ並みの微細加
工技術を用いた絶縁ゲート（ＭＯＳ）型半導体装置が、
低オン抵抗、低電力損失、高速動作性などの高性能、多
機能性への技術開発を背景にして急速に普及し、低耐圧
系を中心にパワーデバイスの主流となっている。現在、
ＩＧＢＴは、そのバイポーラ型駆動形式による伝導度変
調という機構により、パワーＭＯＳＦＥＴに比して高耐
圧、低オン抵抗などにおいて優位性を高耐圧系において
示し、数百Ｖ程度の低耐圧系に限らず、数ｋＶ以上の高
耐圧（大電力）系のパワーデバイスへの利用が盛んに行
われている。2. Description of the Related Art In recent years, power MOSFETs (power MOSFETs) have been developed.
Insulated gate (MOS) semiconductor devices, such as S-type field effect transistors) and IGBTs (insulated gate bipolar transistors), using microfabrication technology comparable to LSI,
Due to the development of technology for high performance and multi-functionality such as low on-resistance, low power loss, and high-speed operation, it has spread rapidly and has become the mainstream of power devices, mainly for low breakdown voltage systems. Current,
The IGBT exhibits superiority in high breakdown voltage, low on-resistance, and the like, as compared to power MOSFETs, in a high breakdown voltage system, and is not limited to a low breakdown voltage system of about several hundred volts, due to a mechanism of conductivity modulation by its bipolar driving type. The use for power devices of high withstand voltage (high power) of several kV or more is actively performed.
【０００３】一般にＩＧＢＴは、絶縁ゲート形状の違い
から、プレーナ型とトレンチ型に大別することができ
る。図８に示すように、プレーナ型ＩＧＢＴは、平坦な
半導体基板の上にゲート絶縁膜５７を介して平板形のゲ
ート電極５６を配置したＭＯＳ構造を有している。ゲー
ト電極の電圧制御により、半導体基板の表面に表出した
ｐ型ベース領域５４にｎ型反転層（チャネル）が形成さ
れ、エミッタ−コレクタ間が導通状態（オン状態）とな
る。In general, IGBTs can be roughly classified into a planar type and a trench type depending on the shape of the insulated gate. As shown in FIG. 8, the planar IGBT has a MOS structure in which a flat gate electrode 56 is disposed on a flat semiconductor substrate with a gate insulating film 57 interposed therebetween. By controlling the voltage of the gate electrode, an n-type inversion layer (channel) is formed in the p-type base region 54 exposed on the surface of the semiconductor substrate, and the conduction between the emitter and the collector is turned on.
【０００４】一方、図９に示すように、トレンチ型ＩＧ
ＢＴは、基板の垂直加工技術により形成された溝（トレ
ンチ）にゲート絶縁膜６７を介してゲート電極６６を埋
め込み、トレンチの側面に表出したｐ型ベース領域６４
にチャネルを形成することで、エミッタ−コレクタ間が
導通状態（オン状態）となる。On the other hand, as shown in FIG.
In the BT, a gate electrode 66 is buried in a trench (trench) formed by a vertical processing technique of a substrate via a gate insulating film 67, and a p-type base region 64 exposed on a side surface of the trench is formed.
By forming a channel in the transistor, a conductive state (on state) is established between the emitter and the collector.
【０００５】なお、特開平７−２７３３１９号広報にお
いて、シリコン基板の選択的に酸化処理により形成され
た窪みの内壁にゲート電極を形成したＩＧＢＴの構造が
記載されている。[0005] Japanese Patent Application Laid-Open No. 7-273319 discloses an IGBT structure in which a gate electrode is formed on the inner wall of a depression formed by selectively oxidizing a silicon substrate.
【０００６】[0006]
【発明が解決しようとする課題】従来のプレーナ型ＩＧ
ＢＴは、一般的に用いられているプレーナ技術を用いて
比較的平易な方法で製造することができる。しかし、素
子の構造上必然的に、隣接するｐ型ベース領域５４に挟
まれたｎ型ベース領域５３にオン抵抗ＲＪＦＥＴ（ジャ
ンクション・エフ・イー・ティー抵抗）が存在し、ＩＧ
ＢＴ全体のオン抵抗は高くなる。また、平板形のゲート
電極５６により形成されるチャネルは基板表面に平行に
形成され、エミッタ−コレクタ間の電流の流れに対して
直交しているため、チャネル近傍において、キャリアの
流れが垂直に曲がることになる。キャリアの曲がりはト
ランジスタの電気的なストレスとなり、ＩＧＢＴに過電
流や負荷短絡電流といった大電流が流れた場合、チャネ
ル近傍における発熱による大幅な温度上昇が起こる惧れ
がある。これは、ＩＧＢＴの最大遮断電流や負荷短絡耐
量を低下させる要因の一つとなる。SUMMARY OF THE INVENTION Conventional planar type IG
The BT can be manufactured in a relatively straightforward manner using commonly used planar technology. However, inevitably due to the structure of the element, an on-resistance RJFET (junction FTE resistor) exists in the n-type base region 53 interposed between the adjacent p-type base regions 54 and the IG
The on-resistance of the entire BT increases. Further, the channel formed by the flat gate electrode 56 is formed parallel to the substrate surface and is orthogonal to the current flow between the emitter and the collector, so that the carrier flow is bent vertically near the channel. Will be. The bending of the carrier causes an electrical stress on the transistor. When a large current such as an overcurrent or a load short-circuit current flows through the IGBT, there is a concern that a large temperature rise may occur due to heat generation near the channel. This is one of the factors that reduce the maximum breaking current and the load short-circuit tolerance of the IGBT.
【０００７】一方、従来のトレンチ型ＩＧＢＴは、ＬＳ
Ｉに用いられる微細加工技術を利用して高密度にゲート
電極が形成される。ゲート電極６６は数μｍ程度の細い
電極幅を有し、素子全体の総チャネル密度が飛躍的に増
加してチャネル抵抗（Ｒｃｈ）が低減される。また、ト
レンチに埋め込まれたゲート電極６６が形成するチャネ
ルは、基板表面に垂直、つまり、電流の流れに対して平
行であるため、チャネル近傍におけるキャリアの曲がり
が発生しない。よって、チャネル近傍における電気的な
ストレスの発生を抑制することができる。さらに、トレ
ンチ型ＩＧＢＴは、素子の構造上、プレーナ型ＩＧＢＴ
が有するオン抵抗ＲＪＦＥＴが存在せず、トランジスタ
のオン抵抗を更に低く抑えることができる。しかし、素
子の特性によりＩＧＢＴの電流飽和値が非常に高くな
り、負荷短絡耐量がプレーナ型ゲートと同様に低いもの
となってしまう。また、トレンチ壁面の滑らかさ、コー
ナー部分の処理など、ゲート電極の加工には高い加工精
度が求められるため、製造歩留りの向上が難しく、生産
性・信頼性に問題が残っている。On the other hand, the conventional trench type IGBT is LS
The gate electrode is formed at a high density using the microfabrication technology used for I. The gate electrode 66 has a narrow electrode width of about several μm, and the total channel density of the entire device is dramatically increased, so that the channel resistance (R ch ) is reduced. In addition, the channel formed by the gate electrode 66 embedded in the trench is perpendicular to the substrate surface, that is, parallel to the flow of current, so that the carrier does not bend near the channel. Therefore, generation of electrical stress in the vicinity of the channel can be suppressed. Further, the trench IGBT is a planar IGBT due to the structure of the element.
Since the on-resistance RJFET of the transistor does not exist, the on-resistance of the transistor can be further reduced. However, the current saturation value of the IGBT becomes extremely high due to the characteristics of the element, and the load short-circuit withstand capability becomes low similarly to the planar type gate. In addition, since high processing accuracy is required for processing the gate electrode such as smoothness of the trench wall surface and processing of the corner portion, it is difficult to improve the production yield, and there remains a problem in productivity and reliability.
【０００８】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、生産性
・信頼性が高く、且つ最大遮断電流、負荷短絡耐量が高
い絶縁ゲート型半導体装置を提供することである。The present invention has been made in order to solve the problems of the prior art, and has as its object to provide an insulated gate having high productivity and reliability, and having high maximum breaking current and load short-circuit withstand capability. To provide a semiconductor device.
【０００９】具体的には、プレーナ技術、選択酸化技術
などの比較的平易な方法のみで製造することができ、且
つ、オン抵抗が低く、チャネル近傍の電気的ストレスを
低く抑えることが可能な絶縁ゲート型半導体装置を提供
することである。More specifically, the insulation can be manufactured only by a relatively simple method such as a planar technique or a selective oxidation technique, and has a low on-resistance and a low electric stress near the channel. It is to provide a gate type semiconductor device.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、半導体基板と、この半導体
基板の下部に配置され、半導体基板の裏面に表出した第
１主電極領域と、この第１主電極領域の上に配置された
第１導電型ベース領域と、この第１導電型ベース領域の
上に配置され、半導体基板の表面の一部分に表出した第
２導電型ベース領域と、この第２導電型ベース領域の上
に選択的に配置され、半導体基板の表面の残り部分に表
出した第１導電型の第２主電極領域と、半導体基板の表
面に形成され、円弧状の曲率を持った側面を有する溝
と、この溝の内側に配置されたゲート絶縁膜と、このゲ
ート絶縁膜の内側に配置されたゲート電極とを有する絶
縁ゲート型半導体装置であって、溝の側面に第２導電型
ベース領域及び第２主電極領域が表出し、溝の底部は第
１導電型ベース領域に到達していることである。In order to achieve the above object, a first feature of the present invention is a semiconductor substrate and a first main electrode disposed below the semiconductor substrate and exposed on the back surface of the semiconductor substrate. A region, a first conductivity type base region disposed on the first main electrode region, and a second conductivity type disposed on the first conductivity type base region and exposed on a part of the surface of the semiconductor substrate A base region, a second main electrode region of the first conductivity type selectively disposed on the base region of the second conductivity type and exposed on the remaining portion of the surface of the semiconductor substrate; An insulated gate semiconductor device comprising: a groove having a side surface having an arcuate curvature; a gate insulating film disposed inside the groove; and a gate electrode disposed inside the gate insulating film. A second conductivity type base region and a second main Polar region is exposed, the bottom of the groove is to have reached the first conductivity type base region.
【００１１】ゲート電極に印加する電圧を制御すること
で、第２導電型ベース領域が表出した溝の側面部分に第
１導電型の反転層（チャネル）が形成され、第１導電型
ベース領域と第２主電極領域が導通状態となり、第１主
電極領域と第２主電極領域間にキャリアが流れる。チャ
ネルが形成される溝の側面は、円弧状の曲率を持ってい
るため、従来のプレーナ型絶縁ゲート型半導体装置にお
けるキャリアの曲がりを小さく抑えることが可能であ
り、チャネル近傍における電気的ストレスを抑制するこ
とができる。また、キャリアは、従来のプレーナ型のよ
うに、隣接するｐ型ベース領域５４に挟まれたｎ型ベー
ス領域５３を流れることがないので、オン抵抗Ｒ
ＪＦＥＴ（ジャンクション・エフ・イー・ティー抵抗）
が存在せず、装置全体のオン抵抗を低く抑えることがで
きる。さらに、チャネルは溝の側面に形成されるため、
従来のトレンチ型と同様に、高密度にゲート電極を配置
することができる。よって、装置全体の総チャネル密度
を高め、チャネル抵抗を低減することができる。By controlling the voltage applied to the gate electrode, an inversion layer (channel) of the first conductivity type is formed on the side surface of the groove where the second conductivity type base region is exposed, and the first conductivity type base region is formed. And the second main electrode region become conductive, and carriers flow between the first main electrode region and the second main electrode region. Since the side surface of the groove in which the channel is formed has an arc-shaped curvature, it is possible to suppress the bending of the carrier in the conventional planar-type insulated gate semiconductor device, and to suppress the electric stress near the channel. can do. Further, unlike the conventional planar type, carriers do not flow through the n-type base region 53 sandwiched between the adjacent p-type base regions 54, so that the on-resistance R
JFET (Junction FTE resistor)
Does not exist, and the on-resistance of the entire device can be suppressed low. In addition, the channel is formed on the side of the groove,
As in the conventional trench type, gate electrodes can be arranged with high density. Therefore, the total channel density of the entire device can be increased, and the channel resistance can be reduced.
【００１２】さらに、円弧状の曲率を持った側面を有す
る溝は、従来のトレンチ型における半導体基板の垂直加
工技術などの高い加工精度が求められる技術を使わず
に、従来のプレーナ型と同様に、プレーナ技術、選択酸
化技術などの比較的平易な技術のみを用いて形成するこ
とが可能である。よって、製造歩留り及び装置の信頼性
を高く維持することが可能となる。Further, the groove having a side surface having an arcuate curvature can be formed in the same manner as the conventional planar type without using a technology requiring high processing accuracy such as a vertical processing technology for a semiconductor substrate in the conventional trench type. It can be formed using only relatively simple techniques such as a planar technique and a selective oxidation technique. Therefore, it is possible to maintain a high production yield and high device reliability.
【００１３】本発明の特徴において、側面が有する曲率
が、電子注入促進効果が得られる程度に小さいことが望
ましい。ｐ型ベース領域が表出した面積が狭くなり、第
１主電極領域からｎ型ベース領域へ注入されたキャリア
の内、ｐ型ベース領域へ注入される割合が減少し、キャ
リアの蓄積密度が上昇する。このキャリア密度の上昇に
より、エミッタからのキャリア注入が促進され、オン抵
抗が更に低減される。In the feature of the present invention, it is preferable that the curvature of the side surface is small enough to obtain the electron injection promoting effect. The exposed area of the p-type base region is reduced, and the proportion of carriers injected from the first main electrode region to the n-type base region, which is injected into the p-type base region, is reduced, and the carrier accumulation density is increased. I do. Due to this increase in carrier density, carrier injection from the emitter is promoted, and the on-resistance is further reduced.
【００１４】また、溝の側面近傍において、第１導電型
ベース領域と第２導電型ベース領域との接合面が、第２
導電型ベース領域と第２主電極領域との接合面へ向かっ
て所定の曲率をもって近づいていることが望ましい。チ
ャネルを通過したキャリアが緩い角度の曲がりで流出す
るため、電気的なストレスを更に低減することができ
る。Further, in the vicinity of the side surface of the groove, the joining surface between the first conductivity type base region and the second conductivity type base region is
It is desirable to approach the junction surface between the conductive type base region and the second main electrode region with a predetermined curvature. Since the carriers that have passed through the channel flow out at a gentle angle, electric stress can be further reduced.
【００１５】[0015]
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。た
だし、図面は模式的なものであり、層の厚みと幅との関
係、各層の厚みの比率などは現実のものとは異なること
に留意すべきである。また、図面の相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
はもちろんである。Embodiments of the present invention will be described below with reference to the drawings. In the description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the width of the layers, the ratio of the thickness of each layer, and the like are different from actual ones. In addition, it goes without saying that the drawings include portions having different dimensional relationships and ratios.
【００１６】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る絶縁ゲート型半導体装置（絶縁ゲ
ート型バイポーラトランジスタ：ＩＧＢＴ）の構成を示
す断面図である。図１に示すように、ＩＧＢＴは、対向
する表面２２、裏面２３を有する半導体基板２１の上に
エミッタ電極９、コレクタ電極８がそれぞれ接続された
縦型のトランジスタである。(First Embodiment) FIG. 1 is a sectional view showing a configuration of an insulated gate semiconductor device (insulated gate bipolar transistor: IGBT) according to a first embodiment of the present invention. As shown in FIG. 1, the IGBT is a vertical transistor in which an emitter electrode 9 and a collector electrode 8 are connected to a semiconductor substrate 21 having a front surface 22 and a back surface 23 facing each other.
【００１７】半導体基板２１の下部には第２導電型（ｐ
型）の第１主電極領域（コレクタ領域）１が配置されて
いる。コレクタ領域１の一部は、半導体基板２１の裏面
２３に表出している。コレクタ領域１の上には第１導電
型（ｎ型）ベース領域（２、３）が配置されている。ｎ
型ベース領域（２、３）は、ｎ型不純物が比較的高濃度
に添加されたバッファ領域２と、ｎ型不純物が比較的低
濃度に添加されたドリフト領域３とから構成されてい
る。バッファ領域２は、コレクタ領域１の上に配置さ
れ、その界面（ｐｎ接合面）は、半導体基板２１の主面
（２２、２３）に平行に配置されている。ドリフト領域
３は、バッファ領域２の上に配置され、その界面もｐｎ
接合面と同様に主面（２２、２３）に平行である。The lower portion of the semiconductor substrate 21 has a second conductivity type (p
) Of the first main electrode region (collector region) 1. Part of the collector region 1 is exposed on the back surface 23 of the semiconductor substrate 21. On the collector region 1, a first conductivity type (n-type) base region (2, 3) is arranged. n
The type base regions (2, 3) are composed of a buffer region 2 to which an n-type impurity is added at a relatively high concentration and a drift region 3 to which an n-type impurity is added at a relatively low concentration. The buffer region 2 is arranged on the collector region 1, and its interface (pn junction surface) is arranged parallel to the main surface (22, 23) of the semiconductor substrate 21. Drift region 3 is arranged on buffer region 2 and its interface is also pn.
Like the joining surface, it is parallel to the main surfaces (22, 23).
【００１８】ドリフト領域３の上にはｐ型ベース領域４
が配置されている。ドリフト領域３とｐ型ベース領域４
との界面（ｐｎ接合面）もまた半導体基板２１の主面
（２２、２３）に平行に配置されている。ｐ型ベース領
域４の一部は、半導体基板２１の表面２２に表出してい
る。ｐ型ベース領域４の上には、ｎ型の第２主電極領域
（エミッタ領域）５が選択的に配置されいている。エミ
ッタ領域５の一部も、半導体基板２１の表面２２に表出
している。ｐ型ベース領域４とエミッタ領域５との界面
（ｐｎ接合面）もまた半導体基板２１の主面（２２、２
３）に平行に配置されている。On the drift region 3, a p-type base region 4 is formed.
Is arranged. Drift region 3 and p-type base region 4
Interface (pn junction surface) is also arranged parallel to the main surface (22, 23) of the semiconductor substrate 21. Part of the p-type base region 4 is exposed on the surface 22 of the semiconductor substrate 21. On the p-type base region 4, an n-type second main electrode region (emitter region) 5 is selectively disposed. A part of the emitter region 5 is also exposed on the surface 22 of the semiconductor substrate 21. The interface (pn junction surface) between the p-type base region 4 and the emitter region 5 is also the main surface (22, 2
It is arranged in parallel to 3).
【００１９】半導体基板２１の表面２２には、円弧状の
曲率を持った側面１１を有する溝が形成されている。溝
の側面１１には、ｐ型ベース領域４及びエミッタ領域５
の一部分が表出している。また、溝の底部１２はドリフ
ト領域３に到達している。溝の内側には、均一な膜厚の
ゲート絶縁膜７が配置され、ゲート絶縁膜６の内側に
は、ゲート電極６が配置されている。溝は、ゲート絶縁
膜７及びゲート電極６により埋め戻されている。エミッ
タ電極９は、半導体基板２１の表面２２に表出したｐ型
ベース領域４及びエミッタ領域５に接続されている。但
し、溝の側面１１に表出したｐ型ベース領域４及びエミ
ッタ領域５には接続されていない。また、エミッタ電極
９は、層間絶縁膜１０を介してゲート電極６の上にも配
置されている。On the surface 22 of the semiconductor substrate 21, a groove having a side surface 11 having an arcuate curvature is formed. On the side surface 11 of the groove, the p-type base region 4 and the emitter region 5
A part of is exposed. Also, the bottom 12 of the groove reaches the drift region 3. A gate insulating film 7 having a uniform thickness is arranged inside the groove, and a gate electrode 6 is arranged inside the gate insulating film 6. The groove is filled back with the gate insulating film 7 and the gate electrode 6. The emitter electrode 9 is connected to the p-type base region 4 and the emitter region 5 exposed on the surface 22 of the semiconductor substrate 21. However, it is not connected to the p-type base region 4 and the emitter region 5 exposed on the side surface 11 of the groove. Further, the emitter electrode 9 is also arranged on the gate electrode 6 via the interlayer insulating film 10.
【００２０】図２は、図１に示したＩＧＢＴのオン状態
の動作を示す断面図である。図２に示すように、エミッ
タ電極９よりも高い静電圧をゲート電極６に印加する
と、ゲート絶縁膜７の中にゲート電極６から溝の側面１
１へ向かう静電界が生じて、溝の側面１１近傍の半導体
領域に電子が引き寄せられる。所定のしきい値よりも大
きい電圧を印加することにより、溝の側面１１に表出し
たｐ型ベース領域４にｎ型の反転層（チャネル）１３が
形成され、エミッタ領域５とドリフト領域３と間が導通
状態となり、ＩＧＢＴはオン状態となる。FIG. 2 is a sectional view showing the operation of the IGBT shown in FIG. 1 in the ON state. As shown in FIG. 2, when a static voltage higher than that of the emitter electrode 9 is applied to the gate electrode 6, the gate electrode 6 is moved from the gate electrode 6 into the side surface 1 of the groove.
1 is generated, and electrons are attracted to the semiconductor region near the side surface 11 of the groove. By applying a voltage higher than a predetermined threshold value, an n-type inversion layer (channel) 13 is formed in the p-type base region 4 exposed on the side surface 11 of the groove, and the emitter region 5 and the drift region 3 The IGBTs are turned on, and the IGBTs are turned on.
【００２１】エミッタ電極９よりも高い電圧をコレクタ
電極８に印加すると、エミッタ電極９から供給される電
子１６は、エミッタ領域５−チャネル（ｐ型ベース領
域）１３を経て、ドリフト領域３へ注入される。一方、
コレクタ電極８からは正孔（１４、１５）が供給され、
コレクタ領域１及びバッファ領域２を経て、ドリフト領
域３へ注入される。電子１６と一部分の正孔１５は再結
合により消滅し、残りの正孔１４は直接ｐ型ベース領域
４へ注入される。このようにして、エミッタ−コレクタ
間に電流が流れることになる。When a voltage higher than that of the emitter electrode 9 is applied to the collector electrode 8, electrons 16 supplied from the emitter electrode 9 are injected into the drift region 3 via the emitter region 5 -channel (p-type base region) 13. You. on the other hand,
Holes (14, 15) are supplied from the collector electrode 8,
The ions are injected into the drift region 3 via the collector region 1 and the buffer region 2. The electrons 16 and some holes 15 disappear by recombination, and the remaining holes 14 are directly injected into the p-type base region 4. Thus, a current flows between the emitter and the collector.
【００２２】図３及び図４の各図は、図１に示したＩＧ
ＢＴの製造方法における主要な工程を示す断面図であ
る。FIGS. 3 and 4 show the IG shown in FIG.
It is sectional drawing which shows the main process in the manufacturing method of BT.
【００２３】（イ）まず、図３（ａ）に示すように、ド
リフト領域３と同じ濃度のｎ型不純物が添加された半導
体基板（シリコン基板）２１を用意する。イオン注入法
を用いて、高濃度のリン（Ｐ）、ヒ素（Ａｓ）などのｎ
型不純物イオンを比較的高電圧で加速して、シリコン基
板２１の裏面２３に注入する。所定の熱処理を加えて注
入されたイオンを活性化してバッファ領域２を形成す
る。続けて、ボロン（Ｂ）などのｐ型不純物イオンを比
較的低電圧で加速して、シリコン基板２１の裏面２３に
注入し、所定の熱処理工程を経て、シリコン基板２１の
裏面２３に表出したコレクタ領域１を形成する。さら
に、シリコン基板２１の表面２２にｐ型不純物イオンを
注入し、所定の熱処理を加えて、シリコン基板２１の表
面２２に表出したｐ型ベース領域４を形成する。以上の
イオン注入工程および熱処理工程において、不純物イオ
ンが添加されていない領域は、ｎ型ベース領域３を構成
する。(A) First, as shown in FIG. 3A, a semiconductor substrate (silicon substrate) 21 to which an n-type impurity having the same concentration as that of the drift region 3 is added is prepared. Using ion implantation, n such as phosphorus (P) and arsenic (As) of high concentration
Type impurity ions are accelerated at a relatively high voltage and implanted into the back surface 23 of the silicon substrate 21. The buffer region 2 is formed by activating the implanted ions by applying a predetermined heat treatment. Subsequently, p-type impurity ions such as boron (B) are accelerated at a relatively low voltage, implanted into the back surface 23 of the silicon substrate 21, and exposed to the back surface 23 of the silicon substrate 21 through a predetermined heat treatment step. A collector region 1 is formed. Further, p-type impurity ions are implanted into the surface 22 of the silicon substrate 21 and a predetermined heat treatment is applied to form the p-type base region 4 exposed on the surface 22 of the silicon substrate 21. In the above ion implantation step and heat treatment step, the region to which the impurity ions are not added constitutes n-type base region 3.
【００２４】（ロ）次に、図３（ｂ）に示すように、半
導体基板２１の表面２２に対して、熱酸化処理を施し、
薄いバッファ酸化膜２４を一様に形成する。ＣＶＤ法
（化学的気相成長法：Chemical Vapor Deposition）を
用いて、バッファ酸化膜２４の上に窒化膜（Ｓｉ３Ｎ４
膜）２５を堆積する。スピン塗布法を用いて窒化膜２５
の上にレジスト膜を形成し、リソグラフィ法を用いて、
溝が形成される領域に開口を有しているレジストパター
ンを形成する。このレジストパターンをマスクとして開
口に表出した窒化膜を選択的にエッチング除去して、レ
ジストパターンと同一形状の開口２８を有する窒化膜２
５を形成する。その後、レジストパターンを除去する。(B) Next, as shown in FIG. 3B, the surface 22 of the semiconductor substrate 21 is subjected to a thermal oxidation treatment,
A thin buffer oxide film 24 is formed uniformly. A nitride film (Si 3 N 4 ) is formed on the buffer oxide film 24 by using a CVD method (Chemical Vapor Deposition).
A film 25 is deposited. The nitride film 25 is formed by using the spin coating method.
Form a resist film on the top, using lithography,
A resist pattern having an opening in a region where a groove is to be formed is formed. Using the resist pattern as a mask, the nitride film exposed at the opening is selectively removed by etching to form a nitride film 2 having an opening 28 having the same shape as the resist pattern.
5 is formed. After that, the resist pattern is removed.
【００２５】（ハ）次に、図３（ｃ）に示すように、ウ
ェットエッチング法を用いて、開口２８から表出したバ
ッファ酸化膜２４を選択的に除去する。続けて、開口２
８から表出したｐ型ベース領域４の一部分を等方的にエ
ッチング除去して、ｐ型ベース領域４に浅い溝２６を形
成する。(C) Next, as shown in FIG. 3C, the buffer oxide film 24 exposed from the opening 28 is selectively removed by a wet etching method. Continue to opening 2
A part of the p-type base region 4 exposed from 8 is isotropically removed by etching to form a shallow groove 26 in the p-type base region 4.
【００２６】（ニ）次に、図３（ｄ）に示すように、窒
化膜２５の耐熱酸化膜としての性質を利用して、窒化膜
２５が形成されていない領域、つまり開口２８から表出
した半導体基板２１の一部分を選択的に熱酸化する。開
口２８部分にＬＯＣＯＳ（LOCal Oxidation of Silico
n）酸化膜２７が形成される。ＬＯＣＯＳ酸化膜２７と
半導体基板２１の界面は、円弧状の曲率を持つ側面１１
を形成し、ＬＯＣＯＳ酸化膜２７の底部１２はｎ型ベー
ス領域３に達している。その後、窒化膜２５を除去す
る。(D) Next, as shown in FIG. 3D, by utilizing the property of the nitride film 25 as a heat-resistant oxide film, the nitride film 25 is exposed from a region where the nitride film 25 is not formed, that is, from the opening 28. A portion of the semiconductor substrate 21 is selectively thermally oxidized. LOCOS (LOCal Oxidation of Silico)
n) An oxide film 27 is formed. The interface between the LOCOS oxide film 27 and the semiconductor substrate 21 is a side surface 11 having an arc-shaped curvature.
Is formed, and the bottom 12 of the LOCOS oxide film 27 reaches the n-type base region 3. After that, the nitride film 25 is removed.
【００２７】（ホ）次に、図４（ａ）に示すように、エ
ミッタ領域５が形成される領域及びＬＯＣＯＳ酸化膜２
７が形成された領域に窓を有するレジストパターン２８
を形成する。レジストパターン２８及びＬＯＣＯＳ酸化
膜２７をイオン注入用マスクとして用いて、バッファ酸
化膜２４を介してｐ型ベース領域４の上部に選択的にｎ
型不純物イオンをイオン注入し、所定の熱処理を施し
て、エミッタ領域５を形成する。エミッタ領域５は、シ
リコン基板２１の表面２２に表出し、且つＬＯＣＯＳ酸
化膜２７に接している。その後、レジストパターン２８
を除去する。(E) Next, as shown in FIG. 4A, a region where the emitter region 5 is formed and the LOCOS oxide film 2
Pattern 28 having a window in the region where 7 is formed
To form Using the resist pattern 28 and the LOCOS oxide film 27 as a mask for ion implantation, n is selectively formed on the p-type base region 4 via the buffer oxide film 24.
Emitter ions are implanted, and a predetermined heat treatment is performed to form an emitter region 5. Emitter region 5 is exposed on surface 22 of silicon substrate 21 and is in contact with LOCOS oxide film 27. After that, the resist pattern 28
Is removed.
【００２８】（へ）次に、図４（ｂ）に示すように、ウ
エットエッチング法により、バッファ酸化膜２４及びＬ
ＯＣＯＳ酸化膜２７を除去して、半導体基板２１の表面
２２に溝を形成する。この溝は、円弧状の曲率を持つ側
面１１を有し、その底部１２はｎ型ベース領域３に達し
ている。(F) Next, as shown in FIG. 4B, the buffer oxide film 24 and the L
The groove is formed on the surface 22 of the semiconductor substrate 21 by removing the OCOS oxide film 27. The groove has a side surface 11 having an arcuate curvature, and the bottom 12 reaches the n-type base region 3.
【００２９】（ト）次に、図４（ｃ）に示すように、熱
酸化処理を施して溝の内部及びシリコン基板２１の表面
２２に均一な膜厚を有するゲート絶縁膜（ゲート酸化
膜）７を形成する。ＣＶＤ法を用いて、ゲート絶縁膜７
の上にポリシリコン膜（ゲート電極）６を堆積する。(G) Next, as shown in FIG. 4C, a gate insulating film (gate oxide film) having a uniform film thickness is formed inside the groove and on the surface 22 of the silicon substrate 21 by performing a thermal oxidation treatment. 7 is formed. The gate insulating film 7 is formed by using the CVD method.
A polysilicon film (gate electrode) 6 is deposited thereon.
【００３０】（チ）次に、図４（ｄ）に示すように、半
導体基板２１の表面２２に対して、ＣＭＰ（化学的機械
的研磨：Chemical Mechanical Polishing）などの所定
の平坦化処理を施す。この平坦化処理は、半導体基板２
１の表面２２とゲート電極６の上面が一平面をなった時
点で終了する。(H) Next, as shown in FIG. 4D, the surface 22 of the semiconductor substrate 21 is subjected to a predetermined flattening process such as CMP (Chemical Mechanical Polishing). . This flattening process is performed on the semiconductor substrate 2
The process is terminated when the surface 22 of the first electrode 22 and the upper surface of the gate electrode 6 become one plane.
【００３１】（リ）最後に、ゲート電極６の上に選択的
に層間絶縁膜１０を形成する。そして、半導体基板２１
の表面２２及び裏面２３に対して、スパッタ法を用い
て、アルミニウム膜を堆積し、表面２２及び裏面２３に
エミッタ電極９及びコレクタ電極８をそれぞれ形成す
る。以上の工程を経て、図１に示すＩＧＢＴを製造する
ことができる。(I) Finally, an interlayer insulating film 10 is selectively formed on the gate electrode 6. Then, the semiconductor substrate 21
An aluminum film is deposited on the front surface 22 and the back surface 23 by using the sputtering method, and the emitter electrode 9 and the collector electrode 8 are formed on the front surface 22 and the back surface 23, respectively. Through the above steps, the IGBT shown in FIG. 1 can be manufactured.
【００３２】以上説明したように、本発明の第１の実施
の形態によれば、チャネル１３が形成される溝の側面１
１は、円弧状の曲率を持っているため、従来のプレーナ
型絶縁ゲート型半導体装置におけるキャリアの曲がりを
小さく抑えることが可能であり、チャネル１３近傍にお
ける電気的ストレスを抑制することができる。また、キ
ャリアは、従来のプレーナ型のように、隣接するｐ型ベ
ース領域５４に挟まれたｎ型ベース領域５３を流れるこ
とがない（図８参照）ので、オン抵抗ＲＪＦＥ Ｔが存在
せず、装置全体のオン抵抗を低く抑えることができる。
チャネルは溝の側面１１に形成されるため、従来のトレ
ンチ型と同様に、高密度にゲート電極を配置することが
できる。よって、装置全体の総チャネル密度を高め、チ
ャネル抵抗を低減することができる。As described above, according to the first embodiment of the present invention, the side surface 1 of the groove where the channel 13 is formed is formed.
Since 1 has an arc-shaped curvature, it is possible to suppress the bending of carriers in a conventional planar-type insulated gate semiconductor device, and to suppress electric stress in the vicinity of the channel 13. The carrier is, as in the conventional planar type, because there is no flow through the n-type base region 53 sandwiched between the p-type base region 54 adjacent (see FIG. 8), there is no on-resistance R JFE T In addition, the on-resistance of the entire device can be kept low.
Since the channel is formed on the side surface 11 of the groove, the gate electrodes can be arranged at a high density similarly to the conventional trench type. Therefore, the total channel density of the entire device can be increased, and the channel resistance can be reduced.
【００３３】さらに、円弧状の曲率を持った側面を有す
る溝は、従来のトレンチ型における半導体基板の垂直加
工技術などの高い加工精度が求められる技術を使わず
に、従来のプレーナ型と同様に、プレーナ技術、選択酸
化技術などの比較的平易な技術のみを用いて形成するこ
とが可能である。よって、製造歩留り及び装置の信頼性
を高く維持することが可能となる。Further, grooves having side surfaces having an arcuate curvature can be formed in the same manner as in the conventional planar type without using a technique requiring high processing accuracy such as a vertical processing technique for a semiconductor substrate in the conventional trench type. It can be formed using only relatively simple techniques such as a planar technique and a selective oxidation technique. Therefore, it is possible to maintain a high production yield and high device reliability.
【００３４】（第２の実施の形態）図５は、本発明の第
２の実施の形態に係る絶縁ゲート型半導体装置（ＩＧＢ
Ｔ）の構成を示す断面図である。図５に示すように、第
２の実施の形態に係るＩＧＢＴは、第１の実施の形態に
同様に、対向する表面２２、裏面２３を有するシリコン
基板２１の上にエミッタ電極９、コレクタ電極８がそれ
ぞれ接続された縦型のトランジスタである。また、コレ
クタ領域１、バッファ領域２、ｎ型ベース領域３、ｐ型
ベース領域４、エミッタ領域５などの各半導体領域、及
びゲート電極６、コレクタ電極８、エミッタ電極９など
の各電極の配置は、図１に示したＩＧＢＴとほぼ同一で
ある。(Second Embodiment) FIG. 5 shows an insulated gate semiconductor device (IGB) according to a second embodiment of the present invention.
It is sectional drawing which shows the structure of T). As shown in FIG. 5, the IGBT according to the second embodiment has an emitter electrode 9 and a collector electrode 8 on a silicon substrate 21 having a facing surface 22 and a back surface 23 as in the first embodiment. Are vertical transistors connected to each other. The arrangement of the semiconductor regions such as the collector region 1, the buffer region 2, the n-type base region 3, the p-type base region 4, and the emitter region 5, and the arrangement of the respective electrodes such as the gate electrode 6, the collector electrode 8, and the emitter electrode 9 are as follows. , IGBT shown in FIG.
【００３５】第２の実施の形態に係るＩＧＢＴの特徴
は、シリコン基板２１の表面２２の内、ゲート電極６が
占める領域（Ｌｇ）と、それ以外のｐ型ベース領域４及
びエミッタ領域５が表出した領域との割合が、図１に示
したＩＧＢＴに比してゲート電極６の方が大きいことで
ある。即ち、ゲート電極（シリコン基板表面の溝）６の
側面１１の曲率を小さくして、ゲート電極６の面積を広
げたことに特徴がある。また、第２の実施の形態に係る
ＩＧＢＴの製造方法の特徴は、図３（ｂ）で示した窒化
膜２５の開口２８を大きく形成し、図３（ｃ）で示した
浅い溝２６、及び図３（ｄ）で示したＬＯＣＯＳ酸化膜
２７を広い領域に形成することである。しかしながら、
ＬＯＣＯＳ酸化膜２７の形状において、図１に示したＩ
ＧＢＴと同様に、その側面１１は円弧状の曲率を持ち、
その底部１２はｎ型ベース領域３に達してる。The feature of the IGBT according to the second embodiment is that the region (Lg) occupied by the gate electrode 6 in the surface 22 of the silicon substrate 21 and the other p-type base region 4 and the emitter region 5 are visible. The ratio of the gate electrode 6 to the exposed region is larger in the gate electrode 6 than in the IGBT shown in FIG. That is, it is characterized in that the curvature of the side surface 11 of the gate electrode (groove on the silicon substrate surface) 6 is reduced and the area of the gate electrode 6 is increased. The feature of the method of manufacturing the IGBT according to the second embodiment is that the opening 28 of the nitride film 25 shown in FIG. 3B is formed large, and the shallow groove 26 shown in FIG. This is to form the LOCOS oxide film 27 shown in FIG. However,
In the shape of the LOCOS oxide film 27, as shown in FIG.
Like the GBT, the side surface 11 has an arcuate curvature,
The bottom 12 reaches the n-type base region 3.
【００３６】従って、第１の実施の形態と同様に、チャ
ネル近傍における電流の曲がりを小さく抑えることが可
能であり、オン抵抗ＲＪＦＥＴが存在せず、且つ高密度
にゲート電極を配置することができる。また、プレーナ
技術、選択酸化技術などの比較的平易な技術のみを用い
て形成することができる。Accordingly, similarly to the first embodiment, it is possible to suppress the curving of the current in the vicinity of the channel, to eliminate the on-resistance RJFET and to arrange the gate electrodes with high density. it can. Further, it can be formed using only relatively simple techniques such as a planar technique and a selective oxidation technique.
【００３７】さらに、第２の実施の形態によれば、電子
注入促進効果を増大する。即ち、ｎ型ベース領域３には
エミッタから電子１６が、コレクタから正孔（１４、１
５）がそれぞれ注入されるが、半導体基板２１の表面２
２のｐ型ベース領域４が表出した面積が狭いため、ｎ型
ベース領域３へ注入された正孔（１４、１５）の内、電
子１６と再結合せずにｎ型ベース領域３を通過してｐ型
ベース領域４へ注入される正孔１４の割合が減少し、ｎ
型ベース領域３内の正孔の蓄積密度が上昇する。この正
孔密度の上昇により、エミッタからの電子１６の注入が
促進され、伝導度変調によりＩＧＢＴのオン抵抗が更に
低減される。Further, according to the second embodiment, the effect of promoting electron injection is increased. That is, in the n-type base region 3, electrons 16 from the emitter and holes (14, 1
5) are respectively implanted, but the surface 2 of the semiconductor substrate 21 is
Since the exposed area of the p-type base region 4 is small, the holes (14, 15) injected into the n-type base region 3 pass through the n-type base region 3 without recombination with the electrons 16. As a result, the ratio of holes 14 injected into p-type base region 4 decreases, and n
The hole accumulation density in the mold base region 3 increases. This increase in hole density promotes the injection of electrons 16 from the emitter, and further reduces the on-resistance of the IGBT by conductivity modulation.
【００３８】（第３の実施の形態）図６は、本発明の第
３の実施の形態に係る絶縁ゲート型半導体装置（ＩＧＢ
Ｔ）の構成を示す断面図である。第３の実施の形態に係
るＩＧＢＴは、図１に示したＩＧＢＴと実質的に同一な
構成を有している。即ち、コレクタ領域１、バッファ領
域２、ｎ型ベース領域３、ｐ型ベース領域４、エミッタ
領域５などの各半導体領域、及びゲート電極６、コレク
タ電極８、エミッタ電極９などの各電極の配置・形状
は、図１に示したＩＧＢＴとほぼ同一である。(Third Embodiment) FIG. 6 shows an insulated gate semiconductor device (IGB) according to a third embodiment of the present invention.
It is sectional drawing which shows the structure of T). The IGBT according to the third embodiment has substantially the same configuration as the IGBT shown in FIG. That is, each semiconductor region such as the collector region 1, the buffer region 2, the n-type base region 3, the p-type base region 4, and the emitter region 5, and the respective electrodes such as the gate electrode 6, the collector electrode 8, and the emitter electrode 9 are arranged. The shape is almost the same as the IGBT shown in FIG.
【００３９】第３の実施の形態に係るＩＧＢＴの特徴
は、ｎ型ベース領域３とｐ型ベース領域４との界面（ｐ
ｎ接合面）１８の形状にある。即ち、溝の側面近傍１９
において、ｎ型ベース領域３とｐ型ベース領域４との接
合面１８が、ｐ型ベース領域４とエミッタ領域５との接
合面１７へ向かって所定の曲率をもって近づいているこ
とである。図１に示したＩＧＢＴにおいては、ｎ型ベー
ス領域３とｐ型ベース領域４とのｐｎ接合面と、ｐ型ベ
ース領域４とエミッタ領域５とのｐｎ接合面は、それぞ
れシリコン基板２１の主面（２２、２３）に平行に配置
されていた。しかし、図６に示したＩＧＢＴにおいて
は、ｐ型ベース領域４とエミッタ領域５とのｐｎ接合面
１７は、半導体基板２１の主面（２２、２３）に平行で
あるが、ｎ型ベース領域３とｐ型ベース領域４とのｐｎ
接合面１８は、溝の側面近傍１９において所定の曲率を
もって、半導体基板２１の表面２２側へ傾斜している。
そして、溝の側面１１におけるｐ型ベース領域４の幅が
最薄となっている。The feature of the IGBT according to the third embodiment is that the interface between the n-type base region 3 and the p-type base region 4 (p
n junction surface) 18. That is, the vicinity 19 of the side surface of the groove
In this case, the junction 18 between the n-type base region 3 and the p-type base region 4 approaches with a predetermined curvature toward the junction 17 between the p-type base region 4 and the emitter region 5. In the IGBT shown in FIG. 1, the pn junction between the n-type base region 3 and the p-type base region 4 and the pn junction between the p-type base region 4 and the emitter region 5 correspond to the main surface of the silicon substrate 21, respectively. (22, 23). However, in the IGBT shown in FIG. 6, the pn junction surface 17 between the p-type base region 4 and the emitter region 5 is parallel to the main surfaces (22, 23) of the semiconductor substrate 21, but the n-type base region 3 Between pn and p-type base region 4
The bonding surface 18 is inclined toward the surface 22 of the semiconductor substrate 21 with a predetermined curvature near the side surface 19 of the groove.
The width of the p-type base region 4 on the side surface 11 of the groove is the thinnest.
【００４０】図７は、図６に示したＩＧＢＴの作用効果
を示す断面図である。エミッタ電極９から供給される電
子１６は、エミッタ領域５−チャネル（ｐ型ベース領
域）２０を経て、ドリフト領域３へ注入される。このと
き、接合面１８がゲート電極６の湾曲に対して逆方向に
湾曲しているため、チャネル２０を通過した電子１６が
緩い角度の曲がりで流出する。したがって、キャリアの
曲がりによるトランジスタの電気的なストレスを更に低
減することができる。これにより最大遮断電流や負荷短
絡耐量を増大させることができる。FIG. 7 is a sectional view showing the operation and effect of the IGBT shown in FIG. Electrons 16 supplied from the emitter electrode 9 are injected into the drift region 3 via the emitter region 5 and the channel (p-type base region) 20. At this time, since the bonding surface 18 is curved in the opposite direction to the curvature of the gate electrode 6, the electrons 16 passing through the channel 20 flow out at a gentle angle. Therefore, electric stress of the transistor due to carrier bending can be further reduced. As a result, the maximum breaking current and the load short-circuit tolerance can be increased.
【００４１】また、溝の側面１１におけるｐ型ベース領
域４の幅が最薄となっているため、この部分に形成され
るチャネルの長さが短縮される。従って、チャネル抵抗
（Ｒ ｃｈ）が低減され、トランジスタのオン抵抗を更に
低減することができる。The p-type base region on the side surface 11 of the groove
Since the width of the area 4 is the thinnest, it is formed in this part.
Channel length is reduced. Therefore, the channel resistance
(R ch) Is reduced, and the on-resistance of the transistor is further increased.
Can be reduced.
【００４２】なお、第３の実施の形態に係るＩＧＢＴ
は、以下に示す製造方法により製造することが望まし
い。即ち、図３（ａ）に示したｐ型ベース領域４の形成
工程を、図３（ｄ）に示したＬＯＣＯＳ酸化膜２７の形
成工程と、図４（ａ）に示したエミッタ領域５の形成工
程との間に行うことが望ましい。ＬＯＣＯＳ酸化膜２７
をマスクとしてｐ型ベース領域４を形成することで、Ｌ
ＯＣＯＳ酸化膜２７の端におけるｐ型ベース領域４の形
状に湾曲を付けることができる。The IGBT according to the third embodiment
Is desirably manufactured by the following manufacturing method. That is, the step of forming the p-type base region 4 shown in FIG. 3A includes the step of forming the LOCOS oxide film 27 shown in FIG. 3D and the step of forming the emitter region 5 shown in FIG. It is desirably performed between the steps. LOCOS oxide film 27
Forming the p-type base region 4 using the
The shape of the p-type base region 4 at the end of the OCOS oxide film 27 can be curved.
【００４３】（その他の実施の形態）上記のように、本
発明は、第１乃至第３の実施の形態によって記載した
が、この開示の一部をなす論述及び図面はこの発明を限
定するものであると理解すべきではない。この開示から
当業者には様々な代替実施の形態、実施例及び運用技術
が明らかとなろう。(Other Embodiments) As described above, the present invention has been described with reference to the first to third embodiments. However, the description and drawings constituting a part of this disclosure limit the present invention. Should not be understood to be. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.
【００４４】第１ないし第３の実施の形態では、絶縁ゲ
ート型半導体装置としてＩＧＢＴについて説明したが、
本発明はパワーＭＯＳＦＥＴにも適用可能である。この
場合、ＩＧＢＴにおけるｎ型コレクタ領域１を、第１導
電型（ｎ型）のドレイン領域に置き換えればよい。同様
に、コレクタ電極８をドレイン電極に、エミッタ領域５
をソース領域に、エミッタ電極９をエミッタ電極に、そ
れぞれ置き換えればよい。In the first to third embodiments, the IGBT has been described as an insulated gate semiconductor device.
The present invention is also applicable to power MOSFETs. In this case, the n-type collector region 1 in the IGBT may be replaced with a drain region of the first conductivity type (n-type). Similarly, the collector region 8 is used as the drain electrode, and the emitter region 5
May be replaced with the source region, and the emitter electrode 9 may be replaced with the emitter electrode.
【００４５】また、第１導電型ベース領域（ｎ型ベース
領域）が、バッファ領域２とドリフト領域３の多層構造
を有するパンチスルー型のＩＧＢＴを示したが、第１導
電型ベース領域（ｎ型ベース領域）がドリフト領域３の
みの単層構造を有するノンパンチスルー型であっても構
わない。Although the first conductivity type base region (n-type base region) is a punch-through type IGBT having a multilayer structure of the buffer region 2 and the drift region 3, the first conductivity type base region (n-type base region) has been described. A non-punch-through type (base region) having a single layer structure of only the drift region 3 may be used.
【００４６】さらに、図４（ｂ）に示した半導体基板２
１の溝は、図３（ｃ）に示した浅い溝２６の形成工程、
及び図３（ｄ）に示したＬＯＣＯＳ酸化膜２７の形成工
程により形成した。しかし、これら２つの工程の内のど
ちらか一方の工程のみを用いて、同様な溝を形成しても
構わない。Further, the semiconductor substrate 2 shown in FIG.
1 is a step of forming the shallow groove 26 shown in FIG.
And the LOCOS oxide film 27 shown in FIG. However, a similar groove may be formed by using only one of these two steps.
【００４７】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。Thus, it should be understood that the present invention includes various embodiments and the like not described herein. Accordingly, the present invention is limited only by the matters specifying the invention according to the claims that are reasonable from this disclosure.
【００４８】[0048]
【発明の効果】以上説明したように本発明によれば、生
産性・信頼性が高く、且つ最大遮断電流、負荷短絡耐量
が高い絶縁ゲート型半導体装置を提供することができ
る。As described above, according to the present invention, it is possible to provide an insulated gate semiconductor device having high productivity, high reliability, high maximum breaking current and high load short-circuit tolerance.
【００４９】具体的には、プレーナ技術、選択酸化技術
などの比較的平易な方法のみで製造することができ、且
つ、オン抵抗が低く、チャネル近傍の電気的ストレスを
低く抑えることが可能な絶縁ゲート型半導体装置を提供
することができる。More specifically, an insulating material which can be manufactured only by a relatively simple method such as a planar technology or a selective oxidation technology, and has a low on-resistance and a low electric stress in the vicinity of a channel. A gate type semiconductor device can be provided.
【図１】本発明の第１の実施の形態に係るＩＧＢＴの構
成を示す断面図である。FIG. 1 is a sectional view showing a configuration of an IGBT according to a first embodiment of the present invention.
【図２】図１に示したＩＧＢＴの動作、特にキャリアの
流れを示すための断面図である。FIG. 2 is a cross-sectional view showing an operation of the IGBT shown in FIG. 1, particularly a flow of carriers.
【図３】図３（ａ）乃至（ｄ）は、図１に示したＩＧＢ
Ｔの製造方法における主要な製造工程を示す断面図であ
る（その１）。FIGS. 3 (a) to 3 (d) show the IGB shown in FIG.
It is sectional drawing which shows the main manufacturing process in the manufacturing method of T (the 1).
【図４】図４（ａ）乃至（ｄ）は、図１に示したＩＧＢ
Ｔの製造方法における主要な製造工程を示す断面図であ
る（その２）。FIGS. 4 (a) to 4 (d) show the IGB shown in FIG.
It is sectional drawing which shows the main manufacturing process in the manufacturing method of T (the 2).
【図５】本発明の第２の実施の形態に係るＩＧＢＴの構
成及び動作を示す断面図である。FIG. 5 is a cross-sectional view illustrating a configuration and operation of an IGBT according to a second embodiment of the present invention.
【図６】本発明の第３の実施の形態に係るＩＧＢＴの構
成を示す断面図である。FIG. 6 is a cross-sectional view illustrating a configuration of an IGBT according to a third embodiment of the present invention.
【図７】図６に示したＩＧＢＴの動作、特にキャリアの
流れを示すための断面図である。FIG. 7 is a cross-sectional view showing an operation of the IGBT shown in FIG. 6, particularly, a flow of carriers.
【図８】従来技術に係るプレーナ型ＩＧＢＴの構成を示
す断面図である。FIG. 8 is a cross-sectional view showing a configuration of a planar IGBT according to the related art.
【図９】従来技術に係るトレンチ型ＩＧＢＴの構成を示
す断面図である。FIG. 9 is a cross-sectional view showing a configuration of a trench IGBT according to a conventional technique.
１ 第１主電極領域（コレクタ領域） ２ バッファ領域 ３ ドリフト領域 ４ 第２導電型（ｐ型）ベース領域 ５ 第２主電極領域（エミッタ領域） ６ ゲート電極 ７ ゲート絶縁膜 ８ コレクタ電極 ９ エミッタ電極 １０ 層間絶縁膜 １１ 側面 １２ 低部 １３ チャネル １４、１５ 正孔 １６ 電子 ２１ 半導体基板 ２２ 表面 ２３ 裏面 ２４ バッファ酸化膜 ２５ 窒化膜 ２６ 浅い溝 ２７ ＬＯＣＯＳ酸化膜 REFERENCE SIGNS LIST 1 first main electrode region (collector region) 2 buffer region 3 drift region 4 second conductivity type (p-type) base region 5 second main electrode region (emitter region) 6 gate electrode 7 gate insulating film 8 collector electrode 9 emitter electrode DESCRIPTION OF SYMBOLS 10 Interlayer insulating film 11 Side surface 12 Low part 13 Channel 14 and 15 Hole 16 Electron 21 Semiconductor substrate 22 Front surface 23 Back surface 24 Buffer oxide film 25 Nitride film 26 Shallow groove 27 LOCOS oxide film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｇ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 21/336 H01L 29/78 658G
Claims (3)
面に表出した第１主電極領域と、 前記第１主電極領域の上に配置された第１導電型ベース
領域と、 前記第１導電型ベース領域の上に配置され、前記半導体
基板の表面の一部分に表出した第２導電型ベース領域
と、 前記第２導電型ベース領域の上に選択的に配置され、前
記半導体基板の表面の残り部分に表出した第１導電型の
第２主電極領域と、 前記半導体基板の表面に形成され、円弧状の曲率を持っ
た側面を有する溝と、 前記溝の内側に配置されたゲート絶縁膜と、 前記ゲート絶縁膜の内側に配置されたゲート電極とを有
し、 前記溝の側面に前記第２導電型ベース領域及び前記第２
主電極領域が表出し、当該溝の底部は前記第１導電型ベ
ース領域に到達していることを特徴とする絶縁ゲート型
半導体装置。A semiconductor substrate; a first main electrode region disposed below the semiconductor substrate and exposed on a back surface of the semiconductor substrate; and a first conductivity type disposed on the first main electrode region. A base region, a second conductivity type base region disposed on the first conductivity type base region, and exposed on a part of a surface of the semiconductor substrate; and selectively disposed on the second conductivity type base region. A second main electrode region of the first conductivity type exposed on the remaining portion of the surface of the semiconductor substrate; a groove formed on the surface of the semiconductor substrate and having a side surface having an arcuate curvature; A gate insulating film disposed inside the gate insulating film, and a gate electrode disposed inside the gate insulating film. The second conductivity type base region and the second
An insulated gate semiconductor device, wherein a main electrode region is exposed, and a bottom of the groove reaches the first conductivity type base region.
効果が得られる程度に小さいことを特徴とする請求項１
記載の絶縁ゲート型半導体装置。2. The device according to claim 1, wherein the curvature of the side surface is small enough to obtain an electron injection promoting effect.
An insulated gate semiconductor device as described in the above.
電型ベース領域と前記第２導電型ベース領域との接合面
が、前記第２導電型ベース領域と前記第２主電極領域と
の接合面へ向かって所定の曲率をもって近づいているこ
とを特徴とする請求項１又は２記載の絶縁ゲート型半導
体装置。3. A bonding surface between the first conductivity type base region and the second conductivity type base region near a side surface of the groove is a bonding surface between the second conductivity type base region and the second main electrode region. 3. The insulated gate semiconductor device according to claim 1, wherein the semiconductor device approaches the surface with a predetermined curvature.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001002625A JP2002208699A (en) | 2001-01-10 | 2001-01-10 | Insulated gate semiconductor device |
Applications Claiming Priority (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008181975A (en) * | 2007-01-23 | 2008-08-07 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method thereof |
| JP2012033568A (en) * | 2010-07-28 | 2012-02-16 | Toyota Motor Corp | Method of manufacturing semiconductor device |
| JP5996671B2 (en) * | 2012-12-28 | 2016-09-21 | 株式会社日立製作所 | Silicon carbide semiconductor device and manufacturing method thereof |
-
2001
- 2001-01-10 JP JP2001002625A patent/JP2002208699A/en active Pending
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| JP2012033568A (en) * | 2010-07-28 | 2012-02-16 | Toyota Motor Corp | Method of manufacturing semiconductor device |
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