JP4334659B2 - セラミック配線基板とその製造方法 - Google Patents

セラミック配線基板とその製造方法 Download PDF

Info

Publication number
JP4334659B2
JP4334659B2 JP09210199A JP9210199A JP4334659B2 JP 4334659 B2 JP4334659 B2 JP 4334659B2 JP 09210199 A JP09210199 A JP 09210199A JP 9210199 A JP9210199 A JP 9210199A JP 4334659 B2 JP4334659 B2 JP 4334659B2
Authority
JP
Japan
Prior art keywords
layer
wiring conductor
copper coating
conductor layer
thick film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09210199A
Other languages
English (en)
Other versions
JP2000286522A (ja
Inventor
慎也 寺尾
賢吾 岡
真治 太田
浅井  康富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Denso Corp
Original Assignee
Kyocera Corp
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp, Denso Corp filed Critical Kyocera Corp
Priority to JP09210199A priority Critical patent/JP4334659B2/ja
Publication of JP2000286522A publication Critical patent/JP2000286522A/ja
Application granted granted Critical
Publication of JP4334659B2 publication Critical patent/JP4334659B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Parts Printed On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明、混成集積回路や半導体収容パッケージに使用されるセラミック配線基板について、特に、厚膜抵抗体の抵抗値安定化を図った配線基板とその製造方法に関する。
【0002】
【従来の技術】
従来、混成集積回路や半導体収容パッケージに使用されるセラミック多層配線基板は、小型軽量化を図るために厚膜の多層構造が採用されており、一般にアルミナ質の絶縁層から多層の絶縁基体を形成し、その上面に厚膜導体を形成し、その上に層間絶縁材として結晶質又は非晶質のガラス層を形成し、その上に導体、抵抗体などの厚膜回路を形成している。さらに厚膜回路の上には、保護ガラス(例えば、非晶質のホウ珪酸ガラス)により表面を保護していた。絶縁層内の導体の間は、絶縁層に貫通するビアホールを形成して導通を確保し、電子部品は、表面導体にハンダなどで接続して、基板に搭載されている。
【0003】
近年の自動車を始め、各種制御機器への電子制御化の拡大により、制御容量が大規模化し、前記の厚膜多層基板では、配線と部品の実装密度が低くて、非常に大きな配線基板が必要になってきている。
【0004】
これに対処するために、各セラミック絶縁層の上にタングステンやモリブデンなどの高融点金属により配線導体層を形成し、いくつかの絶縁層を積層して多層一体化した配線基板を用いて、その基板表面上に形成した配線導体層と、これに接続すべき厚膜回路、特に印刷抵抗回路との間には、配線導体層上に形成した銅メッキ層を形成した厚膜回路付の多層配線基板が提案されている(特公平4−30199号参照)。
【0005】
【発明が解決しようとする課題】
然しながら、上記の多層セラミック配線基板は、基板表面上に厚膜抵抗体を直接に皮膜形成しているが、厚膜抵抗体を基板表面の配線導体層に接続するには、銅メッキ層を介していたので、銅メッキ層に起因して形成後の抵抗体の抵抗値が大きくばらついたり、抵抗規格値から外れることがあった。さらに、厚膜抵抗体の皮膜外観に不良を生じて、セラミック配線基板自体が不合格となることもあり、厚膜抵抗体に伴う製品歩留まりが低かった。
【0006】
本発明は、この問題に鑑み、セラミック基板の表面に形成される厚膜抵抗体の抵抗値のばらつきを抑制し、抵抗体の厚膜成形時の不具合発生率を低減し、信頼性の高いセラミック配線基板とその製造方法を提供しようとするものである。
【0007】
【課題を解決するための手段】
本発明のセラミック多層配線基板は、
アルミナ、窒化アルミニウム、ムライトおよび窒化ケイ素の中から選ばれるセラミック焼結体の絶縁層と、タングステン若しくはモリブデンを主成分とする表面配線導体層とを具備する配線基板であって、
前記表面配線導体層の少なくとも一部が前記絶縁層に埋設されるとともに、前記配線基板が、前記表面配線導体層上に形成した銅被覆層と、該銅被覆層上に形成された厚膜抵抗体とを有し、
前記表面配線導体層の最高点位置の基板表面に対する高さが、0乃至5μmであり、前記表面配線導体層の端部における基板表面から銅被覆層の最高点までの高さが2乃至15μmであり、且つ、該最高点位置における銅被覆層の厚みが2乃至12μmであることを特徴とする。
【0008】
本発明のセラミック配線基板の製造方法は、
アルミナ、窒化アルミニウム、ムライトおよび窒化ケイ素の中から選ばれるセラミック焼結体の絶縁層と、タングステン若しくはモリブデンを主成分とする表面配線導体層とを具備した配線基板表面に厚膜抵抗体を配設する配線基板の製造方法において、
焼成後に絶縁層となるグリーンシートの表面に、焼成後に表面配線導体層となる導体ペーストの少なくとも一部を埋設するように、かつ、焼結後の表面配線導体層の最高点位置の基板表面に対する高さが、0乃至5μmになるように導体ペーストを形成し、
前記基板の表面配線導体層上に銅被覆層を、基板表面から該銅被覆層の最高点までの高さが2乃至15μmであり、且つ、該最高点位置における銅被覆層の厚みが2乃至12μmになるように形成し、
相対する一対の銅被覆層上と当該銅被覆層の間の基板表面上とに渡って抵抗体ペーストの塗膜を所望厚みに塗着し、次いで、焼きつけて厚膜抵抗体を形成するものである。
【0009】
本発明において、表面配線導体層が、基板表面に露出するパターン化された導体配線をなし、銅被覆層は、表面配線導体層上に形成されて、厚膜抵抗体の接続電極として、抵抗体と表面配線導体層とを導通接続する。厚膜抵抗体は、相対する一対の銅被覆層とその間の基体表面の上に皮膜成形される。
【0010】
本発明は、表面配線導体層の端部における基板表面から銅被覆層の最高点までの高さを一定の範囲に規定することによって、基板表面と銅被覆層との段差を小さくし、段差周辺での、抵抗材料の塗布量の均一化、従って成形後の抵抗体の皮膜厚み、皮膜形状の均一化が図れ、抵抗体の抵抗値の製品間ばらつきを低減するものである。
従って、本発明によれば、抵抗体成形時の不具合の発生を少なくすることができ、成形後の抵抗体をレーザトリミングなどで加工して、抵抗値の微調整を短時間で行うことができる。
【0011】
銅被覆層と厚膜抵抗体とが熱膨張係数が異なる場合には、温度変化の繰り返しによって、抵抗体に作用する応力が変化するので抵抗値が温度変化により変化するが、銅被覆層を薄くすることにより、銅被覆層に起因して抵抗体に作用する熱応力が低減し、それに伴う抵抗変化も少なくなる。
【0012】
【発明の実施の形態】
本発明に使用されるセラミックス配線基板1は、セラミック焼結体の単層又は多層の絶縁層からなり、図1に示すように、基板表面には、配線導体層2が、所望の回路パターンで一体に形成されている。
セラミックス基板1としては、アルミナ、窒化アルミニウム、ムライト、窒化ケイ素などの絶縁層の焼結体が利用され、その表面の配線導体層2は、セラミックスを焼結する焼成温度に耐える高融点金属が利用される。高融点金属には、タングステン若しくはモリブデン又はその合金が利用される。
【0013】
セラミック配線基板1は、多層配線基板にも適用することができ、その例を図2に模式的に示すように、複数セラミック絶縁層1a、1b・・・1eとその層間の配線導体層3と及び表面の配線導体層2と、配線導体層同士を接続するビアホール4とから成る多層積層構造であって、この場合には、層間配線導体層3とビアホール4も、表面の配線導体層と同様に、高融点金属、特に、タングステン若しくはモリブデン又はその合金から形成される。
この図2の例は、配線基板の一面側に、半導体集積回路9やその他の機能素子90が、搭載され、他面側には、配線基板上に抵抗体5が厚膜形成されている。
【0014】
基板表面10の表面配線導体層2には、図1の拡大図に示すように、厚膜抵抗体5を形成する部位に、厚膜抵抗体のための電極層として、銅被覆層8が形成される。銅被覆層は、表面配線導体層上にパターニングが容易で、厚み調整可能な蒸着法やメッキ法から形成することができる。銅被覆層8は、好ましくは、銅メッキ層が用される。メッキ法には、電解メッキ法、無電解メッキ法の何れも利用可能であるが、無電解メッキ法が、電解のための電極の配置を必要としないので、特に、好ましい。
【0015】
銅被覆層8が形成された基板1上には、厚膜抵抗体5が形成されるが、厚膜抵抗体5の端部は、対応する2つの銅被覆層8、8上に皮膜として形成される。このような厚膜抵抗体5は、例えば、抵抗材料を含むペーストを印刷法により、所定厚みで所望パターンに塗布し、次いで、焼き付けにより固着されて形成される。抵抗材料には、例えばCu−Ni合金、ホウ化ランタン、酸化スズ、酸化ルテニウム,ケイ化モリブデンなどが利用される。
【0016】
表面の配線導体層2は、薄い高融点金属膜であるが、セラミック基板表面10より突出しており、銅被覆層8は、セラミック基板表面10よりさらに突出している。本発明においては、銅被覆層8は、配線導体層の端部位置21で基板表面10から当該銅被覆層8の最高点81までの高さAが2〜15μmの範囲に調整される。
この銅被覆層8の最高点高さAが15μmを越えると、銅被覆層8上面から基板表面10に至る段差が大きくて、厚膜抵抗体5の形成時の抵抗材料ペーストの塗布量と塗布厚みを均一にするのが困難になる。通常、抵抗体ペーストの塗布時の塗膜厚みは、20〜30μmであるが(焼きつけ後には、15〜25μ程度の抵抗体に設定されている)、即ち、銅被覆層8の最高点高さAが大き過ぎると、厚膜抵抗体を接続する2つの銅被覆層の間の距離が小さい場合には、塗膜の表面張力により塗布厚みが大きくなり、設定厚みより厚くなり、抵抗体の抵抗値は設定より低めになる。他方2つの銅被覆層の間の距離が大きい場合には、塗膜は、銅被覆層周辺で膨れるが、銅被覆層の間の広い中央部で却って薄くなって、設定厚みより薄くなり、抵抗体の抵抗値は、設定値より高めになる。上記高さAを2〜15μmの範囲の範囲にすると、塗膜の厚みは、上記高さAに拘わらず、設定厚みを実現することができる。
【0017】
他方、銅被覆層8の最高点高さAの下限は、段差を小さくすることからすれば、0μmでもよいが、銅被覆層8自体の厚みBを確保するために2μmとする。銅被覆層の厚みBを2μm以上として、銅被覆層により被覆される配線導体層の腐食を防止することができる。上記配線導体層のタングステンやモリブデンは、外気に接触すれば、空気中の酸素や水分により酸化されるが、銅被覆層に上記厚みを確保することにより、タングステンなどの酸化や腐食を有効に防止できる。
【0018】
また、銅被覆層8の厚みBの上限は、12μmとする必要がある。特に、厚膜抵抗体5に、例えば、ホウ化ランタン(LaB6;熱膨張係数4.5×10-6/℃)や酸化スズ(SnO2)を使用する場合に、電極層8の銅(Cu;熱膨張係数18×10-6/℃)より熱膨張係数が著しく異なる。そこで、基板に熱サイクルが負荷される使用環境では、膨張収縮差により、厚膜抵抗体5に生じる熱応力が大きくなると、大きな抵抗変化を生じるが、本発明は、銅被覆層8を12μm以下に薄くすることにより、熱応力を低減させ、温度変化による抵抗変化を小さくすることができる。銅被覆層8の好ましい厚みは、3〜6.5μmの範囲である。
【0019】
本発明の配線基板の製造方法を、多層構造を例に、図1と図2とを参照して、述べる。
セラミックス絶縁層1a、1b・・・について、セラミックスの粉末に焼結助剤、有機バインダー、有機溶剤などを配合して、スラリーを調製する。セラミックスにアルミナを利用する例を示すと、焼結助剤には、シリカ、マグネシア、カルシアなどの微粉末が利用される。
【0020】
このスラリーを、ドクターブレード法やカレンダーロール法等のシート成形法から、シート状に成形して、グリーンシートを作る。グリーンシートは、適当な位置にビアホール用の貫通孔を形成する。さらに、グリーンシートには、スクリーン印刷法などにより、高融点金属、例えば、タングステン又はモリブデンの微粉末を含む配線導体用ペーストから、所望の配線パターンで配線導体層の塗膜を形成し、また、ビアホールの形成のために、同様のペーストを貫通孔に充填しておく。
配線導体用ペーストは、焼結後の配線導体の最高点位置の基板表面に対する高さが、0〜5μmの範囲になるようにペーストの高融点金属の配合量と塗膜厚みが決められる。
【0021】
グリーンシートは、所望パターンの配線導体層の塗膜とビアホールを形成したあと、積層され、脱脂や予備焼成の後、1500〜1700℃の温度で、非酸化性雰囲気中で焼成されて、焼結される。焼結されたセラミックスは、その内部とその表面にタングステン等の配線導体層が一体に積層された多層配線基板に形成されている。
【0022】
配線基板1の表面のタングステン等の配線導体層2上には、さらに銅被覆層8を形成するが、好ましくは、以下のような無電解メッキ層が形成される。この場合には、焼成した配線基板は、タングステン等の配線導体層2の表面を活性化するため、塩化パラジウムと水酸化ナトリウム、水酸化カリウムを含む活性液中に所定時間浸漬され配線導体層の表面にパラジウムを析出させる。
このようなパラジウム活性化処理した後の基板に、次のような銅メッキ処理を行う。即ち、基板を、銅メッキ液、例えば、硫酸銅、ホルマリン及び水酸化ナトリウムを含む溶液に浸漬して、銅が配線導体層2表面に優先的に沈着して、銅被覆層として銅メッキ層8を形成する。
【0023】
上記のような銅メッキ層8の厚みを調節するには、形成すべきメッキ層厚さに応じて浸漬時間を制御することがなされる。そのために、予め、配線導体層の高さが何箇所かで測定され、次いで、2〜15μmの範囲に銅メッキ層8の最高点位置を定めるために、銅メッキ層厚みと、それに対応する浸漬時間が決定される。このようにして、銅メッキ層8の形成時に電解液中の保持時間を制御することにより、基板表面から銅メッキ層8の最高点までの高さが、上記の2〜15μmの範囲内に、正確に調整することができる。
【0024】
このようにして、銅メッキ層8を形成した配線基板1には、厚膜抵抗体用ペーストが、スクリーン印刷法などにより、配線基板上に塗布され、その塗膜の一部は、対応する銅メッキ層8、8に重複するように塗膜形成される。抵抗体材料には、酸化スズ、ホウ化ランタン、Cu−Ni合金、酸化ルテニウム、ケイ化モリブデンが利用される。そして、ペーストの塗膜は、600〜900℃の範囲で、窒素雰囲気中で焼き付けされ、厚膜抵抗体5として固着される。
【0025】
さらに、厚膜抵抗体5上に所定組成のガラスペーストを印刷した後、600〜900℃の窒素雰囲気中で焼き付けて保護ガラス層6が形成される。保護ガラス層6は、厚膜抵抗体5を保護するものであるが、加熱などの温度変化によりガラスや厚膜抵抗体5にクラックの発生や破損を防止するために、ホウ珪酸鉛ガラスに亜鉛を添加して熱膨張係数小さくしたZnO−PbO−SiO2−B23系ガラスが利用される。
その後に、保護ガラス6の上から、レーザを照射して、厚膜抵抗体5に切欠き溝(不図示)を形成し、厚膜抵抗体5は、最終的な抵抗値に調整される。
【0026】
さらに、厚膜抵抗体5の吸湿や酸化を防止するために、保護ガラス6を含む基板表面10に保護樹脂膜7が被着形成される。この樹脂は、好ましくは、熱硬化性又は紫外線硬化性のエポキシ樹脂が利用できる。
【0027】
本発明の配線基板は、混成集積回路の他に、抵抗素子を基板上に厚膜形成するような回路基板、例えば、半導体素子を搭載収容する半導体素子収納用のパッケージにも広く利用することができる。
【0028】
【実施例】
先ず、以下のようにしてセラミック多層配線基板を作製した。アルミナ粉末に対して、酸化ケイ素、酸化マグネシウム、酸化カルシウムの粉末を含む焼結助剤6重量%を配合した粉末に、アクリル樹脂系有機バインダーと可塑剤、溶剤を混合して、スラリーを調製し、このスラリーをドクターブレード法によりシート状に伸ばして、厚さ300μmのグリーンシートを作った。
【0029】
各グリーンシートには、打ち抜き加工により、貫通孔を形成し、ビアホール導体用ペーストを充填して、ビアホールを形成して、シート表面には、タングステンを含むペーストを印刷して所望回路パターンの配線導体層の塗膜を形成した。この印刷の際、表面配線導体層になるべき塗膜については、塗膜厚みは、焼成後の厚み0μmから15μmまでの数種の表面配線導体層が得られるように、調整した。
【0030】
ここに使用した配線導体層用ペーストは、平均粒径1〜3μm、純度99.9%のタングステン粉末に、セルロース系又はアクリル系有機樹脂成分と可塑剤とから成るバインダーを混合して、3本ローラミルにより混練し、所要の粘度に調整した。
他方、ビアホール導体用ペーストは、平均粒径0.5〜5.0μmのモリブデン微粉末を利用しては、他の点は、配線導体層用ペーストと同様にして、調製した。
【0031】
上記グリーンシートを6枚重積して、1600℃で焼成し、60mm×40mm×1.5mmの寸法の多層の配線基板1で、焼成後の表面配線導体層2の厚みが0μmから15μmまでの数種のものを得た。
【0032】
次いで、上記配線基板1に、無電解メッキ法により銅メッキ処理をして、表面配線導体層2上に銅メッキ層8を、1〜20μmの厚み範囲で形成した。次いで、抵抗体材料として、酸化スズ、ホウ化ランタン、及びCu−Ni系合金を含むペーストを外形0.5mm×1.0mm、1.0mm×2.0mm及び、2.0mm×2.0mmの3種類の寸法の抵抗体塗膜を印刷により形成した。基板を900℃の温度で加熱して、塗膜を焼付けし、厚膜抵抗体5とした。
【0033】
さらに、ZnO−SiO2−B23系ガラスペーストを厚膜抵抗体5上に被覆するように印刷して、同様に焼き付けて、保護ガラス層6を形成した。
【0034】
これらの配線基板について、配線導体端部で基板表面からタングステンの配線導体層の最高点間での高さCを、表面粗さ計を用いて測定した。
銅メッキ層Bの厚みは、蛍光X線装置により銅メッキ層の反射X線強度を測定し、予め標準厚みの銅箔を用いて作成したX線反射強度の厚み検量線から、算出した。また、厚膜抵抗体5を含む基板の断面を研磨して、走査型電子顕微鏡により観察して、厚膜抵抗体5の厚みも測定した。
【0035】
試験結果を表1に示す。この表で、厚膜抵抗体5は、配線基板の試料間の抵抗値のばらつきが5%以下であるものを優、10%以下を良、20%以下を可、20%を越えるものを不可と、評価した。厚膜抵抗体5と表面配線導体および断面観察を行い、クラック、ボイド等の不具合発生の確認を行った。
【0036】
その後、この基板を用いて、気相冷熱サイクル試験(−65℃〜+150℃の温度範囲)を行い、2000サイクル後の厚膜抵抗体の抵抗変化率の測定と、外観検査を行い、加熱冷却の繰り返しにおける抵抗変化率2%以下を合格とした。試験結果を表1にまとめた。
【0037】
【表1】
Figure 0004334659
【0038】
表1に示すように、本発明の範囲内で、厚膜抵抗体5の基板間の初期抵抗値のばらつきが小さく、外観の不具合もなく、冷熱サイクル試験によっても、抵抗変化率は小さく、信頼性の高いセラミック多層基板が得られたことが判る。特に、上記表面配線導体層の端部における基板表面から銅被覆層の最高点までの高さ、即ち、表中で総厚C+Bは2.5〜6.5μmの範囲が、厚膜抵抗体の抵抗値のばらつきの小さい点で優れていることが判る。同時に、銅被覆層8の厚みBは、熱サイクルに対する抵抗変化率と外観異常の低減の点から、2.0〜6.5μmが好ましいことも判る。なお、試験番号18、19は参考例である。
【0039】
【発明の効果】
本発明は、セラミック配線基板上の配線導体層上に被着される銅被覆層を、表面配線導体層の端部における基板表面から銅被覆層の最高点までの高さが2〜15μmであるようにしたので、基板表面上から銅被覆層上に渡って形成される厚膜抵抗体5の抵抗値のばらつきを小さくすることができ、レーザトリミングなどによる抵抗値調整も正確に且つ容易にすることができ、製品歩留まりが高く、信頼性の高いセラミック配線基板を得ることができる。
【0040】
本発明の製造方法は、基板表面から銅被覆層の最高点までの高さが2〜15μmであるように容易に調整することができ、これにより、一対の銅被覆層上に渡って形成される厚膜抵抗体の抵抗値のばらつきを小さくすることができ、レーザトリミングなどによる抵抗値調整も正確に且つ容易にすることができ、基板の製造歩留まりが高く、信頼性の高いセラミック配線基板を得ることができる。
【図面の簡単な説明】
【図1】 本発明の実施例にかかる配線基板の要部拡大断面図を示す。
【図2】 本発明の配線基板を適用した混成集積回路の模式的断面図を示す。
【符号の説明】
1 配線基板
2 表面配線導体層
3 内部配線導体層
4 ビヤホール導体
5 抵抗体
6 保護ガラス
7 保護樹脂
8 銅被覆層

Claims (2)

  1. アルミナ、窒化アルミニウム、ムライトおよび窒化ケイ素の中から選ばれるセラミック焼結体の絶縁層と、タングステン若しくはモリブデンを主成分とする表面配線導体層とを具備する配線基板であって、
    前記表面配線導体層の少なくとも一部が前記絶縁層に埋設されるとともに、前記配線基板が、前記表面配線導体層上に形成した銅被覆層と、該銅被覆層上に形成された厚膜抵抗体とを有し、
    前記表面配線導体層の最高点位置の基板表面に対する高さが、0乃至5μmであり、前記表面配線導体層の端部における基板表面から銅被覆層の最高点までの高さが2乃至15μmであり、且つ、該最高点位置における銅被覆層の厚みが2乃至12μmであることを特徴とするセラミック配線基板。
  2. アルミナ、窒化アルミニウム、ムライトおよび窒化ケイ素の中から選ばれるセラミック焼結体の絶縁層と、タングステン若しくはモリブデンを主成分とする表面配線導体層とを具備した配線基板表面に厚膜抵抗体を配設する配線基板の製造方法において、
    焼成後に絶縁層となるグリーンシートの表面に、焼成後に表面配線導体層となる導体ペーストの少なくとも一部を埋設するように、かつ、焼結後の表面配線導体層の最高点位置の基板表面に対する高さが、0乃至5μmになるように導体ペーストを形成し、
    前記基板の表面配線導体層上に銅被覆層を、基板表面から該銅被覆層の最高点までの高さが2乃至15μmであり、且つ、該最高点位置における銅被覆層の厚みが2乃至12μmになるように形成し、
    相対する一対の銅被覆層上と当該銅被覆層の間の基板表面上とに渡って抵抗体ペーストの塗膜を所望厚みに塗着し、次いで、焼きつけて厚膜抵抗体を形成することを特徴とする、セラミック配線基板の製造方法。
JP09210199A 1999-03-31 1999-03-31 セラミック配線基板とその製造方法 Expired - Fee Related JP4334659B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP09210199A JP4334659B2 (ja) 1999-03-31 1999-03-31 セラミック配線基板とその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09210199A JP4334659B2 (ja) 1999-03-31 1999-03-31 セラミック配線基板とその製造方法

Publications (2)

Publication Number Publication Date
JP2000286522A JP2000286522A (ja) 2000-10-13
JP4334659B2 true JP4334659B2 (ja) 2009-09-30

Family

ID=14045067

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09210199A Expired - Fee Related JP4334659B2 (ja) 1999-03-31 1999-03-31 セラミック配線基板とその製造方法

Country Status (1)

Country Link
JP (1) JP4334659B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4574025B2 (ja) * 2001-01-31 2010-11-04 京セラ株式会社 配線モジュール
JP5391981B2 (ja) * 2009-02-02 2014-01-15 富士通株式会社 回路基板とその製造方法、及び抵抗素子
JP7449768B2 (ja) * 2020-04-23 2024-03-14 新光電気工業株式会社 セラミックス基板及びその製造方法、静電チャック、基板固定装置、半導体装置用パッケージ

Also Published As

Publication number Publication date
JP2000286522A (ja) 2000-10-13

Similar Documents

Publication Publication Date Title
US6436316B2 (en) Conductive paste and printed wiring board using the same
JPS63181400A (ja) セラミツク多層基板
JP3825326B2 (ja) 配線基板の製造方法
JP2001307547A (ja) 導電性組成物およびそれを用いた印刷回路板
JP4334659B2 (ja) セラミック配線基板とその製造方法
JP4059148B2 (ja) 導電性ペーストおよびセラミック多層基板
JP4038602B2 (ja) 導電性ペースト及びセラミック多層基板
JP3121822B2 (ja) 導体ペーストおよび配線基板
JPH11354370A (ja) 積層セラミック電子部品
JP2002043758A (ja) 多層基板及びその製造方法
JP5998785B2 (ja) 積層電子部品
JP4693284B2 (ja) 多層配線基板およびその製造方法
JP2001122680A (ja) ガラスセラミック基板およびその製造方法
KR100715152B1 (ko) 금속 지지 기판 상에 금속 콘택 패드를 형성시키는 방법
JP4433583B2 (ja) 配線基板
JPH09307205A (ja) 低温焼成セラミック基板
JP2005285957A (ja) 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板。
JP2009158668A (ja) セラミック多層配線基板及びその製造方法
JP4570190B2 (ja) 配線基板
JP2005268515A (ja) セラミック配線基板およびその製造方法
JP5313526B2 (ja) 低温焼成多層基板用導電性ペースト
JP2000223821A (ja) セラミック配線基板
JP2004119547A (ja) セラミック配線基板およびその製造方法
JP2004165274A (ja) 低温焼成セラミック回路基板の製造方法
JP3857219B2 (ja) 配線基板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060919

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061116

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061212

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070213

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070216

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20070309

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090423

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090624

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130703

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees