JP4323241B2 - バス帯域幅を増加させるためのメモリコントローラ、これを利用したデータ伝送方法及びこれを備えるコンピュータシステム - Google Patents
バス帯域幅を増加させるためのメモリコントローラ、これを利用したデータ伝送方法及びこれを備えるコンピュータシステム Download PDFInfo
- Publication number
- JP4323241B2 JP4323241B2 JP2003201884A JP2003201884A JP4323241B2 JP 4323241 B2 JP4323241 B2 JP 4323241B2 JP 2003201884 A JP2003201884 A JP 2003201884A JP 2003201884 A JP2003201884 A JP 2003201884A JP 4323241 B2 JP4323241 B2 JP 4323241B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- bit
- memory device
- main memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はコンピュータシステムで使われるメモリコントローラに係り、より詳細にはマルチ−バスシステムでバスの帯域幅を広げられるメモリコントローラ、このメモリコントローラを使用したデータ伝送方法及び前記メモリコントローラを備えるコンピュータシステムに関する。
【０００２】
【従来の技術】
典型的なコンピュータシステムは主要な三つのサブシステム、すなわち、メモリ、一つまたはそれ以上の中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ Ｕｎｉｔ）、及び入出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置で構成される。
【０００３】
現代のコンピュータシステムは使用者の要求を満足させるために色々な多様なサブシステム、例えばＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、イーサネット（登録商標）、または汎用非同期化送受信器（ＵＡＲＴ：Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）と連結できる必要がある。
【０００４】
コンピュータシステムにおいて、多様なサブシステムは相互通信をするためにインタフェースを有するべきである。例えば、前記メモリと前記中央処理装置間、または前記中央処理処置とＩ／Ｏ装置間の通信はバスを通じて行われる。
【０００５】
前記バスは複数本の導線が並列に結ばれているものであって、多様なサブシステムを共有できる通信線路である。最大バス速度は主に物理的な要素、すなわちバス長と前記バスの容量性負荷とにより制限される。
【０００６】
また、コンピュータ構造理論によれば、現在のようなフォン・ノイマン方式、すなわちプログラム内蔵方式を維持するためにＣＰＵとメモリとは必ず共存しなければならない。したがって、コンピュータシステムの性能の向上のためにＣＰＵ及びメモリの性能が同時に改善されねばならない。
【０００７】
しかし、ＣＰＵは動作速度の改善を追求し、ＤＲＡＭで構成されるメモリはメモリ容量の拡大を追求することによって、メモリの動作速度はＣＰＵの動作速度に比べて相対的に顕著に低い。
また、前記コンピュータシステムに使われる前記サブシステム、例えばＰＣＩ、イーサネット（登録商標）、ＵＡＲＴの動作速度はＣＰＵの動作速度より相対的に低い。
【０００８】
したがって、コンピュータシステム（またはメモリシステム）の動作を評価する基準としてメモリレイタンシ（またはメモリアクセス）とメモリ帯域幅とを使用する場合、メモリレイタンシは小さければ小さいほど、メモリ帯域幅は大きければ大きいほどコンピュータシステムの性能は優れる。
【０００９】
したがって、コンピュータシステムの性能を向上させるためにメモリとＣＰＵ間のバス幅を広げる方式、すなわちメモリのＩＯポートを増やす方法を使用する。
【００１０】
【発明が解決しようとする課題】
しかし、このような方法はＤＲＡＭのチップサイズを増加させ、ＩＯポート間に発生するクロストークノイズによって動作速度を低下させる問題がある。
【００１１】
また、ＣＰＵの性能の発展速度がメモリ、ＰＣＩ、イーサネット（登録商標）、またはＵＡＲＴのサブシステムの性能より速い状況で、ＣＰＵの動作速度に適合するコンピュータシステムを設計することは、メモリ、ＰＣＩ、イーサネット（登録商標）、またはＵＡＲＴのサブシステムを再度開発しなければならない問題点がある。
例えば、ＣＰＵが２Ｎ（例えば、Ｎは３２）ビット装置であり、ＰＣＩ、イーサネット（登録商標）、またはＵＡＲＴはＮビット装置である場合、２Ｎビットでコンピュータシステムを設計する場合、従来のＮビットＰＣＩ、イーサネット（登録商標）、またはＵＡＲＴを２Ｎビットで再度開発しなければならない負担がある。
【００１２】
本発明は上記の点に鑑みなされたもので、その目的は、コンピュータシステムで最大のシステム性能を得るためのメモリコントローラを提供することにある。
【００１３】
【課題を解決するための手段】
本発明のメモリコントローラは、Ｎビットデータを各々入出力するための第１ポート及び第２ポートと、２Ｎビットデータを入出力するための第３ポートと、前記Ｎビットデータを各々入出力するための第４ポート及び第５ポートとを備え、前記メモリコントローラは、第１動作時に前記第３ポートを通じて入力される命令信号とアドレスとに応答して前記第１ポート及び前記第２ポートを通じて各々対応するメモリ装置から同時に前記Ｎビットデータを各々フェッチし、フェッチされた二つのＮビットデータを２Ｎビットデータに結合し、結合された２Ｎビットデータを前記第３ポートに伝送し、第２動作時に前記第４ポート及び第５ポートのうち少なくとも一つのポートを通じて入力される命令信号とアドレスとに応答して前記第１ポート及び前記第２ポートのうち少なくとも一つの対応するポートを通じて対応するメモリ装置のうち少なくとも一つのメモリ装置から前記Ｎビットデータをフェッチし、フェッチされたＮビットデータを前記第４ポート及び前記第５ポートのうち少なくとも一つのポートに伝送することを特徴とする。
【００１４】
より具体的な形態として、前記メモリコントローラは、前記第３ポートを通じて入力される前記２ＮビットのデータをＮビットずつに分割し、分割された二つのＮビットデータを対応する前記第１ポート及び前記第２ポートを通じて前記対応するメモリ装置で各々出力する。
前記メモリコントローラは前記第４ポート及び前記第５ポートのうち少なくとも一つのポートを通じて入力される前記Ｎビットデータを前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて前記対応するメモリ装置に出力する。
前記命令信号はデータフェッチのための命令信号であることを特徴とする。
前記第１ポート及び前記第２ポートは相互独立したＮビットバスを通じて前記対応するメモリ装置に接続される。
前記第３ポートは２Ｎビットバスを通じて２Ｎビット装置と接続され、前記２Ｎビットデータを入出力する。
前記第３ポートは２Ｎビットバスを通じて２ＮビットＣＰＵと接続され、前記２Ｎビットデータを入出力する。
前記第４ポート及び前記第５ポートは相互独立したＮビットバスを通じて対応するＮビット装置と接続される。
前記Ｎは３２である。
【００１５】
本発明のコンピュータシステムは、データと命令語とを各々保存するための少なくとも二つのメモリ装置と、前記コンピュータシステムを制御して管理するための少なくとも一つの２Ｎビット装置と、前記メモリ装置と各々前記データをやり取りするための少なくとも二つのＮビット装置と、前記メモリ装置と前記２Ｎビット装置、または前記メモリ装置と前記Ｎビット装置との間にデータをやり取りすることを制御するためのメモリコントローラと、を備え、前記メモリコントローラは、対応するＮビットバスを通じてＮビットデータを対応するメモリ装置とやり取りするための第１ポート及び第２ポートと、２Ｎビットバスを通じて２Ｎビットデータを前記２Ｎビット装置とやり取りするための第３ポートと、対応するＮビットバスを通じてＮビットデータを対応するＮビット装置とやり取りするための第４ポート及び第５ポートと、を備え、前記メモリコントローラは、前記２Ｎビット装置から発生し、前記第３ポートを通じて入力された命令信号及びアドレスに応答して前記第１ポート及び前記第２ポートを通じて前記アドレスに対応するメモリ装置から同時に前記Ｎビットデータを各々フェッチし、この二つのＮビットデータを２Ｎビットデータ形態に結合し、結合された２Ｎビットデータを前記第３ポートを通じて伝送し、または、対応する前記Ｎビット装置から発生し、前記第４ポート及び第５ポートのうち少なくとも一つのポートを通じて入力される命令信号及びアドレスに応答して前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて前記アドレスに対応するメモリ装置から前記Ｎビットデータをフェッチし、フェッチされたＮビットデータを前記第４ポート及び前記第５ポートのうち少なくとも一つのポートに伝送することを特徴とする。
【００１６】
より具体的な形態として、前記メモリコントローラは、前記２Ｎビット装置から発生し、前記第３ポートを通じて入力される前記２ＮビットのデータをＮビットずつに分割し、分割されたＮビットデータを対応する前記第１ポート及び前記第２ポートを通じて対応するメモリ装置に出力する。
前記メモリコントローラは、前記対応する装置から発生され、前記第４ポート及び前記第５ポートのうち少なくとも一つのポートを通じて入力される前記Ｎビットデータを前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて前記メモリ装置に出力する。
前記命令信号はデータをフェッチするための命令信号である。
【００１７】
本発明のデータ伝送方法は、Ｎビットデータを各々入出力するための第１ポート及び第２ポート、２Ｎビットデータを入出力するための第３ポートと、前記Ｎビットデータを各々入出力するための第４ポート及び第５ポートと、を備えるメモリコントローラがデータを伝送する方法において、前記第３ポートを通じて入力される命令信号とアドレス、及び前記第４ポート及び前記第５ポートのうち少なくともある一つのポートを通じて入力される命令信号とアドレスのうち少なくとも一つを受信する段階と、前記第３ポートを通じて入力される前記命令信号と前記アドレスに応答し、前記第１ポート及び前記第２ポートを通じて対応するメモリ装置から前記Ｎビットデータを同時に各々フェッチし、この二つのＮビットデータを２Ｎビットデータ形態に結合し、結合されたフェッチされた２Ｎビットデータを前記第３ポートに伝送する段階と、前記第４ポート及び第５ポートのうち少なくとも一つのポートを通じて入力される前記命令信号と前記アドレスとに応答し、前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて対応するメモリ装置のうち少なくとも一つのメモリ装置から前記Ｎビットデータを各々フェッチし、フェッチされたＮビットデータを前記第４ポート及び前記第５ポートのうち少なくとも一つのポートに伝送する段階とを具備することを特とする。
【００１８】
より具体的な形態として、前記データ伝送方法は、前記第３ポートを通じて入力される前記２ＮビットのデータをＮビットずつに分割し、分割されたＮビットデータを対応する前記第１ポート及び前記第２ポートを通じて前記対応するメモリ装置に各々出力する。
前記データ伝送方法は、前記第４ポート及び前記第５ポートのうち少なくとも一つのポートを通じて入力される前記Ｎビットデータを前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて前記対応するメモリ装置に出力する。
【００１９】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明する。ただし、下記の実施形態は例示的なものに過ぎず、当業者ならこれから多様な変形及び均等な他の実施形態が可能なのを理解しうる。したがって、本発明の真の技術的保護の範囲は特許請求の範囲の技術的思想によって決まるべきである。
【００２０】
図１は、本発明によるメモリコントローラを備えるコンピュータシステムを概略的に示す図である。
本発明によるコンピュータシステム１０００はデータと命令語とを各々保存するための少なくとも二つのメモリ装置１００、２００、コンピュータシステム１０００を制御して管理するための少なくとも一つの２Ｎビット装置４００（例えばＣＰＵ）、メモリ装置１００、２００と各々Ｎビットデータをやり取りするための少なくとも二つのＮビット装置６００、７００、８００、及びメモリ装置１００、２００と２Ｎビット装置４００、またはメモリ装置１００、２００とＮビット装置６００、７００、８００間に２ＮビットまたはＮビットデータをやり取りすることを制御するためのメモリコントローラ３００を備える。
【００２１】
メモリコントローラ３００は対応するＮビットバス１０１、２０１を通じて、Ｎビットデータを対応するメモリ装置１００、２００と各々入出力するための第１ポート３１０及び第２ポート３２０、２Ｎビットバス４０１を通じて２Ｎビットデータを２Ｎビット装置４００と入出力するための第３ポート３６０、及び対応するＮビットバス３７１、３８１を通じてＮビットデータを対応するＮビット装置６００、７００、８００と各々入出力するための第４ポート３７０及び第５ポート３８０を備える。
【００２２】
メモリコントローラ３００は２Ｎビット装置４００から発生し、第３ポート３６０を通じて入力された命令信号（例えば２Ｎビット装置４００が２Ｎビットデータフェッチするための命令信号またはロード命令信号）及びアドレスに応答して、前記アドレスに対応するメモリ装置１００、２００から第１ポート３１０及び第２ポート３２０を通じて入力された前記Ｎビットデータを各々同時にフェッチし、フェッチされた２Ｎビットデータを第３ポート３６０を通じて２Ｎビット装置４００に伝送する。
【００２３】
また、メモリコントローラ３００は対応するＮビット装置６００、７００、８００から発生され、第４ポート３７０及び／または第５ポート３８０を通じて入力される命令信号及びアドレスに応答して、前記アドレスに対応するメモリ装置１００、２００から第１ポート３１０及び／または第２ポート３２０を通じて入力された前記Ｎビットデータをフェッチし、フェッチされたＮビットデータを第４ポート３７０及び／または第５ポート３８０を通じて対応するＮビット装置６００、７００、８００に伝送する。
【００２４】
また、メモリコントローラ３００は２Ｎビット装置４００から発生し、第３ポート３６０を通じて入力される前記２ＮビットのデータをＮビットずつに分割して、分割されたＮビットデータを対応する第１ポート３１０及び第２ポート３２０を通じて対応するメモリ装置１００、２００に出力する。
【００２５】
さらに、メモリコントローラ３００は対応するＮビット装置６００、７００、または８００から発生し、第４ポート３７０及び／または第５ポート３８０を通じて入力される前記Ｎビットデータを第１ポート３１０及び／または第２ポート３２０を通じてメモリ装置１００、２００に出力する。
【００２６】
図１を参照すれば、コンピュータシステム１０００は第１メモリ装置１００、第２メモリ装置２００、メモリコントローラ３００、中央処理処置４００、ダウンサイザ５００、ＰＣＩ機能ブロック６００、イーサネット（登録商標）機能ブロック７００及びＵＡＲＴ機能ブロック８００を備える。
【００２７】
ここで、ＣＰＵ４００は２Ｎ（Ｎは自然数、Ｎは３２）ビット装置と仮定し、ＰＣＩ機能ブロック６００、イーサネット（登録商標）機能ブロック７００及びＵＡＲＴ機能ブロック８００は全てＮビット機能ブロックと仮定する。
各メモリ装置１００、２００はＣＰＵ４００が必要とするデータと命令語とを保存する主メモリを意味し、ＤＲＡＭで構成される。
【００２８】
ＣＰＵ４００はバス４０１と１０１、または４０１と２０１を通じて第１メモリ装置１００及び第２メモリ装置２００にＮビットアドレスを送って第１メモリ装置１００及び第２メモリ装置２００を呼び出し、バス４０１と１０１、または４０１と２０１を通じて第１メモリ装置１００及び第２メモリ装置２００とデータをやり取りし、このような動作が円滑に行われるように制御するための各種の制御信号を所定のコントロールバスを通じてメモリコントローラ３００に出力する。すなわち、ＣＰＵ４００は全般的にコンピュータシステム１０００を制御して管理する機能を行う。
【００２９】
本発明によるメモリコントローラ３００は第１ポート３１０、第２ポート３２０、第１メモリコントローラ３３０、第２メモリコントローラ３４０、ポートコントローラ３５０、第３ポート３６０、第４ポート３７０及び第５ポート３８０を備える。ポートコントローラ３５０は第３ポートコントローラ３５１、第４ポートコントローラ３５３及び第５ポートコントローラ３５５を備える。
【００３０】
第１ポート３１０及び第１メモリ装置１００はＮビットバス１０１を通じて相互接続され、第２ポート３２０及び第２メモリ装置２００はＮビットバス２０１を通じて相互接続される。
第３ポート３６０及びダウンサイザ５００、または第３ポート３６０及びＣＰＵ４００は２Ｎビットバス４０１を通じて相互接続される。各機能ブロック６００、７００、８００とダウンサイザ５００はＮビットバス５０１を通じて相互接続される。ダウンサイザ５００は２Ｎビットデータを受信し、これをＮビットデータに変換し、その結果を出力する。
第４ポート３７０及びＰＣＩ機能ブロック６００は各Ｎビットバス３７１、６０１を通じて接続される。第５ポート３８０及びイーサネット（登録商標）７００、または第５ポート３８０及びＵＡＲＴ８００は各Ｎビットバス３８１、７０１、８０１を通じて接続される。
【００３１】
第１メモリコントローラ３３０はＣＰＵ４００または各機能ブロック６００、７００、８００から出力されるアドレス、書き込み命令信号（例えば、貯蔵命令）及びデータに応答して前記データを前記アドレスによって指定された第１メモリ装置１００の所定のメモリセルに保存する書き込み動作を制御するか、あるいはＣＰＵ４００または各機能ブロック６００、７００、８００から出力されるアドレス及びリード命令信号（例えばロード命令）に応答して前記アドレスによって指定された第１メモリ装置１００のメモリセルからデータをリードするリード動作を制御する。
【００３２】
また、第２メモリコントローラ３４０はＣＰＵ４００または各機能ブロック６００、７００、８００から出力されるアドレス、書き込み命令信号及びデータに応答して前記データを前記アドレスによって指定された第２メモリ装置２００の所定のメモリセルに保存する書き込み動作を制御するか、あるいはＣＰＵ４００または各機能ブロック６００、７００、８００から出力されるアドレス及びリード命令信号に応答して前記アドレスによって指定された第２メモリ装置１００のメモリセルからデータをリードするリード動作を制御する。
【００３３】
第３ポートコントローラ３５１は第１メモリ装置１００から出力されるＮビットデータ及び第２メモリ装置２００から出力されるＮビットのデータを受信し、これを結合して生成された２Ｎビットのデータを第３ポート３６０と２Ｎビットバス４０１とを通じてＣＰＵ４００に伝送する動作を制御する。
【００３４】
第４ポートコントローラ３５３は第１メモリ装置１００から出力されるＮビットデータまたは第２メモリ装置２００から出力されるＮビットデータを受信し、受信されたＮビットデータを第４ポート３７０とバス３７１、６０１とを通じてＰＣＩ機能ブロック６００に出力する。
【００３５】
第５ポートコントローラ３５５は第１メモリ装置１００から出力されるＮビットデータまたは第２メモリ装置２００から出力されるＮビットデータを受信し、受信されたＮビットデータを第５ポート３８０とバス３８１と７０１、または３８１と８０１とを通じてイーサネット（登録商標）機能ブロック７００またはＵＡＲＴ機能ブロック８００に伝送する。
【００３６】
図１を参照して、本発明によるメモリコントローラを備えるコンピュータシステムの動作を説明すれば次のようである。
ＣＰＵ４００が２Ｎビットデータをロードする場合は、前記２Ｎビットのデータをロードするための２Ｎビットのアドレス及び所定ビットの命令信号が２Ｎビットバス４０１と第３ポート３６０とを通じてメモリコントローラ３００に入力される。
第３ポートコントローラ３５１は２ＮビットデータをＮビットずつに分割し、分割された上位Ｎビットアドレスと前記所定ビットの命令信号を第１メモリコントローラ３３０に出力し、分割された下位Ｎビットアドレス及び前記所定ビットの命令信号を第２メモリコントローラ３４０に出力する。
ここで上位Ｎビットは最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を含むＮビットを意味し、下位Ｎビットは最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を含むＮビットを意味する。しかし、本発明によるメモリコントローラは２ＮビットをＮビットずつに分割する多様な方法を含む。
【００３７】
第１メモリコントローラ３３０はＮビットバス１０１を通じて前記上位Ｎビットアドレスによって指定された第１メモリ装置１００のメモリセルからＮビットのデータをフェッチし、フェッチされたＮビットデータを第３ポートコントローラ３５１に出力し、これと同時に、第２メモリコントローラ３４０はＮビットバス２０１を通じて前記下位Ｎビットのアドレスによって指定された第２メモリ装置２００のメモリセルからＮビットのデータをフェッチし、フェッチされたＮビットデータを第３ポートコントローラ３５１に出力する。
【００３８】
第３ポートコントローラ３５１は第１メモリコントローラ３３０から出力されたＮビットデータと第２メモリコントローラ３４０から出力されたＮビットデータとを結合し、２Ｎビットデータを２Ｎビットバス４０１を通じてＣＰＵ４００に伝送する。
【００３９】
次に、ＣＰＵ４００が２Ｎビットのデータを保存する場合は、前記２Ｎビットのデータを保存するための２Ｎビットのアドレス及び所定ビットの命令信号が第３ポート３６０を通じてメモリコントローラ３００に入力される。
第３ポートコントローラ３５１は２ＮビットデータをＮビットずつに分割し、分割された上位Ｎビットアドレス、この上位Ｎビットアドレスに相応する上位Ｎビットデータ及び前記所定ビットの命令信号を第１メモリコントローラ３３０に出力する。第１メモリコントローラ３３０は第１ポート３１０とＮビットバス１０１とを通じて上位Ｎビットデータを前記Ｎビットアドレスによって指定された第１メモリ装置１００のメモリセルに伝達する。
【００４０】
また、第３ポートコントローラ３５１は分割された下位Ｎビットアドレス、この下位Ｎビットアドレスに相応する前記下位Ｎビットデータ及び前記所定ビットの命令信号を第２メモリコントローラ３４０に出力する。第２メモリコントローラ３４０は第２ポート３２０とＮビットバス２０１とを通じて下位Ｎビットデータを前記Ｎビットアドレスによって指定された第２メモリ装置２００のメモリセルに伝達する。
【００４１】
次に、ＰＣＩ機能ブロック６００がＮビットのデータをロードする場合は、前記ＮビットのデータをロードするためのＮビットのアドレス及び所定ビットの命令信号がＮビットバス６０１、３７１及び第４ポート３７０を通じてメモリコントローラ３００に入力される。
第４ポートコントローラ３５３は前記Ｎビットのアドレス及び前記所定ビットの命令信号を第１メモリコントローラ３３０と第２メモリコントローラ３４０ののうち何れか一つのメモリコントローラに出力する。第４ポートコントローラ３５３はソフトウェア的にまたはハードウェア的に第１メモリコントローラ３３０または第２メモリコントローラ３４０を選択できる。
【００４２】
第４ポートコントローラ３５３が第１メモリコントローラ３３０を選択した場合は、第１メモリコントローラ３３０が前記Ｎビットアドレスによって指定された第１メモリ装置１００のメモリセルからＮビットのデータをフェッチする。フェッチされたＮビットデータは第４ポートコントローラ３５３及びＮビットバス３７１、６０１を通じてＰＣＩ機能ブロック６００に入力される。
このようにしてＰＣＩ機能ブロック６００がＮビットのデータをロードする場合、イーサネット（登録商標）機能ブロック７００またはＵＡＲＴ機能ブロック８００は第５ポート３８０、第５ポートコントローラ３５５及び第２メモリコントローラ３４０を通じてＮビットデータをロードまたは保存できる。
【００４３】
したがって、以上から分かるように、Ｎビットバス１０１、第１ポート３１０及び第１メモリコントローラ３３０が第１インタフェースを構成し、Ｎビットバス２０１、第２ポート３２０及び第２メモリコントローラ３４０が第２インタフェースを構成し、２Ｎビット装置４００が２Ｎビットデータをローディングまたは保存する時、本発明によるメモリコントローラ３００の第１インタフェース及び第２インターフェースが同時に各々Ｎビットデータをフェッチする。
また、各Ｎビット装置６００、７００、８００がＮビットデータをローディングまたは保存する時は第１インタフェースまたは第２インタフェースだけが使われ、使われない第１インタフェースまたは第２インタフェースは各Ｎビット装置７００、８００、６００が使用できる。
【００４４】
したがって図１を参照して、２Ｎビット装置のＣＰＵ４００は第１インタフェース及び第２インタフェースを同時に使用し、Ｎビット装置のイーサネット（登録商標）機能ブロック７００が第１インタフェースを使用するときは、Ｎビット装置のＰＣＩ機能ブロック６００が第２インタフェースを使用できる。また、Ｎビット装置のＵＡＲＴ８００が第１インタフェースを使用するときは、Ｎビット装置のＰＣＩ機能ブロック６００が第２インタフェースを使用できる。
Ｉｎｆ１は第１インタフェースの使用現況を示し、Ｉｎｆ０は第２インタフェースの使用現況を示し、ＣはＣＰＵ４００、Ｅはイーサネット（登録商標）７００、ＰはＰＣＩ６００、ＵはＵＡＲＴ８００をそれぞれ示す。
【００４５】
【発明の効果】
以上のように本発明によるメモリコントローラはＮビット装置と２Ｎビット装置とを混用して使用するコンピュータシステムでバスの動作周波数を増加させなくても最大の性能が得られる。
また、本発明によるメモリコントローラ及びこれを利用したデータ伝送方法を通じて前記メモリコントローラを備えるコンピュータシステムのメモリ使用効率が増加される。
そして、本発明によるメモリコントローラを使用するコンピュータシステムにおけるバスの帯域幅が広げられる。
【図面の簡単な説明】
【図１】本発明によるメモリコントローラを備えるコンピュータシステムを概略的に示す図である。
【符号の説明】
１００ 第１メモリ装置
１０１ Ｎビットバス
２００ 第２メモリ装置
２０１ Ｎビットバス
３００ メモリコントローラ
３１０ 第１ポート
３２０ 第２ポート
３３０ 第１メモリコントローラ
３４０ 第２メモリコントローラ
３５０ ポートコントローラ
３５１ 第３ポートコントローラ
３５３ 第４ポートコントローラ
３５５ 第５ポートコントローラ
３６０ 第３ポート
３７０ 第４ポート
３７１ Ｎビットバス
３８０ 第５ポート
３８１ Ｎビットバス
４００ ＣＰＵ
４０１ ２Ｎビットバス
５００ ダウンサイザ
５０１ Ｎビットバス
６００ ＰＣＩ機能ブロック
６０１ Ｎビットバス
７００ イーサネット（登録商標）機能ブロック
７０１ Ｎビットバス
８００ ＵＡＲＴ機能ブロック
８０１ Ｎビットバス
１０００ コンピュータシステム
【発明の属する技術分野】
本発明はコンピュータシステムで使われるメモリコントローラに係り、より詳細にはマルチ−バスシステムでバスの帯域幅を広げられるメモリコントローラ、このメモリコントローラを使用したデータ伝送方法及び前記メモリコントローラを備えるコンピュータシステムに関する。
【０００２】
【従来の技術】
典型的なコンピュータシステムは主要な三つのサブシステム、すなわち、メモリ、一つまたはそれ以上の中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ Ｕｎｉｔ）、及び入出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置で構成される。
【０００３】
現代のコンピュータシステムは使用者の要求を満足させるために色々な多様なサブシステム、例えばＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、イーサネット（登録商標）、または汎用非同期化送受信器（ＵＡＲＴ：Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）と連結できる必要がある。
【０００４】
コンピュータシステムにおいて、多様なサブシステムは相互通信をするためにインタフェースを有するべきである。例えば、前記メモリと前記中央処理装置間、または前記中央処理処置とＩ／Ｏ装置間の通信はバスを通じて行われる。
【０００５】
前記バスは複数本の導線が並列に結ばれているものであって、多様なサブシステムを共有できる通信線路である。最大バス速度は主に物理的な要素、すなわちバス長と前記バスの容量性負荷とにより制限される。
【０００６】
また、コンピュータ構造理論によれば、現在のようなフォン・ノイマン方式、すなわちプログラム内蔵方式を維持するためにＣＰＵとメモリとは必ず共存しなければならない。したがって、コンピュータシステムの性能の向上のためにＣＰＵ及びメモリの性能が同時に改善されねばならない。
【０００７】
しかし、ＣＰＵは動作速度の改善を追求し、ＤＲＡＭで構成されるメモリはメモリ容量の拡大を追求することによって、メモリの動作速度はＣＰＵの動作速度に比べて相対的に顕著に低い。
また、前記コンピュータシステムに使われる前記サブシステム、例えばＰＣＩ、イーサネット（登録商標）、ＵＡＲＴの動作速度はＣＰＵの動作速度より相対的に低い。
【０００８】
したがって、コンピュータシステム（またはメモリシステム）の動作を評価する基準としてメモリレイタンシ（またはメモリアクセス）とメモリ帯域幅とを使用する場合、メモリレイタンシは小さければ小さいほど、メモリ帯域幅は大きければ大きいほどコンピュータシステムの性能は優れる。
【０００９】
したがって、コンピュータシステムの性能を向上させるためにメモリとＣＰＵ間のバス幅を広げる方式、すなわちメモリのＩＯポートを増やす方法を使用する。
【００１０】
【発明が解決しようとする課題】
しかし、このような方法はＤＲＡＭのチップサイズを増加させ、ＩＯポート間に発生するクロストークノイズによって動作速度を低下させる問題がある。
【００１１】
また、ＣＰＵの性能の発展速度がメモリ、ＰＣＩ、イーサネット（登録商標）、またはＵＡＲＴのサブシステムの性能より速い状況で、ＣＰＵの動作速度に適合するコンピュータシステムを設計することは、メモリ、ＰＣＩ、イーサネット（登録商標）、またはＵＡＲＴのサブシステムを再度開発しなければならない問題点がある。
例えば、ＣＰＵが２Ｎ（例えば、Ｎは３２）ビット装置であり、ＰＣＩ、イーサネット（登録商標）、またはＵＡＲＴはＮビット装置である場合、２Ｎビットでコンピュータシステムを設計する場合、従来のＮビットＰＣＩ、イーサネット（登録商標）、またはＵＡＲＴを２Ｎビットで再度開発しなければならない負担がある。
【００１２】
本発明は上記の点に鑑みなされたもので、その目的は、コンピュータシステムで最大のシステム性能を得るためのメモリコントローラを提供することにある。
【００１３】
【課題を解決するための手段】
本発明のメモリコントローラは、Ｎビットデータを各々入出力するための第１ポート及び第２ポートと、２Ｎビットデータを入出力するための第３ポートと、前記Ｎビットデータを各々入出力するための第４ポート及び第５ポートとを備え、前記メモリコントローラは、第１動作時に前記第３ポートを通じて入力される命令信号とアドレスとに応答して前記第１ポート及び前記第２ポートを通じて各々対応するメモリ装置から同時に前記Ｎビットデータを各々フェッチし、フェッチされた二つのＮビットデータを２Ｎビットデータに結合し、結合された２Ｎビットデータを前記第３ポートに伝送し、第２動作時に前記第４ポート及び第５ポートのうち少なくとも一つのポートを通じて入力される命令信号とアドレスとに応答して前記第１ポート及び前記第２ポートのうち少なくとも一つの対応するポートを通じて対応するメモリ装置のうち少なくとも一つのメモリ装置から前記Ｎビットデータをフェッチし、フェッチされたＮビットデータを前記第４ポート及び前記第５ポートのうち少なくとも一つのポートに伝送することを特徴とする。
【００１４】
より具体的な形態として、前記メモリコントローラは、前記第３ポートを通じて入力される前記２ＮビットのデータをＮビットずつに分割し、分割された二つのＮビットデータを対応する前記第１ポート及び前記第２ポートを通じて前記対応するメモリ装置で各々出力する。
前記メモリコントローラは前記第４ポート及び前記第５ポートのうち少なくとも一つのポートを通じて入力される前記Ｎビットデータを前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて前記対応するメモリ装置に出力する。
前記命令信号はデータフェッチのための命令信号であることを特徴とする。
前記第１ポート及び前記第２ポートは相互独立したＮビットバスを通じて前記対応するメモリ装置に接続される。
前記第３ポートは２Ｎビットバスを通じて２Ｎビット装置と接続され、前記２Ｎビットデータを入出力する。
前記第３ポートは２Ｎビットバスを通じて２ＮビットＣＰＵと接続され、前記２Ｎビットデータを入出力する。
前記第４ポート及び前記第５ポートは相互独立したＮビットバスを通じて対応するＮビット装置と接続される。
前記Ｎは３２である。
【００１５】
本発明のコンピュータシステムは、データと命令語とを各々保存するための少なくとも二つのメモリ装置と、前記コンピュータシステムを制御して管理するための少なくとも一つの２Ｎビット装置と、前記メモリ装置と各々前記データをやり取りするための少なくとも二つのＮビット装置と、前記メモリ装置と前記２Ｎビット装置、または前記メモリ装置と前記Ｎビット装置との間にデータをやり取りすることを制御するためのメモリコントローラと、を備え、前記メモリコントローラは、対応するＮビットバスを通じてＮビットデータを対応するメモリ装置とやり取りするための第１ポート及び第２ポートと、２Ｎビットバスを通じて２Ｎビットデータを前記２Ｎビット装置とやり取りするための第３ポートと、対応するＮビットバスを通じてＮビットデータを対応するＮビット装置とやり取りするための第４ポート及び第５ポートと、を備え、前記メモリコントローラは、前記２Ｎビット装置から発生し、前記第３ポートを通じて入力された命令信号及びアドレスに応答して前記第１ポート及び前記第２ポートを通じて前記アドレスに対応するメモリ装置から同時に前記Ｎビットデータを各々フェッチし、この二つのＮビットデータを２Ｎビットデータ形態に結合し、結合された２Ｎビットデータを前記第３ポートを通じて伝送し、または、対応する前記Ｎビット装置から発生し、前記第４ポート及び第５ポートのうち少なくとも一つのポートを通じて入力される命令信号及びアドレスに応答して前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて前記アドレスに対応するメモリ装置から前記Ｎビットデータをフェッチし、フェッチされたＮビットデータを前記第４ポート及び前記第５ポートのうち少なくとも一つのポートに伝送することを特徴とする。
【００１６】
より具体的な形態として、前記メモリコントローラは、前記２Ｎビット装置から発生し、前記第３ポートを通じて入力される前記２ＮビットのデータをＮビットずつに分割し、分割されたＮビットデータを対応する前記第１ポート及び前記第２ポートを通じて対応するメモリ装置に出力する。
前記メモリコントローラは、前記対応する装置から発生され、前記第４ポート及び前記第５ポートのうち少なくとも一つのポートを通じて入力される前記Ｎビットデータを前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて前記メモリ装置に出力する。
前記命令信号はデータをフェッチするための命令信号である。
【００１７】
本発明のデータ伝送方法は、Ｎビットデータを各々入出力するための第１ポート及び第２ポート、２Ｎビットデータを入出力するための第３ポートと、前記Ｎビットデータを各々入出力するための第４ポート及び第５ポートと、を備えるメモリコントローラがデータを伝送する方法において、前記第３ポートを通じて入力される命令信号とアドレス、及び前記第４ポート及び前記第５ポートのうち少なくともある一つのポートを通じて入力される命令信号とアドレスのうち少なくとも一つを受信する段階と、前記第３ポートを通じて入力される前記命令信号と前記アドレスに応答し、前記第１ポート及び前記第２ポートを通じて対応するメモリ装置から前記Ｎビットデータを同時に各々フェッチし、この二つのＮビットデータを２Ｎビットデータ形態に結合し、結合されたフェッチされた２Ｎビットデータを前記第３ポートに伝送する段階と、前記第４ポート及び第５ポートのうち少なくとも一つのポートを通じて入力される前記命令信号と前記アドレスとに応答し、前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて対応するメモリ装置のうち少なくとも一つのメモリ装置から前記Ｎビットデータを各々フェッチし、フェッチされたＮビットデータを前記第４ポート及び前記第５ポートのうち少なくとも一つのポートに伝送する段階とを具備することを特とする。
【００１８】
より具体的な形態として、前記データ伝送方法は、前記第３ポートを通じて入力される前記２ＮビットのデータをＮビットずつに分割し、分割されたＮビットデータを対応する前記第１ポート及び前記第２ポートを通じて前記対応するメモリ装置に各々出力する。
前記データ伝送方法は、前記第４ポート及び前記第５ポートのうち少なくとも一つのポートを通じて入力される前記Ｎビットデータを前記第１ポート及び前記第２ポートのうち少なくとも一つのポートを通じて前記対応するメモリ装置に出力する。
【００１９】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明する。ただし、下記の実施形態は例示的なものに過ぎず、当業者ならこれから多様な変形及び均等な他の実施形態が可能なのを理解しうる。したがって、本発明の真の技術的保護の範囲は特許請求の範囲の技術的思想によって決まるべきである。
【００２０】
図１は、本発明によるメモリコントローラを備えるコンピュータシステムを概略的に示す図である。
本発明によるコンピュータシステム１０００はデータと命令語とを各々保存するための少なくとも二つのメモリ装置１００、２００、コンピュータシステム１０００を制御して管理するための少なくとも一つの２Ｎビット装置４００（例えばＣＰＵ）、メモリ装置１００、２００と各々Ｎビットデータをやり取りするための少なくとも二つのＮビット装置６００、７００、８００、及びメモリ装置１００、２００と２Ｎビット装置４００、またはメモリ装置１００、２００とＮビット装置６００、７００、８００間に２ＮビットまたはＮビットデータをやり取りすることを制御するためのメモリコントローラ３００を備える。
【００２１】
メモリコントローラ３００は対応するＮビットバス１０１、２０１を通じて、Ｎビットデータを対応するメモリ装置１００、２００と各々入出力するための第１ポート３１０及び第２ポート３２０、２Ｎビットバス４０１を通じて２Ｎビットデータを２Ｎビット装置４００と入出力するための第３ポート３６０、及び対応するＮビットバス３７１、３８１を通じてＮビットデータを対応するＮビット装置６００、７００、８００と各々入出力するための第４ポート３７０及び第５ポート３８０を備える。
【００２２】
メモリコントローラ３００は２Ｎビット装置４００から発生し、第３ポート３６０を通じて入力された命令信号（例えば２Ｎビット装置４００が２Ｎビットデータフェッチするための命令信号またはロード命令信号）及びアドレスに応答して、前記アドレスに対応するメモリ装置１００、２００から第１ポート３１０及び第２ポート３２０を通じて入力された前記Ｎビットデータを各々同時にフェッチし、フェッチされた２Ｎビットデータを第３ポート３６０を通じて２Ｎビット装置４００に伝送する。
【００２３】
また、メモリコントローラ３００は対応するＮビット装置６００、７００、８００から発生され、第４ポート３７０及び／または第５ポート３８０を通じて入力される命令信号及びアドレスに応答して、前記アドレスに対応するメモリ装置１００、２００から第１ポート３１０及び／または第２ポート３２０を通じて入力された前記Ｎビットデータをフェッチし、フェッチされたＮビットデータを第４ポート３７０及び／または第５ポート３８０を通じて対応するＮビット装置６００、７００、８００に伝送する。
【００２４】
また、メモリコントローラ３００は２Ｎビット装置４００から発生し、第３ポート３６０を通じて入力される前記２ＮビットのデータをＮビットずつに分割して、分割されたＮビットデータを対応する第１ポート３１０及び第２ポート３２０を通じて対応するメモリ装置１００、２００に出力する。
【００２５】
さらに、メモリコントローラ３００は対応するＮビット装置６００、７００、または８００から発生し、第４ポート３７０及び／または第５ポート３８０を通じて入力される前記Ｎビットデータを第１ポート３１０及び／または第２ポート３２０を通じてメモリ装置１００、２００に出力する。
【００２６】
図１を参照すれば、コンピュータシステム１０００は第１メモリ装置１００、第２メモリ装置２００、メモリコントローラ３００、中央処理処置４００、ダウンサイザ５００、ＰＣＩ機能ブロック６００、イーサネット（登録商標）機能ブロック７００及びＵＡＲＴ機能ブロック８００を備える。
【００２７】
ここで、ＣＰＵ４００は２Ｎ（Ｎは自然数、Ｎは３２）ビット装置と仮定し、ＰＣＩ機能ブロック６００、イーサネット（登録商標）機能ブロック７００及びＵＡＲＴ機能ブロック８００は全てＮビット機能ブロックと仮定する。
各メモリ装置１００、２００はＣＰＵ４００が必要とするデータと命令語とを保存する主メモリを意味し、ＤＲＡＭで構成される。
【００２８】
ＣＰＵ４００はバス４０１と１０１、または４０１と２０１を通じて第１メモリ装置１００及び第２メモリ装置２００にＮビットアドレスを送って第１メモリ装置１００及び第２メモリ装置２００を呼び出し、バス４０１と１０１、または４０１と２０１を通じて第１メモリ装置１００及び第２メモリ装置２００とデータをやり取りし、このような動作が円滑に行われるように制御するための各種の制御信号を所定のコントロールバスを通じてメモリコントローラ３００に出力する。すなわち、ＣＰＵ４００は全般的にコンピュータシステム１０００を制御して管理する機能を行う。
【００２９】
本発明によるメモリコントローラ３００は第１ポート３１０、第２ポート３２０、第１メモリコントローラ３３０、第２メモリコントローラ３４０、ポートコントローラ３５０、第３ポート３６０、第４ポート３７０及び第５ポート３８０を備える。ポートコントローラ３５０は第３ポートコントローラ３５１、第４ポートコントローラ３５３及び第５ポートコントローラ３５５を備える。
【００３０】
第１ポート３１０及び第１メモリ装置１００はＮビットバス１０１を通じて相互接続され、第２ポート３２０及び第２メモリ装置２００はＮビットバス２０１を通じて相互接続される。
第３ポート３６０及びダウンサイザ５００、または第３ポート３６０及びＣＰＵ４００は２Ｎビットバス４０１を通じて相互接続される。各機能ブロック６００、７００、８００とダウンサイザ５００はＮビットバス５０１を通じて相互接続される。ダウンサイザ５００は２Ｎビットデータを受信し、これをＮビットデータに変換し、その結果を出力する。
第４ポート３７０及びＰＣＩ機能ブロック６００は各Ｎビットバス３７１、６０１を通じて接続される。第５ポート３８０及びイーサネット（登録商標）７００、または第５ポート３８０及びＵＡＲＴ８００は各Ｎビットバス３８１、７０１、８０１を通じて接続される。
【００３１】
第１メモリコントローラ３３０はＣＰＵ４００または各機能ブロック６００、７００、８００から出力されるアドレス、書き込み命令信号（例えば、貯蔵命令）及びデータに応答して前記データを前記アドレスによって指定された第１メモリ装置１００の所定のメモリセルに保存する書き込み動作を制御するか、あるいはＣＰＵ４００または各機能ブロック６００、７００、８００から出力されるアドレス及びリード命令信号（例えばロード命令）に応答して前記アドレスによって指定された第１メモリ装置１００のメモリセルからデータをリードするリード動作を制御する。
【００３２】
また、第２メモリコントローラ３４０はＣＰＵ４００または各機能ブロック６００、７００、８００から出力されるアドレス、書き込み命令信号及びデータに応答して前記データを前記アドレスによって指定された第２メモリ装置２００の所定のメモリセルに保存する書き込み動作を制御するか、あるいはＣＰＵ４００または各機能ブロック６００、７００、８００から出力されるアドレス及びリード命令信号に応答して前記アドレスによって指定された第２メモリ装置１００のメモリセルからデータをリードするリード動作を制御する。
【００３３】
第３ポートコントローラ３５１は第１メモリ装置１００から出力されるＮビットデータ及び第２メモリ装置２００から出力されるＮビットのデータを受信し、これを結合して生成された２Ｎビットのデータを第３ポート３６０と２Ｎビットバス４０１とを通じてＣＰＵ４００に伝送する動作を制御する。
【００３４】
第４ポートコントローラ３５３は第１メモリ装置１００から出力されるＮビットデータまたは第２メモリ装置２００から出力されるＮビットデータを受信し、受信されたＮビットデータを第４ポート３７０とバス３７１、６０１とを通じてＰＣＩ機能ブロック６００に出力する。
【００３５】
第５ポートコントローラ３５５は第１メモリ装置１００から出力されるＮビットデータまたは第２メモリ装置２００から出力されるＮビットデータを受信し、受信されたＮビットデータを第５ポート３８０とバス３８１と７０１、または３８１と８０１とを通じてイーサネット（登録商標）機能ブロック７００またはＵＡＲＴ機能ブロック８００に伝送する。
【００３６】
図１を参照して、本発明によるメモリコントローラを備えるコンピュータシステムの動作を説明すれば次のようである。
ＣＰＵ４００が２Ｎビットデータをロードする場合は、前記２Ｎビットのデータをロードするための２Ｎビットのアドレス及び所定ビットの命令信号が２Ｎビットバス４０１と第３ポート３６０とを通じてメモリコントローラ３００に入力される。
第３ポートコントローラ３５１は２ＮビットデータをＮビットずつに分割し、分割された上位Ｎビットアドレスと前記所定ビットの命令信号を第１メモリコントローラ３３０に出力し、分割された下位Ｎビットアドレス及び前記所定ビットの命令信号を第２メモリコントローラ３４０に出力する。
ここで上位Ｎビットは最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を含むＮビットを意味し、下位Ｎビットは最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を含むＮビットを意味する。しかし、本発明によるメモリコントローラは２ＮビットをＮビットずつに分割する多様な方法を含む。
【００３７】
第１メモリコントローラ３３０はＮビットバス１０１を通じて前記上位Ｎビットアドレスによって指定された第１メモリ装置１００のメモリセルからＮビットのデータをフェッチし、フェッチされたＮビットデータを第３ポートコントローラ３５１に出力し、これと同時に、第２メモリコントローラ３４０はＮビットバス２０１を通じて前記下位Ｎビットのアドレスによって指定された第２メモリ装置２００のメモリセルからＮビットのデータをフェッチし、フェッチされたＮビットデータを第３ポートコントローラ３５１に出力する。
【００３８】
第３ポートコントローラ３５１は第１メモリコントローラ３３０から出力されたＮビットデータと第２メモリコントローラ３４０から出力されたＮビットデータとを結合し、２Ｎビットデータを２Ｎビットバス４０１を通じてＣＰＵ４００に伝送する。
【００３９】
次に、ＣＰＵ４００が２Ｎビットのデータを保存する場合は、前記２Ｎビットのデータを保存するための２Ｎビットのアドレス及び所定ビットの命令信号が第３ポート３６０を通じてメモリコントローラ３００に入力される。
第３ポートコントローラ３５１は２ＮビットデータをＮビットずつに分割し、分割された上位Ｎビットアドレス、この上位Ｎビットアドレスに相応する上位Ｎビットデータ及び前記所定ビットの命令信号を第１メモリコントローラ３３０に出力する。第１メモリコントローラ３３０は第１ポート３１０とＮビットバス１０１とを通じて上位Ｎビットデータを前記Ｎビットアドレスによって指定された第１メモリ装置１００のメモリセルに伝達する。
【００４０】
また、第３ポートコントローラ３５１は分割された下位Ｎビットアドレス、この下位Ｎビットアドレスに相応する前記下位Ｎビットデータ及び前記所定ビットの命令信号を第２メモリコントローラ３４０に出力する。第２メモリコントローラ３４０は第２ポート３２０とＮビットバス２０１とを通じて下位Ｎビットデータを前記Ｎビットアドレスによって指定された第２メモリ装置２００のメモリセルに伝達する。
【００４１】
次に、ＰＣＩ機能ブロック６００がＮビットのデータをロードする場合は、前記ＮビットのデータをロードするためのＮビットのアドレス及び所定ビットの命令信号がＮビットバス６０１、３７１及び第４ポート３７０を通じてメモリコントローラ３００に入力される。
第４ポートコントローラ３５３は前記Ｎビットのアドレス及び前記所定ビットの命令信号を第１メモリコントローラ３３０と第２メモリコントローラ３４０ののうち何れか一つのメモリコントローラに出力する。第４ポートコントローラ３５３はソフトウェア的にまたはハードウェア的に第１メモリコントローラ３３０または第２メモリコントローラ３４０を選択できる。
【００４２】
第４ポートコントローラ３５３が第１メモリコントローラ３３０を選択した場合は、第１メモリコントローラ３３０が前記Ｎビットアドレスによって指定された第１メモリ装置１００のメモリセルからＮビットのデータをフェッチする。フェッチされたＮビットデータは第４ポートコントローラ３５３及びＮビットバス３７１、６０１を通じてＰＣＩ機能ブロック６００に入力される。
このようにしてＰＣＩ機能ブロック６００がＮビットのデータをロードする場合、イーサネット（登録商標）機能ブロック７００またはＵＡＲＴ機能ブロック８００は第５ポート３８０、第５ポートコントローラ３５５及び第２メモリコントローラ３４０を通じてＮビットデータをロードまたは保存できる。
【００４３】
したがって、以上から分かるように、Ｎビットバス１０１、第１ポート３１０及び第１メモリコントローラ３３０が第１インタフェースを構成し、Ｎビットバス２０１、第２ポート３２０及び第２メモリコントローラ３４０が第２インタフェースを構成し、２Ｎビット装置４００が２Ｎビットデータをローディングまたは保存する時、本発明によるメモリコントローラ３００の第１インタフェース及び第２インターフェースが同時に各々Ｎビットデータをフェッチする。
また、各Ｎビット装置６００、７００、８００がＮビットデータをローディングまたは保存する時は第１インタフェースまたは第２インタフェースだけが使われ、使われない第１インタフェースまたは第２インタフェースは各Ｎビット装置７００、８００、６００が使用できる。
【００４４】
したがって図１を参照して、２Ｎビット装置のＣＰＵ４００は第１インタフェース及び第２インタフェースを同時に使用し、Ｎビット装置のイーサネット（登録商標）機能ブロック７００が第１インタフェースを使用するときは、Ｎビット装置のＰＣＩ機能ブロック６００が第２インタフェースを使用できる。また、Ｎビット装置のＵＡＲＴ８００が第１インタフェースを使用するときは、Ｎビット装置のＰＣＩ機能ブロック６００が第２インタフェースを使用できる。
Ｉｎｆ１は第１インタフェースの使用現況を示し、Ｉｎｆ０は第２インタフェースの使用現況を示し、ＣはＣＰＵ４００、Ｅはイーサネット（登録商標）７００、ＰはＰＣＩ６００、ＵはＵＡＲＴ８００をそれぞれ示す。
【００４５】
【発明の効果】
以上のように本発明によるメモリコントローラはＮビット装置と２Ｎビット装置とを混用して使用するコンピュータシステムでバスの動作周波数を増加させなくても最大の性能が得られる。
また、本発明によるメモリコントローラ及びこれを利用したデータ伝送方法を通じて前記メモリコントローラを備えるコンピュータシステムのメモリ使用効率が増加される。
そして、本発明によるメモリコントローラを使用するコンピュータシステムにおけるバスの帯域幅が広げられる。
【図面の簡単な説明】
【図１】本発明によるメモリコントローラを備えるコンピュータシステムを概略的に示す図である。
【符号の説明】
１００ 第１メモリ装置
１０１ Ｎビットバス
２００ 第２メモリ装置
２０１ Ｎビットバス
３００ メモリコントローラ
３１０ 第１ポート
３２０ 第２ポート
３３０ 第１メモリコントローラ
３４０ 第２メモリコントローラ
３５０ ポートコントローラ
３５１ 第３ポートコントローラ
３５３ 第４ポートコントローラ
３５５ 第５ポートコントローラ
３６０ 第３ポート
３７０ 第４ポート
３７１ Ｎビットバス
３８０ 第５ポート
３８１ Ｎビットバス
４００ ＣＰＵ
４０１ ２Ｎビットバス
５００ ダウンサイザ
５０１ Ｎビットバス
６００ ＰＣＩ機能ブロック
６０１ Ｎビットバス
７００ イーサネット（登録商標）機能ブロック
７０１ Ｎビットバス
８００ ＵＡＲＴ機能ブロック
８０１ Ｎビットバス
１０００ コンピュータシステム
Claims (5)
- コンピュータシステムにおいて、
それぞれがＣＰＵが要求するデータと命令語とを保存する第１システムメインメモリ装置及び第２システムメインメモリ装置と、
前記コンピュータシステムを制御して管理する２ＮビットＣＰＵと、
前記第１システムメインメモリ装置及び前記第２システムメインメモリ装置の各々とデータをやり取りするための第１機能ブロックと、
前記第１システムメインメモリ装置及び前記第２システムメインメモリ装置の各々とデータをやり取りするための第２機能ブロックと、
前記第１システムメインメモリ装置及び前記第２システムメインメモリ装置と
前記２ＮビットＣＰＵとの間、または、前記第１システムメインメモリ装置及び前記第２システムメインメモリ装置と前記Ｎビット第１機能ブロック及び前記Ｎビット第２機能ブロックとの間にデータをやり取りすることを制御するためのメモリコントローラと、を備え、
前記メモリコントローラは、
Ｎビット第１バスを通じてＮビットデータを前記第１システムメインメモリ装置とやり取りするための第１ポートと、
Ｎビット第２バスを通じてＮビットデータを前記第２システムメインメモリ装置とやり取りするための第２ポートと、
２Ｎビット第３バスを通じて２Ｎビットデータを前記２ＮビットＣＰＵとやり取りするための第３ポートと、
Ｎビット第４バスを通じてＮビットデータを前記第１機能ブロックとやり取りするための第４ポートと、
Ｎビット第５バスを通じてＮビットデータを前記第２機能ブロックとやり取りするための第５ポートとを備え、
前記メモリコントローラは、
前記２ＮビットＣＰＵから発生し、前記第３ポートを通じて入力された命令信号及びアドレスに応答して前記第１ポート及び前記第２ポートを通じて前記アドレスに対応する前記第１システムメインメモリ装置と前記第２システムメインメモリ装置とから同時にＮビットデータを各々フェッチし、この二つのＮビットデータを２Ｎビットデータ形態に結合し、結合された２Ｎビットデータを前記第３ポートを通じて伝送し、または、
前記第１機能ブロックから発生し、前記第４ポートを通じて入力される命令信号及びアドレスに応答して前記アドレスに対応する前記第１システムメインメモリ装置又は前記第２システムメインメモリ装置のいずれかからＮビットデータをフェッチし、フェッチされたＮビットデータを前記第４ポートに伝送し、
前記第２機能ブロックから発生し、前記第５ポートを通じて入力される命令信号及びアドレスに応答して、前記アドレスに対応する前記第１システムメインメモリ装置又は前記第２システムメインメモリ装置のいずれかからＮビットデータをフェッチし、フェッチされたＮビットデータを前記第５ポートに伝送するものであって、
前記第４ポートへの伝送と前記第５ポートへの伝送とを同時に可能とすることを特徴とするコンピュータシステム。 - 前記メモリコントローラは、
前記２ＮビットＣＰＵから発生し、前記第３ポートを通じて入力される２ＮビットのデータをＮビットずつに分割し、分割されたＮビットデータを前記第１システムメインメモリ装置と前記第２システムメインメモリ装置とにそれぞれ出力することを特徴とする請求項１に記載のコンピュータシステム。 - 前記メモリコントローラは、
前記第１機能ブロックから発生し、前記第４ポートを通じて入力されるＮビットのデータを前記第１システムメインメモリ装置又は前記第２システムメインメモリ装置に出力することを特徴とする請求項１に記載のコンピュータシステム。 - 前記メモリコントローラは、
前記第２機能ブロックから発生し、前記第５ポートを通じて入力されるＮビットのデータを前記第１システムメインメモリ装置又は前記第２システムメインメモリ装置に出力することを特徴とする請求項１に記載のコンピュータシステム。 - 前記命令信号はデータをフェッチするための命令信号であることを特徴とする請求項１に記載のコンピュータシステム。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0044677A KR100450680B1 (ko) | 2002-07-29 | 2002-07-29 | 버스 대역폭을 증가시키기 위한 메모리 컨트롤러, 이를이용한 데이터 전송방법 및 이를 구비하는 컴퓨터 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004062900A JP2004062900A (ja) | 2004-02-26 |
| JP4323241B2 true JP4323241B2 (ja) | 2009-09-02 |
Family
ID=30768207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003201884A Expired - Fee Related JP4323241B2 (ja) | 2002-07-29 | 2003-07-25 | バス帯域幅を増加させるためのメモリコントローラ、これを利用したデータ伝送方法及びこれを備えるコンピュータシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6931462B2 (ja) |
| JP (1) | JP4323241B2 (ja) |
| KR (1) | KR100450680B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7941326B2 (en) * | 2001-03-14 | 2011-05-10 | Health Hero Network, Inc. | Interactive patient communication development system for reporting on patient healthcare management |
| KR100450680B1 (ko) * | 2002-07-29 | 2004-10-01 | 삼성전자주식회사 | 버스 대역폭을 증가시키기 위한 메모리 컨트롤러, 이를이용한 데이터 전송방법 및 이를 구비하는 컴퓨터 시스템 |
| US7240144B2 (en) * | 2004-04-02 | 2007-07-03 | Arm Limited | Arbitration of data transfer requests |
| US20060069896A1 (en) * | 2004-09-27 | 2006-03-30 | Sigmatel, Inc. | System and method for storing data |
| US7532218B1 (en) * | 2005-02-01 | 2009-05-12 | Nvidia Corporation | Method and apparatus for memory training concurrent with data transfer operations |
| JP4419868B2 (ja) | 2005-02-25 | 2010-02-24 | ソニー株式会社 | 情報処理装置および方法、メモリ制御装置および方法、記録媒体、並びにプログラム |
| JP4008933B2 (ja) * | 2005-05-16 | 2007-11-14 | 株式会社東芝 | 磁気記録媒体およびその製造方法ならびに磁気記録装置 |
| US20070239906A1 (en) * | 2006-03-13 | 2007-10-11 | Vakil Kersi H | Input/output agent having multiple secondary ports |
| JP2009251945A (ja) * | 2008-04-07 | 2009-10-29 | Panasonic Corp | メモリ制御装置 |
| US8296526B2 (en) * | 2009-06-17 | 2012-10-23 | Mediatek, Inc. | Shared memory having multiple access configurations |
| JP2012014397A (ja) * | 2010-06-30 | 2012-01-19 | Fujitsu Ltd | 入出力制御装置、及び情報処理装置 |
| EP2546754A1 (en) * | 2011-07-14 | 2013-01-16 | Samsung Electronics Co., Ltd. | Memory control device and method |
| JP5864957B2 (ja) * | 2011-08-31 | 2016-02-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8984203B2 (en) * | 2012-10-09 | 2015-03-17 | Sandisk Technologies Inc. | Memory access control module and associated methods |
| KR102036514B1 (ko) | 2015-07-13 | 2019-10-28 | 엘에스산전 주식회사 | 메모리 소자를 이용한 데이터 엑세스 장치 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4514808A (en) * | 1978-04-28 | 1985-04-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Data transfer system for a data processing system provided with direct memory access units |
| US4309754A (en) * | 1979-07-30 | 1982-01-05 | International Business Machines Corp. | Data interface mechanism for interfacing bit-parallel data buses of different bit width |
| US4361869A (en) * | 1980-01-08 | 1982-11-30 | Honeywell Information Systems Inc. | Multimode memory system using a multiword common bus for double word and single word transfer |
| US4716527A (en) * | 1984-12-10 | 1987-12-29 | Ing. C. Olivetti | Bus converter |
| JPH0786853B2 (ja) * | 1988-02-29 | 1995-09-20 | 株式会社ピーエフユー | バス転送制御方式 |
| JPH0484253A (ja) * | 1990-07-26 | 1992-03-17 | Mitsubishi Electric Corp | バス幅制御回路 |
| US5255374A (en) * | 1992-01-02 | 1993-10-19 | International Business Machines Corporation | Bus interface logic for computer system having dual bus architecture |
| JPH04306756A (ja) * | 1991-04-03 | 1992-10-29 | Mitsubishi Electric Corp | データ転送システム |
| US5207586A (en) * | 1991-10-24 | 1993-05-04 | Intel Corporation | Integral connector system for credit card size I/O card external connector |
| JPH07504773A (ja) * | 1992-03-18 | 1995-05-25 | セイコーエプソン株式会社 | マルチ幅のメモリ・サブシステムをサポートするためのシステム並びに方法 |
| KR0126330Y1 (ko) * | 1993-10-23 | 1998-12-15 | 김광호 | 텔레비젼 수상기의 더블스캔 제어회로 |
| US5687102A (en) * | 1995-05-26 | 1997-11-11 | National Semiconductor Corp. | Double precision (64 bit) shift operations using a 32 bit data path |
| US5828865A (en) * | 1995-12-27 | 1998-10-27 | Intel Corporation | Dual mode bus bridge for interfacing a host bus and a personal computer interface bus |
| JPH1078934A (ja) * | 1996-07-01 | 1998-03-24 | Sun Microsyst Inc | パケット切替えコンピュータ・システムのマルチサイズ・バス結合システム |
| JPH10133998A (ja) * | 1996-11-05 | 1998-05-22 | Canon Inc | データ処理方法とその方法を用いた記録装置 |
| JPH10275080A (ja) * | 1997-01-24 | 1998-10-13 | Texas Instr Inc <Ti> | マイクロプロセッサ |
| US5974463A (en) * | 1997-06-09 | 1999-10-26 | Compaq Computer Corporation | Scaleable network system for remote access of a local network |
| JPH11149444A (ja) * | 1997-11-19 | 1999-06-02 | Nec Corp | データ転送制御装置及びデータ転送制御システム並びにデータ転送制御方法 |
| JP3681528B2 (ja) * | 1997-12-22 | 2005-08-10 | 株式会社ルネサステクノロジ | グラフィックプロセッサ及びデータ処理システム |
| US6742098B1 (en) * | 2000-10-03 | 2004-05-25 | Intel Corporation | Dual-port buffer-to-memory interface |
| JPH11249958A (ja) * | 1998-03-03 | 1999-09-17 | Fujitsu Ten Ltd | メモリ制御システム |
| US6038630A (en) * | 1998-03-24 | 2000-03-14 | International Business Machines Corporation | Shared access control device for integrated system with multiple functional units accessing external structures over multiple data buses |
| TW476029B (en) * | 1999-07-12 | 2002-02-11 | Matsushita Electric Ind Co Ltd | Data processing apparatus |
| US6715023B1 (en) * | 1999-09-23 | 2004-03-30 | Altera Corporation | PCI bus switch architecture |
| AU2001243463A1 (en) * | 2000-03-10 | 2001-09-24 | Arc International Plc | Memory interface and method of interfacing between functional entities |
| US6715094B2 (en) * | 2000-12-20 | 2004-03-30 | Intel Corporation | Mult-mode I/O interface for synchronizing selected control patterns into control clock domain to obtain interface control signals to be transmitted to I/O buffers |
| US6732247B2 (en) * | 2001-01-17 | 2004-05-04 | University Of Washington | Multi-ported memory having pipelined data banks |
| KR100377361B1 (ko) * | 2001-02-27 | 2003-03-26 | 삼성전자주식회사 | 모듈 및/또는 모듈 기능의 선택에 대한 식별음을 제공하는모듈라 텔레비젼 |
| KR100434602B1 (ko) * | 2001-11-27 | 2004-06-04 | 준 신 이 | 헬로우 캐소드 플라즈마를 이용한 실리콘 건식식각방법 |
| US6820167B2 (en) * | 2002-05-16 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | Configurable crossbar and related methods |
| US7133972B2 (en) * | 2002-06-07 | 2006-11-07 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
| KR100450680B1 (ko) * | 2002-07-29 | 2004-10-01 | 삼성전자주식회사 | 버스 대역폭을 증가시키기 위한 메모리 컨트롤러, 이를이용한 데이터 전송방법 및 이를 구비하는 컴퓨터 시스템 |
-
2002
- 2002-07-29 KR KR10-2002-0044677A patent/KR100450680B1/ko active IP Right Grant
-
2003
- 2003-07-14 US US10/619,037 patent/US6931462B2/en not_active Expired - Lifetime
- 2003-07-25 JP JP2003201884A patent/JP4323241B2/ja not_active Expired - Fee Related
-
2005
- 2005-08-01 US US11/194,857 patent/US20050265108A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004062900A (ja) | 2004-02-26 |
| US20040019748A1 (en) | 2004-01-29 |
| US6931462B2 (en) | 2005-08-16 |
| KR20040011665A (ko) | 2004-02-11 |
| US20050265108A1 (en) | 2005-12-01 |
| KR100450680B1 (ko) | 2004-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050265108A1 (en) | Memory controller which increases bus bandwidth, data transmission method using the same, and computer system having the same | |
| KR100860956B1 (ko) | 메모리 시퀀싱 힌트들을 제공하기 위한 메모리 허브 및방법 | |
| CN100489809C (zh) | 适合向多处理器提供专用或共享存储器的存储器及其方法 | |
| KR100847968B1 (ko) | 컴퓨팅 시스템, 전자 통신 디바이스, 컴퓨팅 시스템 운영 방법 및 정보 처리 방법 | |
| JP2021530813A (ja) | 専用低レイテンシリンクを使用した複数のハードウェアアクセラレータのための統合されたアドレス空間 | |
| US8001296B2 (en) | USB controller and buffer memory control method | |
| US20020055979A1 (en) | Inter-processor communication system for communication between processors | |
| EP1535169B1 (en) | Improved inter-processor communication system for communication between processors | |
| US6253290B1 (en) | Multiprocessor system capable of circumventing write monitoring of cache memories | |
| KR20030083572A (ko) | 상위버스와 하위버스를 가지며, 네트워크에서의 데이터액세스의 제어를 행하는 마이크로 컴퓨터 시스템 | |
| JP4431492B2 (ja) | 複数のコヒーレンシー・グラニュールをサポートするデータ転送ユニット | |
| US6742087B2 (en) | Control of access by multiple data processing units to multiple memories | |
| JP5668573B2 (ja) | マイクロプロセッサ、メモリアクセス方法 | |
| JPH0227696B2 (ja) | Johoshorisochi | |
| JP2000099452A (ja) | Ｄｍａ制御装置 | |
| CN1299099A (zh) | 桥装置 | |
| EP1990725B1 (en) | Central processing unit, central processing unit control method, and information processing system | |
| JPH01291343A (ja) | メモリ管理装置 | |
| EP0814412B1 (en) | A digital signal processor and a method for interfacing a digital signal processor | |
| US20110209009A1 (en) | Distributed Memory Usage for a System Having Multiple Integrated Circuits Each Including Processors | |
| JP3353877B2 (ja) | メモリ装置 | |
| WO2001067271A1 (fr) | Dispositif de traitement d'informations | |
| JPH06161972A (ja) | マルチプロセッサシステム | |
| KR20070068664A (ko) | 8비트보다 큰 대역폭을 갖는 주변장치와 같은 대역폭을사용하는 8비트 ｃｐｕ 및 8비트 ｃｐｕ에서 8비트보다 큰대역폭을 갖는 주변 장치와 동일한 대역폭을 가지게 하는방법 및 이를 구현하기 위한 프로그램이 기록된 기록매체 | |
| JPH0370052A (ja) | アドレス変換回路、メモリコントロール装置、情報処理装置、および、記録装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090526 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090604 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |