JPH06161972A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 ボード間のデータ転送能力を低下させず実行
効率をよくする。 【構成】 プロセッサボード、メモリボード、入出力ボ
ードは密結合バスまたは疎結合バスのいずれかに電気的
接続ができる。中継ボードは疎結合バスとのみ接続す
る。前記疎結合バスによるデータ転送は、前記中継ボー
ドを介して行なわれ、前記コントロールボードは常時前
記密結合バス及び疎結合バスでのデータ転送状況を監視
し、前記転送状況に応じて、前記プロセッサボード、メ
モリボード、入出力ボードのうち、密結合バスに電気的
接続を有するグループのボードと、疎結合バスに電気的
接続を有するグループのボードとをそれぞれ変化させて
ゆく。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサを
複数個結合して分散処理を行なうマルチプロセッサシス
テムに関するものである。

【０００２】

【従来の技術】マイクロプロセッサを使った処理システ
ムにおいて、その処理能力の向上のためには、処理を複
数のプロセッサに分散して、機能の分散及び負荷の分散
を計ることが有用である。そのためにマルチプロセッサ
システムが構成される。

【０００３】このようなマルチプロセッサシステムにお
いては、各プロセッサ間でのデータのやりとりを行なう
ために、図４に示すように、各プロセッサを搭載した各
ボード４０１を共有バス４０２で結合した構成がとられ
る。なお、この共有バスで結合した構成を密結合と呼
ぶ。

【０００４】また、より一層の負荷の増大に対処するた
めには、図４に示した密結合の単位をさらに何らかの中
継ボードで結合した方式をとる。図５にこの構成を示
す。図５において、それぞれ別々の共有バス４０２に属
するプロセッサボード４０１同士が、中継ボード４０３
を介して結合している構成を疎結合と呼ぶ。

【０００５】なお、図４、図５において、共有バスに結
合されるボードの種類はプロセッサボードに限ることは
なく、メモリボードや入出力ボードでもよい。

【０００６】

【発明が解決しようとする課題】しかしながら、図４、
図５に示した従来のマルチプロセッサにおいては、次の
ような解決すべき課題がある。

【０００７】図４に示した密結合のマルチプロセッサシ
ステムにおいては、ある一時点において共有バスを通し
てデータ転送を行なうことができるボードの数は、一対
に限られている。そのため、他のボードがデータ転送を
行なおうとした場合、バス割り当てを得られるまで待機
する必要がある。このことは、共有バスに結合されるボ
ードの数が多くなる程著しくなり、それだけシステム全
体の処理能力が低下することになる。

【０００８】図５に示した疎結合のマルチプロセッサシ
ステムにおいては、例えばプログラムの実行につれて疎
結合関係にあるボード間でデータ転送量が多くなる状況
が生じた場合、中継ボードを介しているため高速に対応
できない。また、ソフトウェアの側からすれば、密結合
関係にあるボード間のデータ転送を極力少なくするよう
プログラミングしなければならず、ハードウェア構成か
らの制約が大きい。

【０００９】本発明は、上記のような問題点を解決する
ためになされたもので、プログラムの実行に伴う各ボー
ド間のデータ転送量の時間的変化に対応して、各ボード
間の密結合、疎結合の関係を変化させ、これによりボー
ド間のデータ転送能力が低下することがなく、実行効率
のよいマルチプロセッサシステムを提供するものであ
る。

【００１０】

【課題を解決するための手段】本発明に係るマルチプロ
セッサシステムは、例えば図１のように、少なくとも１
以上のプロセッサボード１０１，１０２，１０３…、少
なくとも１以上のメモリボード２０１…、少なくとも１
以上の入出力ボード３０１…、１つのコントロールボー
ド４、１つの中継ボード５、１つの密結合バス６及び１
つの疎結合バス７とからなるマルチプロセッサシステム
であって、前記プロセッサボード１０１，１０２，１０
３…、メモリボード２０１…、入出力ボード３０１…及
びコントロールボード４は、前記密結合バス６、疎結合
バス７の両方とコネクタによる機械的結合を有し、前記
中継ボード５は疎結合バス７とのみコネクタによる機械
的結合を有し、前記プロセッサボード１０１，１０２，
１０３…、メモリボード２０１…、入出力ボード３０１
…のすべてのボードの中の幾つかのボードはある一時点
においては前記密結合バス６とのみ電気的接続を有し、
他のすべてのプロセッサボード１０１，１０２，１０３
…、メモリボード２０１…、入出力ボード３０１…はそ
の時点においては前記疎結合バス７とのみ電気的接続を
有し、前記コントロールボード４は常時密結合バス６、
疎結合バス７の両方と電気的接続を有し、前記中継ボー
ド５は常時疎結合バス７とのみ電気的接続を有し、前記
疎結合バス７によるデータ転送は、前記中継ボード５を
介して行なわれ、前記コントロールボード４は常時前記
密結合バス６及び疎結合バス７でのデータ転送状況を監
視し、前記転送状況に応じて、前記プロセッサボード１
０１，１０２，１０３…、メモリボード２０１…、入出
力ボード３０１…のうち、密結合バス６に電気的接続を
有するグループのボードと、疎結合バス７に電気的接続
を有するグループのボードとをそれぞれ変化させてゆく
ことを特徴とするものである。

【００１１】

【作用】上記のように構成したマルチプロセッサシステ
ムは次のように作用する。コントロールボード４は、密
結合バス６及び疎結合バス７を通した各ボード間のデー
タ転送状況を常時監視することにより、密結合バス６に
電気的接続を有するグループのボードと疎結合バス７に
電気的に接続を有するグループのボードとをそれぞれ変
化させてゆくことができる。

【００１２】密結合バス６及び疎結合バス７に属するそ
れぞれのボード数、また、どのような契機で、あるボー
ドが密結合バス、疎結合バスの間で変化するかというこ
とは、コントロールボード４内に設置された密結合バス
／疎結合バス接続決定回路により決められる。これによ
り、

【００１３】（１） プログラムの実行につれて、各ボ
ード相互間のデータ転送の度合いが変化するとする。例
えば図１において、プログラムのある実行段階において
はプロセッサボード１０１，１０２間のデータ転送が頻
繁であるのに対し、他の段階ではプロセッサボード１０
１，１０３間での転送が頻繁となる様変化したとする。
このような状況変化の場合、前記密結合バス／疎結合バ
ス接続決定回路の動作アルゴリズムを適当に構成してお
けば、データ転送速度の速い密結合バス６への接続ボー
ドをプロセッサボード１０２から１０３に入れ換えるこ
とにより、処理速度が低下することなくプログラム実行
を続ける。

【００１４】（２） プログラムの実行に伴って、相互
間のデータ転送が必要なボードの絶対数が変化する場合
も考えられる。このような場合、前記バス接続決定回路
の動作アルゴリズムを適当に構成しておくことにより、
密結合バス６を通じたデータ転送頻度の少なくなったボ
ードをこの密結合バスの電気的接続からはずし、疎結合
バス７の方へまわすことができる。こうすることによ
り、密結合バス６に接続するボード数を必要最小限に押
さえることができ、同バスを通したデータ転送効率の低
下を防ぐことができる。

【００１５】

【実施例】以下、本発明に係るマルチプロセッサシステ
ムの一実施例を図面を参照して説明する。図１におい
て、プロセッサボード１０１，１０２，１０３…、メモ
リボード２０１…、入出力ボード３０１…及びコントロ
ールボード４は、密結合バス６、疎結合バス７の両方と
コネクタによる機械的結合を有し、前記中継ボード５は
疎結合バス７とのみコネクタによる機械的結合を有す
る。

【００１６】プロセッサボード１０１，１０２，１０３
…、メモリボード２０１…、入出力ボード３０１…のす
べてのボードの中の幾つかのボードはある一時点におい
ては前記密結合バス６とのみ電気的接続を有し、他のす
べてのプロセッサボード１０１，１０２，１０３…、メ
モリボード２０１…、入出力ボード３０１…はその時点
においては前記疎結合バス７とのみ電気的接続を有し、
前記コントロールボード４は常時密結合バス６、疎結合
バス７の両方と電気的接続を有し、前記中継ボード５は
常時疎結合バス７とのみ電気的接続を有する。

【００１７】また、疎結合バス７によるデータ転送は、
中継ボード５を介して行なわれる。すなわち、データを
発したボードはいったん必ず中継ボード５へデータを書
き込み、データを受け取る側のボードは必ず中継ボード
５からデータを読み込むことになる。このため、疎結合
バス７によるデータ転送速度は密結合バス６によるもの
と比較して遅い。どちらのバスで転送を行なうかは、そ
のつどコントロールボード４からの、密結合バス／疎結
合バス接続制御信号８による。すなわち、コントロール
ボード４は常時密結合バス６及び疎結合バス７でのデー
タ転送状況を監視している。転送状況に応じて、前記プ
ロセッサボード１０１，１０２，１０３…、メモリボー
ド２０１…、入出力ボード３０１…のうち、密結合バス
６に電気的接続を有するグループのボードと、疎結合バ
ス７に電気的接続を有するグループのボードとをそれぞ
れ変化させてゆく。

【００１８】図２は各ボードに対して、密結合バス６及
び疎結合バス７への電気的接続がどのように制御される
かを説明するものである。コントロールボード４のなか
にある密結合バス／疎結合バス接続決定回路４１によ
り、どのボードが密結合バス６に電気的に接続され、ど
のボードが疎結合バス７に電気的に接続されるかが決め
られる。そして、この結果を密結合バス／疎結合バス接
続制御信号８により、各ボードに伝達する。この接続制
御信号８は各ボードに対して１本ずつ供給され、例えば
ＬＯＷレベルの場合密結合バス６との電気的接続、ＨＩ
ＧＨレベルの場合疎結合バス７との電気的接続というよ
うに定義しておく。従って、この接続制御信号８は、中
継ボード５及びコントロールボード４を除くすべてのボ
ードの数だけの本数が必要である。接続制御信号８は、
図１，図２においては密結合バス６の中を通って供給さ
れているが、疎結合バス７を通って供給されても構わな
い。

【００１９】この接続制御信号８の供給を受けた各ボー
ドは、この信号を使ってそのボード内の密結合バス６と
の入出力インタフェース１０１１、または疎結合バス７
との入出力インタフェース１０１２をそれぞれ別々にイ
ネーブルすることにより、密結合バス６又は疎結合バス
７との電気的接続を実現する。密結合バス６との入出力
インタフェース１０１１及び疎結合バス７との入出力イ
ンタフェース１０１２については、これらブロックがボ
ードからの出力インタフェースの働きをする場合ライン
ドライバ、入力インタフェースの働きをする場合レシー
バ、入出力インタフェース機能両方を含む場合バストラ
ンシーバ等のハードウェア素子を用いればよい。

【００２０】図３は、各ボードに対する密結合バス／疎
結合バス接続決定回路４１の動作を説明する図である。
図３において、最左列及び最上行のます目の中の数字
は、図１におけるボード例えば各プロセッサボード１０
１，１０２，１０３…の符号に対応する。最左列のます
目の中の数字は、各符号が示すボード例えばプロセッサ
ボード１０１，１０２，１０３…のマスター動作に対応
する。最上行のます目の中の数字は、各符号が示すボー
ド例えばプロセッサボード１０１，１０２，１０３…の
スレーブ動作に対応する。マスターとはそれ自身とスレ
ーブとの間でのデータのやりとりのために、バスサイク
ルを能動的に開始するボードである。スレーブとはマス
ターによって開始されたデータ転送バスサイクルを検出
し、マスターとの間で受動的にデータのやりとりを行な
うボードである。例えば、図１において、プロセッサボ
ード１０１がプロセッサボード１０２へデータの書き込
み命令を実行した場合、プロセッサボード１０１はマス
ターであり、プロセッサボード１０２はスレーブであ
る。プロセッサボード１０２がプロセッサボード１０３
からデータの読み込み命令を実行した場合、プロセッサ
ボード１０２がマスターであり、プロセッサボード１０
３はスレーブである。

【００２１】左から２番目の列以降及び２番目の行以降
の、Ｒ，Ｗのついたます目は、各ボード間でのデータ転
送の累積回数を保持するものである。Ｒは読み込み、Ｗ
は書き込みを意味する。密結合バス／疎結合バス接続決
定回路４１は、各ます目のＲ，Ｗごとに対応するカウン
タを備えており、各ボード間のデータ転送の累積回数
を、密結合バス６あるいは疎結合バス７を通したデータ
転送の区別なく、このカウンタで保持する。例えば、プ
ロセッサボード１０１からプロセッサボード１０２へ書
き込み命令を実行した場合、図３の符号４１１で示すＷ
に対応したカウンタの値が１つ増加する。プロセッサボ
ード１０２がプロセッサボード１０３から読み込み命令
を実行した場合、図３の符号４１２で示すＲに対応した
カウンタの値が１つ増加する。

【００２２】図１、図２、図３の中の、密結合バスでの
マスター動作ボードモニタ信号９、疎結合バスでのマス
ター動作ボードモニタ信号１０、密結合バスでのアドレ
スモニタ信号１１、疎結合バスでのアドレスモニタ信号
１２、密結合バスでの読み込み／書き込みバスサイクル
認別信号１３、疎結合バスでの読み込み／書き込みバス
サイクル認別信号１４は、前記カウンタ値の更新のため
に使用される。これら９〜１４の信号が、密結合バス６
あるいは疎結合バス７を通したデータ転送バスサイクル
が行なわれるごとに接続決定回路４１に入力され、次の
ように処理される。

【００２３】（１） モニタ信号９あるいはモニタ信号
１０をデコードして、マスターとして機能したボードを
特定する。データ転送サイクルの際、マスターとなった
ボードは、それ自身に対応しコード化された信号を、モ
ニタ信号９あるいはモニタ信号１０として出力してい
る。この特定のために必要なビット数Ｍは、中継ボード
５、コントロールボード４を除いたすべてのボードの数
をＮとするとき、２^M＝Ｎの関係から求められる。すな
わち、モニタ信号９及びモニタ信号１０はＭビットの信
号となる。

【００２４】（２） アドレスモニタ信号１１あるいは
１２をデコードして、スレーブとして機能したボードを
特定する。

【００２５】（３） 認別信号１３あるいは１４によ
り、行なわれたバスサイクルがリードサイクルかライト
サイクルかを判断される。

【００２６】前記（１）〜（３）の処理により、直前に
行なわれたデータ転送バスサイクルについて、マスタ
ー、スレーブ及び読み込み／書き込みの区別の特定がで
きるため、図３の接続決定回路４１の中の対応するます
目のＲあるいはＷのカウンタ値を１つ増すことができ
る。

【００２７】右から２つ目の列の各ます目は、各ボード
がマスターとして行なったバスサイクル数の累計を保持
するレジスタである。例えば、図３の符号４１３で示す
ます目には、プロセッサボード１０１がマスターとして
行なったすべてのリード、ライトバスサイクルの累計値
がストアされる。ハードウェア的には、このレジスタは
その属する行のすべてのＲ、Ｗカウンタ値を全部加算し
たものとして構成される。

【００２８】下から２つ目の行の各ます目は、各ボード
がマスターとして行なったバスサイクル数の累計を保持
するレジスタである。例えば、図３の符号４１４で示す
ます目には、プロセッサボード１０２がスレーブとして
関与したすべてのリード、ライトサイクルの累計値がス
トアされる。ハードウェア的には、このレジスタは、そ
の属する列のすべてのＲ、Ｗカウンタ値を全部加算した
ものとして構成される。

【００２９】いちばん右の列の各ます目は、各ボードが
マスターとしてのバスサイクルを行なっていない“空
き”の継続数を保持するカウンタである。例えば、図３
の符号４１５で示すます目のカウンタには、プロセッサ
ボード１０１がマスターとしてのバスサイクルに関与し
ていない“空き”の継続数が保持されている。ハードウ
ェア的には、このカウンタは、その属する列以外のすべ
てのＲ、Ｗカウンタ値が更新されるのに連動して１が増
加する。そしてその属する列でのＲ、Ｗカウンタのどれ
か１つでも値が更新されれば“０”にクリアされるよう
に動作する。

【００３０】最下列の各ます目は、各ボードがスレーブ
としてのバスサイクルに参加していない“空き“の継続
数を保持するカウンタである。例えば、図３の符号４１
６で示すます目のカウンタには、プロセッサボード１０
２がスレーブとしてのバスサイクルに関与していない
“空き“の継続数が保持されている。ハードウェア的に
はこのカウンタは、その属する列以外のすべてのＲ、Ｗ
カウンタ値が更新されるのに連動して１が増加する。そ
してその属する列でのＲ、Ｗカウンタのどれか１つでも
値が更新されれば“０”にクリアされるように動作す
る。

【００３１】各ボードに対する密結合バス／疎結合バス
接続決定回路４１は以上のように動作する。この動作を
利用することにより、各ボードの密結合バス６への電気
的接続及び疎結合バス７への電気的接続を決定する論理
は、次のようにいくつかの方式のものを構成することが
可能である。

【００３２】（１） 密結合バスに属することのできる
ボード数をあらかじめ決めておく。あるデータ転送バス
サイクルが行なわれ、そのバスサイクルが疎結合バスを
通したものであった場合、このバスサイクルに関与した
マスター、スレーブとしてのボードは両方ともただちに
密結合バスに接続される。その代わり、今まで密結合バ
スに属していたボードのうち２枚分が密結合側から排除
され疎結合バス側にまわされる。どのボードが密結合側
から排除されるかは、図３の接続決定回路４１の中のバ
スサイクル“空き”継続数保持カウンタ値による。すな
わち、このカウンタでの保持量がマスター側、スレーブ
側共通して大きな値のボード２つを排除すればよい。何
故ならこの保持量が大きなボード程、当面の間バスサイ
クルに関与する可能性が少ないと考えられるからであ
る。

【００３３】（２） 密結合バス側から排除されるボー
ドを選択する判定基準が、接続決定回路４１の中のバス
サイクル合計数保持レジスタによるもの以外、（１）と
同じ論理とする。すなわち、このレジスタでの保持量
を、マスター側とスレーブ側とで合計した値が小さなボ
ードから排除して行く方式である。この論理をとること
により、過去においてバスサイクルに参加する頻度が大
きかったボードは、常時密結合バスに接続され、また頻
度の少なかったボードは常時疎結合バスに接続されるこ
とになり、結果としてマルチプロセッサシステム全体の
データ転送効率は低下しないことが期待できる。

【００３４】（３） 前記（１）、（２）で述べた論理
はともに、密結合バスに属することのできるボード数が
固定されている方式であったが、このボード数を変化さ
せる論理を構成することもできる。この場合、（２）で
述べた判断基準に従い、過去においてバスサイクルに参
加する頻度の大きかったボードに密結合バスへの接続の
機会を絞り込んで行く論理構成となる。例えば、プログ
ラム実行開始後、図３のカウンタ４１１で示すところの
プロセッサボード１０１からプロセッサボード１０２へ
の書き込みバスサイクル、及びカウンタ４１２で示すと
ころのプロセッサボード１０３からプロセッサボード１
０２への読み込みバスサイクルの２つだけの頻度が特に
大きくなったとする。この結果、密結合バス６は、プロ
セッサボード１０１，１０２，１０３に専有化されるこ
とになり、これら３つのプロセッサボード１０１，１０
２，１０３は密結合バス６を使って高速なデータ転送バ
スサイクルを継続して行くことができる。

【００３５】これら（１）〜（３）で述べた論理は、デ
ィジタル回路によってハードウェア的に容易に実現で
き、接続決定回路４１に組み込むことができる。

【００３６】図６に論理（１）を実現するための論理回
路機能ブロック図の例を示す。図６において、６１はマ
スターボード判定回路、６２はスレーブボード判定回
路、６３はレジスタ、６４はカウンタ、６５は密結合バ
ス／疎結合バスボード割り振り決定回路である。信号Ｍ
ＢＥｉ（ｉ＝１０１，１０２，１０３…、以下同様））
はボードｉのマスター側バスサイクル空継続数、ＳＢＥ
ｉはボードｉのスレーブ側バスサイクル空継続数であ
る。

【００３７】マスターボード判定回路６１は次のように
機能する。プロセッサボード１０１，１０２…（図１）
のそれぞれのボードがマスターとなって疎結合バス７を
使ったＲＥＡＤ／ＷＲＩＴＥサイクルが行われた場合、
そのバスサイクルでマスターとして動作したボードを特
定するＭＢｉ信号がアクティブとなって出力される。例
えば、各ボード１０１，１０２…がマスターとして動作
した場合に出力される。モニタ信号１０を、各ボード１
０１，１０２に対し図７のようにコード化しておく。従
って、このモニタ信号１０に対しＭＢｉのどれか１つだ
けアクティブとなって出力されるデコード回路を構成し
ておけばよい。

【００３８】スレーブボード判定回路６２は次のように
作用する。プロセッサボード１０１，１０２…（図１）
のそれぞれのボードに割り当てられているアドレスに対
し疎結合バス７を使ったＲＥＡＤ／ＷＲＩＴＥサイクル
が行われた場合、そのバスサイクルでスレーブとして動
作したボードを特定するＳＢｉ信号がアクティブとなっ
て出力される。例えば、各ボード１０１，１０２…に対
するアドレスの割り当てが図８のようであったとする。
この場合、の領域のアドレスがアクセスされた場合、
の領域のアドレスがアクセスされた場合、ＳＢ１０２
信号がアクティブになる（以下、同様に、，…の領
域に対し、ＳＢ１０３，ＳＢ１０４（図示しない）…が
アクティブとなる）といった論理を構成しておけばよ
い。

【００３９】レジスタ６３は、図３の中の各ボードＮ
ｏ．に対応したマスター側バスサイクル“空き”継続
数、およびスレーブ側バスサイクル“空き”継続数を保
持する。例えば、図６の場合、図３の４１５，４１６の
内容を保持するレジスタを表わしている。

【００４０】カウンタ６４は、ＭＢｉまたはＳＢｉのど
ちらかが増加するごとに１ずつアップする。ＭＢｉ，Ｓ
Ｂｉのどちらかが０にクリアされたとき、出力ＢＥｉも
０にクリアされる。これにより、信号ＢＥｉは、各ボー
ドＮｏ．ごとに、そのボードがバスサイクルに連続して
関与しなかった累計数を表わすことになる。

【００４１】密結合バス／疎結合バスボード割り振り決
定回路６５において、出力ＣＢｉのうち出力“Ｌ”（密
結合バス接続）となる数はあらかじめ決められている。
ＳＢｉまたはＭＢｉがアクティブとして入力されたと
き、対応するＣＢｉは無条件に“Ｌ”となる。（もちろ
ん、もともと“Ｌ”であったものは“Ｌ”のままであ
る。）その代わり、ＢＥｉの中の値の大きい上位２つの
ものに対応するＣＢｉが、“Ｈ”となる。すなわち疎結
合バス接続の方にまわる。

【００４２】図９に論理（２）を実現するための論理回
路機能ブロック図の例を示す。図９において、９１はマ
スターボード判定回路、９２はスレーブボード判定回
路、９３はレジスタ、９４は加算器、９５は密結合バス
／疎結合バスボード割り振り決定回路である。信号ＭＢ
Ｔｉ（ｉ＝１０１，１０２，１０３…、以下同様））は
ボードｉのマスターとして動作したバスサイクル合計
数、ＳＢＴｉはボードｉのスレーブとして動作したバス
サイクルの合計数である。

【００４３】マスターボード判定回路９１は次のように
機能する。プロセッサボード１０１，１０２…（図１）
のそれぞれのボードがマスターとなって疎結合バス７を
使ったＲＥＡＤ／ＷＲＩＴＥサイクルが行われた場合、
そのバスサイクルでマスターとして動作したボードを特
定するＭＢｉ信号がアクティブとなって出力される。例
えば、各ボード１０１，１０２…がマスターとして動作
した場合に出力される。モニタ信号１０を、各ボード１
０１，１０２に対し論理（１）と同様に図７のようにコ
ード化しておく。従って、このモニタ信号１０に対しＭ
Ｂｉのどれか１つだけアクティブとなって出力されるデ
コード回路を構成しておけばよい。

【００４４】スレーブボード判定回路９２は次のように
作用する。プロセッサボード１０１，１０２…（図１）
のそれぞれのボードに割り当てられているアドレスに対
し疎結合バス７を使ったＲＥＡＤ／ＷＲＩＴＥサイクル
が行われた場合、そのバスサイクルでスレーブとして動
作したボードを特定するＳＢｉ信号がアクティブとなっ
て出力される。例えば、各ボード１０１，１０２…に対
するアドレスの割り当てが図８のようであったとする。
この場合、の領域のアドレスがアクセスされた場合、
の領域のアドレスがアクセスされた場合、ＳＢ１０２
信号がアクティブになる（以下、同様に、，…の領
域に対し、ＳＢ１０３，ＳＢ１０４（図示しない）…が
アクティブとなる）といった論理を構成しておけばよ
い。

【００４５】レジスタ９３は、図３の中の各ボードＮ
ｏ．に対応したマスターとしてのバスサイクル合計及び
スレーブとしてのバスサイクル合計を保持する。例え
ば、図９の場合、図３の４１３，４１４の内容を保持す
るレジスタを表わしている。

【００４６】加算器９４は、ＭＢＴｉ＋ＳＢＴｉの値を
出力する。これにより、信号ＢＴｉは、各ボードＮｏ．
ごとに、そのボードが関与したバスサイクルの合計数を
表わすことになる。

【００４７】密結合バス／疎結合バスボード割り振り決
定回路９５において、出力ＣＢｉのうち出力“Ｌ”（密
結合バス接続）となる数はあらかじめ決められている。
ＳＢｉまたはＭＢｉがアクティブとして入力されたと
き、対応するＣＢｉは無条件に“Ｌ”となる。（もちろ
ん、もともと“Ｌ”であったものは“Ｌ”のままであ
る。）その代わり、ＢＴｉの中の値の小さい下位２つの
ものに対応するＣＢｉが、“Ｈ”となる。すなわち疎結
合バス接続の方にまわる。

【００４８】図１０に論理（３）を実現するための論理
回路機能ブロック図の例を示す。図１０において、１０
０３はレジスタ、１００４は加算器、１００５は密結合
バス／疎結合バスボード割り振り決定回路、１００６は
密結合バス／疎結合バス接続制御信号である。信号ＭＢ
Ｔｉ（ｉ＝１０１，１０２，１０３…、以下同様））は
ボードｉのマスターとして動作したバスサイクル合計
数、ＳＢＴｉはボードｉのスレーブとして動作したバス
サイクルの合計数である。

【００４９】レジスタ１００３は、図３の中の各ボード
Ｎｏ．に対応したマスターとしてのバスサイクル合計及
びスレーブとしてのバスサイクル合計を保持する。例え
ば、図１０の場合、図３の４１３，４１４の内容を保持
するレジスタを表わしている。

【００５０】加算器１００４は、ＭＢＴｉ＋ＳＢＴｉの
値を出力する。これにより、信号ＢＴｉは、各ボードＮ
ｏ．ごとに、そのボードが関与したバスサイクルの合計
数を表わすことになる。

【００５１】密結合バス／疎結合バスボード割り振り決
定回路１００５において、ある時間区間Ｔを区切って、
その時間内での各ＢＴｉの合計数をカウントする。その
結果例えば、図１１図のように、ＢＴ１０３，ＢＴ１０
６，ＢＴ１０１，ＢＴ１０９の４つのでΣＢＴｉの９０
％以上を占めたとすれば、次のＴの区間はこれらの４つ
のボード１０１，１０３，１０６，１０９に密結合バス
を割り当てる。すなわち、ＣＢ１０１，ＣＢ１０３，Ｃ
Ｂ１０６，ＣＢ１０９を“Ｌ”にする。この場合、上位
９０％までバスサイクル数を専有したボードに密結合バ
ス６を割り当てる判定基準としているが、この値はシス
テムの都合によってふさわしい値を採用すればよい。ま
た、Ｔの値も同様である。コントロールボード４内のク
ロックは、このＴの時間区間を区切るために用いられ
る。

【００５２】なお、前記（１）〜（３）で述べた論理に
おいて、プログラム実行の当初の段階からの各ボード間
でのデータ転送履歴を、すべて保持する必要がない場合
も考えられる。すなわち、過去にさかのぼってある一定
のタイムインターバルでのデータ転送履歴により、前記
（１）〜（３）の論理判定を行なえばよい場合である。
このような場合には、接続決定回路４１の中の各カウン
タ、各レジスタは、このタイムインターバルごとにクリ
ヤすることになる。図２、図３の中のコントロールボー
ド内クロック信号４２は、接続決定回路４１によってこ
のタイムインターバルを検知するのに用いられるもので
ある。

【００５３】また、前記（１）〜（３）で述べた以外に
も、接続決定回路４１を使って種々の論理が考えられる
が、マルチプロセッサシステムの使用目的によって適当
なものを構成すればよい。

【００５４】

【発明の効果】以上のように、本発明によれば、マルチ
プロセッサシステムにおいて、プログラムの実行に伴う
各ボード間のデータ転送量の時間的変化に対応して、各
ボード間での密結合、疎結合の関係を変化させることが
できるので、各ボード間でのデータ転送能力が低下する
ことなく、実行効率のよいマルチプロセッサシステムを
得ることができる。

【図面の簡単な説明】

【図１】本発明に係るマルチプロセッサシステムの実施
例のブロック図である。

【図２】各ボードに対する密結合バス／疎結合バス接続
制御を説明する接続図である。

【図３】各ボードに対する密結合バス／疎結合バス接続
決定回路の構成を説明する図である。

【図４】密結合のマルチプロセッサシステムを説明する
図である。

【図５】疎結合のマルチプロセッサシステムを説明する
図である。

【図６】論理（１）を実現するための論理回路機能ブロ
ック図である。

【図７】モニタ信号のコード化を説明する図である。

【図８】領域のアドレスを説明する図である。

【図９】論理（２）を実現するための論理回路機能ブロ
ック図である。

【図１０】論理（３）を実現するための論理回路機能ブ
ロック図である。

【図１１】バスサイクルの専有状態を説明する図であ
る。

【符号の説明】

１０１，１０２，１０３ プロセッサボード １０１１ 密結合バスとの入出力イン
タフェース １０１２ 疎結合バスとの入出力イン
タフェース ２０１ メモリボード ３０１ 入出力ボード ４ コントロールボード ４１ 密結合バス／疎結合バス接
続決定回路 ４１１，４１２ カウンタ ４１３，４１４ レジスタ ４１５，４１６ カウンタ ４２ コントロールボード内クロ
ック信号 ５ 中継ボード ６ 密結合バス ７ 疎結合バス ８ 密結合バス／疎結合バス接
続制御信号 ９ 密結合バスでのマスター動
作ボードモニタ信号 １０ 疎結合バスでのマスター動
作ボードモニタ信号 １１ 密結合バスでのアドレスモ
ニタ信号 １２ 疎結合バスでのアドレスモ
ニタ信号 １３ 密結合バスでの読み込み／
書き込みバスサイクル認別信号 １４ 疎結合バスでの読み込み／
書き込みバスサイクル認別信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 少なくとも１以上のプロセッサボード、
   少なくとも１以上のメモリボード、少なくとも１以上の
   入出力ボード、１のコントロールボード、１の中継ボー
   ド、１の密結合バス及び１つの疎結合バスとからなるマ
   ルチプロセッサシステムであって、 前記プロセッサボード、メモリボード、入出力ボード及
   びコントロールボードは、前記密結合バス、疎結合バス
   の両方とコネクタによる機械的結合を有し、前記中継ボ
   ードは疎結合バスとのみコネクタによる機械的結合を有
   し、 前記プロセッサボード、メモリボード、入出力ボードの
   すべてのボードの中の幾つかのボードはある一時点にお
   いては前記密結合バスとのみ電気的接続を有し、他のす
   べてのプロセッサボード、メモリボード、入出力ボード
   はその時点においては前記疎結合バスとのみ電気的接続
   を有し、前記コントロールボードは常時密結合バス、疎
   結合バスの両方と電気的接続を有し、前記中継ボードは
   常時疎結合バスとのみ電気的接続を有し、 前記疎結合バスによるデータ転送は、前記中継ボードを
   介して行なわれ、 前記コントロールボードは常時前記密結合バス及び疎結
   合バスでのデータ転送状況を監視し、前記転送状況に応
   じて、前記プロセッサボード、メモリボード、入出力ボ
   ードのうち、密結合バスに電気的接続を有するグループ
   のボードと、疎結合バスに電気的接続を有するグループ
   のボードとをそれぞれ変化させてゆくことを特徴とする
   マルチプロセッサシステム。