JP4292713B2 - ディスクアレイ制御装置 - Google Patents
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Description
本発明は、データを分割して複数の磁気ディスク装置に格納するディスクアレイ装置の制御装置に関する。
背景技術
コンピュータの主記憶のI/O性能に比べて、2次記憶装置として用いられる磁気ディスク装置を使ったサブシステムのI/O性能は3〜4桁程度小さく、従来からこの差を縮めること、すなわちサブシステムのI/O性能を向上する努力が各所でなされている。サブシステムのI/O性能を向上させるための1つの方法として、複数の磁気ディスク装置でサブシステムを構成し、データを分割して複数の磁気ディスク装置に格納する装置、いわゆるディスクアレイと呼ばれるシステムが知られている。
例えば、従来技術では、第2図に示すようにホストコンピュータ101とディスク制御装置5との間のデータ転送を実行する複数のチャネルI/F部111と、磁気ディスク装置120とディスク制御装置5との間のデータ転送を実行する複数のディスクI/F部112と、磁気ディスク装置120のデータを一時的に格納するキャッシュメモリ部115と、キャッシュメモリ部115及びディスク制御装置5に関する制御情報を格納する共有メモリ部114を備え、キャッシュメモリ部115および共有メモリ部114は全チャネルI/F部111及び全ディスクI/F部112からアクセス可能な構成となっている。この従来システムでは、チャネルI/F部111及びディスクI/F部112と共有メモリ部114、または、チャネルI/F部111及びディスクI/F部112とキャッシュメモリ部115との間は1対1接続されていた。
また、他の従来技術では、第3図に示すようにホストコンピュータ101とディスク制御装置6間のデータ転送を実行する複数のチャネルI/F部111と、磁気ディスク装置120とディスク制御装置6間のデータ転送を実行する複数のディスクI/F部112と、磁気ディスク装置120のデータを一時的に格納するキャッシュメモリ部115と、キャッシュメモリ部115及びディスク制御装置6に関する制御情報を格納する共有メモリ部114を備え、各チャネルI/F部111及びディスクI/F部112と共有メモリ部114との間は共有バス130で接続され、各チャネルI/F部111及びディスクI/F部112とキャッシュメモリ部115との間は共有バス130により接続されていた。
発明の開示
大型の記憶装置システムは、銀行、証券、電話会社等大企業の中枢となる計算機システムのデータ管理に使用され、その機能として24時間、365日無停止運転を要求されている。また、近年はオープン化対応の要求も増加しており、小規模システムから大規模システムまでをサポートするために、性能、容量のスケーラビリティが要求されている。
しかし、第2図または第3図に示す従来技術では、各チャネルI/F部111及びディスクI/F部112と共有メモリ部114との間、または、各チャネルI/F部111及びディスクI/F部112とキャッシュメモリ部115との間を接続する内部バスは1つのプラッタ上に実装され、その上にチャネルI/F、ディスクI/F等のパッケージを実装する形態をとっていた。そのため,内部バスの障害時にはプラッタ自体を交換する必要が生じ、システム全体を停止する必要があった。
また、内部バスがプラッタ上に実装されているため、その性能は固定されてします。したがって、小規模システムでは内部バス性能がチャネルI/F、ディスクI/Fの性能に比べ十分すぎてコストパフォーマンスが悪化したり、大規模システムでは内部バス性能が不足して性能がスケーラブルに増加しないという問題が生じていた。
特にコストパフォーマンスに関しては、大型ディスクアレイの市場は装置の価格低下が激しく、装置の規模に見合ったコストパフォーマンスの良い製品が求められている。
そこで、本発明の目的は、第一に、障害保守時にシステム全体を停止させることのない24時間、365日無停止運転のディスクアレイ制御装置を提供すること、第二に、コストパフォーマンスを損なわず、性能、容量にスケーラビリティを持たせたディスクアレイ制御装置を提供することにある。
上記目的は、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部とが実装されたインターフェースプラッタと、制御情報を格納する共有メモリ部が実装されたメモリプラッタと、
上記インターフェースプラッタと上記メモリプラッタとを接続するケーブルとを有するディスクアレイ制御装置により達成される。
また、上記目的は、それぞれに、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部と、制御情報を格納する共有メモリ部とが実装された複数のプラッタと、上記複数のプラッタ間を接続するケーブルとを有するディスクアレイ制御装置により達成される。
また、上記目的は、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインタフェース部と、上記チャネルインターフェース部と上記ディスクインタフェース部とを接続する共有バスと、上記共有バスに接続され、上記チャネルインターフェース部及び上記ディスクインタフェース部からの要求を制御する共有バス制御部とが実装されたインターフェースプラッタと、制御情報を格納する共有メモリ部が実装されたメモリプラッタと、上記インターフェースプラックと上記メモリプラッタとを接続するケーブルとを有するディスクアレイ制御装置によって達成される。
上述した本発明のディスクアレイ制御装置にはケーブルを用いているが、ケーブルのコストは高い。また、ケーブルを用いて、高周波でデータ転送を行うとノイズの問題も生じ易い。そこで、本発明の他の目的は、上述の本発明のディスクアレイ制御装置を筐体に実装する場合において、上記ケーブル長をできるだけ短くすることにある。
上記他の目的は、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部とが実装されたインターフェースプラッタと、制御情報を格納する共有メモリ部が実装されたメモリプラッタとを有し、上記インターフェースプラッタの実装される向きと、上記メモリプラッタの実装される向きとが異なるディスクアレイ制御装置によって達成される。
また、上記他の目的は、それぞれに、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部とが実装された複数のインターフェースプラッタと、制御情報を格納する共有メモリ部が実装されたメモリプラッタとを有し、上記複数のインターフェースプラッタの間に上記メモリプラッタが実装されているディスクアレイ制御装置によって達成される。
また、上記他の目的は、それぞれに、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部と、制御情報を格納する共有メモリ部とが実装された複数のプラッタを有し、上記複数のプラッタの−のプラッタの上方に、上記複数のプラッタの他のプラッタが実装されているディスクアレイ制御装置によって達成される。
上記目的及び上記他の目的の他の解決手段は、「発明を実施するための最良の形態」の項で明らかにされる。
発明を実施するための最良の形態
以下、発明を実施するための最良の形態を、実施例を用いて説明する。
[実施例1]
第1図及び第4図に、本発明の一実施例を示す。
第4図は、本発明におけるディスクアレイ制御装置内の構成を示している。ディスクアレイ制御装置1は、チャネルI/F部111、ディスクI/F部112、共有メモリ部114、及び、アクセスパス0(135)を有している。
チャネルI/F部111は、ホストコンピュータとの少なくとも1つのI/F、少なくとも1つのマイクロプロセッサ、共有メモリ部114への少なくとも1つのアクセス回路(本実施例では2つ)、及び、共有メモリ部114への少なくとも1つ(本実施例では2つ)のアクセスパスI/F(いずれも図示していない)とを有しし、ホストコンピュータ101と共有メモリ部114間のデータ転送を実行する。
ディスクI/F部112は、複数の磁気ディスク装置120との少なくとも1つのI/F、少なくとも1つのマイクロプロセッサ、共有メモリ部114への少なくとも1つのアクセス回路(本実施例では2つ)、及び、共有メモリ部114への少なくとも1つ(本実施例では2つ)のアクセスパスI/F(いずれも図示していない)を有し、複数の磁気ディスク装置120と共有メモリ部114間のデータ転送を実行する。
共有メモリ部114は、磁気ディスク装置120へ記録するデータ、そのデータの管理情報、及び、ディスクアレイ制御装置1の管理情報を格納するメモリ部と、各I/F部との少なくとも1つ(本実施例では8つ)のアクセスパスI/F(いずれも図示していない)とを有している。
本実施例では2つのチャネルI/F部111及び2つのディスクI/F部112で1つのグループを形成し、I/Fグループ160と呼ぶ。本実施例では、ディスクアレイ制御装置1が2つのI/Fグループ160を有する。
ここで、I/Fグループ1600個数は、上記に限定されない。I/Fグループの個数は、共有メモリ部に繋がるアクセスパス数、チャネルI/F部及びディスクI/F部を保守するための管理単位(I/F部の数)等によって変わる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりとした単位で1つのI/Fグループを構成することが考えられる。
第1図は、ディスクアレイ制御装置1を筐体内に実装するときの構成を示している。第4図に示したチャネルI/F部111、ディスクI/F部112、及び共有メモリ部114は、それぞれ独立したパッケージである、チャネルI/Fパッケージ(PK)11、ディスクI/Fパッケージ(PK)12、及び共有メモリパッケージ(PK)14に実装する。そして、チャネルI/F PK11及びディスクI/F PK12、すなわち、I/Fグループ160を1つのI/Fプラッタ(P/L)2上に実装し、共有メモリPK14を2つまとめて、I/F P/L2とは異なる1つのメモリプラッタ(P/L)3上に実装する。そして、I/F P/L2とメモリP/L3との間を、ケーブル4により接続する。このケーブル4は,チャネルI/F部111またはディスクI/F部112と,共有メモリ部114を接続するアクセスパス0(135)用のケーブルである。
なお、チャネルI/Fパッケージ(PK)11、ディスクI/Fパッケージ(PK)12、及び共有メモリパッケージ(PK)14を、すべて異なるプラッタに実装してもよい。
上記のように各I/F PKをある単位でまとめて1つのI/F P/L上に実装することで、プラッタの障害時には、該プラッタに実装されているパッケージが分担している部分のみを停止して、該プラッタを交換することが可能となるので、システム全体を停止する必要がなくなる。また、アクセスパス0(135)は、ケーブル4で構成するので、各I/F PKを実装したI/F P/L2の増減に対応して、アクセスパス0(135)を容易に増減することができ、アクセスパス0の性能をスケーラブルに変更することができる。したがって、小規模なシステムから大規模なシステムまで、コストパフォーマンスを損なうことなく、性能、容量をスケーラブルに変更することが可能となる。また、システムの規模に見合った価格で製品を提供することが可能となる。
[実施例2]
第31図及び第32図に、本発明の他の実施例を示す。本実施例が、実施例1と異なるのは、第4図の2つの共有メモリ部114の間を、第31図に示すように、アクセスパス2(139)で繋ぎ、二重化した点である。
第32図は、第31図のディスクアレイ制御装置1を筐体に実装する場合の構成を示している。2つの共有メモリ部114をそれぞれ独立した共有メモリPK14上に実装し、その2つの共有メモリPK14をそれぞれ異なるメモリP/L3上に実装する。メモリP/L3間をケーブル2(4−9)で接続し、1つのI/F P/L2と、2つのメモリP/L3との間を、それぞれケーブル4で接続する。ケーブル2(4−9)は、第31図のアクセスパス2(139)用のケーブルである。
かかる構成により、実施例1で説明した効果を得られることは勿論のこと、さらに、共有メモリ部114を二重化しているので、一方の共有メモリPK14またはメモリP/L3に障害が発生した場合でも、もう一方のメモリP/L3に実装されている共有メモリPK14で運転を続けることができる。このため、システムを停止することなく、障害が発生した共有メモリPK14またはメモリP/L3を交換することが可能となる。
本実施例では、共有メモリ部114間をアクセスパス2(139)で接続して二重化したが、チャネルI/F部111あるいはディスクI/F部112から2つの共有メモリ部114へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間をアクセスパス2(139)で接続しなくてもよい。しかし、アクセスパス2(139)で接続してあれば、2つの共有メモリ部114間で直接データの確認等が可能となるため、信頼性が向上するという効果を得られる。
[実施例3]
第45図に、本発明の他の実施例を示す。本実施例も実施例2と同様に、共有メモリ部114の二重化を実現するものである。すなわち、2つの共有メモリ部114をそれぞれ独立した共有メモリPK14上に実装し、それらを1つのメモリP/L3上に実装する。このメモリP/L3は、電源境界300で2つの領域に分割されており、その2つの領域には、それぞれ独立した電源から電力が供給される。その2つの領域に、それぞれ1つの共有メモリPK14を実装する。そして、1つのI/F P/L2とメモリP/L3内の2つの領域との間を、ケーブル4で接続する。
これにより、実施例1で説明した効果を得られることは勿論のことさらに、メモリP/L3内の電源境界300によって分割されたどちらか一方の領域の共有メモリPK14に障害が発生した場合、もう一方の領域に実装されている共有メモリPK14で運転を続けることができるため、システムを停止することなしに障害が発生した共有メモリPK14を交換することが可能となる。
[実施例4]
第17図及び第18図に、本発明の他の実施例を示す。本実施例が実施例1と異なるのは、第17図に示すように、磁気ディスク装置120に記録するデータを格納するキャッシュメモリ部115と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を格納する共有メモリ部114とを物理的に分割し、共有メモリ部114へのアクセスパスa(137)と、キャッシュメモリ部115へのアクセスパスb(138)とを独立させる構成とした点である。
第18図は、第17図のディスクアレイ制御装置1を筐体に実装する場合の構成を示したものである。キャッシュメモリ部115、及び共有メモリ部114を、それぞれ独立したパッケージであるキャッシュメモリPK15、及び共有メモリPK14に実装し、それらをメモリP/L3上に実装する。そして、I/F P/L2とメモリP/L3間を接続する第1図のケーブル4を、共有メモリ部114へのアクセスパスa(137)用のケーブルa(4−3)と、キャッシュメモリ部115へのアクセスパスb(138)用のケーブルb(4−4)とに分離する。
なお、共有メモリPK14とキャッシュメモリPK15とを、異なるプラッタ上に実装してもよい。
これにより、実施例1で説明した効果を得られることは勿論のこと、さらに、チャネルI/F PK11、及びディスクI/F PK12から、キャッシュメモリPK15、または共有メモリPK14へのアクセスパスを物理的に独立させることができ、キャッシュメモリ部115へのアクセスに関係する障害(キャッシュメモリ部115とそれにアクセスするためのパス等の障害)と共有メモリ部114へのアクセスに関係する障害(共有メモリ部114とそれにアクセスするためのパス等の障害)を区別することが可能となり、お互いに影響を与えることなく、独立に保守することが可能となる。
[実施例5]
第53図及び第54図に、本発明の他の実施例を示す。本実施例が実施例4と異なるのは、第53図に示すように、2つの共有メモリ部114間をアクセスパスa2(140)で繋ぎ、また2つのキャッシュメモリ部115間をアクセスパスb2(141)で繋ぎ、それらを二重化した点である。
第54図は、第53図に示すディスクアレイ制御装置1を筐体に実装した場合の構成を示したものである。2つの共有メモリ部114及び2つのキャッシュメモリ部115をそれぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装し、1つの共有メモリPKと1つのキャッシュメモリPKとの組をを、1つのメモリP/L3上に実装し、2つのメモリP/L3間を、ケーブルa2(4−10)及びケーブルb2(4−11)で接続する。また、1つのI/F P/L2と2つのメモリP/L3との間を、ケーブルa(4−3)とケーブルb(4−4)で接続する。ケーブルa2(4−10)及びケーブルb2(4−11)は、それぞれアクセスパスa2(140)用及びアクセスパスb2(141)用のケーブルである。
これにより、実施例4で説明した効果を得られることは勿論のことさらに、一方の共有メモリPK14、キャッシュメモリPK15、またはメモリP/L3に障害が発生した場合、もう一方のメモリP/L3に実装した共有メモリPK14またはキャッシュメモリPK15で運転を続けることができるため、システムを停止することなしに障害が発生した共有メモリPK14、キャッシュメモリPK15、またはメモリP/L3を交換することが可能となる。
本実施例では、共有メモリ部114間をアクセスパスa2(140)で、キャッシュメモリ部115間をアクセスパスb2(141)で接続して二重化したが、チャネルI/F部111またはディスクI/F部112から、2つの共有メモリ部114、または2つのキャッシュメモリ部115へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間、キャッシュメモリ部115間を、アクセスパスa2(140)、またはアクセスパb2(141)で接続しなくてもよい。しかし、アクセスパスa2(140)、またはアクセスパb2(141)で接続してあれば、2つの共有メモリ部114間、または2つのキャッシュメモリ部115間で直接データの確認等が可能となるため、信頼性が向上する。
[実施例6]
第67図に、本発明の他の実施例を示す。本実施例では、第67図に示すように、2つの共有メモリ部114及び2つのキャッシュメモリ部115を、それぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装し、それらを、実施例3で説明した電源境界300で2つの領域に分割された1つのメモリP/L3上に実装する。その2つの領域に、それぞれ1つの共有メモリPK14とキャッシュメモリPK15とを実装する。そして、1つのI/F P/L2とメモリP/L3内の2つの領域との間を、それぞれケーブルa(4−3)とケーブルb(4−4)とで接続する。本実施例では、かかる構成により、共有メモリ部114及びキャッシュメモリ部115を二重化している。
これにより、実施例4で説明した効果を得られることは勿論のこと、さらに、メモリP/L3内の電源境界300によって分割されたどちらか一方の領域の共有メモリPK14、またはキャッシュメモリPK15に障害が発生した場合、もう一方の領域に実装されている共有メモリPK14及びキャッシュメモリPK15で運転を続けることができるため、システムを停止することなしに障害が発生した領域に実装されている共有メモリPK14、またはキャッシュメモリPK15を交換することが可能となる。
[実施例7]
第5図に、本発明の他の一実施例を示す。
第5図に示すディスクアレイ制御装置1は、チャネルI/F部111及びディスクI/F部112と、それらを接続する2本の共有バス0(31)と、共有メモリ部114と、共有メモリ部114間を接続する2本の共有バス1(32)と、共有バス0(31)と共有バス1(32)とを接続するための共有バス間接続制御部140と、アクセスパス0(135)とを有している。
チャネルI/F部111は、ホストコンピュータとの少なくとも1つのI/Fと、少なくとも1つのマイクロプロセッサと、共有メモリ部114への少なくとも1つのアクセス回路(本実施例では2つ)と、共有バス0(31)との少なくとも1つ(本実施例では2つ)のI/F(いずれも図示していない)とを有し、ホストコンピュータ101と共有メモリ部114間のデータ転送を実行する。
ディスクI/F部112は、複数の磁気ディスク装置120との少なくとも1つのI/Fと、少なくとも1つのマイクロプロセッサと、共有メモリ部114への少なくとも1つのアクセス回路(本実施例では2つ)と、共有バス0(31)との少なくとも1つ(本実施例では2つ)のI/F(いずれも図示していない)とを有し、複数の磁気ディスク装置120と共有メモリ部114間のデータ転送を実行する。
共有メモリ部114は、磁気ディスク装置120へ記録するデータ、そのデータの管理情報、及び、ディスクアレイ制御装置の管理情報を格納するメモリ部と、共有バス1(32)との少なくとも1つ(本実施例では2つ)のI/F(いずれも図示していない)とを有している。
1本の共有バスには1つの共有バス間接続制御部140を接続する。また、共有バス1(32)に繋がる共有バス間接続制御部140は、所属I/Fグループ160が異なる2つの共有バス間接続制御部140から1本ずつ、計2本のアクセスパス0(135)を有する。
チャネルI/F部111またはディスクI/F部112から共有メモリ部114へアクセスする場合、チャネルI/F部111、または、ディスクI/F部112内のSMアクセス回路(図示していない)は、共有バス0(31)の使用権を獲得した後、共有バス0(31)に繋がる共有バス間接続制御部140へアクセスし、共有バス1(32)へのアクセス要求を伝える。共有バス間接続制御部140は、共有バス1(32)に繋がる共有バス間接続制御部140へアクセス要求を送出する。共有バス1(32)に繋がる共有バス間接続制御部140は、共有バス1(32)に繋がる共有バス間接続制御部140に接続されている異なる2つの共有バス間接続制御部140から、アクセス要求があった場合には、その内の1つをアービトレーションにより選択した後、共有バス1(32)の使用権を獲得する。使用権獲得後、共有バス1(32)に繋がる共有バス間接続制御部140は、アクセス要求を共有メモリ部へ送出する。
本実施例では2つのチャネルI/F部111及び2つのディスクI/F部112、2本の共有バス0(31)、及び2つの共有バス間接続制御部140で1つのグループを形成する。以下、このグループをI/Fグループ160と呼ぶ。本実施例では、ディスクアレイ制御装置1を2つのI/Fグループ160により構成している。
ここで、I/Fグループの個数は上記に制限されない。チャネルI/F部及びディスクI/F部を保守するための管理単位(I/F部の数)等によって、上記個数は変わる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりとした単位で1つのI/Fグループを構成することが考えられる。また、本実施例では、共有バス0(31)を2本にしたが、1本にしてもよい。しかし、共有バスを2本にすることにより、共有メモリ部114へのアクセスパスが冗長化され、耐障害性が向上する。
第5図に示したディスクアレイ制御装置1を筐体内に実装するときの構成は、実施例1で説明した、第1図に示す構成と同様である。実施例1の場合と異なるのは、I/F P/L2上に共有バス0(31)を配線し、共有バス間接続制御部140を直接実装する点、1つのメモリプラッタP/L上に共有バス1(32)を配線し、共有バス間接続制御部140を直接実装する点である。
かかる構成による利点は、次のとおりである。すなわち、アクセスパスをケーブルで構成すると、それをプラッタ上に直接実装する場合に比べ、コストが高くなる。また、数本のケーブルを用いて、高い周波数でデータ転送を行う場合には、それらのケーブル長を高精度でそろえないと、ノイズの発生原因となる。実施例1で説明したディスクアレイ制御装置のように、チャネルI/FPk11及びチャネルI/FPK12と、共有メモリPK14との間のアクセスパス0をすべてケーブルを用いて構成するほうが、スケーラビリティの面では有利である。しかし、上述のように、ケーブルを多用することは、コスト及び実装の面で不利な場合がある。そこで、本実施例では、I/FP/L2上に共有バス0(31)を配線し、共有バス間接続制御部140を直接実装し、1つのメモリプラッタP/L上に共有バス1(32)を配線し、共有バス間接続制御部140を直接実装することにより、実施例1のディスクアレイ制御装置よりも使用するケーブルの本数を減らしている。これにより、従来技術よりはスケーラビリティの面で有利であり、かつ、実施例1で説明したディスクアレイ制御装置よりもコスト及び実装の面で有利なディスクアレイ制御装置を提供することができる。
さらに、本実施例では、共有バス0(31)及び共有バス1(32)と、それらに接続される共有バス間接続制御部140を二重化しているので、1つのチャネルI/F部111またはディスクI/F部112から1つの共有メモリ部114へのアクセスルートを2つ有することとなる。したがって、本実施例では、第1図に示した1本のケーブル4を2本に分け、二重化したアクセスパス0(135)用に1本ずつ割り当てることができる。これにより、二重化したアクセスパス0(135)の一方に障害が発生した場合でも、他方のアクセスパス0(135)を使用してシステムの運転を続行できる。そして、その間に障害が発生したアクセスパス0(135)用のケーブル4を交換することが可能となる。
[実施例8]
第34図に、本発明の他の実施例を示す。第34図に示すディスクアレイ制御装置1では、2本の共有バス1(32)に繋がる2つの共有メモリ部114と、2つの共有バス間接続制御部140とで、1つのグループを形成し、そのグループ2つで共有メモリを構成する。一方のグループ内の2つの共有メモリ部114と、他方のグループ内のそれらとを、それぞれアクセスパス2(139)で繋ぎ、二重化する。すなわち、本実施例は、実施例7で説明した第5図に示す上記共有メモリ部114のグループを二重化したものである。
第34図に示すディスクアレイ制御装置1を筐体に実装した場合の構成は、実施例2で説明した、第32図に示す構成と同様である。ただし、第34図に示す4つの共有メモリ部114は、それぞれ独立した共有メモリPK14上に実装され、その共有メモリPK14は、上記共有メモリ部114のグループ毎に、それぞれ異なるメモリP/L3上に実装される。したがって、本実施例では、1つの上記グループは、2つの共有メモリ部114を有しているので、1つのメモリP/L3には、2つの共有メモリPK14が実装されることになる(第32図には、1枚の共有メモリPK14しか図示していない)。この点で、本実施例は、実施例2と相違する。また、メモリP/L3上には共有バス1(32)を配線し、2つの共有バス間接続制御部140を直接実装(いずれも図示していない)する点でも、本実施例と実施例2とは相違する。
これにより、実施例2及び実施例7で説明した効果を得ることができる。
本実施例では、共有メモリ部114間をアクセスパス2(139)で接続して二重化するとしたが、チャネルI/F部111またはディスクI/F部112から二重化された2つの共有メモリ部114へ二重にデータを書き込む処理をすることによっても二重化が可能であり、この場合には、共有メモリ部114間をアクセスパス2(139)で接続しなくてもよい。しかし、アクセスパス2(139)で接続してあれば、2つの共有メモリ部114間で直接データの確認等が可能となるため、信頼性が向上する。
また、上記共有メモリ部114のグループの実装は、実施例3で説明した第45図と同様にしてもよい。すなわち、それぞれ独立した電源から電力が供給され、電源境界300で分割されたメモリP/L3の2つの領域に、それぞれ1つの上記共有メモリ部114のグループを実装する。
これにより、メモリP/L3内の電源境界300によって分割されたどちらか一方の領域の共有メモリPK14に障害が発生しても、もう一方の領域に実装されている共有メモリPK14で運転を続けることができるため、システムを停止することなしに障害が発生した共有メモリPK14を交換することが可能となる。
[実施例9]
第20図に、本発明の他の実施例を示す。本実施例は、実施例7で説明した第5図のディスクアレイ制御装置1において、実施例4で説明したのと同様に、キャッシュメモリ部と共有メモリ部とを物理的に分割する。また、本実施例では、第5図の共有バス0(31)を、磁気ディスク装置120のデータを転送する共有バスb0(35)と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を転送する共有バスa0(33)に分割し、チャネルI/F部111及びディスクI/F部112を、共有バスa0(33)と共有バスb0(35)の両方に接続する。さらに、第5図の共有バス1(32)を、磁気ディスク装置120のデータを転送する共有バスb1(36)と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を転送する共有バスa1(34)に分割し、キャッシュメモリ部115を共有バスb1(36)に、共有メモリ部114を共有バスa1(34)にそれぞれ接続する。そして、共有バスa0(33)と共有バスa1(34)との間、及び共有バスb0(35)と共有バスb1(36)との間を、共有バス間接続制御部140を介して、それぞれ、アクセスパスa(137)、及びアクセスパスb(138)で接続する。
第20図に示すディスクアレイ制御装置1を筐体に実装した場合の構成は、実施例4で説明した第18図と同様の構成になる。ただし、第20図の2つのキャッシュメモリ部115、及び2つの共有メモリ部114は、それぞれ独立したパッケージである2つのキャッシュメモリPK15、及び2つの共有メモリPK14に実装され、それらはメモリP/L3上に実装される。メモリP/L3上には、共有バスa1(34)と共有バスb1(36)とを配線し、共有バス間接続制御部140を直接実装する(いずれも図示していない)。I/F P/L2上には、共有バスa0(33)と共有バスb0(35)を配線し、共有バス間接続制御部140を直接実装する(いずれも図示していない)。また、I/F P/L2とメモリP/L3間を接続するケーブルを、第20図に示す共有メモリ部114へのアクセスパスa(137)用のケーブルa(4−3)と、第20図に示すキャッシュメモリ部115へのアクセスパスb(138)用のケーブルb(4−4)とに分離する。
これにより、実施例7で説明した効果を得られることは勿論のこと、さらに、チャネルI/F PK11、及びディスクI/F PK12から、キャッシュメモリPK15、または共有メモリPK14へのアクセスパスが物理的に独立しているので、キャッシュメモリ部115へのアクセスに関係する障害(キャッシュメモリ部115とそれにアクセスするための共有バスb0(35)、共有バスb1(36)、共有バス間接続制御部140、アクセスパスb(138)等の障害)と、共有メモリ部114へのアクセスに関係する障害(共有メモリ部114とそれにアクセスするための共有バスa0(33)、共有バスa1(34)、共有バス間接続制御部140、アクセスパスa(137)等の障害)とを区別することが可能となり、お互いに影響を与えることなしに、独立に保守することが可能となる。
[実施例10]
第56図に、本発明の他の実施例を示す。本実施例では、第56図に示すように、2本の共有バスa1(34)に繋がる2つの共有メモリ部114と2つの共有バス間接続制御部140とを1つのグループとして、その2つのグループで共有メモリを構成する。そして、一方のグループ内の2つの共有メモリ部114と、他方のグループ内のそれらとを、それぞれアクセスパスa2(140)で繋ぎ、二重化する。また、2本の共有パスb1(36)に繋がる2つのキャッシュメモリ部115と2つの共有バス間接続制御部140とを1つのグループとして、その2つのグループでキャッシュメモリを構成する。そして、一方のグループ内の2つのキャッシュメモリ部115と、他方のそれらとをアクセスパスb2(141)で繋ぎ、二重化する。
すなわち、本実施例は、実施例9で説明した、第20図に示す共有メモリ部114のグループ及びキャッシュメモリ部115のグループを、それぞれ二重化したものである。
第56図のディスクアレイ制御装置1を筐体に実装した場合の構成は、実施例5で説明した第54図と同様である。ただし、第56図に示した4つの共有メモリ部114及び4つのキャッシュメモリ部115は、それぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装され、1つの共有メモリのグループ、及び1つのキャッシュメモリのグループが、1つのメモリP/L3上に実装される。また、メモリP/L3上に共有バスa1(34)と共有バスb1(36)を配線し、4つの共有バス間接続制御部を直接実装する。また、I/F P/L2上には、共有バスa0(33)と共有バスb0(35)とを配線し、共有バス間接続制御部140を直接実装する(いずれも図示していない)。メモリP/L3間を、ケーブルa2(4−10)及びケーブルb2(4−11)で接続する。1つのI/F P/L2と、2つのメモリP/L3との間を、ケーブルa(4−3)とケーブルb(4−4)で接続する。ケーブルa2(4−10)は第56図のアクセスパスa2(140)用、ケーブルb2(4−11)は第56図のアクセスパスb2(141用)のケーブルである。
これにより、実施例5及び実施例9で説明した効果を得ることができる。
本実施例では、共有メモリ部114間をアクセスパスa2(140)で、またキャッシュメモリ部115間をアクセスパスb2(141)で接続することにより二重化したが、チャネルI/F部111あるいはディスクI/F部112から二重化された2つの共有メモリ部114、または2つのキャッシュメモリ部115へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間、またはキャッシュメモリ部115間をアクセスパスa2(140)、またはアクセスパb2(141)で接続しなくてもよい。しかし、接続してあれば、2つの共有メモリ部114間、または2つのキャッシュメモリ部115間で直接データの確認等が可能となるため、信頼性が向上する。
また、共有メモリ部114のグループ及びキャッシュメモリ部115のグループを第67図のように実装してもよい。すなわち、共有メモリ部114及びキャッシュメモリ部115を、それぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装する。これらを、それぞれ独立した電源から電力が供給され、電源境界300で分割されたメモリP/L3上の2つの領域に実装する。そして、I/F P/L2と、メモリP/L3内の2つの領域との間を、ケーブルa(4−3)とケーブルb(4−4)とで接続する。この場合、メモリP/L3の1つの領域内の共有メモリPK14及びキャッシュメモリPK15の数はそれぞれ2枚となる(第67図ではそれぞれ1枚しか図示していない)。
これにより、メモリP/L3内の電源境界300によって分割されたどちらか一方の領域の共有メモリPK14、またはキャッシュメモリPK15に障害が発生した場合、もう一方の領域に実装されている共有メモリPK14、またはキャッシュメモリPK15で運転を続けることができるため、システムを停止することなしに障害が発生した共有メモリPK14、またはキャッシュメモリPK15を交換することが可能となる。
[実施例11]
第6図及び第7図に、本発明の他の実施例を示す。
第7図は、本発明におけるディスクアレイ制御装置内の構成を示している。ディスクアレイ制御装置1は、チャネルI/F部111、ディスクI/F部112、セレクタ部113、共有メモリ部114、アクセスパス0(135)、及びアクセスパス1(136)とを有している。
チャネルI/F部111、ディスクI/F部112、及び共有メモリ部114の構成は、実施例1で説明した構成と同様である。
セレクタ部113には、2つのチャネルI/F部111、2つのディスクI/F部112からそれぞれ1本ずつ、計4本のアクセスパス0(135)が接続される。また、セレクタ部113には、2つの共有メモリ部114へのアクセスパス1(136)を1本ずつ、計2本が接続される。これら1つのセレクタ部113と、それに繋がる2つのチャネルI/F部111及び2つのディスクI/F部112とで1つのグループを形成する。以下、このグループをセレクタグループ150と呼ぶ。本実施例では、ディスクアレイ制御装置1は、2つのセレクタグループ150と、2つの共有メモリ部114とを有している。上記のようなアクセスパス数の関係があるため、セレクタ部113ではチャネルI/F部111及びディスクI/F部112からの4本のアクセスパス0(135)からの要求の内、共有メモリ部114へのアクセスパス1(136)の数に相当する2個だけを選択して実行する。
ここで、1つのセレクタ部113から共有メモリ部114へ接続されるアクセスパス1(136)の数を、チャネルI/F部111及びディスクI/F部112から1つのセレクタ部113に接続されるアクセスパス0(135)の数より少なくし、チャネルI/F部111とディスクI/F部112の合計数よりもセレクタ部113の数が少なくなるように上記個数を設定することが重要である。これにより、それぞれの共有メモリ部114へ接続されるアクセスパス数を削減することができるので、使用するケーブルの本数を削減でき、コスト面、実装面で有利だからである。また、共有メモリ部のLSIピンネック及びパッケージのコネクタネックを解消することができるからである。
なお、I/Fグループ内のチャネルI/F部及びディスクI/F部の数は、それらを保守するための管理単位(I/F部の数)等によって変わる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりとした単位で1つのI/Fグループを構成することが考えられる。
第6図は、ディスクアレイ制御装置1を筐体に実装するときの構成を示している。
第7図に示したチャネルI/F部111、ディスクI/F部112、セレクタ部113、及び共有メモリ部114は、それぞれ独立したパッケージである、チャネルI/Fパッケージ(PK)11、ディスクI/Fパッケージ(PK)12、セレクタパッケージ(PK)13、共有メモリパッケージ(PK)14に実装する。セレクタグループ150を1つのI/Fプラッタ(P/L)2上に実装し、共有メモリPK14を2つまとめて、I/F P/L2とは異なる1つのメモリプラッタ(P/L)3上に実装する。そして、I/F P/L2とメモリP/L3との間を、ケーブル1(4−2)で接続する。このケーブルは、第7図に示したアクセスパス1(136)用のケーブルである。
ここでは、セレクタ部113をセレクタPK13上に実装するとしたが、セレクタ部113をパッケージ上に実装せず、第8図に示すように、I/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装しても本実施例を実施する上で問題はない。これにより、セレクタPK130幅だけI/F P/L2の幅を狭めることが可能となり、ディスクアレイ制御装置1の筐体を小さくすることが可能となる。
かかる構成により実施例1で説明した効果を得ることができるとともに、さらに、セレクタ部113を設けることにより、共有メモリ部114へ接続されるアクセスパス数を削減することができので、使用するケーブルの本数を削減でき、コスト面、実装面で有利となる。また、共有メモリ部のLSIピンネック及びパッケージのコネクタネックを解消することができる。
以下、本実施例の変形例を示す。
第37図は、実施例2と同様に、2つの共有メモリ部114間をアクセスパス2(139)で繋ぎ、キャッシュメモリ部を二重化したものを示している。第38図は、第37図のディスクアレイ制御装置1を筐体に実装した場合の構成を示したものである。第37図の2つの共有メモリ部114をそれぞれ独立した共有メモリPK14上に実装し、2つの共有メモリPK14をそれぞれ異なるメモリP/L3上に実装する。メモリP/L3間を、ケーブル2(4−9)で接続し、1つのI/F P/L2と2つのメモリP/L3との間を、ケーブル1(4−2)で接続する。ケーブル2(4−9)は、第37図のアクセスパス2(139)用のケーブルである。
これにより、実施例2で説明した効果を得ることができる。
本実施例では、共有メモリ部114間をアクセスパス2(139)で接続して二重化するとしたが、チャネルI/F部111、ディスクI/F部112、またはセレクタ部113から二重化された2つの共有メモリ部114へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間をアクセスパス2(139)で接続しなくてもよい。しかし、アクセスパス2(139)で接続してあれば、2つの共有メモリ部114間で直接データの確認等が可能となるため、信頼性が向上する。
この場合も、第40図に示すように、セレクタ部113をI/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。
第47図のように、2つの共有メモリ部114を実装することによっても、共有メモリ部114の二重化が可能である。すなわち、2つの共有メモリ部114を、それぞれ独立した共有メモリPK14上に実装し、それらを、実施例3と同様に、電源境界300で2つの領域に分割されたメモリP/L3上に実装する。
これにより、実施例3で説明した効果を得ることができる。
この場合も、第49図に示すように、セレクタ部113をI/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。
第23図は、磁気ディスク装置120に記録するデータを格納するキャッシュメモリ部115と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を格納する共有メモリ部114とに物理的に分割し、キャッシュメモリ部115に繋がるセレクタ(CMセレクタ部123)と、共有メモリ部114に繋がるセレクタ(SMセレクタ部113)を物理的に独立させ、共有メモリ部114へのアクセスパスa0(131)及びアクセスパスa1(132)と、キャッシュメモリ部115へのアクセスパスb0(133)及びアクセスパスb1(134)とを独立させた変形例である。
第24図は、第23図のディスクアレイ制御装置1を筐体に実装した場合の構成を示す。SMセレクタ部113及びCMセレクタ部123をそれぞれ独立したパッケージ、SMセレクタパッケージ(PK)13及びCMセレクタパッケージ(PK)23に実装する。また、キャッシュメモリ部115及び共有メモリ部114を、それぞれ独立したパッケージ、キャッシュメモリPK15及び共有メモリPK14に実装し、それらをメモリP/L3上に実装する。図24では、第6図に示したI/F P/L2とメモリP/L3間を接続するケーブル1(4−2)を、共有メモリ部114へのアクセスパスa1(132)用のケーブルa1(4−7)と、キャッシュメモリ部115へのアクセスパスb1(134)用のケーブルb1(4−8)とに分離している。
これにより、チャネルI/F PK11、及びディスクI/F PK12から、キャッシュメモリPK15、または共有メモリPK14へのアクセスパスを物理的に独立させることができ、キャッシュメモリ部115へのアクセスに関係する障害(キャッシュメモリ部115とそれにアクセスするためのセレクタ部(CMセレクタ部)123、アクセスパスb0(133)、アクセスパスb1(134)等の障害)と、共有メモリ部114へのアクセスに関係する障害(共有メモリ部114とそれにアクセスするためのセレクタ部(SMセレクタ部)113、アクセスパスa0(131)、アクセスパスa1(132)等の障害)とを区別することが可能となり、お互いに影響を与えることなしに、独立に保守することが可能となる。
この場合も、第26図に示すように、SMセレクタ部113及びCMセレクタ部123をI/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。
第59図は、2つの共有メモリ部114間をアクセスパスa2(140)で繋ぎ、また2つのキャッシュメモリ部115間をアクセスパスb2(141)で繋ぎ、それぞれを二重化した変形例である。
第60図は、第59図のディスクアレイ制御装置1を筐体に実装した場合の構成を示している。第59図では、実施例5のように、2つの共有メモリ部114及び2つのキャッシュメモリ部115をそれぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装し、メモリP/L3上に、1つの共有メモリPK14と1つのキャッシュメモリPK15とを実装し、2つのメモリP/L3間を、ケーブルa2(4−10)及びケーブルb2(4−11)で接続する。また、1つのI/F P/L2と2つのメモリP/L3との間を、ケーブルa1(4−7)とケーブルb1(4−8)とで接続する。ケーブルa2(4−10)及びケーブルb2(4−11)は、それぞれ第59図のアクセスパスa2(140)用、アクセスパスb2(141)用のケーブルである。
これにより、実施例5に説明した効果を得ることができる。
第59図及び第60図では、共有メモリ部114間をアクセスパスa2(140)で、またキャッシュメモリ部115間をアクセスパスb2(141)で接続して二重化するとしたが、チャネルI/F部111、ディスクI/F部112、またはSMセレクタ部113若しくはCMセレクタ部123から、二重化された2つの共有メモリ部114、または2つのキャッシュメモリ部115へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合は、共有メモリ部114間、またはキャッシュメモリ部115間をアクセスパスa2(140)、またはアクセスパb2(141)で接続しなくてもよい。しかし、アクセスパスa2(140)、またはアクセスパb2(141)で接続してあれば、2つの共有メモリ部114間、または2つのキャッシュメモリ部115間で直接データの確認等が可能となるため、信頼性が向上する。
この場合も、第62図に示すように、SMセレクタ部113及びCMセレクタ部123をI/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。
第69図は、2つの共有メモリ部114及び2つのキャッシュメモリ部115を、実施例6と同様に実装した変形例である。すなわち、それぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装し、それらを、電源境界300で2つの領域に分割したメモリP/L3に実装する。
これにより、実施例6で説明した効果を得ることができる。
この場合も、第71図に示すように、SMセレクタ部113及びCMセレクタ部123をI/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。
[実施例12]
第9図及び第10図に、本発明の他の一実施例を示す。
第10図は、本発明におけるディスクアレイ制御装置内の構成を示している。ディスクアレイ制御装置1は、チャネルI/F部111、ディスクI/F部112、セレクタ部113、共有メモリ部114と、アクセスパス0(135)、アクセスパス1(136)とを有している。これらの構成は、実施例11で説明しものと基本的に同じである。
ただし、本実施例では、チャネルI/F部111、及びディスクI/F部112は、2つのアクセスパス0(135)を有し、1本は自セレクタグループ150内のセレクタ部113に接続され、もう1本は他方のセレクタグループ150内のセレクタ部113に接続されている。したがって、チャネルI/F部111、またはディスクI/F部112から共有メモリ部114へのアクセスルートは2つ存在する。通常は2つのアクセスルートを使用して負荷を均衡し、障害等により1つのアクセスルートが使用不能になった場合は、もう一方のアクセスルートを使用することによって、処理を継続することが可能である。このように互いのセレクタグループ内のセレクタへのアクセスパスを有する2つのセレクタグループを交代系155と呼ぶことにする。
1つのセレクタ部113に、自セレクタグループ150内の2つのチャネルI/F部111及び2つのディスクI/F部112からそれぞれ1本ずつ、さらに、他セレクタグループ150内の2つのチャネルI/F部111及び2つのディスクI/F部112からそれぞれ1本ずつ、計8本のアクセスパス0(135)を接続する。さらに、1つのセレクタ部113に、2つの共有メモリ部114へのアクセスパス1(136)を2本ずつ、計4本を接続する。上記のようなアクセスパス数の関係があるため、セレクタ部113ではチャネルI/F部111及びディスクI/F部112からの8本のアクセスパス0(135)からの要求の内、共有メモリ部114へのアクセスパス1(136)の数に相当する4個だけを選択して実行する。本実施例では、ディスクアレイ制御装置1を1つの交代系155と2つの共有メモリ部とを有している。
ここで、1つのセレクタ部113から共有メモリ部114へ接続されるアクセスパス1(136)の数を、チャネルI/F部111及びディスクI/F部112から1つのセレクタ部113に接続されるアクセスパス0(135)の数より少なくし、チャネルI/F部111とディスクI/F部112の合計数よりもセレクタ部113の数が少なくなるように上記個数を設定することが重要である。これにより、それぞれの共有メモリ部114へ接続されるアクセスパス数を削減することができので、使用するケーブルの本数を削減でき、コスト面で有利だからである。また、共有メモリ部のLSIピンネック及びパッケージのコネクタネックを解消することができるからである。
また、I/Fグループ内のチャネルI/F部及びディスクI/F部の数は、それらを保守するための管理単位(I/F部の数)等によって変わる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりにして、1つの交代系155を形成し、その交代系155を複数備えることが考えられる。
第9図は、ディスクアレイ制御装置1を筐体に実装するときの構成を示している。第10図に示したチャネルI/F部111、ディスクI/F部112、セレクタ部113、及び共有メモリ部114は、それぞれ独立したパッケージである、チャネルI/Fパッケージ(PK)11、ディスクI/Fパッケージ(PK)12、セレクタパッケージ(PK)13、共有メモリパッケージ(PK)14に実装する。そして、1つのセレクタPK13とそれに繋がるチャネルI/F PK11及びディスクI/F PK12、すなわち、セレクタグループ150を1つのI/Fプラッタ(P/L)2上に実装し、2つの共有メモリPK14を、I/F P/L2とは異なる1つのメモリプラッタ(P/L)3上に実装する。そして、I/F P/L2とメモリP/L3との間を、ケーブル1(4−2)により接続する。このケーブルは、セレクタ部113と共有メモリ部114を接続する第10図のアクセスパス1(136)のためのものである。交代系を形成する2つのI/F P/L2間をケーブル0(4−1)により接続する。このケーブルは、自セレクタグループ150内のチャネルI/F部111及びディスクI/F部112と、他セレクタグループ内のセレクタ部113とを接続する第10図のアクセスパス0(135)のためのものである。
ここで、ケーブル0(4−1)を2本にし、一方のセレクタグループ150内のI/F部ともう一方のセレクタグループ150内のセレクタ部113との間のアクセスパス0(135)用のケーブルと、一方のセレクタグループ150内のセレクタ部113ともう一方のセレクタグループ150内のI/F部間のアクセスパス0(135)用のケーブルとを分離することにより、一方のアクセスパス0(135)に障害が発生し、それ用のケーブル0(4−1)を交換する場合でも、もう一方のアクセスパス0(135)に影響を与えずに済む。
ここでは、セレクタ部113をセレクタPK13上に実装するとしたが、セレクタ部113をパッケージ上に実装せず、第8図と同様に、I/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。
上記のように、各I/F PKのアクセスパスを自I/F P/L2内のセレクタ PK13だけでなく、交代系を形成する他のI/F P/L2内のセレクタPK13に接続することで、1つのI/F P/L2上のセレクタPK13に障害が発生した場合、該セレクタPK13を交換する際に、該セレクタPK13と同じI/F P/L2上に実装されている各I/F PKは別のI/F P/L2上のセレクタ部113を介して共有メモリ部114にアクセスすることが可能となるため、障害を起こしたセレクタ部113があるセレクタグループ150内の各インターフェース部を停止させる必要がなくなる。これにより、システム内の停止する部位を削減することが可能となる。
以下、本実施例の変形例を示す。
なお、以下の変形例において、セレクタ部113お、I/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。
第42図は、実施例2のように、2つの共有メモリ部114間をアクセスパス2(139)で繋ぎ、二重化した変形例である。
第43図は、第42図に示したディスクアレイ制御装置1を筐体に実装した場合の構成を示す。2つの共有メモリ部114をそれぞれ独立した共有メモリPK14上に実装し、それら共有メモリPK14を異なるメモリP/L3上に実装し、メモリP/L3間を、ケーブル2(4−9)で接続する。また、1つのI/F P/L2と2つのメモリP/L3との間を、ケーブル1(4−2)で接続する。ケーブル2(4−9)は、第42図のアクセスパス2(139)用のケーブルである。
これにより、実施例2で説明した効果を得ることができる。
本変形例では、共有メモリ部114間をアクセスパス2(139)で接続して二重化するとしたが、チャネルI/F部111、ディスクI/F部112、またはセレクタ部113から二重化された2つの共有メモリ部114へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間をアクセスパス2(139)で接続しなくてもよい。しかし、アクセスパス2(139)で接続してあれば、2つの共有メモリ部114間で直接データの確認等が可能となるため、信頼性が向上する。
第51図は、共有メモリ部114を二重化する他の変形例を示している。すなわち、実施例3と同様に、2つの共有メモリ部114をそれぞれ独立した共有メモリPK14上に実装し、それらを、電源境界300で分割されたメモリP/L3の2つの領域に実装する。
これにより、実施例3で説明した効果を得ることができる。
第28図は、磁気ディスク装置120に記録するデータを格納するキャッシュメモリ部115と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を格納する共有メモリ部114とに物理的に分割し、キャッシュメモリ部115に繋がるセレクタ(CMセレクタ部)123と、共有メモリ部114に繋がるセレクタ(SMセレクタ部)113とを物理的に独立させ、共有メモリ部114へのアクセスパスa0(131)及びアクセスパスa1(132)と、キャッシュメモリ部115へのアクセスパスb0(133)及びアクセスパスb1(134)とを独立させた変形例である。
第29図は、第28図のディスクアレイ制御装置1を筐体に実装した場合の構成を示している。SMセレクタ部113及びCMセレクタ部123を、それぞれ独立したパッケージであるSMセレクタパッケージ(PK)13及びCMセレクタパッケージ(PK)23に実装する。キャッシュメモリ部115及び共有メモリ部114を、それぞれ独立したパッケージであるキャッシュメモリPK15及び共有メモリPK14に実装し、それらをメモリP/L3上に実装する。そして、第9図に示したI/F P/L2とメモリP/L3との間を接続するケーブル1(4−2)を、第29図に示すように、共有メモリ部114へのアクセスパスa1(132)用のケーブルa1(4−7)と、キャッシュメモリ部115へのアクセスパスb1(134)用のケーブルb1(4−8)とに分離する。また、I/F P/L2間を接続するケーブル0(4−1)を、共有メモリ部114へのアクセスパスa0(131)用のケーブルa0(4−5)と、キャッシュメモリ部115へのアクセスパスb0(133)用のケーブルb0(4−6)とに分離する。
これにより、チャネルI/F PK11、及びディスクI/F PK12から、キャッシュメモリPK15、または共有メモリPK14へのアクセスパスを物理的に独立させることができ、キャッシュメモリ部115へのアクセスに関係する障害(キャッシュメモリ部115とそれにアクセスするためのセレクタ部(CMセレクタ部)123、アクセスパスb0(133)、アクセスパスb1(134)等の障害)と、共有メモリ部114へのアクセスに関係する障害(共有メモリ部114とそれにアクセスするためのセレクタ部(SMセレクタ部)113、アクセスパスa0(131)、アクセスパスa1(132)等の障害)とを区別することが可能となり、お互いに影響を与えることなしに、独立に保守することが可能となる。
第64図は、実施例5と同様に、2つの共有メモリ部114間をアクセスパスa2(140)で繋ぎ、2つのキャッシュメモリ部115間をアクセスパスb2(141)で繋ぎ、それぞれ二重化した変形例である。第65図は、第64図のディスクアレイ制御装置1を筐体に実装した場合の構成を示している。第65図が示すように、2つの共有メモリ部114及び2つのキャッシュメモリ部115を、それぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装し、1つの共有メモリPK14とキャッシュメモリPK15とを、1つのメモリP/L3上に実装し、メモリP/L3間を、ケーブルa2(4−10)及びケーブルb2(4−11)で接続する。また、I/F P/L2とメモリP/L3との間を、ケーブルa1(4−7)とケーブルb1(4−8)とで接続する。ケーブルa2(4−10)及びケーブルb2(4−11)は、それぞれアクセスパスa2(140)用、アクセスパスb2(141)用のケーブルである。
これにより、実施例5で説明した効果を得ることができる。
ここでは、共有メモリ部114間をアクセスパスa2(140)で、またキャッシュメモリ部115間をアクセスパスb2(141)で接続して二重化するとしたが、チャネルI/F部111、ディスクI/F部112、または、SMセレクタ部113若しくはCMセレクタ部123から、2つの共有メモリ部114、または2つのキャッシュメモリ部115へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間、またはキャッシュメモリ部115間をアクセスパスa2(140)、またはアクセスパb2(141)で接続しなくてもよい。しかし、アクセスパスa2(140)、またはアクセスパb2(141)で接続してあれば、2つの共有メモリ部114間、または2つのキャッシュメモリ部115間で直接データの確認等が可能となるため、信頼性が向上する。
第73図は、実施例6と同様に、2つの共有メモリ部114及び2つのキャッシュメモリ部115を、それぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装し、それらを、電源境界300で分割されたメモリP/L3に実装変形例である。
これにより、実施例6で説明した効果を得ることができる。
[実施例13]
第11図に、本発明の他の実施例を示す。
第11図は、実施例1で説明した第4図のディスクアレイ制御装置1を筐体内に実装するときの一構成を示している。第4図のチャネルI/F部111、ディスクI/F部112、及び共有メモリ部114を、それぞれ独立したパッケージである、チャネルI/Fパッケージ(PK)11、ディスクI/Fパッケージ(PK)12、及び共有メモリパッケージ(PK)14に実装する。2つのチャネルI/F PK11、2つのディスクI/F PK12、及び1つの共有メモリPK14を1つのI/Fプラッタ(P/L)2上に実装する。ここでは、このグループをクラスタ(165,166)と呼ぶ。
すなわち、本実施例では、チャネルI/F PK11、ディスクI/F PK12とともに、共有メモリPK14をI/F P/L2上に実装する点で、実施例1で説明した第1図の実装構成と異なる。
本実施例では、ディスクアレイ制御装置1は、2つのクラスタ、クラスタ0(165)、クラスタ1(166)とを有している。ここで、クラスタの個数、1つのクラスタ内のチャネルI/F部111、ディスクI/F部112、及び共有メモリ部113の個数は、上記に制限されない。こららの個数は、ディスクアレイ制御装置のシステムの最小構成、最大構成、及びシステムの拡張単位によって決まる。言い換えれば、システムに要求される性能、コスト、スケーラビリティ等によって決まる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりとした単位で1つのクラスタを構成することが考えられる。
I/F P/L2の増設時には、増設するI/F P/L2と既設のI/F P/L2との間を、2本のケーブル4で接続する。このケーブル4は、一方のクラスタ内のチャネルI/F部111またはディスクI/F部112と、もう一方の共有メモリ部114との間を接続する第4図のアクセスパス0(135)用のケーブルである。
また本実施例では、2つのクラスタのそれぞれに共有メモリPK14を実装したが、1つのクラスタ内にディスクアレイ制御装置1内全ての共有メモリPK14を実装し、その他のクラスタ内には共有メモリPK14を実装しないとしても問題はない。これにより、第11図のクラスタ間を接続するケーブル4が1本に減り、その分コストを下げることが可能になる。
本実施例のディスクアレイ制御装置は、実施例1で説明したディスクアレイ制御装置に比べ、使用するケーブル数を削減することができるので、コスト面、実装面で有利となる。
第33図、第46図、第19図、第55図、第68図は、本実施例の変形例を示すものである。これらは、それぞれ実施例2乃至6で説明したディスクアレイ制御装置の他の実装構成を示すものであるが、これらは、実施例2乃至6で説明したディスクアレイ制御装置の実装構成と、チャネルI/F PK11、ディスクI/F PK12とともに、共有メモリPK14をI/F P/L2上に実装する点で異なるだけなので、以下簡単に説明する。これらの変形例により、対応する実施例2乃至6で説明した効果を得ることができることはいうまでもない。
第33図は、実施例2で説明した第31図のディスクアレイ制御装置1の一実装構成を示したものである。第33図は、クラスタに1つの共有メモリPK14を実装している点で、実施例2で説明した第32図と異なる。
第46図は、実施例3で説明した第45図の実装構成を変形したものである。2組の共有メモリPK14をそれぞれ異なるI/F P/L2上に実装する。そのI/F P/L2を電源境界300で2つの領域に分割し、2つの領域には2つの独立した電源からそれぞれ電力が供給される。そして、二重化された2つの共有メモリPK14をそれぞれ供給電源が異なる領域に実装する。
第19図は、実施例4で説明した第17図のディスクアレイ制御装置1の一実装構成を示したものである。第19図は、1つの共有メモリPK14と1つのキャッシュメモリPK15とをクラスタに実装した点で、実施例4で説明した第18図と異なるだけである。
第55図は、実施例5で説明した第53図のディスクアレイ制御装置1の一実装構成を示したものである。第55図は、1つの共有メモリPK14と1つのキャッシュメモリPK15とをクラスタに実装した点で、実施例5で説明した第54図と異なるだけである。
第68図は、実施例6で説明した第67図の実装構成を変形したものである。I/F P/L2を電源境界300で2つの領域に分割し、2つの領域に、独立した電源からそれぞれ電力を供給する。この供給電源が異なる領域に、それぞれ1つの共有メモリPK14と1つのキャッシュメモリPK15を実装する。
[実施例14]
第12図に、本発明の他の一実施例を示す。
第12図は、本発明における他のディスクアレイ制御装置内の構成を示している。ディスクアレイ制御装置1は、チャネルI/F部111、ディスクI/F部112、共有メモリ部114、それらを接続する2本の共有バス0(31)、異なるクラスタの共有バス0(31)の間を接続するための共有バス間接続制御部140、及びアクセスパス0(135)を有している。チャネルI/F部111、ディスクI/F部112、共有メモリ部114は、実施例7で説明した構成と同様である。
本実施例では2つのチャネルI/F部111、2つのディスクI/F部112、1つの共有メモリ部114、2本の共有バス0(31)、及び、2つの共有バス間接続制御部140で1つのグループを形成する。ここでは、このグループをクラスタと呼ぶ。本実施例では、ディスクアレイ制御装置1は2つのクラスタ(165、166)を有している。
共有バス間接続制御部140は、異なるクラスタの共有バス間を接続する役目を果たし、以下のように動作する。
−のクラスタ内のチャネルI/F部111またはディスクI/F部112から、他クラスタ内の共有メモリ部114へアクセスする場合に、チャネルI/F部111またはディスクI/F部112内のSMアクセス回路(図示していない)は共有バス0(31)の使用権を取った後、共有バス0(31)に繋がる共有バス間接続制御部140へアクセスし、他クラスタ内の共有メモリ部114へのアクセス要求を伝える。その共有バス間接続制御部140は、他クラスタ内の共有バス0(31)に繋がる共有バス間接続制御部140へアクセス要求を送出する。他クラスタ内の共有バス0(31)に繋がる共有バス間接続制御部140は、共有バス0(31)の使用権を獲得後、アクセス要求を共有メモリ部へ送出する。
クラスタ間の接続は、第13図に示すように、クラスタの共有メモリ部114間をアクセスパス0(135)で接続してもよい。ディスクアレイ制御装置1は、各チャネルI/F部111、ディスクI/F部112が共有メモリ部114にアクセスすることによって動作しているため、上記のように共有メモリ部114間を接続することによっても、各チャネルI/F部111、ディスクI/F部112が共有メモリ部114にアクセスすることが可能である。
なお、クラスタ等の個数が上記個数に制限されないことはいうまでもない。
また、共有バス0(31)を1本にしてもよい。しかし、共有バスを2本にすることにより、共有メモリ部114へのアクセスパスが冗長化され、耐障害性が良くなる。
第11図は、第12図または第13図のディスクアレイ制御装置1を筐体内に実装するときの構成を示している。第12図または第13図に示したチャネルI/F部111、ディスクI/F部112、及び共有メモリ部114は、それぞれ独立したパッケージである、チャネルI/Fパッケージ(PK)11、ディスクI/Fパッケージ(PK)12、及び共有メモリパッケージ(PK)14に実装する。そして、1つのクラスタ内のチャネルI/F PK11、ディスクI/F PK12、及び共有メモリPK14を、1つのI/F P/L2上に実装する。また、I/F P/L2上に共有バス0(31)を配線し、共有バス間接続制御部140を直接実装する(いずれも図示していない)。第13図の構成の場合は、I/F P/L2上に共有バス0(31)を配線するが、共有バス間接続制御部140は実装しない。
I/F P/L2の増設時には、増設するI/F P/L2と既設のI/F P/L2との間を、2本のケーブル4により接続する。このケーブル4は、第12図のディスクアレイ制御装置1の場合には、一方のクラスタ内の共有バス間接続制御部140と、もう一方のクラスタ内の共有バス間接続制御部140とを接続するアクセスパス0(135)に相当するものであり、第13図のディスクアレイ制御装置1の場合には、一方のクラスタ内の共有メモリ部114と、もう一方のクラスタ内の共有メモリ部114とを接続するアクセスパス0(135)用のケーブルである。
かかる構成により、実施例7で説明した効果を得られることは勿論であるが、さらに、本実施例では、共有メモリ部114をクラスタ内に実装するので、実施例7で説明したディスクアレイ制御装置に比べ、スケーラビリティの面では不利であるが、使用するケーブルの本数を減らすことができ、コスト、実装の面で有利となる。
以下、本実施例の変形例を示す。
第35図は、第12図のディスクアレイ制御装置1において、実施例2の同様に、2つの共有メモリ部114間をアクセスパス2(139)で繋ぎ、二重化する変形例を示す。第33図は、第35図のディスクアレイ制御装置1を筐体に実装した場合の構成を示す。2つの共有メモリ部114をそれぞれ独立した共有メモリPK14上に実装し、その2つの共有メモリPK14をそれぞれ異なるI/F P/L2上に実装する。そして、そのI/F P/L2間を、ケーブル2(4−9)で接続する。ケーブル2(4−9)は、アクセスパス2(139)用のケーブルである。第13図のディスクアレイ制御装置1の場合には、第36図ように、一方のクラスタ内の共有メモリ部114と、他方のクラスタのそれとをアクセスパス2(139)で接続することにより、共有メモリ部114を二重化可能である。
ここで、一方のクラスタ内のチャネルI/F部111またはディスクI/F部112からもう一方のクラスタ内の共有メモリ部114へアクセスをするためのアクセスパス0(135)と、二重化用のアクセスパス2(139)とを共用することも可能である。その場合は、アクセスパスのスループットをアクセスパス0(135)とアクセスパス2(139)のスループットの合計以上に設定しないと、ディスクアレイ制御装置1全体のスループットが低下するという問題が生じる点を考慮する必要がある。
これらにより、実施例2で説明した効果を得ることができる。
また第35図または第36図において、クラスタ間の共有メモリ部114を二重化せずに、1つのクラスタ内の共有メモリ部114を2つに増やし、その2つの間で二重化してもよい。
第46図は、1つのクラスタ内の共有メモリ部114を2つに増やし、それらをそれぞれ独立した共有メモリPK14上に実装し、そして、実施例3のように、2組の2重化した共有メモリPK14を、それぞれ、電源境界300で2つの領域に分割されたI/F P/L2上に実装する変形例を示す。
これにより、実施例3で説明した効果を得ることができる。
第21図は、第12図のディスクアレイ制御装置1において、実施例4のように、磁気ディスク装置120に記録するデータを格納するキャッシュメモリ部115と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を格納する共有メモリ部114とを物理的に分割する変形例である。ここで、共有バス0(31)を磁気ディスク装置120のデータを転送する共有バスb0(35)と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を転送する共有バスa0(33)に分割し、チャネルI/F部111及びディスクI/F部112を、共有バスa0(33)と共有バスb0(35)の両方に接続する。また、キャッシュメモリ部115は磁気ディスク装置120のデータを転送する共有バスb0(35)に、共有メモリ部114はディスクアレイ制御装置1に関する制御情報を転送する共有バスa0(33)にそれぞれ接続する。そして、異なるクラスタの共有バスa0(33)間、及び共有バスb0(35)との間を、共有バス接続制御部140を介してアクセスパスa(137)、及びアクセスパスb(138)でそれぞれ接続する。第13図のディスクアレイ制御装置1の場合には、第22図のように、異なるクラスタの共有メモリ114間をアクセスパスa(137)で、異なるクラスタのキャッシュメモリ115間をアクセスパスb(138)で、接続すればよい。
第19図は、第21図または第22図のディスクアレイ制御装置1を筐体に実装した場合の構成を示している。キャッシュメモリ部115、及び共有メモリ部114を、それぞれ独立したパッケージである、キャッシュメモリPK15、及び共有メモリPK14に実装し、それらをI/F P/L2上に実装する。そして、I/F P/L2間を接続する第11図のケーブル4を、第19図に示すように共有バスa0(33)間を接続するアクセスパスa(137)用のケーブルa(4−3)と、共有バスb0(35)間を接続するアクセスパスb(138)用のケーブルb(4−4)とに分離する。
これにより、実施例4で説明した効果を得ることができる。
第57図は、第12図のディスクアレイ制御装置1において、実施例5のように、2つの共有メモリ部114間をアクセスパスa2(140)で繋ぎ、二重化し、また、2つのキャッシュメモリ部115間をアクセスパスb2(141)で繋ぎ、二重化した変形例を示す。第13図のディスクアレイ制御装置1の場合には、第58図のように、二重化用のアクセスパスa2(140)と、b2(141)とを設ければよい。ここで、一方のクラスタ内のチャネルI/F部111またはディスクI/F部112からもう一方のクラスタ内の共有メモリ部114へアクセスするためのアクセスパスa0(131)と、二重化用のアクセスパスa2(140)とを共用することも可能である。また、一方のクラスタ内のチャネルI/F部111またはディスクI/F部112からもう一方のクラスタ内のキャッシュメモリ部115へアクセスするためのアクセスパスb0(133)と、二重化用のアクセスパスb2(141)とを共用することも可能である。その場合には、共有メモリ用のアクセスパスのスループットをアクセスパスa0(131)とアクセスパスa2(140)のスループットの合計以上に、またキャッシュメモリ用のアクセスパスのスループットをアクセスパスb0(133)とアクセスパスb2(141)のスループットの合計以上に設定しないと、ディスクアレイ制御装置1全体のスループットが低下するという問題が生じる点を考慮する必要がある。
第55図は、第57図または第58図のディスクアレイ制御装置1を筐体に実装した場合の構成を示す。共有メモリ部114及びキャッシュメモリ部115をそれぞれ独立した共有メモリPK14及びキャッシュメモリPK15上に実装し、二重化された共有メモリPK14及びキャッシュメモリPK15をそれぞれ異なるI/F P/L2上に実装し、I/F P/L2間を、ケーブルa2(4−10)及びケーブルb2(4−11)で接続する。ここで、ケーブルa2(4−10)はアクセスパスa2(140)用のケーブル、ケーブルb2(4−11)はアクセスパスb2(141)用のケーブルである。
これにより、実施例5で説明した効果を得ることができる。
なお、第57図または第58図において、クラスタ間の2つの共有メモリ部114、及びクラスタ間の2つのキャッシュメモリ部115を二重化せずに、1つのクラスタ内の共有メモリ部114及びキャッシュメモリ部115をそれぞれ2つに増やし、その2つの間を二重化してもよい。
第68図は、実施例6のように、2組の2重化した共有メモリPK14及び2組の2重化したキャッシュメモリPK15を、電源境界300で2つの領域に分割されたI/F P/L2に実装する変形例を示す。
これにより、実施例6で説明した効果を得ることができる。
[実施例15]
第14図に、本発明の他の一実施例を示す。
第14図は、実施例11で説明した第7図のディスクアレイ制御装置1を筐体内に実装するときの一構成を示している。1つのセレクタPK13と、それに繋がるチャネルI/F PK11及びディスクI/F PK12、すなわち、セレクタグループ150と、1つの共有メモリPK14とをまとめて、1つのI/Fプラッタ(P/L)2上に実装する。このグループは、上記で定義したクラスタである。
I/F P/L2の増設時には、増設するI/F P/L2と既設のI/F P/L2との間を、2本のケーブル1(4−2)で接続する。このケーブル1(4−2)は、一方のクラスタ内のセレクタ部113と、もう一方のクラスタ内の共有メモリ部114とを接続するアクセスパス1(136)用のケーブルである。
すなわち、本実施例は、共有メモリPK14をI/F P/L2上に実装した点で、実施例11で説明した第6図の実装構成と異なる。
ここでは、セレクタ部113をセレクタPK13上に実装するとしたが、セレクタ部113をパッケージ上に実装せず、第15図に示すように、I/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。これにより、セレクタPK13の幅だけI/F P/L20幅を狭めることが可能となり、ディスクアレイ制御装置1の筐体を小さくすることが可能となる。
また本実施例では、2つのクラスタそれぞれに共有メモリPK14を実装したが、1つのクラスタ内にディスクアレイ制御装置1内全ての共有メモリPK14を実装し、その他のクラスタ内には共有メモリPK14を実装しないとしても問題はない。こうすることにより、第14図のクラスタ間を接続するケーブル1(4−2)が1本に減り、その分コストを下げることが可能になる。
かかる構成により、実施例11で説明した効果を得られることは勿論であるが、さらに、本実施例では、共有メモリ部114をクラスタ内に実装するので、実施例11で説明したディスクアレイ制御装置に比べ、スケーラビリティの面では不利であるが、使用するケーブルの本数を減らすことができ、コスト、実装の面で有利となる。
以下、本実施例の変形例を示す。これらの変形例は、実施例11で説明した変形例と、共有メモリPK14をI/F P/L2上に実装した点で異なるだけなので、以下、本実施例の変形例を簡単に説明する。
なお、以下の変形例においても、セレクタ部113をパッケージ上に実装せず、I/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。
第39図は、実施例11で説明した第37図のディスクアレイ制御装置1を筐体に実装する場合の一構成を示す。本変形例では、実施例2と同様に、共有メモリ部を二重化する。
これにより、実施例2で説明した効果を得ることができる。
本実施例では、共有メモリ部114間をアクセスパス2(139)で接続して二重化するとしたが、チャネルI/F部111、ディスクI/F部112、あるいはセレクタ部113から二重化された2つの共有メモリ部114へ二重にデータを書き込む処理をすることによっても二重化が可能であり、共有メモリ部114間をアクセスパス2(139)で接続しなくてもよい。しかし、アクセスパス2(139)で接続してあれば、2つの共有メモリ部114間で直接データの確認等が可能となるため、信頼性が向上する。
第48図は、1つのクラスタ内の共有メモリ部114を2つに増やし、それらをそれぞれ独立した共有メモリPK14上に実装し、そして、実施例3のように、2組の2重化した共有メモリPK14を、それぞれ、電源境界300で2つの領域に分割されたI/F P/L2上に実装する変形例を示す。
これにより、実施例3で説明した効果を得ることができる。
ここでは、2つのクラスタそれぞれに共有メモリPK14を実装したが、1つのクラスタ内にディスクアレイ制御装置1内の全ての共有メモリPK14を実装し、その他のクラスタ内には共有メモリPK14を実装しないとしても問題ない。こうすることにより、第48図のクラスタ間を接続するケーブル1(4−2)が1本に減り、その分コスト面、実装面で有利である。
第23図は、実施例4のように、第7図のディスクアレイ制御装置1内の共有メモリ部114を、磁気ディスク装置120に記録するデータを格納するキャッシュメモリ部115と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を格納する共有メモリ部114とに物理的に分割した変形例を示す。キャッシュメモリ部115に繋がるセレクタ(CMセレクタ部123)と、共有メモリ部114に繋がるセレクタ(SMセレクタ部113)とを物理的に独立させ、共有メモリ部114へのアクセスパスa0(131)及びアクセスパスa1(132)と、キャッシュメモリ部115へのアクセスパスb0(133)及びアクセスパスb1(134)とを独立させる。
これにより、実施例4で説明した効果を得ることができる。
ここでは、2つのクラスタそれぞれに共有メモリPK14及びキャッシュメモリPK15を実装したが、1つのクラスタ内にディスクアレイ制御装置1内全ての共有メモリPK14及び全てのキャッシュメモリPK15を実装し、その他のクラスタ内には共有メモリPK14及びキャッシュメモリPK15を実装しないとしても問題ない。こうすることにより、第25図のクラスタ間を接続するケーブルa1(4−7)及びケーブルb1(4−8)がそれぞれ1本に減り、その分コストを下げることが可能になる。
第59図は、実施例5のように、2つの共有メモリ部114間をアクセスパスa2(140)で繋ぎ、また、2つのキャッシュメモリ部115間をアクセスパスb2(141)で繋ぎ、それぞれを二重化した変形例を示す。
第61図は、第59図のディスクアレイ制御装置1を筐体に実装した場合の構成を示す。1つの共有メモリPK14及び1つのキャッシュメモリPK151つのI/F P/L2上に実装し、I/F P/L2間を、ケーブルa2(4−10)及びケーブルb2(4−11)で接続する。ケーブルa2(4−10)及びケーブルb2(4−11)は、それぞれアクセスパスa2(140)用、アクセスパスb2(141)用のケーブルである。
これにより、実施例5で説明した効果を得ることができる。
本変形例では、共有メモリ部114間をアクセスパスa2(140)で、またキャッシュメモリ部115間をアクセスパスb2(141)で接続して二重化するとしたが、チャネルI/F部111、ディスクI/F部112、または、SMセレクタ部113若しくはCMセレクタ部123から、2つの共有メモリ部114、または、2つのキャッシュメモリ部115へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間、またはキャッシュメモリ部115間をアクセスパスa2(140)、またはアクセスパb2(141)で接続しなくてもよい。しかし、アクセスパスa2(140)、またはアクセスパb2(141)で接続してあれば、2つの共有メモリ部114間、または2つのキャッシュメモリ部115間で直接データの確認等が可能となるため、信頼性が向上する。
第70図は、実施例6のように、第59図において2重化した共有メモリ部114及びキャッシュメモリ部115をそれぞれ2組に増やした変形例を示す。1つの共有メモリPK14及び1つのキャッシュメモリPK15の組を、電源境界300で2つの領域に分割されたI/F P/L2上に実装する。
これにより、実施例6で説明した効果を得ることができる。
なお、1つのクラスタ内にディスクアレイ制御装置1内全での共有メモリPK14及び全てのキャッシュメモリPK15を実装し、その他のクラスタ内には共有メモリPK14及びキャッシュメモリPK15を実装しないとしても問題ない。こうすることにより、第70図のクラスタ間を接続するケーブルa1(4−7)及びケーブルb1(4−8)がそれぞれ1本に減り、その分コストを下げることが可能になる。
[実施例16]
第16図に、本発明の他の一実施例を示す。
第16図は、実施例12で説明した第10図のディスクアレイ制御装置1を筐体内に実装するときの一構成を示している。本実施例は、第10図の共有メモリ部114をクラスタに実装した点で、実施例12で説明した第9図の実装構成と異なる。
かかる実装構成により、第9図の実装構成に比して、セレクタ部113と共有メモリ部114とを接続するアクセスパス0(135)の数を減らすことができるので、ディスクアレイ制御装置を筐体に実装する場合にケーブル数を減らすことができ、コスト面で有利となる。
ここでは、セレクタ部113をセレクタPK13上に実装するとしたが、セレクタ部113をパッケージ上に実装せず、I/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装してもよい。これにより、セレクタPK13の幅だけI/F P/L2の幅を狭めることが可能となり、ディスクアレイ制御装置1の筐体を小さくすることが可能となる。
また本実施例では、2つのクラスタそれぞれに共有メモリPK14を実装したが、1つのクラスタ内にディスクアレイ制御装置1内全ての共有メモリPK14を実装し、その他のクラスタ内には共有メモリPK14を実装しないとしても問題ない。こうすることにより、第16図のクラスタ間を接続するケーブル1(4−2)が1本に減り、その分コストを下げることが可能になる。
以下、本実施例の変形例をしめす。以下の変形例は、実施例12に記載した変形例と、共有メモリ部114をクラスタに実装した点で異なるだけなので、これらの変形例を簡単に説明する。
なお、これら変形例の場合にも、セレクタ部113をI/F P/L2のパッケージを実装する面と反対の面(図では裏面)に実装することにより、I/F P/L2の幅を狭めることができ、ディスクアレイ制御装置1の筐体を小さくすることが可能となる。
第44図は、第42図のディスクアレイ制御装置1において、2つの共有メモリ部114をそれぞれ独立した共有メモリPK14上に実装し、それらを異なるI/F P/L2上に実装した変形例である。
なお、チャネルI/F部111、ディスクI/F部112、あるいはセレクタ部113から二重化された2つの共有メモリ部114へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間をアクセスパス2(139)で接続しなくてもよい。しかし、アクセスパス2(139)で接続してあれば、2つの共有メモリ部114間で直接データの確認等が可能となるため、信頼性が向上する。
第52図は、第42図において2重化した共有メモリ部114を2組に増やし、実施例3のように、2組の2重化した共有メモリPK14を、それぞれ、電源境界300で2つの領域に分割されたI/F P/L2上の異なる領域に実装する変形例を示す。
ここでは、2つのクラスタそれぞれに共有メモリPK14を実装したが、1つのクラスタ内にディスクアレイ制御装置1内全ての共有メモリPK14を実装し、その他のクラスタ内には共有メモリPK14を実装しないとしても問題ない。
第30図は、実施例4のように、共有メモリ部114を、磁気ディスク装置120に記録するデータを格納するキャッシュメモリ部115と、キャッシュメモリ部115及びディスクアレイ制御装置1に関する制御情報を格納する共有メモリ部114とに物理的に分割した変形例を示す。
これにより、チャネルI/F PK11、及びディスクI/F PK12から、キャッシュメモリPK15、または共有メモリPK14へのアクセスパスを物理的に独立させることができ、キャッシュメモリ部115へのアクセスに関係する障害(キャッシュメモリ部115と、それにアクセスするためのセレクタ部(CMセレクタ部)123、アクセスパスb0(133)、及びアクセスパスb1(134)等の障害)と、共有メモリ部114へのアクセスに関係する障害(共有メモリ部114と、それにアクセスするためのセレクタ部(SMセレクタ部)113、アクセスパスa0(131)、アクセスパスa1(132)等の障害)とを区別することが可能となり、お互いに影響を与えることなしに、独立に保守することが可能となる。
ここでは、2つのクラスタそれぞれに共有メモリPK14及びキャッシュメモリPK15を実装したが、1つのクラスタ内にディスクアレイ制御装置1内全ての共有メモリPK14及びキャッシュメモリPK15を実装し、その他のクラスタ内には共有メモリPK14及びキャッシュメモリPK15を実装しないとしても問題ない。
第66図は、実施例5のように、2つの共有メモリ部114間をアクセスパスa2(140)で繋ぎ、また、2つのキャッシュメモリ部115間をアクセスパスb2(141)で繋ぎ、それぞれを二重化した変形例を示す。
これにより、実施例5で説明した効果を得ることができる。
本実施例では、共有メモリ部114間をアクセスパスa2(140)で、またキャッシュメモリ部115間をアクセスパスb2(141)で接続して二重化するとしたが、チャネルI/F部111、ディスクI/F部112、またはSMセレクタ部113若しくはCMセレクタ部123から、二重化された2つの共有メモリ部114、または2つのキャッシュメモリ部115へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部114間、またはキャッシュメモリ部115間をアクセスパスa2(140)、またはアクセスパb2(141)で接続しなくてもよい。しかし、アクセスパスa2(140)、またはアクセスパb2(141)で接続してあれば、2つの共有メモリ部114間、または2つのキャッシュメモリ部115間で直接データの確認等が可能となるため、信頼性が向上する。
第74図は、実施例6のように、2重化した共有メモリ部114及びキャッシュメモリ部115をそれぞれ2組に増やし、1つの共有メモリPK14と、1つのキャッシュメモリPK15とからなる組を、電源境界300で2つの領域に分割されたI/F P/L2上の各領域に、それぞれ1組ずつ実装する。
これにより、実施例6で説明した効果を得ることができる。
ここでは、2つのクラスタのそれぞれに共有メモリPK14及びキャッシュメモリPK15を実装したが、1つのクラスタ内にディスクアレイ制御装置1内全ての共有メモリPK14及びキャッシュメモリPK15を実装し、その他のクラスタ内には共有メモリPK14及びキャッシュメモリPK15を実装しないとしても問題ない。
[実施例17]
第75図及び第77図に、実施例12で説明した第64図のディスクアレイ制御装置1を、筐体に実装する場合の他の実施例を示す。
第75図は、プラッタ上へのパッケージの実装、各プラッタの配置、及びプラッタ間の接続を示している。I/F P/L2には、セレクタグループ150を形成するチャネルI/Fパッケージ(PK)11及びディスクI/Fパッケージ(PK)12を2枚ずつ実装する。共有メモリに繋がるセレクタ部(SMセレクタ部)113及びキャッシュメモリに繋がるセレクタ部(CMセレクタ部)123は、I/F P/L2の裏面に実装する。これにより、I/F P/L2の幅を狭めることが可能となる。そして、2つのI/F P/L2で交代系155を形成する。
ディスクアレイ制御装置1は、8つのI/F P/L2を有し、4つの交代系155を形成する。メモリプラッタ(P/L)3へは、共有メモリパッケージ(PK)14を1枚とキャッシュメモリパッケージ(PK)15を2枚実装する。メモリを二重化するため、メモリP/L3を2つ有している。
交代系を形成する2つのI/F P/L2間は、互いのチャネルI/F PK11及びディスクI/F PK12と、互いのSMセレクタ部113及びCMセレクタ部123との間を、それぞれ、ケーブルa0(4−5)とケーブルb0(4−6)で接続する。
ここで、ケーブルa0(4−5)とケーブルb0(4−6)をそれぞれ2本ずつにし、一方のセレクタグループ150内のI/F部ともう一方のセレクタグループ150内のセレクタ部間のアクセスパス用のケーブルと、一方のセレクタグループ150内のセレクタ部ともう一方のセレクタグループ150内のI/F部間のアクセスパス用のケーブルとを分離することにより、一方のアクセスパスに障害が発生し、ケーブルa0(4−5)またはケーブルb0(4−6)を交換する場合でも、もう一方のアクセスパスに影響を与えずに済む。
各I/F P/L2には、2つのメモリP/L3からのケーブルa1(4−7)とケーブルb1(4−8)とをそれぞれ1本ずつ、計4本を接続する。したがって、メモリP/L3には、8つのI/F P/L2からのケーブルa1(4−7)とケーブルb1(4−8)とをそれぞれ1本ずつ、計16本を接続することになる。また、メモリP/L3間をケーブルa2(4−10)及びケーブルb2(4−11)を接続する。
プラッタ間を接続するケーブル用のコネクタは各プラッタの裏面に設け、プラッタの裏面で、プラッタ間をケーブル接続する。これにより、チャネルI/F PK11のサブエッジ側(パッケージのプラッタに接続されている側と反対の側)に接続されるホストコンピュータ101接続用のケーブル(図示していない)、またはディスクI/F PK12のサブエッジ側に接続される磁気ディスク装置120接続用のケーブル(図示していない)を避けて、プラッタ間接続用ケーブルを接続する必要がなくなり、ケーブル長を短くすることが可能となる。
上述したように、ケーブルのコストは高い。また、ケーブルを用いて、高周波数でデータ転送を行う場合には、ノイズの問題があり、実装には困難がつきまとう。したがって、ケーブル長を短くできるということは大きな利点となる。
I/F P/L2とメモリP/L3の実装方向をほぼ直交させる。これにより、第75図に示すようにI/F P/L2とメモリP/L3の両者を接続するためのケーブル用コネクタの位置を、ケーブル長が短くなるように配置することが可能となる。
なお、第75図では、I/F P/L2が水平面と垂直になるように実装され、メモリP/L3が水平面と水平になるように実装されているが、これらの実装方向を逆にしてもよい。
また、第75図のように、メモリP/L3を挟む形で、I/F P/L2を配置してもよい。これにより、両プラッタ間を接続するケーブル長を短くすることが可能となる。
第77図は、第75図に示したプラッタをケーブルで接続したものを、筐体180に収めた状態を示している。パッケージを実装したプラッタは筐体の全面側に収め、その裏側に電源0(170)、電源1(171)を収める。
電源0(170)、電源1(171)は、各プラッタ毎に独立させる。これにより、プラッタ交換時の電源の制御が容易になる。
第77図に示すようにプラッタ毎に独立した電源を、電源0(170)と電源1(171)の2つで二重化してもよい。これにより、二重化した電源の一方の障害時には、もう一方の電源で電力を供給できるため、障害の発生した電源が電力を供給するプラッタ上のパッケージを閉塞する必要がなくなり、システムの中の停止させる箇所を削減することが可能となる。
[実施例18]
第76図及び第78図に、実施例12で説明した第28図のディスクアレイ制御装置1の筐体に実装する際の実施例を示す。
第76図は、プラッタ上へのパッケージの実装、各プラッタの配置、及びプラッタ間の接続を示している。I/F P/L2へは、セレクタグループ150を形成するチャネルI/Fパッケージ(PK)11及びディスクI/Fパッケージ(PK)12を2枚ずつと、共有メモリパッケージ(PK)14及びキャッシュメモリパッケージ(PK)15を1枚ずつ実装する。共有メモリに繋がるセレクタ部(SMセレクタ部)113及びキャッシュメモリに繋がるセレクタ部(CMセレクタ部)123は、I/F P/L2の裏面に実装する。これにより、I/F P/L2の幅を狭めることが可能となる。そして、2つのI/F P/L2で交代系155を形成する。ディスクアレイ制御装置1は、2つのI/F P/L2を有し、1つの交代系155を形成する。
交代系155を形成する2つのI/F P/L2間は、互いのチャネルI/F PK11及びディスクI/F PK12との間を、互いのSMセレクタ部113及びCMセレクタ部123との間を、それぞれ、ケーブルa0(4−5)、ケーブルb0(4−6)で接続する。
ここで、ケーブルa0(4−5)とケーブルb0(4−6)とをそれぞれ2本にし、一方のセレクタグループ150内のI/F部ともう一方のセレクタグループ150内のセレクタ部間のアクセスパス用のケーブルと、一方のセレクタグループ150内のセレクタ部ともう一方のセレクタグループ150内のI/F部間のアクセスパス用のケーブルとを分離することにより、一方のアクセスパスに障害が発生し、ケーブルa0(4−5)とケーブルb0(4−6)を交換する場合でも、もう一方のアクセスパスに影響を与えずに済む。
互いのSMセレクタ部113及びCMセレクタ部123との間を、共有メモリ部114及びキャッシュメモリ部115との間を、それぞれ、2本のケーブルa1(4−7)と2本のケーブルb1(4−6)で接続する。また、二重化した共有メモリ部113間及び二重化したキャッシュメモリ部115間を接続するために、ケーブルa2(4−10)とケーブルb2(4−11)で接続する。したがって、I/F P/L2間は8本のケーブルで接続することになる。ここで、上記のケーブルの本数に特に限定されない。
プラッタ間を接続するケーブル用のコネクタは各プラッタの裏面に設け、プラッタの裏面においてプラッタ間をケーブル接続する。これにより、チャネルI/F PK11のサブエッジ側(パッケージのプラッタに接続されている側と反対の側)に接続されるホストコンピュータ101接続用のケーブル(図示していない)、またはディスクI/F PK12のサブエッジ側に接続される磁気ディスク装置120接続用のケーブル(図示していない)を避けて、プラッタ間接続用ケーブルを接続する必要がなくなり、ケーブル長を短くすることが可能となる。
各I/F P/L2は、第76図に示すように上下方向に配置してもよい。これにより、両プラッタ間を接続するケーブル長を短くすることが可能となる。
第78図は、第76図に示したプラッタをケーブルで接続したものを、実際に筐体180に収めた状態を示している。パッケージを実装したプラッタは筐体の全面側に収め、その裏側に電源0(170)、電源1(171)を収める。
電源0(170)、電源1(171)は、各プラッタ毎に独立させる。これにより、プラッタ交換時の電源の制御が容易になる。
また、第78図に示すようにプラッタ毎に独立した電源を、電源0(170)と電源1(171)との2つで二重化する。これにより、二重化した電源の一方の障害時には、もう一方の電源で電力を供給できるため、障害の発生した電源が電力を供給するプラッタ上のパッケージを閉塞する必要がなくなり、システムの中の停止させる箇所を削減することが可能となる。
[実施例19]
第79図及び第80図に、実施例12で説明した第28図のディスクアレイ制御装置1を、19インチラック(185)と呼ばれる筐体に実装する際の実施例を示す。
第79図は、19インチラック185への実装例を示している。各チャネルI/Fパッケージ(PK)11とディスクI/Fパッケージ(PK)12、及び共有メモリ(SM)セレクタパッケージ(PK)13とキャッシュメモリ(CM)セレクタパッケージ(PK)23は、MP BOX250の中に実装する。また、共有メモリパッケージ(PK)14及びキャッシュメモリパッケージ(PK)15はMEM BOX251の中に実装する。また、電源はまとめてPS BOX252の中に実装する。ディスクアレイ制御装置1は、4つのMP BOX250、1つのMEM BOX251、及び1つのPS BOX252から構成する。
第81図は、チャネルI/F PK11とディスクI/F PK12、及びSMセレクタPK13とCMセレクタPK23の、MP BOX250への実装例を示している。I/Fプラッタ(P/L)2上に、セレクタグループ150を形成するチャネルI/F PK11及びディスクI/F PK12を2枚ずつと、SMセレクタPK13及びCMセレクタPK23を1枚ずつ実装する。
I/F P/L2には、SMセレクタPK13と共有メモリPK14間を接続するケーブルa1(4−7)、及びCMセレクタPK23とキャッシュメモリPK15間を接続するケーブルb1(4−8)を、それぞれ2本ずつ接続する。
そして、2つのI/F P/L2をMP BOX250の中に搭載し、これら2つのI/F P/L2で交代系155を形成する。交代系を形成するために、ケーブルa0(4−5)及びケーブルb0(4−6)(第80図)で2つのI/F P/L2間を接続する。
ここで、ケーブルa0(4−5)とケーブルb0(4−6)をそれぞれ2本にし、一方のセレクタグループ150内のI/F部ともう一方のセレクタグループ150内のセレクタ部間のアクセスパス用のケーブルと、一方のセレクタグループ150内のセレクタ部ともう一方のセレクタグループ150内のI/F部間のアクセスパス用のケーブルとを分離することにより、一方のアクセスパスに障害が発生し、ケーブルa0(4−5)とケーブルb0(4−6)とを交換する場合でも、もう一方のアクセスパスに影響を与えずに済む。
チャネルI/F PK11のサブエッジ側(パッケージのプラッタに接続されている側と反対の側)にホストコンピュータ101接続用のホスト用ケーブル302を、またディスクI/FPK12のサブエッジ側に磁気ディスク装置120接続用のドライブ用ケーブル301を4本ずつ接続する。
第82図は、共有メモリPK14及びキャッシュメモリPK15の、MEM BOX251への実装例を示している。メモリプラッタ(P/L)3上に、共有メモリPK14を1枚とキャッシュメモリPK15を2枚実装する。
メモリP/L3には、SMセレクタPK13と共有メモリPK14間、及びCMセレクタPK23とキャッシュメモリPK15間を接続するケーブルa1(4−7)、及びケーブルb1(4−8)をそれぞれ8本ずつ接続する。
メモリを二重化するため、メモリP/L3を2つMEM BOX251の中に搭載し、ケーブルa2(4−10)及びケーブルb2(4−11)(第80図)で2つのメモリP/L3間を接続する。
第83図は、電源のPS BOX251への実装例を示している。1つのMP BOXには、6個の電源モジュール172から構成したMP BOX用電源グループ175によって電力を供給する。6個の電源モジュール172は3個1組とし、2組で二重化する。1つのMEM BOXには、4個の電源モジュール172から構成したMEM BOX用電源グループ176によって電力を供給する。4個の電源モジュール172は2個1組とし、2組で二重化する。また、停電時の共有メモリ部114及びキャッシュメモリ部115のバックアップ用に、メモリバックアップ用バッテリー177を2つ有する。
ディスクアレイ制御装置1は、4個のMP BOX250と、1個のMEM BOX251で構成するため、PS BOX252には4つのMP BOX用電源グループ175と1つのMEM BOX用電源グループ176を搭載する。
第80図は、各プラッタ間のケーブル接続を示している。交代系155を形成する2つのI/F P/L2間は、互いのチャネルI/F PK11及びディスクI/F PK12と互いのSMセレクタ部113及びCMセレクタ123間を繋ぐために、ケーブルa0(4−5)及びケーブルb0(4−6)で接続する。
各I/F P/L2へは、2つのメモリP/L3からケーブルa1(4−7)及びケーブルb1(4−8)をそれぞれ1本ずつ、計4本を接続する。したがって、メモリP/L3へは、8つのI/F P/L2からケーブルa1(4−7)及びケーブルb1(4−8)をそれぞれ1本ずつ、計16本を接続することになる。
2つのメモリP/L3間は、各々の共有メモリ部114及びキャッシュメモリ部115を二重化するために、ケーブルa2(4−10)及びケーブルb2(4−11)で接続する。
また、メモリP/L3を挟む形で、I/F P/L2を配置する。これにより、両プラッタ間を接続するケーブル長を短くすることが可能となる。
上記のように、各I/F P/K、メモリP/K、または電源をそれぞれのBOXに実装し、それらを筐体に実装することで、ディスクアレイ制御装置1の保守が各BOXごとに行えるようになり、装置の保守が容易になる。
また、19インチラックという市販のラックに実装できるようにすることで、19インチラックに搭載してシステムを構築可能なワークステーション、サーバ等といっしょに、同一ラック内でストレージを含めたシステムを構築することが可能となる。
以上、発明を実施するための最良の形態を実施例を用いて説明したが、上記の実施例以外にも種々の実施形態が考えられる。例えば、チャネルI/F部とディスクI/F部とを共有バスで接続しないタイプの実施例では、実施例1で説明したように、チャネルインターフェースパッケージと、ディスクインターフェースパッケージとを異なるプラッタ上に実装してもよい。また、共有メモリ部とキャッシュメモリ部とを有する実施例では、共有メモリパッケージとキャッシュメモリパッケージとを、異なるプラッタ上に実装してもよい。さらに、上記では、磁気ディスク装置で構成されるディスクアレイ装置について説明してきたが、磁気ディスク装置をDVD−RAM、光磁気ディスク、磁気テープ等他の記憶装置に置き換えてもよい。
本発明によれば、プラッタの障害時にそのプラッタに実装されているパッケージが分担している部分のみを停止して障害部品を交換することが可能となるので、システム全体を停止する必要がなくなる。したがって、障害保守時にシステム全体を停止させることがなく、24時間、365日無停止運転が可能となる。
また、各インターフェース部のパッケージを実装したプラッタの増減に伴って、内部バス性能をスケーラブルに変更することができる。したがって、小規模なシステムから大規模なシステムまで、コストパフォーマンスを損なうことなく、性能、容量をスケーラブルに変更することが可能となる。また、システムの規模に見合った価格で製品を提供することも可能となる。
【図面の簡単な説明】
第1図は、本発明によるディスクアレイ制御装置の実装構成を示す図である。
第2図は、従来のディスクアレイ制御装置の構成を示す図である。
第3図は、従来のディスクアレイ制御装置の構成を示す図である。
第4図は、本発明によるディスクアレイ制御装置の構成を示す図である。
第5図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第6図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第7図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第8図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第9図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第10図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第11図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図。
第12図は、本発明によるディスクアレイ制御装置の他の構成を示す図。
第13図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第14図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第15図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第16図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第17図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第18図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第19図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第20図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第21図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第22図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第23図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第24図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第25図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第26図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第27図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第28図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第29図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第30図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第31図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第32図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第33図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第34図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第35図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第36図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第37図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第38図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第39図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第40図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第41図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第42図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第43図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第44図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第45図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第46図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第47図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第48図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第49図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第50図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第51図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第52図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第53図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第54図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第55図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第56図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第57図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第58図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第59図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第60図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第61図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第62図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第63図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第64図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第65図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第66図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第67図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第68図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第69図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第70図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第71図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第72図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第73図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第74図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第75図は、本発明によるディスクアレイ制御装置のプラッタの実装構成を示す図である。
第76図は、本発明によるディスクアレイ制御装置の他のプラッタの実装を示す図である。
第77図は、本発明によるディスクアレイ制御装置の筐体の実装を示す図である。
第78図は、本発明によるディスクアレイ制御装置の他の筐体の実装を示す図である。
第79図は、本発明によるディスクアレイ制御装置の他の筐体の実装を示す図である。
第80図は、本発明によるディスクアレイ制御装置の他のプラッタ間の接続を示す図である。
第81図は、本発明によるディスクアレイ制御装置のI/F系のプラッタの実装を示す図である。
第82図は、本発明によるディスクアレイ制御装置のメモリ系のプラッタの実装を示す図である。
第83図は、本発明によるディスクアレイ制御装置の電源の実装を示す図である。
Claims (2)
- それぞれに、ホストコンピュータと接続される複数のチャネルインターフェースパッケージと、複数のディスク装置と接続されるディスクインターフェースパッケージと、情報を格納する複数のメモリパッケージと、上記チャネルインターフェースパッケージと上記ディスクインターフェイスパッケージと上記メモリパッケージとに接続され上記チャネルインターフェースパッケージ及び上記ディスクインターフェースパッケージからの要求を選択する複数のセレクタパッケージとを有する複数のプラッタと、上記セレクタパッケージに接続され上記複数のプラッタ間を接続するケーブルと、を有するディスクアレイ制御装置であって、
上記複数のメモリパッケージは、上記ディスク装置に記憶されるデータを一時的に記憶する複数のキャッシュメモリパッケージと、制御情報を記憶する複数の共有メモリパッケージと、を含み、
上記複数のキャッシュメモリパッケージは、各々異なる電源から電源を供給されるものであり、
上記複数の共有メモリパッケージは、各々異なる電源から電源を供給されるものであり、
上記複数のセレクタパッケージは、上記複数のキャッシュメモリパッケージに接続されるキャッシュメモリ用セレクタパッケージと、上記複数の共有メモリパッケージに接続される共有メモリ用セレクタパッケージと、を含むことを特徴とする、ディスクアレイ制御装置。 - 上記複数のプラッタの内の一つに実装される複数の上記キャッシュメモリパッケージは、各々異なる電源から電源を供給され、
上記複数のプラッタの内の一つに実装される複数の上記共有メモリパッケージは、各々異なる電源から電源を供給され、
上記複数のプラッタの内の一つに実装される上記複数のチャネルインタフェースパッケージと、上記複数のディスクインタフェースパッケージと、は異なる電源から電源が供給されることを特徴とする請求項1記載のディスクアレイ制御装置。
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