JP3059098B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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Description
【０００１】
【発明の属する技術分野】この発明は、単一バス構成あ
るいは階層バス構成を有し、複数のＣＰＵを備えたマル
チプロセッサシステムに関し、特にマルチプロセッサシ
ステムにおける割込制御技術に関する。
るいは階層バス構成を有し、複数のＣＰＵを備えたマル
チプロセッサシステムに関し、特にマルチプロセッサシ
ステムにおける割込制御技術に関する。
【０００２】
【従来の技術】従来、マルチプロセッサシステムの割り
込み制御は、１個の割り込みコントローラによって実現
されていた。すなわち、各Ｉ／Ｏ装置からの割り込み要
求信号は全て割り込みコントローラに入力され、その割
り込みコントローラによって、全てのＣＰＵそれぞれの
割り込み信号が制御される。この場合、割り込みコント
ローラ内部では、割り込み要求に応じてどのプロセッサ
に割り込みをかけるかを判定する処理などが行われる。
込み制御は、１個の割り込みコントローラによって実現
されていた。すなわち、各Ｉ／Ｏ装置からの割り込み要
求信号は全て割り込みコントローラに入力され、その割
り込みコントローラによって、全てのＣＰＵそれぞれの
割り込み信号が制御される。この場合、割り込みコント
ローラ内部では、割り込み要求に応じてどのプロセッサ
に割り込みをかけるかを判定する処理などが行われる。
【０００３】しかしながら、マルチプロセッサシステム
のシステム規模が大きくなると、最大実装可能ＣＰＵ
数、Ｉ／Ｏ数が多くなり、ＣＰＵへの割り込み信号、Ｉ
／Ｏ装置からの割り込み要求信号の本数も膨大となり、
割り込みコントローラをＬＳＩで構成しようとした場
合、ピン数が足らなくなるという問題が生じる。
のシステム規模が大きくなると、最大実装可能ＣＰＵ
数、Ｉ／Ｏ数が多くなり、ＣＰＵへの割り込み信号、Ｉ
／Ｏ装置からの割り込み要求信号の本数も膨大となり、
割り込みコントローラをＬＳＩで構成しようとした場
合、ピン数が足らなくなるという問題が生じる。
【０００４】また、一般に、システム規模が大きくなる
と、Ｉ／Ｏ装置、割り込みコントローラ、ＣＰＵは複数
基板にまたがる事になり、割り込み関係の信号も基板を
わたることになり、基板わたり信号の増加を招く事にな
る。
と、Ｉ／Ｏ装置、割り込みコントローラ、ＣＰＵは複数
基板にまたがる事になり、割り込み関係の信号も基板を
わたることになり、基板わたり信号の増加を招く事にな
る。
【０００５】更に、通常、割り込み信号にはパリティな
どのエラー防御が無く、これを長い距離にわたり引き回
すと、ノイズによる誤動作を招きやすくなる恐れがあ
る。現在では、１６から２０個程度のＣＰＵを含むシス
テム構成が主流であるが、今後は、システム性能の向上
のために、さらに多数のＣＰＵがシステムに実装される
ことが予想される。従って、１個の割り込みコントロー
ラを用いる従来の集中制御型の割込制御方式は、これか
らのシステムアーキテクチャでは採用することは困難で
ある。
どのエラー防御が無く、これを長い距離にわたり引き回
すと、ノイズによる誤動作を招きやすくなる恐れがあ
る。現在では、１６から２０個程度のＣＰＵを含むシス
テム構成が主流であるが、今後は、システム性能の向上
のために、さらに多数のＣＰＵがシステムに実装される
ことが予想される。従って、１個の割り込みコントロー
ラを用いる従来の集中制御型の割込制御方式は、これか
らのシステムアーキテクチャでは採用することは困難で
ある。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の割込制御方式は１個の割り込みコントローラによって
実現されていたため、割り込みコントローラのピン数不
足、基板にまたがる信号線の増加、ノイズによる信頼性
の低下という問題から、ＣＰＵ数の大きい大規模なマル
チプロセッサシステムなどに採用することは実際上困難
であった。
の割込制御方式は１個の割り込みコントローラによって
実現されていたため、割り込みコントローラのピン数不
足、基板にまたがる信号線の増加、ノイズによる信頼性
の低下という問題から、ＣＰＵ数の大きい大規模なマル
チプロセッサシステムなどに採用することは実際上困難
であった。
【０００７】この発明はこの様な点に鑑みてなされたも
のであり、専用の信号線を多数引き回すことなく割り込
み制御を実現できるようにし、システム規模の増大に柔
軟に対応可能な割込制御を行うことが可能なマルチプロ
セッサシステムを提供することを目的とする。
のであり、専用の信号線を多数引き回すことなく割り込
み制御を実現できるようにし、システム規模の増大に柔
軟に対応可能な割込制御を行うことが可能なマルチプロ
セッサシステムを提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明は、単一バス構
成あるいは階層バス構成を有し、複数のＣＰＵを備えた
マルチプロセッサシステムにおいて、Ｉ／Ｏ装置からの
割り込み要求信号の変化を検出する割り込み要求検出手
段と、前記複数のＣＰＵそれぞれの割り込み入力端子に
入力される割り込み信号を発生する割り込み信号発生手
段と、前記割り込み要求検出手段によって検出された割
り込み要求に応じて、前記割り込み信号発生手段の割り
込み信号発生動作を制御する割り込み制御手段とを具備
し、前記割り込み要求検出手段、割り込み信号発生手
段、および割り込み制御手段はバスを介して互いに結合
されており、前記割り込み要求検出手段は、前記割り込
み要求信号の検出結果をバストランザクションによって
前記割り込み制御手段に通知し、前記割り込み制御手段
は、前記割り込み信号発生動作を制御するための情報を
バストランザクションによって前記割り込み信号発生手
段に通知するように構成されていることを特徴とする。
成あるいは階層バス構成を有し、複数のＣＰＵを備えた
マルチプロセッサシステムにおいて、Ｉ／Ｏ装置からの
割り込み要求信号の変化を検出する割り込み要求検出手
段と、前記複数のＣＰＵそれぞれの割り込み入力端子に
入力される割り込み信号を発生する割り込み信号発生手
段と、前記割り込み要求検出手段によって検出された割
り込み要求に応じて、前記割り込み信号発生手段の割り
込み信号発生動作を制御する割り込み制御手段とを具備
し、前記割り込み要求検出手段、割り込み信号発生手
段、および割り込み制御手段はバスを介して互いに結合
されており、前記割り込み要求検出手段は、前記割り込
み要求信号の検出結果をバストランザクションによって
前記割り込み制御手段に通知し、前記割り込み制御手段
は、前記割り込み信号発生動作を制御するための情報を
バストランザクションによって前記割り込み信号発生手
段に通知するように構成されていることを特徴とする。
【０００９】このマルチプロセッサシステムにおいて
は、割り込みコントローラが、割り込み要求検出手段／
割り込み制御手段／割り込み信号発生手段に分けられ、
それぞれの間はバスを介して通信するように構成されて
いる。従って、バストランザクションにて割込制御のた
めの各種情報を伝達することができるので、専用の信号
線を多数引き回すことなく割り込み制御を実現できるよ
うになり、システム規模の増大に柔軟に対応可能な割込
制御を行うことが可能となる。
は、割り込みコントローラが、割り込み要求検出手段／
割り込み制御手段／割り込み信号発生手段に分けられ、
それぞれの間はバスを介して通信するように構成されて
いる。従って、バストランザクションにて割込制御のた
めの各種情報を伝達することができるので、専用の信号
線を多数引き回すことなく割り込み制御を実現できるよ
うになり、システム規模の増大に柔軟に対応可能な割込
制御を行うことが可能となる。
【００１０】また、このように割り込みコントローラを
割り込み要求検出手段／割り込み制御手段／割り込み信
号発生手段に分割した構成を採用した場合には、物理的
に割り込み要求検出手段はＩ／Ｏ装置の近傍に、割り込
み発生手段はＣＰＵの周辺に配置することが好ましい。
これによってＣＰＵ数の多い大規模なシステムにおいて
も多数の割り込み信号を引き回すことなく、少ないイン
ターフェース信号にて割込制御を行うことができる。
割り込み要求検出手段／割り込み制御手段／割り込み信
号発生手段に分割した構成を採用した場合には、物理的
に割り込み要求検出手段はＩ／Ｏ装置の近傍に、割り込
み発生手段はＣＰＵの周辺に配置することが好ましい。
これによってＣＰＵ数の多い大規模なシステムにおいて
も多数の割り込み信号を引き回すことなく、少ないイン
ターフェース信号にて割込制御を行うことができる。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の第１の実施
形態に係るマルチプロセッサシステムの構成が示されて
いる。このマルチプロセッサシステムは、１６〜２０
個、またはそれ以上のＣＰＵを実装できる高性能のサー
バ計算機システムを実現するためのものであり、多数の
回路基板に分割された各種モジュールから構成されてい
る。このマルチプロセッサシステムは階層化された複数
のバスを有しており、これらバスを介したデータ転送が
割込制御のための情報の授受に利用されている。以下、
具体的なシステム構成を説明する。
実施形態を説明する。図１には、この発明の第１の実施
形態に係るマルチプロセッサシステムの構成が示されて
いる。このマルチプロセッサシステムは、１６〜２０
個、またはそれ以上のＣＰＵを実装できる高性能のサー
バ計算機システムを実現するためのものであり、多数の
回路基板に分割された各種モジュールから構成されてい
る。このマルチプロセッサシステムは階層化された複数
のバスを有しており、これらバスを介したデータ転送が
割込制御のための情報の授受に利用されている。以下、
具体的なシステム構成を説明する。
【００１２】図１において、１−１〜１−６はＣＰＵ
（プロセッサ）であり、それぞれ割り込み信号入力端子
を有している。２−１〜２−５はそれぞれの上下のバス
間を双方向で繋ぐバスブリッジである。３−１〜３−６
はＩ／Ｏ装置であり、必要に応じて割り込み要求信号を
発生する。４−１〜４−６はバスである。
（プロセッサ）であり、それぞれ割り込み信号入力端子
を有している。２−１〜２−５はそれぞれの上下のバス
間を双方向で繋ぐバスブリッジである。３−１〜３−６
はＩ／Ｏ装置であり、必要に応じて割り込み要求信号を
発生する。４−１〜４−６はバスである。
【００１３】５−１〜５−２は割り込み発生装置であ
り、バス４−３を介して割り込み制御装置６−１からの
バストランザクションを受け付け、そのバストランザク
ションにて通知された情報に基づき割り込み信号ａ１〜
ａ３，もしくはａ４〜ａ６をアサート、デアサートす
る。６−１は割り込み制御装置であり、割り込み要求検
出装置７−１から７−２によって検出された割り込み要
求に応じて、割り込み発生装置５−１〜５−２の割り込
み信号発生動作を制御する。
り、バス４−３を介して割り込み制御装置６−１からの
バストランザクションを受け付け、そのバストランザク
ションにて通知された情報に基づき割り込み信号ａ１〜
ａ３，もしくはａ４〜ａ６をアサート、デアサートす
る。６−１は割り込み制御装置であり、割り込み要求検
出装置７−１から７−２によって検出された割り込み要
求に応じて、割り込み発生装置５−１〜５−２の割り込
み信号発生動作を制御する。
【００１４】この割り込み制御装置６−１は、割り込み
制御情報を保持および管理しており、バス４−３を介し
て割り込み要求検出装置７−１〜７−２からの割り込み
の要求信号状況を通知するトランザクションや、プロセ
ッサ１−１〜１−６からの割り込み処理状況に関するト
ランザクションを受け付け、これらに応じて割り込み制
御情報を更新し、プロセッサへの割り込みを発生させる
必要がある場合には、対象プロセッサに対応する割り込
み発生装置５−１もしくは５−２にその旨をバストラン
ザクションにて通知する。
制御情報を保持および管理しており、バス４−３を介し
て割り込み要求検出装置７−１〜７−２からの割り込み
の要求信号状況を通知するトランザクションや、プロセ
ッサ１−１〜１−６からの割り込み処理状況に関するト
ランザクションを受け付け、これらに応じて割り込み制
御情報を更新し、プロセッサへの割り込みを発生させる
必要がある場合には、対象プロセッサに対応する割り込
み発生装置５−１もしくは５−２にその旨をバストラン
ザクションにて通知する。
【００１５】７−１〜７−２は割り込み要求検出装置で
あり、Ｉ／Ｏ装置３−１〜３−３、もしくは３−４〜３
−６からの割り込み要求信号ｂ１〜ｂ３、もしくはｂ４
〜ｂ６を観測し、信号の変化を検出した場合には、割り
込み制御装置６−１にその旨をバストランザクションに
て通知する。
あり、Ｉ／Ｏ装置３−１〜３−３、もしくは３−４〜３
−６からの割り込み要求信号ｂ１〜ｂ３、もしくはｂ４
〜ｂ６を観測し、信号の変化を検出した場合には、割り
込み制御装置６−１にその旨をバストランザクションに
て通知する。
【００１６】ａ１〜ａ６は割り込み信号であり、これが
アサートされると、それぞれプロセッサ１−１〜１−６
に割り込みがかけられる。ｂ１〜ｂ６は割り込み要求信
号であり、それぞれＩ／Ｏ装置３−１〜３−６が割り込
みを要求する場合にこれをアサートする。
アサートされると、それぞれプロセッサ１−１〜１−６
に割り込みがかけられる。ｂ１〜ｂ６は割り込み要求信
号であり、それぞれＩ／Ｏ装置３−１〜３−６が割り込
みを要求する場合にこれをアサートする。
【００１７】また、このシステムにおいては、割り込み
発生装置５−１〜５−２は対応するプロセッサ１−１〜
１−３，１−４〜１−６に物理的に近接した位置に配置
され、割り込み要求検出装置７−１〜７−２は対応する
Ｉ／Ｏ装置３−１〜３−３，３−４〜３−６に物理的に
近接した位置に配置されている。
発生装置５−１〜５−２は対応するプロセッサ１−１〜
１−３，１−４〜１−６に物理的に近接した位置に配置
され、割り込み要求検出装置７−１〜７−２は対応する
Ｉ／Ｏ装置３−１〜３−３，３−４〜３−６に物理的に
近接した位置に配置されている。
【００１８】すなわち、このシステムでは、回路基板間
にわたる信号線の引き回しの低減や回路基板単位での柔
軟なシステム拡張に対応するために、図示のように、破
線で示されている複数の回路基板上にモジュールが分散
して実装されており、割り込み発生装置５−１はプロセ
ッサ１−１〜１−３と同一回路基板上に実装され、割り
込み発生装置５−２はプロセッサ１−４〜１−６と同一
回路基板上に実装されている。
にわたる信号線の引き回しの低減や回路基板単位での柔
軟なシステム拡張に対応するために、図示のように、破
線で示されている複数の回路基板上にモジュールが分散
して実装されており、割り込み発生装置５−１はプロセ
ッサ１−１〜１−３と同一回路基板上に実装され、割り
込み発生装置５−２はプロセッサ１−４〜１−６と同一
回路基板上に実装されている。
【００１９】さらに、割り込み要求検出装置７−１はＩ
／Ｏ装置３−１〜３−３、割り込み要求検出装置７−２
はＩ／Ｏ装置３−４〜３−６と同一回路基板上に実装さ
れている。また、割込制御装置６−１は、割り込み発生
装置５−１〜５−２および割り込み要求検出装置７−１
〜７−２とは独立した別の回路基板上に実装されてい
る。
／Ｏ装置３−１〜３−３、割り込み要求検出装置７−２
はＩ／Ｏ装置３−４〜３−６と同一回路基板上に実装さ
れている。また、割込制御装置６−１は、割り込み発生
装置５−１〜５−２および割り込み要求検出装置７−１
〜７−２とは独立した別の回路基板上に実装されてい
る。
【００２０】また、分散配置された割り込み要求検出装
置７−１〜７−２、割り込み制御装置６−１、割り込み
発生装置５−１〜５−２間では、バストランザクション
にて割込制御のための各種情報が伝達される。
置７−１〜７−２、割り込み制御装置６−１、割り込み
発生装置５−１〜５−２間では、バストランザクション
にて割込制御のための各種情報が伝達される。
【００２１】次に、図２のタイミングチャートを参照し
て、図１のシステムにおける割込制御動作を説明する。
ここでは、一例として、Ｉ／Ｏ装置３−１からプロセッ
サ１−１に割り込みをかける場合について説明する。
て、図１のシステムにおける割込制御動作を説明する。
ここでは、一例として、Ｉ／Ｏ装置３−１からプロセッ
サ１−１に割り込みをかける場合について説明する。
【００２２】割り込み制御装置６−１、割り込み発生装
置５−１，５−２には、Ｉ／Ｏ装置３−１〜３−６など
と同様に、システムのアドレス空間上のアドレス領域が
割り当てられている。これらの装置に対し何らかの情報
を通知する場合は、対応するアドレス領域内の、通知し
たい情報に対応する所定アドレスに対するライトトラン
ザクションを行うことにより、バスを介してその情報を
通知する事が出来る。同様に、これらの装置から何らか
の情報を得る場合は、対応するアドレス領域内の、得た
い情報に対応する所定アドレスに対するリードトランザ
クションを行えば、バスを介してその情報を得る事が出
来る。
置５−１，５−２には、Ｉ／Ｏ装置３−１〜３−６など
と同様に、システムのアドレス空間上のアドレス領域が
割り当てられている。これらの装置に対し何らかの情報
を通知する場合は、対応するアドレス領域内の、通知し
たい情報に対応する所定アドレスに対するライトトラン
ザクションを行うことにより、バスを介してその情報を
通知する事が出来る。同様に、これらの装置から何らか
の情報を得る場合は、対応するアドレス領域内の、得た
い情報に対応する所定アドレスに対するリードトランザ
クションを行えば、バスを介してその情報を得る事が出
来る。
【００２３】割り込み制御装置６−１は割り込み制御情
報として、Ｉ／Ｏ装置毎に（ベクタ、プライオリティ、
プロセッサを指定するための割り込み先条件、割り込み
待ち状況等）、プロセッサ毎に（タスクプライオリテ
ィ、割り込み処理状況等）などを記憶している。
報として、Ｉ／Ｏ装置毎に（ベクタ、プライオリティ、
プロセッサを指定するための割り込み先条件、割り込み
待ち状況等）、プロセッサ毎に（タスクプライオリテ
ィ、割り込み処理状況等）などを記憶している。
【００２４】ここで、Ｉ／Ｏ装置３−１から割り込みを
かける場合の動作を考える。Ｉ／Ｏ装置３−１は割り込
み要求信号ｂ１をアサートする。割り込み要求検出装置
７−１はこれを検出すると、その旨を割り込み制御装置
６−１に通知するライトトランザクションをバス４−４
に送出する。
かける場合の動作を考える。Ｉ／Ｏ装置３−１は割り込
み要求信号ｂ１をアサートする。割り込み要求検出装置
７−１はこれを検出すると、その旨を割り込み制御装置
６−１に通知するライトトランザクションをバス４−４
に送出する。
【００２５】このライトトランザクションにおいては、
まず、アドレスフェーズにて、割り込み制御装置６−１
の割り込み要求領域を指定するアドレスが発行され、後
続するデータフェーズでは、割り込み要求を受け付けた
割り込み要求検出装置７−１を示す検出装置ＩＤと、ア
サートされた割り込み要求信号ｂ１が入力される割り込
み要求検出装置７−１の割り込みポートを示すポート番
号（割り込み番号）が発行される。
まず、アドレスフェーズにて、割り込み制御装置６−１
の割り込み要求領域を指定するアドレスが発行され、後
続するデータフェーズでは、割り込み要求を受け付けた
割り込み要求検出装置７−１を示す検出装置ＩＤと、ア
サートされた割り込み要求信号ｂ１が入力される割り込
み要求検出装置７−１の割り込みポートを示すポート番
号（割り込み番号）が発行される。
【００２６】このトランザクションは、バス４−４、ブ
リッジ２−３、バス４−３を経由して割り込み制御装置
６−１で受け取られる。割り込み制御装置６−１は、内
部に保持する割り込み待ち状況を更新し、当該割り込み
要求を割り込み待ち状態として記憶する。割り込み待ち
として記憶されている各割り込み要求は、Ｉ／Ｏ装置の
プライオリティ、割り込み先条件、各プロセッサのタス
クプライオリティ等より割り込むべきプロセッサと割り
込みの可否が判定され、その結果に応じた処理が行われ
るが、ここでは当該割り込み要求によりプロセッサ１−
１に割り込みをかける事になったものとする。
リッジ２−３、バス４−３を経由して割り込み制御装置
６−１で受け取られる。割り込み制御装置６−１は、内
部に保持する割り込み待ち状況を更新し、当該割り込み
要求を割り込み待ち状態として記憶する。割り込み待ち
として記憶されている各割り込み要求は、Ｉ／Ｏ装置の
プライオリティ、割り込み先条件、各プロセッサのタス
クプライオリティ等より割り込むべきプロセッサと割り
込みの可否が判定され、その結果に応じた処理が行われ
るが、ここでは当該割り込み要求によりプロセッサ１−
１に割り込みをかける事になったものとする。
【００２７】この場合、割り込み制御装置６−１は、そ
の旨をプロセッサ１−１に対応する割り込み発生装置５
−１に通知するためのライトトランザクションをバス４
−３に送出する。
の旨をプロセッサ１−１に対応する割り込み発生装置５
−１に通知するためのライトトランザクションをバス４
−３に送出する。
【００２８】このライトトランザクションにおいては、
まず、アドレスフェーズにて、割り込み発生装置５−１
に設けられているプロセッサ１−１に対応する記憶領域
を指定するアドレスが発行され、後続するデータフェー
ズでは、プロセッサ１−１に対応する割り込み信号ａ１
のアサートを指示する割り込み信号制御フラグＦが発行
される。
まず、アドレスフェーズにて、割り込み発生装置５−１
に設けられているプロセッサ１−１に対応する記憶領域
を指定するアドレスが発行され、後続するデータフェー
ズでは、プロセッサ１−１に対応する割り込み信号ａ１
のアサートを指示する割り込み信号制御フラグＦが発行
される。
【００２９】割り込み発生装置５−１はこのトランザク
ションを受け取ると、割り込み信号ａ１をアサートす
る。プロセッサ１−１はこれにより割り込みがかかり、
割り込み処理を行うが、その際、バス４−１、ブリッジ
２−１、バス４−３を介して割り込み制御装置６−１を
アクセスするためのリードトランザクションを行い、こ
れによって割り込みベクタを得る。
ションを受け取ると、割り込み信号ａ１をアサートす
る。プロセッサ１−１はこれにより割り込みがかかり、
割り込み処理を行うが、その際、バス４−１、ブリッジ
２−１、バス４−３を介して割り込み制御装置６−１を
アクセスするためのリードトランザクションを行い、こ
れによって割り込みベクタを得る。
【００３０】割り込み制御装置６−１はこのアクセスに
より内部に保持する割り込み待ち状況、割り込み処理状
況を更新し、当該割り込み要求が割り込み待ち状態から
割り込み処理中状態になったものとして記憶する。更
に、プロセッサ１−１において割り込み処理が完了した
時も、同様の経路のライトトランザクションにより割り
込み制御装置６−１にその旨が通知される。割り込み制
御装置６−１はこれにより、内部に保持する割り込み処
理状況を更新し、当該割り込み要求は割り込み処理が完
了したものとする。
より内部に保持する割り込み待ち状況、割り込み処理状
況を更新し、当該割り込み要求が割り込み待ち状態から
割り込み処理中状態になったものとして記憶する。更
に、プロセッサ１−１において割り込み処理が完了した
時も、同様の経路のライトトランザクションにより割り
込み制御装置６−１にその旨が通知される。割り込み制
御装置６−１はこれにより、内部に保持する割り込み処
理状況を更新し、当該割り込み要求は割り込み処理が完
了したものとする。
【００３１】このように、図１のシステムにおいては、
従来の割り込みコントローラが、割り込み要求検出装置
７−１〜７−２／割り込み制御装置６−１／割り込み信
号発生装置５−１〜５−２に分けられ、それぞれの間は
バスを介して通信するように構成されている。従って、
バストランザクションにて割込制御のための各種情報を
伝達することができるので、専用の信号線を多数引き回
すことなく割り込み制御を実現でき、システム規模の増
大に柔軟に対応可能な割込制御を行うことが可能とな
る。
従来の割り込みコントローラが、割り込み要求検出装置
７−１〜７−２／割り込み制御装置６−１／割り込み信
号発生装置５−１〜５−２に分けられ、それぞれの間は
バスを介して通信するように構成されている。従って、
バストランザクションにて割込制御のための各種情報を
伝達することができるので、専用の信号線を多数引き回
すことなく割り込み制御を実現でき、システム規模の増
大に柔軟に対応可能な割込制御を行うことが可能とな
る。
【００３２】また、割り込み要求検出装置７−１〜７−
２を幾つかのＩ／Ｏ装置毎にそれと同一基板上に設け、
割り込み発生装置５−１〜５−２も幾つかのプロセッサ
毎にそれと同一基板上に設けるという基板単位での分散
構造を採用しているため、例えば、実装するプロセッサ
やＩ／Ｏを増やしてシステム拡張を行う場合でも、それ
らの基板を増設するだけで、何らハードウェア構成を変
更することなく拡張システムに対応した割り込み制御を
行うことができる。
２を幾つかのＩ／Ｏ装置毎にそれと同一基板上に設け、
割り込み発生装置５−１〜５−２も幾つかのプロセッサ
毎にそれと同一基板上に設けるという基板単位での分散
構造を採用しているため、例えば、実装するプロセッサ
やＩ／Ｏを増やしてシステム拡張を行う場合でも、それ
らの基板を増設するだけで、何らハードウェア構成を変
更することなく拡張システムに対応した割り込み制御を
行うことができる。
【００３３】なお、この実施形態の割り込み制御方式
は、図１のような階層バス構成のマルチプロセッサシス
テムだけでなく、例えば、図３のように同一バスに全て
のモジュールが接続される単一バス構成のマルチプロセ
ッサシステムに対しても同様に適用することができる。
は、図１のような階層バス構成のマルチプロセッサシス
テムだけでなく、例えば、図３のように同一バスに全て
のモジュールが接続される単一バス構成のマルチプロセ
ッサシステムに対しても同様に適用することができる。
【００３４】次に、図４および図５を参照して、この発
明の第２実施形態を説明する。図４には、この発明の第
２実施形態に係るマルチプロセッサシステムの構成が示
されている。このマルチプロセッサシステムは、図１の
システムと同様に、階層化された複数のバスを持ち、割
り込みコントローラが、割り込み要求検出装置７−１〜
７−２／割り込み制御装置６−１／割り込み信号発生装
置５−１〜５−２に分けられ、それぞれの間はバスを介
して通信するように構成されている。図１との違いは、
割り込み要求検出装置７−１〜７−２、割り込み制御装
置６−１、割り込み信号発生装置５−１〜５−２がそれ
ぞれ直接バスに接続されるのではなく、ブリッジ装置に
接続されており、そのブリッジ装置とバスインターフェ
ースを共用している点である。
明の第２実施形態を説明する。図４には、この発明の第
２実施形態に係るマルチプロセッサシステムの構成が示
されている。このマルチプロセッサシステムは、図１の
システムと同様に、階層化された複数のバスを持ち、割
り込みコントローラが、割り込み要求検出装置７−１〜
７−２／割り込み制御装置６−１／割り込み信号発生装
置５−１〜５−２に分けられ、それぞれの間はバスを介
して通信するように構成されている。図１との違いは、
割り込み要求検出装置７−１〜７−２、割り込み制御装
置６−１、割り込み信号発生装置５−１〜５−２がそれ
ぞれ直接バスに接続されるのではなく、ブリッジ装置に
接続されており、そのブリッジ装置とバスインターフェ
ースを共用している点である。
【００３５】すなわち、割り込み信号発生装置５−１〜
５−２についてはブリッジ２−１〜２−２にそれぞれ接
続されており、ブリッジ２−１〜２−２それぞれのバス
４−３とのバスインターフェース回路を利用してバスト
ランザクションを受け付ける構成になっている。
５−２についてはブリッジ２−１〜２−２にそれぞれ接
続されており、ブリッジ２−１〜２−２それぞれのバス
４−３とのバスインターフェース回路を利用してバスト
ランザクションを受け付ける構成になっている。
【００３６】また、割り込み制御装置６−１は、ブリッ
ジ２−３に接続されており、ブリッジ２−３のバス４−
３側およびバス４−４側の双方のバスインターフェース
回路を利用してバストランザクションの受け付け、発行
を行う。この場合、例えば、割り込み制御装置６−１
は、割り込み要求検出装置７−１〜７−２からのトラン
ザクションについてはバス４−３を介さずにブリッジ２
−３から直接受け付けることができる。さらに、割り込
み要求検出装置７−１〜７−２もブリッジ２−４〜２−
５にそれぞれ接続されており、ブリッジ２−４〜２−５
それぞれのバス４−４とのバスインターフェース回路を
利用してバストランザクションを発行する構成になって
いる。
ジ２−３に接続されており、ブリッジ２−３のバス４−
３側およびバス４−４側の双方のバスインターフェース
回路を利用してバストランザクションの受け付け、発行
を行う。この場合、例えば、割り込み制御装置６−１
は、割り込み要求検出装置７−１〜７−２からのトラン
ザクションについてはバス４−３を介さずにブリッジ２
−３から直接受け付けることができる。さらに、割り込
み要求検出装置７−１〜７−２もブリッジ２−４〜２−
５にそれぞれ接続されており、ブリッジ２−４〜２−５
それぞれのバス４−４とのバスインターフェース回路を
利用してバストランザクションを発行する構成になって
いる。
【００３７】ここで、バスインターフェース共用のため
の具体的な構成例について説明する。図５には、割り込
み制御装置６−１とブリッジ２−３とのバスインターフ
ェースの共用例が示されている。図示のように、ブリッ
ジ２−３は、バス４−３用のバスインターフェース回路
２１１、バス４−４用のバスインターフェース回路２１
２を有している。
の具体的な構成例について説明する。図５には、割り込
み制御装置６−１とブリッジ２−３とのバスインターフ
ェースの共用例が示されている。図示のように、ブリッ
ジ２−３は、バス４−３用のバスインターフェース回路
２１１、バス４−４用のバスインターフェース回路２１
２を有している。
【００３８】また、ブリッジ２−３の内部バスには、ア
ドレスデコーダ２１３や、タイマなどのシステム動作の
ために必要な機能を実現するためのデバイス２１４、２
１５などが接続されている。さらに、その内部バスに
は、割り込み制御装置６−１も接続されている。この割
り込み制御装置６−１は、デバイス２１４，２１５と同
様に、それに対応するアドレスがバストランザクション
によって指定されたときにデコーダ２１３によって選択
される。
ドレスデコーダ２１３や、タイマなどのシステム動作の
ために必要な機能を実現するためのデバイス２１４、２
１５などが接続されている。さらに、その内部バスに
は、割り込み制御装置６−１も接続されている。この割
り込み制御装置６−１は、デバイス２１４，２１５と同
様に、それに対応するアドレスがバストランザクション
によって指定されたときにデコーダ２１３によって選択
される。
【００３９】なお、割り込み制御装置６−１は、ブリッ
ジ２−３の１つの機能デバイスとしてそのブリッジ２−
３に内蔵することもできる。また、割り込み発生装置５
−１〜５−２、割り込み要求検出装置７−１〜７−２に
ついても、同様の構成で対応するブリッジとの間でバス
インターフェースを共用することができる。
ジ２−３の１つの機能デバイスとしてそのブリッジ２−
３に内蔵することもできる。また、割り込み発生装置５
−１〜５−２、割り込み要求検出装置７−１〜７−２に
ついても、同様の構成で対応するブリッジとの間でバス
インターフェースを共用することができる。
【００４０】次に、図４のシステムにおける割り込み制
御動作を説明する。ここでは、Ｉ／Ｏ装置３−１からプ
ロセッサ１−１に割り込みをかける場合について説明す
る。Ｉ／Ｏ装置３−１は割り込み要求信号ｂ１をアサー
トし、割り込み要求検出装置７−１はこれを検出する
と、その旨を割り込み制御装置６−１に通知するための
ライトトランザクションをブリッジ２−４を介してバス
４−４に送出する。
御動作を説明する。ここでは、Ｉ／Ｏ装置３−１からプ
ロセッサ１−１に割り込みをかける場合について説明す
る。Ｉ／Ｏ装置３−１は割り込み要求信号ｂ１をアサー
トし、割り込み要求検出装置７−１はこれを検出する
と、その旨を割り込み制御装置６−１に通知するための
ライトトランザクションをブリッジ２−４を介してバス
４−４に送出する。
【００４１】このトランザクションは、ブリッジ２−
４、バス４−４、ブリッジ２−３を経由して割り込み制
御装置６−１に送られる。この際、実施形態１の場合に
はブリッジ２−３から割り込み制御装置６−１に送る時
にバス４−３を占有するが、ここでは、バス４−３は利
用されない。トランザクションを受け取った割り込み制
御装置６−１は、実施形態１と同様の内部処理を行う
が、ここではプロセッサ１−１に割り込みをかけること
になったものとする。すると、割り込み制御装置６−１
は、その旨をプロセッサ１−１に対応する割り込み発生
装置５−１に通知するためのライトトランザクションを
ブリッジ２−３を介してバス４−３に送出する。
４、バス４−４、ブリッジ２−３を経由して割り込み制
御装置６−１に送られる。この際、実施形態１の場合に
はブリッジ２−３から割り込み制御装置６−１に送る時
にバス４−３を占有するが、ここでは、バス４−３は利
用されない。トランザクションを受け取った割り込み制
御装置６−１は、実施形態１と同様の内部処理を行う
が、ここではプロセッサ１−１に割り込みをかけること
になったものとする。すると、割り込み制御装置６−１
は、その旨をプロセッサ１−１に対応する割り込み発生
装置５−１に通知するためのライトトランザクションを
ブリッジ２−３を介してバス４−３に送出する。
【００４２】割り込み発生装置５−１はこのトランザク
ションをブリッジ２−１を介して受け取ると、割り込み
信号ａ１をアサートする。プロセッサ１−１はこれによ
り割り込みがかかり、割り込み処理を行うが、その際、
バス４−１、ブリッジ２−１、バス４−３、ブリッジ２
−３を介して割り込み制御装置６−１をアクセスするた
めのリードトランザクションを行い、これによって割り
込みベクタを得る。
ションをブリッジ２−１を介して受け取ると、割り込み
信号ａ１をアサートする。プロセッサ１−１はこれによ
り割り込みがかかり、割り込み処理を行うが、その際、
バス４−１、ブリッジ２−１、バス４−３、ブリッジ２
−３を介して割り込み制御装置６−１をアクセスするた
めのリードトランザクションを行い、これによって割り
込みベクタを得る。
【００４３】割り込み制御装置６−１はこのアクセスに
より内部に保持する割り込み待ち状況、割り込み処理状
況を更新し、当該割り込み要求が割り込み待ち状態から
割り込み処理中状態になったものとして記憶する。更
に、プロセッサ１−１において割り込み処理が完了した
時も、同様の経路のライトトランザクションにより割り
込み制御装置６−１にその旨が通知される。割り込み制
御装置６−１はこれにより、内部に保持する割り込み処
理状況を更新し、当該割り込み要求は割り込み処理が完
了したものとする。
より内部に保持する割り込み待ち状況、割り込み処理状
況を更新し、当該割り込み要求が割り込み待ち状態から
割り込み処理中状態になったものとして記憶する。更
に、プロセッサ１−１において割り込み処理が完了した
時も、同様の経路のライトトランザクションにより割り
込み制御装置６−１にその旨が通知される。割り込み制
御装置６−１はこれにより、内部に保持する割り込み処
理状況を更新し、当該割り込み要求は割り込み処理が完
了したものとする。
【００４４】図６には、この発明の第３の実施形態に係
るマルチプロセッサシステムの構成が示されている。こ
のシステムは実施形態２と基本的に同じ構成であるが、
割り込み処理制御のための情報を集中して保持および管
理する割り込み制御装置６−１の耐故障性能を高めるた
めに、割り込み制御装置６−１が多重化して設けられて
いる点だけが異なっている。
るマルチプロセッサシステムの構成が示されている。こ
のシステムは実施形態２と基本的に同じ構成であるが、
割り込み処理制御のための情報を集中して保持および管
理する割り込み制御装置６−１の耐故障性能を高めるた
めに、割り込み制御装置６−１が多重化して設けられて
いる点だけが異なっている。
【００４５】すなわち、このシステムにおいては、同一
機能を持つ２つの割り込み制御装置６−１が、バス４−
３につながっている２つの異なるブリッジ２−３，２−
６にそれぞれ接続されており、一方が有効に動作するよ
うに構成されている。
機能を持つ２つの割り込み制御装置６−１が、バス４−
３につながっている２つの異なるブリッジ２−３，２−
６にそれぞれ接続されており、一方が有効に動作するよ
うに構成されている。
【００４６】各割り込み制御装置６−１は、有効／無効
のどちらか一方の状態をプロセッサにより設定可能に構
成されており、有効の場合は前述した割り込み制御のた
めの機能を果たすが、無効の場合は何もしない。２つの
割り込み制御装置６−１の一方のみが有効、他方は無効
に設定される。有効である割り込み制御装置６−１に故
障が検出された場合は当該割り込み制御装置６−１は無
効と設定され、他の割り込み制御装置６−１が有効と設
定されて動作を継続する。
のどちらか一方の状態をプロセッサにより設定可能に構
成されており、有効の場合は前述した割り込み制御のた
めの機能を果たすが、無効の場合は何もしない。２つの
割り込み制御装置６−１の一方のみが有効、他方は無効
に設定される。有効である割り込み制御装置６−１に故
障が検出された場合は当該割り込み制御装置６−１は無
効と設定され、他の割り込み制御装置６−１が有効と設
定されて動作を継続する。
【００４７】無効と設定された割り込み制御装置６−１
についても、有効と設定された割り込み制御装置６−１
への割り込み要求検出装置７−１〜７−３からの通知、
プロセッサからのアクセスなどをバス上で観測してお
り、これらに対する応答や割り込み発生装置５−１〜５
−２に対する通知などは行なわないが、割り込み制御情
報の保持・管理は行なうように構成されている。これに
より、有効である割り込み制御装置６−１に故障が検出
された場合は当該割り込み制御装置６−１を無効、他の
割り込み制御装置６−１を有効と設定するのみで、割り
込み制御情報の複写などをすることなく動作を継続する
ことが可能となる。
についても、有効と設定された割り込み制御装置６−１
への割り込み要求検出装置７−１〜７−３からの通知、
プロセッサからのアクセスなどをバス上で観測してお
り、これらに対する応答や割り込み発生装置５−１〜５
−２に対する通知などは行なわないが、割り込み制御情
報の保持・管理は行なうように構成されている。これに
より、有効である割り込み制御装置６−１に故障が検出
された場合は当該割り込み制御装置６−１を無効、他の
割り込み制御装置６−１を有効と設定するのみで、割り
込み制御情報の複写などをすることなく動作を継続する
ことが可能となる。
【００４８】正常動作時は、ブリッジ２−３に接続され
た割り込み制御装置６−１が有効と設定され、ブリッジ
２−６に接続された割り込み制御装置６−１が無効と設
定されているとする。正常動作中は実施形態２で説明し
た上述の動作と変わりない。何らかの装置により、動作
中の割り込み制御装置６−１に異常が検出された場合、
その割り込み制御装置６−１を無効、他方の割り込み制
御装置６−１を有効と設定し直し、動作を継続する。
た割り込み制御装置６−１が有効と設定され、ブリッジ
２−６に接続された割り込み制御装置６−１が無効と設
定されているとする。正常動作中は実施形態２で説明し
た上述の動作と変わりない。何らかの装置により、動作
中の割り込み制御装置６−１に異常が検出された場合、
その割り込み制御装置６−１を無効、他方の割り込み制
御装置６−１を有効と設定し直し、動作を継続する。
【００４９】これら２つの割り込み制御装置６−１は、
有効／無効を設定するビットのみ異なるビット位置が割
り当てられているが、それ以外は全て同じアドレスが割
り当てられ、有効の時のみ応答するよう構成される。こ
れにより、割り込み制御装置が切り替わった事は特に意
識する事なく動作を継続することができる。
有効／無効を設定するビットのみ異なるビット位置が割
り当てられているが、それ以外は全て同じアドレスが割
り当てられ、有効の時のみ応答するよう構成される。こ
れにより、割り込み制御装置が切り替わった事は特に意
識する事なく動作を継続することができる。
【００５０】なお、割り込み制御装置６−１の多重化構
成は、図３のような単一バス構成のマルチプロセッサシ
ステムに対しても同様にして適用することができる。以
上、実施形態１〜３について説明したが、どの実施形態
のシステムにおいてもバストランザクションを利用して
割り込み制御のための情報通知を行っているため、例え
ば、ＰＣＩバスのようにエラー検出機構やリトライ機構
を備えたバスアーキテクチャを採用することが好まし
い。
成は、図３のような単一バス構成のマルチプロセッサシ
ステムに対しても同様にして適用することができる。以
上、実施形態１〜３について説明したが、どの実施形態
のシステムにおいてもバストランザクションを利用して
割り込み制御のための情報通知を行っているため、例え
ば、ＰＣＩバスのようにエラー検出機構やリトライ機構
を備えたバスアーキテクチャを採用することが好まし
い。
【００５１】この場合、割り込み検出装置、割り込み制
御装置、割り込み発生装置の間のトランザクションで、
どこかのバスでエラーがあった場合、そのトランザクシ
ョンは無効となるが、バスのエラー検出機構に従って検
出・通知され、ソフトウェアによりしかるべき対応がと
られることになる。これにより、ノイズ等による信号の
誤りの検出可能性を高められ、システムの誤動作を抑止
できる。
御装置、割り込み発生装置の間のトランザクションで、
どこかのバスでエラーがあった場合、そのトランザクシ
ョンは無効となるが、バスのエラー検出機構に従って検
出・通知され、ソフトウェアによりしかるべき対応がと
られることになる。これにより、ノイズ等による信号の
誤りの検出可能性を高められ、システムの誤動作を抑止
できる。
【００５２】また、割り込み検出装置、割り込み制御装
置、割り込み発生装置の間のトランザクションで、どこ
かのバスでエラーがあった場合、そのトランザクション
は無効となるが、そのバスのリトライ機構に従ってリト
ライされる。したがって、ノイズ等による信号の誤りが
あった場合でも、リトライにより、システムの動作が継
続できる可能性を高め、システムの可用性を高める事が
できる。
置、割り込み発生装置の間のトランザクションで、どこ
かのバスでエラーがあった場合、そのトランザクション
は無効となるが、そのバスのリトライ機構に従ってリト
ライされる。したがって、ノイズ等による信号の誤りが
あった場合でも、リトライにより、システムの動作が継
続できる可能性を高め、システムの可用性を高める事が
できる。
【００５３】
【発明の効果】以上説明したように、この発明によれ
ば、分散配置された割り込み検出装置、割り込み制御装
置、割り込み発生装置の間のバストランザクションを利
用して割り込み制御を行っているので、専用の信号線を
多数引き回すことなく割り込み制御を実現できるように
なり、システム規模の増大に柔軟に対応可能な割込制御
を行うことが可能となる。
ば、分散配置された割り込み検出装置、割り込み制御装
置、割り込み発生装置の間のバストランザクションを利
用して割り込み制御を行っているので、専用の信号線を
多数引き回すことなく割り込み制御を実現できるように
なり、システム規模の増大に柔軟に対応可能な割込制御
を行うことが可能となる。
【図１】この発明の第１実施形態に係るマルチプロセッ
サシステムの構成を示すブロック図。
サシステムの構成を示すブロック図。
【図２】同第１実施形態のマルチプロセッサシステムに
おけ割り込み制御動作を説明するタイミングチャート。
おけ割り込み制御動作を説明するタイミングチャート。
【図３】同第１実施形態のマルチプロセッサシステムの
他の構成の一例を示すブロック図。
他の構成の一例を示すブロック図。
【図４】この発明の第２実施形態に係るマルチプロセッ
サシステムの構成を示すブロック図。
サシステムの構成を示すブロック図。
【図５】同第２実施形態のマルチプロセッサシステムで
使用されるブリッジと割り込み制御装置間のバスインタ
ーフェースの共用のための具体的な構成の一例を示す
図。
使用されるブリッジと割り込み制御装置間のバスインタ
ーフェースの共用のための具体的な構成の一例を示す
図。
【図６】この発明の第３実施形態に係るマルチプロセッ
サシステムの構成を示すブロック図。
サシステムの構成を示すブロック図。
１−１〜１−６…ＣＰＵ（プロセッサ）、２−１〜２−
５…バスブリッジ、３−１〜３−６…Ｉ／Ｏ装置、４−
１〜４−６…バス、５−１〜５−２…割り込み発生装
置、６−１…割り込み制御装置、７−１〜７−２…割り
込み要求検出装置。
５…バスブリッジ、３−１〜３−６…Ｉ／Ｏ装置、４−
１〜４−６…バス、５−１〜５−２…割り込み発生装
置、６−１…割り込み制御装置、７−１〜７−２…割り
込み要求検出装置。
フロントページの続き (56)参考文献 特開 平７−84970（ＪＰ，Ａ) 特開 平６−324996（ＪＰ，Ａ) 特開 平５−324570（ＪＰ，Ａ) 特開 平２−165362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177 676 G06F 9/46 G06F 9/46 360 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (6)
- 【請求項１】 単一バス構成あるいは階層バス構成を有
し、複数のＣＰＵを備えたマルチプロセッサシステムに
おいて、 Ｉ／Ｏ装置からの割り込み要求信号の変化を検出する割
り込み要求検出手段と、 前記複数のＣＰＵそれぞれの割り込み入力端子に入力さ
れる割り込み信号を発生する割り込み信号発生手段と、 前記割り込み要求検出手段によって検出された割り込み
要求に応じて、前記割り込み信号発生手段の割り込み信
号発生動作を制御する割り込み制御手段とを具備し、 前記割り込み要求検出手段、割り込み信号発生手段、お
よび割り込み制御手段はバスを介して互いに結合されて
おり、前記割り込み要求検出手段は、前記割り込み要求
信号の検出結果をバストランザクションによって前記割
り込み制御手段に通知し、前記割り込み制御手段は、前
記割り込み信号発生動作を制御するための情報をバスト
ランザクションによって前記割り込み信号発生手段に通
知するように構成されていることを特徴とするマルチプ
ロセッサシステム。 - 【請求項２】 前記割り込み要求検出手段は物理的に前
記Ｉ／Ｏ装置の近傍に配置され、前記割り込み信号発生
手段は物理的に前記ＣＰＵの近傍に配置されていること
を特徴とする請求項１記載のマルチプロセッサシステ
ム。 - 【請求項３】 前記割り込み要求検出手段は前記Ｉ／Ｏ
装置と同一の第１回路基板上に実装され、前記割り込み
信号発生手段は前記ＣＰＵと同一の第２回路基板上に実
装されていることを特徴とする請求項１記載のマルチプ
ロセッサシステム。 - 【請求項４】 前記割り込み要求検出手段、割り込み信
号発生手段、および割り込み制御手段の少なくとも１つ
は、それが結合されるバスに接続されている他のデバイ
スとバスインターフェース回路を共用することを特徴と
する請求項１記載のマルチプロセッサシステム。 - 【請求項５】 前記割り込み制御手段は、同一機能を持
つ少なくとも２つのデバイスを含む冗長構成を有し、そ
れら各デバイスはその動作の有効／無効が設定可能に構
成されていることを特徴とする請求項１記載のマルチプ
ロセッサシステム。 - 【請求項６】 前記割り込み制御手段を構成する各デバ
イスは、割り込み制御処理を行うための制御情報を保持
および管理する手段を有し、この手段は、対応するデバ
イスの有効／無効状態に関係なく動作するように構成さ
れていることを特徴とする請求項５記載のマルチプロセ
ッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015662A JP3059098B2 (ja) | 1996-01-31 | 1996-01-31 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015662A JP3059098B2 (ja) | 1996-01-31 | 1996-01-31 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09212472A JPH09212472A (ja) | 1997-08-15 |
| JP3059098B2 true JP3059098B2 (ja) | 2000-07-04 |
Family
ID=11894961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015662A Expired - Fee Related JP3059098B2 (ja) | 1996-01-31 | 1996-01-31 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3059098B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7500036B2 (en) | 2000-12-28 | 2009-03-03 | International Business Machines Corporation | Quad aware locking primitive |
| WO2008066511A1 (en) * | 2006-11-27 | 2008-06-05 | Intel Corporation | Centralized interrupt controller |
| JP2008176360A (ja) | 2007-01-16 | 2008-07-31 | Renesas Technology Corp | マルチプロセッサシステム |
| JP6022344B2 (ja) * | 2012-12-21 | 2016-11-09 | 株式会社日立ハイテクノロジーズ | 演算装置及び荷電粒子線応用装置 |
-
1996
- 1996-01-31 JP JP8015662A patent/JP3059098B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09212472A (ja) | 1997-08-15 |
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