JP4319753B2 - 集積回路およびその動作制御方法 - Google Patents
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Description
【０００１】
【技術分野】
この発明は、複数の回路が１チップ上に搭載されている集積回路に関する。
【０００２】
【発明の背景】
電子機器を構成する回路の個数の増大、回路の複雑化に応じて、消費電力が増えてきている。低消費電力を実現するために、たとえば、マイクロ・コンピュータのクロック周波数の低下、停止等をしたり、マイクロ・コンピュータの電源を監視し、電源が低下したときに低消費電力モードにしている。このように、電力を極力抑えることは非常に重要なことである。
【０００３】
ＬＳＩ（large scale integration）が大規模化されてくると、マイクロ・コンピュータおよびその周辺回路も１チップ上に搭載されることとなる。このような場合であっても、マイクロ・コンピュータのクロック周波数の低下、停止などにより消費電力をある程度抑えることができるが、数マイクロ・アンペア・オーダの消費電力の低減を問題にするとリーク電流を無視することができなくなる。
【０００４】
ＬＳＩのチップ面積が大きくなってもＣＭＯＳ（complementary metal oxide semiconductor）であれば、理論上はリーク電流は流れないが、現実には格子欠損などによりチップ面積に応じてリーク電流が流れ、無視できなくなる。
【０００５】
【発明の開示】
この発明は、リーク電流を抑え、数マイクロ・アンペア・オーダの消費電力の低減を実現することを目的とする。
【０００６】
この発明は、複数の回路が１チップ上に搭載されている集積回路において、第１の回路を含む第１の回路部と、第２の回路を含み、かつ上記第１の回路部に接続された第２の回路部と、に分けられており、上記第１の回路部と上記第２の回路部とを独立にオン、オフ制御可能なことを特徴とする。
【０００７】
この発明は、上記集積回路に適した方法も提供している。すなわち、この方法は、複数の回路が１チップ上に搭載されている集積回路において、第１の回路を含む第１の回路部と、第２の回路を含み、かつ上記第１の回路部に接続された第２の回路部と、に分け、上記第１の回路部と上記第２の回路部とを独立にオン、オフ制御するものである。
【０００８】
この発明によると、上記第１の回路部と上記第２の回路部とに分けられている。これらの第１の回路部と第２の回路部とは独立にオン、オフ制御可能に構成されている。上記第１の回路部および上記第２の回路部のいずれか一方の回路をオフにすることにより、上記集積回路の実質的な面積は小さくなる。リーク電流を抑えることができるようになる。上記第１の回路部および上記第２の回路部のいずれか一方はオンすることができるので、いずれか一方の回路部の実行可能な範囲で処理を実現することができる。
【０００９】
好ましくは、上記第２の回路部がオフのときに上記第１の回路部から上記第２の回路部に与えられる信号を遮断する。この場合、たとえば上記第２の回路部から上記第１の回路部に与えられる信号の上記遮断後に上記第２の回路部をオフする。
【００１０】
また、上記第２の回路部がオフのときに上記第２の回路部から上記第１の回路部に与えられる信号を遮断するようにしてもよい。上記第２の回路部がオフのときに、上記第２の回路部から上記第１の回路部に誤まって信号が入力し、上記第１の回路部が誤動作することを未然に防止することができる。
【００１１】
上記第２の回路部をオン、オフ制御する回路を、上記第１の回路部にさらに備えてもよい。
【００１２】
また、上記第２の回路の動作電圧を監視する監視回路、および上記動作電圧監視回路により上記第２の回路が動作不能となったことを検知したことに応答して、上記第２の回路部をオフする回路をさらに備えてもよい。上記第２の回路部のオフ制御の自動化を実現することができる。
【００１３】
【実施例の説明】
図１は、この発明の実施例を示すもので集積回路１の電気的構成を示すブロック図である。
【００１４】
集積回路１は、それぞれが独立にオン、オフ（電源供給の有無）制御可能な主回路２と副回路10とから構成されている。
【００１５】
主回路２には、ＣＰＵ，ＤＲＡＭ，信号処理回路などが含まれている。主回路２には集積回路10の外部から電源電圧が与えられている。
【００１６】
副回路10には、第１のアンド・ゲート11および第２のアンド・ゲート12ならびにカレンダ回路13が含まれている。この副回路10には集積回路10の外部から動作制御信号、副回路リセット信号および副回路電源電圧が与えられている。動作制御信号は、第１のアンド・ゲート11および第２のアンド・ゲート12の一方の入力端子に与えられる。
【００１７】
主回路２と副回路10とは接続されている。主回路２からカレンダ回路13のデータを書き換えるための信号が出力される。この書き換え信号は、第１のアンド・ゲート11の他方の入力端子に入力する。したがって、動作制御信号が副回路10に与えられているときには、主回路２から出力される書き換え信号が第１のアンド・ゲート11を通過し、カレンダ回路13に入力する。カレンダ回路13のデータが書き換えられこととなる。
【００１８】
また、カレンダ回路13の出力データは、第２のアンド・ゲート12の他方の入力端子に入力する。動作制御信号が第２のアンド・ゲート12に入力しているときに、カレンダ回路13の出力データが第２のアンド・ゲート12を通過し、主回路２に入力する。主回路２により、カレンダ回路13が示す日付などを表示することができるようになる。
【００１９】
図２は、図１に示す集積回路１の動作を示すタイム・チャートである。
【００２０】
時刻Ｔ１において、副回路10に電源電圧が与えられる。これにより副回路10の動作が開始する。つづいて、時刻Ｔ２において副回路10にリセット信号が与えられ、一度リセットされる。その後、時刻Ｔ３において主回路２に電源電圧が与えられ、動作が開始される。さらに、時刻Ｔ４において、動作制御信号が副回路10に入力し、上述したように主回路２からの信号の副回路10内のカレンダ回路13への入力およびカレンダ回路13からの出力データの主回路２への出力が可能となる。すなわち、副回路10内のカレンダ回路13のデータの変更およびデータの読み出しが可能となる。
【００２１】
その後、時刻Ｔ５において動作制御信号が停止すると上述したように主回路２からの出力信号のカレンダ回路13への入力およびカレンダ回路13からの出力データの主回路２への入力が遮断させられる。時刻Ｔ６において主回路２への動作電源の供給が停止させられ、主回路２の動作が停止する。
【００２２】
副回路10は、主回路２のオン、オフにかかわらず動作している。主回路２がオフすると、集積回路１の実質的な面積は副回路10の面積となる。集積回路１の面積が実質的に小さくなので、リーク電流を抑えることができる。マイクロ・アンペア単位での低消費電力化を実現することができるようになる。
【００２３】
また、主回路２がオフしているときには主回路２から副回路10への信号の出力および副回路１０から主回路２への信号の出力が遮断させられるので、主回路２から副回路10に誤った信号が入力せず、副回路10が誤動作することを未然に防止できる。
【００２４】
図３は、他の実施例を示すもので、集積回路１Ａの電気的構成を示すブロック図である。
【００２５】
この図において、図１に示すものと同じ回路については同じ符号を付して説明を省略する。
【００２６】
副回路10Ａには、電源制御回路20が含まれている。この電源制御回路20は、主回路２への電源電圧の供給を制御するものである。電源制御回路20には、ナンド・ゲート21、ノア・ゲート22およびフリップ・フロップ23が含まれている。フリップ・フロップ22のセット端子にはナンド・ゲート21の出力端子が接続されている。フリップ・フロップ23のリセット端子にはノア・ゲート22の出力端子が接続されている。
【００２７】
主回路２に電源を供給するための電源31が含まれている。この電源31の電圧をチェックするための電圧監視回路32が電源31に接続されている。電源監視回路32は、電源31の電圧が所定のしきい値以上であればＨレベルの信号を出力し、しきい値未満であればＬレベルの信号を出力するものである。電源監視回路32の出力信号が上述したナンド・ゲート21の非反転入力端子およびノア・ゲート22の反転入力端子に与えられる。電源31からの電圧は、スイッチ回路35を介して主回路２およびリセット回路36に与えられる。リセット回路36から出力されるリセット信号も主回路２に入力する。スイッチ回路35は、フリップ・フロップ22の出力信号によりオン、オフが制御される。
【００２８】
さらに、主回路２への電源の供給を開始するための指令スイッチ33が含まれている。指令スイッチ33の押し下げを示す信号はナンド・ゲート21の反転入力端子に与えられる。主回路２からは主回路２をオフする指令信号も出力される。この指令信号はノア・ゲート22の非反転入力端子に与えられる。
【００２９】
したがって、電源31の電圧が所定のしきい値電圧以上であり、かつ指令スイッチ33がオンのときにナンド・ゲート21から信号が出力され、フリップ・フロップ22のセット入力端子に与えられることとなる。また、主回路２からオフ指令が与えられる、または電源31の電圧が所定のしきい値電圧以下となったときに、ノア・ゲート22から信号が出力されフリップ・フロップ23のリセット入力端子に与えられることとなる。
【００３０】
図４は、図３に示す回路の動作を示すタイムチャートである。この図においては、図２に示す動作と異なる動作について説明する。
【００３１】
時刻Ｔ11において電源31の電圧監視が開始する。電源31の電圧がしきい値以上であればＨレベルの信号が出力される。時刻Ｔ12において指令スイッチ33がオンされると、それに伴い時刻Ｔ13においてスイッチ回路35がオンされ電源31の電圧が主回路２に与えられることとなる（時刻Ｔ３）。
【００３２】
主回路２に与えられる電源電圧が所定値以上となると、リセット回路36からリセット解除信号が出力される。リセット解除信号は主回路２に与えられ、時刻Ｔ15において主回路２のリセットが解除される。
【００３３】
時刻ｔ16において、電源31の電圧が低下すると、時刻Ｔ17において電圧監視回路32の出力がＨレベルからＬレベルとなる。すると時刻Ｔ18において電源制御回路20の出力がオフとなり、スイッチ回路35はオフとなる。主回路２への電源供給は停止させられる。また主回路２の電源電圧が一定電圧以下となると、リセット回路36からリセット信号が出力され、主回路２はリセットされることとなる。
【００３４】
電源31の電圧が低下したことにより、主回路２の電源供給を停止することができるようになる。
【００３５】
仮に時刻Ｔ17において、主回路２から電源制御回路20にオフ指令が出力されると、電源制御回路20からスイッチ制御信号が出力されスイッチ回路35に与えられる。すると、スイッチ回路35がオフとなり、時刻Ｔ16において主回路２への電圧の供給が停止する。
【００３６】
図３に示す回路では主回路２の電源電圧を監視し、所定のしきい値電圧以下となると主回路２への電源の供給を停止することができる。また、主回路２自身で主回路２への電源の供給を停止することができるようになる。
【００３７】
図３に示す回路では、電圧監視回路32、指令スイッチ33、スイッチ回路35、リセット回路36などは集積回路１Ａ上に搭載されていないが、それらの回路等のすべてまたは一部を集積回路１Ａ上に搭載してもよいのはいうまでもない。
【図面の簡単な説明】
【図１】集積回路の電気的構成を示すブロック図である。
【図２】図１に示す集積回路の動作を示すタイム・チャートである。
【図３】他の実施例を示すものであり、集積回路の電気的構成を示すブロック図である。
【図４】図３に示す集積回路の動作を示すタイム・チャートである。
【符号の説明】
１，１Ａ 集積回路
２ 主回路
10，10Ａ 副回路
11，12 アンド・ゲート
13 カレンダ回路
20 電源制御回路
31 電源
32 電圧監視回路
33 指令スイッチ
35 スイッチ回路
36 リセット回路
【技術分野】
この発明は、複数の回路が１チップ上に搭載されている集積回路に関する。
【０００２】
【発明の背景】
電子機器を構成する回路の個数の増大、回路の複雑化に応じて、消費電力が増えてきている。低消費電力を実現するために、たとえば、マイクロ・コンピュータのクロック周波数の低下、停止等をしたり、マイクロ・コンピュータの電源を監視し、電源が低下したときに低消費電力モードにしている。このように、電力を極力抑えることは非常に重要なことである。
【０００３】
ＬＳＩ（large scale integration）が大規模化されてくると、マイクロ・コンピュータおよびその周辺回路も１チップ上に搭載されることとなる。このような場合であっても、マイクロ・コンピュータのクロック周波数の低下、停止などにより消費電力をある程度抑えることができるが、数マイクロ・アンペア・オーダの消費電力の低減を問題にするとリーク電流を無視することができなくなる。
【０００４】
ＬＳＩのチップ面積が大きくなってもＣＭＯＳ（complementary metal oxide semiconductor）であれば、理論上はリーク電流は流れないが、現実には格子欠損などによりチップ面積に応じてリーク電流が流れ、無視できなくなる。
【０００５】
【発明の開示】
この発明は、リーク電流を抑え、数マイクロ・アンペア・オーダの消費電力の低減を実現することを目的とする。
【０００６】
この発明は、複数の回路が１チップ上に搭載されている集積回路において、第１の回路を含む第１の回路部と、第２の回路を含み、かつ上記第１の回路部に接続された第２の回路部と、に分けられており、上記第１の回路部と上記第２の回路部とを独立にオン、オフ制御可能なことを特徴とする。
【０００７】
この発明は、上記集積回路に適した方法も提供している。すなわち、この方法は、複数の回路が１チップ上に搭載されている集積回路において、第１の回路を含む第１の回路部と、第２の回路を含み、かつ上記第１の回路部に接続された第２の回路部と、に分け、上記第１の回路部と上記第２の回路部とを独立にオン、オフ制御するものである。
【０００８】
この発明によると、上記第１の回路部と上記第２の回路部とに分けられている。これらの第１の回路部と第２の回路部とは独立にオン、オフ制御可能に構成されている。上記第１の回路部および上記第２の回路部のいずれか一方の回路をオフにすることにより、上記集積回路の実質的な面積は小さくなる。リーク電流を抑えることができるようになる。上記第１の回路部および上記第２の回路部のいずれか一方はオンすることができるので、いずれか一方の回路部の実行可能な範囲で処理を実現することができる。
【０００９】
好ましくは、上記第２の回路部がオフのときに上記第１の回路部から上記第２の回路部に与えられる信号を遮断する。この場合、たとえば上記第２の回路部から上記第１の回路部に与えられる信号の上記遮断後に上記第２の回路部をオフする。
【００１０】
また、上記第２の回路部がオフのときに上記第２の回路部から上記第１の回路部に与えられる信号を遮断するようにしてもよい。上記第２の回路部がオフのときに、上記第２の回路部から上記第１の回路部に誤まって信号が入力し、上記第１の回路部が誤動作することを未然に防止することができる。
【００１１】
上記第２の回路部をオン、オフ制御する回路を、上記第１の回路部にさらに備えてもよい。
【００１２】
また、上記第２の回路の動作電圧を監視する監視回路、および上記動作電圧監視回路により上記第２の回路が動作不能となったことを検知したことに応答して、上記第２の回路部をオフする回路をさらに備えてもよい。上記第２の回路部のオフ制御の自動化を実現することができる。
【００１３】
【実施例の説明】
図１は、この発明の実施例を示すもので集積回路１の電気的構成を示すブロック図である。
【００１４】
集積回路１は、それぞれが独立にオン、オフ（電源供給の有無）制御可能な主回路２と副回路10とから構成されている。
【００１５】
主回路２には、ＣＰＵ，ＤＲＡＭ，信号処理回路などが含まれている。主回路２には集積回路10の外部から電源電圧が与えられている。
【００１６】
副回路10には、第１のアンド・ゲート11および第２のアンド・ゲート12ならびにカレンダ回路13が含まれている。この副回路10には集積回路10の外部から動作制御信号、副回路リセット信号および副回路電源電圧が与えられている。動作制御信号は、第１のアンド・ゲート11および第２のアンド・ゲート12の一方の入力端子に与えられる。
【００１７】
主回路２と副回路10とは接続されている。主回路２からカレンダ回路13のデータを書き換えるための信号が出力される。この書き換え信号は、第１のアンド・ゲート11の他方の入力端子に入力する。したがって、動作制御信号が副回路10に与えられているときには、主回路２から出力される書き換え信号が第１のアンド・ゲート11を通過し、カレンダ回路13に入力する。カレンダ回路13のデータが書き換えられこととなる。
【００１８】
また、カレンダ回路13の出力データは、第２のアンド・ゲート12の他方の入力端子に入力する。動作制御信号が第２のアンド・ゲート12に入力しているときに、カレンダ回路13の出力データが第２のアンド・ゲート12を通過し、主回路２に入力する。主回路２により、カレンダ回路13が示す日付などを表示することができるようになる。
【００１９】
図２は、図１に示す集積回路１の動作を示すタイム・チャートである。
【００２０】
時刻Ｔ１において、副回路10に電源電圧が与えられる。これにより副回路10の動作が開始する。つづいて、時刻Ｔ２において副回路10にリセット信号が与えられ、一度リセットされる。その後、時刻Ｔ３において主回路２に電源電圧が与えられ、動作が開始される。さらに、時刻Ｔ４において、動作制御信号が副回路10に入力し、上述したように主回路２からの信号の副回路10内のカレンダ回路13への入力およびカレンダ回路13からの出力データの主回路２への出力が可能となる。すなわち、副回路10内のカレンダ回路13のデータの変更およびデータの読み出しが可能となる。
【００２１】
その後、時刻Ｔ５において動作制御信号が停止すると上述したように主回路２からの出力信号のカレンダ回路13への入力およびカレンダ回路13からの出力データの主回路２への入力が遮断させられる。時刻Ｔ６において主回路２への動作電源の供給が停止させられ、主回路２の動作が停止する。
【００２２】
副回路10は、主回路２のオン、オフにかかわらず動作している。主回路２がオフすると、集積回路１の実質的な面積は副回路10の面積となる。集積回路１の面積が実質的に小さくなので、リーク電流を抑えることができる。マイクロ・アンペア単位での低消費電力化を実現することができるようになる。
【００２３】
また、主回路２がオフしているときには主回路２から副回路10への信号の出力および副回路１０から主回路２への信号の出力が遮断させられるので、主回路２から副回路10に誤った信号が入力せず、副回路10が誤動作することを未然に防止できる。
【００２４】
図３は、他の実施例を示すもので、集積回路１Ａの電気的構成を示すブロック図である。
【００２５】
この図において、図１に示すものと同じ回路については同じ符号を付して説明を省略する。
【００２６】
副回路10Ａには、電源制御回路20が含まれている。この電源制御回路20は、主回路２への電源電圧の供給を制御するものである。電源制御回路20には、ナンド・ゲート21、ノア・ゲート22およびフリップ・フロップ23が含まれている。フリップ・フロップ22のセット端子にはナンド・ゲート21の出力端子が接続されている。フリップ・フロップ23のリセット端子にはノア・ゲート22の出力端子が接続されている。
【００２７】
主回路２に電源を供給するための電源31が含まれている。この電源31の電圧をチェックするための電圧監視回路32が電源31に接続されている。電源監視回路32は、電源31の電圧が所定のしきい値以上であればＨレベルの信号を出力し、しきい値未満であればＬレベルの信号を出力するものである。電源監視回路32の出力信号が上述したナンド・ゲート21の非反転入力端子およびノア・ゲート22の反転入力端子に与えられる。電源31からの電圧は、スイッチ回路35を介して主回路２およびリセット回路36に与えられる。リセット回路36から出力されるリセット信号も主回路２に入力する。スイッチ回路35は、フリップ・フロップ22の出力信号によりオン、オフが制御される。
【００２８】
さらに、主回路２への電源の供給を開始するための指令スイッチ33が含まれている。指令スイッチ33の押し下げを示す信号はナンド・ゲート21の反転入力端子に与えられる。主回路２からは主回路２をオフする指令信号も出力される。この指令信号はノア・ゲート22の非反転入力端子に与えられる。
【００２９】
したがって、電源31の電圧が所定のしきい値電圧以上であり、かつ指令スイッチ33がオンのときにナンド・ゲート21から信号が出力され、フリップ・フロップ22のセット入力端子に与えられることとなる。また、主回路２からオフ指令が与えられる、または電源31の電圧が所定のしきい値電圧以下となったときに、ノア・ゲート22から信号が出力されフリップ・フロップ23のリセット入力端子に与えられることとなる。
【００３０】
図４は、図３に示す回路の動作を示すタイムチャートである。この図においては、図２に示す動作と異なる動作について説明する。
【００３１】
時刻Ｔ11において電源31の電圧監視が開始する。電源31の電圧がしきい値以上であればＨレベルの信号が出力される。時刻Ｔ12において指令スイッチ33がオンされると、それに伴い時刻Ｔ13においてスイッチ回路35がオンされ電源31の電圧が主回路２に与えられることとなる（時刻Ｔ３）。
【００３２】
主回路２に与えられる電源電圧が所定値以上となると、リセット回路36からリセット解除信号が出力される。リセット解除信号は主回路２に与えられ、時刻Ｔ15において主回路２のリセットが解除される。
【００３３】
時刻ｔ16において、電源31の電圧が低下すると、時刻Ｔ17において電圧監視回路32の出力がＨレベルからＬレベルとなる。すると時刻Ｔ18において電源制御回路20の出力がオフとなり、スイッチ回路35はオフとなる。主回路２への電源供給は停止させられる。また主回路２の電源電圧が一定電圧以下となると、リセット回路36からリセット信号が出力され、主回路２はリセットされることとなる。
【００３４】
電源31の電圧が低下したことにより、主回路２の電源供給を停止することができるようになる。
【００３５】
仮に時刻Ｔ17において、主回路２から電源制御回路20にオフ指令が出力されると、電源制御回路20からスイッチ制御信号が出力されスイッチ回路35に与えられる。すると、スイッチ回路35がオフとなり、時刻Ｔ16において主回路２への電圧の供給が停止する。
【００３６】
図３に示す回路では主回路２の電源電圧を監視し、所定のしきい値電圧以下となると主回路２への電源の供給を停止することができる。また、主回路２自身で主回路２への電源の供給を停止することができるようになる。
【００３７】
図３に示す回路では、電圧監視回路32、指令スイッチ33、スイッチ回路35、リセット回路36などは集積回路１Ａ上に搭載されていないが、それらの回路等のすべてまたは一部を集積回路１Ａ上に搭載してもよいのはいうまでもない。
【図面の簡単な説明】
【図１】集積回路の電気的構成を示すブロック図である。
【図２】図１に示す集積回路の動作を示すタイム・チャートである。
【図３】他の実施例を示すものであり、集積回路の電気的構成を示すブロック図である。
【図４】図３に示す集積回路の動作を示すタイム・チャートである。
【符号の説明】
１，１Ａ 集積回路
２ 主回路
10，10Ａ 副回路
11，12 アンド・ゲート
13 カレンダ回路
20 電源制御回路
31 電源
32 電圧監視回路
33 指令スイッチ
35 スイッチ回路
36 リセット回路
Claims (4)
- 複数の回路が１チップ上に搭載されている集積回路において，
第１の回路を含む第１の回路部と，第２の回路を含み，かつ上記第１の回路部に接続された第２の回路部と，に分けられており，
上記第１の回路部と上記第２の回路部とが独立にオン，オフ制御される集積回路であって，
上記第１の回路部が，
上記第２の回路部がオフのときに，上記第２の回路部から上記第１の回路部に与えられる信号を遮断する第１の遮断回路，および
上記第２の回路部への電源の供給を制御する電源制御回路をさらに備え，
上記電源制御回路は，上記第２の回路部からオフ指令信号が出力されたことに応じて上記第２の回路部への電源の供給を停止するものである，
集積回路。 - 上記第２の回路部がオフのときに，上記第１の回路部から上記第２の回路部に与えられる信号を遮断する第２の遮断回路，および
上記第２の回路部のオン後に，上記第１の回路部から上記第２の回路部に与えられる信号の上記第２の遮断回路による遮断を解除する遮断解除回路をさらに備えた請求項１に記載の集積回路。 - 上記第２の回路の動作電圧を監視する監視回路をさらに備え，
上記電源制御回路は，
上記動作電圧監視回路により上記第２の回路部が動作不能となったことを検知したことに応答して，上記第２の回路部への電源の供給を停止するものである，
請求項１に記載の集積回路。 - 複数の回路が１チップ上に搭載されている集積回路において，
第１の回路を含む第１の回路部と，第２の回路を含み，かつ上記第１の回路部に接続された第２の回路部と，に分け，
上記第１の回路部と上記第２の回路部とを独立にオン，オフ制御する集積回路の動作制御方法であって，
上記第１の回路部に遮断回路および電源制御回路を設け，
上記遮断回路が，上記第２の回路部がオフのときに，上記第２の回路部から上記第１の回路部に与えられる信号を遮断し，
上記電源制御回路が，上記第２の回路部からオフ指令が出力されたことに応じて上記第２の回路部への電源の供給を停止する，
集積回路の動作制御方法。
Priority Applications (1)
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|---|---|---|---|---|
| JP4974202B2 (ja) | 2001-09-19 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2010283544A (ja) * | 2009-06-03 | 2010-12-16 | Panasonic Corp | 半導体集積回路 |
| JP5408743B2 (ja) * | 2011-12-19 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 携帯電話 |
-
2000
- 2000-01-18 JP JP2000008507A patent/JP4319753B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001203324A (ja) | 2001-07-27 |
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| A977 | Report on retrieval |
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|
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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