JP4315505B2 - 波形生成装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、波形データメモリから読み出した波形データをアナログ−ディジタル変換することによりアナログ信号を生成する波形生成装置に関するものである。
【０００２】
【従来の技術】
モータやＡＢＳセンサなどの特性を検査する際に、特性検査用の任意波形を生成するための波形生成装置が用いられている。この種の波形生成装置として、例えば、図６に示す構成の波形生成装置５１が従来から知られている。この波形生成装置５１は、波形生成の際の制御部として機能するＣＰＵ５２と、波形データを読み出す際のアドレスデータＤA を生成するアドレス生成回路５３と、アドレスデータを生成する際の基準クロック信号ＣＫを生成する基準クロック生成部５４と、波形データＤW を記憶する任意波形データメモリ２９と、任意波形データメモリ２９から読み出された波形データＤW をディジタル−アナログ変換することにより任意波形のアナログ信号ＳA を生成するＤ／Ａ変換回路３０と、アナログ信号ＳA に重畳されている不要成分を除去してアナログ出力信号ＳO を出力するＬＰＦ３１と、アナログ出力信号ＳO を出力するためのコネクタ１８とを備えている。この場合、アドレス生成回路５３は、アドレス生成用カウンタ６１、移相用カウンタ６２および比較器６３を備えて構成されている。
【０００３】
この波形生成装置５１では、ＣＰＵ５２によってアドレスバス上にスタートアドレスデータＤS が出力されると、アドレス生成用カウンタ６１が、基準クロック生成部５４から出力される図７（ａ）に示す基準クロック信号ＣＫに同期してスタートアドレスデータＤS と等しい値のアドレスデータＤA を任意波形データメモリ２９および比較器６３に出力する。この後、アドレス生成用カウンタ６１は、同図（ｄ）に示すように、基準クロック信号ＣＫに同期して１つずつアドレスデータＤA の値をインクリメントする。
【０００４】
一方、任意波形データメモリ２９は、アドレスデータＤA を入力する都度、そのアドレスデータＤA のアドレスに記憶している波形データＤW をＤ／Ａ変換回路３０に出力する。次いで、Ｄ／Ａ変換回路３０が、波形データＤW をディジタル−アナログ変換することによりアナログ信号ＳA を生成し、ＬＰＦ３１がアナログ信号ＳA をろ波することによりアナログ出力信号ＳO を生成してコネクタ１８に出力する。
【０００５】
同時に、ＣＰＵ５２は、任意波形データメモリ２９に記憶されている波形データＤW の最終アドレスをエンドアドレスデータＤE としてアドレス生成回路５３内の比較器６３に出力し、そのエンドアドレスデータＤE を記憶させる。また、比較器６３は、アドレス生成用カウンタ６１から出力されるアドレスデータＤA がエンドアドレスデータＤE と一致したときに、キャリー信号ＳC をアドレス生成用カウンタ６１のＬＤ入力端子に出力する。これにより、アドレス生成用カウンタ６１が、自己リセットによって、アドレスデータＤA をスタートアドレスデータＤS に初期化した後、通常のカウント動作を再開する。同時に、比較器６３は、キャリー信号ＳC の出力を停止した後、比較動作を再開する。
【０００６】
一方、三相モータの特性試験において、相間電圧の位相が１２０゜から例えば１１９゜に位相ずれしたときに、三相モータの回転が効率にどのような影響があるのかを確認したいことがある。このような特性試験のために、この波形生成装置５１では、アドレス生成回路５３、任意波形データメモリ２９、Ｄ／Ａ変換回路３０およびＬＰＦ３１からなる波形生成チャネル（以下、単に「チャネル」という）を複数備え（例えば、チャネル１〜３を備えるものとし、図６ではチャネル１の構成のみを図示する）、各チャネル毎のアナログ出力信号ＳO の位相を移相可能に構成されている。
【０００７】
具体的には、例えば、チャネル１に対して値２の移相量が図外の操作部において設定されると、ＣＰＵ５２が、図７（ｂ）に示すように、時間ｔ１の時点で、その移相量に応じた移相データＤPSをチャネル１における移相用カウンタ６２のＤ入力端子に出力する。この際に、チャネル１の移相用カウンタ６２は、基準クロック信号ＣＫの立ち上がりに同期してその移相データＤPSを読み込み、同図（ｄ）に示すように、その移相量に応じたクロック数の基準クロック信号ＣＫが出力されるまでの時間ｔ２以前から時間ｔ３までの間、ＣＯ出力端子からアドレス生成用カウンタ６１のＥＮ入力端子へのキャリー信号ＳC の出力を停止する。この結果、チャネル１のアドレス生成用カウンタ６１が、そのカウント動作を停止することにより、アドレスデータＤA は、直前の値を維持する。
【０００８】
一方、他のチャネル２，３のアドレス生成用カウンタ６１は、同図（ｃ）に示すように、時間ｔ２〜時間ｔ３の間、カウント動作を継続して実行する。このため、チャネル２，３のアドレスデータＤA が順次インクリメントされる結果、チャネル１のアドレスデータＤA は、基準クロック信号ＣＫに同期して他のチャネルのアドレスデータＤA に対して段階的に遅れ始め、時間ｔ３の時点を経過した時に、値２の移相量で移相される。これにより、チャネル１のアナログ出力信号ＳO の波形は、チャネル２，３のアナログ出力信号ＳO の波形と比較して、基準クロック信号ＣＫの２周期分の位相遅れとなり、上記例において、チャネル１に対応する相の交流電圧がチャネル２，３に対応する相の交流信号に対して所定の位相ずれを生じさせることになる。
【０００９】
【発明が解決しようとする課題】
ところが、従来の波形生成装置５１には、以下の問題点がある。
第１に、従来の波形生成装置５１では、アドレス生成用カウンタ６１のカウンタ動作を停止させることによって上記した移相制御を実行している。したがって、移相されるチャネルのアナログ出力信号ＳO の位相は、図７（ｄ）下段に示すように、他のチャネルのアナログ出力信号ＳO の位相に対して、段階的に移相されている。このため、移相量が大きいときには、移相制御を終了するまでの間、各チャネルにおけるアナログ出力信号ＳO の位相が設定通りの正常な位相ずれを生じていないため、その間に特性試験を行った場合には、誤った測定が行われてしまうことになるという問題点がある。
【００１０】
第２に、移相制御の実行時間は、基準クロック信号ＣＫの周期（例えば１０ｍＳ）に移相量を乗算した時間となる。この場合、移相量が大きいとき（例えば値５００）には、移相制御に長時間（この例では５秒）を要し、特性試験を直ちに実行することができないため、長時間化するという問題点がある。この場合、一般的には、基準クロック信号ＣＫの周期は、設定された生成波形の周期に応じて適宜設定される。したがって、基準クロック信号ＣＫの周期が長い場合には、移相制御の実行時間が特に長時間化する。また、移相制御の実行時間が設定した移相量に応じて変化するため、オペレータは、いつの時点で移相制御が終了したのかを正確に知る術がない。このため、上記した特性試験において、測定を誤って行ってしまう蓋然性が高くなるという問題点もある。
【００１１】
第３に、移相制御の開始時点から移相制御の終了時点までの間では、移相制御が行われているチャネルのアナログ出力信号ＳO は、同一波形を維持させられるために直流波形となる。このため、この間においては、例えば、アナログ出力信号ＳO として正弦波が要求されているにも拘わらず、その波形とは異なる直流電圧波形が出力されてしまうという問題点もある。
【００１２】
第４に、従来の波形生成装置５１では、移相制御対象のチャネルにおけるアナログ出力信号ＳO の移相を遅らせている。したがって、所定チャネルのアナログ出力信号ＳO の移相を進めたい場合、他のチャネルにおけるアナログ出力信号ＳO の位相を遅らせることによって、その所定チャネルのアナログ出力信号ＳO の位相を相対的に進ませることになる。このため、かかる場合には、他の複数のチャネルにおけるアナログ出力信号ＳO の位相をそれぞれ遅らせなければならないため、その移相制御が複雑かつ煩雑になるという問題点がある。
【００１３】
本発明は、かかる問題点に鑑みてなされたものであり、位相シフトさせた所望波形のアナログ出力信号を迅速に生成可能な波形生成装置を提供することを主目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成すべく請求項１記載の波形生成装置は、波形データメモリにおけるスタートアドレスからエンドアドレスまでの記憶領域に記憶されている波形データを循環可能に読み出すためのアドレスデータを生成するアドレス生成用カウンタを備え、生成されたアドレスデータに従って波形データメモリから読み出した波形データをディジタル−アナログ変換することによりアナログ信号を生成可能に構成されると共に入力した移相データの移相値に応じてアドレスデータのアドレス値をシフト可能に構成された波形生成装置において、アドレス生成用カウンタのカウント値および移相データの移相値を互いに加算してアドレスデータを生成する第１の加算回路と、第１の加算回路による加算動作に先立ってアドレス生成用カウンタのカウント値および移相データの移相値を互いに加算する第２の加算回路と、第２の加算回路の加算値およびエンドアドレスのアドレス値を比較すると共に、第２の加算回路の加算値がエンドアドレスのアドレス値以上となったときに、このときのアドレス生成用カウンタのカウント値とスタートアドレスのアドレス値からエンドアドレスのアドレス値を減算して得られた値とを加算して得られた値がアドレス生成用カウンタの初期値となるように、アドレス生成用カウンタのカウント値をリセットする比較回路とを備えていることを特徴とする。
【００１５】
この波形生成装置では、移相データが入力されると、アドレス生成用カウンタのカウント値と、移相データの移相値とを互いに加算することによってアドレスデータを生成する。次いで、そのアドレスデータに従って波形データメモリから波形データを読み出し、その読み出した波形データをディジタル−アナログ変換することにより、アナログ信号を生成する。この場合、例えば、リング状に形成された循環メモリなどを使用し、チャネル１のアナログ信号を他のチャネルのアナログ信号の位相よりも進ませる場合、チャネル１の波形データ読出用のアドレスデータのアドレス値は、他のチャネルのアドレスデータのアドレス値に対して瞬時に進むことになる。したがって、チャネル１のアナログ信号の位相は、他のチャネルのアナログ信号の位相に対して、移相データの移相値に応じた位相分、瞬時に移相する。また、移相データを負数にすることで、アドレスデータのアドレス値を遅らせることが可能となる。このため、アナログ信号の移相を遅らせたり進めたりする絶対的な移相制御が行われ、これにより、他のチャネルに対する移相制御が不要となる。また、位相シフト対象チャネルからは、直流波形が出力されることなく、所望波形が出力される。
【００１８】
また、例えば、波形データメモリとして、非循環メモリを使用する場合、記憶回路が、波形データメモリにおけるエンドアドレスのアドレス値を記憶する。また、第１の加算回路が、アドレス生成用カウンタのカウント値と移相データの移相値とを互いに加算してアドレスデータを生成する。一方、移相データが入力された場合、第２の加算回路の加算値がエンドアドレスのアドレス値以上となったときに、このときのアドレス生成用カウンタのカウント値とスタートアドレスのアドレス値からエンドアドレスのアドレス値を減算して得られた値とを加算して得られた値がアドレス生成用カウンタの初期値となるように、アドレス生成用カウンタのカウント値がリセットされる。これにより、波形データメモリにおけるスタートアドレスからエンドアドレスまでの記憶領域に記憶されている波形データの循環読出しが可能となる。この結果、波形データメモリの空き記憶空間を詰めたりする制限を受けることなく、移相データの移相値に応じて位相シフトさせたアナログ信号を生成することが可能となる。
【００１９】
請求項２記載の波形生成装置は、請求項１記載の波形生成装置において、複数のチャネルにそれぞれ対応させて複数のアナログ信号を生成可能に構成され、チャネル毎のアドレスデータのアドレス値をシフト可能に構成されていることを特徴とする。
【００２０】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る波形生成装置の好適な実施の形態について説明する。
【００２１】
波形生成装置１は、複数の波形生成チャネルを備え、正弦波や矩形波などの標準波形および任意波形を生成する波形生成機能、並びに、波形の周波数、振幅およびオフセット電圧を含む波形パラメータを同時にスイープさせるスイープシーケンス機能を実現可能に構成されている。具体的には、波形生成装置１は、図１に示すように、ＣＰＵ２、表示入力部３、操作部４、フロッピーディスクドライブ５、ＲＯＭ６、本発明における記憶回路に相当するＲＡＭ７、基準クロック生成部８、および複数の出力部９ａ〜９ｎ（以下、区別しないときには、「出力部９」という）を備えている。
【００２２】
ＣＰＵ２は、制御部として機能し、表示入力部３または操作部４において設定された波形生成命令やスイープ条件に従って各部および各回路の動作を制御する。表示入力部３は、特に限定されないが、タッチパネルが配設されたＬＣＤパネルを備え、スイープ条件入力用画面などをＬＣＤパネルに表形式で表示する。操作部４は、各種スイッチやシャトルダイヤルなどを備え、波形生成に関する各種の設定が可能に構成されている。フロッピーディスクドライブ５は、フロッピーディスクに対して波形生成用の各種データの書き込みや読み込みが可能に構成されている。ＲＯＭ６は、ＣＰＵ２の動作プログラムを記憶する。また、ＲＡＭ７は、ＣＰＵ２の演算結果、後述する波形生成用の各種データ、任意波形データメモリ２９のスタートアドレスデータＤS 、エンドアドレスデータＤE および移相係数データＤK などを一時的に記憶する。
【００２３】
出力部９は、図１に示すように、プログラマブルカウンタ１１、アドレスカウンタ１２、波形生成部１３、シーケンス回路１４、およびアナログ出力信号ＳO を出力するコネクタ１８を備え、ＣＰＵ２から出力される波形生成用の各種データに従って所定の波形を生成する。また、シーケンス回路１４は、シーケンスカウンタ１５、シーケンスメモリ１６およびループカウンタ１７から構成されている。
【００２４】
プログラマブルカウンタ１１は、シーケンスメモリ１６から出力される更新時間データＤR に基づいて、アドレスカウンタ１２に対してアドレスデータＤAPを更新させるための更新用クロック信号ＳDRを生成する。具体的には、例えば、３秒のスイープ期間で１波形をスイープするスイープ条件が設定されたときには、ＣＰＵ２が、更新数を１０００回とした場合、そのスイープ期間３秒を１０００分割演算することにより３ｍＳの更新時間に規定し、その更新時間データＤR をシーケンスメモリ１６に記憶させる。この場合には、プログラマブルカウンタ１１は、基準クロック生成部８から出力される１μＳの基準クロックＳKRの入力数が３０００回に達した都度、更新用クロック信号ＳDRを生成する。なお、更新用クロック信号ＳDRの周期は、１μＳ〜６５．５ｍＳの範囲内で１μＳ刻みで決定される。また、本明細書では、アドレスデータＤAPとは、後述する波形生成部１３内の周波数データメモリ２１、振幅データメモリ２２およびオフセットデータメモリ２３から周波数データ、振幅データおよびオフセット電圧データをそれぞれ読み出す際のアドレスデータの総称とする。
【００２５】
アドレスカウンタ１２は、プログラマブルカウンタ１１から出力される更新用クロック信号ＳDRに同期してアドレス値を順次インクリメントすることによりアドレスデータＤAPを生成する。波形生成部１３は、その構成については後述するが、アドレスカウンタ１２から出力されるアドレスデータＤAPに従って標準波形や任意波形を生成する。
【００２６】
シーケンス回路１４は、複数波形のつなぎ合わせやルーピングを制御する。シーケンス回路１４内のシーケンスメモリ１６は、表示入力部３のＬＣＤパネルに表示されたスイープシーケンス入力用画面上で条件設定されたスイープシーケンスデータＤSPを記憶し、そのスイープシーケンスデータＤSPは、スイープシーケンスの実行に先立ってＣＰＵ２によって書き込まれる。シーケンスカウンタ１５は、ループカウンタ１７から出力されるキャリー信号ＳC に従ってアドレスデータＤRAを出力することにより、シーケンスメモリ１６に対して、そのアドレスに記憶されている更新回数データＤRDをアドレスカウンタ１２に出力させる。ループカウンタ１７は、シーケンスメモリ１６から出力されるループデータＤRPを記憶すると共に、アドレスカウンタ１２からのキャリー信号ＳC の出力回数をカウントし、その出力回数がループデータＤRPの値に等しくなるようにスイープシーケンス実行時における同一波形の繰返しスイープ回数を制御する。
【００２７】
このシーケンス回路１４では、例えば、スイープ条件１として、スイープ時間３秒、更新回数１０００回およびループ回数２回が設定され、スイープ条件２として、スイープ時間５秒、更新回数１０００回およびループ回数１回が設定された場合、まず、ＣＰＵ２が、スイープシーケンスデータＤSPを出力することにより、第１スイープシーケンスデータ（３ｍ、１０００、２）および第２スイープシーケンスデータ（５ｍ、１０００、１）をシーケンスメモリ１６の例えばアドレス００１，００２に順次書き込む。次いで、シーケンスカウンタ１５が、アドレス００１に対応するアドレスデータＤRAをシーケンスメモリ１６に出力する。これにより、シーケンスメモリ１６は、そのアドレス００１に記憶されている更新時間データＤR （３ｍＳ）、更新回数データＤRD（１０００回）およびループデータＤRP（２回）を、プログラマブルカウンタ１１、アドレスカウンタ１２およびループカウンタ１７にそれぞれ出力する。
【００２８】
次いで、プログラマブルカウンタ１１は、基準クロックＳKRの入力クロック数が３０００個に達する３ｍＳ毎に、更新用クロック信号ＳDRをアドレスカウンタ１２に出力する。一方、アドレスカウンタ１２は、波形生成部１３に対するアドレスデータＤAPの出力処理を実行する。この処理では、アドレスカウンタ１２は、更新用クロック信号ＳDRが入力される毎にアドレスデータＤAPをインクリメントしつつ波形生成部１３に出力する。この後、アドレスカウンタ１２は、更新用クロック信号ＳDRの入力クロック数が１０００回の更新回数に達したときにキャリー信号ＳC をループカウンタ１７に出力すると共にアドレスデータＤAPを初期値にリセットする。その後、アドレスカウンタ１２は、カウント動作を再開し、更新用クロック信号ＳDRの入力クロック数が１０００回に達したときに、キャリー信号ＳC をループカウンタ１７に出力する。この結果、アドレスデータＤAPの出力処理が２回行われる。
【００２９】
一方、ループカウンタ１７は、ループデータＤRPで特定される回数のキャリー信号ＳC がアドレスカウンタ１２から出力されたときに、キャリー信号ＳC をシーケンスカウンタ１５に出力する。これにより、シーケンスカウンタ１５が、アドレスデータＤRAをインクリメントしてシーケンスメモリ１６に出力する。この結果、シーケンスメモリ１６は、次のアドレス００２に記憶されている更新時間データＤR （５ｍＳ）、更新回数データＤRD（１０００回）およびループデータＤRP（１回）を、プログラマブルカウンタ１１、アドレスカウンタ１２およびループカウンタ１７にそれぞれ出力する。この際には、出力部９では、スイープ条件１のスイープシーケンスと同様にして、波形生成部１３に対するアドレスデータＤAPの出力処理を１回だけ実行する。この結果、出力部９の波形生成部１３において、設定されたスイープ条件１，２に応じたスイープ波形が順次生成される。
【００３０】
波形生成部１３は、図２に示すように、周波数データメモリ２１、振幅データメモリ２２、オフセットデータメモリ２３、ＤＤＳ２４、ＬＰＦ２５、ＴＴＬ変換回路２６、レベル変換回路２７、任意波形用アドレス生成回路２８、本発明における波形データメモリに相当する任意波形データメモリ２９、Ｄ／Ａ変換回路３０、ＬＰＦ３１、Ｄ／Ａ変換回路３２，３３、信号切替器３４、乗算器３５、加算器３６およびバッファアンプ３７を備えている。
【００３１】
周波数データメモリ２１は、スイープシーケンス実行時などにおいてＤＤＳ２４に対して生成させる正弦波の周波数データを記憶する。具体的には、スイープシーケンス入力画面上でスイープ条件が設定されると、ＣＰＵ２が、そのスイープシーケンスデータＤSPに応じた波形パラメータデータＤP を出力し、その際に、周波数データメモリ２１は、波形パラメータデータＤP のうちの周波数データを記憶する。なお、周波数データは、例えば、１０ｍＨｚ分解能で１０ｍＨｚ〜１０ＭＨｚまでの範囲を指定可能に規定されている。
【００３２】
振幅データメモリ２２は、ＣＰＵ２から出力される波形パラメータデータＤP のうち、生成波形の振幅値についての振幅データを記憶する。また、オフセットデータメモリ２３は、ＣＰＵ２から出力される波形パラメータデータＤP のうち、生成波形の直流オフセット電圧についてのオフセット電圧データを記憶する。ＤＤＳ２４は、周波数データメモリ２１から出力される周波数データに応じた周波数の正弦波をディジタル処理で生成する。ＬＰＦ２５は、ＤＤＳ２４によって生成された正弦波信号をろ波する。ＴＴＬ変換回路２６は、ＬＰＦ２５から出力された正弦波をＴＴＬレベルに変換することにより矩形波の基準クロック信号ＣＫを生成する。また、レベル変換回路２７は、ＴＴＬ変換回路２６から出力された矩形波の信号レベルをレベル変換することにより、例えば±１０Ｖの矩形波によるパターンデータを生成する。
【００３３】
任意波形用アドレス生成回路２８は、ＴＴＬ変換回路２６から出力される基準クロック信号ＣＫに同期してアドレス値をインクリメントすることにより、任意波形データメモリ２９から波形データＤW を読み出す際のアドレスデータＤA を生成する。なお、任意波形用アドレス生成回路２８の構成については後述する。任意波形データメモリ２９は、ユーザーが任意波形についての波形データＤW を自由に書き込み可能に構成されており、例えば、波形データＤW が記録されたフロッピーディスクがフロッピーディスクドライブ５に挿入された際に、ＣＰＵ２によって転送される波形データＤW を記憶する。Ｄ／Ａ変換回路３０は、任意波形データメモリ２９から出力される波形データＤW をディジタル−アナログ変換することによりアナログ信号ＳA を生成する。ＬＰＦ３１は、カットオフ周波数可変型の二次ローパスフィルタで構成され、入力したアナログ信号ＳA に含まれている基準クロック信号ＣＫの信号成分やノイズ成分を除去することによりスムージングフィルタとして機能する。Ｄ／Ａ変換回路３２は、振幅データメモリ２２から出力される振幅データをディジタル−アナログ変換することにより生成したアナログ電圧信号を乗算器３５に出力し、Ｄ／Ａ変換回路３３は、オフセットデータメモリ２３から出力されるオフセット電圧データをディジタル−アナログ変換することにより生成したオフセット電圧信号を加算器３６に出力する。
【００３４】
この波形生成部１３では、例えば、正弦波を生成する際には、アドレスカウンタ１２から出力されるアドレスデータＤAPに従い、周波数データメモリ２１、振幅データメモリ２２およびオフセットデータメモリ２３が、周波数データ、振幅データおよびオフセット電圧データをそれぞれ出力する。これにより、ＤＤＳ２４が、その周波数データに応じた周波数の正弦波信号を生成し、信号切替器３４を介して正弦波信号を乗算器３５に出力する。同時に、Ｄ／Ａ変換回路３２から出力されたアナログ電圧信号が乗算器３５に出力され、乗算器３５が、正弦波信号とアナログ電圧信号とを互いに乗算することにより所定振幅値に制御する。また、Ｄ／Ａ変換回路３３から出力されたオフセット電圧信号が加算器３６に出力され、加算器３６が、乗算器３５から出力された正弦波信号にオフセット電圧信号を加算することによりアナログ出力信号ＳO を生成する。次いで、バッファアンプ３７がアナログ出力信号ＳO を緩衝増幅してコネクタ１８に出力する。
【００３５】
一方、任意波形を生成する際には、アドレスカウンタ１２から出力されるアドレスデータＤAPに従い、周波数データメモリ２１が周波数データを出力することにより、ＤＤＳ２４が所定周波数の正弦波を生成する。次いで、ＴＴＬ変換回路２６が、その正弦波をＴＴＬレベルに変換することにより基準クロック信号ＣＫを生成して任意波形用アドレス生成回路２８に出力する。同時に、ＣＰＵ２が、任意波形用アドレス生成回路２８に対して、スタートアドレスデータＤS 、エンドアドレスデータＤE 、移相データＤPSおよび移相係数データＤK を出力し、任意波形用アドレス生成回路２８は、これらの入力した各データおよび基準クロック信号ＣＫに基づいてアドレスデータＤA を生成して任意波形データメモリ２９に出力する。この結果、任意波形データメモリ２９がアドレスデータＤA に応じた波形データＤW を順次出力し、Ｄ／Ａ変換回路３０が、波形データＤW をディジタル−アナログ変換することにより任意波形のアナログ信号ＳA を生成する。この場合、アナログ信号ＳA は、ＬＰＦ３１および信号切替器３４を介して乗算器３５に入力され、乗算器３５によって定数１が乗算されると共に加算器３６によって値０のオフセット電圧信号が加算され、この後、バッファアンプ３７によって緩衝増幅されることによりアナログ出力信号ＳO としてコネクタ１８に出力される。
【００３６】
一方、上記した任意波形用アドレス生成回路２８は、図３に示すように、信号切替器４１、アドレス生成用カウンタ４２、ラッチ回路４３，４４、本発明における第２の加算器に相当する加算器４５、加算器４６、本発明における第１の加算器に相当する加算器４７および比較器４８を備えて構成されている。
【００３７】
この任意波形用アドレス生成回路２８では、任意波形生成処理の開始時には、初期値設定用制御信号ＳR1がＣＰＵ２から出力されることにより、信号切替器４１が作動する。この際には、ＣＰＵ２が、任意波形データメモリ２９に記憶されている任意波形についての波形データＤW が記憶されているスタートアドレス（例えばアドレス値０とする）を指定するためのスタートアドレスデータＤS を出力する。これにより、アドレス生成用カウンタ４２が、ＴＴＬ変換回路２６から出力される基準クロック信号ＣＫ（図４（ａ）参照）に同期してアドレス値を順次インクリメントすることにより同図（ｃ）に示すアドレスデータＤA1を生成して加算器４５，４７に出力する。
【００３８】
また、ＣＰＵ２は、移相データＤPSをラッチ回路４３に出力する。この場合、図４（ｂ）に示すように、時間ｔ１１以前の移相制御非実行時には、移相値０の移相データＤPSを出力し、時間ｔ１１の時点で、移相値２の移相データＤPSを出力するものとする。一方、ラッチ回路４３は、その移相データＤPSを基準クロック信号ＣＫに同期してラッチすると共に、ラッチした移相データＤPSをラッチ回路４４および加算器４５に出力する。この際に、ラッチ回路４４は、入力した移相データＤPSを基準クロック信号ＣＫに同期してラッチすると共に、ラッチした移相データＤPSを加算器４７に出力する。この場合、移相データＤPSがラッチ回路４４を介して加算器４７に入力されるため、移相データＤPSの加算器４７への入力タイミングは、移相データＤPSの加算器４５への入力タイミングと比較して、基準クロック信号ＣＫの１周期に相当する時間分遅延する。次いで、加算器４７は、アドレスデータＤA1のアドレス値と移相データＤPSの移相値とを加算することによりアドレスデータＤA を生成し、その生成したアドレスデータＤA を任意波形データメモリ２９に出力する。この際には、アドレスデータＤA のアドレス値は、同図（ｆ）に示すように、時間ｔ１２よりも基準クロック信号ＣＫ１周期分以前には、移相データＤPSの移相値が値０のため、アドレスデータＤA1のアドレス値と一致し、時間ｔ１２の直前では、移相データＤPSの移相値が値２のため、アドレスデータＤA1のアドレス値よりも２つ進むことになる。この結果、時間ｔ１２以降では、任意波形データメモリ２９から読み出される波形データＤW のアドレスが２つ進むため、アナログ出力信号ＳO の位相が基準クロック信号ＣＫの２周期分進むことになる。
【００３９】
また、ＣＰＵ２は、任意波形データメモリ２９に記憶されている任意波形についての波形データＤW が記憶されているエンドアドレス（例えば、メモリ空間が０〜１５とし、エンドアドレス値８とする）を指定するためのエンドアドレスデータＤE を比較器４８に出力する。この際に、比較器４８は、このエンドアドレスデータＤE を記憶する。さらに、ＣＰＵ２は、移相係数データＤK を加算器４６に出力する。この場合、加算器４６は、移相係数データＤK の移相係数とアドレスデータＤA1のアドレス値とを加算し、その加算した新たな移相係数データＤK1を信号切替器４１に出力する。この場合、移相係数データＤK の値ＤＫは、下記の▲１▼式で表され、スタートアドレスとエンドアドレスが固定値のため、固定定数となる。
ＤＫ＝スタートアドレス（この例では値０）−エンドアドレス（この例では値８）・・・・・・・・▲１▼式
【００４０】
一方、加算器４５は、アドレスデータＤA1のアドレス値と移相データＤPSの移相値とを加算して図４（ｄ）に示す加算データＤADを生成し、その加算データＤADを比較器４８に出力する。次いで、比較器４８は、加算データＤADの加算値と、エンドアドレスデータＤE のエンドアドレスとを比較し、加算データＤADの加算値がエンドアドレスと一致した（または超える）時間ｔ１２の時点で、同図（ｅ）に示すリセット信号ＳR2を信号切替器４１およびアドレス生成用カウンタ４２に出力する。この際に、信号切替器４１がリセット信号ＳR2に従って非作動状態となるため、移相係数データＤK1が、アドレス生成用カウンタ４２に入力される。この場合、加算器４６から出力される移相係数データＤK1の移相係数は、アドレスデータＤA1のアドレス値（この例では値６）と移相係数データＤK の移相係数（この例では値−８）との加算値のため、この例では、値−２となる。この結果、アドレス生成用カウンタ４２は、移相係数データＤK1の移相係数を初期値としてカウント動作を再開する。したがって、アドレス生成用カウンタ４２は、同図（ｃ）に示すように、時間ｔ１３の時点で、アドレス値１４（つまり、値−２）のアドレスデータＤA1を出力し、この後、アドレスデータＤA1を順次インクリメントする。これにより、加算器４７が、同図（ｆ）に示すように、時間ｔ１３の時点で、アドレスデータＤA1のアドレス値と移相データＤPSの移相値（この例では、値２）とを加算したアドレス値０のアドレスデータＤA を任意波形データメモリ２９に出力し、この後、アドレスデータＤA を順次インクリメントする。
【００４１】
なお、上記した動作は、移相制御が開始されて所定時間経過した時間ｔ１２の時点でアドレスデータＤA のアドレス値がエンドアドレスに達するときの動作について説明したが、移相制御が開始されたその時点でアドレスデータＤA のアドレス値がエンドアドレスに達するときの動作について、図５を参照して説明する。なお、この移相制御条件としては、移相値として値５の移相データＤPSが時間ｔ２１の時点で出力され、スタートアドレス、エンドアドレス、および任意波形データメモリ２９の有効記憶空間などの他の移相制御条件は上記した例と同一であるものとする。したがって、以下、主として、上記した例における動作と異なる動作を説明する。
【００４２】
上記の条件下では、時間ｔ２１の時点で、移相データＤPSがＣＰＵ２から出力されると、加算器４５は、アドレスデータＤA1のアドレス値と移相データＤPSの移相値（値５）とを加算して図５（ｄ）に示す加算データＤADを生成し、その加算データＤADを比較器４８に出力する。この場合、加算データＤADの加算値は、時間ｔ２２の時点でエンドアドレスを超えた値１０となる。このため、比較器４８は、時間ｔ２３の時点で、同図（ｅ）に示すリセット信号ＳR2を信号切替器４１およびアドレス生成用カウンタ４２に出力する。この際に、信号切替器４１がリセット信号ＳR2に従って非作動状態となる結果、移相係数データＤK1がアドレス生成用カウンタ４２に入力される。この場合、加算器４６から出力される移相係数データＤK1の移相係数は、アドレスデータＤA1のアドレス値（この例では値５）と移相係数データＤK の移相係数（この例では値−８）との加算値のため、この例では、値−３となる。この結果、アドレス生成用カウンタ４２は、移相係数データＤK1の移相係数（この例では、値−３）を初期値としてカウント動作を再開する。したがって、アドレス生成用カウンタ４２は、同図（ｃ）に示すように、時間ｔ２４の時点で、アドレス値１３（つまり、値−３）のアドレスデータＤA1を出力し、この後、アドレスデータＤA1を順次インクリメントする。これにより、加算器４７が、同図（ｆ）に示すように、時間ｔ２４の時点で、アドレスデータＤA1のアドレス値（値−３）と移相データＤPSの移相値（値５）とを加算したアドレス値２のアドレスデータＤA を任意波形データメモリ２９に出力し、この後、アドレスデータＤA を順次インクリメントする。
【００４３】
次に、波形生成装置１の全体的な動作について説明する。
【００４４】
まず、任意波形データメモリ２９に波形データＤW が記憶されると、ＣＰＵ２は、その波形データＤW のスタートアドレスデータＤS 、エンドアドレスデータＤE および移相係数データＤK を任意波形用アドレス生成回路２８に出力する。次いで、操作部４において任意波形用シーケンス条件が設定されると、ＣＰＵ２は、その条件に従いシーケンスメモリ１６にシーケンスデータを記憶させる。この後、操作部４における図外の任意波形生成処理開始スイッチが操作されると、ＣＰＵ２は、シーケンス回路１４に対してシーケンス処理を実行させる。この際には、シーケンスメモリ１６に記憶されているシーケンスデータに従い、アドレスカウンタ１２がアドレスデータＤAPを波形生成部１３に出力する。
【００４５】
次いで、出力部９のＤＤＳ２４が、アドレスデータＤAPに応じて周波数データメモリ２１から出力される周波数データに従い所定周波数の正弦波を生成する。これにより、ＬＰＦ２５およびＴＴＬ変換回路２６によって生成された基準クロック信号ＣＫが任意波形用アドレス生成回路２８に入力される。この後、任意波形用アドレス生成回路２８では、上記した任意波形生成処理が実行されることにより、アナログ出力信号ＳO を生成してコネクタ１８に出力する。また、操作部４において移相値が設定されると、ＣＰＵ２が移相データＤPSを出力することにより、任意波形用アドレス生成回路２８では、上記した移相制御が実行される。
【００４６】
このように、この波形生成装置１によれば、任意波形データメモリ２９によって記憶されている任意波形についての有効メモリ空間（例えば、アドレス値０〜８）を逸脱するアドレスデータＤA の生成が防止されると共に移相制御を瞬時に行うことができる。また、移相データＤPSの移相値を負数に設定することにより、遅れ位相のアナログ出力信号ＳO を容易に生成することができる。しかも、他のチャネルにおける出力部９の任意波形データメモリ２９に対して相対的な移相制御を行うのではなく、移相制御対象チャネルの出力部９における任意波形データメモリ２９に対して絶対的な移相制御を行う。このため、他のチャネルについての移相制御が不要となる結果、移相制御を極めて容易に実行することができる。加えて、任意波形データメモリ２９の有効メモリ空間に記憶されている波形データＤW のみを循環して読み出すことができるため、任意波形データメモリ２９の未使用メモリ空間をダミーデータで詰めたりするなどの制約がなく、任意波形データメモリ２９に対して波形データＤW を記憶させる記憶処理が容易となる。
【００４７】
なお、本発明は、上記した実施の形態に限定されない。例えば、本発明の実施の形態では、任意波形用アドレス生成回路２８を各種の論理回路で構成した例について説明したが、例えば、ＤＳＰやＣＰＵを用いて構成することもできる。さらに、移相制御のための構成は、本発明の実施の形態で示した構成に限らず適宜変更することができる。さらに、上記した波形生成装置１では、加算器４５から出力される加算データＤADの加算値がエンドアドレス以上となってアドレス生成用カウンタ４２をリセットする際に、ＣＰＵ２から出力される移相係数データＤK の移相係数に基づいた移相係数に初期化しているが、本発明におけるリセット方法は、これに限らず、アドレスデータＤA およびエンドアドレスデータＤE に基づいて、任意波形用アドレス生成回路２８内でハード的に処理することもできる。
【００４８】
【発明の効果】
以上のように、請求項１記載の波形生成装置によれば、アドレス生成用カウンタのカウント値と移相データの移相値とを互いに加算したアドレスデータに従って波形データメモリから波形データを読み出すことにより、他のチャネルに対する移相制御を行うことなく、位相シフト対象のチャネルの波形を所望波形に維持しつつ、アナログ信号の位相を遅らせたり進めたりする絶対的な移相制御を瞬時に行うことができる。
【００４９】
また、第２の加算回路の加算値がエンドアドレスのアドレス値以上となったときに、このときのアドレス生成用カウンタのカウント値とスタートアドレスのアドレス値からエンドアドレスのアドレス値を減算して得られた値とを加算して得られた値がアドレス生成用カウンタの初期値となるように、このアドレス生成用カウンタのカウント値をリセットすることにより、波形データメモリの空き記憶空間を詰めたりする制限を受けることなく、波形データメモリにおけるスタートアドレスからエンドアドレスまでの記憶領域に記憶されている波形データの循環読出しを行うことができ、これにより、移相データの移相値に応じて位相シフトさせたアナログ信号を生成することができる。
【００５０】
さらに、請求項２記載の波形生成装置によれば、複数のチャネルにそれぞれ対応させて複数のアナログ信号を生成する際に、１台の波形生成装置によって、チャネル毎の生成波形の位相を個別的かつ瞬時にシフトさせることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る波形生成装置１のブロック図である。
【図２】波形生成装置１における波形生成部１３のブロック図である。
【図３】波形生成部１３における任意波形用アドレス生成回路２８のブロック図である。
【図４】波形生成装置１における移相制御を説明するためのタイミングチャートである。
【図５】波形生成装置１における移相制御を説明するための他のタイミングチャートである。
【図６】従来の波形生成装置５１のブロック図である。
【図７】従来の波形生成装置５１における移相制御を説明するためのタイミングチャートである。
【符号の説明】
１ 波形生成装置
２ ＣＰＵ
９ 出力部
１３ 波形生成部
２８ 任意波形用アドレス生成回路
２９ 任意波形データメモリ
３０ Ｄ／Ａ変換回路
４２ アドレス生成用カウンタ
４５，４７ 加算器
４８ 比較器
ＤA アドレスデータ
ＤPS 移相データ

Claims (2)

1. 波形データメモリにおけるスタートアドレスからエンドアドレスまでの記憶領域に記憶されている波形データを循環可能に読み出すためのアドレスデータを生成するアドレス生成用カウンタを備え、前記生成されたアドレスデータに従って前記波形データメモリから読み出した前記波形データをディジタル−アナログ変換することによりアナログ信号を生成可能に構成されると共に入力した移相データの移相値に応じて前記アドレスデータのアドレス値をシフト可能に構成された波形生成装置において、
   前記アドレス生成用カウンタのカウント値および前記移相データの移相値を互いに加算して前記アドレスデータを生成する第１の加算回路と、
   前記第１の加算回路による加算動作に先立って前記アドレス生成用カウンタのカウント値および前記移相データの移相値を互いに加算する第２の加算回路と、
   当該第２の加算回路の加算値および前記エンドアドレスのアドレス値を比較すると共に、当該第２の加算回路の加算値が当該エンドアドレスのアドレス値以上となったときに、このときの前記アドレス生成用カウンタのカウント値と前記スタートアドレスのアドレス値から前記エンドアドレスのアドレス値を減算して得られた値とを加算して得られた値が当該アドレス生成用カウンタの初期値となるように、当該アドレス生成用カウンタのカウント値をリセットする比較回路とを備えていることを特徴とする波形生成装置。
2. 複数のチャネルにそれぞれ対応させて複数の前記アナログ信号を生成可能に構成され、前記チャネル毎のアドレスデータのアドレス値をシフト可能に構成されていることを特徴とする請求項１記載の波形生成装置。

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